JP7476062B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7476062B2
JP7476062B2 JP2020155011A JP2020155011A JP7476062B2 JP 7476062 B2 JP7476062 B2 JP 7476062B2 JP 2020155011 A JP2020155011 A JP 2020155011A JP 2020155011 A JP2020155011 A JP 2020155011A JP 7476062 B2 JP7476062 B2 JP 7476062B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor layer
nitride semiconductor
region
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020155011A
Other languages
English (en)
Other versions
JP2022048931A (ja
Inventor
啓 吉岡
康裕 磯部
洪 洪
仁 小林
哲也 大野
亨 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2020155011A priority Critical patent/JP7476062B2/ja
Priority to CN202110023207.0A priority patent/CN114188411A/zh
Priority to US17/190,070 priority patent/US11830916B2/en
Publication of JP2022048931A publication Critical patent/JP2022048931A/ja
Priority to US18/490,965 priority patent/US20240047533A1/en
Application granted granted Critical
Publication of JP7476062B2 publication Critical patent/JP7476062B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Element Separation (AREA)

Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。
特許第５５９６４９５号公報
本発明が解決しようとする課題は、出力容量の小さい半導体装置を提供することにある。
実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸する第１ソース電極と、第２窒化物半導体層の上に設けられ、第１方向に延伸する第２ソース電極と、第１ソース電極と第２ソース電極の間の、第２窒化物半導体層の上に設けられ、第１方向に延伸する第１ゲート電極と、第２ソース電極と第１ゲート電極の間の、第２窒化物半導体層の上に設けられ、第１方向に延伸する第２ゲート電極と、第１ゲート電極と第２ゲート電極の間の、第２窒化物半導体層の上に設けられ、第１方向に延伸する第１配線と、第２ゲート電極と第１配線の間に設けられ、第１方向に延伸する第２配線と、第１配線と第２配線の間の下の第２窒化物半導体層に、第１方向にそれぞれ離間して設けられた複数の素子分離領域と、複数の素子分離領域の間の第２窒化物半導体層の上に設けられ、第１配線と第２配線を電気的に接続する複数の第３配線と、第１配線、第２配線、複数の素子分離領域及び複数の第３配線の上に設けられた第４配線と、を有するドレイン電極と、複数の素子分離領域と第４配線の間に設けられた絶縁膜と、を備える。
第１実施形態の半導体装置の模式上面図である。 第１実施形態の半導体装置の模式図である。 第１実施形態の半導体装置の模式上面図である。 第１実施形態の半導体装置の模式図である。 第１実施形態の他の態様の半導体装置の模式断面図である。 第１実施形態の半導体装置の比較形態となる半導体装置の模式断面図である。 第２実施形態の半導体装置の模式上面図である。 第２実施形態の半導体装置の模式断面図である。 第３実施形態の半導体装置の模式上面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付す場合がある。また、一度説明した部材等については適宜その説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられた第１ソース電極と、第２窒化物半導体層の上に設けられた第２ソース電極と、第１ソース電極と第２ソース電極の間の、第２窒化物半導体層の上に設けられた第１ゲート電極と、第２ソース電極と第１ゲート電極の間の、第２窒化物半導体層の上に設けられた第２ゲート電極と、第１ゲート電極と第２ゲート電極の間の、第２窒化物半導体層の上に設けられ、第１配線と、第２ゲート電極と第１配線の間に設けられた第２配線と、第１配線と第２配線の間の下の第２窒化物半導体層に設けられた素子分離領域と、第１配線、第２配線及び素子分離領域の上に設けられ、第１配線及び第２配線と電気的に接続された第４配線と、を有するドレイン電極と、素子分離領域と第４配線の間に設けられた絶縁膜と、を備える。
図１は、本実施形態の半導体装置１００の模式上面図である。図２は、本実施形態の半導体装置１００の模式図である。図２（ａ）は、本実施形態の半導体装置１００の要部の、模式上面図である。図２（ｂ）は、図２（ａ）に示した本実施形態の半導体装置１００の、平面Ｐでの模式断面図である。なお、図２（ａ）においては、図１において図示されているソース配線５０の図示を省略している。
本実施形態の半導体装置１００は、たとえばＧａＮ（窒化ガリウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）といった窒化物半導体を用いた、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。また、本実施形態の半導体装置１００の電極構造は、例えば、マルチフィンガー構造である。
基板２としては、例えば、Ｓｉ（シリコン）基板又はサファイヤ基板が用いられる。基板２としては、特にＳｉ（シリコン）基板が好ましく用いられる。基板２は、基板面２ａを有する。
第１窒化物半導体層６は、例えば、アンドープのＡｌＸＧａ１－ＸＮ（０≦Ｘ＜１）である。第１窒化物半導体層６は、より具体的には、例えば、アンドープのＧａＮである。第１窒化物半導体層６は、チャネル層として機能する。第１窒化物半導体層６の膜厚は、例えば、０．２μｍ以上３μｍ以下である。
第２窒化物半導体層８は、第１窒化物半導体層６の上に設けられている。第２窒化物半導体層８のバンドギャップは、第１窒化物半導体層６のバンドギャップより大きい。第２窒化物半導体層８は、例えば、アンドープのＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。第２窒化物半導体層８は、より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。第２窒化物半導体層８は、バリア層として機能する。第２窒化物半導体層８の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
第３窒化物半導体層４は、基板２と第１窒化物半導体層６の間に設けられている。第３窒化物半導体層４は、基板２との間の格子不整合を緩和する、バッファ層として機能する。第３窒化物半導体層４は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１－ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
本実施形態においては、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。Ｚ方向は、基板２、第３窒化物半導体層４、第１窒化物半導体層６及び第２窒化物半導体層８が積層されている方向である。基板２、基板面２ａ、第３窒化物半導体層４、第１窒化物半導体層６及び第２窒化物半導体層８は、Ｘ方向に平行なＸ軸及びＹ方向に平行なＹ軸を含む面、すなわちＸＹ平面に対して、平行に設けられている。また、基板２と第３窒化物半導体層４の界面、第３窒化物半導体層４と第１窒化物半導体層６の界面及び第１窒化物半導体層６と第２窒化物半導体層８の界面は、ＸＹ平面に対して、平行に設けられている。なおＸ方向は第１方向の一例であり、Ｙ方向は第２方向の一例である。図２（ａ）に示した平面Ｐは、ＹＺ平面に平行な平面である。
第１窒化物半導体層６と第２窒化物半導体層８の間には、ヘテロ接合界面が設けられている。半導体装置１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成され、キャリアとなる。
複数のソース電極１０は、第２窒化物半導体層８の上に、それぞれ離間して設けられている。図１には、複数のソース電極１０としての、ソース電極１０ａ、１０ｂ、１０ｃ及び１０ｄが図示されている。図２には、複数のソース電極としての、ソース電極１０ａ（第１ソース電極の一例）及び１０ｂ（第２ソース電極の一例）が図示されている。複数のソース電極１０は、Ｘ方向に延伸している。複数のソース電極１０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する。
複数のゲート電極１２は、それぞれのソース電極１０の間の、第２窒化物半導体層８の上に設けられている。図１には、複数のゲート電極１２としての、ゲート電極１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ及び１２ｆが図示されている。図２には、複数のゲート電極１２としての、ゲート電極１２ａ（第１ゲート電極の一例）及び１２ｂ（第２ゲート電極の一例）が図示されている。そして、ゲート電極１２ａは、ソース電極１０ａとソース電極１０ｂの間に設けられている。ゲート電極１２ｂは、ゲート電極１２ａとソース電極１０ｂの間に設けられている。複数のゲート電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する。
ドレイン電極２０は、それぞれのゲート電極１２の間の、第２窒化物半導体層８の上に設けられている。図２には、ドレイン電極２０が図示されている。図１には、複数のドレイン電極２０がそれぞれ有する第４配線２８としての、第４配線２８ａ、２８ｂ及び２８ｃが図示されている。
それぞれのドレイン電極２０は、第１配線２２ａと、第２配線２２ｂと、第５配線２４ａと、第６配線２４ｂと、第４配線２８ａと、絶縁膜２６と、素子分離領域４０と、を有する。
第１配線２２ａは、Ｘ方向に延伸している。
第２配線２２ｂは、ゲート電極１２ｂと第１配線２２ａの間に設けられている。第２配線２２ｂは、Ｘ方向に延伸している。
素子分離領域４０は、第１配線２２ａと第２配線２２ｂの間の下の第２窒化物半導体層８に設けられている。図２（ｂ）においては、素子分離領域４０は、ソース電極１０ａ及びゲート電極１２ａの下の第２窒化物半導体層８ａと、ソース電極１０ｂ及びゲート電極１２ｂの下の第２窒化物半導体層８ｂの間に設けられている。そして、素子分離領域４０の下部は、第１窒化物半導体層６の上部に食い込み、第１窒化物半導体層６に設けられている。素子分離領域４０は、例えば、第１窒化物半導体層６又は第２窒化物半導体層８へのＡｒ（アルゴン）イオン注入により形成される。なお、素子分離領域４０は、比誘電率の低いポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜などの絶縁体材料を、第１窒化物半導体層６又は第２窒化物半導体層８に埋め込むことにより形成されてもよい。
第５配線２４ａは、第１配線２２ａの上に設けられ、第１配線２２ａと電気的に接続されている。
第６配線２４ｂは、第２配線２２ｂの上に設けられ、第２配線２２ｂと電気的に接続されている。
第４配線２８ａは、第５配線２４ａ及び第６配線２４ｂの上に設けられ、第５配線２４ａ及び第６配線２４ｂと電気的に接続されている。言い換えると、第４配線２８ａは、第１配線２２ａと第４配線２８ａの間に設けられている。また、第６配線２４ｂは、第２配線２２ｂと第４配線２８ａの間に設けられている。
絶縁膜２６ａは、図２（ｂ）に示した半導体装置１００の断面において、素子分離領域４０、第１配線２２ａ、第５配線２４ａ、第４配線２８ａ、第６配線２４ｂで囲まれた部分に設けられている。例えば、絶縁膜２６ａは、素子分離領域４０と第４配線２８ａの間に設けられている。
複数のソース配線５０は、それぞれのソース電極１０の上に設けられ、それぞれのソース電極と電気的に接続されている。図１においては、複数のソース配線５０としての、ソース配線５０ａ、５０ｂ、５０ｃ及び５０ｄが、ソース電極１０ａ、１０ｂ、１０ｃ及び１０ｄの上に設けられている。ソース配線５０ａ、５０ｂ、５０ｃ及び５０ｄは、配線５４に接続されている。第４配線２８ａ、２８ｂ及び２８ｃは、配線５６と電気的に接続されている。ゲート電極１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ及び１２ｆは、配線５２と電気的に接続されている。配線５４、配線５６及び配線５２は、例えば、図示しない外部電気回路と電気的に接続されている。
なお、第２窒化物半導体層８の上、複数のソース電極１０の上、複数のゲート電極１２の上、複数のドレイン電極２０の上、複数のソース配線５０の上、配線５２の周囲、配線５４の周囲及び配線５６の周囲には、例えば、図示しない層間絶縁膜が設けられている。
また、半導体装置１００の基板２は、例えば金属製のパッケージ１５０（図２（ｂ））の上に搭載されている。
第１配線２２ａ、第２配線２２ｂ、第５配線２４ａ、第６配線２４ｂ、第４配線２８ａ、ソース配線５０、配線５２、配線５４及び配線５６は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造を有する。絶縁膜２６ａは、例えば、比誘電率の低いポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜などの絶縁体材料を含む。
図３は、本実施形態の半導体装置１００の模式上面図である。図１と図３の違いは、図３には第１領域６１、第２領域６２、第３領域６３、第４領域６４、第５領域６５，第６領域６６及び第７領域６７が図示されている点である。第３領域６３は、第１領域６１と第２領域６２の間に設けられている。第２領域６２は、第３領域６３と第５領域６５の間に設けられている。第５領域６５は、第２領域６２と第４領域６４の間に設けられている。第４領域６４は、第５領域６５と第７領域６７の間に設けられている。第７領域６７は、第４領域６４と第６領域６６の間に設けられている。
図４は、本実施形態の半導体装置１００の模式図である。図２と図４の違いは、図４には第１領域６１、第２領域６２及び第３領域６３が図示されている点である。第３領域６３には、素子分離領域４０ａ内の絶縁膜２６ａが配置されている。
本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１領域、第２領域、及び第1領域と第２領域の間の第３領域とを有し、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第１領域内に設けられ、基板の基板面に平行な第１方向に延伸する第１のゲート電極と、第１領域上に設けられ、第１方向に延伸する第１のソース電極と、第２領域上に設けられ、第１方向に延伸する第２のゲート電極と、第２領域上に設けられ、第１方向に延伸する第２のソース電極と、第１の領域上に設けられた第１配線及び第２の領域上に設けられた第２配線に接続されたドレイン電極と、第３領域内に設けられた絶縁膜と、を備える。
図４に示すように、第１領域６１内における第１配線２２ａはソース電極１０ａ、ゲート電極１２ａよりも第３領域６３の絶縁膜２６ａに近い位置に設けられ、第２領域６２内における第２配線２２ｂはソース電極１０ｂ、ゲート電極１２ｂよりも第３領域における絶縁膜２６ａに近い位置に設けられる。つまり、第１配線２２ａ及び第２配線２２ｂは他の層よりも絶縁膜２６ａに最も近い位置に設けられる。第１配線２２ａは第１領域６１の端部に設けられ、第２配線２２ｂは第２領域６２の端部に設けられる。第１配線２２ａ、第２配線２２ｂ、第５配線２４ａ及び第６配線２４ｂは、絶縁膜２６ａと接している。本実施形態では、例えば、絶縁膜２６ａの底部は第２窒化物半導体層８よりも深く、第１窒化物半導体層６上に設けられている。
なお、ここでは第１領域６１、第２領域６２及び第３領域６３についての記載をおこなったが、第４領域６４、第５領域６５、第６領域６６及び第７領域６７についても同様である。
図５は、本実施形態の他の態様の半導体装置１００の模式断面図である。
素子分離領域４０は、図５（ａ）のように、第１窒化物半導体層６に食い込まずに、第２窒化物半導体層８に設けられていてもかまわない。素子分離領域４０は、図５（ｂ）、図５（ｃ）及び図５（ｄ）に示すように、ポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜などの絶縁体材料を含む絶縁膜２６ａと、一体として形成されていてもかまわない。また、素子分離領域４０は、図５（ｂ）に示すように、第１窒化物半導体層６に食い込まずに、第２窒化物半導体層に設けられ、素子分離領域４０と第１窒化物半導体層６の間に第２窒化物半導体層８の一部が設けられていてもかまわない。また、素子分離領域４０は、図５（ｃ）に示すように、第１窒化物半導体層６の上面に接していてもかまわない。また、素子分離領域４０は、図５（ｄ）に示すように、素子分離領域４０の下部が第１窒化物半導体層６の上部に食い込み、第１窒化物半導体層６に設けられていてもかまわない。
次に、本実施形態の半導体装置１００の作用効果を記載する。
図６は、本実施形態の比較形態となる半導体装置８００の模式断面図である。素子分離領域４０、絶縁膜２６ａは設けられていない。また、第１配線２２ａ及び第２配線２２ｂが一体となった配線２２が設けられている。また、第５配線２４ａ及び第６配線２４ｂが一体となった配線２４が設けられている。
本実施形態の半導体装置は、高周波パワー半導体装置などへの応用が期待されている。しかし、半導体装置は、一般に大きな出力容量Ｃｏｓｓを有している。出力容量Ｃｏｓｓは、ドレイン－ソース間容量Ｃｄｓとゲート－ドレイン間容量Ｃｇｄの和である。ここで、ドレイン－ソース間容量Ｃｄｓには、基板２とドレイン電極２０の間の容量成分、又は基板２の下に設けられたパッケージ１５０とドレイン電極２０の間の容量成分が、大きな寄与をしている。高周波動作においては、かかる出力容量Ｃｏｓｓへの充放電によるスイッチング損失が大きくなり、高い破壊電界強度と高い電子移動度を生かした半導体装置を提供することができないという問題があった。
また、ドレイン電極２０の下のヘテロ接合界面に２次元電子ガスが形成されている場合、ドレイン電極２０とかかる２次元電子ガスは電気的に接続されている。そのため、基板２とかかる２次元電子ガスの間の容量成分、又は基板２の下に設けられたパッケージ１５０とかかる２次元電子ガスの間の容量成分が、出力容量Ｃｏｓｓに寄与し、スイッチング損失が大きくなるという問題があった。
基板面２ａに平行な面内におけるドレイン電極２０の面積を小さくすることにより、Ｃｏｓｓを減少させることは可能である。しかし、半導体装置のオン抵抗が高くなってしまうという問題があった。
本実施形態の半導体装置１００においては、配線２２（図６）の代わりに、互いに離間した第１配線２２ａ及び第２配線２２ｂが設けられている。これにより、基板２とドレイン電極２０の間の容量成分、又はパッケージ１５０とドレイン電極２０の間の容量成分を小さくすることが出来る。
また、素子分離領域４０を設けることにより、第１配線２２ａと第２配線２２ｂの間の下のヘテロ接合界面に形成される２次元電子ガスの濃度を減少させることが出来る。これにより、基板２とかかる２次元電子ガスの間の容量成分、又はパッケージ１５０とかかる２次元電子ガスの間の容量成分を小さくすることが出来る。なお、第１配線２２ａと第２配線２２ｂの間の下のヘテロ接合界面に形成される２次元電子ガスの濃度は、ゼロであることがより好ましい。
以上により、出力容量の小さい半導体装置の提供が可能となる。なお、第４配線２８ａが設けられているために、オン抵抗の増加は抑制されている。
また、第５配線２４ａと第６配線２４ｂが設けられているために、基板２又はパッケージ１５０と第４配線２８ａの距離をより長くすることが出来る。これにより、基板２又はパッケージ１５０と第４配線２８ａの間の容量成分を小さくすることが出来る。
本実施形態の半導体装置１００は、基板２がＳｉ（シリコン）基板である場合に、特に好ましく適用される。Ｓｉ（シリコン）基板は、サファイヤ基板に比較すると電気伝導率が高いため、基板２とドレイン電極２０の間に起因する出力容量Ｃｏｓｓが生じやすく、スイッチング損失が高くなりやすいためである。
絶縁膜２６ａが、比誘電率の低いポリイミド膜、ベンゾシクロブテン膜、又はカーボン含有シリコン酸化膜（ＳｉＯＣ膜）であることにより、第４配線２８ａと基板２の間の容量成分をさらに小さくすることが出来る。
本実施形態の半導体装置によれば、出力容量の小さい半導体装置の提供が可能となる。
（第２実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸する第１ソース電極と、第２窒化物半導体層の上に設けられ、第１方向に延伸する第２ソース電極と、第１ソース電極と第２ソース電極の間の、第２窒化物半導体層の上に設けられ、第１方向に延伸する第１ゲート電極と、第２ソース電極と第１ゲート電極の間の、第２窒化物半導体層の上に設けられ、第１方向に延伸する第２ゲート電極と、第１ゲート電極と第２ゲート電極の間の、第２窒化物半導体層の上に設けられ、第１方向に延伸する第１配線と、第２ゲート電極と第１配線の間に設けられ、第１方向に延伸する第２配線と、第１配線と第２配線の間の下の第２窒化物半導体層に、第１方向にそれぞれ離間して設けられた複数の素子分離領域と、複数の素子分離領域の間の第２窒化物半導体層の上に設けられ、第１配線と第２配線を電気的に接続する複数の第３配線と、第１配線、第２配線、複数の素子分離領域及び複数の第３配線の上に設けられた第４配線と、を有するドレイン電極と、複数の素子分離領域と第４配線の間に設けられた絶縁膜と、を備える。
ここで、第１実施形態と重複する内容の記載は省略する。
図７は、本実施形態の半導体装置１１０の模式上面図である。図８は、本実施形態の半導体装置１１０の、ＹＺ平面に平行な平面Ｐ１における模式断面図（図８（ａ））及びＹＺ平面に平行な平面Ｐ２における模式断面図（図８（ｂ））における模式断面図である。
半導体装置１１０においては、図７及び図８（ａ）に示すように、第１配線２２ａと第２配線２２ｂの間の第２窒化物半導体層８に、複数の素子分離領域４０がＸ方向にそれぞれ離間して設けられている点で、第１実施形態の半導体装置１００と異なっている。図７には、複数の素子分離領域４０としての、素子分離領域４０ａ、４０ｂ及び４０ｃが図示されている。
また、図８（ｂ）に示すように、複数の素子分離領域４０の間の第２窒化物半導体層８の上に、第１配線２２ａと第２配線２２ｂを電気的に接続する複数の第３配線３０が設けられている点で、第１実施形態の半導体装置１００と異なっている。図７には、複数の第３配線３０としての、第３配線３０ａ、３０ｂ及び３０ｃが図示されている。
また、第５配線２４ａ及び第６配線２４ｂが設けられずに、複数の第３配線３０と第４配線２８ａが電気的に接続されている点で、第１実施形態の半導体装置１００と異なっている。
なお、図８において、絶縁膜２６ａの図示は省略している。
複数の第３配線３０の高さｈ２は、第１配線２２ａの高さｈ１及び第２配線２２ｂの高さｈ１より高いことが好ましい。これは、第４配線２８ａと基板２又はパッケージ１５０の距離を長くして、出力容量Ｃｏｓｓを小さくするためである。なお、第１配線２２ａの高さと第２配線２２ｂの高さは、異なっていてもかまわない。
本実施形態の半導体装置においても、出力容量の小さい半導体装置の提供が可能となる。
（第３実施形態）
本実施形態の半導体装置は、基板と、基板上に設けられた第１窒化物半導体層と、第１窒化物半導体層の上に設けられ、第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、第２窒化物半導体層の上に設けられ、基板の基板面に平行な第１方向に延伸し、第１方向に延伸するに従い、第１方向に交差する第２方向における幅が増加する第１ソース電極と、第２窒化物半導体層の上に設けられ、第１方向に延伸し、第１方向に延伸するに従い、第２方向における幅が増加する第２ソース電極と、第１ソース電極と第２ソース電極の間の、第２窒化物半導体層の上に、第１ソース電極及び第２ソース電極と離間して設けられた第１ゲート電極と、第２ソース電極と第１ゲート電極の間の、第２窒化物半導体層の上に、第２ソース電極及び第１ゲート電極と離間して設けられた第２ゲート電極と、第１ゲート電極と第２ゲート電極の間の第２窒化物半導体層の上に設けられ、第１方向に延伸し、第１方向に延伸するに従い、第２方向における幅が減少する第４配線と、第２窒化物半導体層と第４配線の間に設けられ、第１ゲート電極に対向する第１ソース電極の側面に実質的に平行に延伸する第１配線と、第１配線と第２ゲート電極の間の、第２窒化物半導体層と第４配線の間に設けられ、第２ゲート電極に対向する第２ソース電極の側面に実質的に平行に延伸する第２配線と、第１配線と第２配線の間の下の、第２窒化物半導体層に設けられた素子分離領域と、を有するドレイン電極と、素子分離領域と第４配線の間に設けられた絶縁膜と、を備える。
ここで、第１実施形態及び第２実施形態と重複する内容の記載は省略する。
図９は、本実施形態の半導体装置１２０の模式上面図である。
ソース電極１０ａ及びソース電極１０ｂは、Ｘ方向に延伸するに従い、Ｙ方向における幅が増加している。これは、配線５４（図１）から離れるほど、ソース電極１０ａ及びソース電極１０ｂを流れるキャリアの量が少なくなると考えられるため、配線５４から離れた部分における複数のソース電極１０の幅を狭くしたものである。
第４配線２８は、Ｘ方向に延伸するに従い、Ｙ方向における幅が減少している。これは、配線５６（図１）から離れるほど、ドレイン電極２０を流れるキャリアの量が少なくなると考えられるため、配線５６から離れた部分における第４配線２８の幅を狭くしたものである。
ここで、ソース電極１０ａは、ゲート電極１２ａに対向する側面１０ａ２と、側面１０ａ１と、を有する。ソース電極１０ｂは、ゲート電極１２ｂに対向する側面１０ｂ１と、側面１０ｂ２と、を有する。第４配線２８は、ゲート電極１２ｂとの距離よりもゲート電極１２ａとの距離の方が短い側面２８１と、ゲート電極１２ａとの距離よりもゲート電極１２ｂとの距離の方が短い側面２８２と、を有する。
例えば、側面１０ａ２と側面２８１は互いに平行である。そして、ゲート電極１２ａは、例えば、側面１０ａ２及び側面２８１に実質的に平行に延伸する。なお、ゲート電極１２ａは、側面１０ａ２及び側面２８１に完全に平行に延伸していなくても良い。
例えば、側面１０ｂ１と側面２８２は互いに平行である。そして、ゲート電極１２ｂは、例えば、側面１０ｂ１及び側面２８２に実質的に平行に延伸する。なお、ゲート電極１２ｂは、側面１０ｂ１及び側面２８２に完全に平行に延伸していなくても良い。
第１配線２２ａは、第２窒化物半導体層８と第４配線２８の間に設けられている。そして、第１配線２２ａは、側面１０ａ２及び側面２８１に実質的に平行に延伸する。なお、第１配線２２ａは、側面１０ａ２及び側面２８１に完全に平行に延伸していなくても良い。
第２配線２２ｂは、第１配線２２ａとゲート電極１２ｂの間の、第２窒化物半導体層８と第４配線２８の間に設けられている。そして、第２配線２２ｂは、側面１０ｂ１及び側面２８２に実質的に平行に延伸する。なお、第２配線２２ｂは、側面１０ｂ１及び側面２８２に完全に平行に延伸していなくても良い。
第１配線２２ａと第２配線２２ｂは、例えば、結合部２３において、互いに結合される。
第５配線２４ａは、第１配線２２ａと第４配線２８の間に設けられ、第１配線２２ａ及び第４配線２８を電気的に接続している。第５配線２４ａは、例えば、側面１０ａ２及び側面２８１に実質的に平行に延伸する。
第６配線２４ｂは、第２配線２２ｂと第４配線２８の間に設けられ、第２配線２２ｂと第４配線２８を電気的に接続している。第６配線２４ｂは、例えば、側面１０ｂ１及び側面２８２に実質的に平行に延伸する。
第５配線２４ａと第６配線２４ｂは、例えば、結合部２５において、互いに結合される。
素子分離領域４０は、第１配線２２ａと第２配線２２ｂの間の下の、第２窒化物半導体層８に設けられている。
本実施形態のような、ソース電極１０ａ及びソース電極１０ｂが、Ｘ方向に延伸するに従いＹ方向における幅が増加し、第４配線２８が、Ｘ方向に延伸するに従いＹ方向における幅が減少するような半導体装置１２０においても、出力容量の小さい半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ ：基板
２ａ ：基板面
６ ：第１窒化物半導体層
８ ：第２窒化物半導体層
１０ ：ソース電極
１０ａ ：ソース電極（第１ソース電極）
１０ｂ ：ソース電極（第２ソース電極）
１２ ：ゲート電極
１２ａ ：ゲート電極（第１ゲート電極）
１２ｂ ：ゲート電極（第２ゲート電極）
２０ ：ドレイン電極
２２ａ ：第１配線
２２ｂ ：第２配線
２４ａ ：第５配線
２４ｂ ：第６配線
２６ａ ：絶縁膜
２８ａ ：第４配線
２８１ ：側面
２８２ ：側面
３０ ：第３配線
４０ ：素子分離領域
６１ ：第１領域
６２ ：第２領域
６３ ：第３領域
６４ ：第４領域
６５ ：第５領域
６６ ：第６領域
６７ ：第７領域
１００ ：半導体装置
１１０ ：半導体装置
１２０ ：半導体装置
ｈ１ ：高さ
ｈ２ ：高さ

Claims (3)

  1. 基板と、
    前記基板上に設けられた第１窒化物半導体層と、
    前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層よりバンドギャップの大きな第２窒化物半導体層と、
    前記第２窒化物半導体層の上に設けられ、前記基板の基板面に平行な第１方向に延伸する第１ソース電極と、
    前記第２窒化物半導体層の上に設けられ、前記第１方向に延伸する第２ソース電極と、
    前記第１ソース電極と前記第２ソース電極の間の、前記第２窒化物半導体層の上に設けられ、前記第１方向に延伸する第１ゲート電極と、
    前記第２ソース電極と前記第１ゲート電極の間の、前記第２窒化物半導体層の上に設けられ、前記第１方向に延伸する第２ゲート電極と、
    前記第１ゲート電極と前記第２ゲート電極の間の、前記第２窒化物半導体層の上に設けられ、
    前記第１方向に延伸する第１配線と、
    前記第２ゲート電極と前記第１配線の間に設けられ、前記第１方向に延伸する第２配線と、
    前記第１配線と前記第２配線の間の下の前記第２窒化物半導体層に、前記第１方向にそれぞれ離間して設けられた複数の素子分離領域と、
    前記複数の素子分離領域の間の前記第２窒化物半導体層の上に設けられ、前記第１配線と前記第２配線を電気的に接続する複数の第３配線と、
    前記第１配線、前記第２配線、前記複数の素子分離領域及び前記複数の第３配線の上に設けられた第４配線と、
    を有するドレイン電極と、
    前記複数の素子分離領域と前記第４配線の間に設けられた絶縁膜と、
    を備える半導体装置。
  2. 前記複数の第３配線の高さは、前記第１配線の高さ及び前記第２配線の高さより高く、前記複数の第３配線は前記第４配線に電気的に接続されている請求項１記載の半導体装置。
  3. 前記基板は、Ｓｉ（シリコン）基板である請求項１又は請求項２記載の半導体装置。
JP2020155011A 2020-09-15 2020-09-15 半導体装置 Active JP7476062B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020155011A JP7476062B2 (ja) 2020-09-15 2020-09-15 半導体装置
CN202110023207.0A CN114188411A (zh) 2020-09-15 2021-01-08 半导体装置
US17/190,070 US11830916B2 (en) 2020-09-15 2021-03-02 Nitride semiconductor device with element isolation area
US18/490,965 US20240047533A1 (en) 2020-09-15 2023-10-20 Nitride semiconductor device with element isolation area

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020155011A JP7476062B2 (ja) 2020-09-15 2020-09-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2022048931A JP2022048931A (ja) 2022-03-28
JP7476062B2 true JP7476062B2 (ja) 2024-04-30

Family

ID=80600944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020155011A Active JP7476062B2 (ja) 2020-09-15 2020-09-15 半導体装置

Country Status (3)

Country Link
US (2) US11830916B2 (ja)
JP (1) JP7476062B2 (ja)
CN (1) CN114188411A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7423569B2 (ja) * 2021-03-23 2024-01-29 株式会社東芝 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303137A (ja) 2004-04-14 2005-10-27 Sumitomo Electric Ind Ltd 横型半導体デバイスの配線構造
JP2012028441A (ja) 2010-07-21 2012-02-09 Sumitomo Electric Ind Ltd 半導体装置
JP2012099542A (ja) 2010-10-29 2012-05-24 Panasonic Corp 半導体装置
JP2016063167A (ja) 2014-09-19 2016-04-25 株式会社東芝 半導体装置
WO2017098603A1 (ja) 2015-12-09 2017-06-15 三菱電機株式会社 窒化物半導体装置
WO2019053905A1 (ja) 2017-09-15 2019-03-21 サンケン電気株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2188842B1 (en) * 2007-09-12 2015-02-18 Transphorm Inc. Iii-nitride bidirectional switches
US20110147796A1 (en) * 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor device with metal carrier and manufacturing method
JP5658472B2 (ja) 2010-03-26 2015-01-28 ルネサスエレクトロニクス株式会社 電界効果トランジスタ
JP2014060358A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
US9269789B2 (en) * 2013-03-15 2016-02-23 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device and structure therefor
JP6133191B2 (ja) 2013-10-18 2017-05-24 古河電気工業株式会社 窒化物半導体装置、ダイオード、および電界効果トランジスタ
DE102014113467B4 (de) * 2014-09-18 2022-12-15 Infineon Technologies Austria Ag Metallisierung eines Feldeffekt-Leistungstransistors
JP6299665B2 (ja) 2015-04-30 2018-03-28 三菱電機株式会社 電界効果トランジスタ
JP6555082B2 (ja) 2015-10-30 2019-08-07 富士通株式会社 半導体装置
JP6400618B2 (ja) * 2016-03-09 2018-10-03 株式会社東芝 半導体装置
FR3059467B1 (fr) * 2016-11-29 2019-05-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction a structure verticale

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303137A (ja) 2004-04-14 2005-10-27 Sumitomo Electric Ind Ltd 横型半導体デバイスの配線構造
JP2012028441A (ja) 2010-07-21 2012-02-09 Sumitomo Electric Ind Ltd 半導体装置
JP2012099542A (ja) 2010-10-29 2012-05-24 Panasonic Corp 半導体装置
JP2016063167A (ja) 2014-09-19 2016-04-25 株式会社東芝 半導体装置
WO2017098603A1 (ja) 2015-12-09 2017-06-15 三菱電機株式会社 窒化物半導体装置
WO2019053905A1 (ja) 2017-09-15 2019-03-21 サンケン電気株式会社 半導体装置

Also Published As

Publication number Publication date
CN114188411A (zh) 2022-03-15
US20220085175A1 (en) 2022-03-17
US11830916B2 (en) 2023-11-28
JP2022048931A (ja) 2022-03-28
US20240047533A1 (en) 2024-02-08

Similar Documents

Publication Publication Date Title
US9536965B2 (en) Heat spreader on GaN semiconductor device
US7339206B2 (en) Field effect transistor including a group III-V compound semiconductor layer
US8791508B2 (en) High density gallium nitride devices using island topology
JP6268366B2 (ja) 半導体装置
JP6584987B2 (ja) 半導体装置
US11881479B2 (en) Nitride semiconductor device
JP2007305954A (ja) 電界効果トランジスタ及びその装置
US9722067B2 (en) Semiconductor device
US20240047533A1 (en) Nitride semiconductor device with element isolation area
JP7472064B2 (ja) 半導体装置
US20220310490A1 (en) Semiconductor device
WO2023084927A1 (ja) 半導体装置
JP7387567B2 (ja) 半導体装置
US20220085199A1 (en) Semiconductor device
CN113270487B (zh) 半导体装置
WO2024000475A1 (en) Semiconductor packaged device and method for manufacturing thereof
WO2024087083A1 (en) Semiconductor packaged device and method for manufacturing the same
WO2023157452A1 (ja) 窒化物半導体装置
WO2021240990A1 (ja) 半導体装置、半導体モジュール、及び電子機器
US20190288098A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220705

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240417

R150 Certificate of patent or registration of utility model

Ref document number: 7476062

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150