JP7471192B2 - 半導体装置 - Google Patents

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Description

本開示は半導体装置に関し、リカバリ損失を低減した半導体装置に関する。
一般にパワーデバイスには、耐圧保持能力、動作時にデバイスが破壊に至らないための安全動作領域の保証などの様々な要求がされるが、その中の１つに低損失化がある。パワーデバイスの低損失化にはデバイスの小型化、軽量化などの効果があり、広い意味ではエネルギー消費低減による地球環境の保全につながる効果がある。さらに、これらの効果を奏するパワーデバイスをできる限り低コストで実現することが要求されている。
上記の要求を満たす手段として、例えば非特許文献１に開示されるように、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と還流ダイオード（ＦＷＤ：Free Wheeling Diode）の特性を１つの構造で達成する逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ： Reverse-Conducting ＩＧＢＴ）が提案されている。
このＲＣ－ＩＧＢＴには幾つかの技術的課題があり、その１つはダイオード動作時のリカバリ損失が大きい点である。ＲＣ－ＩＧＢＴでは、ＦＷＤ動作時にダイオード部のアノード部分（ｐ型アノード）およびｐ＋型コンタクトと、ｎ－型ドリフト層とで形成されるｐｎ接合が順バイアスになり、ｎ－型ドリフト層に正孔が流れ込み導電率変調を起こすことで順方向の電圧降下を下げることができるが、反面、アノード領域のｐ型不純物濃度が高い場合、大量の過剰キャリアが存在すると、デバイス内部のキャリアが排出されにくくなり、リカバリ損失が増大する問題があった。
特許文献１には、これらの問題を解決した構成の幾つかが開示されている。特許文献１は、ＩＧＢＴ領域がトレンチゲートを持ち、チャネルが形成されるチャネル領域と、チャネルが形成されない非チャネル領域に分けられ、非チャネル領域はｐ型ベース領域とＩＧＢＴ部のｐ＋型コンタクトが交互に形成されている。
このように非チャネル領域のｐ型不純物の平均濃度を下げることで、ＦＷＤ動作時のリカバリ損失を下げている。
特開２０１７－１５７６７３号公報
Proceedings of International symposium on Power Semiconductor devices 2004 pp.133-136
特許文献１に開示の技術では、外周領域からの正孔流入による対策がなされていないなど、リカバリ損失の改善が不十分であった。
本開示は上記のような問題を解決するためになされたものであり、ＦＷＤ動作時のリカバリ損失をさらに低減した半導体装置を提供することを目的とする。
本開示に係る半導体装置は、トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、前記半導体基板は、前記トランジスタが形成されたトランジスタ領域と、前記ダイオードが形成されたダイオード領域と、前記トランジスタ領域および前記ダイオード領域を含むセル領域を囲む外周領域と、を有し、前記トランジスタ領域は、複数のストライプ状のゲート電極によって、チャネルが形成される複数のチャネル領域と、前記チャネルが形成されない複数の非チャネル領域と、に区分され、前記複数のチャネル領域は、前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、前記第３半導体層の上層部に選択的に設けられた第２導電型の第４半導体層と、前記第４半導体層と側面どうしが接するように選択的に設けられた第１導電型の第５半導体層と、前記第１半導体層に電気的に接続された第１電極と、前記第４半導体層および前記第５半導体層に電気的に接続された第２電極と、を有し、前記複数の非チャネル領域のうち少なくとも１つの非チャネル領域は、前記第１半導体層と、前記第２半導体層と、前記第３半導体層と、前記第５半導体層と、前記第１電極と、前記第２電極と、を有し、前記少なくとも１つの非チャネル領域の前記第３半導体層および前記第５半導体層は、コンタクトホールを介して、前記第２電極と電気的に接続され、前記少なくとも１つの非チャネル領域の前記第５半導体層は、前記外周領域に設けられ前記セル領域との境界を規定する第１導電型の不純物層と接しないように前記第３半導体層の上層部に選択的に設けられた、第１非チャネル領域である。
本開示に係る半導体装置によれば、少なくとも１つの非チャネル領域の第３半導体層および第５半導体層は、コンタクトホールを介して、第２電極と電気的に接続され、少なくとも１つの非チャネル領域の第５半導体層は、外周領域に設けられセル領域との境界を規定する第１導電型の不純物層と接しないように第３半導体層の上層部に選択的に設けられているので、リカバリ損失をさらに低減することができる。
実施の形態１に係るＲＣ－ＩＧＢＴのチップ全体を示す平面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの部分平面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態１に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態２に係るＲＣ－ＩＧＢＴの部分平面図である。 実施の形態２に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態２に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態２に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態３に係るＲＣ－ＩＧＢＴの部分平面図である。 実施の形態３に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態３に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態３に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態４に係るＲＣ－ＩＧＢＴの部分平面図である。 実施の形態４に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態４に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態５に係るＲＣ－ＩＧＢＴの部分平面図である。 実施の形態５に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態５に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態６に係るＲＣ－ＩＧＢＴの部分平面図である。 実施の形態６に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態６に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態６に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態６に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態７に係るＲＣ－ＩＧＢＴの部分平面図である。 実施の形態７に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態７に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態７に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態８に係るＲＣ－ＩＧＢＴの部分平面図である。 実施の形態８に係るＲＣ－ＩＧＢＴの部分断面図である。 実施の形態８に係るＲＣ－ＩＧＢＴの部分断面図である。 ＲＣ－ＩＧＢＴの他の構成を示す平面図である。 ＲＣ－ＩＧＢＴの他の構成を示す平面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分平面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分断面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分断面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分平面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分断面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分断面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分断面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分断面図である。 ＲＣ－ＩＧＢＴの他の構成を示す部分断面図である。
＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としてもよい。また、ｎ－型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ＋型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ－型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ＋型は不純物濃度がｐ型よりも高濃度であることを示す。
また、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「おもて」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
＜実施の形態１＞
＜装置構成＞
図１は、実施の形態１に係るＲＣ－ＩＧＢＴ１００のチップ全体を示す平面図であり、図２は、図１中の破線で囲まれた領域Ｘを示す平面図である。図１に示すＲＣ－ＩＧＢＴ１００は、ＩＧＢＴ領域１０１（トランジスタ領域）とＦＷＤ領域１０２（ダイオード領域）とがストライプ状に並んで設けられたものであり、「ストライプ型」と呼称される。
図１に示されるように、ＩＧＢＴ領域１０１およびＦＷＤ領域１０２を囲むように外周領域１０３が設けられ、ＩＧＢＴ領域１０１の１つにはゲートパッド領域１０４が部分的に設けられている。なお、後に説明する実施の形態２～８のＲＣ－ＩＧＢＴ２００～８００においてもチップ全体を示す平面図は同じである。
図２に示されるように、ＩＧＢＴ領域１０１は、トレンチ構造を有する複数のストライプ状の埋め込みゲート電極８によって、チャネルが形成されるＩＧＢＴチャネル領域１０６と、チャネルが形成されないＩＧＢＴ非チャネル領域１０７（第１非チャネル領域）とに区分されている。ＩＧＢＴチャネル領域１０６とＩＧＢＴ非チャネル領域１０７とを合わせてユニットセル領域１０５と呼称する。また、ＩＧＢＴ領域１０１とＦＷＤ領域１０２とを合わせてセル領域と呼称する。
ＩＧＢＴチャネル領域１０６およびＩＧＢＴ非チャネル領域１０７は、埋め込みゲート電極８を間に挟んで、埋め込みゲート電極８の配列方向であるＸ方向（水平方向）において交互に形成されている。ＩＧＢＴチャネル領域１０６およびＩＧＢＴ非チャネル領域１０７には、何れもコンタクトホール１５が設けられている。
ＩＧＢＴチャネル領域１０６では、埋め込みゲート電極８の延在方向であるＹ方向（垂直方向）において、ｎ＋型エミッタ層３（第４半導体層）とｐ＋型コンタクト層４（第５半導体層）とが交互に形成されている。
また、ＩＧＢＴ非チャネル領域１０７では、Ｙ方向において、ｐ型チャネルドープ層２（第３半導体層）とｐ＋型コンタクト層４とが交互に形成されている。これを実施の形態１の第１の特徴と呼称する。
そして、ＩＧＢＴ非チャネル領域１０７では、外周領域１０３のｐ型ウェル層１６（不純物層）との境界にはｐ型チャネルドープ層２が形成され、ｐ型チャネルドープ層２がｐ型ウェル層１６と接続されている。これを実施の形態１の第２の特徴と呼称する。
また、ＩＧＢＴ非チャネル領域１０７のｐ＋型コンタクト層４は、ｐ型チャネルドープ層２より面積比率が低くなるように設けられている。ここで、面積比率とは、ｐ型チャネルドープ層２とｐ＋型コンタクト層４の平面視での合計面積に対する面積比率である。これを実施の形態１の第３の特徴と呼称する。ただし、ｐ＋型コンタクト層４はゼロにはできず、面積比率で最低でも２０％程度はｐ＋型コンタクト層４とすることが望ましい。
一方、ＩＧＢＴチャネル領域１０６では、外周領域１０３のｐ型ウェル層１６との境界にはｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４がｐ型ウェル層１６と接続されている。また、ＩＧＢＴチャネル領域１０６のｎ＋型エミッタ層３は、ｐ＋型コンタクト層４より面積比率が低くなるように設けられている。
また、図２に示されるように、ＦＷＤ領域１０２においては、ｐ型アノード層５が複数の埋め込みゲート電極８によって複数のアノード領域１０８に区分され、各アノード領域１０８には、Ｙ方向に延在するストライプ状のｐ＋型コンタクト層６が設けられている。なお、ｐ＋型コンタクト層６は、外周領域１０３のｐ型ウェル層１６とは接しないように設けられている。また、複数のアノード領域１０８に跨がるようにコンタクトホール１５が設けられている。
図２に示すＡ－Ａ線での矢示方向断面図を図３に、Ｂ－Ｂ線での矢示方向断面図を図４に、Ｃ－Ｃ線での矢示方向断面図を図５に示す。
図３～図５に示されるように、ＲＣ－ＩＧＢＴ１００は、シリコン（Ｓｉ）基板等の半導体基板からなるｎ－型ドリフト層１（第２半導体層）を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有しており、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。
半導体基板は、ＩＧＢＴ領域１０１においては、ｎ＋型エミッタ層３およびｐ＋型コンタクト層４からｐ型コレクタ層１１（第１半導体層）までの範囲であり、ＦＷＤ領域１０２においては、ｐ＋型コンタクト層６からｎ＋型カソード層１２までの範囲である。
図３～図５において、ＩＧＢＴ領域１０１のｎ＋型エミッタ層３およびｐ＋型コンタクト層４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１１の紙面下端を半導体基板の第２主面と呼ぶ。また、図３～図５において、ＦＷＤ領域１０２のｐ＋型コンタクト層６の紙面上端を半導体基板の第１主面、ｎ＋型カソード層１２の紙面下端を半導体基板の第２主面と呼ぶ。ＦＷＤ領域１０２の第１主面とＩＧＢＴ領域１０１の第１主面は同一面であり、ＦＷＤ領域１０２の第２主面とＩＧＢＴ領域１０１の第２主面は同一面である。
図３～図５に示すように、ＩＧＢＴ領域１０１では、ｎ－型ドリフト層１の第１主面側に、ｐ型チャネルドープ層２が設けられ、ＦＷＤ領域１０２では、ｎ－型ドリフト層１の第１主面側に、ｐ型アノード層５が設けられている。ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。
ｐ型チャネルドープ層２の第１主面側には、図３においては、埋め込みゲート電極８のゲート絶縁膜７に接してｎ＋型エミッタ層３が設けられ、図４においては、ｐ＋型コンタクト層４が設けられている。ｎ＋型エミッタ層３およびｐ＋型コンタクト層４は半導体基板の第１主面を構成している。
ｎ＋型エミッタ層３は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。
ｐ＋型コンタクト層４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。
また、図３～図５に示されるように、ＲＣ－ＩＧＢＴ１００は、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層１０が設けられている。ｎ型バッファ層１０は、ＲＣ－ＩＧＢＴ１００がオフ状態のときにｐ型チャネルドープ層２から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層１０は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層１０のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１８／ｃｍ３である。
また、図３～図５に示されるように、ＩＧＢＴ領域１０１およびＦＷＤ領域１０２の第１主面上にはコレクタ電極１４（第１電極）が設けられている。コレクタ電極１４は、ＦＷＤ領域１０２ではカソード電極として機能する。コレクタ電極１４上には、ＩＧＢＴ領域１０１においてはｐ型コレクタ層１１が設けられ、ＦＷＤ領域１０２においてはｎ＋型カソード層１２が設けられている。
ｐ型コレクタ層１１は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。
ｎ＋型カソード層１２は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。
また、図５に示されるように、外周領域１０３においては、ｎ－型ドリフト層１の第１主面側に、ｐ型ウェル層１６が設けられている。ｐ型ウェル層１６は、ＩＧＢＴ領域１０１とＦＷＤ領域１０２を囲むように設けられ、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有し、ＩＧＢＴ領域１０１のｐ型チャネルドープ層２の側面と接している。ｐ型ウェル層１６の紙面上端は、半導体基板の第１主面となっており、ｐ型ウェル層１６上にはキャップ絶縁膜９が設けられている。
ｐ型ウェル層１６のさらに外周には、図示は省略するが、ｐ型のウェル層（終端ウェル層）でセル領域を囲ったＦＬＲ（Field Limmiting Ring）または濃度勾配をつけたｐ型のウェル層でセル領域を囲ったＶＬＤ（Variation of Lateral Doping）を設けることができ、ＦＬＲに用いられるリング状のｐ型のウェル層の数およびＶＬＤに用いられるｐ型のウェル層の濃度分布は、ＲＣ－ＩＧＢＴ１００の耐圧設計によって適宜選択することができる。
また、図３および図４に示されるように、ＩＧＢＴ領域１０１では、半導体基板の第１主面からｐ型チャネルドープ層２を貫通し、ｎ－型ドリフト層１に達するトレンチが形成され、トレンチ内にゲート絶縁膜７を介して埋め込みゲート電極８が設けられている。ゲート絶縁膜７および埋め込みゲート電極８上はキャップ絶縁膜９で覆われ、埋め込みゲート電極８がエミッタ電極１３（第２電極）に接続されない構成としている。なお、ＩＧＢＴ領域１０１内の埋め込みゲート電極８は、ＩＧＢＴ領域１０１内部に形成された、図示されないゲート配線を介してゲートパッド領域１０４に電気的に接続され、アクティブトレンチゲートとして機能する。
また、図３および図４に示されるように、ＦＷＤ領域１０２においても半導体基板の第１主面からｐ型チャネルドープ層２を貫通し、ｎ－型ドリフト層１に達するトレンチが形成され、トレンチ内にゲート絶縁膜７を介して埋め込みゲート電極８が設けられている。ＦＷＤ領域１０２内のゲート絶縁膜７および埋め込みゲート電極８はエミッタ電極１３に接続されており、埋め込みゲート電極８は、ダミートレンチゲートとして機能する。
また、図３～図５に示されるように、半導体基板の第１主面のキャップ絶縁膜９が設けられていない領域の上、およびキャップ絶縁膜９の上にはバリアメタル１８が形成されている。バリアメタル１８は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとＳｉを合金化させたＴｉＳｉであってよい。図３に示すように、バリアメタル１８は、ｎ＋型エミッタ層３、ｐ＋型コンタクト層６およびＦＷＤ領域１０２内の埋め込みゲート電極８にオーミック接触し、ｎ＋型エミッタ層３、ｐ＋型コンタクト層６およびＦＷＤ領域１０２内の埋め込みゲート電極８と電気的に接続されている。バリアメタル１８の上には、エミッタ電極１３が設けられる。エミッタ電極１３は、例えば、アルミニウムシリコン合金（Ａｌ-Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。
図１に示したゲートパッド領域１０４は、ＩＧＢＴ領域１０１内部に形成された、ゲート配線と接続されており、ゲートパッド領域１０４の直下には、酸化膜が形成され、ゲートパッド領域１０４とエミッタ電極１３とは電気的に分離されている。なお、酸化膜の直下は、ｎ－型ドリフト層１であってもよく、ｐ型の終端ウェル層を設けてもよい。
以上説明した実施の形態１のＲＣ－ＩＧＢＴ１００の製造方法については、一般的なＩＧＢＴの製造技術を使い、リソグラフィ処理時のマスクパターンを変えることで、ＩＧＢＴチャネル領域１０６およびＩＧＢＴ非チャネル領域１０７の不純物層の配置パターンを変えることで製造できるため、詳細な説明は省略する。
＜動作＞
ＲＣ－ＩＧＢＴ１００のセル領域の動作について説明する。ＲＣ－ＩＧＢＴ１００においては、ｐ型アノード層５、ｐ＋型コンタクト層６、ｎ－型ドリフト層１およびｎ＋型カソード層１２でダイオード構造が形成されている。ＦＷＤ動作時のオン状態は、対となるＩＧＢＴがオフ状態で、コレクタ電極１４に対してエミッタ電極１３に正の電圧がかかった状態となり、ｐ型アノード層５とｐ＋型コンタクト層６で構成されるアノード領域から正孔が流れ込み、ｎ＋型カソード層１２で構成されるカソード領域から電子が流入することで導電率変調が起こり、ダイオードが導通状態になる。
次に、対となるＩＧＢＴがオン状態に変わると、エミッタ電極１３にコレクタ電極１４に対して負の電圧がかかった状態となり、ｎ－型ドリフト層１の正孔がｐ型アノード層５とｐ＋型コンタクト層６からエミッタ電極１３に抜けて、電子がｎ＋型カソード層１２からコレクタ電極に抜ける。ただし、アノード領域近傍の過剰キャリアがなくなり、ｐ型アノード層５とｐ＋型コンタクト層６とｎ－型ドリフト層１とで形成されるｐｎ接合が逆バイアスになるまでは電流が流れ続ける。
そして、アノード領域近傍の過剰キャリアが抜けて、ｐ型アノード層５とｐ＋型コンタクト層６とｎ－型ドリフト層１とで形成されるｐｎ接合が逆バイアスになると逆回復電流が減少し始め、ｎ－型ドリフト層１内の過剰キャリアが排出されるとリカバリの工程が完了し、遮断状態になる。
ＲＣ－ＩＧＢＴ１００では、ＦＷＤ領域１０２に隣接してＩＧＢＴ領域１０１が形成されており、ＩＧＢＴ領域１０１では、ｐ型チャネルドープ層２、ｐ＋型コンタクト層４ｎ－型ドリフト層１およびｎ＋型カソード層１２で寄生ダイオード構造が形成されている。このため、前述した動作で、ＩＧＢＴ領域からも電流が流れ、損失増大の一因となる。
しかし、ＲＣ－ＩＧＢＴ１００では、ｐ型チャネルドープ層２とｐ＋型コンタクト層４とが交互に形成されたＩＧＢＴ非チャネル領域１０７を設け、ＩＧＢＴ非チャネル領域１０７のアノード構造部分のｐ型不純物の平均濃度を下げる構成となっている（第１の特徴）。このため、ＩＧＢＴ非チャネル領域１０７からｎ－型ドリフト層１に流入する正孔が減少し、これにより寄生ダイオードで発生するリカバリ損失を低減することができる。
また、ＩＧＢＴ非チャネル領域１０７では、ｐ型チャネルドープ層２とｐ＋型コンタクト層４の両方にコンタクトホール１５を接続することで、不純物濃度が高濃度のｐ＋型コンタクト層４に電流が集中することがなく、寄生ダイオードのアノード領域から注入される正孔の量が減少され、リカバリ損失が低減できる。
また、ＲＣ－ＩＧＢＴ１００では、ＩＧＢＴ領域１０１のｐ型チャネルドープ層２とｐ＋型コンタクト層４はバリアメタル１８を介してエミッタ電極１３と電気的に接続されている。バリアメタルは、Ｓｉ半導体では一例としてＴｉなどが用いられ、Ｔｉ膜をスパッタリング法等でＳｉ基板上に形成した後、窒素（Ｎ２）雰囲気でのランプアニールなどによりＳｉ表面をシリサイド化すると共にＴｉＮを形成する方法を採っている。本実施の形態１では、ＩＧＢＴ領域１０１でのコンタクトがショットキーコンタクトとならないようなバリアメタル、例えばをＴｉＳｉを選択している。これにより、高温でのリーク電流、特にＩＧＢＴ動作時のリーク電流増大を防ぐ効果を保持しつつ、ダイオード動作時のリカバリ損失低減ができる構造となっている。
また、ＩＧＢＴ非チャネル領域１０７においては、不純物濃度が高いｐ＋型コンタクト層４の面積を、ｐ型チャネルドープ層２の面積より相対的に小さくしている（第３の特徴）。これにより、ＩＧＢＴ非チャネル領域１０７のアノード構造部分のｐ型不純物の平均濃度を低くすることができ、ＩＧＢＴ領域１０１の寄生ダイオードのリカバリ損失を低減することができる。
次に、ＲＣ－ＩＧＢＴ１００の外周領域１０３の動作について説明する。外周領域１０３には、比較的濃度が高いｐ型ウェル層１６が形成されており、ｐ型ウェル層１６、ｎ－型ドリフト層１およびｎ＋型カソード層１２で寄生ダイオード構造が形成されている。このため、ＩＧＢＴ領域１０１と同じように、望ましくないダイオード損失が発生する可能性がある。
しかし、ＲＣ－ＩＧＢＴ１００では、ＩＧＢＴ非チャネル領域１０７において、ｐ型ウェル層１６の近傍に不純物濃度が高いｐ＋型コンタクト層４を形成せず、比較的低濃度のｐ型チャネルドープ層２がｐ型ウェル層１６に接続される構成となっている（第２の特徴）。このため、ｐ型ウェル層１６を介して寄生ダイオードから正孔が注入されることが抑制され、寄生ダイオードのリカバリ損失を低減することができる。
また、ＲＣ－ＩＧＢＴ１００では、ＩＧＢＴチャネル領域１０６およびＩＧＢＴ非チャネル領域１０７が交互に配置されており、配設比率が同じとなって良好な電流バランスとなる。
このように、実施の形態１のＲＣ－ＩＧＢＴ１００では、第１の特徴により、ＩＧＢＴ領域１０１で形成されている寄生ダイオードのリカバリ損失を低減することができる。また、第２の特徴により、外周領域１０３で形成される寄生ダイオードの影響を低減し、リカバリ損失をさらに下げることができる。これら第１～第３の特徴を組み合わせることにより、装置全体のダイオード動作時のリカバリ損失を低減することができる。また、第３の特徴により、ＩＧＢＴ領域１０１の寄生ダイオードの動作をより効果的に低減することができる。
＜実施の形態２＞
次に、図６～図９を用いて、実施の形態２に係るＲＣ－ＩＧＢＴ２００について説明する。なお、ＲＣ－ＩＧＢＴ２００のチップ全体を示す平面図は図１と同じであり、図６は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図６に示すＡ－Ａ線での矢示方向断面図を図７に、Ｂ－Ｂ線での矢示方向断面図を図８に、Ｃ－Ｃ線での矢示方向断面図を図９に示す。なお、図６～図９においては、図２～図５を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図６に示されるように、ＩＧＢＴ領域１０１は、複数の埋め込みゲート電極８によって、ＩＧＢＴチャネル領域１０６と、ＩＧＢＴ非チャネル領域１０７とに区分されており、複数のＩＧＢＴ非チャネル領域１０７のうち、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７（第１非チャネル領域）を除いたＩＧＢＴ非チャネル領域１０７（第２非チャネル領域）では、外周領域１０３のｐ型ウェル層１６との境界にｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４がｐ型ウェル層１６と接続されている。
すなわち、ＦＷＤ領域１０２に隣接するＩＧＢＴチャネル領域１０６の隣のＩＧＢＴ非チャネル領域１０７（ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７）は、実施の形態１のＲＣ－ＩＧＢＴ１００と同じく、外周領域１０３のｐ型ウェル層１６との境界にｐ型チャネルドープ層２が形成され、ｐ型チャネルドープ層２がｐ型ウェル層１６と接続されている。しかし、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７以外のＩＧＢＴ非チャネル領域１０７（ＦＷＤ領域１０２から離れた位置のＩＧＢＴ非チャネル領域１０７）では、外周領域１０３のｐ型ウェル層１６との境界にｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４がｐ型ウェル層１６と接続されている。
また、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７のＳｉ面が露出した領域（メサ領域）におけるｐ＋型コンタクト層４が配置された面積は、ＦＷＤ領域１０２から離れた位置のＩＧＢＴ非チャネル領域１０７のメサ領域におけるｐ＋型コンタクト層４が配置された面積よりも小さくなっている。
また、実施の形態２のＲＣ－ＩＧＢＴ２００では、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７は、不純物濃度が高いｐ＋型コンタクト層４は、ｐ型チャネルドープ層２より面積比率が低くなるように設けられている。
ｎ＋型カソード層１２の近傍にあるＩＧＢＴ領域１０１は寄生ダイオードの動作による影響が大きくなるが、ＩＧＢＴ非チャネル領域１０７を設けることで、この部分の実効的なアノード濃度が低くなり、ＦＷＤ動作時のリカバリ損失を低減できる。
また、ＦＷＤ領域１０２から離れた位置のＩＧＢＴ非チャネル領域１０７（第２非チャネル領域）では、ｐ＋型コンタクト層４が外周領域１０３のｐ型ウェル層１６と接続されている。このため、ＩＧＢＴ動作時に外周領域１０３から流れ込むホールを低抵抗層を介してエミッタ電極１３へと流すことができ、逆バイアス安全動作領域（ＲＢＳＯＡ）の低下を最小限にして、ＦＷＤ動作時のリカバリ損失を低減することができる。
また、ｐ＋型コンタクト層４が外周領域１０３のｐ型ウェル層１６の側面と接するだけでなく、ｐ型ウェル層１６内にまで侵入するように構成すると、ＲＢＳＯＡの低下をさらに抑制することができる。すなわち、ＦＷＤ領域１０２から離れた位置では、寄生ダイオードの動作が無視でき、上記のような構成を採った場合でも、ＩＧＢＴの特性の改善を期待できる。
＜実施の形態３＞
次に、図１０～図１３を用いて、実施の形態３に係るＲＣ－ＩＧＢＴ３００について説明する。なお、ＲＣ－ＩＧＢＴ３００のチップ全体を示す平面図は図１と同じであり、図１０は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図１０に示すＡ－Ａ線での矢示方向断面図を図１１に、Ｂ－Ｂ線での矢示方向断面図を図１２に、Ｃ－Ｃ線での矢示方向断面図を図１３に示す。なお、図１０～図１３においては、図２～図５を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１０に示されるように、ＩＧＢＴ領域１０１は、複数の埋め込みゲート電極８によって、ＩＧＢＴチャネル領域１０６と、ＩＧＢＴ非チャネル領域１０７とに区分されており、複数のＩＧＢＴ非チャネル領域１０７に形成されたｐ＋型コンタクト層４は、埋め込みゲート電極８を介して隔てられたＩＧＢＴチャネル領域１０６のｎ＋型エミッタ層３に対して、平面視で対向する位置に配置されている。
なお、ＩＧＢＴ非チャネル領域１０７においては、ｐ型チャネルドープ層２とｐ＋型コンタクト層４が交互に形成されており、外周領域１０３のｐ型ウェル層１６との境界にｐ型チャネルドープ層２が形成され、ｐ型チャネルドープ層２がｐ型ウェル層１６と接続されている構成については、実施の形態１のＲＣ－ＩＧＢＴ１００と同一である。
次にＲＣ－ＩＧＢＴ３００の動作について説明する。ＩＧＢＴ動作時のターンオフ動作は、オン状態で導電率変調によってｎ－型ドリフト層１内にたまった過剰キャリアが排出されることで完了するが、この際、正孔はｐ型チャネルドープ層２からｐ＋型コンタクト層４を介してエミッタ電極１３に流れるのが正常動作である。ただし、ｎ＋型エミッタ層３直下のｐ型チャネルドープ層２のシート抵抗が高いと、正孔電流が集中するなどの問題が生じた場合、ｐ型チャネルドープ層２とｎ＋型エミッタ層３のｐｎ接合に順バイアスが加わり、ｐ型チャネルドープ層２からｐ＋型コンタクト層４に正孔が流れず、ｐ型チャネルドープ層２からｎ＋型エミッタ層３に正孔が流れてターンオフが失敗する場合がある。
この対策として有効なのは、ｐ型チャネルドープ層２とｎ＋型エミッタ層３のｐｎ接合が順バイアスしてラッチアップしないように、ｎ＋型エミッタ層３の周辺に高濃度のｐ型不純物層、すなわちｐ＋型コンタクト層４を配置して抵抗を低くし、エミッタ電位に接続することで電位上昇を抑えることである。
本実施の形態３では、平面視でＩＧＢＴチャネル領域１０６のｎ＋型エミッタ層３の横にｐ＋型コンタクト層４を配置すると共に、ＩＧＢＴ非チャネル領域１０７では、埋め込みゲート電極８を介して隔てられたＩＧＢＴチャネル領域１０６のｎ＋型エミッタ層３に対して、平面視で対向する位置にｐ＋型コンタクト層４を配置している。このため、ｎ＋型エミッタ層３は、平面視でｐ＋型コンタクト層４で囲まれた構成となり、エミッタ電位への接続が強化され、ＩＧＢＴ動作時のラッチアップの可能性を低減できる。
なお、ＩＧＢＴ非チャネル領域１０７においては、ｐ型チャネルドープ層２とｐ＋型コンタクト層４が交互に形成し、不純物濃度が高いｐ＋型コンタクト層４の面積を、ｐ型チャネルドープ層２の面積よりは大きいが、ＦＷＤ動作時のリカバリ損失を低減することができる程度に小さくしている。
＜実施の形態４＞
次に、図１４～図１６を用いて、実施の形態４に係るＲＣ－ＩＧＢＴ４００について説明する。なお、ＲＣ－ＩＧＢＴ４００のチップ全体を示す平面図は図１と同じであり、図１４は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図１４に示すＡ－Ａ線での矢示方向断面図を図１５に、Ｂ－Ｂ線での矢示方向断面図を図１６に示す。なお、図１４～図１６においては、図２～図５を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１４に示されるように、ＩＧＢＴ領域１０１は、複数の埋め込みゲート電極８によって、ＩＧＢＴチャネル領域１０６と、ＩＧＢＴ非チャネル領域１０７とに区分されており、複数のＩＧＢＴ非チャネル領域１０７のうち、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７（第１非チャネル領域）を除いたＩＧＢＴ非チャネル領域１０７（第２非チャネル領域）では、Ｓｉ面の全面にｐ＋型コンタクト層４が形成されている。
すなわち、図１４において、ＦＷＤ領域１０２に隣接するＩＧＢＴチャネル領域１０６の隣のＩＧＢＴ非チャネル領域１０７（ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７）は、実施の形態１のＲＣ－ＩＧＢＴ１００と同じく、外周領域１０３のｐ型ウェル層１６との境界にｐ型チャネルドープ層２が形成され、ｐ型チャネルドープ層２がｐ型ウェル層１６と接続されている。しかし、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７以外のＩＧＢＴ非チャネル領域１０７（ＦＷＤ領域１０２から離れた位置のＩＧＢＴ非チャネル領域１０７）では、Ｓｉ面の全面にｐ＋型コンタクト層４が形成され、ｐ＋型コンタクト層４がｐ型ウェル層１６と接続されている。
また、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７では、実施の形態３のＲＣ－ＩＧＢＴ３００と同じく、埋め込みゲート電極８を介して隔てられたＩＧＢＴチャネル領域１０６のｎ＋型エミッタ層３に対して、平面視で対向する位置にｐ＋型コンタクト層４を配置している。
ＲＣ－ＩＧＢＴ４００では、ＦＷＤ領域１０２の近傍、すなわち裏面のｎ＋型カソード層１２の近傍に形成されて寄生ダイオードとして働きやすいＩＧＢＴ非チャネル領域１０７の領域を、ｐ型チャネルドープ層２とｐ＋型コンタクト層４を交互に形成して、実効的なｐ型不純物濃度を低下させることで、ＦＷＤ動作時のリカバリ損失を低減させることができる。
一方、ＦＷＤ領域１０２から離れた位置、すなわち裏面のｎ＋型カソード層１２から遠く、寄生ダイオードとして働きにくい位置にあるＩＧＢＴ非チャネル領域１０７では、ｐ＋型コンタクト層４を全面に形成することで、ＩＧＢＴ動作時にｐ型チャネルドープ層２とｎ＋型エミッタ層３とのｐｎ接合に順バイアスが加わることを抑制し、ＲＢＳＯＡなどの破壊耐量低下を抑制することが可能となる。
＜変形例＞
以上説明したＲＣ－ＩＧＢＴ４００においては、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７をｐ型チャネルドープ層２とｐ＋型コンタクト層４が交互に形成された構成としたが、この列だけに限定されず、他の列のＩＧＢＴ非チャネル領域１０７にも、ｐ型チャネルドープ層２とｐ＋型コンタクト層４が交互に形成された構成を適用することができる。
ｎ＋型カソード層１２の近傍のＩＧＢＴ領域１０１のｐ型不純物領域は、寄生ｐｉｎダイオードのアノード領域として動作して電流経路となるが、ｎ＋型カソード層１２から遠くなるほどアノード領域として動作しても影響が小さくなる。これは、寄生ｐｉｎダイオードの実効的なｎ－型ドリフト層１の厚みが厚くなるのと同じ効果があるためである。基板厚みと同等か、基板厚みの１．５倍程度ｎ＋型カソード層１２から離れた領域では寄生ダイオードによる影響が低減される。
このため、寄生ダイオードはｎ＋型カソード層１２の端部すなわちＦＷＤ領域１０２端部から基板厚みと同じか、基板厚みの１．５倍程度離れた領域に、ｐ型チャネルドープ層２とｐ＋型コンタクト層４を交互に形成したＩＧＢＴ非チャネル領域１０７を設けることで、リカバリ損失をより低減する効果が得られる。
また、ＦＷＤ領域１０２の近傍のＩＧＢＴ非チャネル領域１０７のｐ型チャネルドープ層２とｐ＋型コンタクト層４の面積比率は、状況に応じて変更することが可能である。寄生ダイオードの影響が大きいＦＷＤ領域１０２に近い部分はリカバリ損失低減を優先して、ｐ＋型コンタクト層４の面積比率を低くし、ＦＷＤ領域１０２から距離が遠ざかるに従って、ｐ＋型コンタクト層４の比率を高くすることで、ＩＧＢＴ動作時のＲＢＳＯＡ耐量の向上に重点を置くことができる。
＜実施の形態５＞
次に、図１７～図１９を用いて、実施の形態５に係るＲＣ－ＩＧＢＴ５００について説明する。なお、ＲＣ－ＩＧＢＴ５００のチップ全体を示す平面図は図１と同じであり、図１７は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図１７に示すＡ－Ａ線での矢示方向断面図を図１８に、Ｂ－Ｂ線での矢示方向断面図を図１９に示す。なお、図１７～図１９においては、図２～図５を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図１７に示されるように、ＩＧＢＴ領域１０１は、複数の埋め込みゲート電極８によって、ＩＧＢＴチャネル領域１０６と、ＩＧＢＴ非チャネル領域１０７とに区分されており、ＩＧＢＴ非チャネル領域１０７をＦＷＤ領域１０２に隣接して配置し、その隣にＩＧＢＴチャネル領域１０６を配置し、以後、ＩＧＢＴ非チャネル領域１０７とＩＧＢＴチャネル領域１０６を交互に配置されている。また、ＩＧＢＴ非チャネル領域１０７では、ｐ型チャネルドープ層２とｐ＋型コンタクト層４を交互に形成している。
ＲＣ－ＩＧＢＴ５００では、ＩＧＢＴ領域１０１で最も寄生ダイオードとして動作しやすい領域であるＦＷＤ領域１０２に隣接した領域に、実効的なｐ型不純物濃度を下げたＩＧＢＴ非チャネル領域１０７で形成することで、ＦＷＤ動作時のリカバリ損失を低減することができる。
＜実施の形態６＞
次に、図２０～図２４を用いて、実施の形態６に係るＲＣ－ＩＧＢＴ６００について説明する。なお、ＲＣ－ＩＧＢＴ６００のチップ全体を示す平面図は図１と同じであり、図２０は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図２０に示すＡ－Ａ線での矢示方向断面図を図２１に、Ｂ－Ｂ線での矢示方向断面図を図２２に、Ｃ－Ｃ線での矢示方向断面図を図２３に、Ｄ－Ｄ線での矢示方向断面図を図２４に示す。なお、図２０～図２４においては、図２～図５を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２０に示されるように、ＩＧＢＴ領域１０１は、複数の埋め込みゲート電極８によって、ＩＧＢＴチャネル領域１０６と、ＩＧＢＴ非チャネル領域１０７とに区分されており、ＩＧＢＴ非チャネル領域１０７には、ｐ型チャネルドープ層２とｐ＋型コンタクト層４が形成されているが、ｐ＋型コンタクト層４は、平面視形状が、Ｙ方向に延在する細長い矩形状を有して複数設けられ、その長手方向に一列となるように間隔を開けて不連続に配置されている。ＩＧＢＴ非チャネル領域１０７内でのｐ＋型コンタクト層４の配置間隔は、ｐ＋型コンタクト層４の長手方向（Ｙ方向）の長さより短くなるように形成されている。
なお、ＩＧＢＴ非チャネル領域１０７のメサ領域（Ｓｉ面が露出した部分）におけるｐ＋型コンタクト層４の面積比率は、実施の形態１のＲＣ－ＩＧＢＴ１００と同程度とすることができる。
ＲＣ－ＩＧＢＴ６００では、ＩＧＢＴ領域１０１において、ＩＧＢＴ非チャネル領域１０７のｐ＋型コンタクト層４を一定の面積比率以下に設定しており、実効的にＩＧＢＴ非チャネル領域１０７のｐ型不純物濃度が下がるため、ＩＧＢＴ領域１０１が寄生ダイオードとして動作するのを抑制し、ＦＷＤ動作時のリカバリ損失を低減することができる。
さらに、ｐ＋型コンタクト層４を細長い矩形状を有した平面視形状とし、その配置間隔は、長手方向の長さより短くなるようにすることで、パターンサイズが大きくなり、製造時の寸法ばらつきを抑制し、ＦＷＤ動作時のリカバリ損失のばらつきを低減することができる。
＜実施の形態７＞
次に、図２５～図２８を用いて、実施の形態７に係るＲＣ－ＩＧＢＴ７００について説明する。なお、ＲＣ－ＩＧＢＴ７００のチップ全体を示す平面図は図１と同じであり、図２５は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図２５に示すＡ－Ａ線での矢示方向断面図を図２６に、Ｂ－Ｂ線での矢示方向断面図を図２７に、Ｃ－Ｃ線での矢示方向断面図を図２８に示す。なお、図２５～図２８においては、図２～図５を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２５に示されるように、ＩＧＢＴ領域１０１は、複数の埋め込みゲート電極８によって、ＩＧＢＴチャネル領域１０６と、ＩＧＢＴ非チャネル領域１０７とに区分されており、ＩＧＢＴ非チャネル領域１０７には、ｐ型チャネルドープ層２とｐ＋型コンタクト層４が形成されているが、ｐ＋型コンタクト層４は、平面視形状が、Ｙ方向に延在する連続した一本のライン状に形成されている。
なお、ＩＧＢＴ非チャネル領域１０７のメサ領域（Ｓｉ面が露出した部分）におけるｐ＋型コンタクト層４の面積比率は、実施の形態１のＲＣ－ＩＧＢＴ１００と同程度とすることができる。
ＲＣ－ＩＧＢＴ７００では、ＩＧＢＴ領域１０１において、ＩＧＢＴ非チャネル領域１０７のｐ＋型コンタクト層４を一定の面積比率以下に設定しており、実効的にＩＧＢＴ非チャネル領域１０７のｐ型不純物濃度が下がるため、ＩＧＢＴ領域１０１が寄生ダイオードとして動作するのを抑制し、ＦＷＤ動作時のリカバリ損失を低減することができる。
さらに、ｐ＋型コンタクト層４を細長い矩形状を有した平面視形状とし、連続した一本のラインとすることで、パターンサイズが大きくなり、製造時の寸法ばらつきを抑制し、ＦＷＤ動作時のリカバリ損失のばらつきを低減することができる。
＜実施の形態８＞
次に、図２９～図３１を用いて、実施の形態８に係るＲＣ－ＩＧＢＴ８００について説明する。なお、ＲＣ－ＩＧＢＴ８００のチップ全体を示す平面図は図１と同じであり、図２９は、図１中の破線で囲まれた領域Ｘを示す平面図である。また、図２９に示すＡ－Ａ線での矢示方向断面図を図３０に、Ｂ－Ｂ線での矢示方向断面図を図３１に示す。なお、図２９～図３１においては、図２～図５を用いて説明したＲＣ－ＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図２９に示されるように、ＩＧＢＴ領域１０１は、複数の埋め込みゲート電極８によって、ＩＧＢＴチャネル領域１０６と、ＩＧＢＴ非チャネル領域１０７とに区分されているが、ＩＧＢＴ領域１０１におけるＩＧＢＴチャネル領域１０６の配設比率は１／３である。
図２９においては、ＦＷＤ領域１０２に隣接してＩＧＢＴチャネル領域１０６を配置、その隣にＩＧＢＴ非チャネル領域１０７を配置し、さらにその隣にもＩＧＢＴ非チャネル領域１０７を配置している。このような、配置をＩＧＢＴ領域１０１内で繰り返すことで、ＩＧＢＴチャネル領域１０６とＩＧＢＴ非チャネル領域１０７との比率は１対２となる。
なお、ＩＧＢＴチャネル領域１０６およびＩＧＢＴ非チャネル領域１０７を上記のような配置とすると、ＩＧＢＴ非チャネル領域１０７に挟まれた埋め込みゲート電極８が存在することになるが、この埋め込みゲート電極８は、ダミートレンチゲートと同様に図示されない領域でエミッタ電極に接続され、埋め込みエミッタ電極１７となるので、埋め込みゲート電極８の電位が問題となることはない。
ＲＣ－ＩＧＢＴ８００では、ＩＧＢＴチャネル領域１０６の本数を少なくする、いわゆるＩＧＢＴチャネル領域１０６を間引くことで、飽和電流および短絡耐量を所望の値に設定することができる。
また、ＩＧＢＴ非チャネル領域１０７のｐ＋型コンタクト層４の面積比率を少なくして、実効的にＩＧＢＴ非チャネル領域１０７のｐ型不純物濃度を下げているので、ＩＧＢＴ動作時の飽和電流および短絡耐量を所望の値に設定しつつ、ＦＷＤ動作時のリカバリ損失のばらつきを低減することができる。
なお、以上説明した実施の形態１～８では、ＲＣ－ＩＧＢＴについて適用する例を説明をしたが、ＭＯＳＦＥＴなどに適用することも可能である。
また、製造方法の一例としてＳｉ基板を用いた製造方法を説明したが、炭化珪素（ＳｉＣ）など異なる素材の半導体基板を用いることも可能である。
また、図２等では、トレンチ構造を有するストライプ状の埋め込みゲート電極８を有するストライプ状のセルを例示したが、本開示は、縦横に伸びるメッシュ型と言われるセルにも適用可能であり、プレーナーゲートを有するプレーナー型と呼ばれるセル構造にも適用可能である。
＜ＲＣ－ＩＧＢＴの他の構成例＞
以下、ＲＣ－ＩＧＢＴの他の構成例について示す。図３２は、ＲＣ－ＩＧＢＴである半導体装置１０００を示す平面図である。また、図３３は、ＲＣ－ＩＧＢＴである半導体装置１００１を示す平面図である。図３２に示す半導体装置１０００は、ＩＧＢＴ領域１１０とダイオード領域１２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図３３に示す半導体装置１００１は、ダイオード領域１２０が縦方向と横方向に複数設けられ、ダイオード領域１２０の周囲にＩＧＢＴ領域１１０が設けられたものであり、単に「アイランド型」と呼んでよい。
＜ストライプ型の全体平面構造＞
図３２において、半導体装置１０００は、１つの半導体装置内にＩＧＢＴ領域１１０とダイオード領域１２０とを備えている。ＩＧＢＴ領域１１０およびダイオード領域１２０は、半導体装置１０００の一端側から他端側に延伸し、ＩＧＢＴ領域１１０およびダイオード領域１２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図３２では、ＩＧＢＴ領域１１０を３個、ダイオード領域１２０を２個で示し、全てのダイオード領域１２０がＩＧＢＴ領域１１０で挟まれた構成で示しているが、ＩＧＢＴ領域１１０とダイオード領域１２０の数はこれに限るものでなく、ＩＧＢＴ領域１１０の数は３個以上でも３個以下でもよく、ダイオード領域１２０の数も２個以上でも２個以下でもよい。また、図３２のＩＧＢＴ領域１１０とダイオード領域１２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１１０がダイオード領域１２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１１０とダイオード領域１２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図３２に示すように、紙面下側のＩＧＢＴ領域１１０に隣接してパッド領域１４０が設けられている。パッド領域１４０は半導体装置１０００を制御するための制御パッド１４１が設けられる領域である。ＩＧＢＴ領域１１０およびダイオード領域１２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域１４０を合わせた領域の周囲には半導体装置１０００の耐圧保持のために終端領域１３０が設けられている。終端領域１３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１０００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲおよび濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤを設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１０００の耐圧設計によって適宜選択してよい。また、パッド領域１４０のほぼ全域に渡ってｐ型終端ウェル層を設けてもよく、パッド領域１４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。制御パッド１４１は、例えば、電流センスパッド１４１ａ、ケルビンエミッタパッド１４１ｂ、ゲートパッド１４１ｃ、温度センスダイオードパッド１４１ｄ、１４１ｅであってよい。電流センスパッド１４１ａは、半導体装置１０００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１０００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド１４１ｂおよびゲートパッド１４１ｃは、半導体装置１０００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド１４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド１４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド１４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド１４１ｄ、１４１ｅは、半導体装置１０００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１０００の温度を測定する。
＜アイランド型の全体平面構造＞
図３３において、半導体装置１００１は、１つの半導体装置内にＩＧＢＴ領域１１０とダイオード領域１２０とを備えている。ダイオード領域１２０は、半導体装置内に平面視で縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域１２０は周囲をＩＧＢＴ領域１１０に取り囲まれている。つまり、ＩＧＢＴ領域１１０内に複数のダイオード領域１２０がアイランド状に設けられている。図３３では、ダイオード領域１２０は紙面左右方向に４列、紙面上下方向に２行のマトリクス状に設けた構成で示しているが、ダイオード領域１２０の個数および配置はこれに限るものではなく、ＩＧＢＴ領域１１０内に１つまたは複数のダイオード領域１２０が点在して設けられ、それぞれのダイオード領域１２０が周囲をＩＧＢＴ領域１１０に囲まれた構成であればよい。
図３３に示すように、ＩＧＢＴ領域１１０の紙面下側に隣接してパッド領域１４０が設けられている。パッド領域１４０は半導体装置１００１を制御するための制御パッド１４１が設けられる領域である。ＩＧＢＴ領域１１０およびダイオード領域１２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域１４０を合わせた領域の周囲には半導体装置１００１の耐圧保持のために終端領域１３０が設けられている。終端領域１３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００１のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域およびパッド領域１４０を合わせた領域を囲ったＦＬＲおよび濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤを設けて構成してよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数およびＶＬＤに用いられる濃度分布は、半導体装置１００１の耐圧設計によって適宜選択してよい。また、パッド領域１４０のほぼ全域に渡ってｐ型終端ウェル層を設けてもよく、パッド領域１４０にＩＧＢＴセルおよびダイオードセルを設けてもよい。
制御パッド１４１は、例えば、電流センスパッド１４１ａ、ケルビンエミッタパッド１４１ｂ、ゲートパッド１４１ｃ、温度センスダイオードパッド１４１ｄ、１４１ｅであってよい。電流センスパッド１４１ａは、半導体装置１００１のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド１４１ｂおよびゲートパッド１４１ｃは、半導体装置１００１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド１４１ｂはＩＧＢＴセルのｐ型ベース層およびｎ＋型ソース層に電気的に接続され、ゲートパッド１４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド１４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド１４１ｄ、１４１ｅは、半導体装置１００１に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００１の温度を測定する。
＜部分平面構成＞
図３４は、図３２に示した半導体装置１０００または図３３に示した半導体装置１００１におけるＩＧＢＴ領域１１０の破線で囲った領域１８２を拡大して示す部分平面図である。図３４に示すように、ＩＧＢＴ領域１１０には、アクティブトレンチゲート１１１とダミートレンチゲート１１２とがストライプ状に設けられている。半導体装置１０００では、アクティブトレンチゲート１１１およびダミートレンチゲート１１２は、ＩＧＢＴ領域１１０の長手方向に延伸しておりＩＧＢＴ領域１１０の長手方向がアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向となっている。一方、半導体装置１００１では、ＩＧＢＴ領域１１０に長手方向と短手方向の区別が特段にないが、紙面左右方向をアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート１１１およびダミートレンチゲート１１２の長手方向としてもよい。
アクティブトレンチゲート１１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１１ｂを介してゲートトレンチ電極１１１ａが設けられて構成されている。ダミートレンチゲート１１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１１２ｂを介してダミートレンチ電極１１２ａが設けられて構成されている。アクティブトレンチゲート１１１のゲートトレンチ電極１１１ａは、ゲートパッド１４１ｃ（図３２、図３３）に電気的に接続される。ダミートレンチゲート１１２のダミートレンチ電極１１２ａは、半導体装置１０００または半導体装置１００１の第１主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型ソース層１１３が、アクティブトレンチゲート１１１の幅方向の両側にゲートトレンチ絶縁膜１１１ｂに接して設けられる。ｎ＋型ソース層１１３は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１７／ｃｍ３～１．０×１０２０／ｃｍ３である。ｎ＋型ソース層１１３は、アクティブトレンチゲート１１１の延伸方向に沿って、ｐ＋型コンタクト層１１４と交互に設けられる。ｐ＋型コンタクト層１１４は、隣り合った２つのダミートレンチゲート１１２の間にも設けられる。ｐ＋型コンタクト層１１４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。
図３４に示すように半導体装置１０００または半導体装置１００１のＩＧＢＴ領域１１０では、アクティブトレンチゲート１１１が３本並んだ隣に、ダミートレンチゲート１１２が３本並び、ダミートレンチゲート１１２が３本並んだ隣に、アクティブトレンチゲート１１１が３本並んだ構成となっている。ＩＧＢＴ領域１１０は、このようにアクティブトレンチゲート１１１の組とダミートレンチゲート１１２の組が交互に並んだ構成をしている。図３４では、１つのアクティブトレンチゲート１１１の組に含まれるアクティブトレンチゲート１１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１１２の組に含まれるダミートレンチゲート１１２の数は１以上であってよく、ダミートレンチゲート１１２の数はゼロであってもよい。すなわち、ＩＧＢＴ領域１１０に設けられるトレンチの全てをアクティブトレンチゲート１１１としてもよい。
＜部分断面構成＞
図３５は図３４におけるＡ－Ａ線での矢示方向断面図である。図３５に示すように、半導体装置１０００または半導体装置１００１は、半導体基板からなるｎ－型ドリフト層９１を有している。ｎ－型ドリフト層９１は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１５／ｃｍ３である。半導体基板は、図３５においては、ＩＧＢＴ領域１１０においては、ｎ＋型ソース層１１３およびｐ＋型コンタクト層１１４からｐ型コレクタ層１１６までの範囲である。
図３５においてＩＧＢＴ領域１１０のｎ＋型ソース層１１３およびｐ＋型コンタクト層１１４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１１６の紙面下端を半導体基板の第２主面と呼ぶ。
半導体基板の第１主面は、半導体装置１０００または半導体装置１００１のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１０００または半導体装置１００１の裏面側の主面である。半導体装置１０００または半導体装置１００１は、セル領域であるＩＧＢＴ領域１１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層９１を有している。
図３５に示すように、ＩＧＢＴ領域１１０では、ｎ－型ドリフト層９１の第１主面側に、ｎ－型ドリフト層９１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層９２が設けられている。ｎ型キャリア蓄積層９２は、ｎ型不純物として例えばヒ素（Ａｓ）またはリン（Ｐ）等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１３／ｃｍ３～１．０×１０１７／ｃｍ３である。なお、半導体装置１０００および半導体装置１００１は、ｎ型キャリア蓄積層９２が設けられずに、ｎ型キャリア蓄積層９２の領域にもｎ－型ドリフト層９１が設けられた構成であってもよい。ｎ型キャリア蓄積層９２を設けることによって、ＩＧＢＴ領域１１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層９２とｎ－型ドリフト層９１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層９２は、ｎ－型ドリフト層９１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層９１である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層９２の第１主面側には、ｐ型ベース層１１５が設けられている。ｐ型ベース層１１５は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型ベース層１１５はアクティブトレンチゲート１１１のゲートトレンチ絶縁膜１１１ｂに接している。ｐ型ベース層１１５の第１主面側には、アクティブトレンチゲート１１１のゲートトレンチ絶縁膜１１１ｂに接してｎ＋型ソース層１１３が設けられ、残りの領域にｐ＋型コンタクト層１１４が設けられている。ｎ＋型ソース層１１３およびｐ＋型コンタクト層１１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１１４は、ｐ型ベース層１１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１１４とｐ型ベース層１１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１１４とｐ型ベース層１１５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体装置１０００または半導体装置１００１は、ｎ－型ドリフト層９１の第２主面側に、ｎ－型ドリフト層９１よりもｎ型不純物の濃度が高いｎ型バッファ層９３が設けられている。ｎ型バッファ層９３は、半導体装置１０００または半導体装置１００１がオフ状態のときにｐ型ベース層１１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層９３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層９３のｎ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１８／ｃｍ３である。
なお、半導体装置１０００または半導体装置１００１は、ｎ型バッファ層９３が設けられずに、ｎ型バッファ層９３の領域にもｎ－型ドリフト層９１が設けられた構成であってもよい。ｎ型バッファ層９３とｎ－型ドリフト層９１とを合わせてドリフト層と呼んでもよい。
半導体装置１０００または半導体装置１００１は、ｎ型バッファ層９３の第２主面側に、ｐ型コレクタ層１１６が設けられている。すなわち、ｎ－型ドリフト層９１と第２主面との間に、ｐ型コレクタ層１１６が設けられている。ｐ型コレクタ層１１６は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型コレクタ層１１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１１６は、ＩＧＢＴ領域１１０だけでなく、図示されない終端領域１３０にも設けられており、ｐ型コレクタ層１１６のうち終端領域１３０に設けられた部分はｐ型終端コレクタ層１１６ａを構成している。また、ｐ型コレクタ層１１６はＩＧＢＴ領域１１０からダイオード領域１２０に一部がはみ出して設けられてもよい。
図３５に示すように、ＩＧＢＴ領域１１０では、半導体基板の第１主面からｐ型ベース層１１５を貫通し、ｎ－型ドリフト層９１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１１ｂを介してゲートトレンチ電極１１１ａが設けられることでアクティブトレンチゲート１１１が構成されている。ゲートトレンチ電極１１１ａは、ゲートトレンチ絶縁膜１１１ｂを介してｎ－型ドリフト層９１に対向している。また、トレンチ内にダミートレンチ絶縁膜１１２ｂを介してダミートレンチ電極１１２ａが設けられることでダミートレンチゲート１１２が構成されている。ダミートレンチ電極１１２ａは、ダミートレンチ絶縁膜１１２ｂを介してｎ－型ドリフト層９１に対向している。アクティブトレンチゲート１１１のゲートトレンチ絶縁膜１１１ｂは、ｐ型ベース層１１５およびｎ＋型ソース層１１３に接している。ゲートトレンチ電極１１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１１のゲートトレンチ絶縁膜１１１ｂに接するｐ型ベース層１１５にチャネルが形成される。
図３５に示すように、アクティブトレンチゲート１１１のゲートトレンチ電極１１１ａの上には層間絶縁膜９４が設けられている。半導体基板の第１主面の層間絶縁膜９４が設けられていない領域の上、および層間絶縁膜９４の上にはバリアメタル９５が形成されている。バリアメタル９５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図３５に示すように、バリアメタル９５は、ｎ＋型ソース層１１３、ｐ＋型コンタクト層１１４およびダミートレンチ電極１１２ａにオーミック接触し、ｎ＋型ソース層１１３、ｐ＋型コンタクト層１１４およびダミートレンチ電極１１２ａと電気的に接続されている。バリアメタル９５の上には、エミッタ電極９６が設けられる。エミッタ電極９６は、例えば、アルミニウムシリコン合金（Ａｌ-Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜９４間等の微細な領域であって、エミッタ電極９６では良好な埋め込みが得られない領域がある場合には、エミッタ電極９６よりも埋め込み性が良好なタングステン（Ｗ）を微細な領域に配置して、タングステンの上にエミッタ電極９６を設けてもよい。なお、バリアメタル９５を設けずに、ｎ＋型ソース層１１３、ｐ＋型コンタクト層１１４およびダミートレンチ電極１１２ａの上にエミッタ電極９６を設けてもよい。また、ｎ＋型ソース層１１３などのｎ型の半導体層の上のみにバリアメタル９５を設けてもよい。バリアメタル９５とエミッタ電極８６とを合わせてエミッタ電極と呼んでよい。なお、図３５では、ダミートレンチゲート１１２のダミートレンチ電極１１２ａの上には層間絶縁膜９４が設けられない図を示したが、層間絶縁膜９４をダミートレンチゲート１１２のダミートレンチ電極１１２ａの上に形成してもよい。層間絶縁膜９４をダミートレンチゲート１１２のダミートレンチ電極１１２ａの上に形成した場合には、別の断面においてエミッタ電極９６とダミートレンチ電極１１２ａとを電気的に接続すればよい。
ｐ型コレクタ層１１６の第２主面側には、コレクタ電極９７が設けられる。コレクタ電極９７は、エミッタ電極９６と同様、アルミ合金またはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極９７はエミッタ電極９６と異なる構成であってもよい。コレクタ電極９７は、ｐ型コレクタ層１１６にオーミック接触し、ｐ型コレクタ層１１６と電気的に接続されている。
図３６は図３４におけるＢ－Ｂ線での矢示方向断面図である。図３６に示すＩＧＢＴ領域１１０の断面構成は、ｐ＋型コンタクト層１１４の配列方向に沿った断面構成であるので、ｐ型ベース層１１５の第１主面側には、全てｐ＋型コンタクト層１１４が設けられており、ｎ＋型ソース層１１３が見られない点で図３５とは異なる。つまり、図３４に示したように、ｎ＋型ソース層１１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１１５とｐ＋型コンタクト層１１４とを合わせて呼ぶ場合のｐ型ベース層のことである。
＜ダイオード領域の構造＞
＜部分平面構成＞
図３７は、図３２に示した半導体装置１０００または図３３に示した半導体装置１００１におけるダイオード領域１２０の破線で囲った領域１８３を拡大して示す部分平面図である。図３７に示すように、ダイオード領域１２０には、ダイオードトレンチゲート１２１が、半導体装置１０００または半導体装置１００１の第１主面に沿ってセル領域であるダイオード領域１２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート１２１は、ダイオード領域１２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜１２１ｂを介してダイオードトレンチ電極１２１ａが設けられることで構成される。ダイオードトレンチ電極１２１ａはダイオードトレンチ絶縁膜１２１ｂを介してｎ－型ドリフト層９１に対向している。隣接する２つのダイオードトレンチゲート１２１の間には、ｐ＋型コンタクト層１２４およびｐ型アノード層１２５が設けられている。
ｐ＋型コンタクト層１２４は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１５／ｃｍ３～１．０×１０２０／ｃｍ３である。ｐ型アノード層１２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１２／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ＋型コンタクト層１２４とｐ型アノード層１２５とはダイオードトレンチゲート１２１の長手方向に交互に設けられている。
＜部分断面構成＞
図３８は図３７におけるＣ－Ｃ線での矢示方向断面図である。図３８に示すように半導体装置１０００または半導体装置１００１は、ダイオード領域１２０においてもＩＧＢＴ領域１１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域１２０のｎ－型ドリフト層１とＩＧＢＴ領域１１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図３８において半導体基板は、ｐ＋型コンタクト層１２４からｎ＋型カソード層１２６までの範囲である。図３８においてｐ＋型コンタクト層１２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層１２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域１２０の第１主面とＩＧＢＴ領域１１０の第１主面は同一面であり、ダイオード領域１２０の第２主面とＩＧＢＴ領域１１０の第２主面は同一面である。
図３８に示すように、ダイオード領域１２０においてもＩＧＢＴ領域１１０と同様に、ｎ－型ドリフト層９１の第１主面側にｎ型キャリア蓄積層９２が設けられ、ｎ－型ドリフト層９１の第２主面側にｎ型バッファ層９３が設けられている。ダイオード領域１２０に設けられるｎ型キャリア蓄積層９２およびｎ型バッファ層９３は、ＩＧＢＴ領域１１０に設けられるｎ型キャリア蓄積層９２およびｎ型バッファ層９３と同一の構成である。なお、ＩＧＢＴ領域１１０およびダイオード領域１２０にｎ型キャリア蓄積層９２は必ずしも設ける必要はなく、ＩＧＢＴ領域１１０にｎ型キャリア蓄積層９２を設ける場合であっても、ダイオード領域１２０にはｎ型キャリア蓄積層９２を設けない構成としてもよい。また、ＩＧＢＴ領域１１０と同じく、ｎ－型ドリフト層９１、ｎ型キャリア蓄積層９２およびｎ型バッファ層９３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層９２の第１主面側には、ｐ型アノード層１２５が設けられている。ｐ型アノード層１２５は、ｎ－型ドリフト層９１と第１主面との間に設けられている。ｐ型アノード層１２５は、ＩＧＢＴ領域１１０のｐ型ベース層１１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層１２５とｐ型ベース層１１５とを同時に形成してもよい。また、ｐ型アノード層１２５のｐ型不純物の濃度を、ＩＧＢＴ領域１１０のｐ型ベース層１１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域１２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
ｐ型アノード層１２５の第１主面側には、ｐ＋型コンタクト層１２４が設けられている。ｐ＋型コンタクト層１２４のｐ型不純物の濃度は、ＩＧＢＴ領域１１０のｐ＋型コンタクト層１１４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ＋型コンタクト層１２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１２４は、ｐ型アノード層１２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１２４とｐ型アノード層１２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１２４とｐ型アノード層１２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域１２０には、ｎ型バッファ層９３の第２主面側に、ｎ＋型カソード層１２６が設けられている。ｎ＋型カソード層１２６は、ｎ－型ドリフト層９１と第２主面との間に設けられている。ｎ＋型カソード層１２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０×１０１６／ｃｍ３～１．０×１０２１／ｃｍ３である。図３８で示したように、ｎ＋型カソード層１２６は、ダイオード領域１２０の一部または全部に設けられる。ｎ＋型カソード層１２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層１２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層１２６を形成した領域の一部をｐ型半導体としてｐ型カソード層を設けてもよい。このように、ｎ＋型カソード層とｐ＋型カソード層とを半導体基板の第２主面に沿って交互に配置したダイオードは、ＲＦＣ（Relaxed Field of Cathode）ダイオードと呼称される。
図３８に示すように、半導体装置１０００または半導体装置１００１のダイオード領域１２０には、半導体基板の第１主面からｐ型アノード層１２５を貫通し、ｎ－型ドリフト層９１に達するトレンチが形成されている。ダイオード領域１２０のトレンチ内にダイオードトレンチ絶縁膜１２１ｂを介してダイオードトレンチ電極１２１ａが設けられることでダイオードトレンチゲート１２１が構成されている。ダイオードトレンチ電極１２１ａはダイオードトレンチ絶縁膜１２１ｂを介してｎ－型ドリフト層９１に対向している。
図３８に示すように、ダイオードトレンチ電極１２１ａ、およびｐ＋型コンタクト層１２４の上にはバリアメタル９５が設けられている。バリアメタル９５は、ダイオードトレンチ電極１２１ａおよびｐ＋型コンタクト層１２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層１２４に電気的に接続されている。バリアメタル９５は、ＩＧＢＴ領域１１０のバリアメタル９５と同一の構成であってよい。バリアメタル９５の上には、エミッタ電極９６が設けられる。ダイオード領域１２０に設けられるエミッタ電極９６は、ＩＧＢＴ領域１１０に設けられたエミッタ電極９６と連続して形成されている。なお、ＩＧＢＴ領域１１０の場合と同様に、バリアメタル９５を設けずに、ダイオードトレンチ電極１２１ａおよびｐ＋型コンタクト層１２４とエミッタ電極９６とをオーミック接触させてもよい。なお、図３８では、ダイオードトレンチゲート１２１のダイオードトレンチ電極１２１ａの上には層間絶縁膜９４が設けられない図を示したが、層間絶縁膜９４をダイオードトレンチゲート１２１のダイオードトレンチ電極１２１ａの上に形成してもよい。層間絶縁膜９４をダイオードトレンチゲート１２１のダイオードトレンチ電極１２１ａの上に形成した場合には、別の断面においてエミッタ電極９６とダイオードトレンチ電極１２１ａとを電気的に接続すればよい。
ｎ＋型カソード層１２６の第２主面側には、コレクタ電極９７が設けられる。エミッタ電極９６と同様、ダイオード領域１２０のコレクタ電極９７は、ＩＧＢＴ領域１１０に設けられたコレクタ電極９７と連続して形成されている。コレクタ電極９７は、ｎ＋型カソード層１２６にオーミック接触し、ｎ＋型カソード層１２６に電気的に接続されている。
図３９は図３７におけるＤ－Ｄ線での矢示方向断面図である。図３９に示すダイオード領域１２０の断面構成は、ｐ型アノード層１２５の配列方向に沿った断面構成であるので、ｐ型アノード層１２５とバリアメタル９５との間に、ｐ＋型コンタクト層１２４が設けられておらず、ｐ型アノード層１２５が半導体基板の第１主面を構成している点で図３８とは異なる。つまり、図３７で示したように、ｐ＋型コンタクト層１２４は、ｐ型アノード層１２５の第１主面側に選択的に設けられている。
図４０は図３２に示した半導体装置１０００または図３３に示した半導体装置１００１におけるＧ－Ｇ線での矢示方向断面図であり、ＩＧＢＴ領域１１０とダイオード領域１２０の境界部分の構成を示している。
図４０に示すように、ＩＧＢＴ領域１１０の第２主面側に設けられたｐ型コレクタ層１１６が、ＩＧＢＴ領域１１０とダイオード領域１２０との境界から距離Ｕ１だけダイオード領域１２０にはみ出して設けられている。このように、ｐ型コレクタ層１１６をダイオード領域１２０にはみ出して設けることにより、ダイオード領域１２０のｎ＋型カソード層１２６とアクティブトレンチゲート１１１との距離を大きくすることができ、還流ダイオード動作時にアクティブトレンチゲート１１１にゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１１０のアクティブトレンチゲート１１１に隣接して形成されるチャネルからｎ＋型カソード層１２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置１０００または半導体装置１００１の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
＜終端領域の構造＞
図４１は、図３２に示した半導体装置１０００または図３３に示した半導体装置１００１におけるＥ－Ｅ線での矢示方向断面図であり、ＩＧＢＴ領域１１０と終端領域１３０の境界部分の構成を示している。
図４１に示すように、半導体装置１０００または半導体装置１００１の終端領域１３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層９１を有している。終端領域１３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１１０およびダイオード領域１２０の第１主面および第２主面と同一面である。また、終端領域１３０のｎ－型ドリフト層９１は、それぞれＩＧＢＴ領域１１０およびダイオード領域１２０のｎ－型ドリフト層９１と同一構成であり連続して一体的に形成されている。
ｎ－型ドリフト層９１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層９１との間にｐ型終端ウェル層１３１が設けられている。ｐ型終端ウェル層１３１は、ｐ型不純物として例えばボロン（Ｂ）またはアルミ（Ａｌ）等を有する半導体層であり、ｐ型不純物の濃度は１．０×１０１４／ｃｍ３～１．０×１０１９／ｃｍ３である。ｐ型終端ウェル層１３１は、ＩＧＢＴ領域１１０およびダイオード領域１２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層１３１は複数のリング状に設けられており、ｐ型終端ウェル層１３１が設けられる数は、半導体装置１０００または半導体装置１００１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層１３１のさらに外縁側にはｎ＋型チャネルストッパ層１３２が設けられており、ｎ＋型チャネルストッパ層１３２はｐ型終端ウェル層１３１を取り囲んでいる。
ｎ－型ドリフト層９１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１１６ａが設けられている。ｐ型終端コレクタ層１１６ａは、セル領域に設けられるｐ型コレクタ層１１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１１６ａを含めてｐ型コレクタ層１１６と呼んでもよい。
半導体基板の第２主面上にはコレクタ電極９７が設けられている。コレクタ電極９７は、ＩＧＢＴ領域１１０およびダイオード領域１２０を含むセル領域から終端領域１３０まで連続して一体的に形成されている。一方、終端領域１３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極９６と、エミッタ電極９６とは分離された終端電極９６ａとが設けられる。
エミッタ電極９６と終端電極９６ａとは、半絶縁性膜１３３を介して電気的に接続されている。半絶縁性膜１３３は、例えば、ｓｉｎＳｉＮ（semi-insulating Silicon Nitride：半絶縁性シリコン窒化膜）であってよい。終端電極９６ａとｐ型終端ウェル層１３１およびｎ＋型チャネルストッパ層１３２とは、終端領域１３０の第１主面上に設けられた層間絶縁膜９４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域１３０には、エミッタ電極９６、終端電極９６ａおよび半絶縁性膜１３３を覆って終端保護膜１３４が設けられている。終端保護膜１３４は、例えば、ポリイミドで形成してよい。
図４２は図３２に示した半導体装置１０００または図３３に示した半導体装置１００１におけるＦ－Ｆ線での矢示方向断面図であり、ＩＧＢＴ領域１１０と終端領域１３０の境界部分の構成を示している。
図４２に示すように、ｐ型終端コレクタ層１１６ａは、ダイオード領域１２０側の端部が距離Ｕ２だけダイオード領域１２０にはみ出して設けられている。このように、ｐ型終端コレクタ層１１６ａをダイオード領域１２０にはみ出して設けることにより、ダイオード領域１２０のｎ＋型カソード層１２６とｐ型終端ウェル層１３１との距離を大きくすることができ、ｐ型終端ウェル層１３１がダイオードのアノードとして動作するのを抑制することができる。距離Ｕ２は、例えば１００μｍであってよい。
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ｎ－型ドリフト層、２ ｐ型チャネルドープ層、３ ｎ＋型ソース層、４ ｐ＋型コンタクト層、５ ｐ型アノード層、８ 埋め込みゲート電極、１０ ｎ型バッファ層、１１ ｐ型コレクタ層、１３ エミッタ電極、１４ コレクタ電極、１５ コンタクトホール、１６ ｐ型ウェル層、１０１ ＩＧＢＴ領域、１０２ ＦＷＤ領域、１０３ 外周領域、１０６ ＩＧＢＴチャネル領域、１０７ ＩＧＢＴ非チャネル領域。

Claims (11)

  1. トランジスタとダイオードとが共通の半導体基板に形成された半導体装置であって、
    前記半導体基板は、
    前記トランジスタが形成されたトランジスタ領域と、
    前記ダイオードが形成されたダイオード領域と、
    前記トランジスタ領域および前記ダイオード領域を含むセル領域を囲む外周領域と、を有し、
    前記トランジスタ領域は、
    複数のストライプ状のゲート電極によって、チャネルが形成される複数のチャネル領域と、前記チャネルが形成されない複数の非チャネル領域と、に区分され、
    前記複数のチャネル領域は、
    前記半導体基板の第２主面側に設けられた第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた第２導電型の第２半導体層と、
    前記第２半導体層よりも前記半導体基板の第１主面側に設けられた第１導電型の第３半導体層と、
    前記第３半導体層の上層部に選択的に設けられた第２導電型の第４半導体層と、
    前記第４半導体層と側面どうしが接するように選択的に設けられた第１導電型の第５半導体層と、
    前記第１半導体層に電気的に接続された第１電極と、
    前記第４半導体層および前記第５半導体層に電気的に接続された第２電極と、を有し、
    前記複数の非チャネル領域のうち少なくとも１つの非チャネル領域は、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第３半導体層と、
    前記第５半導体層と、
    前記第１電極と、
    前記第２電極と、を有し、
    前記少なくとも１つの非チャネル領域の前記第３半導体層および前記第５半導体層は、コンタクトホールを介して、前記第２電極と電気的に接続され、
    前記少なくとも１つの非チャネル領域の前記第５半導体層は、前記外周領域に設けられ前記セル領域との境界を規定する第１導電型の不純物層と接しないように前記第３半導体層の上層部に選択的に設けられた、第１非チャネル領域である、半導体装置。
  2. 前記複数の非チャネル領域は、第２非チャネル領域を含み、
    前記第２非チャネル領域は、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第３半導体層と、
    前記第５半導体層と、
    前記第１電極と、
    前記第２電極と、を有し、
    前記第３半導体層および前記第５半導体層は、前記コンタクトホールを介して、前記第２電極と電気的に接続され、
    前記第５半導体層は、前記外周領域の前記不純物層と接するように前記第３半導体層の上層部に選択的に設けられる、請求項１記載の半導体装置。
  3. 前記第１非チャネル領域の前記第５半導体層は、
    前記第３半導体層および前記第５半導体層の平面視での合計面積に対する平面視での面積の比率が、前記第３半導体層の平面視での面積の比率より小さい、請求項１または請求項２記載の半導体装置。
  4. 前記第１非チャネル領域の前記第５半導体層は、
    前記ゲート電極を介して隔てられた前記チャネル領域の前記第４半導体層に対して、平面視で対向する位置に配置される、請求項１記載の半導体装置。
  5. 前記複数の非チャネル領域は、第２非チャネル領域を含み、
    前記第２非チャネル領域は、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第３半導体層と、
    前記第５半導体層と、
    前記第１電極と、
    前記第２電極と、を有し、
    前記第５半導体層は、
    前記外周領域の前記不純物層と接するように前記第３半導体層の上層部の全面に設けられ、前記コンタクトホールを介して、前記第２電極と電気的に接続される、請求項１記載の半導体装置。
  6. 前記第１非チャネル領域は、
    前記ダイオード領域に隣接して配置される、請求項１または請求項２記載の半導体装置。
  7. 前記第１非チャネル領域の前記第５半導体層は、
    平面視形状が、前記複数のゲート電極の延在方向に延在する細長い矩形状を有して複数設けられ、その長手方向に一列となるように間隔を開けて配置され、
    前記間隔は、前記長手方向の長さより短くなるように設定される、請求項１記載の半導体装置。
  8. 前記第１非チャネル領域の前記第５半導体層は、
    平面視形状が、前記複数のゲート電極の延在方向に延在する連続した一本のライン状となるように設けられる、請求項１記載の半導体装置。
  9. 前記複数のチャネル領域および前記複数の非チャネル領域は、
    チャネル領域と非チャネル領域とが交互に配置される、請求項１記載の半導体装置。
  10. 前記複数のチャネル領域および前記複数の非チャネル領域は、
    前記トランジスタ領域内での前記複数のチャネル領域の配設比率が、前記複数の非チャネル領域の配設比率よりも小さくなるように配設される、請求項１記載の半導体装置。
  11. 前記複数のゲート電極のうち、２つの非チャネル領域によって挟まれたゲート電極は、前記第２電極の電位に接続される、請求項１０記載の半導体装置。
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