CN114284337A - 半导体装置 - Google Patents

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Abstract

提供进一步降低了FWD动作时的恢复损耗的半导体装置。晶体管和二极管形成于共通的半导体基板，半导体基板具有晶体管区域和将它们包围的外周区域，晶体管区域被多个条状的栅极电极划分为形成沟道的多个沟道区域和不形成沟道的多个非沟道区域，多个非沟道区域具有第1半导体层、第2半导体层、第3半导体层、第5半导体层、第1电极和第2电极，第3半导体层以及第5半导体层经由接触孔而与第2电极电连接，第5半导体层以不与第1导电型的杂质层接触的方式而选择性地设置，该第1导电型的杂质层设置于外周区域而对与单元区域之间的边界进行限定。

Description

半导体装置
技术领域
本发明涉及半导体装置，涉及降低了恢复损耗的半导体装置。
背景技术
通常，要求功率器件具有诸如耐压保持能力、为了在动作时使器件不至被破坏的安全动作区域保障等，但其中之一是低损耗化。就功率器件的低损耗化而言，具有器件的小型化、轻量化等效果，广义上来说具有由能耗降低带来的地球环境的保护的效果。并且，要求以尽可能低的成本实现取得这些效果的功率器件。
作为满足上述要求的手段，例如如非专利文献1所公开的那样，提出了将IGBT(Insulated Gate Bipolar Transistor)和续流二极管(FWD：Free Wheeling Diode)的特性通过1个构造来达成的反向导通IGBT(RC-IGBT：Reverse-Conducting IGBT)。
就该RC-IGBT而言，存在几个技术课题，其中一点是二极管动作时的恢复损耗大。在RC-IGBT中，在FWD动作时，由二极管部的阳极部分(p型阳极)以及p+型接触层与n-型漂移层形成的pn结成为正向偏置，空穴流入n-型漂移层，引起电导率调制，由此能够降低正向的电压降，但反之，在阳极区域的p型杂质浓度高的情况下，如果存在大量的过剩载流子，则存在器件内部的载流子难以被排出，恢复损耗增大的问题。
在专利文献1中公开了几个解决了这些问题的结构。在专利文献1中，IGBT区域具有沟槽栅极，被区分为形成沟道的沟道区域和不形成沟道的非沟道区域，非沟道区域由p型基极区域和IGBT部的p+型接触层交替地形成。
这样，通过降低非沟道区域的p型杂质的平均浓度，从而降低FWD动作时的恢复损耗。
专利文献1：日本特开2017-157673号公报
非专利文献1：Proceedings of International symposium on PowerSemiconductor devices 2004pp.133-136
在专利文献1所公开的技术中，未针对来自外周区域的空穴流入采取对策，恢复损耗的改善不充分。
发明内容
本发明就是为了解决上述这样的问题而提出的，其目的在于提供进一步降低了FWD动作时的恢复损耗的半导体装置。
本发明涉及的半导体装置是晶体管和二极管形成于共通的半导体基板的半导体装置，其中，所述半导体基板具有：晶体管区域，其形成有所述晶体管；二极管区域，其形成有所述二极管；以及外周区域，其将包含所述晶体管区域以及所述二极管区域的单元区域包围，所述晶体管区域被多个条状的栅极电极划分为形成沟道的多个沟道区域和不形成所述沟道的多个非沟道区域，所述多个沟道区域具有：第1导电型的第1半导体层，其设置于所述半导体基板的第2主面侧；第2导电型的第2半导体层，其设置于所述第1半导体层之上；第1导电型的第3半导体层，其设置为比所述第2半导体层更靠所述半导体基板的第1主面侧；第2导电型的第4半导体层，其在所述第3半导体层的上层部选择性地设置；第1导电型的第5半导体层，其以侧面与所述第4半导体层的侧面彼此接触的方式选择性地设置；第1电极，其与所述第1半导体层电连接；以及第2电极，其与所述第4半导体层以及所述第5半导体层电连接，所述多个非沟道区域中的至少1个非沟道区域具有：所述第1半导体层；所述第2半导体层；所述第3半导体层；所述第5半导体层；所述第1电极；以及所述第2电极，所述至少1个非沟道区域的所述第3半导体层以及所述第5半导体层经由接触孔而与所述第2电极电连接，所述至少1个非沟道区域的所述第5半导体层是以不与第1导电型的杂质层接触的方式选择性地设置于所述第3半导体层的上层部的第1非沟道区域，该第1导电型的杂质层设置于所述外周区域并对与所述单元区域之间的边界进行限定。
发明的效果
根据本发明涉及的半导体装置，至少1个非沟道区域的第3半导体层以及第5半导体层经由接触孔而与第2电极电连接，至少1个非沟道区域的第5半导体层以不与第1导电型的杂质层接触的方式选择性地设置于第3半导体层的上层部，其中，该第1导电型的杂质层设置于外周区域并对与单元区域之间的边界进行限定，因而能够进一步降低恢复损耗，。
附图说明
图1是表示实施方式1涉及的RC-IGBT的芯片整体的俯视图。
图2是实施方式1涉及的RC-IGBT的局部俯视图。
图3是实施方式1涉及的RC-IGBT的局部剖视图。
图4是实施方式1涉及的RC-IGBT的局部剖视图。
图5是实施方式1涉及的RC-IGBT的局部剖视图。
图6是实施方式2涉及的RC-IGBT的局部俯视图。
图7是实施方式2涉及的RC-IGBT的局部剖视图。
图8是实施方式2涉及的RC-IGBT的局部剖视图。
图9是实施方式2涉及的RC-IGBT的局部剖视图。
图10是实施方式3涉及的RC-IGBT的局部俯视图。
图11是实施方式3涉及的RC-IGBT的局部剖视图。
图12是实施方式3涉及的RC-IGBT的局部剖视图。
图13是实施方式3涉及的RC-IGBT的局部剖视图。
图14是实施方式4涉及的RC-IGBT的局部俯视图。
图15是实施方式4涉及的RC-IGBT的局部剖视图。
图16是实施方式4涉及的RC-IGBT的局部剖视图。
图17是实施方式5涉及的RC-IGBT的局部俯视图。
图18是实施方式5涉及的RC-IGBT的局部剖视图。
图19是实施方式5涉及的RC-IGBT的局部剖视图。
图20是实施方式6涉及的RC-IGBT的局部俯视图。
图21是实施方式6涉及的RC-IGBT的局部剖视图。
图22是实施方式6涉及的RC-IGBT的局部剖视图。
图23是实施方式6涉及的RC-IGBT的局部剖视图。
图24是实施方式6涉及的RC-IGBT的局部剖视图。
图25是实施方式7涉及的RC-IGBT的局部俯视图。
图26是实施方式7涉及的RC-IGBT的局部剖视图。
图27是实施方式7涉及的RC-IGBT的局部剖视图。
图28是实施方式7涉及的RC-IGBT的局部剖视图。
图29是实施方式8涉及的RC-IGBT的局部俯视图。
图30是实施方式8涉及的RC-IGBT的局部剖视图。
图31是实施方式8涉及的RC-IGBT的局部剖视图。
图32是表示RC-IGBT的其它结构的俯视图。
图33是表示RC-IGBT的其它结构的俯视图。
图34是表示RC-IGBT的其它结构的局部俯视图。
图35是表示RC-IGBT的其它结构的局部剖视图。
图36是表示RC-IGBT的其它结构的局部剖视图。
图37是表示RC-IGBT的其它结构的局部俯视图。
图38是表示RC-IGBT的其它结构的局部剖视图。
图39是表示RC-IGBT的其它结构的局部剖视图。
图40是表示RC-IGBT的其它结构的局部剖视图。
图41是表示RC-IGBT的其它结构的局部剖视图。
图42是表示RC-IGBT的其它结构的局部剖视图。
具体实施方式
＜前言＞
在以下的说明中，n型以及p型表示半导体的导电型，在本发明中，将第1导电型设为p型、将第2导电型设为n型而进行说明，但也可以将第1导电型设为n型、将第2导电型设为p型。另外，n-型表示杂质浓度比n型低，n+型表示杂质浓度比n型高。同样地，p-型表示杂质浓度比p型低，p+型表示杂质浓度比p型高。
另外，附图是示意性地示出的，因此在不同的附图分别示出的图像的尺寸以及位置的相互关系不一定是准确地记载的，可能会适当变更。另外，在以下的说明中，对相同的结构要素标注相同的标号而进行图示，它们的名称以及功能也是相同的。因此，有时会省略关于它们的详细说明。
另外，在以下的说明中，有时会使用“上”、“下”、“侧”、“正”以及“背”等表示特定的位置以及方向的术语，但这些术语只是为了容易理解实施方式的内容，出于方便起见所使用的，与实际实施时的方向无关。
＜实施方式1＞
＜装置结构＞
图1是表示实施方式1涉及的RC-IGBT 100的芯片整体的俯视图，图2是表示被图1中的虚线包围的区域X的俯视图。图1所示的RC-IGBT 100是IGBT区域101(晶体管区域)和FWD区域102(二极管区域)以条状并排设置的，称为“条型”。
如图1所示，以将IGBT区域101以及FWD区域102包围的方式设置有外周区域103，在其中一个IGBT区域101局部地设置有栅极焊盘区域104。此外，在后面说明的实施方式2～8的RC-IGBT 200～800中，表示芯片整体的俯视图也是相同的。
如图2所示，IGBT区域101被具有沟槽构造的多个条状的填埋栅极电极8划分为形成沟道的IGBT沟道区域106和不形成沟道的IGBT非沟道区域107(第1非沟道区域)。将IGBT沟道区域106和IGBT非沟道区域107合称为单位单元(unit cell)区域105。另外，将IGBT区域101和FWD区域102合称为单元区域。
IGBT沟道区域106以及IGBT非沟道区域107将填埋栅极电极8夹在中间，在填埋栅极电极8的排列方向即X方向(水平方向)上交替地形成。在IGBT沟道区域106以及IGBT非沟道区域107都设置有接触孔15。
在IGBT沟道区域106中，在填埋栅极电极8的延伸方向即Y方向(垂直方向)上，n+型发射极层3(第4半导体层)和p+型接触层4(第5半导体层)交替地形成。
另外，在IGBT非沟道区域107，在Y方向上，p型沟道掺杂层2(第3半导体层)和p+型接触层4交替地形成。将其称为实施方式1的第1特征。
并且，在IGBT非沟道区域107，在与外周区域103的p型阱层16(杂质层)之间的边界处形成有p型沟道掺杂层2，p型沟道掺杂层2与p型阱层16连接。将其称为实施方式1的第2特征。
另外，IGBT非沟道区域107的p+型接触层4以与p型沟道掺杂层2相比面积比率低的方式而设置。这里，面积比率是指p型沟道掺杂层2和p+型接触层4占俯视观察时的合计面积的面积比率。将其称为实施方式1的第3特征。但是，p+型接触层4不能为零，优选将p+型接触层4的面积比率设为至少20％左右。
另一方面，在IGBT沟道区域106，在与外周区域103的p型阱层16之间的边界处形成有p+型接触层4，p+型接触层4与p型阱层16连接。另外，IGBT沟道区域106的n+型发射极层3以与p+型接触层4相比面积比率低的方式而设置。
另外，如图2所示，在FWD区域102中，p型阳极层5被多个填埋栅极电极8划分为多个阳极区域108，在各阳极区域108设置有沿Y方向延伸的条状的p+型接触层6。此外，p+型接触层6以不与外周区域103的p型阱层16接触的方式而设置。另外，以横跨多个阳极区域108的方式而设置有接触孔15。
图3示出图2所示的A-A线处的矢向剖视图，图4示出B-B线处的矢向剖视图，图5示出C-C线处的矢向剖视图。
如图3～图5所示，RC-IGBT 100具有由硅(Si)基板等半导体基板构成的n-型漂移层1(第2半导体层)。n-型漂移层1具有例如砷(As)或者磷(P)等作为n型杂质，n型杂质的浓度为1.0×1012/cm3～1.0×1015/cm3。
半导体基板在IGBT区域101中是从n+型发射极层3以及p+型接触层4至p型集电极层11(第1半导体层)为止的范围，在FWD区域102中是从p+型接触层6至n+型阴极层12为止的范围。
在图3～图5中，将IGBT区域101的n+型发射极层3以及p+型接触层4的纸面上端称为半导体基板的第1主面，将p型集电极层11的纸面下端称为半导体基板的第2主面。另外，在图3～图5中，将FWD区域102的p+型接触层6的纸面上端称为半导体基板的第1主面，将n+型阴极层12的纸面下端称为半导体基板的第2主面。FWD区域102的第1主面与IGBT区域101的第1主面共面，FWD区域102的第2主面与IGBT区域101的第2主面共面。
如图3～图5所示，在IGBT区域101，在n-型漂移层1的第1主面侧设置有p型沟道掺杂层2，在FWD区域102，在n-型漂移层1的第1主面侧设置有p型阳极层5。p型沟道掺杂层2是具有例如硼(B)或者铝(Al)等作为p型杂质的半导体层，p型杂质的浓度为1.0×1012/cm3～1.0×1019/cm3。
在p型沟道掺杂层2的第1主面侧，在图3中与填埋栅极电极8的栅极绝缘膜7接触地设置有n+型发射极层3，在图4中设置有p+型接触层4。n+型发射极层3以及p+型接触层4构成半导体基板的第1主面。
n+型发射极层3是具有例如砷(As)或者磷(P)等作为n型杂质的半导体层，n型杂质的浓度为1.0×1017/cm3～1.0×1020/cm3。
p+型接触层4是具有例如硼(B)或者铝(Al)等作为p型杂质的半导体层，p型杂质的浓度为1.0×1015/cm3～1.0×1020/cm3。
另外，如图3～图5所示，RC-IGBT 100在n-型漂移层1的第2主面侧设置有与n-型漂移层1相比n型杂质的浓度高的n型缓冲层10。n型缓冲层10是为了在RC-IGBT 100为断开状态时抑制从p型沟道掺杂层2向第2主面侧延伸的耗尽层穿通而设置的。n型缓冲层10例如可以通过注入磷(P)或者质子(H+)而形成，也可以通过注入磷(P)以及质子(H+)这两者而形成。n型缓冲层10的n型杂质的浓度为1.0×1012/cm3～1.0×1018/cm3。
另外，如图3～图5所示，在IGBT区域101以及FWD区域102的第1主面之上设置有集电极电极14(第1电极)。集电极电极14在FWD区域102中作为阴极电极而起作用。在集电极电极14之上，在IGBT区域101中设置有p型集电极层11，在FWD区域102中设置有n+型阴极层12。
p型集电极层11是具有例如硼(B)或者铝(Al)等作为p型杂质的半导体层，p型杂质的浓度为1.0×1016/cm3～1.0×1020/cm3。
n+型阴极层12是具有例如砷(As)或者磷(P)等作为n型杂质的半导体层，n型杂质的浓度为1.0×1016/cm3～1.0×1021/cm3。
另外，如图5所示，在外周区域103中，在n-型漂移层1的第1主面侧设置有p型阱层16。p型阱层16以将IGBT区域101和FWD区域102包围的方式而设置，具有例如砷(As)或者磷(P)等作为n型杂质，与IGBT区域101的p型沟道掺杂层2的侧面接触。p型阱层16的纸面上端成为半导体基板的第1主面，在p型阱层16之上设置有盖绝缘膜9。
虽然省略了图示，但能够在p型阱层16的更外周设置由p型的阱层(末端阱层)将单元区域包围起来的FLR(Field Limmiting Ring)或者由设置了浓度梯度的p型的阱层将单元区域包围起来的VLD(Variation of Lateral Doping)，FLR所使用的环状的p型的阱层的数量以及VLD所使用的p型的阱层的浓度分布能够根据RC-IGBT 100的耐压设计而适当选择。
另外，如图3及图4所示，在IGBT区域101形成有从半导体基板的第1主面贯穿p型沟道掺杂层2而到达n-型漂移层1的沟槽，在沟槽内隔着栅极绝缘膜7而设置有填埋栅极电极8。设为栅极绝缘膜7以及填埋栅极电极8之上被盖绝缘膜9覆盖，填埋栅极电极8不与发射极电极13(第2电极)连接的结构。此外，IGBT区域101内的填埋栅极电极8经由在IGBT区域101内部形成的未图示的栅极配线而与栅极焊盘区域104电连接，作为有源沟槽栅极而起作用。
另外，如图3及图4所示，在FWD区域102也形成有从半导体基板的第1主面贯穿p型沟道掺杂层2而到达n-型漂移层1的沟槽，在沟槽内隔着栅极绝缘膜7而设置有填埋栅极电极8。FWD区域102内的栅极绝缘膜7以及填埋栅极电极8与发射极电极13连接，填埋栅极电极8作为哑沟槽栅极而起作用。
另外，如图3～图5所示，在半导体基板的第1主面的未设置盖绝缘膜9的区域之上、以及盖绝缘膜9之上形成有阻挡金属18。阻挡金属18例如可以是包含钛(Ti)的导电体，例如可以是氮化钛，也可以是将钛与Si合金化的TiSi。如图3所示，阻挡金属18与n+型发射极层3、p+型接触层6以及FWD区域102内的填埋栅极电极8欧姆接触，与n+型发射极层3、p+型接触层6以及FWD区域102内的填埋栅极电极8电连接。在阻挡金属18之上设置发射极电极13。发射极电极13例如可以由铝硅合金(Al-Si类合金)等铝合金形成，也可以是在由铝合金形成的电极之上、由通过化学镀或者电解镀形成了镀膜的多层金属膜构成的电极。通过化学镀或者电解镀而形成的镀膜例如可以是镍(Ni)镀膜。
图1所示的栅极焊盘区域104与在IGBT区域101内部形成的栅极配线连接，在栅极焊盘区域104的正下方形成有氧化膜，栅极焊盘区域104与发射极电极13电分离。此外，氧化膜的正下方可以是n-型漂移层1，也可以设置p型的末端阱层。
关于以上所说明的实施方式1的RC-IGBT 100的制造方法，能够使用通常的IGBT的制造技术，通过改变光刻处理时的掩模图案，从而改变IGBT沟道区域106以及IGBT非沟道区域107的杂质层的配置图案，由此进行制造，因此省略详细说明。
＜动作＞
对RC-IGBT 100的单元区域的动作进行说明。就RC-IGBT 100而言，由p型阳极层5、p+型接触层6、n-型漂移层1以及n+型阴极层12形成二极管构造。在FWD动作时的接通状态下，成为在成对的IGBT为断开状态下，相对于集电极电极14而向发射极电极13施加了正的电压的状态，空穴从由p型阳极层5和p+型接触层6构成的阳极区域流入，电子从由n+型阴极层12构成的阴极区域流入，由此引起电导率调制，二极管成为导通状态。
接下来，如果成对的IGBT变为接通状态，则成为相对于集电极电极14而向发射极电极13施加了负的电压的状态，n-型漂移层1的空穴从p型阳极层5和p+型接触层6逸出至发射极电极13，电子从n+型阴极层12逸出至集电极电极。但是，在阳极区域附近的过剩载流子消失、由p型阳极层5、p+型接触层6和n-型漂移层1形成的pn结成为反向偏置之前，电流持续流动。
并且，如果阳极区域附近的过剩载流子逸出、由p型阳极层5、p+型接触层6和n-型漂移层1形成的pn结成为反向偏置，则反向恢复电流开始减小，如果n-型漂移层1内的过剩载流子被排出，则恢复的过程完成，成为切断状态。
在RC-IGBT 100，与FWD区域102相邻地形成有IGBT区域101，在IGBT区域101，由p型沟道掺杂层2、p+型接触层4、n-型漂移层1以及n+型阴极层12形成有寄生二极管构造。因此，在前述的动作中，还从IGBT区域流过电流，成为损耗增大的一个原因。
但是，在RC-IGBT 100，设置由p型沟道掺杂层2和p+型接触层4交替地形成的IGBT非沟道区域107，成为降低IGBT非沟道区域107的阳极构造部分的p型杂质的平均浓度的结构(第1特征)。因此，从IGBT非沟道区域107流入n-型漂移层1的空穴减少，由此，能够降低由寄生二极管产生的恢复损耗。
另外，在IGBT非沟道区域107，通过将接触孔15与p型沟道掺杂层2和p+型接触层4这两者连接，从而电流不会集中于杂质浓度为高浓度的p+型接触层4，从寄生二极管的阳极区域注入的空穴的量减少，能够降低恢复损耗。
另外，在RC-IGBT 100，IGBT区域101的p型沟道掺杂层2和p+型接触层4经由阻挡金属18而与发射极电极13电连接。就阻挡金属而言，在Si半导体中作为一个例子而使用Ti等，阻挡金属的形成采用在通过溅射法等将Ti膜形成于Si基板之上后，通过在氮(N2)气氛中的照明退火等使Si表面成为硅化物，并且形成TiN的方法。在本实施方式1中，作为IGBT区域101中的接触不成为肖特基接触这样的阻挡金属，例如选择TiSi。由此，成为能够保持防止高温下的泄漏电流、特别是IGBT动作时的泄漏电流增大的效果，并且降低二极管动作时的恢复损耗的构造。
另外，在IGBT非沟道区域107，使杂质浓度高的p+型接触层4的面积与p型沟道掺杂层2的面积相比较小(第3特征)。由此，能够降低IGBT非沟道区域107的阳极构造部分的p型杂质的平均浓度，能够降低IGBT区域101的寄生二极管的恢复损耗。
接下来，对RC-IGBT 100的外周区域103的动作进行说明。在外周区域103形成有浓度较高的p型阱层16，由p型阱层16、n-型漂移层1以及n+型阴极层12形成有寄生二极管构造。因此，与IGBT区域101同样地，有可能产生所不希望的二极管损耗。
但是，在RC-IGBT 100，在IGBT非沟道区域107中成为在p型阱层16的附近不形成杂质浓度高的p+型接触层4，较低浓度的p型沟道掺杂层2与p型阱层16连接的结构(第2特征)。因此，抑制空穴经由p型阱层16而从寄生二极管注入，能够降低寄生二极管的恢复损耗。
另外，在RC-IGBT 100，IGBT沟道区域106以及IGBT非沟道区域107交替地配置，配置比率相同，具有良好的电流平衡。
这样，在实施方式1的RC-IGBT 100中，能够通过第1特征而降低在IGBT区域101形成的寄生二极管的恢复损耗。另外，能够通过第2特征而降低在外周区域103形成的寄生二极管的影响，进一步降低恢复损耗。通过将这些第1～第3特征进行组合，从而能够降低装置整体的二极管动作时的恢复损耗。另外，能够通过第3特征而更有效地减少IGBT区域101的寄生二极管的动作。
＜实施方式2＞
接下来，使用图6～图9，对实施方式2涉及的RC-IGBT 200进行说明。此外，表示RC-IGBT 200的芯片整体的俯视图与图1相同，图6是表示被图1中的虚线包围的区域X的俯视图。另外，图7示出图6所示的A-A线处的矢向剖视图，图8示出B-B线处的矢向剖视图，图9示出C-C线处的矢向剖视图。此外，在图6～图9中，对与使用图2～图5而说明过的RC-IGBT 100相同的结构标注相同的标号，省略重复说明。
如图6所示，IGBT区域101被多个填埋栅极电极8划分为IGBT沟道区域106和IGBT非沟道区域107，在多个IGBT非沟道区域107中的除了FWD区域102的附近的IGBT非沟道区域107(第1非沟道区域)以外的IGBT非沟道区域107(第2非沟道区域)，在与外周区域103的p型阱层16之间的边界处形成有p+型接触层4，p+型接触层4与p型阱层16连接。
即，与FWD区域102相邻的IGBT沟道区域106的邻近处的IGBT非沟道区域107(FWD区域102的附近的IGBT非沟道区域107)与实施方式1的RC-IGBT 100相同地，在与外周区域103的p型阱层16之间的边界处形成有p型沟道掺杂层2，p型沟道掺杂层2与p型阱层16连接。但是，在FWD区域102的附近的IGBT非沟道区域107以外的IGBT非沟道区域107(远离FWD区域102的位置的IGBT非沟道区域107)，在与外周区域103的p型阱层16之间的边界处形成有p+型接触层4，p+型接触层4与p型阱层16连接。
另外，FWD区域102的附近的IGBT非沟道区域107的Si面露出的区域(台面区域)的配置有p+型接触层4的面积小于远离FWD区域102的位置的IGBT非沟道区域107的台面区域的配置有p+型接触层4的面积。
另外，在实施方式2的RC-IGBT 200，FWD区域102的附近的IGBT非沟道区域107以杂质浓度高的p+型接触层4与p型沟道掺杂层2相比面积比率低的方式而设置。
就位于n+型阴极层12的附近的IGBT区域101而言，由寄生二极管的动作造成的影响大，但通过设置IGBT非沟道区域107而该部分的有效阳极浓度下降，能够降低FWD动作时的恢复损耗。
另外，在远离FWD区域102的位置的IGBT非沟道区域107(第2非沟道区域)，p+型接触层4与外周区域103的p型阱层16连接。因此，能够使在IGBT动作时从外周区域103流入的空穴经由低电阻层而流向发射极电极13，能够使反向偏置安全动作区域(RBSOA)的减小成为最小限度，降低FWD动作时的恢复损耗。
另外，如果构成为p+型接触层4不仅与外周区域103的p型阱层16的侧面接触，还侵入至p型阱层16内，则能够进一步抑制RBSOA的减小。即，在远离FWD区域102的位置处，能够无视寄生二极管的动作，即使在采用了上述这样的结构的情况下，也能够期待IGBT的特性的改善。
＜实施方式3＞
接下来，使用图10～图13，对实施方式3涉及的RC-IGBT 300进行说明。此外，表示RC-IGBT 300的芯片整体的俯视图与图1相同，图10是表示被图1中的虚线包围的区域X的俯视图。另外，图11示出图10所示的A-A线处的矢向剖视图，图12示出B-B线处的矢向剖视图，图13示出C-C线处的矢向剖视图。此外，在图10～图13中，对与使用图2～图5而说明过的RC-IGBT 100相同的结构标注相同的标号，省略重复说明。
如图10所示，IGBT区域101被多个填埋栅极电极8划分为IGBT沟道区域106和IGBT非沟道区域107，在多个IGBT非沟道区域107形成的p+型接触层4配置于在俯视观察时与被填埋栅极电极8隔开的IGBT沟道区域106的n+型发射极层3相对的位置。
此外，在IGBT非沟道区域107中，关于如下结构是与实施方式1的RC-IGBT 100相同的，即，p型沟道掺杂层2和p+型接触层4交替地形成，在与外周区域103的p型阱层16之间的边界处形成有p型沟道掺杂层2，p型沟道掺杂层2与p型阱层16连接。
接下来，对RC-IGBT 300的动作进行说明。在接通状态下，通过电导率调制而在n-型漂移层1内积蓄的过剩载流子被排出，由此，完成IGBT动作时的截止动作，但此时，空穴从p型沟道掺杂层2经由p+型接触层4而流向发射极电极13是正常动作。但是，如果n+型发射极层3正下方的p型沟道掺杂层2的薄层电阻高，则在产生了空穴电流集中等问题的情况下，向p型沟道掺杂层2与n+型发射极层3的pn结施加正向偏置，有时空穴不从p型沟道掺杂层2向p+型接触层4流动，而从p型沟道掺杂层2向n+型发射极层3流动，截止失败。
作为其对策，有效的是：为了使p型沟道掺杂层2与n+型发射极层3的pn结不正向偏置而产生闩锁，在n+型发射极层3的周边配置高浓度的p型杂质层即p+型接触层4而降低电阻，与发射极电位连接，由此抑制电位上升。
在本实施方式3中，在俯视观察时，在IGBT沟道区域106的n+型发射极层3的旁边配置p+型接触层4，并且，在IGBT非沟道区域107，将p+型接触层4配置于在俯视观察时与被填埋栅极电极8隔开的IGBT沟道区域106的n+型发射极层3相对的位置处。因此，n+型发射极层3成为在俯视观察时被p+型接触层4包围的结构，向发射极电位的连接得到强化，能够降低IGBT动作时的闩锁的可能性。
此外，在IGBT非沟道区域107中，p型沟道掺杂层2和p+型接触层4交替地形成，使杂质浓度高的p+型接触层4的面积大于p型沟道掺杂层2的面积，但使其减小为能够降低FWD动作时的恢复损耗的程度。
＜实施方式4＞
接下来，使用图14～图16，对实施方式4涉及的RC-IGBT 400进行说明。此外，表示RC-IGBT 400的芯片整体的俯视图与图1相同，图14是表示被图1中的虚线包围的区域X的俯视图。另外，图15示出图14所示的A-A线处的矢向剖视图，图16示出B-B线处的矢向剖视图。此外，在图14～图16中，对与使用图2～图5而说明过的RC-IGBT100相同的结构标注相同的标号，省略重复说明。
如图14所示，IGBT区域101被多个填埋栅极电极8划分为IGBT沟道区域106和IGBT非沟道区域107，在多个IGBT非沟道区域107中的除了FWD区域102的附近的IGBT非沟道区域107(第1非沟道区域)以外的IGBT非沟道区域107(第2非沟道区域)，在Si面的整个面形成有p+型接触层4。
即，在图14中，与FWD区域102相邻的IGBT沟道区域106的邻近处的IGBT非沟道区域107(FWD区域102的附近的IGBT非沟道区域107)与实施方式1的RC-IGBT 100相同地，在与外周区域103的p型阱层16之间的边界处形成有p型沟道掺杂层2，p型沟道掺杂层2与p型阱层16连接。但是，在FWD区域102的附近的IGBT非沟道区域107以外的IGBT非沟道区域107(远离FWD区域102的位置的IGBT非沟道区域107)，在Si面的整个面形成有p+型接触层4，p+型接触层4与p型阱层16连接。
另外，在FWD区域102的附近的IGBT非沟道区域107，与实施方式3的RC-IGBT 300同样地，将p+型接触层4配置于在俯视观察时与被填埋栅极电极8隔开的IGBT沟道区域106的n+型发射极层3相对的位置处。
在RC-IGBT 400，在形成于FWD区域102的附近即背面的n+型阴极层12的附近而容易作为寄生二极管进行动作的IGBT非沟道区域107的区域，使p型沟道掺杂层2和p+型接触层4交替地形成，使有效p型杂质浓度下降，由此能够降低FWD动作时的恢复损耗。
另一方面，在位于远离FWD区域102的位置即远离背面的n+型阴极层12而不易作为寄生二极管进行动作的位置的IGBT非沟道区域107，通过在整个面形成p+型接触层4，从而能够抑制在IGBT动作时向p型沟道掺杂层2与n+型发射极层3之间的pn结施加正向偏置，抑制RBSOA等的破坏耐量下降。
＜变形例＞
在以上所说明的RC-IGBT 400中，设为在FWD区域102的附近的IGBT非沟道区域107，p型沟道掺杂层2和p+型接触层4交替地形成的结构，但不限定于仅为该列，就其它列的IGBT非沟道区域107而言，也能够应用p型沟道掺杂层2和p+型接触层4交替地形成的结构。
n+型阴极层12的附近的IGBT区域101的p型杂质区域作为寄生pin二极管的阳极区域而进行动作，成为电流路径，但越远离n+型阴极层12，作为阳极区域而进行动作的影响越小。这是因为具有与寄生pin二极管的有效n-型漂移层1的厚度变厚相同的效果。在以与基板厚度相同或者基板厚度的1.5倍左右的量而远离n+型阴极层12的区域，降低了由寄生二极管造成的影响。
因此，在从n+型阴极层12的端部即FWD区域102端部远离与基板厚度相同或者基板厚度的1.5倍左右的量的区域处设置交替地形成有p型沟道掺杂层2和p+型接触层4的IGBT非沟道区域107，从而得到进一步降低寄生二极管的恢复损耗的效果。
另外，FWD区域102的附近的IGBT非沟道区域107的p型沟道掺杂层2和p+型接触层4的面积比率能够根据情况而变更。就靠近寄生二极管的影响大的FWD区域102的部分而言，优先进行恢复损耗降低，降低p+型接触层4的面积比率，随着从FWD区域102的距离增加而提高p+型接触层4的比率，由此能够将IGBT动作时的RBSOA耐量的提高作为重点。
＜实施方式5＞
接下来，使用图17～图19，对实施方式5涉及的RC-IGBT 500进行说明。此外，表示RC-IGBT 500的芯片整体的俯视图与图1相同，图17是表示被图1中的虚线包围的区域X的俯视图。另外，图18示出图17所示的A-A线处的矢向剖视图，图19示出B-B线处的矢向剖视图。此外，在图17～图19中，对与使用图2～图5而说明过的RC-IGBT100相同的结构标注相同的标号，省略重复说明。
如图17所示，IGBT区域101被多个填埋栅极电极8划分为IGBT沟道区域106和IGBT非沟道区域107，将IGBT非沟道区域107与FWD区域102相邻地配置，在其邻近处配置IGBT沟道区域106，然后，将IGBT非沟道区域107和IGBT沟道区域106交替地配置。另外，在IGBT非沟道区域107，交替地形成有p型沟道掺杂层2和p+型接触层4。
在RC-IGBT 500中，通过在IGBT区域101中最容易作为寄生二极管进行动作的区域即与FWD区域102相邻的区域形成降低了有效p型杂质浓度的IGBT非沟道区域107，从而能够降低FWD动作时的恢复损耗。
＜实施方式6＞
接下来，使用图20～图24，对实施方式6涉及的RC-IGBT 600进行说明。此外，表示RC-IGBT 600的芯片整体的俯视图与图1相同，图20是表示被图1中的虚线包围的区域X的俯视图。另外，图21示出图20所示的A-A线处的矢向剖视图，图22示出B-B线处的矢向剖视图，图23示出C-C线处的矢向剖视图，图24示出D-D线处的矢向剖视图。此外，在图20～图24中，对与使用图2～图5而说明过的RC-IGBT 100相同的结构标注相同的标号，省略重复说明。
如图20所示，IGBT区域101被多个填埋栅极电极8划分为IGBT沟道区域106和IGBT非沟道区域107，在IGBT非沟道区域107形成有p型沟道掺杂层2和p+型接触层4，就p+型接触层4而言，俯视观察形状呈沿Y方向延伸的细长矩形且设置有多个，多个p+型接触层4以沿其长度方向成为一列的方式，隔开间隔而不连续地配置。IGBT非沟道区域107内的p+型接触层4的配置间隔形成得短于p+型接触层4的长度方向(Y方向)的长度。
此外，IGBT非沟道区域107的台面区域(Si面露出的部分)的p+型接触层4的面积比率能够设为与实施方式1的RC-IGBT 100p+型接触层4等同的程度。
在RC-IGBT 600，在IGBT区域101中，将IGBT非沟道区域107的p+型接触层4设定为小于或等于一定的面积比率，IGBT非沟道区域107的p型杂质浓度有效地下降，因此，能够抑制IGBT区域101作为寄生二极管进行动作，降低FWD动作时的恢复损耗。
并且，通过将p+型接触层4设为呈细长矩形的俯视观察形状，其配置间隔设为短于长度方向的长度，从而图案尺寸变大、能够抑制制造时的尺寸波动，减小FWD动作时的恢复损耗的波动。
＜实施方式7＞
接下来，使用图25～图28，对实施方式7涉及的RC-IGBT 700进行说明。此外，表示RC-IGBT 700的芯片整体的俯视图与图1相同，图25是表示被图1中的虚线包围的区域X的俯视图。另外，图26示出图25所示的A-A线处的矢向剖视图，图27示出B-B线处的矢向剖视图，图28示出C-C线处的矢向剖视图。此外，在图25～图28中，对与使用图2～图5而说明过的RC-IGBT 100相同的结构标注相同的标号，省略重复说明。
如图25所示，IGBT区域101被多个填埋栅极电极8划分为IGBT沟道区域106和IGBT非沟道区域107，在IGBT非沟道区域107形成有p型沟道掺杂层2和p+型接触层4，但p+型接触层4形成为俯视观察形状是沿Y方向延伸的连续的一条线状。
此外，IGBT非沟道区域107的台面区域(Si面露出的部分)的p+型接触层4的面积比率能够设为与实施方式1的RC-IGBT 100等同的程度。
在RC-IGBT 700，在IGBT区域101中，将IGBT非沟道区域107的p+型接触层4设定为小于或等于一定的面积比率，IGBT非沟道区域107的p型杂质浓度有效地下降，因此，能够抑制IGBT区域101作为寄生二极管进行动作，降低FWD动作时的恢复损耗。
并且，通过将p+型接触层4设为呈细长矩形的俯视观察形状，设为连续的一条线，从而图案尺寸变大，能够抑制制造时的尺寸波动，减小FWD动作时的恢复损耗的波动。
＜实施方式8＞
接下来，使用图29～图31，对实施方式8涉及的RC-IGBT 800进行说明。此外，表示RC-IGBT 800的芯片整体的俯视图与图1相同，图29是表示被图1中的虚线包围的区域X的俯视图。另外，图30示出图29所示的A-A线处的矢向剖视图，图31示出B-B线处的矢向剖视图。此外，在图29～图31中，对与使用图2～图5而说明过的RC-IGBT100相同的结构标注相同的标号，省略重复说明。
如图29所示，IGBT区域101被多个填埋栅极电极8划分为IGBT沟道区域106和IGBT非沟道区域107，IGBT区域101中的IGBT沟道区域106的配置比率为1/3。
在图29中，与FWD区域102相邻地配置有IGBT沟道区域106，在沟道区域106的邻近处配置有IGBT非沟道区域107，并且在IGBT非沟道区域107的邻近处还配置有IGBT非沟道区域107。通过在IGBT区域101内重复这样的配置，从而IGBT沟道区域106与IGBT非沟道区域107之间的比率成为1比2。
此外，如果将IGBT沟道区域106以及IGBT非沟道区域107设为上述这样的配置，则存在被IGBT非沟道区域107夹着的填埋栅极电极8，该填埋栅极电极8与哑沟槽栅极同样地在未图示的区域与发射极电极连接，成为填埋发射极电极17，因而填埋栅极电极8的电位不会成为问题。
在RC-IGBT 800中，通过减少IGBT沟道区域106的数量即所谓的将IGBT沟道区域106剔除，从而能够将饱和电流以及短路耐量设定为所期望的值。
另外，减小IGBT非沟道区域107的p+型接触层4的面积比率而有效地降低IGBT非沟道区域107的p型杂质浓度，因而能够将IGBT动作时的饱和电流以及短路耐量设定为所期望的值，并且减小FWD动作时的恢复损耗的波动。
此外，在以上所说明的实施方式1～8中，说明了应用于RC-IGBT的例子，但也能够应用于MOSFET等。
另外，作为制造方法的一个例子而说明了使用Si基板的制造方法，但也能够使用碳化硅(SiC)等不同材料的半导体基板。
另外，在图2等中，例示了具有条状填埋栅极电极8的条状单元，其中，填埋栅极电极8具有沟槽构造，但本发明也能够应用于纵横地延伸的被称为网格型的单元，还能够应用于具有平面栅极的被称为平面型的单元构造。
＜RC-IGBT的其它结构例＞
下面，示出RC-IGBT的其它结构例。图32是表示RC-IGBT即半导体装置1000的俯视图。另外，图33是表示RC-IGBT即半导体装置1001的俯视图。图32所示的半导体装置1000是IGBT区域110和二极管区域120以条状并排设置的半导体装置，可以简称为“条型”。图33所示的半导体装置1001是在纵向和横向设置有多个二极管区域120，在二极管区域120的周围设置有IGBT区域110的半导体装置，可以简称为“岛型”。
＜条型的整体平面构造＞
在图32中，半导体装置1000在1个半导体装置内具有IGBT区域110和二极管区域120。IGBT区域110以及二极管区域120从半导体装置1000的一端侧延伸至另一端侧，在与IGBT区域110以及二极管区域120的延伸方向正交的方向上交替地以条状设置。在图32中，示出了3个IGBT区域110，2个二极管区域120，示出了全部二极管区域120被IGBT区域110夹着的结构，但IGBT区域110和二极管区域120的数量不限于此，IGBT区域110的数量可以是大于或等于3个也可以是小于或等于3个，二极管区域120的数量可以是大于或等于2个也可以是小于或等于2个。另外，也可以是将图32的IGBT区域110与二极管区域120的位置调换后的结构，也可以是全部IGBT区域110被二极管区域120夹着的结构。另外，也可以是IGBT区域110和二极管区域120分别1个1个彼此相邻地设置的结构。
如图32所示，与纸面下侧的IGBT区域110相邻地设置有焊盘区域140。焊盘区域140是设置用于对半导体装置1000进行控制的控制焊盘141的区域。将IGBT区域110以及二极管区域120合称为单元区域。在将单元区域以及焊盘区域140合并起来的区域的周围，为了半导体装置1000的耐压保持而设置有末端区域130。在末端区域130能够适当选择、设置公知的耐压保持构造。耐压保持构造例如可以是在半导体装置1000的正面侧即第1主面侧设置由p型半导体的p型末端阱层将单元区域包围起来的FLR以及由设置了浓度梯度的p型阱层将单元区域包围起来的VLD而构成的，FLR所使用的环状的p型末端阱层的数量以及VLD所使用的浓度分布可以根据半导体装置1000的耐压设计而适当选择。另外，可以遍布焊盘区域140的大致整个区域而设置p型末端阱层，也可以在焊盘区域140设置IGBT单元以及二极管单元。控制焊盘141例如可以是电流感测焊盘141a、开尔文发射极焊盘141b、栅极焊盘141c、温度感测二极管焊盘141d、141e。电流感测焊盘141a是用于对流过半导体装置1000的单元区域的电流进行检测的控制焊盘，与单元区域的一部分的IGBT单元或者二极管单元电连接，在电流流过半导体装置1000的单元区域时，流过该控制焊盘的电流是流过单元区域整体的电流的几分之一至几万分之一。
开尔文发射极焊盘141b以及栅极焊盘141c是施加用于对半导体装置1000进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘141b与IGBT单元的p型基极层电连接，栅极焊盘141c与IGBT单元的栅极沟槽电极电连接。开尔文发射极焊盘141b与p型基极层也可以经由p+型接触层而电连接。温度感测二极管焊盘141d、141e是与在半导体装置1000设置的温度感测二极管的阳极以及阴极电连接的控制焊盘。对在单元区域内设置的未图示的温度感测二极管的阳极与阴极之间的电压进行测定，从而对半导体装置1000的温度进行测定。
＜岛型的整体平面构造＞
在图33中，半导体装置1001在1个半导体装置内具有IGBT区域110和二极管区域120。二极管区域120在半导体装置内在俯视观察时在纵向以及横向分别并排配置有多个，二极管区域120的周围被IGBT区域110包围。即，在IGBT区域110内多个二极管区域120以岛状设置。在图33中，示出了二极管区域120设置为在纸面左右方向为4列、在纸面上下方向为2行的矩阵状的结构，但二极管区域120的个数以及配置不限于此，可以是在IGBT区域110内散布地设置1个或者多个二极管区域120，各个二极管区域120的周围被IGBT区域110包围的结构。
如图33所示，与IGBT区域110的纸面下侧相邻地设置有焊盘区域140。焊盘区域140是设置用于对半导体装置1001进行控制的控制焊盘141的区域。将IGBT区域110以及二极管区域120合称为单元区域。在将单元区域以及焊盘区域140合并起来的区域的周围，为了半导体装置1001的耐压保持而设置有末端区域130。在末端区域130能够适当选择、设置公知的耐压保持构造。耐压保持构造例如可以是在半导体装置1001的正面侧即第1主面侧设置由p型半导体的p型末端阱层将使单元区域以及焊盘区域140合并后的区域包围起来的FLR以及由设置了浓度梯度的p型阱层将单元区域包围起来的VLD而构成的，FLR所使用的环状的p型末端阱层的数量以及VLD所使用的浓度分布可以根据半导体装置1001的耐压设计而适当选择。另外，可以遍布焊盘区域140的大致整个区域而设置p型末端阱层，也可以在焊盘区域140设置IGBT单元以及二极管单元。
控制焊盘141例如可以是电流感测焊盘141a、开尔文发射极焊盘141b、栅极焊盘141c、温度感测二极管焊盘141d、141e。电流感测焊盘141a是用于对流过半导体装置1001的单元区域的电流进行检测的控制焊盘，与单元区域的一部分的IGBT单元或者二极管单元电连接，在电流流过半导体装置1001的单元区域时，流过该控制焊盘的电流是流过单元区域整体的电流的几分之一至几万分之一。
开尔文发射极焊盘141b以及栅极焊盘141c是施加用于对半导体装置1001进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘141b与IGBT单元的p型基极层以及n+型源极层电连接，栅极焊盘141c与IGBT单元的栅极沟槽电极电连接。开尔文发射极焊盘141b与p型基极层可以经由p+型接触层而电连接。温度感测二极管焊盘141d、141e是与在半导体装置1001设置的温度感测二极管的阳极以及阴极电连接的控制焊盘。对在单元区域内设置的未图示的温度感测二极管的阳极与阴极之间的电压进行测定，从而对半导体装置1001的温度进行测定。
＜局部平面结构＞
图34是将图32所示的半导体装置1000或者图33所示的半导体装置1001的IGBT区域110的被虚线包围的区域182放大地示出的局部俯视图。如图34所示，在IGBT区域110，有源沟槽栅极111和哑沟槽栅极112以条状设置。就半导体装置1000而言，有源沟槽栅极111以及哑沟槽栅极112沿IGBT区域110的长度方向延伸，IGBT区域110的长度方向成为有源沟槽栅极111以及哑沟槽栅极112的长度方向。另一方面，就半导体装置1001而言，对于IGBT区域110，并没有特别区分长度方向和宽度方向，可以将纸面左右方向设为有源沟槽栅极111以及哑沟槽栅极112的长度方向，也可以将纸面上下方向设为有源沟槽栅极111以及哑沟槽栅极112的长度方向。
有源沟槽栅极111是在形成于半导体基板的沟槽内隔着栅极沟槽绝缘膜111b设置栅极沟槽电极111a而构成的。哑沟槽栅极112是在形成于半导体基板的沟槽内隔着哑沟槽绝缘膜112b设置哑沟槽电极112a而构成的。有源沟槽栅极111的栅极沟槽电极111a与栅极焊盘141c(图32、图33)电连接。哑沟槽栅极112的哑沟槽电极112a与在半导体装置1000或者半导体装置1001的第1主面之上设置的发射极电极电连接。
n+型源极层113在有源沟槽栅极111的宽度方向的两侧与栅极沟槽绝缘膜111b接触地设置。n+型源极层113是具有例如砷(As)或者磷(P)等作为n型杂质的半导体层，n型杂质的浓度为1.0×1017/cm3～1.0×1020/cm3。n+型源极层113沿有源沟槽栅极111的延伸方向而与p+型接触层114交替地设置。p+型接触层114也设置于相邻的2个哑沟槽栅极112之间。p+型接触层114是具有例如硼(B)或者铝(Al)等作为p型杂质的半导体层，p型杂质的浓度为1.0×1015/cm3～1.0×1020/cm3。
如图34所示，在半导体装置1000或者半导体装置1001的IGBT区域110，成为在3个并排的有源沟槽栅极111的邻近处，并排有3个哑沟槽栅极112，在3个并排的哑沟槽栅极112的邻近处，并排有3个有源沟槽栅极111的结构。IGBT区域110以该方式成为有源沟槽栅极111的组与哑沟槽栅极112的组交替地并排的结构。在图34中，将1个有源沟槽栅极111的组所包含的有源沟槽栅极111的数量设为了3个，但只要大于或等于1个即可。另外，1个哑沟槽栅极112的组所包含的哑沟槽栅极112的数量可以大于或等于1个，哑沟槽栅极112的数量也可以是零。即，也可以将在IGBT区域110设置的沟槽全部设为有源沟槽栅极111。
＜局部剖面结构＞
图35是图34中的A-A线处的矢向剖视图。如图35所示，半导体装置1000或者半导体装置1001具有由半导体基板构成的n-型漂移层91。n-型漂移层91是具有例如砷(As)或者磷(P)等作为n型杂质的半导体层，n型杂质的浓度为1.0×1012/cm3～1.0×1015/cm3。在图35中，半导体基板在IGBT区域110中是从n+型源极层113以及p+型接触层114至p型集电极层116为止的范围。
在图35中，将IGBT区域110的n+型源极层113以及p+型接触层114的纸面上端称为半导体基板的第1主面，将p型集电极层116的纸面下端称为半导体基板的第2主面。
半导体基板的第1主面是半导体装置1000或者半导体装置1001的正面侧的主面，半导体基板的第2主面是半导体装置1000或者半导体装置1001的背面侧的主面。半导体装置1000或者半导体装置1001在单元区域即IGBT区域110中，在第1主面和与第1主面相对的第2主面之间具有n-型漂移层91。
如图35所示，在IGBT区域110，在n-型漂移层91的第1主面侧设置有与n-型漂移层91相比n型杂质的浓度高的n型载流子积蓄层92。n型载流子积蓄层92是具有例如砷(As)或者磷(P)等作为n型杂质的半导体层，n型杂质的浓度为1.0×1013/cm3～1.0×1017/cm3。此外，半导体装置1000以及半导体装置1001也可以是不设置n型载流子积蓄层92而在n型载流子积蓄层92的区域也设置有n-型漂移层91的结构。通过设置n型载流子积蓄层92，从而能够降低电流流过IGBT区域110时的通电损耗。也可以将n型载流子积蓄层92和n-型漂移层91合称为漂移层。
n型载流子积蓄层92是通过将n型杂质向构成n-型漂移层91的半导体基板进行离子注入，然后通过退火使注入的n型杂质在n-型漂移层91即半导体基板内扩散而形成的。
在n型载流子积蓄层92的第1主面侧设置有p型基极层115。p型基极层115是具有例如硼(B)或者铝(Al)等作为p型杂质的半导体层，p型杂质的浓度为1.0×1012/cm3～1.0×1019/cm3。p型基极层115与有源沟槽栅极111的栅极沟槽绝缘膜111b接触。在p型基极层115的第1主面侧，与有源沟槽栅极111的栅极沟槽绝缘膜111b接触地设置有n+型源极层113，在剩余区域设置有p+型接触层114。n+型源极层113以及p+型接触层114构成半导体基板的第1主面。此外，p+型接触层114是与p型基极层115相比p型杂质的浓度高的区域，可以在需要对p+型接触层114和p型基极层115进行区分的情况下对它们分别进行称呼，也可以将p+型接触层114和p型基极层115合称为p型基极层。
另外，半导体装置1000或者半导体装置1001在n-型漂移层91的第2主面侧设置有与n-型漂移层91相比n型杂质的浓度高的n型缓冲层93。n型缓冲层93是为了在半导体装置1000或者半导体装置1001为断开状态时，抑制从p型基极层115向第2主面侧延伸的耗尽层穿通而设置的。n型缓冲层93例如可以通过注入磷(P)或者质子(H+)而形成，也可以通过注入磷(P)以及质子(H+)这两者而形成。n型缓冲层93的n型杂质的浓度为1.0×1012/cm3～1.0×1018/cm3。
此外，半导体装置1000或者半导体装置1001也可以是不设置n型缓冲层93，而在n型缓冲层93的区域也设置有n-型漂移层91的结构。也可以将n型缓冲层93和n-型漂移层91合称为漂移层。
半导体装置1000或者半导体装置1001在n型缓冲层93的第2主面侧设置有p型集电极层116。即，在n-型漂移层91与第2主面之间设置有p型集电极层116。p型集电极层116是具有例如硼(B)或者铝(Al)等作为p型杂质的半导体层，p型杂质的浓度为1.0×1016/cm3～1.0×1020/cm3。p型集电极层116构成半导体基板的第2主面。p型集电极层116不仅设置于IGBT区域110，也设置于未图示的末端区域130，p型集电极层116中的在末端区域130设置的部分构成p型末端集电极层116a。另外，p型集电极层116也可以以一部分从IGBT区域110向二极管区域120伸出的方式设置。
如图35所示，在IGBT区域110，形成有从半导体基板的第1主面贯穿p型基极层115而到达n-型漂移层91的沟槽。通过在沟槽内隔着栅极沟槽绝缘膜111b设置栅极沟槽电极111a从而构成有源沟槽栅极111。栅极沟槽电极111a隔着栅极沟槽绝缘膜111b而与n-型漂移层91相对。另外，通过在沟槽内隔着哑沟槽绝缘膜112b设置哑沟槽电极112a从而构成哑沟槽栅极112。哑沟槽电极112a隔着哑沟槽绝缘膜112b而与n-型漂移层91相对。有源沟槽栅极111的栅极沟槽绝缘膜111b与p型基极层115以及n+型源极层113接触。如果对栅极沟槽电极111a施加栅极驱动电压，则在与有源沟槽栅极111的栅极沟槽绝缘膜111b接触的p型基极层115形成沟道。
如图35所示，在有源沟槽栅极111的栅极沟槽电极111a之上设置有层间绝缘膜94。在半导体基板的第1主面的未设置层间绝缘膜94的区域之上、以及层间绝缘膜94之上形成有阻挡金属95。阻挡金属95例如可以是包含钛(Ti)的导电体，例如可以是氮化钛，也可以是将钛与硅(Si)合金化后的TiSi。如图35所示，阻挡金属95与n+型源极层113、p+型接触层114以及哑沟槽电极112a欧姆接触，与n+型源极层113、p+型接触层114以及哑沟槽电极112a电连接。在阻挡金属95之上设置发射极电极96。发射极电极96例如可以由铝硅合金(Al-Si类合金)等铝合金形成，也可以是在由铝合金形成的电极之上由通过化学镀或者电解镀形成了镀膜的多层金属膜构成的电极。通过化学镀或者电解镀而形成的镀膜例如可以是镍(Ni)镀膜。另外，当存在相邻的层间绝缘膜94之间等的微小区域即无法通过发射极电极96得到良好填埋的区域的情况下，可以在微小区域配置与发射极电极96相比填埋性良好的钨(W)，在钨之上设置发射极电极96。此外，也可以不设置阻挡金属95，而在n+型源极层113、p+型接触层114以及哑沟槽电极112a之上设置发射极电极96。另外，也可以仅在n+型源极层113等n型的半导体层之上设置阻挡金属95。也可以将阻挡金属95和发射极电极86合称为发射极电极。此外，在图35中，示出了在哑沟槽栅极112的哑沟槽电极112a之上未设置层间绝缘膜94的图，但也可以将层间绝缘膜94形成于哑沟槽栅极112的哑沟槽电极112a之上。在将层间绝缘膜94形成于哑沟槽栅极112的哑沟槽电极112a之上的情况下，只要在其它剖面中将发射极电极96与哑沟槽电极112a电连接即可。
在p型集电极层116的第2主面侧设置集电极电极97。集电极电极97与发射极电极96同样地，也可以由铝合金或者铝合金和镀膜构成。另外，集电极电极97也可以是与发射极电极96不同的结构。集电极电极97与p型集电极层116欧姆接触，与p型集电极层116电连接。
图36是图34中的B-B线处的矢向剖视图。图36所示的IGBT区域110的剖面结构是沿p+型接触层114的排列方向的剖面结构，因而与图35的不同点在于，在p型基极层115的第1主面侧全部设置有p+型接触层114，n+型源极层113不可见。即，如图34所示，n+型源极层113选择性地设置于p型基极层的第1主面侧。此外，这里所说的p型基极层是指对p型基极层115和p+型接触层114合并称呼的情况下的p型基极层。
＜二极管区域的构造＞
＜局部平面结构＞
图37是将图32所示的半导体装置1000或者图33所示的半导体装置1001的二极管区域120的被虚线包围的区域183放大地示出的局部俯视图。如图37所示，在二极管区域120，二极管沟槽栅极121沿半导体装置1000或者半导体装置1001的第1主面从单元区域即二极管区域120的一端侧朝向相对的另一端侧而延伸。二极管沟槽栅极121是在形成于二极管区域120的半导体基板的沟槽内隔着二极管沟槽绝缘膜121b设置二极管沟槽电极121a而构成的。二极管沟槽电极121a隔着二极管沟槽绝缘膜121b而与n-型漂移层91相对。在相邻的2个二极管沟槽栅极121之间设置有p+型接触层124以及p型阳极层125。
p+型接触层124是具有例如硼(B)或者铝(Al)等作为p型杂质的半导体层，p型杂质的浓度为1.0×1015/cm3～1.0×1020/cm3。p型阳极层125是具有例如硼或者铝等作为p型杂质的半导体层，p型杂质的浓度为1.0×1012/cm3～1.0×1019/cm3。p+型接触层124和p型阳极层125沿二极管沟槽栅极121的长度方向交替地设置。
＜局部剖面结构＞
图38是图37中的C-C线处的矢向剖视图。如图38所示，半导体装置1000或者半导体装置1001在二极管区域120中也与IGBT区域110同样地，具有由半导体基板构成的n-型漂移层1。二极管区域120的n-型漂移层1和IGBT区域110的n-型漂移层1连续一体地构成，由同一半导体基板构成。在图38中，半导体基板是从p+型接触层124至n+型阴极层126为止的范围。在图38中，将p+型接触层124的纸面上端称为半导体基板的第1主面，将n+型阴极层126的纸面下端称为半导体基板的第2主面。二极管区域120的第1主面与IGBT区域110的第1主面共面，二极管区域120的第2主面与IGBT区域110的第2主面共面。
如图38所示，在二极管区域120中也与IGBT区域110同样地，在n-型漂移层91的第1主面侧设置有n型载流子积蓄层92，在n-型漂移层91的第2主面侧设置有n型缓冲层93。在二极管区域120设置的n型载流子积蓄层92以及n型缓冲层93是与在IGBT区域110设置的n型载流子积蓄层92以及n型缓冲层93相同的结构。此外，也可以设为以下结构，即，在IGBT区域110以及二极管区域120并非必须设置n型载流子积蓄层92，即使在IGBT区域110设置n型载流子积蓄层92的情况下，也可以设为在二极管区域120不设置n型载流子积蓄层92的结构。另外，与IGBT区域110同样地，也可以将n-型漂移层91、n型载流子积蓄层92以及n型缓冲层93合称为漂移层。
在n型载流子积蓄层92的第1主面侧设置有p型阳极层125。p型阳极层125设置于n-型漂移层91与第1主面之间。就p型阳极层125而言，也可以将p型杂质的浓度设为与IGBT区域110的p型基极层115相同的浓度，使p型阳极层125与p型基极层115同时形成。另外，也可以构成为使p型阳极层125的p型杂质的浓度比IGBT区域110的p型基极层115的p型杂质的浓度低，在二极管动作时使注入至二极管区域120的空穴的量减少。通过在二极管动作时减少注入的空穴的量，从而能够降低二极管动作时的恢复损耗。
在p型阳极层125的第1主面侧设置有p+型接触层124。p+型接触层124的p型杂质的浓度可以是与IGBT区域110的p+型接触层114的p型杂质相同的浓度，也可以是不同的浓度。p+型接触层124构成半导体基板的第1主面。此外，p+型接触层124是与p型阳极层125相比p型杂质的浓度高的区域，可以在需要对p+型接触层124和p型阳极层125进行区分的情况下对它们分别进行称呼，也可以将p+型接触层124和p型阳极层125合称为p型阳极层。
在二极管区域120，在n型缓冲层93的第2主面侧设置有n+型阴极层126。n+型阴极层126设置于n-型漂移层91与第2主面之间。n+型阴极层126是具有例如砷或者磷等作为n型杂质的半导体层，n型杂质的浓度为1.0×1016/cm3～1.0×1021/cm3。如在图38中示出的那样，n+型阴极层126设置于二极管区域120的一部分或者全部。n+型阴极层126构成半导体基板的第2主面。此外，虽然未图示，但也可以如上所述，在形成了n+型阴极层126的区域进一步选择性地注入p型杂质，将形成了n+型阴极层126的区域的一部分作为p型半导体而设置p型阴极层。这样使n+型阴极层和p+型阴极层沿半导体基板的第2主面而交替地配置的二极管被称为RFC(Relaxed Field of Cathode)二极管。
如图38所示，在半导体装置1000或者半导体装置1001的二极管区域120形成有从半导体基板的第1主面贯穿p型阳极层125而到达n-型漂移层91的沟槽。通过在二极管区域120的沟槽内隔着二极管沟槽绝缘膜121b设置二极管沟槽电极121a而构成二极管沟槽栅极121。二极管沟槽电极121a隔着二极管沟槽绝缘膜121b而与n-型漂移层91相对。
如图38所示，在二极管沟槽电极121a以及p+型接触层124之上设置有阻挡金属95。阻挡金属95与二极管沟槽电极121a以及p+型接触层124欧姆接触，与二极管沟槽电极以及p+型接触层124电连接。阻挡金属95可以是与IGBT区域110的阻挡金属95相同的结构。在阻挡金属95之上设置发射极电极96。在二极管区域120设置的发射极电极96与在IGBT区域110设置的发射极电极96连续地形成。此外，与IGBT区域110的情况同样地，也可以不设置阻挡金属95，而使二极管沟槽电极121a以及p+型接触层124与发射极电极96欧姆接触。此外，在图38中，示出了在二极管沟槽栅极121的二极管沟槽电极121a之上未设置层间绝缘膜94的图，但也可以将层间绝缘膜94形成于二极管沟槽栅极121的二极管沟槽电极121a之上。在将层间绝缘膜94形成于二极管沟槽栅极121的二极管沟槽电极121a之上的情况下，只要在其它剖面中将发射极电极96与二极管沟槽电极121a电连接即可。
在n+型阴极层126的第2主面侧设置集电极电极97。与发射极电极96同样地，二极管区域120的集电极电极97与在IGBT区域110设置的集电极电极97连续地形成。集电极电极97与n+型阴极层126欧姆接触，与n+型阴极层126电连接。
图39是图37中的D-D线处的矢向剖视图。图39所示的二极管区域120的剖面结构是沿p型阳极层125的排列方向的剖面结构，因而与图38的不同点在于，在p型阳极层125与阻挡金属95之间未设置p+型接触层124，p型阳极层125构成半导体基板的第1主面。即，如在图37中示出的那样，p+型接触层124选择性地设置于p型阳极层125的第1主面侧。
图40是图32所示的半导体装置1000或者图33所示的半导体装置1001的G-G线处的矢向剖视图，示出IGBT区域110与二极管区域120的边界部分的结构。
如图40所示，在IGBT区域110的第2主面侧设置的p型集电极层116从IGBT区域110与二极管区域120之间的边界起向二极管区域120伸出距离U1而设置。这样，通过使p型集电极层116向二极管区域120伸出地设置，从而能够增大二极管区域120的n+型阴极层126与有源沟槽栅极111之间的距离，即使在续流二极管动作时对有源沟槽栅极111施加了栅极驱动电压的情况下，也能够抑制电流从与IGBT区域110的有源沟槽栅极111相邻地形成的沟道向n+型阴极层126流动。距离U1例如可以是100μm。此外，根据RC-IGBT即半导体装置1000或者半导体装置1001的用途，距离U1也可以是零或者小于100μm的距离。
＜末端区域的构造＞
图41是图32所示的半导体装置1000或者图33所示的半导体装置1001的E-E线处的矢向剖视图，示出IGBT区域110与末端区域130的边界部分的结构。
如图41所示，半导体装置1000或者半导体装置1001的末端区域130在半导体基板的第1主面与第2主面之间具有n-型漂移层91。末端区域130的第1主面以及第2主面分别与IGBT区域110以及二极管区域120的第1主面以及第2主面共面。另外，末端区域130的n-型漂移层91是与各个IGBT区域110以及二极管区域120的n-型漂移层91相同的结构，是与它们连续一体地形成的。
在n-型漂移层91的第1主面侧即半导体基板的第1主面与n-型漂移层91之间设置有p型末端阱层131。p型末端阱层131是具有例如硼(B)或者铝(Al)等作为p型杂质的半导体层，p型杂质的浓度为1.0×1014/cm3～1.0×1019/cm3。p型末端阱层131是将包含IGBT区域110以及二极管区域120的单元区域包围地设置的。p型末端阱层131设置为多个环状，p型末端阱层131设置的数量根据半导体装置1000或者半导体装置1001的耐压设计而适当选择。另外，在p型末端阱层131的更外缘侧设置有n+型沟道截断层132，n+型沟道截断层132将p型末端阱层131包围。
在n-型漂移层91与半导体基板的第2主面之间设置有p型末端集电极层116a。p型末端集电极层116a与在单元区域设置的p型集电极层116连续一体地形成。因此，也可以将p型末端集电极层116a包含在内而称为p型集电极层116。
在半导体基板的第2主面之上设置有集电极电极97。集电极电极97从包含IGBT区域110以及二极管区域120的单元区域至末端区域130为止而连续一体地形成。另一方面，在末端区域130的半导体基板的第1主面之上设置从单元区域连续的发射极电极96和与发射极电极96分离的末端电极96a。
发射极电极96与末端电极96a经由半绝缘性膜133而电连接。半绝缘性膜133例如可以是sinSiN(semi-insulating Silicon Nitride：半绝缘性氮化硅膜)。末端电极96a与p型末端阱层131以及n+型沟道截断层132经由在设置于末端区域130的第1主面之上的层间绝缘膜94形成的接触孔而电连接。另外，在末端区域130，将发射极电极96、末端电极96a以及半绝缘性膜133覆盖地设置有末端保护膜134。末端保护膜134例如可以由聚酰亚胺形成。
图42是图32所示的半导体装置1000或者图33所示的半导体装置1001的F-F线处的矢向剖视图，示出IGBT区域110与末端区域130的边界部分的结构。
如图42所示，p型末端集电极层116a的二极管区域120侧的端部向二极管区域120伸出距离U2而设置。这样，通过使p型末端集电极层116a向二极管区域120伸出地设置，从而能够增大二极管区域120的n+型阴极层126与p型末端阱层131之间的距离，能够抑制p型末端阱层131作为二极管的阳极进行动作。距离U2例如可以是100μm。
此外，本发明能够在本发明的范围内对各实施方式自由地进行组合，或者对各实施方式适当地进行变形、省略。
标号的说明
1 n-型漂移层，2 p型沟道掺杂层，3 n+型源极层，4 p+型接触层，5 p型阳极层，8填埋栅极电极，10 n型缓冲层，11 p型集电极层，13发射极电极，14集电极电极，15接触孔，16p型阱层，101 IGBT区域，102 FWD区域，103外周区域，106 IGBT沟道区域，107 IGBT非沟道区域。

Claims (11)

1.一种半导体装置，其是晶体管和二极管形成于共通的半导体基板的半导体装置，其中，
所述半导体基板具有：
晶体管区域，其形成有所述晶体管；
二极管区域，其形成有所述二极管；以及
外周区域，其将包含所述晶体管区域以及所述二极管区域的单元区域包围，
所述晶体管区域被多个条状的栅极电极划分为形成沟道的多个沟道区域和不形成所述沟道的多个非沟道区域，
所述多个沟道区域具有：
第1导电型的第1半导体层，其设置于所述半导体基板的第2主面侧；
第2导电型的第2半导体层，其设置于所述第1半导体层之上；
第1导电型的第3半导体层，其设置为比所述第2半导体层更靠所述半导体基板的第1主面侧；
第2导电型的第4半导体层，其在所述第3半导体层的上层部选择性地设置；
第1导电型的第5半导体层，其以侧面与所述第4半导体层的侧面彼此接触的方式选择性地设置；
第1电极，其与所述第1半导体层电连接；以及
第2电极，其与所述第4半导体层以及所述第5半导体层电连接，
所述多个非沟道区域中的至少1个非沟道区域具有：
所述第1半导体层；
所述第2半导体层；
所述第3半导体层；
所述第5半导体层；
所述第1电极；以及
所述第2电极，
所述至少1个非沟道区域的所述第3半导体层以及所述第5半导体层经由接触孔而与所述第2电极电连接，
所述至少1个非沟道区域的所述第5半导体层是以不与第1导电型的杂质层接触的方式选择性地设置于所述第3半导体层的上层部的第1非沟道区域，该第1导电型的杂质层设置于所述外周区域并对与所述单元区域之间的边界进行限定。
2.根据权利要求1所述的半导体装置，其中，
所述多个非沟道区域包含第2非沟道区域，
所述第2非沟道区域具有：
所述第1半导体层；
所述第2半导体层；
所述第3半导体层；
所述第5半导体层；
所述第1电极；以及
所述第2电极，
所述第3半导体层以及所述第5半导体层经由所述接触孔而与所述第2电极电连接，
所述第5半导体层以与所述外周区域的所述杂质层接触的方式选择性地设置于所述第3半导体层的上层部。
3.根据权利要求1或2所述的半导体装置，其中，
所述第1非沟道区域的所述第5半导体层的俯视观察时的面积占所述第3半导体层以及所述第5半导体层的俯视观察时的合计面积的比率，小于所述第3半导体层的俯视观察时的面积占该合计面积的比率。
4.根据权利要求1所述的半导体装置，其中，
所述第1非沟道区域的所述第5半导体层配置于在俯视观察时与被所述栅极电极隔开的所述沟道区域的所述第4半导体层相对的位置。
5.根据权利要求1所述的半导体装置，其中，
所述多个非沟道区域包含第2非沟道区域，
所述第2非沟道区域具有：
所述第1半导体层；
所述第2半导体层；
所述第3半导体层；
所述第5半导体层；
所述第1电极；以及
所述第2电极，
所述第5半导体层以与所述外周区域的所述杂质层接触的方式设置于所述第3半导体层的上层部的整个面，经由所述接触孔而与所述第2电极电连接。
6.根据权利要求1或2所述的半导体装置，其中，
所述第1非沟道区域与所述二极管区域相邻地配置。
7.根据权利要求1所述的半导体装置，其中，
就所述第1非沟道区域的所述第5半导体层而言，俯视观察形状呈沿所述多个栅极电极的延伸方向而延伸的细长矩形且设置有多个，多个所述第1非沟道区域的所述第5半导体层以沿其长度方向成为一列的方式隔开间隔而配置，
所述间隔设定为短于所述长度方向的长度。
8.根据权利要求1所述的半导体装置，其中，
所述第1非沟道区域的所述第5半导体层以俯视观察形状成为沿所述多个栅极电极的延伸方向而延伸的连续的一条线状的方式设置。
9.根据权利要求1所述的半导体装置，其中，
就所述多个沟道区域以及所述多个非沟道区域而言，
沟道区域和非沟道区域交替地配置。
10.根据权利要求1所述的半导体装置，其中，
所述多个沟道区域以及所述多个非沟道区域以所述晶体管区域内的所述多个沟道区域的配置比率小于所述多个非沟道区域的配置比率的方式配置。
11.根据权利要求10所述的半导体装置，其中，
所述多个栅极电极中的被2个非沟道区域夹着的栅极电极与所述第2电极的电位连接。
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