JP7468594B2

JP7468594B2 - Image pickup element and image pickup device

Info

Publication number: JP7468594B2
Application number: JP2022161189A
Authority: JP
Inventors: 敦駒井
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2020-04-29
Filing date: 2022-10-05
Publication date: 2024-04-16
Anticipated expiration: 2033-11-18
Also published as: JP7156330B2; JP2020145699A; JP2024074850A; JP2022174347A

Description

本発明は、固体撮像素子及びこれを用いた撮像装置に関するものである。 The present invention relates to a solid-state imaging device and an imaging device using the same.

下記特許文献１には、複数の画素であって少なくとも２つの画素がそれぞれ（ａ）フォトディテクタ、（ｂ）フローティング容量部をなす電荷電圧変換領域及び（ｃ）増幅器への入力部を含む複数の画素と、前記電荷電圧変換領域同士を選択的に接続する連結スイッチとを備えた固体撮像素子が開示されている。 The following Patent Document 1 discloses a solid-state imaging device that includes a plurality of pixels, at least two of which each include (a) a photodetector, (b) a charge-voltage conversion region that forms a floating capacitance section, and (c) an input section to an amplifier, and a coupling switch that selectively connects the charge-voltage conversion regions together.

特表２００８－５４６３１３号公報JP 2008-546313 A

前記従来の固体撮像素子において、前記連結スイッチをオンして前記電荷電圧変換領域同士を接続することによって、接続された全体の電荷電圧変換領域での飽和電子数が拡大されるため、ダイナミックレンジを拡大させることができる。 In the conventional solid-state imaging device, by turning on the connection switch to connect the charge-voltage conversion regions, the number of saturated electrons in all connected charge-voltage conversion regions is increased, thereby expanding the dynamic range.

また、前記従来の固体撮像素子において、前記連結スイッチをオフして前記電荷電圧変換領域を他の電荷電圧変換領域から切り離すことによって、電荷電圧変換容量が小さくなってその電荷電圧変換係数が大きくなるため、高感度読出し時のＳＮ比が高くなる。 In addition, in the conventional solid-state imaging device, by turning off the connection switch and isolating the charge-voltage conversion region from the other charge-voltage conversion regions, the charge-voltage conversion capacity becomes smaller and the charge-voltage conversion coefficient becomes larger, thereby increasing the signal-to-noise ratio during high-sensitivity readout.

しかし、前記従来の固体撮像素子では、前記連結スイッチをオフにしても、高感度読み出し時のＳＮ比をさほど高くすることはできなかった。 However, with the conventional solid-state imaging device, even if the connection switch is turned off, the signal-to-noise ratio during high-sensitivity readout cannot be significantly increased.

本発明は、このような事情に鑑みてなされたもので、ダイナミックレンジを拡大させることができるとともに、高感度読出し時のＳＮ比を向上させることができる固体撮像素子、及び、これを用いた撮像装置を提供することを目的とする。 The present invention has been made in consideration of these circumstances, and aims to provide a solid-state imaging element that can expand the dynamic range and improve the signal-to-noise ratio during high-sensitivity readout, and an imaging device using the same.

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、１つの光電変換部、ノード、及び、前記１つの光電変換部に対応して設けられ前記光電変換部から前記ノードに電荷を転送する１つの転送スイッチを有する複数の画素ブロックと、１つの前記画素ブロックの前記ノードと他の１つの前記画素ブロックの前記ノードとの間に設けられた電気的な接続部と、前記接続部中に設けられた前記画素ブロック１つ当たり複数の連結スイッチと、を備えたものである。 As a means for solving the above problem, the following aspects are presented. A solid-state imaging device according to a first aspect includes a plurality of pixel blocks each having one photoelectric conversion unit, a node, and a transfer switch provided corresponding to the one photoelectric conversion unit and transferring electric charge from the photoelectric conversion unit to the node, an electrical connection unit provided between the node of one of the pixel blocks and the node of another of the pixel blocks, and a plurality of linking switches provided in the connection unit for each of the pixel blocks.

前記画素ブロックは、前記光電変換部を１つのみ有していて１つの画素で構成されたものでもよいし、前記光電変換部を２つ以上有していて複数の画素で構成されたものでもよい。この点は、後述する各態様についても同様である。 The pixel block may have only one photoelectric conversion unit and be composed of one pixel, or may have two or more photoelectric conversion units and be composed of multiple pixels. This also applies to the aspects described below.

第２の態様による固体撮像素子は、前記第１の態様において、前記連結スイッチを制御する制御部を備え、前記制御部は、第１の動作モードにおいて、前記画素ブロックの前記ノードに対して前記接続部が電気的に切断された状態となるように、前記連結スイッチを制御し、前記制御部は、第２の動作モードにおいて、前記画素ブロックの前記ノードに対して前記接続部が電気的に接続された状態となるように、前記連結スイッチを制御するものである。 The solid-state imaging device according to the second aspect includes a control unit that controls the connection switch in the first aspect, and the control unit controls the connection switch so that the connection portion is electrically disconnected from the node of the pixel block in a first operating mode, and the control unit controls the connection switch so that the connection portion is electrically connected to the node of the pixel block in a second operating mode.

第３の態様による固体撮像素子は、前記第２の態様において、前記制御部は、前記第２の動作モードにおいて、前記各連結スイッチのうちの１つ以上の所定数のオン状態の連結スイッチが、前記画素ブロックの前記ノードに対して電気的に接続された状態となるように、前記連結スイッチを制御するものである。 In the solid-state imaging device according to the third aspect, in the second aspect, the control unit controls the connecting switches such that, in the second operating mode, one or more of the connecting switches that are in a predetermined on state are electrically connected to the node of the pixel block.

第４の態様による固体撮像素子は、前記第１の態様において、前記複数の画素ブロックのうちの３つ以上の画素ブロックの前記ノードが、複数の前記接続部により数珠繋ぎ状に接続されたものである。 The solid-state imaging device according to the fourth aspect is the first aspect, in which the nodes of three or more of the plurality of pixel blocks are connected in a daisy chain shape by a plurality of the connection parts.

第５の態様による固体撮像素子は、前記第４の態様において、前記連結スイッチを制御する制御部を備え、前記制御部は、第１の動作モードにおいて、前記３つ以上の画素ブロックのうちの１つの画素ブロックの前記ノードに対して前記接続部が電気的に切断された状態となるように、前記連結スイッチを制御し、前記制御部は、第２の動作モードにおいて、前記３つ以上の画素ブロックのうちの前記１つの画素ブロックの前記ノードに対して前記接続部が電気的に接続された状態となるように、前記連結スイッチを制御するものである。 The solid-state imaging device according to the fifth aspect is the fourth aspect, and includes a control unit that controls the connection switch, and the control unit controls the connection switch in a first operation mode so that the connection portion is electrically disconnected from the node of one of the three or more pixel blocks, and the control unit controls the connection switch in a second operation mode so that the connection portion is electrically connected to the node of the one of the three or more pixel blocks.

第６の態様による固体撮像素子は、前記第５の態様において、前記制御部は、前記第２の動作モードにおいて、前記各連結スイッチのうちの１つ以上の所定数のオン状態の連結スイッチが、前記３つ以上の画素ブロックのうちの前記１つの画素ブロックの前記ノードに対して電気的に接続された状態となるように、前記連結スイッチを制御するものである。 In the solid-state imaging device according to the sixth aspect, in the fifth aspect, the control unit controls the connecting switches in the second operating mode so that a predetermined number of the connecting switches that are in an on state are electrically connected to the node of the one pixel block of the three or more pixel blocks.

第７の態様による固体撮像素子は、前記第１乃至第６のいずれかの態様において、前記各画素ブロックは、前記光電変換部及び前記転送スイッチをそれぞれ複数有するものである。 The seventh aspect of the solid-state imaging device is any one of the first to sixth aspects, in which each pixel block has a plurality of the photoelectric conversion units and the transfer switches.

第８の態様による固体撮像素子は、複数の光電変換部、ノード、及び、前記複数の光電変換部にそれぞれ対応して設けられ前記複数の光電変換部から前記ノードに電荷を転送する複数の転送スイッチを有する複数の画素ブロックと、隣接する２つの前記画素ブロックの前記ノード間に設けられた複数の連結スイッチと、を備えたものである。 The solid-state imaging element according to the eighth aspect includes a plurality of pixel blocks each having a plurality of photoelectric conversion units, a node, and a plurality of transfer switches provided corresponding to the plurality of photoelectric conversion units, respectively, for transferring electric charges from the plurality of photoelectric conversion units to the node, and a plurality of connecting switches provided between the nodes of two adjacent pixel blocks.

第９の態様による固体撮像素子は、前記第８の態様において、前記連結スイッチを制御する制御部を備え、前記制御部は、第１の動作モードにおいて、前記各連結スイッチのうちのオン状態の連結スイッチが、前記２つの画素ブロックのうちの１つの画素ブロックの前記ノードに対して電気的に接続された状態とならないように、前記連結スイッチを制御し、前記制御部は、第２の動作モードにおいて、前記各連結スイッチのうちの１つ以上の所定数のオン状態の連結スイッチが、前記１つの画素ブロックの前記ノードに対して電気的に接続された状態となるように、前記連結スイッチを制御するものである。 The solid-state imaging device according to the ninth aspect is the eighth aspect, and includes a control unit that controls the connection switches, and in a first operation mode, the control unit controls the connection switches so that none of the connection switches in an on state among the connection switches are electrically connected to the node of one of the two pixel blocks, and in a second operation mode, the control unit controls the connection switches so that one or more predetermined number of the connection switches in an on state among the connection switches are electrically connected to the node of the one pixel block.

第１０の態様による固体撮像素子は、前記第８の態様において、前記複数の画素ブロックのうちの３つ以上の画素ブロックの前記ノードが、前記複数の連結スイッチの２組以上により数珠繋ぎ状に接続されたものである。 The solid-state imaging device according to the tenth aspect is the eighth aspect, in which the nodes of three or more of the plurality of pixel blocks are connected in a daisy chain shape by two or more sets of the plurality of connecting switches.

第１１の態様による固体撮像素子は、前記第１０の態様において、前記連結スイッチを制御する制御部を備え、前記制御部は、第１の動作モードにおいて、前記各連結スイッチのうちのオン状態の連結スイッチが、前記３つ以上の画素ブロックのうちの１つの前記ノードに対して電気的に接続された状態とならないように、前記連結スイッチを制御し、前記制御部は、第２の動作モードにおいて、前記各連結スイッチのうちの１つ以上の所定数のオン状態の連結スイッチが、前記１つの画素ブロックの前記ノードに対して電気的に接続された状態となるように、前記連結スイッチを制御するものである。 The solid-state imaging device according to the eleventh aspect is the same as the tenth aspect, and includes a control unit that controls the connection switches, and in a first operation mode, the control unit controls the connection switches so that none of the connection switches in an on state among the connection switches are electrically connected to the node of one of the three or more pixel blocks, and in a second operation mode, the control unit controls the connection switches so that one or more predetermined number of the connection switches in an on state among the connection switches are electrically connected to the node of the one pixel block.

第１２の態様による固体撮像素子は、前記第７乃至第１１のいずれかの態様において、前記転送スイッチがトランジスタからなり、前記各画素ブロックにおいて、前記各転送スイッチのうちの１つの転送スイッチのソース又はドレインとなる拡散領域、及び、前記各転送スイッチのうちの他の１つの転送スイッチのソース又はドレインとなる拡散領域が、前記各光電変換部のうちの１つの光電変換部と前記各光電変換部のうちの他の１つの光電変換部との間に設けられた１つの拡散領域で兼用され、前記各画素ブロックにおいて、前記１つの転送スイッチのゲート電極は、前記１つの拡散領域の、前記１つの光電変換部の側に配置され、前記各画素ブロックにおいて、前記他の１つの転送スイッチのゲート電極は、前記１つの拡散領域の、前記他の１つの光電変換部の側に配置されたものである。 The solid-state imaging device according to the twelfth aspect is any one of the seventh to eleventh aspects, in which the transfer switches are made of transistors, and in each of the pixel blocks, a diffusion region serving as the source or drain of one of the transfer switches and a diffusion region serving as the source or drain of another of the transfer switches are shared by a single diffusion region provided between one of the photoelectric conversion units and another of the photoelectric conversion units, and in each of the pixel blocks, the gate electrode of the one transfer switch is disposed on the side of the one photoelectric conversion unit of the one diffusion region, and in each of the pixel blocks, the gate electrode of the other transfer switch is disposed on the side of the other photoelectric conversion unit of the one diffusion region.

第１３の態様による固体撮像素子は、前記第７乃至第１２のいずれかの態様において、前記複数の光電変換部の数及び前記複数の転送スイッチの数が、それぞれ２つであるものである。 The solid-state imaging device according to the thirteenth aspect is any one of the seventh to twelfth aspects, in which the number of the plurality of photoelectric conversion units and the number of the plurality of transfer switches are each two.

第１４の態様による固体撮像素子は、前記第１３の態様において、前記複数の連結スイッチの数が２つであり、前記複数の連結スイッチのうちの１つの連結スイッチと前記複数の連結スイッチのうちの他の１つの連結スイッチとの所定方向の位置ずれ量は、前記複数の光電変換部の前記所定方向のピッチよりも大きくかつ前記ピッチの２倍よりも小さいものである。 The solid-state imaging element according to the 14th aspect is the 13th aspect, in which the number of the plurality of linking switches is two, and the amount of positional deviation in a predetermined direction between one of the plurality of linking switches and another of the plurality of linking switches is greater than the pitch in the predetermined direction of the plurality of photoelectric conversion units and less than twice the pitch.

第１５の態様による固体撮像素子は、前記第１乃至第１４のいずれかの態様において、前記複数の連結スイッチの数が２つであり、前記複数の連結スイッチがオフである場合における前記複数の連結スイッチ間の接続部と基準電位との間の容量の値は、前記複数の連結スイッチがオフである場合における前記ノードと前記基準電位との間の容量の値に対して±２０％の範囲内の値であるものである。 The solid-state imaging device according to the fifteenth aspect is any one of the first to fourteenth aspects, in which the number of the plurality of linking switches is two, and the value of the capacitance between the connection between the plurality of linking switches and the reference potential when the plurality of linking switches are off is within a range of ±20% of the value of the capacitance between the node and the reference potential when the plurality of linking switches are off.

第１６の態様による固体撮像素子は、前記第１乃至第１５のいずれかの態様において、前記複数の連結スイッチの数が２つであり、前記複数の連結スイッチがオフである場合における前記複数の連結スイッチ間の接続部を構成する配線の少なくとも一部の幅が前記画素ブロック内の他の配線の幅よりも広いこと、前記接続部にＭＯＳ容量が接続されていること、及び、前記各連結スイッチを構成しない拡散容量が前記接続部に接続されていること、のうちのいずれか１つ以上を満たすものである。 The solid-state imaging device according to the 16th aspect is any one of the first to 15th aspects, in which the number of the plurality of linking switches is two, the width of at least a part of the wiring constituting the connection between the plurality of linking switches when the plurality of linking switches are off is wider than the width of the other wiring in the pixel block, a MOS capacitance is connected to the connection, and a diffusion capacitance that does not constitute each of the linking switches is connected to the connection.

第１７の態様による固体撮像素子は、１つの光電変換部、第１のノード、及び、前記１つの光電変換部に対応して設けられ前記光電変換部から前記第１のノードに電荷を転送する１つの転送スイッチを有する複数の画素ブロックと、１つの前記画素ブロックの前記第１のノード及び他の１つの前記画素ブロックの前記第１のノードにそれぞれ対応する２つの第２のノードと、前記１つの画素ブロックの前記第１のノード及び前記他の１つの画素ブロックの前記第１のノードと前記２つの第２のノードとの間を、それぞれ電気的に接続及び切断する２つの第１のスイッチ部と、前記２つの第２のノード間を電気的に接続及び切断する第２のスイッチ部と、を備えたものである。 The solid-state imaging device according to the seventeenth aspect includes a plurality of pixel blocks each having one photoelectric conversion unit, a first node, and one transfer switch provided corresponding to the one photoelectric conversion unit and transferring electric charges from the photoelectric conversion unit to the first node, two second nodes corresponding to the first node of one of the pixel blocks and the first node of the other one of the pixel blocks, two first switch units electrically connecting and disconnecting the first node of the one pixel block and the first node of the other one pixel block and the two second nodes, respectively, and a second switch unit electrically connecting and disconnecting the two second nodes.

第１８の態様による固体撮像素子は、前記第１７の態様において、前記各第１のスイッチ部及び前記第２のスイッチ部を制御する制御部を備え、前記制御部は、第１の動作モードにおいて、前記１つの画素ブロックの前記第１のノードとこれに対応する前記第２のノードとの間を電気的に接続及び切断する前記第１のスイッチ部がオフするように、前記第１のスイッチ部を制御し、前記制御部は、第２の動作モードにおいて、前記各第１のスイッチ部及び前記第２のスイッチ部のうちの１つ以上の所定数のオン状態のスイッチ部が、前記１つの画素ブロックの前記第１のノードに対して電気的に接続された状態となるように、前記各第１のスイッチ部及び前記第２のスイッチ部を制御するものである。 The solid-state imaging device according to the 18th aspect is the 17th aspect, and includes a control unit that controls the first switch units and the second switch units, and the control unit controls the first switch units so that the first switch units that electrically connect and disconnect the first node of the one pixel block and the corresponding second node are turned off in a first operation mode, and the control unit controls the first switch units and the second switch units so that one or more predetermined number of the first switch units and the second switch units that are in an on state are electrically connected to the first node of the one pixel block in a second operation mode.

第１９の態様による固体撮像素子は、前記第１７の態様において、前記複数の画素ブロックのうちの３つ以上の画素ブロックの前記第１のノードと、これらの３つ以上の前記第１のノードにそれぞれ対応する３つ以上の前記第２のノードとの間を、それぞれ電気的に接続及び切断する３つ以上の前記第１のスイッチ部を備え、前記３つ以上の第２のノードが、複数の前記第２のスイッチ部により数珠繋ぎ状に接続されたものである。 The solid-state imaging device according to the 19th aspect is the 17th aspect, and includes three or more of the first switch units that electrically connect and disconnect the first nodes of three or more pixel blocks among the plurality of pixel blocks to three or more second nodes that respectively correspond to the three or more first nodes, and the three or more second nodes are connected in a daisy chain by a plurality of the second switch units.

第２０の態様による固体撮像素子は、前記第１９の態様において、前記各第１のスイッチ部及び前記各第２のスイッチ部を制御する制御部を備え、前記制御部は、第１の動作モードにおいて、前記３つ以上の画素ブロックのうちの１つの画素ブロックの前記第１のノードとこれに対応する前記第２のノードとの間を電気的に接続及び切断する前記第１のスイッチ部がオフするように、前記３つ以上の画素ブロックのうちの前記１つの画素ブロックの前記第１のスイッチ部を制御し、前記制御部は、第２の動作モードにおいて、前記各第１のスイッチ部及び前記各第２のスイッチ部のうちの１つ以上の所定数のオン状態のスイッチ部が、前記３つ以上の画素ブロックのうちの前記１つの画素ブロックの前記第１のノードに対して電気的に接続された状態となるように、前記各第１のスイッチ部及び前記各第２のスイッチ部を制御するものである。 The solid-state imaging device according to the 20th aspect is the 19th aspect, and includes a control unit that controls the first switch units and the second switch units, and the control unit controls the first switch unit of the one pixel block among the three or more pixel blocks so that the first switch unit that electrically connects and disconnects the first node of the one pixel block among the three or more pixel blocks and the second node corresponding thereto is turned off in a first operation mode, and the control unit controls the first switch unit and the second switch unit so that one or more predetermined number of on-state switch units among the first switch units and the second switch units are electrically connected to the first node of the one pixel block among the three or more pixel blocks in a second operation mode.

第２１の態様による固体撮像素子は、前記第１７乃至第２０のいずれかの態様において、前記各画素ブロックは、前記光電変換部及び前記転送スイッチをそれぞれ複数有するものである。 The solid-state imaging device according to the 21st aspect is any one of the 17th to 20th aspects, in which each of the pixel blocks has a plurality of the photoelectric conversion units and the transfer switches.

第２２の態様による固体撮像素子は、前記第２１の態様において、前記転送スイッチがトランジスタからなり、前記各画素ブロックにおいて、前記各転送スイッチのうちの１つの転送スイッチのソース又はドレインとなる拡散領域、及び、前記各転送スイッチのうちの他の１つの転送スイッチのソース又はドレインとなる拡散領域が、前記各光電変換部のうちの１つの光電変換部と前記各光電変換部のうちの他の１つの光電変換部との間に設けられた１つの拡散領域で兼用され、前記各画素ブロックにおいて、前記１つの転送スイッチのゲート電極は、前記１つの拡散領域の、前記１つの光電変換部の側に配置され、前記各画素ブロックにおいて、前記他の１つの転送スイッチのゲート電極は、前記１つの拡散領域の、前記他の１つの光電変換部の側に配置されたものである。 The solid-state imaging element according to the 22nd aspect is the 21st aspect, in which the transfer switches are made of transistors, and in each of the pixel blocks, a diffusion region serving as a source or drain of one of the transfer switches and a diffusion region serving as a source or drain of another of the transfer switches are shared by a single diffusion region provided between one of the photoelectric conversion units and another of the photoelectric conversion units, and in each of the pixel blocks, a gate electrode of the one transfer switch is disposed on the side of the one photoelectric conversion unit of the one diffusion region, and in each of the pixel blocks, a gate electrode of the other transfer switch is disposed on the side of the other photoelectric conversion unit of the one diffusion region.

第２３の態様による固体撮像素子は、第２１又は第２２の態様において、前記複数の光電変換部の数及び前記複数の転送スイッチの数が、それぞれ２つであるものである。 The solid-state imaging device according to the 23rd aspect is the 21st or 22nd aspect, in which the number of the plurality of photoelectric conversion units and the number of the plurality of transfer switches are each two.

第２４の態様による固体撮像素子は、前記第１７乃至第２３のいずれかの態様において、前記各第１のスイッチ部及び前記各第２のスイッチ部がオフ状態である場合における前記第２のノードと基準電位との間の容量の値は、前記第１のスイッチ部がオフ状態である場合における当該第１のノードと前記基準電位との間の容量の値に対して±２０％の範囲内の値であるものである。 The solid-state imaging device according to the 24th aspect is any one of the 17th to 23rd aspects, in which the value of the capacitance between the second node and the reference potential when each of the first switch units and each of the second switch units are in the off state is within a range of ±20% of the value of the capacitance between the first node and the reference potential when the first switch unit is in the off state.

第２５の態様による固体撮像素子は、前記第１７乃至第２４のいずれかの態様において、前記第２のノードに接続されている配線の少なくとも一部の幅が前記画素ブロック内の他の配線の幅よりも広いこと、前記第２のノードにＭＯＳ容量が接続されていること、及び、前記第１のスイッチ部及び前記第２のスイッチ部のいずれも構成しない拡散容量が前記第２のゲートに接続されていること、のうちのいずれか１つ以上を満たすものである。 The solid-state imaging device according to the 25th aspect is any one of the 17th to 24th aspects, and satisfies any one of the following: the width of at least a part of the wiring connected to the second node is wider than the width of other wiring in the pixel block; a MOS capacitance is connected to the second node; and a diffusion capacitance that is not part of either the first switch section or the second switch section is connected to the second gate.

第２６の態様による撮像装置は、前記第１乃至第２５のいずれかの態様による固体撮像素子を備えたものである。 The imaging device according to the 26th aspect is equipped with a solid-state imaging element according to any one of the first to 25th aspects.

第２７の態様による撮像装置は、前記第２、第３、第５、第６、第９、第１１、第１８及び第２０のいずれかの態様による固体撮像素子と、ＩＳＯ感度の設定値に応じて前記第１の動作モードと前記第２の動作モードとを切り替える制御手段と、を備えたものである。
前記課題を解決するための手段として、以下の各態様も提示する。第１の面による撮像素子は、光を電荷に変換する第１光電変換部と、光を電荷に変換する光電変換部であって、列方向において前記第１光電変換部の隣に配置される第２光電変換部と、前記第１光電変換部で変換された電荷が転送される第１拡散部と、前記第２光電変換部で変換された電荷が転送される第２拡散部と、前記第１拡散部に電気的に接続される第１トランジスタと、前記第２拡散部に電気的に接続される第２トランジスタとを備え、前記第１トランジスタと前記第２トランジスタとは、前記第１拡散部と前記第２拡散部とを電気的に接続する接続経路において直列に接続され、前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、前記第１拡散部から前記第１トランジスタまでの長さが前記第１トランジスタから前記第２トランジスタまでの長さよりも短くなるように配置されるものである。
第２の面による撮像素子は、前記第１の面による撮像素子において、前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、前記第１拡散部から前記第１トランジスタのゲートまでの長さが前記第１トランジスタのゲートから前記第２トランジスタのゲートまでの長さよりも短くなるように配置されるものである。
第３の面による撮像素子は、前記第１または第２の面による撮像素子において、前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、前記第２拡散部から前記第２トランジスタまでの長さが前記第２トランジスタから前記第１トランジスタまでの長さよりも短くなるように配置されるものである。
第４の面による撮像素子は、前記第３の面による撮像素子において、前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、前記第２拡散部から前記第２トランジスタのゲートまでの長さが前記第２トランジスタのゲートから前記第１トランジスタのゲートまでの長さよりも短くなるように配置されるものである。
第５の面による撮像素子は、前記第１乃至第４のいずれかの面による撮像素子において、前記第１拡散部と前記第１トランジスタとは、第１配線を介して電気的に接続され、前記第２拡散部と前記第２トランジスタとは、第２配線を介して電気的に接続され、前記第１トランジスタと前記第２トランジスタとは、第３配線を介して電気的に接続されるものである。
第６の面による撮像素子は、前記第５の面による撮像素子において、前記第１配線の長さは、前記接続経路において、前記第３配線の長さよりも短く、前記第２配線の長さは、前記接続経路において、前記第３配線の長さよりも短いものである。
第７の面による撮像素子は、前記第１乃至第６のいずれかの面による撮像素子において、前記第１拡散部と、所定電圧が供給される供給部とを電気的に接続するための第１リセットトランジスタと、前記第２拡散部と、前記供給部とを電気的に接続するための第２リセットトランジスタとを備えるものである。
第８の面による撮像素子は、前記第１乃至第６のいずれかの面による撮像素子において、前記第１拡散部の電圧をリセットする第１リセットトランジスタと、前記第２拡散部の電圧をリセットする第２リセットトランジスタとを備えるものである。
第９の面による撮像素子は、前記第７または第８の面による撮像素子において、前記第１トランジスタは、前記第１リセットトランジスタを形成する拡散部の少なくとも一部を用いて形成され、前記第２トランジスタは、前記第２リセットトランジスタを形成する拡散部の少なくとも一部を用いて形成されるものである。
第１０の面による撮像素子は、前記第７または第８の面による撮像素子において、前記第１トランジスタと前記第１リセットトランジスタとは、１つの拡散部の少なくとも一部を共有して形成され、前記第２トランジスタと前記第２リセットトランジスタとは、１つの拡散部の少なくとも一部を共有して形成されるものである。
第１１の面による撮像素子は、前記第７乃至第１０のいずれかの面による撮像素子において、前記第１拡散部に電気的に接続されるゲートを有する第１増幅トランジスタと、前記第２拡散部に電気的に接続されるゲートを有する第２増幅トランジスタとを備えるものである。
第１２の面による撮像素子は、前記第１１の面による撮像素子において、前記第１増幅トランジスタのゲート幅は、前記第１トランジスタのゲート幅よりも大きく、前記第２増幅トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも大きいものである。
第１３の面による撮像素子は、前記第１１または第１２の面による撮像素子において、前記第１増幅トランジスタのゲート幅は、前記第１リセットトランジスタのゲート幅よりも大きく、前記第２増幅トランジスタのゲート幅は、前記第２リセットトランジスタのゲート幅よりも大きいものである。
第１４の面による撮像素子は、前記第１１乃至第１３のいずれかの面による撮像素子において、前記第１増幅トランジスタのゲート長は、前記第１トランジスタのゲート長よりも大きく、前記第２増幅トランジスタのゲート長は、前記第２トランジスタのゲート長よりも大きいものである。
第１５の面による撮像素子は、前記第１１乃至第１４のいずれかの面による撮像素子において、前記第１増幅トランジスタのゲート長は、前記第１リセットトランジスタのゲート長よりも大きく、前記第２増幅トランジスタのゲート長は、前記第２リセットトランジスタのゲート長よりも大きいものである。
第１６の面による撮像素子は、前記第１１乃至第１５のいずれかの面による撮像素子において、前記第１増幅トランジスタに電気的に接続される第１選択トランジスタと、前記第２増幅トランジスタに電気的に接続される第２選択トランジスタとを備えるものである。
第１７の面による撮像素子は、前記第１６の面による撮像素子において、前記第１増幅トランジスタのゲート幅は、前記第１選択トランジスタのゲート幅よりも大きく、前記第２増幅トランジスタのゲート幅は、前記第２選択トランジスタのゲート幅よりも大きいものである。
第１８の面による撮像素子は、前記第１６または第１７の面による撮像素子において、前記第１増幅トランジスタのゲート長は、前記第１選択トランジスタのゲート長よりも大きく、前記第２増幅トランジスタのゲート長は、前記第２選択トランジスタのゲート長よりも大きいものである。
第１９の面による撮像素子は、前記第１６乃至第１８のいずれかの面による撮像素子において、前記第１増幅トランジスタは、前記第１選択トランジスタを形成する拡散部の少なくとも一部を用いて形成され、前記第２増幅トランジスタは、前記第２選択トランジスタを形成する拡散部の少なくとも一部を用いて形成されるものである。
第２０の面による撮像素子は、前記第１６乃至第１８のいずれかの面による撮像素子において、前記第１増幅トランジスタと前記第１選択トランジスタとは、１つの拡散部の少なくとも一部を共有して形成され、前記第２増幅トランジスタと前記第２選択トランジスタとは、１つの拡散部の少なくとも一部を共有して形成されるものである。
第２１の面による撮像素子は、前記第１乃至第６のいずれかの面による撮像素子において、前記第１拡散部に電気的に接続されるゲートを有する第１増幅トランジスタと、前記第２拡散部に電気的に接続されるゲートを有する第２増幅トランジスタとを備えるものである。
第２２の面による撮像素子は、前記第２１の面による撮像素子において、前記第１増幅トランジスタのゲート幅は、前記第１トランジスタのゲート幅よりも大きく、前記第２増幅トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも大きいものである。
第２３の面による撮像素子は、前記第２１または第２２の面による撮像素子において、前記第１増幅トランジスタのゲート長は、前記第１トランジスタのゲート長よりも大きく、前記第２増幅トランジスタのゲート長は、前記第２トランジスタのゲート長よりも大きいものである。
第２４の面による撮像素子は、前記第２１乃至第２３のいずれかの面による撮像素子において、前記第１増幅トランジスタに電気的に接続される第１選択トランジスタと、前記第２増幅トランジスタに電気的に接続される第２選択トランジスタとを備えるものである。
第２５の面による撮像素子は、前記第２４の面による撮像素子において、前記第１増幅トランジスタのゲート幅は、前記第１選択トランジスタのゲート幅よりも大きく、前記第２増幅トランジスタのゲート幅は、前記第２選択トランジスタのゲート幅よりも大きいものである。
第２６の面による撮像素子は、前記第２４または第２５の面による撮像素子において、前記第１増幅トランジスタのゲート長は、前記第１選択トランジスタのゲート長よりも大きく、前記第２増幅トランジスタのゲート長は、前記第２選択トランジスタのゲート長よりも大きいものである。
第２７の面による撮像素子は、前記第２４乃至第２６のいずれかの面による撮像素子において、前記第１増幅トランジスタは、前記第１選択トランジスタを形成する拡散部の少なくとも一部を用いて形成され、前記第２増幅トランジスタは、前記第２選択トランジスタを形成する拡散部の少なくとも一部を用いて形成されるものである。
第２８の面による撮像素子は、前記第２４乃至第２６のいずれかの面による撮像素子において、前記第１増幅トランジスタと前記第１選択トランジスタとは、１つの拡散部の少なくとも一部を共有して形成され、前記第２増幅トランジスタと前記第２選択トランジスタとは、１つの拡散部の少なくとも一部を共有して形成されるものである。
第２９の面による撮像素子は、前記第１乃至第２８のいずれかの面による撮像素子において、前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、第３トランジスタを介して電気的に接続されるものである。
第３０の面による撮像素子は、前記第２９の面による撮像素子において、前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、前記接続経路において、直列に接続されるものである。
第３１の面による撮像素子は、前記第１乃至第２８のいずれかの面による撮像素子において、前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、直列に接続された複数のトランジスタを介して電気的に接続されるものである。
第３２の面による撮像素子は、前記第１乃至第３１のいずれかの面による撮像素子において、光を電荷に変換する光電変換部であって、前記第１光電変換部の隣に配置される第３光電変換部と、光を電荷に変換する光電変換部であって、前記第２光電変換部の隣に配置される第４光電変換部とを備え、前記第１拡散部は、前記第３光電変換部で変換された電荷が転送され、前記第２拡散部は、前記第４光電変換部で変換された電荷が転送されるものである。
第３３の面による撮像素子は、前記第３２の面による撮像素子において、前記第３光電変換部は、前記列方向において前記第１光電変換部の隣に配置され、前記第４光電変換部は、前記列方向において前記第２光電変換部の隣に配置されるものである。
第３４の面による撮像素子は、前記第３２または第３３の面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１転送トランジスタと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２転送トランジスタと、前記第３光電変換部で変換された電荷を前記第１拡散部に転送する第３転送トランジスタと、前記第４光電変換部で変換された電荷を前記第２拡散部に転送する第４転送トランジスタとを備えるものである。
第３５の面による撮像素子は、前記第３４の面による撮像素子において、前記第１転送トランジスタと前記第３転送トランジスタとは、前記第１光電変換部から前記第１拡散部に前記第１光電変換部で変換された電荷を転送する方向と、前記第３光電変換部から前記第１拡散部に前記第３光電変換部で変換された電荷を転送する方向とが異なる方向になるように配置され、前記第２転送トランジスタと前記第４転送トランジスタとは、前記第２光電変換部から前記第２拡散部に前記第２光電変換部で変換された電荷を転送する方向と、前記第４光電変換部から前記第２拡散部に前記第４光電変換部で変換された電荷を転送する方向とが異なる方向になるように配置されるものである。
第３６の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて前記第１トランジスタがオフになるように制御し、前記第２タイミングにおいて前記第２トランジスタがオフになるように制御するものである。
第３７の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御するものである。
第３８の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御するものである。
第３９の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御するものである。
第４０の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて前記第１トランジスタがオフになるように制御し、前記第２タイミングにおいて前記第２トランジスタがオフになるように制御する第１モードと、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第２モードとのうちいずれか一方のモードを実行するものである。
第４１の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御する第１モードと、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第２モードとのうちいずれか一方のモードを実行するものである。
第４２の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて前記第１トランジスタがオフになるように制御し、前記第２タイミングにおいて前記第２トランジスタがオフになるように制御する第１モードと、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第２モードとのうちいずれか一方のモードを実行するものである。
第４３の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御する第１モードと、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第２モードとのうちいずれか一方のモードを実行するものである。
第４４の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第１モードと前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第２モードとのうちいずれか一方のモードを実行するものである。
第４５の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて前記第１トランジスタがオフになるように制御し、前記第２タイミングにおいて前記第２トランジスタがオフになるように制御する第１モードと、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第２モードと、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第３モードとのうちいずれか一方のモードを実行するものである。
第４６の面による撮像素子は、前記第１乃至第３５のいずれかの面による撮像素子において、前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、前記制御部は、前記第１タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御する第１モードと、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第２モードと、前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第３モードとのうちいずれか一方のモードを実行するものである。
第４７の面による撮像装置は、前記第１乃至第４６のいずれかの面による撮像素子を備えるものである。
第４８の面による撮像装置は、前記第４７の面による撮像装置において、前記撮像素子を制御する撮像制御部を備えるものである。
第４９の面による撮像装置は、前記第４８の面による撮像装置において、前記撮像制御部は、前記第１トランジスタの動作と前記第２トランジスタの動作とを制御するものである。
第５０の面による撮像装置は、前記第４９の面による撮像装置において、前記撮像制御部は、設定されたＩＳＯ感度に基づいて前記第１トランジスタの動作と前記第２トランジスタの動作とを制御するものである。 An imaging device according to a 27th aspect includes a solid-state imaging element according to any one of the second, third, fifth, sixth, ninth, eleventh, eighteenth and twentieth aspects, and a control means for switching between the first operating mode and the second operating mode depending on the set value of ISO sensitivity.
As a means for solving the above problems, the following aspects are also presented: The imaging element according to the first surface includes a first photoelectric conversion unit that converts light into electric charges, a second photoelectric conversion unit that converts light into electric charges and is disposed adjacent to the first photoelectric conversion unit in the column direction, a first diffusion unit to which the electric charges converted by the first photoelectric conversion unit are transferred, a second diffusion unit to which the electric charges converted by the second photoelectric conversion unit are transferred, a first transistor electrically connected to the first diffusion unit, and a second transistor electrically connected to the second diffusion unit, the first transistor and the second transistor are connected in series in a connection path that electrically connects the first diffusion unit and the second diffusion unit, and the first transistor and the second transistor are disposed such that a length from the first diffusion unit to the first transistor is shorter than a length from the first transistor to the second transistor in the connection path.
The second surface imaging element is an imaging element based on the first surface, in which the first transistor and the second transistor are arranged in the connection path such that the length from the first diffusion portion to the gate of the first transistor is shorter than the length from the gate of the first transistor to the gate of the second transistor.
An imaging element with a third surface is an imaging element with the first or second surface, in which the first transistor and the second transistor are arranged in the connection path such that the length from the second diffusion portion to the second transistor is shorter than the length from the second transistor to the first transistor.
The fourth surface imaging element is an imaging element based on the third surface, in which the first transistor and the second transistor are arranged in the connection path such that the length from the second diffusion portion to the gate of the second transistor is shorter than the length from the gate of the second transistor to the gate of the first transistor.
An imaging element having a fifth surface is an imaging element having any one of the first to fourth surfaces, in which the first diffusion portion and the first transistor are electrically connected via a first wiring, the second diffusion portion and the second transistor are electrically connected via a second wiring, and the first transistor and the second transistor are electrically connected via a third wiring.
The imaging element with a sixth surface is an imaging element with the fifth surface, in which the length of the first wiring is shorter than the length of the third wiring in the connection path, and the length of the second wiring is shorter than the length of the third wiring in the connection path.
An imaging element according to a seventh aspect is an imaging element according to any one of the first to sixth aspects, comprising a first reset transistor for electrically connecting the first diffusion portion to a supply portion to which a predetermined voltage is supplied, and a second reset transistor for electrically connecting the second diffusion portion to the supply portion.
An imaging element having an eighth surface is an imaging element having any one of the first to sixth surfaces, and further includes a first reset transistor that resets the voltage of the first diffusion portion, and a second reset transistor that resets the voltage of the second diffusion portion.
An imaging element having a ninth surface is an imaging element having the seventh or eighth surface, in which the first transistor is formed using at least a part of a diffusion portion that forms the first reset transistor, and the second transistor is formed using at least a part of a diffusion portion that forms the second reset transistor.
An imaging element according to a tenth surface is an imaging element according to the seventh or eighth surface, wherein the first transistor and the first reset transistor are formed so as to share at least a portion of a single diffusion region, and the second transistor and the second reset transistor are formed so as to share at least a portion of a single diffusion region.
An imaging element according to an eleventh surface is an imaging element according to any one of the seventh to tenth surfaces, comprising a first amplifying transistor having a gate electrically connected to the first diffusion portion, and a second amplifying transistor having a gate electrically connected to the second diffusion portion.
The imaging element having a 12th surface is an imaging element having the 11th surface, wherein the gate width of the first amplifying transistor is larger than the gate width of the first transistor, and the gate width of the second amplifying transistor is larger than the gate width of the second transistor.
An imaging element having a thirteenth surface is an imaging element having the eleventh or twelfth surface, in which the gate width of the first amplifying transistor is larger than the gate width of the first reset transistor, and the gate width of the second amplifying transistor is larger than the gate width of the second reset transistor.
An imaging element having a 14th surface is an imaging element having any one of the 11th to 13th surfaces, in which the gate length of the first amplifying transistor is greater than the gate length of the first transistor, and the gate length of the second amplifying transistor is greater than the gate length of the second transistor.
An imaging element having a 15th surface is an imaging element having any one of the 11th to 14th surfaces, in which the gate length of the first amplifying transistor is greater than the gate length of the first reset transistor, and the gate length of the second amplifying transistor is greater than the gate length of the second reset transistor.
An imaging element having a 16th surface is an imaging element having any one of the 11th to 15th surfaces, and is provided with a first selection transistor electrically connected to the first amplification transistor, and a second selection transistor electrically connected to the second amplification transistor.
The imaging element having a 17th surface is the imaging element having the 16th surface, wherein the gate width of the first amplifying transistor is larger than the gate width of the first selection transistor, and the gate width of the second amplifying transistor is larger than the gate width of the second selection transistor.
An imaging element having an 18th surface is an imaging element having the 16th or 17th surface, in which the gate length of the first amplifying transistor is greater than the gate length of the first selection transistor, and the gate length of the second amplifying transistor is greater than the gate length of the second selection transistor.
An imaging element having a 19th surface is an imaging element having any of the 16th to 18th surfaces, wherein the first amplifying transistor is formed using at least a part of a diffusion portion that forms the first selection transistor, and the second amplifying transistor is formed using at least a part of a diffusion portion that forms the second selection transistor.
An imaging element having a 20th surface is an imaging element having any of the 16th to 18th surfaces, in which the first amplifying transistor and the first selection transistor are formed so as to share at least a portion of a single diffusion region, and the second amplifying transistor and the second selection transistor are formed so as to share at least a portion of a single diffusion region.
The imaging element having the 21st surface is an imaging element having any one of the 1st to 6th surfaces, and includes a first amplifying transistor having a gate electrically connected to the first diffusion portion, and a second amplifying transistor having a gate electrically connected to the second diffusion portion.
The imaging element having the 22nd surface is an imaging element having the 21st surface, wherein the gate width of the first amplifying transistor is larger than the gate width of the first transistor, and the gate width of the second amplifying transistor is larger than the gate width of the second transistor.
An imaging element having a 23rd surface is an imaging element having the 21st or 22nd surface, in which the gate length of the first amplifying transistor is greater than the gate length of the first transistor, and the gate length of the second amplifying transistor is greater than the gate length of the second transistor.
An imaging element having a 24th surface is an imaging element having any of the 21st to 23rd surfaces, and is provided with a first selection transistor electrically connected to the first amplification transistor, and a second selection transistor electrically connected to the second amplification transistor.
The imaging element having the 25th surface is an imaging element having the 24th surface, wherein the gate width of the first amplifying transistor is larger than the gate width of the first selection transistor, and the gate width of the second amplifying transistor is larger than the gate width of the second selection transistor.
An imaging element having a 26th surface is an imaging element having the 24th or 25th surface, in which the gate length of the first amplifying transistor is greater than the gate length of the first selection transistor, and the gate length of the second amplifying transistor is greater than the gate length of the second selection transistor.
An imaging element having a 27th surface is an imaging element having any one of the 24th to 26th surfaces, wherein the first amplifying transistor is formed using at least a part of a diffusion portion that forms the first selection transistor, and the second amplifying transistor is formed using at least a part of a diffusion portion that forms the second selection transistor.
An imaging element having a 28th surface is an imaging element having any one of the 24th to 26th surfaces, in which the first amplifying transistor and the first selection transistor are formed so as to share at least a portion of a single diffusion region, and the second amplifying transistor and the second selection transistor are formed so as to share at least a portion of a single diffusion region.
An imaging element having a 29th surface is an imaging element having any one of the 1st to 28th surfaces, in which the first transistor and the second transistor are electrically connected in the connection path via a third transistor.
An image pickup element according to a 30th surface is the image pickup element according to the 29th surface, in which the first transistor, the second transistor and the third transistor are connected in series in the connection path.
An imaging element having a 31st surface is an imaging element having any one of the 1st to 28th surfaces, in which the first transistor and the second transistor are electrically connected in the connection path via a plurality of transistors connected in series.
The imaging element having the 32nd surface is an imaging element having any one of the 1st to 31st surfaces, and includes a third photoelectric conversion unit that converts light into electric charges and is arranged adjacent to the first photoelectric conversion unit, and a fourth photoelectric conversion unit that converts light into electric charges and is arranged adjacent to the second photoelectric conversion unit, wherein the first diffusion unit transfers the electric charges converted by the third photoelectric conversion unit, and the second diffusion unit transfers the electric charges converted by the fourth photoelectric conversion unit.
The imaging element having the 33rd surface is an imaging element having the 32nd surface, wherein the third photoelectric conversion unit is arranged next to the first photoelectric conversion unit in the column direction, and the fourth photoelectric conversion unit is arranged next to the second photoelectric conversion unit in the column direction.
The imaging element having the 34th surface is an imaging element having the 32nd or 33rd surface, and includes a first transfer transistor that transfers the charges converted in the first photoelectric conversion unit to the first diffusion unit, a second transfer transistor that transfers the charges converted in the second photoelectric conversion unit to the second diffusion unit, a third transfer transistor that transfers the charges converted in the third photoelectric conversion unit to the first diffusion unit, and a fourth transfer transistor that transfers the charges converted in the fourth photoelectric conversion unit to the second diffusion unit.
The imaging element with the 35th surface is an imaging element with the 34th surface, in which the first transfer transistor and the third transfer transistor are arranged so that a direction in which the charges converted by the first photoelectric conversion unit are transferred from the first photoelectric conversion unit to the first diffusion unit is different from a direction in which the charges converted by the third photoelectric conversion unit are transferred from the third photoelectric conversion unit to the first diffusion unit, and the second transfer transistor and the fourth transfer transistor are arranged so that a direction in which the charges converted by the second photoelectric conversion unit are transferred from the second photoelectric conversion unit to the second diffusion unit is different from a direction in which the charges converted by the fourth photoelectric conversion unit are transferred from the fourth photoelectric conversion unit to the second diffusion unit.
The imaging element having the 36th surface is an imaging element having any of the 1st to 35th surfaces, and is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit controls so that the first transistor is turned off at the first timing, and controls so that the second transistor is turned off at the second timing.
The imaging element having the 37th surface is an imaging element having any of the 1st to 35th surfaces, and is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit controls so that at the first timing, the first transistor is off and the second transistor is off, and at the second timing, the control unit controls so that the first transistor is off and the second transistor is off.
The imaging element having the 38th surface is an imaging element having any of the 1st to 35th surfaces, and is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit controls so that at the first timing, the first transistor is on and the second transistor is off, and at the second timing, the control unit controls so that the first transistor is off and the second transistor is on.
The imaging element according to the 39th surface is an imaging element according to any one of the 1st to 35th surfaces, and is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit controls so that at the first timing, the first transistor is on and the second transistor is on, and at the second timing, the first transistor is on and the second transistor is on.
The imaging element according to the 40th surface is an imaging element according to any one of the 1st to 35th surfaces, and is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit executes either one of a first mode in which the first transistor is controlled to be off at the first timing and the second transistor is controlled to be off at the second timing, and a second mode in which the first transistor is controlled to be on and the second transistor is off at the first timing and the first transistor is off and the second transistor is on at the second timing.
The imaging element of the 41st surface is an imaging element of any of the 1st to 35th surfaces, and is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit executes either one of a first mode in which, at the first timing, the first transistor is off and the second transistor is off, and at the second timing, the first transistor is off and the second transistor is off, and a second mode in which, at the first timing, the first transistor is on and the second transistor is off, and at the second timing, the first transistor is off and the second transistor is on.
The imaging element having the 42nd surface is an imaging element having any of the 1st to 35th surfaces, and is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit executes either one of a first mode in which the control unit controls so that the first transistor is off at the first timing and so that the second transistor is off at the second timing, and a second mode in which the control unit controls so that the first transistor is on and the second transistor is on at the first timing and so that the first transistor is on and the second transistor is on at the second timing.
The imaging element according to the 43rd surface, in an imaging element according to any of the 1st to 35th surfaces, is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit executes either one of a first mode in which, at the first timing, the first transistor is off and the second transistor is off, and at the second timing, the first transistor is off and the second transistor is off, and a second mode in which, at the first timing, the first transistor is on and the second transistor is on, and at the second timing, the first transistor is on and the second transistor is on.
The imaging element according to the 44th surface, in an imaging element according to any of the 1st to 35th surfaces, is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit executes either one of a first mode in which, at the first timing, the first transistor is controlled to be on and the second transistor is controlled to be off, and at the second timing, the first transistor is controlled to be off and the second transistor is controlled to be on, and a second mode in which, at the first timing, the first transistor is controlled to be on and the second transistor is controlled to be on, and at the second timing, the first transistor is controlled to be on and the second transistor is controlled to be on.
The imaging element according to the 45th surface, in an imaging element according to any of the 1st to 35th surfaces, is provided with a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit executes one of a first mode in which the control unit controls so that the first transistor is off at the first timing and so that the second transistor is off at the second timing, a second mode in which the control unit controls so that the first transistor is on and the second transistor is off at the first timing and so that the first transistor is off and the second transistor is on at the second timing, and a third mode in which the control unit controls so that the first transistor is on and the second transistor is on at the first timing and so that the first transistor is on and the second transistor is on at the second timing.
The imaging element according to the 46th surface, in the imaging element according to any of the 1st to 35th surfaces, includes a control unit that controls so that a first timing at which the charge converted in the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted in the second photoelectric conversion unit is transferred to the second diffusion unit are different timings, and the control unit executes one of a first mode in which the control unit controls so that the first transistor is off and the second transistor is off at the first timing and so that the first transistor is off and the second transistor is off at the second timing, a second mode in which the control unit controls so that the first transistor is on and the second transistor is off at the first timing and so that the first transistor is off and the second transistor is on at the second timing, and a third mode in which the control unit controls so that the first transistor is on and the second transistor is on at the first timing and so that the first transistor is on and the second transistor is on at the second timing.
The imaging device according to the 47th aspect includes an imaging element according to any one of the 1st to 46th aspects.
An imaging device according to a 48th aspect is the imaging device according to the 47th aspect, further comprising an imaging control unit that controls the imaging element.
An imaging device according to a forty-ninth aspect is the imaging device according to the forty-eighth aspect, wherein the imaging control unit controls an operation of the first transistor and an operation of the second transistor.
An imaging device according to a 50th aspect is the imaging device according to the 49th aspect, wherein the imaging control unit controls the operation of the first transistor and the operation of the second transistor based on a set ISO sensitivity.

本発明によれば、ダイナミックレンジを拡大させることができるとともに、高感度読出し時のＳＮ比を向上させることができる固体撮像素子、及び、これを用いた撮像装置を提供することができる。 The present invention provides a solid-state imaging element that can expand the dynamic range and improve the signal-to-noise ratio during high-sensitivity readout, and an imaging device using the same.

本発明の第１の実施の形態による電子カメラを模式的に示す概略ブロック図である。1 is a schematic block diagram showing an electronic camera according to a first embodiment of the present invention; 図１中の固体撮像素子の概略構成を示す回路図である。2 is a circuit diagram showing a schematic configuration of a solid-state imaging element in FIG. 1 . 図２中の３つの画素ブロックの付近を拡大して示す回路図である。3 is an enlarged circuit diagram showing the vicinity of three pixel blocks in FIG. 2. FIG. 図３に示す３つの画素ブロックの付近を模式的に示す概略平面図である。4 is a schematic plan view showing the vicinity of the three pixel blocks shown in FIG. 3; FIG. 図４中の１つの画素ブロックの付近を拡大して示す概略平面図である。5 is a schematic plan view showing an enlarged view of one pixel block and its vicinity in FIG. 4. 図２に示す固体撮像素子の所定の動作モードを示すタイミングチャートである。3 is a timing chart showing a predetermined operation mode of the solid-state imaging device shown in FIG. 2 . 図２に示す固体撮像素子の他の動作モードを示すタイミングチャートである。3 is a timing chart showing another operation mode of the solid-state imaging device shown in FIG. 2 . 図２に示す固体撮像素子の更に他の動作モードを示すタイミングチャートである。3 is a timing chart showing still another operation mode of the solid-state imaging device shown in FIG. 2 . 比較例による固体撮像素子の３つの画素ブロックの付近を示す回路図である。1 is a circuit diagram showing the vicinity of three pixel blocks of a solid-state imaging device according to a comparative example; 図９に示す３つの画素ブロックの付近を模式的に示す概略平面図である。10 is a schematic plan view showing the vicinity of the three pixel blocks shown in FIG. 9 . 本発明の第２の実施の形態による電子カメラの固体撮像素子の３つの画素ブロックの付近を示す回路図である。FIG. 11 is a circuit diagram showing the vicinity of three pixel blocks of a solid-state imaging device of an electronic camera according to a second embodiment of the present invention. 図１１に示す３つの画素ブロックの付近を模式的に示す概略平面図である。12 is a schematic plan view showing the vicinity of the three pixel blocks shown in FIG. 11 . 本発明の第３の実施の形態による電子カメラの固体撮像素子の概略構成を示す回路図である。FIG. 11 is a circuit diagram showing a schematic configuration of a solid-state imaging element of an electronic camera according to a third embodiment of the present invention. 本発明の第４の実施の形態による電子カメラの固体撮像素子の概略構成を示す回路図である。FIG. 13 is a circuit diagram showing a schematic configuration of a solid-state imaging element of an electronic camera according to a fourth embodiment of the present invention. 図１４中の４つの画素ブロックの付近を拡大して示す回路図である。FIG. 15 is an enlarged circuit diagram showing the vicinity of four pixel blocks in FIG. 14. 図１４に示す固体撮像素子の所定の動作モードを示すタイミングチャートである。15 is a timing chart showing a predetermined operation mode of the solid-state imaging device shown in FIG. 14. 図１４に示す固体撮像素子の他の動作モードを示すタイミングチャートである。15 is a timing chart showing another operation mode of the solid-state imaging device shown in FIG. 14 . 図１４に示す固体撮像素子の更に他の動作モードを示すタイミングチャートである。15 is a timing chart showing still another operation mode of the solid-state imaging device shown in FIG. 14 . 図１４に示す固体撮像素子の更に他の動作モードを示すタイミングチャートである。15 is a timing chart showing still another operation mode of the solid-state imaging device shown in FIG. 14 . 図１４に示す固体撮像素子の更に他の動作モードを示すタイミングチャートである。15 is a timing chart showing still another operation mode of the solid-state imaging device shown in FIG. 14 . 本発明の第５の実施の形態による電子カメラの固体撮像素子の概略構成を示す回路図である。FIG. 13 is a circuit diagram showing a schematic configuration of a solid-state imaging element of an electronic camera according to a fifth embodiment of the present invention.

以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。 The solid-state imaging element and imaging device according to the present invention will be described below with reference to the drawings.

［第１の実施の形態］
図１は、本発明の第１の実施の形態による電子カメラ１を模式的に示す概略ブロック図である。 [First embodiment]
FIG. 1 is a schematic block diagram showing an electronic camera 1 according to a first embodiment of the present invention.

本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラや、動画を撮像するビデオカメラ等の電子カメラなどの種々の撮像装置に適用することができる。 The electronic camera 1 according to this embodiment is configured as, for example, a single-lens reflex digital camera, but the imaging device according to the present invention is not limited to this and can be applied to various imaging devices such as other electronic cameras such as compact cameras, electronic cameras mounted on mobile phones, and electronic cameras such as video cameras that capture moving images.

電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部３によってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子４の撮像面が配置される。 A photographing lens 2 is attached to the electronic camera 1. The focus and aperture of this photographing lens 2 are driven by a lens control unit 3. The imaging surface of a solid-state imaging device 4 is disposed in the image space of this photographing lens 2.

固体撮像素子４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。通常の本撮影時（静止画撮影時）などでは、撮像制御部５は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、所定の読み出し動作を行うように固体撮像素子４を制御する。また、電子ビューファインダーモード時や動画撮影時などでは、撮像制御部５は、例えばいわゆるローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子４を制御する。これらのとき、撮像制御部５は、後述するように、ＩＳＯ感度の設定値に応じて、後述する各動作モードの読み出し動作を行うように、固体撮像素子４を制御する。デジタル信号処理部６は、固体撮像素子４から出力されるデジタルの画像信号に対して、デジタル増幅、色補間処理、ホワイトバランス処理などの画像処理等を行う。デジタル信号処理部６による処理後の画像信号は、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部３、撮像制御部５、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部１４が接続される。操作部１４によって、ＩＳＯ感度を設定することができるようになっている。記録部１１には記録媒体１１ａが着脱自在に装着される。 The solid-state imaging element 4 is driven by the command of the imaging control unit 5 and outputs a digital image signal. During normal shooting (still image shooting), the imaging control unit 5 controls the solid-state imaging element 4 to perform a predetermined readout operation after exposing the image with a mechanical shutter (not shown) after a so-called global reset in which all pixels are reset at the same time. In addition, during electronic viewfinder mode or video shooting, the imaging control unit 5 controls the solid-state imaging element 4 to perform a predetermined readout operation while performing a so-called rolling electronic shutter. At these times, the imaging control unit 5 controls the solid-state imaging element 4 to perform a readout operation in each operation mode described later according to the ISO sensitivity setting value, as described later. The digital signal processing unit 6 performs image processing such as digital amplification, color interpolation processing, and white balance processing on the digital image signal output from the solid-state imaging element 4. The image signal processed by the digital signal processing unit 6 is temporarily stored in the memory 7. The memory 7 is connected to the bus 8. Also connected to the bus 8 are the lens control unit 3, the imaging control unit 5, the CPU 9, the display unit 10 such as a liquid crystal display panel, the recording unit 11, the image compression unit 12, and the image processing unit 13. The CPU 9 is connected to an operation unit 14 such as a release button. The operation unit 14 allows the ISO sensitivity to be set. A recording medium 11a is detachably attached to the recording unit 11.

電子カメラ１内のＣＰＵ９は、操作部１４の操作により電子ビューファインダーモードや動画撮影や通常の本撮影（静止画撮影）などが指示されると、それに合わせて撮像制御部５を駆動する。このとき、レンズ制御部３によって、フォーカスや絞りが適宜調整される。固体撮像素子４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。固体撮像素子４からのデジタルの画像信号は、デジタル信号処理部６で処理された後に、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時にはその画像信号を表示部１０に画像表示させ、動画撮影時にはその画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、固体撮像素子４からのデジタルの画像信号がデジタル信号処理部６で処理されてメモリ７に蓄積された後に、操作部１４の指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。 When the electronic viewfinder mode, video shooting, or normal main shooting (still image shooting) is instructed by the operation of the operation unit 14, the CPU 9 in the electronic camera 1 drives the imaging control unit 5 accordingly. At this time, the focus and aperture are appropriately adjusted by the lens control unit 3. The solid-state imaging element 4 is driven by the command of the imaging control unit 5 to output a digital image signal. The digital image signal from the solid-state imaging element 4 is stored in the memory 7 after being processed by the digital signal processing unit 6. The CPU 9 displays the image signal on the display unit 10 in the electronic viewfinder mode, and records the image signal in the recording medium 11a during video shooting. In the case of normal main shooting (still image shooting), the CPU 9 performs the desired processing in the image processing unit 13 or image compression unit 12 as necessary based on the command of the operation unit 14 after the digital image signal from the solid-state imaging element 4 is processed by the digital signal processing unit 6 and stored in the memory 7, and has the recording unit 11 output the processed signal and record it on the recording medium 11a.

図２は、図１中の固体撮像素子４の概略構成を示す回路図である。図３は、図２中の列方向に順次並んだ３つの画素ブロックＢＬの付近を拡大して示す回路図である。図４は、図３に示す３つの画素ブロックＢＬの付近を模式的に示す概略平面図である。図５は、図４中の１つの画素ブロックＢＬの付近を拡大して示す概略平面図である。本実施の形態では、固体撮像素子４は、ＣＭＯＳ型の固体撮像素子として構成されているが、これに限らず、例えば、他のＸＹアドレス型固体撮像素子として構成してもよい。 Figure 2 is a circuit diagram showing a schematic configuration of the solid-state imaging element 4 in Figure 1. Figure 3 is a circuit diagram showing an enlarged view of the vicinity of three pixel blocks BL arranged in sequence in the column direction in Figure 2. Figure 4 is a schematic plan view showing a schematic view of the vicinity of the three pixel blocks BL shown in Figure 3. Figure 5 is a schematic plan view showing an enlarged view of the vicinity of one pixel block BL in Figure 4. In this embodiment, the solid-state imaging element 4 is configured as a CMOS type solid-state imaging element, but is not limited to this and may be configured as, for example, another XY address type solid-state imaging element.

固体撮像素子４は、図２乃至図４に示すように、Ｎ行Ｍ列に２次元マトリクス状に配置されそれぞれ２つの画素ＰＸ（ＰＸＡ，ＰＸＢ）を有する画素ブロックＢＬと、画素ブロックＢＬの１つ当たり複数の連結スイッチとしての連結トランジスタＳＷａ，ＳＷｂと、垂直走査回路２１と、画素ブロックＢＬの行毎に設けられた制御線２２～２７と、画素ＰＸの列毎に（画素ブロックＢＬの列毎に）設けられ対応する列の画素ＰＸ（画素ブロックＢＬ）からの信号を受け取る複数の（Ｍ本の）垂直信号線２８と、各垂直信号線２８に設けられた定電流源２９と、各垂直信号線２８に対応して設けられたカラムアンプ３０、ＣＤＳ回路（相関２重サンプリング回路）３１及びＡ／Ｄ変換器３２と、水平読み出し回路３３とを有している。 As shown in Figures 2 to 4, the solid-state imaging element 4 has pixel blocks BL arranged in a two-dimensional matrix of N rows and M columns, each having two pixels PX (PXA, PXB), multiple connection transistors SWa, SWb as connection switches for each pixel block BL, a vertical scanning circuit 21, control lines 22 to 27 provided for each row of the pixel blocks BL, multiple (M) vertical signal lines 28 provided for each column of pixels PX (for each column of the pixel blocks BL) and receiving signals from the pixels PX (pixel blocks BL) of the corresponding columns, a constant current source 29 provided for each vertical signal line 28, a column amplifier 30, a CDS circuit (correlated double sampling circuit) 31, an A/D converter 32, and a horizontal readout circuit 33, all of which are provided corresponding to each vertical signal line 28.

なお、カラムアンプ３０として、アナログ増幅器を用いてもよいし、いわゆるスイッチトキャパシタアンプを用いてもよい。また、カラムアンプ３０は、必ずしも設けなくてもよい。 The column amplifier 30 may be an analog amplifier or a so-called switched capacitor amplifier. Also, the column amplifier 30 does not necessarily have to be provided.

図面表記の便宜上、図２ではＭ＝２として示しているが、列数Ｍは実際にはより多くの任意の数にされる。また、行数Ｎも限定されない。画素ブロックＢＬを行毎に区別する場合、ｊ行目の画素ブロックＢＬは符号ＢＬ（ｊ）で示す。この点は、他の要素や後述する制御信号についても同様である。図２及び図３には、３行に渡るｎ－１行目乃至ｎ＋１行目の画素ブロックＢＬ（ｎ－１）～ＢＬ（ｎ＋１）が示されている。 For convenience of drawing notation, FIG. 2 shows M=2, but in reality the number of columns M can be any number greater than this. The number of rows N is also not limited. When distinguishing pixel blocks BL by row, the pixel block BL in the jth row is indicated by the symbol BL(j). This also applies to other elements and the control signals described below. FIGS. 2 and 3 show pixel blocks BL(n-1) to BL(n+1) in rows n-1 to n+1 across three rows.

なお、図面では、画素ブロックＢＬのうち図２及び図３中下側の画素の符号をＰＸＡとし、図２及び図３中上側の画素の符号をＰＸＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＰＸを付して説明する場合がある。また、図面では、画素ＰＸＡのフォトダイオードの符号をＰＤＡとし、画素ＰＸＢのフォトダイオードの符号をＰＤＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＰＤを付して説明する場合がある。同様に、画素ＰＸＡの転送トランジスタの符号をＴＸＡとし、画素ＰＸＢの転送トランジスタの符号をＴＸＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＴＸを付して説明する場合がある。なお、本実施の形態では、画素ＰＸのフォトダイオードＰＤは、２Ｎ行Ｍ列に２次元マトリクス状に配置されている。 In the drawings, the lower pixel in the pixel block BL in FIG. 2 and FIG. 3 is designated as PXA, and the upper pixel in FIG. 2 and FIG. 3 is designated as PXB, and the two are distinguished from each other. However, when the two are not distinguished from each other, the two may be given the symbol PX. In the drawings, the photodiode of pixel PXA is designated as PDA, and the photodiode of pixel PXB is designated as PDB, and the two are distinguished from each other. However, when the two are not distinguished from each other, the two may be given the symbol PD. Similarly, the transfer transistor of pixel PXA is designated as TXA, and the transfer transistor of pixel PXB is designated as TXB, and the two are distinguished from each other. However, when the two are not distinguished from each other, the two may be given the symbol TX. In the present embodiment, the photodiode PD of pixel PX is arranged in a two-dimensional matrix of 2N rows and M columns.

本実施の形態では、各画素ＰＸは、入射光に応じた信号電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、フォトダイオードＰＤからノードＰに電荷を転送する転送スイッチとしての転送トランジスタＴＸとを有している。 In this embodiment, each pixel PX has a photodiode PD as a photoelectric conversion unit that generates and accumulates a signal charge according to incident light, and a transfer transistor TX as a transfer switch that transfers the charge from the photodiode PD to a node P.

本実施の形態では、複数の画素ＰＸは、フォトダイオードＰＤが列方向に順次並んだ２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）毎に画素ブロックＢＬをなしている。図２及び図３に示すように、各画素ブロックＢＬ毎に、当該画素ブロックＢＬに属する２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）が、１組のノードＰ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを共有している。ノードＰには基準電位との間に容量（電荷電圧変換容量）が形成され、その容量によって、ノードＰに転送されてきた電荷が電圧に変換される。増幅トランジスタＡＭＰは、ノードＰの電位に応じた信号を出力する増幅部を構成している。リセットトランジスタＲＳＴは、ノードＰの電位をリセットするリセットスイッチを構成している。選択トランジスタＳＥＬは、当該画素ブロックＢＬを選択するための選択部を構成している。フォトダイオードＰＤ及び転送トランジスタＴＸは、２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）で共有されることなく、画素ＰＸ毎に設けられている。図２及び図３では、ｎは画素ブロックＢＬの行を示している。例えば、１行目の画素ＰＸ（ＰＸＡ）と２行目の画素ＰＸ（ＰＸＢ）とにより１行目の画素ブロックＢＬが構成され、３行目の画素ＰＸ（ＰＸＡ）と４行目の画素ＰＸ（ＰＸＢ）とにより２行目の画素ブロックＢＬが構成されている。 In this embodiment, the pixels PX form a pixel block BL for each two pixels PX (PXA, PXB) in which the photodiodes PD are arranged in sequence in the column direction. As shown in FIG. 2 and FIG. 3, for each pixel block BL, two pixels PX (PXA, PXB) belonging to the pixel block BL share a set of a node P, an amplification transistor AMP, a reset transistor RST, and a selection transistor SEL. A capacitance (charge-voltage conversion capacitance) is formed between the node P and a reference potential, and the charge transferred to the node P is converted into a voltage by the capacitance. The amplification transistor AMP constitutes an amplifier section that outputs a signal according to the potential of the node P. The reset transistor RST constitutes a reset switch that resets the potential of the node P. The selection transistor SEL constitutes a selection section for selecting the pixel block BL. The photodiode PD and the transfer transistor TX are provided for each pixel PX, without being shared by two pixels PX (PXA, PXB). In FIG. 2 and FIG. 3, n indicates a row of the pixel block BL. For example, the pixel block BL of the first row is composed of the pixel PX (PXA) of the first row and the pixel PX (PXB) of the second row, and the pixel block BL of the second row is composed of the pixel PX (PXA) of the third row and the pixel PX (PXB) of the fourth row.

なお、本発明では、例えば、フォトダイオードＰＤが列方向に順次並んだ３個以上の画素ＰＸ毎に画素ブロックＢＬを構成するようにしてもよい。 In addition, in the present invention, for example, a pixel block BL may be configured for each of three or more pixels PX in which photodiodes PD are arranged sequentially in the column direction.

図面には示していないが、本実施の形態では、各々の画素ＰＸのフォトダイオードＰＤの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、所定の色配列（例えば、ベイヤー配列）で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。 Although not shown in the drawings, in this embodiment, multiple types of color filters that transmit light of different color components are arranged in a predetermined color array (e.g., Bayer array) on the light incident side of the photodiode PD of each pixel PX. The pixel PX outputs an electrical signal corresponding to each color through color separation by the color filters.

各画素ブロックＢＬのうちの列方向に互いに隣り合う各２つの画素ブロックＢＬについて、一方の画素ブロックＢＬのノードＰと他方の画素ブロックＢＬのノードＰとの間に設けられた電気的な接続路（接続部）であってその間に固有の接続路（接続部）中に、２つの連結スイッチとしての２つの連結トランジスタＳＷａ，ＳＷｂが直列に設けられている。これによって、本実施の形態では、３つ以上の画素ブロックＢＬのノードＰが、複数の前記接続路（接続部）により数珠繋ぎ状に接続されている。それらの２つの連結トランジスタＳＷａ，ＳＷｂのうち、連結トランジスタＳＷａは、図２及び図３中の下側の画素ブロックＢＬのノードＰの側に配置されたものであり、連結トランジスタＳＷｂは、図２及び図３中の上側の画素ブロックＢＬのノードＰの側に配置されたものである。 For each pair of pixel blocks BL adjacent to each other in the column direction, two linking transistors SWa and SWb are provided in series as two linking switches in an electrical connection path (connection section) provided between the node P of one pixel block BL and the node P of the other pixel block BL, which is a unique connection path (connection section) between the two pixel blocks BL. As a result, in this embodiment, the nodes P of three or more pixel blocks BL are connected in a daisy chain shape by a plurality of the connection paths (connection sections). Of the two linking transistors SWa and SWb, the linking transistor SWa is disposed on the side of the node P of the lower pixel block BL in Figures 2 and 3, and the linking transistor SWb is disposed on the side of the node P of the upper pixel block BL in Figures 2 and 3.

例えば、ｎ行目の画素ブロックＢＬ（ｎ）のノードＰ（ｎ）とｎ＋１行目の画素ブロックＢＬのノードＰ（ｎ＋１）との間の電気的な接続路であってその間に固有の接続路中に、２つの連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）が直列に設けられている。図４に示すように、連結トランジスタＳＷａ（ｎ）は画素ブロックＢＬ（ｎ）の領域内に形成される一方、連結トランジスタＳＷｂ（ｎ）は画素ブロックＢＬ（ｎ＋１）の領域内に形成されているが、これらの連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）には、同じ固有の接続路中に直列に設けられていることを示すために、符号の末尾に同じ（ｎ）を付している。なお、本発明では、前記各固有の接続路中に３個以上の連結スイッチを直列に設けてもよいが、構造を簡単にするために、本実施の形態のように、前記各固有の接続路中に２個の連結トランジスタＳＷａ，ＳＷｂを直列に設けることが好ましい。 For example, two connection transistors SWa(n) and SWb(n) are provided in series in an electrical connection path between a node P(n) of a pixel block BL(n) in the nth row and a node P(n+1) of a pixel block BL in the n+1th row. As shown in FIG. 4, the connection transistor SWa(n) is formed in the region of the pixel block BL(n), while the connection transistor SWb(n) is formed in the region of the pixel block BL(n+1). However, the same (n) is added to the end of the reference numerals of these connection transistors SWa(n) and SWb(n) to indicate that they are provided in series in the same unique connection path. In the present invention, three or more connection switches may be provided in series in each unique connection path, but in order to simplify the structure, it is preferable to provide two connection transistors SWa and SWb in series in each unique connection path, as in the present embodiment.

図２及び図３において、ＶＤＤは電源電位である。なお、本実施の形態では、トランジスタＴＸＡ，ＴＸＢ，ＡＭＰ，ＲＳＴ，ＳＥＬ，ＳＷａ，ＳＷｂは、全てｎＭＯＳトランジスタである。 In Figures 2 and 3, VDD is the power supply potential. In this embodiment, transistors TXA, TXB, AMP, RST, SEL, SWa, and SWb are all nMOS transistors.

転送トランジスタＴＸＡのゲートは行毎に制御線２６に共通に接続され、そこには、制御信号φＴＸＡが垂直走査回路２１から供給される。転送トランジスタＴＸＢのゲートは行毎に制御線２５に共通に接続され、そこには、制御信号φＴＸＢが垂直走査回路２１から供給される。リセットトランジスタＲＳＴのゲートは行毎に制御線２４に共通に接続され、そこには、制御信号φＲＳＴが垂直走査回路２１から供給される。選択トランジスタＳＥＬのゲートは行毎に制御線２３に共通に接続され、そこには、制御信号φＳＥＬが垂直走査回路２１から供給される。連結トランジスタＳＷａのゲートは行毎に制御線２２に共通に接続され、そこには、制御信号φＳＷａが垂直走査回路２１から供給される。連結トランジスタＳＷｂのゲートは行毎に制御線２７に共通に接続され、そこには、制御信号φＳＷｂが垂直走査回路２１から供給される。例えば、転送トランジスタＴＸＡ（ｎ）のゲートには制御信号φＴＸＡ（ｎ）が供給され、転送トランジスタＴＸＢ（ｎ）のゲートには制御信号φＴＸＢ（ｎ）が供給され、リセットトランジスタＲＳＴ（ｎ）のゲートには制御信号φＲＳＴ（ｎ）が供給され、選択トランジスタＳＥＬ（ｎ）のゲートには制御信号φＳＥＬ（ｎ）が供給され、連結トランジスタＳＷａ（ｎ）のゲートには制御信号φＳＷａ（ｎ）が供給され、連結トランジスタＳＷｂ（ｎ）のゲートには制御信号φＳＷｂ（ｎ）が供給される。 The gates of the transfer transistors TXA are commonly connected to a control line 26 for each row, and a control signal φTXA is supplied thereto from the vertical scanning circuit 21. The gates of the transfer transistors TXB are commonly connected to a control line 25 for each row, and a control signal φTXB is supplied thereto from the vertical scanning circuit 21. The gates of the reset transistors RST are commonly connected to a control line 24 for each row, and a control signal φRST is supplied thereto from the vertical scanning circuit 21. The gates of the selection transistors SEL are commonly connected to a control line 23 for each row, and a control signal φSEL is supplied thereto from the vertical scanning circuit 21. The gates of the linking transistors SWa are commonly connected to a control line 22 for each row, and a control signal φSWa is supplied thereto from the vertical scanning circuit 21. The gates of the linking transistors SWb are commonly connected to a control line 27 for each row, and a control signal φSWb is supplied thereto from the vertical scanning circuit 21. For example, a control signal φTXA(n) is supplied to the gate of the transfer transistor TXA(n), a control signal φTXB(n) is supplied to the gate of the transfer transistor TXB(n), a control signal φRST(n) is supplied to the gate of the reset transistor RST(n), a control signal φSEL(n) is supplied to the gate of the selection transistor SEL(n), a control signal φSWa(n) is supplied to the gate of the linking transistor SWa(n), and a control signal φSWb(n) is supplied to the gate of the linking transistor SWb(n).

各トランジスタＴＸＡ，ＴＸＢ，ＲＳＴ，ＳＥＬ，ＳＷａ，ＳＷｂは、対応する制御信号φＴＸＡ，φＴＸＢ，φＲＳＴ，φＳＥＬ，φＳＷａ，φＳＷｂがハイレベル（Ｈ）のときにオンし、ローレベル（Ｌ）のときにオフする。 Each transistor TXA, TXB, RST, SEL, SWa, and SWb is turned on when the corresponding control signal φTXA, φTXB, φRST, φSEL, φSWa, and φSWb is at a high level (H) and turned off when the corresponding control signal is at a low level (L).

垂直走査回路２１は、図１中の撮像制御部５による制御下で、画素ブロックＢＬの行毎に、制御信号φＴＸＡ，φＴＸＢ，φＲＳＴ，φＳＥＬ，φＳＷａ，φＳＷｂをそれぞれ出力し、画素ブロックＢＬ、連結トランジスタＳＷａ，ＳＷｂを制御し、静止画読み出し動作や動画読み出し動作などを実現する。この制御において、例えばＩＳＯ感度の設定値に応じて、後述する各動作モードの読み出し動作が行われる。この制御によって、各垂直信号線２８には、それに対応する列の画素ＰＸの信号（アナログ信号）が供給される。 Under the control of the imaging control unit 5 in FIG. 1, the vertical scanning circuit 21 outputs control signals φTXA, φTXB, φRST, φSEL, φSWa, and φSWb for each row of the pixel block BL, respectively, to control the pixel block BL and the connecting transistors SWa and SWb, and realize still image readout operations, video readout operations, and the like. In this control, readout operations in each operation mode described below are performed according to, for example, the ISO sensitivity setting value. Through this control, each vertical signal line 28 is supplied with a signal (analog signal) from the pixel PX in the corresponding column.

本実施の形態では、垂直走査回路２１は、後述する各動作モードを、図１中の撮像制御部５からの指令（制御信号）に応じて切り替えて行う制御部を構成している。 In this embodiment, the vertical scanning circuit 21 constitutes a control unit that switches between each of the operation modes described below in response to a command (control signal) from the imaging control unit 5 in FIG. 1.

垂直信号線２８に読み出された信号は、各列毎に、カラムアンプ３０で増幅され更にＣＤＳ回路３１にて光信号（画素ＰＸで光電変換された光情報を含む信号）と暗信号（光信号から差し引くべきノイズ成分を含む差分用信号）との差分を得る処理が施された後に、Ａ／Ｄ変換器３２にてデジタル信号に変換され、そのデジタル信号はＡ／Ｄ変換器３２に保持される。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、必要に応じて所定の信号形式に変換されて、外部（図１中のデジタル信号処理部６）へ出力される。 The signal read out to the vertical signal line 28 is amplified by the column amplifier 30 for each column, and then processed by the CDS circuit 31 to obtain the difference between the optical signal (a signal containing optical information photoelectrically converted by the pixel PX) and the dark signal (a difference signal containing a noise component to be subtracted from the optical signal), and then converted into a digital signal by the A/D converter 32, which is then held in the A/D converter 32. The digital image signal held in each A/D converter 32 is horizontally scanned by the horizontal readout circuit 33, converted into a predetermined signal format as necessary, and output to the outside (digital signal processing unit 6 in FIG. 1).

なお、ＣＤＳ回路３１は、図１中の撮像制御部５による制御下でタイミング発生回路（図示せず）から暗信号サンプリング信号φＤＡＲＫＣを受け、φＤＡＲＫＣがハイレベル（Ｈ）の場合にカラムアンプ３０の出力信号を暗信号としてサンプリングするとともに、図１中の撮像制御部５による制御下で前記タイミング発生回路から光信号サンプリング信号φＳＩＧＣを受け、φＳＩＧＣがＨの場合にカラムアンプ３０の出力信号を光信号としてサンプリングする。そして、ＣＤＳ回路３１は、前記タイミング発生回路からのクロックやパルスに基づいて、サンプリングした暗信号と光信号との差分に応じた信号を出力する。このようなＣＤＳ回路３１の構成としては、公知の構成を採用することができる。 The CDS circuit 31 receives a dark signal sampling signal φDARKC from a timing generation circuit (not shown) under the control of the imaging control unit 5 in FIG. 1, and samples the output signal of the column amplifier 30 as a dark signal when φDARKC is at a high level (H), and receives an optical signal sampling signal φSIGC from the timing generation circuit under the control of the imaging control unit 5 in FIG. 1, and samples the output signal of the column amplifier 30 as an optical signal when φSIGC is H. The CDS circuit 31 then outputs a signal corresponding to the difference between the sampled dark signal and the optical signal based on the clock or pulse from the timing generation circuit. A known configuration can be adopted as the configuration of such a CDS circuit 31.

ここで、図４及び図５を参照して、画素ブロックＢＬの構造について説明する。実際には、フォトダイオードＰＤの上部にはカラーフィルタやマイクロレンズ等が配置されるが、図４及び図５では省略している。なお、図４及び図５において、電源線、グランド線及び制御線２２～２７等のレイアウトは省略している。 The structure of the pixel block BL will now be described with reference to Figures 4 and 5. In reality, a color filter, microlens, etc. are arranged above the photodiode PD, but these are omitted in Figures 4 and 5. Note that the layout of the power supply lines, ground lines, control lines 22 to 27, etc. is omitted in Figures 4 and 5.

本実施の形態では、Ｎ型シリコン基板（図示せず）上にＰ型ウエル（図示せず）が設けられ、前記Ｐ型ウエル中にフォトダイオードＰＤなどの画素ブロックＢＬにおける各素子が配置されている。図５において、符号４１～４９は、前述した各トランジスタの一部となっているＮ型不純物拡散領域である。符号６１～６７は、ポリシリコンによる各トランジスタのゲート電極である。なお、拡散領域４２，４５は、図示しない電源線により電源電圧ＶＤＤが印加される領域である。 In this embodiment, a P-type well (not shown) is provided on an N-type silicon substrate (not shown), and each element in the pixel block BL, such as the photodiode PD, is disposed in the P-type well. In FIG. 5, reference numerals 41 to 49 indicate N-type impurity diffusion regions that are part of each of the transistors described above. Reference numerals 61 to 67 indicate gate electrodes of each transistor made of polysilicon. Note that the diffusion regions 42 and 45 are regions to which the power supply voltage VDD is applied via a power supply line (not shown).

フォトダイオードＰＤＡ（ｎ），ＰＤＢ（ｎ）は、前記Ｐ型ウエル中に設けられたＮ型の電荷蓄積層（図示せず）とその表面側に配置されたＰ型の空乏化防止層（図示せず）からなる埋め込み型フォトダイオードである。フォトダイオードＰＤＡ（ｎ），ＰＤＢ（ｎ）は、入射する光を光電変換し、生じた電荷をその電荷蓄積層に蓄積する。 The photodiodes PDA(n) and PDB(n) are buried photodiodes consisting of an N-type charge storage layer (not shown) provided in the P-type well and a P-type depletion prevention layer (not shown) arranged on the surface side of the N-type charge storage layer. The photodiodes PDA(n) and PDB(n) photoelectrically convert incident light and store the generated charge in the charge storage layer.

転送トランジスタＴＸＡ（ｎ）は、フォトダイオードＰＤＡ（ｎ）の電荷蓄積層をソース、拡散領域４１をドレイン、ゲート電極６１をゲートとするｎＭＯＳトランジスタである。転送トランジスタＴＸＢ（ｎ）は、フォトダイオードＰＤＢ（ｎ）の電荷蓄積層をソース、拡散領域４１をドレイン、ゲート電極６２をゲートとするｎＭＯＳトランジスタである。拡散領域４１は、フォトダイオードＰＤＡ（ｎ）とフォトダイオードＰＤＢ（ｎ）との間に設けられている。拡散領域４１は、転送トランジスタＴＸＡ（ｎ）のドレインとなる拡散領域及び転送トランジスタＴＸＢ（ｎ）のドレインとなる拡散領域として、兼用されている。転送トランジスタＴＸＡ（ｎ）のゲート電極６１は、拡散領域４１のフォトダイオードＰＤＡ（ｎ）側に配置されている。転送トランジスタＴＸＢ（ｎ）のゲート電極６２は、拡散領域４１のフォトダイオードＰＤＢ（ｎ）側に配置されている。 The transfer transistor TXA(n) is an nMOS transistor with the charge storage layer of the photodiode PDA(n) as its source, the diffusion region 41 as its drain, and the gate electrode 61 as its gate. The transfer transistor TXB(n) is an nMOS transistor with the charge storage layer of the photodiode PDB(n) as its source, the diffusion region 41 as its drain, and the gate electrode 62 as its gate. The diffusion region 41 is provided between the photodiode PDA(n) and the photodiode PDB(n). The diffusion region 41 is used as both the diffusion region that becomes the drain of the transfer transistor TXA(n) and the diffusion region that becomes the drain of the transfer transistor TXB(n). The gate electrode 61 of the transfer transistor TXA(n) is disposed on the photodiode PDA(n) side of the diffusion region 41. The gate electrode 62 of the transfer transistor TXB(n) is disposed on the photodiode PDB(n) side of the diffusion region 41.

増幅トランジスタＡＭＰ（ｎ）は、拡散領域４２をドレイン、拡散領域４３をソース、ゲート電極６３をゲートとするｎＭＯＳトランジスタである。選択トランジスタＳＥＬ（ｎ）は、拡散領域４３をドレイン、拡散領域４４をソース、ゲート電極６４をゲートとするｎＭＯＳトランジスタである。拡散領域４４は、垂直信号線２８に接続されている。リセットトランジスタＲＳＴ（ｎ）は、拡散領域４５をドレイン、拡散領域４６をソース、ゲート電極６５をゲートとするｎＭＯＳトランジスタである。 The amplification transistor AMP(n) is an nMOS transistor with the diffusion region 42 as the drain, the diffusion region 43 as the source, and the gate electrode 63 as the gate. The selection transistor SEL(n) is an nMOS transistor with the diffusion region 43 as the drain, the diffusion region 44 as the source, and the gate electrode 64 as the gate. The diffusion region 44 is connected to the vertical signal line 28. The reset transistor RST(n) is an nMOS transistor with the diffusion region 45 as the drain, the diffusion region 46 as the source, and the gate electrode 65 as the gate.

連結トランジスタＳＷａ（ｎ）は、拡散領域４６をソース、拡散領域４７をドレイン、ゲート電極６６をゲートとするｎＭＯＳトランジスタである。連結トランジスタＳＷｂ（ｎ－１）は、拡散領域４８をドレイン、拡散領域４９をソース、ゲート電極６７をゲートとするｎＭＯＳトランジスタである。 The linking transistor SWa(n) is an nMOS transistor with the diffusion region 46 as the source, the diffusion region 47 as the drain, and the gate electrode 66 as the gate. The linking transistor SWb(n-1) is an nMOS transistor with the diffusion region 48 as the drain, the diffusion region 49 as the source, and the gate electrode 67 as the gate.

画素ブロックＢＬ（ｎ）のゲート電極６３及び拡散領域４１，４６並びに連結トランジスタＳＷｂ（ｎ－１）の拡散領域４８間が、配線７１（ｎ）によって互いに電気的に接続されて導通している。本実施の形態では、ノードＰ（ｎ）は、配線７１（ｎ）及びこれに対して電気的に接続されて導通している箇所全体に相当している。 The gate electrode 63 and diffusion regions 41, 46 of pixel block BL(n) and the diffusion region 48 of linking transistor SWb(n-1) are electrically connected to each other and conductively by wiring 71(n). In this embodiment, node P(n) corresponds to wiring 71(n) and all the parts electrically connected to it and conductive thereto.

ｎ行目以外の画素ブロックＢＬの構造も、前述したｎ行目の画素ブロックＢＬ（ｎ）の構造と同様である。連結トランジスタＳＷａ（ｎ）以外の連結トランジスタＳＷａの構造も、前述した連結トランジスタＳＷａ（ｎ）の構造と同様である。連結トランジスタＳＷｂ（ｎ）以外の連結トランジスタＳＷｂの構造も、前述した連結トランジスタＳＷｂ（ｎ）の構造と同様である。 The structure of pixel blocks BL other than the nth row is similar to the structure of pixel block BL(n) in the nth row described above. The structure of linking transistors SWa other than linking transistor SWa(n) is similar to the structure of linking transistor SWa(n) described above. The structure of linking transistors SWb other than linking transistor SWb(n) is similar to the structure of linking transistor SWb(n) described above.

そして、前記各固有の接続路中に直列に設けられている２個の連結トランジスタＳＷａ，ＳＷｂについて、連結トランジスタＳＷａの拡散領域４７と連結トランジスタＳＷｂの拡散領域４９との間が、配線７２によって接続されている。例えば、連結トランジスタＳＷａ（ｎ－１）の拡散領域４７と連結トランジスタＳＷｂ（ｎ－１）の拡散領域４９との間が、配線７２（ｎ－１）によって電気的に接続されている。配線７２（ｎ－１）は、連結トランジスタＳＷａ（ｎ－１），ＳＷｂ（ｎ－１）がオフである場合における連結トランジスタＳＷａ（ｎ－１），ＳＷｂ（ｎ－１）間の接続部を構成している。連結トランジスタＳＷａ（ｎ）の拡散領域４７と連結トランジスタＳＷｂ（ｎ）の拡散領域４９との間が、配線７２（ｎ）によって電気的に接続されている。配線７２（ｎ）は、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）がオフである場合における連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）間の接続部を構成している。 For the two link transistors SWa and SWb arranged in series in each unique connection path, the diffusion region 47 of the link transistor SWa and the diffusion region 49 of the link transistor SWb are connected by a wiring 72. For example, the diffusion region 47 of the link transistor SWa(n-1) and the diffusion region 49 of the link transistor SWb(n-1) are electrically connected by a wiring 72(n-1). The wiring 72(n-1) constitutes a connection portion between the link transistors SWa(n-1) and SWb(n-1) when the link transistors SWa(n-1) and SWb(n-1) are off. The diffusion region 47 of the link transistor SWa(n) and the diffusion region 49 of the link transistor SWb(n) are electrically connected by a wiring 72(n). Wiring 72(n) forms a connection between the linking transistors SWa(n) and SWb(n) when the linking transistors SWa(n) and SWb(n) are off.

ここで、図４に示すように、前記各固有の接続路中に直列に設けられている２個の連結トランジスタＳＷａ，ＳＷｂ間の列方向の位置ずれ量をＬｓとし、フォトダイオードＰＤの列方向のピッチをＰｇとする。本発明では、ピッチＰｇと位置ずれＬｓとの関係は限定されるものではないが、後述する容量ＣＡの容量値Ｃｆｄ１を小さくするためには、ｐｇ＜Ｌｓ＜２×Ｐｇであることが好ましい。本実施の形態では、例えば、連結トランジスタＳＷｂ（ｎ－１）が連結トランジスタＳＷａ（ｎ）の近傍に配置され、位置ずれ量Ｌｓが２×Ｐｇをわずかに下回るよう程度に設定されて、配線７１（ｎ）の長さが極力短くされ、後述する容量ＣＡ（ｎ）の容量値Ｃｆｄ１が極力小さくなるようになっている。 As shown in FIG. 4, the amount of misalignment in the column direction between the two link transistors SWa and SWb arranged in series in each unique connection path is Ls, and the pitch in the column direction of the photodiodes PD is Pg. In the present invention, the relationship between the pitch Pg and the misalignment Ls is not limited, but in order to reduce the capacitance value Cfd1 of the capacitance CA described later, it is preferable that pg<Ls<2×Pg. In this embodiment, for example, the link transistor SWb(n-1) is arranged near the link transistor SWa(n), the amount of misalignment Ls is set to be slightly less than 2×Pg, the length of the wiring 71(n) is shortened as much as possible, and the capacitance value Cfd1 of the capacitance CA(n) described later is reduced as much as possible.

図２乃至図５において、ＣＡ（ｎ）は、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ－１）がオフしている場合の、ノードＰ（ｎ）と基準電位との間の容量である。容量ＣＡ（ｎ）の容量値をＣｆｄ１とする。ＣＢ（ｎ）は、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）がオフしている場合の、配線７２（ｎ）と基準電位との間の容量を示している。容量ＣＢ（ｎ）の容量値をＣｆｄ２とする。これらの点は、他の画素ブロックＢＬの行についても同様である。 In Figures 2 to 5, CA(n) is the capacitance between node P(n) and the reference potential when the linking transistors SWa(n) and SWb(n-1) are off. The capacitance value of capacitance CA(n) is Cfd1. CB(n) represents the capacitance between wiring 72(n) and the reference potential when the linking transistors SWa(n) and SWb(n) are off. The capacitance value of capacitance CB(n) is Cfd2. These points are similar for the other rows of pixel block BL.

容量ＣＡ（ｎ）は、転送トランジスタＴＸＡ（ｎ），ＴＸＢ（ｎ）のドレイン拡散領域４１の容量と、リセットトランジスタＲＳＴ（ｎ）のソース拡散領域４６の容量と、連結トランジスタＳＷａ（ｎ）のソース拡散領域４６の容量と、連結トランジスタＳＷｂ（ｎ－１）のドレイン拡散領域４８の容量と、増幅トランジスタＡＭＰ（ｎ）のゲート電極６３の容量と、配線７１（ｎ）の配線容量とから構成され、それらの容量値の合計が容量ＣＡ（ｎ）の容量値Ｃｆｄ１となる。この点は、他の画素ブロックＢＬの行についても同様である。 Capacitance CA(n) is composed of the capacitance of the drain diffusion region 41 of the transfer transistors TXA(n) and TXB(n), the capacitance of the source diffusion region 46 of the reset transistor RST(n), the capacitance of the source diffusion region 46 of the linking transistor SWa(n), the capacitance of the drain diffusion region 48 of the linking transistor SWb(n-1), the capacitance of the gate electrode 63 of the amplification transistor AMP(n), and the wiring capacitance of the wiring 71(n), and the sum of these capacitance values is the capacitance value Cfd1 of capacitance CA(n). This is also true for the other rows of pixel block BL.

ここで、連結トランジスタＳＷａのオン時のチャネル容量の値及び連結トランジスタＳＷｂのオン時のチャネル容量の値を、両方ともＣｓｗとする。通常、容量値Ｃｓｗは、容量値Ｃｆｄ１，Ｃｆｄ２に対して小さい値である。 Here, the channel capacitance value of the linking transistor SWa when it is on and the channel capacitance value of the linking transistor SWb when it is on are both Csw. Typically, the capacitance value Csw is smaller than the capacitance values Cfd1 and Cfd2.

今、画素ブロックＢＬ（ｎ）に着目して、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ－１）が両方ともオフする（すなわち、各連結トランジスタＳＷａ，ＳＷｂのうちのオン状態の連結トランジスタがノードＰ（ｎ）に対して電気的に接続された状態とならず、連結トランジスタＳＷａ，ＳＷｂが設けられている接続路がノードＰ（ｎ）に対して電気的に接続された状態とならない）と、ノードＰ（ｎ）と基準電位との間の容量（電荷電圧変換容量）は、容量ＣＡ（ｎ）となる。よって、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１となる。この状態は、後述する第１の動作モードを示す図６中の期間Ｔ２の状態に相当している。 Now, focusing on pixel block BL(n), when both linking transistors SWa(n) and SWb(n-1) are turned off (i.e., the linking transistors SWa and SWb that are on are not electrically connected to node P(n), and the connection path in which linking transistors SWa and SWb are provided is not electrically connected to node P(n)), the capacitance (charge-voltage conversion capacitance) between node P(n) and the reference potential is capacitance CA(n). Therefore, the capacitance value of the charge-voltage conversion capacitance of node P(n) is Cfd1. This state corresponds to the state of period T2 in FIG. 6, which shows the first operation mode described later.

また、画素ブロックＢＬ（ｎ）に着目して、連結トランジスタＳＷａ（ｎ）がオンすると、各連結トランジスタＳＷａ，ＳＷｂのうち連結トランジスタＳＷａ（ｎ）以外のオン状態の連結トランジスタがノードＰ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、連結トランジスタＳＷｂ（ｎ－１），ＳＷｂ（ｎ）がオフであれば）、ノードＰ（ｎ）と基準電位との間の容量（電荷電圧変換容量）は、容量ＣＡ（ｎ）に対して、容量ＣＢ（ｎ）及び連結トランジスタＳＷａ（ｎ）のオン時のチャネル容量を付加したものとなる。よって、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋Ｃｆｄ２＋Ｃｓｗ≒Ｃｆｄ１＋Ｃｆｄ２となる。この状態は、後述する第２Ａの動作モードを示す図７中の期間Ｔ２の状態に相当している。 Furthermore, focusing on pixel block BL(n), when the linking transistor SWa(n) is turned on, if the linking transistors SWa, SWb that are on other than the linking transistor SWa(n) are not electrically connected to the node P(n) (specifically, if the linking transistors SWb(n-1) and SWb(n) are off), the capacitance (charge-voltage conversion capacitance) between the node P(n) and the reference potential is the capacitance CA(n) plus the capacitance CB(n) and the channel capacitance of the linking transistor SWa(n) when it is on. Therefore, the capacitance value of the charge-voltage conversion capacitance of the node P(n) is Cfd1+Cfd2+Csw≒Cfd1+Cfd2. This state corresponds to the state of period T2 in FIG. 7, which shows the second A operation mode described later.

さらに、画素ブロックＢＬ（ｎ）に着目して、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）が両方ともオンすると、各連結トランジスタＳＷａ，ＳＷｂのうち連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）以外のオン状態の連結トランジスタがノードＰ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、連結トランジスタＳＷｂ（ｎ－１），ＳＷａ（ｎ＋１）がオフであれば）、ノードＰ（ｎ）の電荷電圧変換容量は、容量ＣＡ（ｎ）に対して、容量ＣＢ（ｎ）、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）のオン時のチャネル容量及び容量ＣＡ（ｎ＋１）を付加したものとなる。よって、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、２×Ｃｆｄ１＋Ｃｆｄ２＋２×Ｃｓｗ≒２×Ｃｆｄ１＋Ｃｆｄ２となる。この状態は、後述する第２Ｂの動作モードを示す図８中の期間Ｔ２の状態に相当している。 Furthermore, focusing on the pixel block BL(n), when both the connecting transistors SWa(n) and SWb(n) are turned on, if the connecting transistors SWa and SWb that are on other than the connecting transistors SWa(n) and SWb(n) are not electrically connected to the node P(n) (specifically, if the connecting transistors SWb(n-1) and SWa(n+1) are off), the charge-voltage conversion capacitance of the node P(n) is the capacitance CA(n) plus the capacitance CB(n), the channel capacitance of the connecting transistors SWa(n) and SWb(n) when they are on, and the capacitance CA(n+1). Therefore, the capacitance value of the charge-voltage conversion capacitance of the node P(n) is 2×Cfd1+Cfd2+2×Csw≒2×Cfd1+Cfd2. This state corresponds to the state of the period T2 in FIG. 8 showing the second B operation mode described later.

このように、各連結トランジスタＳＷａ，ＳＷｂのうちノードＰ（ｎ）に対して電気的に接続されるオン状態の連結トランジスタがなければ、ノードＰ（ｎ）の電荷電圧変換容量の容量値が最小となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、最高のＳＮ比での読出しが可能となる。 In this way, if none of the linking transistors SWa, SWb is on and electrically connected to node P(n), the capacitance value of the charge-voltage conversion capacitance of node P(n) will be minimized, and the charge-voltage conversion coefficient due to the charge-voltage conversion capacitance will be large, making it possible to read out with the highest signal-to-noise ratio.

一方、各連結トランジスタＳＷａ，ＳＷｂのうちノードＰ（ｎ）に対して電気的に接続されるオン状態の連結トランジスタの数を１つ以上の所望の数に増やしていけば、ノードＰ（ｎ）の電荷電圧変換容量の容量値を所望の値に大きくすることができ、大きな信号電荷量を扱うことができるため、飽和電子数を拡大することができる。これにより、ダイナミックレンジを拡大することができる。 On the other hand, if the number of on-state linking transistors among the linking transistors SWa and SWb that are electrically connected to node P(n) is increased to a desired number of one or more, the capacitance value of the charge-voltage conversion capacitance of node P(n) can be increased to a desired value, and a large amount of signal charge can be handled, thereby increasing the number of saturated electrons. This allows the dynamic range to be expanded.

以上、画素ブロックＢＬ（ｎ）のノードＰ（ｎ）について説明したが、他の画素ブロックＢＬのノードＰについても同様である。 The above describes node P(n) of pixel block BL(n), but the same applies to nodes P of other pixel blocks BL.

図６は、図２に示す固体撮像素子４の第１の動作モードを示すタイミングチャートである。この第１の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各連結トランジスタＳＷａ，ＳＷｂのうち選択された画素ブロックＢＬのノードＰに対して電気的に接続されるオン状態の連結トランジスタがない状態（当該ノードＰの電荷電圧変換容量が最小である状態）で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。図６に示す例では、全画素ＰＸＡ，ＰＸＢの信号を読み出すが、これに限らず、例えば、画素行を間引いて読み出す間引き読み出し等を行ってもよい。この点は、後述する図７及び図８にそれぞれ示す各例についても同様である。 Figure 6 is a timing chart showing the first operation mode of the solid-state imaging device 4 shown in Figure 2. This first operation mode is an example of an operation in which each pixel block BL is selected row by row, and in a state in which there is no on-state link transistor among the link transistors SWa and SWb electrically connected to the node P of the selected pixel block BL (a state in which the charge-voltage conversion capacity of the node P is minimum), the transfer transistors TXA and TXB of the selected pixel block BL are selectively turned on in sequence, and the signals of each photodiode PDA and PDB of the selected pixel block BL are read out row by row. In the example shown in Figure 6, the signals of all pixels PXA and PXB are read out, but this is not limited thereto, and for example, thinning-out readout in which pixel rows are thinned out and read out may be performed. This point is the same for each example shown in Figures 7 and 8, which will be described later.

図６は、期間Ｔ１においてｎ－１行目の画素ブロックＢＬ（ｎ－１）が選択され、期間Ｔ２においてｎ行目の画素ブロックＢＬ（ｎ）が選択され、期間Ｔ３においてｎ＋１行目の画素ブロックＢＬ（ｎ＋１）が選択されていく状況を示している。いずれの行の画素ブロックＢＬが選択された場合の動作も同様であるので、ここでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択された場合の動作についてのみ説明する。 Figure 6 shows a situation in which pixel block BL(n-1) in the n-1th row is selected in period T1, pixel block BL(n) in the nth row is selected in period T2, and pixel block BL(n+1) in the n+1th row is selected in period T3. The operation is the same when pixel block BL in any row is selected, so here we will only explain the operation when pixel block BL(n) in the nth row is selected.

期間Ｔ２の開始前に既に、所定の露光期間において、フォトダイオードＰＤＡ（ｎ），ＰＤＢ（ｎ）の露光が終了している。この露光は、通常の本撮影時（静止画撮影時）などでは、全画素を同時にリセットするいわゆるグローバルリセット後にメカニカルシャッタ（図示せず）により行われ、電子ビューファインダーモード時や動画撮影時などでは、いわゆるローリング電子シャッタ動作により行われる。期間Ｔ２の開始直前には、全てのトランジスタＳＥＬ，ＲＳＴ，ＴＸＡ，ＴＸＢ，ＳＷａ，ＳＷｂはオフしている。 Before the start of period T2, the exposure of the photodiodes PDA(n) and PDB(n) has already been completed during a predetermined exposure period. During normal shooting (still image shooting), this exposure is performed by a mechanical shutter (not shown) after a so-called global reset in which all pixels are reset simultaneously, and during electronic viewfinder mode and movie shooting, the exposure is performed by a so-called rolling electronic shutter operation. Just before the start of period T2, all of the transistors SEL, RST, TXA, TXB, SWa, and SWb are off.

期間Ｔ２において、ｎ行目のφＳＥＬ（ｎ）がＨにされ、ｎ行目の画素ブロックＢＬ（ｎ）の選択トランジスタＳＥＬ（ｎ）がオンにされ、ｎ行目の画素ブロックＢＬ（ｎ）が選択される。 During period T2, φSEL(n) in the nth row is set to H, the selection transistor SEL(n) in the nth row pixel block BL(n) is turned on, and the nth row pixel block BL(n) is selected.

また、期間Ｔ２において、φＳＷａ（ｎ），φＳＷｂ（ｎ－１）がＬにされ、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ－１）がオフにされる。これにより、期間Ｔ２において、各連結トランジスタＳＷａ，ＳＷｂのうち選択された画素ブロックＢＬ（ｎ）のノードＰ（ｎ）に対して電気的に接続されるオン状態の連結トランジスタがない状態となる。したがって、前述したように、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１となり、最小となる。 In addition, during period T2, φSWa(n) and φSWb(n-1) are set to L, and the linking transistors SWa(n) and SWb(n-1) are turned off. As a result, during period T2, none of the linking transistors SWa and SWb are in the on state and electrically connected to the node P(n) of the selected pixel block BL(n). Therefore, as described above, the capacitance value of the charge-voltage conversion capacitance of node P(n) becomes Cfd1, which is the minimum.

期間Ｔ２の開始直後から一定期間だけ、φＲＳＴ（ｎ）がＨにされてｎ行目のリセットトランジスタＲＳＴ（ｎ）が一旦オンにされ、ノードＰ（ｎ）の電位が一旦電源電位ＶＤＤにリセットされる。 For a certain period of time immediately after the start of period T2, φRST(n) is set to H, the reset transistor RST(n) in the nth row is temporarily turned on, and the potential of node P(n) is temporarily reset to the power supply potential VDD.

期間Ｔ２中のその後の時点ｔ１から一定期間だけ、暗信号サンプリング信号φＤＡＲＫＣがＨにされて、ノードＰ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８を経由し更にカラムアンプ３０で増幅された信号が、暗信号として、ＣＤＳ回路３１によりサンプリングされる。 For a certain period of time from time t1 after that during period T2, the dark signal sampling signal φDARKC is set to H, and the potential appearing at node P(n) is amplified by the amplifier transistor AMP(n) in the nth row, and then passes through the selection transistor SEL(n) and vertical signal line 28. The signal is then amplified by the column amplifier 30 and sampled as a dark signal by the CDS circuit 31.

期間Ｔ２中のその後の時点ｔ２から一定期間だけ、φＴＸＡ（ｎ）がＨにされてｎ行目の転送トランジスタＴＸＡ（ｎ）がオンにされる。これにより、ｎ行目の画素ブロックＢＬ（ｎ）のフォトダイオードＰＤＡ（ｎ）に蓄積されていた信号電荷が、ノードＰ（ｎ）の電荷電圧変換容量に転送される。ノードＰ（ｎ）の電位は、ノイズ成分を除くと、この信号電荷の量とノードＰ（ｎ）の電荷電圧変換容量の容量値の逆数とに比例した値となる。 For a fixed period of time from time t2 after that in period T2, φTXA(n) is set to H and the transfer transistor TXA(n) in the nth row is turned on. This causes the signal charge stored in the photodiode PDA(n) in the nth pixel block BL(n) to be transferred to the charge-voltage conversion capacitance of node P(n). The potential of node P(n), excluding noise components, is proportional to the amount of this signal charge and the reciprocal of the capacitance value of the charge-voltage conversion capacitance of node P(n).

期間Ｔ２中のその後の時点ｔ３において、光信号サンプリング信号φＳＩＧＣがＨにされて、ノードＰ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８を経由し更にカラムアンプ３０で増幅された信号が、光信号として、ＣＤＳ回路３１によりサンプリングされる。 At a later time t3 during period T2, the optical signal sampling signal φSIGC is set to H, and the potential appearing at node P(n) is amplified by the amplifier transistor AMP(n) in the nth row, and then passes through the selection transistor SEL(n) and vertical signal line 28. The signal is then amplified by the column amplifier 30 and sampled as an optical signal by the CDS circuit 31.

その後にφＳＩＧＣがＬになった時点の後に、ＣＤＳ回路３１は、時点ｔ１からの一定期間でサンプリングした暗信号と時点ｔ３からの一定時間でサンプリングした光信号との差分に応じた信号を出力する。Ａ／Ｄ変換器３２は、この差分に応じた信号をデジタル信号に変換して保持する。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、デジタル信号画像信号として外部（図１中のデジタル信号処理部６）へ出力される。 After that, after φSIGC becomes L, the CDS circuit 31 outputs a signal corresponding to the difference between the dark signal sampled for a fixed period from time t1 and the light signal sampled for a fixed period from time t3. The A/D converter 32 converts the signal corresponding to this difference into a digital signal and holds it. The digital image signal held in each A/D converter 32 is horizontally scanned by the horizontal readout circuit 33 and output to the outside (digital signal processing unit 6 in FIG. 1) as a digital image signal.

そして、期間Ｔ２中の時点ｔ４から一定期間だけ、φＲＳＴ（ｎ）がＨにされてｎ行目のリセットトランジスタＲＳＴ（ｎ）が一旦オンにされ、ノードＰ（ｎ）の電位が一旦電源電位ＶＤＤにリセットされる。 Then, for a certain period of time from time t4 during period T2, φRST(n) is set to H, the reset transistor RST(n) in the nth row is temporarily turned on, and the potential of node P(n) is temporarily reset to the power supply potential VDD.

期間Ｔ２中のその後の時点ｔ５から一定期間だけ、暗信号サンプリング信号φＤＡＲＫＣがＨにされて、ノードＰ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８を経由し更にカラムアンプ３０で増幅された信号が、暗信号として、ＣＤＳ回路３１によりサンプリングされる。 For a certain period of time from time t5 onward during period T2, the dark signal sampling signal φDARKC is set to H, and the potential appearing at node P(n) is amplified by the amplifier transistor AMP(n) in the nth row, and then passes through the selection transistor SEL(n) and vertical signal line 28. The signal is then amplified by the column amplifier 30 and sampled as a dark signal by the CDS circuit 31.

期間Ｔ２中のその後の時点ｔ６から一定期間だけ、φＴＸＢ（ｎ）がＨにされてｎ行目の転送トランジスタＴＸＢ（ｎ）がオンにされる。これにより、ｎ行目の画素ブロックＢＬ（ｎ）のフォトダイオードＰＤＢ（ｎ）に蓄積されていた信号電荷が、ノードＰ（ｎ）の電荷電圧変換容量に転送される。ノードＰ（ｎ）の電位は、ノイズ成分を除くと、この信号電荷の量とノードＰ（ｎ）の電荷電圧変換容量の容量値の逆数とに比例した値となる。 For a fixed period of time from time t6 after that in period T2, φTXB(n) is set to H and the transfer transistor TXB(n) in the nth row is turned on. This causes the signal charge stored in the photodiode PDB(n) in the nth row pixel block BL(n) to be transferred to the charge-voltage conversion capacitance of node P(n). The potential of node P(n), excluding noise components, is proportional to the amount of this signal charge and the reciprocal of the capacitance value of the charge-voltage conversion capacitance of node P(n).

期間Ｔ２中のその後の時点ｔ７において、光信号サンプリング信号φＳＩＧＣがＨにされて、ノードＰ（ｎ）に現れる電位がｎ行目の増幅トランジスタＡＭＰ（ｎ）で増幅された後に選択トランジスタＳＥＬ（ｎ）及び垂直信号線２８を経由し更にカラムアンプ３０で増幅された信号が、光信号として、ＣＤＳ回路３１によりサンプリングされる。 At a later time t7 during period T2, the optical signal sampling signal φSIGC is set to H, and the potential appearing at node P(n) is amplified by the amplifier transistor AMP(n) in the nth row, and then passes through the selection transistor SEL(n) and vertical signal line 28. The signal is then amplified by the column amplifier 30 and sampled as an optical signal by the CDS circuit 31.

その後にφＳＩＧＣがＬになった時点の後に、ＣＤＳ回路３１は、時点ｔ５からの一定期間でサンプリングした暗信号と時点ｔ７からの一定時間でサンプリングした光信号との差分に応じた信号を出力する。Ａ／Ｄ変換器３２は、この差分に応じた信号をデジタル信号に変換して保持する。各Ａ／Ｄ変換器３２に保持されたデジタルの画像信号は、水平読み出し回路３３によって水平走査され、デジタル信号画像信号として外部（図１中のデジタル信号処理部６）へ出力される。 After that, after φSIGC goes to L, the CDS circuit 31 outputs a signal corresponding to the difference between the dark signal sampled over a fixed period from time t5 and the light signal sampled over a fixed period from time t7. The A/D converter 32 converts the signal corresponding to this difference into a digital signal and holds it. The digital image signal held in each A/D converter 32 is horizontally scanned by the horizontal readout circuit 33 and output to the outside (digital signal processing unit 6 in FIG. 1) as a digital image signal.

このように、前記第１の動作モードでは、各連結トランジスタＳＷａ，ＳＷｂのうち選択された画素ブロックＢＬのノードＰに対して電気的に接続されるオン状態の連結トランジスタがないので、選択された画素ブロックＢＬのノードＰの電荷電圧変換容量の容量値が最小となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、最高のＳＮ比での読出しが可能となる。例えば、ＩＳＯ感度の設定値が最も高い場合に、撮像制御部５によって、前記第１の動作モードを行うように指令される。 In this way, in the first operation mode, since none of the linking transistors SWa, SWb are on and electrically connected to the node P of the selected pixel block BL, the capacitance value of the charge-voltage conversion capacitance of the node P of the selected pixel block BL is minimized and the charge-voltage conversion coefficient due to the charge-voltage conversion capacitance is large, enabling readout with the highest S/N ratio. For example, when the ISO sensitivity setting is the highest, the imaging control unit 5 issues a command to perform the first operation mode.

図７は、図２に示す固体撮像素子４の第２Ａの動作モードを示すタイミングチャートである。第２Ａの動作モードは、第２の動作モードのうちの１つの動作モードである。この第２の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各連結トランジスタＳＷａ，ＳＷｂのうちの１つ以上の所定数のオン状態の連結トランジスタが、選択された画素ブロックＢＬのノードＰに対して電気的に接続された状態で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。前記第２Ａの動作モードは、前記第２の動作モードにおいて、前記所定数を１つとした動作の例である。 Figure 7 is a timing chart showing the second A operation mode of the solid-state imaging device 4 shown in Figure 2. The second A operation mode is one of the second operation modes. This second operation mode is an example of an operation in which each pixel block BL is selected row by row, and in a state in which a predetermined number of at least one of the linking transistors SWa, SWb in the on state are electrically connected to the node P of the selected pixel block BL, the transfer transistors TXA, TXB of the selected pixel block BL are selectively turned on in sequence, and the signals of each photodiode PDA, PDB of the selected pixel block BL are read out row by row in sequence. The second A operation mode is an example of an operation in which the predetermined number is one in the second operation mode.

図７も、図６と同様に、期間Ｔ１においてｎ－１行目の画素ブロックＢＬ（ｎ－１）が選択され、期間Ｔ２においてｎ行目の画素ブロックＢＬ（ｎ）が選択され、期間Ｔ３においてｎ＋１行目の画素ブロックＢＬ（ｎ＋１）が選択されていく状況を示している。図７に示す第２Ａの動作モードが図６に示す前記第１の動作モードと異なる所は、以下に説明する点である。 As with FIG. 6, FIG. 7 also shows a situation in which pixel block BL(n-1) in the n-1th row is selected in period T1, pixel block BL(n) in the nth row is selected in period T2, and pixel block BL(n+1) in the n+1th row is selected in period T3. The differences between the second A operation mode shown in FIG. 7 and the first operation mode shown in FIG. 6 are as follows.

図７に示す第２Ａの動作モードでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２において、φＳＷａ（ｎ）がＨにされるとともにφＳＷｂ（ｎ－１）がＬにされ、連結トランジスタＳＷａ（ｎ）がオンにされるとともに連結トランジスタＳＷｂ（ｎ－１）がオフにされる。これにより、期間Ｔ２において、各連結トランジスタＳＷａ，ＳＷｂのうちの１つのオン状態の連結トランジスタ（ここでは、連結トランジスタＳＷａ（ｎ））が、選択された画素ブロックＢＬ（ｎ）のノードＰ（ｎ）に対して電気的に接続された状態となる。したがって、前述したように、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１＋Ｃｆｄ２＋Ｃｓｗ≒Ｃｆｄ１＋Ｃｆｄ２となり、図６に示す前記第１の動作モードに比べていわば１段階大きくなる。 In the second A operation mode shown in FIG. 7, during the period T2 in which the n-th row pixel block BL(n) is selected, φSWa(n) is set to H and φSWb(n-1) is set to L, the linking transistor SWa(n) is turned on and the linking transistor SWb(n-1) is turned off. As a result, during the period T2, one of the linking transistors SWa and SWb that is in the on state (here, the linking transistor SWa(n)) is electrically connected to the node P(n) of the selected pixel block BL(n). Therefore, as described above, the capacitance value of the charge-voltage conversion capacitance of the node P(n) is Cfd1+Cfd2+Csw≒Cfd1+Cfd2, which is one step larger than the first operation mode shown in FIG. 6.

ここでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２について説明したが、他の画素ブロックＢＬが選択される期間についても同様である。 Here, we have explained the period T2 during which the pixel block BL(n) in the nth row is selected, but the same applies to the periods during which other pixel blocks BL are selected.

このように、前記第２Ａの動作モードでは、各連結トランジスタＳＷａ，ＳＷｂのうちの１つのオン状態の連結トランジスタが、選択された画素ブロックＢＬのノードＰに対して電気的に接続されるので、選択された画素ブロックＢＬのノードＰの電荷電圧変換容量の容量値がいわば１段階大きくなり、ノードＰの電荷電圧変換容量での飽和電子数を１段階拡大することができる。これにより、ダイナミックレンジを１段階拡大することができる。例えば、ＩＳＯ感度の設定値が最も高い値から１段階小さい値である場合に、撮像制御部５によって、前記第２Ａの動作モードを行うように指令される。 In this way, in the second A operation mode, one of the linking transistors SWa, SWb that is in an on state is electrically connected to the node P of the selected pixel block BL, so that the capacitance value of the charge-voltage conversion capacitance of the node P of the selected pixel block BL becomes one step larger, so to speak, and the number of saturated electrons in the charge-voltage conversion capacitance of the node P can be increased by one step. This makes it possible to increase the dynamic range by one step. For example, when the ISO sensitivity setting is one step smaller than the highest value, the imaging control unit 5 issues a command to perform the second A operation mode.

図８は、図２に示す固体撮像素子４の第２Ｂの動作モードを示すタイミングチャートである。第２Ｂの動作モードは、前記第２の動作モードのうちの他の１つの動作モードであり、前記所定数を２つとした動作例である。 Figure 8 is a timing chart showing the second B operation mode of the solid-state imaging device 4 shown in Figure 2. The second B operation mode is another operation mode of the second operation modes, and is an example of an operation in which the predetermined number is two.

図８も、図６及び図７と同様に、期間Ｔ１においてｎ－１行目の画素ブロックＢＬ（ｎ－１）が選択され、期間Ｔ２においてｎ行目の画素ブロックＢＬ（ｎ）が選択され、期間Ｔ３においてｎ＋１行目の画素ブロックＢＬ（ｎ＋１）が選択されていく状況を示している。図８に示す第２Ｂの動作モードが図６に示す前記第１の動作モードや図７に示す第２Ａに示す動作モードと異なる所は、以下に説明する点である。 As with FIGS. 6 and 7, FIG. 8 also shows a situation in which pixel block BL(n-1) in the n-1th row is selected in period T1, pixel block BL(n) in the nth row is selected in period T2, and pixel block BL(n+1) in the n+1th row is selected in period T3. The differences between the 2B operating mode shown in FIG. 8 and the 1st operating mode shown in FIG. 6 and the 2A operating mode shown in FIG. 7 are as described below.

図８に示す第２Ｂの動作モードでは、ｎ行目の画素ブロックＢＬ（ｎ）が選択される期間Ｔ２において、φＳＷａ（ｎ），φＳＷｂ（ｎ）がＨにされるとともにφＳＷｂ（ｎ－１），φＳＷａ（ｎ＋１）がＬにされ、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）がオンにされるとともに連結トランジスタＳＷｂ（ｎ－１），ＳＷａ（ｎ＋１）がオフにされる。これにより、期間Ｔ２において、各連結トランジスタＳＷａ，ＳＷｂのうちの２つのオン状態の連結トランジスタ（ここでは、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ））が、選択された画素ブロックＢＬ（ｎ）のノードＰ（ｎ）に対して電気的に接続された状態となる。したがって、前述したように、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、２×Ｃｆｄ１＋Ｃｆｄ２＋２Ｃｓｗ≒２×Ｃｆｄ１＋Ｃｆｄ２となり、図６に示す前記第１の動作モードに比べていわば２段階大きくなる。 In the second B operation mode shown in FIG. 8, during the period T2 in which the n-th row pixel block BL(n) is selected, φSWa(n) and φSWb(n) are set to H, and φSWb(n-1) and φSWa(n+1) are set to L, so that the connection transistors SWa(n) and SWb(n) are turned on, and the connection transistors SWb(n-1) and SWa(n+1) are turned off. As a result, during the period T2, two of the connection transistors SWa and SWb that are in the on state (here, the connection transistors SWa(n) and SWb(n)) are electrically connected to the node P(n) of the selected pixel block BL(n). Therefore, as described above, the capacitance value of the charge-voltage conversion capacitance of the node P(n) is 2×Cfd1+Cfd2+2Csw≒2×Cfd1+Cfd2, which is two steps larger than the first operation mode shown in FIG. 6.

このように、前記第２Ｂの動作モードでは、各連結トランジスタＳＷａ，ＳＷｂのうちの２つのオン状態の連結トランジスタが、選択された画素ブロックＢＬのノードＰに対して電気的に接続されるので、選択された画素ブロックＢＬのノードＰの電荷電圧変換容量の容量値がいわば２段階大きくなり、ノードＰの電荷電圧変換容量での飽和電子数を２段階拡大することができる。これにより、ダイナミックレンジを２段階拡大することができる。例えば、ＩＳＯ感度の設定値が最も高い値から２段階小さい値である場合に、撮像制御部５によって、前記第２Ｂの動作モードを行うように指令される。 In this way, in the second B operation mode, two of the linking transistors SWa and SWb that are in an on state are electrically connected to the node P of the selected pixel block BL, so that the capacitance value of the charge-voltage conversion capacitance of the node P of the selected pixel block BL becomes two steps larger, so to speak, and the number of saturated electrons in the charge-voltage conversion capacitance of the node P can be increased by two steps. This makes it possible to expand the dynamic range by two steps. For example, when the ISO sensitivity setting is two steps smaller than the highest value, the imaging control unit 5 issues a command to perform the second B operation mode.

なお、前記第２の動作モードにおいて、前記所定数を３つ以上にしてもよい。 In addition, in the second operating mode, the predetermined number may be three or more.

ここで、本実施の形態における固体撮像素子４と比較される比較例による固体撮像素子について、説明する。図９は、この比較例による固体撮像素子の３つの画素ブロックＢＬの付近を示す回路図であり、図３に対応している。図１０は、図９に示す３つの画素ブロックＢＬの付近を模式的に示す概略平面図であり、図４及び図５に対応している。図９及び図１０において、図３、図４及び図５中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図１０において、拡散領域やゲート電極に符号を付していないが、それらの符号は図５と同じであるので、図５を参照されたい。 Here, a comparative solid-state imaging element to be compared with the solid-state imaging element 4 of the present embodiment will be described. FIG. 9 is a circuit diagram showing the vicinity of three pixel blocks BL of the comparative solid-state imaging element, and corresponds to FIG. 3. FIG. 10 is a schematic plan view showing the vicinity of the three pixel blocks BL shown in FIG. 9, and corresponds to FIG. 4 and FIG. 5. In FIG. 9 and FIG. 10, elements that are the same as or correspond to elements in FIG. 3, FIG. 4 and FIG. 5 are given the same reference numerals, and duplicated explanations are omitted. Note that although reference numerals are not given to the diffusion regions and gate electrodes in FIG. 10, these reference numerals are the same as those in FIG. 5, so please refer to FIG. 5.

この比較例が本実施の形態と異なる所は、各連結トランジスタＳＷｂが取り除かれ、配線７１，７２を含む配線１７１によって、取り除かれた各連結トランジスタＳＷｂの箇所が短絡状態にされている点である。例えば、本実施の形態では、連結トランジスタＳＷｂ（ｎ－１）が取り除かれ、配線７１（ｎ），７２（ｎ－１）を含む配線１７１（ｎ）によって、画素ブロックＢＬ（ｎ）のゲート電極６３及び拡散領域４１，４６並びに連結トランジスタＳＷａ（ｎ－１）の拡散領域４７間が、互いに電気的に接続されて導通している。 This comparative example differs from the present embodiment in that each link transistor SWb is removed, and the removed link transistor SWb is short-circuited by wiring 171 including wiring 71 and 72. For example, in the present embodiment, link transistor SWb(n-1) is removed, and wiring 171(n) including wiring 71(n) and 72(n-1) electrically connects and provides conduction between the gate electrode 63 and diffusion regions 41 and 46 of pixel block BL(n) and the diffusion region 47 of link transistor SWa(n-1).

図９及び図１０において、ＣＡＢ（ｎ）は、連結トランジスタＳＷａ（ｎ），ＳＷａ（ｎ－１）がオフしている場合の、ノードＰ（ｎ）と基準電位との間の容量である。容量ＣＡＢ（ｎ）の容量値をＣｆｄとする。これらの点は、他の画素ブロックＢＬの行についても同様である。 In Figures 9 and 10, CAB(n) is the capacitance between node P(n) and the reference potential when the linking transistors SWa(n) and SWa(n-1) are off. The capacitance value of the capacitance CAB(n) is Cfd. These points are the same for the rows of the other pixel blocks BL.

容量ＣＡＢ（ｎ）は、転送トランジスタＴＸＡ（ｎ），ＴＸＢ（ｎ）のドレイン拡散領域４１の容量と、リセットトランジスタＲＳＴ（ｎ）のソース拡散領域４６と、連結トランジスタＳＷａ（ｎ）のソース拡散領域４６と、連結トランジスタＳＷａ（ｎ－１）のドレイン拡散領域４７の容量と、増幅トランジスタＡＭＰ（ｎ）のゲート電極６３の容量と、配線１７１（ｎ）の配線容量とから構成され、それらの容量値の合計が容量ＣＡＢ（ｎ）の容量値Ｃｆｄとなる。この点は、他の画素ブロックＢＬの行についても同様である。 The capacitance CAB(n) is composed of the capacitance of the drain diffusion region 41 of the transfer transistors TXA(n) and TXB(n), the source diffusion region 46 of the reset transistor RST(n), the source diffusion region 46 of the linking transistor SWa(n), the capacitance of the drain diffusion region 47 of the linking transistor SWa(n-1), the capacitance of the gate electrode 63 of the amplification transistor AMP(n), and the wiring capacitance of the wiring 171(n), and the sum of these capacitance values is the capacitance value Cfd of the capacitance CAB(n). This is also true for the other rows of the pixel block BL.

配線１７１（ｎ）の配線容量は、配線７１（ｎ）の配線容量（浮遊容量）と配線１７１（ｎ）の配線容量との和にほぼ等しい。よって、容量ＣＡＢ（ｎ）の容量値Ｃｆｄは、本実施の形態における前述した容量ＣＡ（ｎ）の容量値Ｃｆｄ１と容量ＣＢ（ｎ）の容量値Ｃｆｄ２との和にほぼ等しくなり、Ｃｆｄ≒Ｃｆｄ１＋Ｃｆｄ２となる。 The wiring capacitance of wiring 171(n) is approximately equal to the sum of the wiring capacitance (stray capacitance) of wiring 71(n) and the wiring capacitance of wiring 171(n). Therefore, the capacitance value Cfd of capacitance CAB(n) is approximately equal to the sum of the capacitance value Cfd1 of capacitance CA(n) and the capacitance value Cfd2 of capacitance CB(n) described above in this embodiment, and Cfd ≈ Cfd1 + Cfd2.

この比較例では、画素ブロックＢＬ（ｎ）に着目して、連結トランジスタＳＷａ（ｎ），ＳＷａ（ｎ－１）が両方ともオフすると、ノードＰ（ｎ）の電荷電圧変換容量は、容量ＣＡＢ（ｎ）となる。よって、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄとなって比較例における最小となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、比較例における最高のＳＮ比での読出しが可能となる。 In this comparative example, focusing on pixel block BL(n), when both linking transistors SWa(n) and SWa(n-1) are turned off, the charge-voltage conversion capacitance of node P(n) becomes capacitance CAB(n). Therefore, the capacitance value of the charge-voltage conversion capacitance of node P(n) becomes Cfd, which is the minimum in the comparative example, and the charge-voltage conversion coefficient due to the charge-voltage conversion capacitance becomes large, making it possible to read out with the highest S/N ratio in the comparative example.

この比較例では、画素ブロックＢＬ（ｎ）に着目して、各連結トランジスタＳＷａのうちの１つ以上の所定数のオン状態の連結トランジスタが、ノードＰ（ｎ）に対して電気的に接続された状態にすると、そのオン状態の連結トランジスタの数に応じてノードＰ（ｎ）の電荷電圧変換容量の容量値は大きくなり、飽和電子数を拡大することができる。これにより、ダイナミックレンジを拡大することができる。 In this comparative example, focusing on pixel block BL(n), when a predetermined number of one or more of each linking transistor SWa in the on state are electrically connected to node P(n), the capacitance value of the charge-voltage conversion capacitance of node P(n) increases according to the number of on-state linking transistors, and the number of saturated electrons can be increased. This makes it possible to expand the dynamic range.

ところが、この比較例では、ノードＰ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ≒Ｃｆｄ１＋Ｃｆｄ２よりも小さくすることができない。したがって、この比較例によれば、電荷電圧変換係数をさほど大きくすることができず、さほど高いＳＮ比で読み出すことができない。 However, in this comparative example, the capacitance value of the charge-voltage conversion capacitance of node P(n) cannot be made smaller than Cfd ≈ Cfd1 + Cfd2. Therefore, according to this comparative example, the charge-voltage conversion coefficient cannot be made very large, and reading cannot be performed with a very high S/N ratio.

これに対し、本実施の形態によれば、連結トランジスタＳＷｂが追加されているので、前述したように、ノードＰ（ｎ）の電荷電圧変換容量の最小の容量値をＣｆｄ１≒Ｃｆｄ－Ｃｆｄ２にすることができ、前記比較例に比べてより小さくすることができる。 In contrast, according to this embodiment, the linking transistor SWb is added, so that, as described above, the minimum capacitance value of the charge-voltage conversion capacitance of node P(n) can be made Cfd1 ≒ Cfd - Cfd2, which is smaller than the comparative example.

したがって、本実施の形態によれば、ダイナミックレンジを拡大させることができるとともに、前記比較例に比べて、高感度読出し時のＳＮ比を向上させることができる。 Therefore, according to this embodiment, it is possible to expand the dynamic range and improve the signal-to-noise ratio during high-sensitivity readout compared to the comparative example.

本実施の形態では、列方向に順次隣り合う全ての２つのノードＰ間に連結トランジスタＳＷａ，ＳＷｂを設けているが、本発明では、必ずしもこれに限らない。例えば、列方向に並ぶｑ個（ｑは２以上の整数）置きのノードＰと当該ノードＰに対し図中下側に隣り合うノードＰとの間には、連結トランジスタＳＷａ，ＳＷｂを設けずにその間を常に開放しておいてもよい。この場合、ｑの数が小さいほど、前記第２の動作モードにおける前記所定数の最大数が小さくなり、ダイナミックレンジの拡大の度合いが低下するが、前記比較例に比べて高感度読出し時のＳＮ比を向上させることができる。 In this embodiment, the linking transistors SWa and SWb are provided between every two nodes P that are adjacent to each other in the column direction, but the present invention is not necessarily limited to this. For example, between every qth (q is an integer of 2 or more) node P arranged in the column direction and the adjacent node P below the node P in the figure, the linking transistors SWa and SWb may not be provided, and the gap may always be open. In this case, the smaller the number of q, the smaller the maximum number of the predetermined number in the second operation mode, and the degree of expansion of the dynamic range decreases, but the signal-to-noise ratio during high-sensitivity readout can be improved compared to the comparative example.

なお、図６乃至図８を参照して説明した各動作例は、各画素ＰＸのフォトダイオードＰＤの信号電荷を、他の画素ＰＸのフォトダイオードＰＤの信号電荷と混合することなく読み出す動作の例であった。しかし、本発明では、各画素ＰＸのフォトダイオードＰＤの信号電荷を、同色の他の画素ＰＸのフォトダイオードＰＤの信号電荷と混合して読み出してもよい。 Note that the operation examples described with reference to Figures 6 to 8 are examples of operations in which the signal charge of the photodiode PD of each pixel PX is read out without being mixed with the signal charge of the photodiode PD of other pixels PX. However, in the present invention, the signal charge of the photodiode PD of each pixel PX may be read out by mixing it with the signal charge of the photodiode PD of other pixels PX of the same color.

例えば、連結トランジスタＳＷａ（ｎ－１），ＳＷｂ（ｎ－１），ＳＷａ（ｎ），ＳＷｂ（ｎ）をオンにしてノードＰ（ｎ－１），Ｐ（ｎ），Ｐ（ｎ＋１）を互いに連結し、ＴＸＡ（ｎ－１），ＴＸＡ（ｎ），ＴＸＡ（ｎ＋１）を同時にオンにすると、ベイヤー配列等を前提とした場合における同色の３つの画素ＰＸＡ（ｎ－１），ＰＸＡ（ｎ），ＰＸＡ（ｎ－１）のフォトダイオードＰＤＡ（ｎ－１），ＰＤＡ（ｎ），ＰＤＡ（ｎ－１）の信号電荷が互いに連結されたノードＰ（ｎ－１），Ｐ（ｎ），Ｐ（ｎ＋１）で平均化され、同色３画素混合読出しの機能を実現することができる。このとき、連結トランジスタＳＷｂ（ｎ－２），ＳＷａ（ｎ＋１）をオフにし、ノードＰ（ｎ－１），Ｐ（ｎ），Ｐ（ｎ＋１）に対して電気的に接続されるオン状態の連結トランジスタの数を最小限にすることによって、連結されたノードＰ（ｎ－１），Ｐ（ｎ），Ｐ（ｎ＋１）における電荷電圧変換容量値が最小となり、最高のＳＮ比で同色３画素混合読出しを行うことができる。一方、連結トランジスタＳＷａ（ｎ－１），ＳＷｂ（ｎ－１），ＳＷａ（ｎ），ＳＷｂ（ｎ）の他に、１個以上のオン状態の連結トランジスタがノードＰ（ｎ－１），Ｐ（ｎ），Ｐ（ｎ＋１）に対して電気的に接続されるようにすれば、その数に応じて、連結されたノードＰ（ｎ－１），Ｐ（ｎ），Ｐ（ｎ＋１）における電荷電圧変換容量値が大きくなり、同色３画素混合読出しのダイナミックレンジを拡大することができる。 For example, when the coupling transistors SWa(n-1), SWb(n-1), SWa(n), SWb(n) are turned on to couple nodes P(n-1), P(n), P(n+1) to each other and TXA(n-1), TXA(n), TXA(n+1) are turned on simultaneously, the signal charges of the photodiodes PDA(n-1), PDA(n), PDA(n-1) of the three same-color pixels PXA(n-1), PXA(n), PXA(n-1) in a Bayer array or the like are averaged at the mutually coupled nodes P(n-1), P(n), P(n+1), thereby realizing the function of same-color three-pixel mixed readout. At this time, by turning off the linking transistors SWb(n-2) and SWa(n+1) and minimizing the number of on-state linking transistors electrically connected to the nodes P(n-1), P(n), and P(n+1), the charge-voltage conversion capacitance value at the linked nodes P(n-1), P(n), and P(n+1) is minimized, and same-color three-pixel mixed readout can be performed with the highest S/N ratio. On the other hand, if one or more on-state linking transistors are electrically connected to the nodes P(n-1), P(n), and P(n+1) in addition to the linking transistors SWa(n-1), SWb(n-1), SWa(n), and SWb(n), the charge-voltage conversion capacitance value at the linked nodes P(n-1), P(n), and P(n+1) increases according to the number, and the dynamic range of same-color three-pixel mixed readout can be expanded.

［第２の実施の形態］
図１１は、本発明の第２の実施の形態による電子カメラの固体撮像素子の３つの画素ブロックＢＬの付近を示す回路図であり、図３に対応している。図１２は、図９に示す３つの画素ブロックＢＬの付近を模式的に示す概略平面図であり、図４及び図５に対応している。図１１及び図１２において、図３、図４及び図５中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 [Second embodiment]
Fig. 11 is a circuit diagram showing the vicinity of three pixel blocks BL of a solid-state imaging device of an electronic camera according to a second embodiment of the present invention, and corresponds to Fig. 3. Fig. 12 is a schematic plan view showing the vicinity of the three pixel blocks BL shown in Fig. 9, and corresponds to Figs. 4 and 5. In Figs. 11 and 12, elements that are the same as or correspond to elements in Figs. 3, 4 and 5 are given the same reference numerals, and duplicated explanations will be omitted.

本実施の形態が前記第１の実施の形態と異なる所は、各配線７２に、容量値Ｃｆｄ３を有する調整容量ＣＢ’が追加されている点である。容量ＣＢ（ｎ）は、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）がオフしている場合の、配線７２（ｎ）と基準電位との間の容量であるので、調整容量ＣＢ’（ｎ）も容量ＣＢ（ｎ）に含まれるものであるが、調整容量ＣＢ’は、前記第１の実施の形態における容量ＣＢ（ｎ）の容量値Ｃｆｄ２をなす構成に対して、容量値Ｃｆｄ３を追加する構成要素であることを明示するために、図１１及び図１２において容量ＣＢ（ｎ）とは別個に調整容量ＣＢ’を示している。前記第１の実施の形態では、容量ＣＢ（ｎ）の容量値はＣｆｄ２であるのに対し、本実施の形態では、容量ＣＢ（ｎ）の容量値はＣｆｄ２＋Ｃｆｄ３となる。これらの点は、他の容量ＣＢ、配線７２、調整容量ＣＢ’についても同様である。 This embodiment differs from the first embodiment in that an adjustment capacitance CB' having a capacitance value Cfd3 is added to each wiring 72. Since the capacitance CB(n) is the capacitance between the wiring 72(n) and the reference potential when the coupling transistors SWa(n) and SWb(n) are off, the adjustment capacitance CB'(n) is also included in the capacitance CB(n). However, in order to clearly indicate that the adjustment capacitance CB' is a component that adds the capacitance value Cfd3 to the configuration of the capacitance CB(n) having the capacitance value Cfd2 in the first embodiment, the adjustment capacitance CB' is shown separately from the capacitance CB(n) in Figures 11 and 12. In the first embodiment, the capacitance value of the capacitance CB(n) is Cfd2, whereas in this embodiment, the capacitance value of the capacitance CB(n) is Cfd2+Cfd3. These points are the same for the other capacitances CB, wiring 72, and adjustment capacitances CB'.

本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる他、調整容量ＣＢ’を設けることにより、容量ＣＢの容量値を任意の所望の容量値に設定することができる。 This embodiment provides the same advantages as the first embodiment, and also provides an adjustable capacitance CB', which allows the capacitance value of capacitance CB to be set to any desired capacitance value.

調整容量ＣＢ’は、具体的には、例えば、（i）配線７２の配線幅の少なくとも一部の幅を画素ブロックＢＬ内の他の配線の配線幅よりも広くすることにより、配線７２の面積を前記第１の実施の形態における配線７２の面積よりも広くすること、（ii）配線７２にＭＯＳ容量を接続すること、（iii）連結トランジスタＳＷａ，ＳＷｂを構成しない拡散容量を接続すること、（iv）連結トランジスタＳＷａのドレイン拡散領域４７の面積を前記第１の実施の形態におけるドレイン拡散領域４７の面積よりも広くすること、（v）連結トランジスタＳＷｂのソース拡散領域４９の面積を前記第１の実施の形態におけるソース拡散領域４９の面積よりも広くすること、の１つ又は２つ以上を組み合わせることによって構成することができる。 Specifically, the adjustment capacitance CB' can be configured by, for example, (i) making at least a portion of the width of the wiring 72 wider than the width of the other wirings in the pixel block BL, thereby making the area of the wiring 72 wider than the area of the wiring 72 in the first embodiment, (ii) connecting a MOS capacitance to the wiring 72, (iii) connecting a diffusion capacitance that does not constitute the linking transistors SWa and SWb, (iv) making the area of the drain diffusion region 47 of the linking transistor SWa wider than the area of the drain diffusion region 47 in the first embodiment, and (v) making the area of the source diffusion region 49 of the linking transistor SWb wider than the area of the source diffusion region 49 in the first embodiment.

ここで、調整容量ＣＢ’の容量値Ｃｆｄ３の設定の一例について説明する。ノードＰの電荷電圧変換容量の容量値は、基準容量値の整数倍になることが望ましい。しかし、前述した第１の実施の形態の構造では、調整容量ＣＢ’を付加しない場合には、一般的に、容量ＣＡの容量値Ｃｆｄ１に対して、容量ＣＢの容量値Ｃｆｄ２は小さくなる。したがって、例えば、ノードＰ（ｎ）の電荷電圧変換容量の容量値を基準容量値の２倍にするためには、連結トランジスタＳＷａ（ｎ），ＳＷｂ（ｎ）をオンにして、ノードＰ（ｎ）の電荷電圧変換容量の容量値を２×Ｃｆｄ１＋Ｃｆｄ２＋２×Ｃｓｗにして、２個の画素ブロックＢＬ（ｎ），ＢＬ（ｎ＋１）を使用することになる。 Here, an example of setting the capacitance value Cfd3 of the adjustment capacitance CB' will be described. It is desirable that the capacitance value of the charge-voltage conversion capacitance of the node P be an integer multiple of the reference capacitance value. However, in the structure of the first embodiment described above, when the adjustment capacitance CB' is not added, the capacitance value Cfd2 of the capacitance CB is generally smaller than the capacitance value Cfd1 of the capacitance CA. Therefore, for example, in order to make the capacitance value of the charge-voltage conversion capacitance of the node P(n) twice the reference capacitance value, the linking transistors SWa(n) and SWb(n) are turned on, the capacitance value of the charge-voltage conversion capacitance of the node P(n) is set to 2×Cfd1+Cfd2+2×Csw, and two pixel blocks BL(n) and BL(n+1) are used.

これに対し、本実施の形態において、調整容量ＣＢ’の容量値Ｃｆｄ３がＣｆｄ１－Ｃｆｄ２となるように調整容量ＣＢ’を形成すると、容量ＣＢの容量値がｃｆｄ２＋Ｃｆｄ３＝Ｃｆｄ１となる。したがって、ノードＰ（ｎ）の電荷電圧変換容量の容量値を基準容量値の２倍にするためには、連結トランジスタＳＷａ（ｎ）をオンするだけですみ、１個の画素ブロックＢＬ（ｎ）を使用するだけでよい。また、更に大きな飽和電荷量を扱う場合には、連結する画素ブロックＢＬの数を大幅に削減することができる。 In contrast, in this embodiment, when the adjustment capacitance CB' is formed so that the capacitance value Cfd3 of the adjustment capacitance CB' is Cfd1-Cfd2, the capacitance value of the capacitance CB becomes cfd2+Cfd3=Cfd1. Therefore, in order to make the capacitance value of the charge-voltage conversion capacitance of node P(n) twice the reference capacitance value, it is only necessary to turn on the linking transistor SWa(n) and use only one pixel block BL(n). Furthermore, when dealing with an even larger amount of saturation charge, the number of linked pixel blocks BL can be significantly reduced.

このような調整容量ＣＢ’の容量値Ｃｆｄ３の設定例は、一例にすぎず、これに限らない。 This setting example of the capacitance value Cfd3 of the adjustment capacitance CB' is merely an example and is not limited to this.

なお、ノードＰの電荷電圧変換容量の容量値を基準用量値の整数倍に近づけるためには、容量ＣＢの容量値は、容量ＣＡの容量値に対して±２０％の範囲内の値であることが好ましく、容量ＣＡの容量値に対して±１０％の範囲内の値であることがより好ましい。 In order to bring the capacitance value of the charge-voltage conversion capacitance of node P close to an integer multiple of the reference capacitance value, it is preferable that the capacitance value of capacitance CB be within a range of ±20% of the capacitance value of capacitance CA, and it is more preferable that the capacitance value of capacitance CB be within a range of ±10% of the capacitance value of capacitance CA.

［第３の実施の形態］
図１３は、本発明の第３の実施の形態による電子カメラの固体撮像素子８４の概略構成を示す回路図であり、図２に対応している。図１３において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 [Third embodiment]
Fig. 13 is a circuit diagram showing a schematic configuration of a solid-state image sensor 84 of an electronic camera according to a third embodiment of the present invention, and corresponds to Fig. 2. In Fig. 13, elements that are the same as or correspond to elements in Fig. 2 are given the same reference numerals, and duplicated explanations will be omitted.

本実施の形態が前記第１の実施の形態と異なる所は、本実施の形態では、前記第１の実施の形態において、各画素ブロックＢＬにおいて、フォトダイオードＰＤＢ及び転送トランジスタＴＸＢが取り除かれ、各画素ブロックＢＬが画素ＰＸＡになっている点である。ただし、本実施の形態では、フォトダイオードＰＤＡの列方向の密度は、前記第１の実施の形態におけるフォトダイオードＰＤＡの列方向の密度の２倍にされ、前記第１の実施の形態におけるフォトダイオードＰＤＡ，ＰＤＢ全体の列方向の密度と同一になっている。本実施の形態では、ｎは、画素ブロックＢＬの行を示すと同時に、画素ＰＸＡの行を示すことになる。 This embodiment differs from the first embodiment in that in the first embodiment, the photodiode PDB and transfer transistor TXB are removed from each pixel block BL, and each pixel block BL becomes a pixel PXA. However, in the present embodiment, the column density of the photodiodes PDA is twice the column density of the photodiodes PDA in the first embodiment, and is the same as the column density of the photodiodes PDA and PDB as a whole in the first embodiment. In the present embodiment, n indicates the row of the pixel block BL as well as the row of the pixel PXA.

換言すれば、前記第１の実施の形態では、各画素ブロックＢＬは２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）で構成されているのに対し、本実施の形態では、各画素ブロックＢＬは１個の画素ＰＸ（ＰＸＡ）で構成されている。そして、前記第１の実施の形態では、画素ブロックＢＬに属する２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）が、１組のノードＰ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを共有しているに対し、本実施の形態では、各画素ＰＸ（本実施の形態では、ＰＸＡのみ）が、それぞれ１組のノードＰ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを有している。 In other words, in the first embodiment, each pixel block BL is composed of two pixels PX (PXA, PXB), whereas in this embodiment, each pixel block BL is composed of one pixel PX (PXA). And, in the first embodiment, the two pixels PX (PXA, PXB) belonging to the pixel block BL share a set of a node P, an amplification transistor AMP, a reset transistor RST, and a selection transistor SEL, whereas in this embodiment, each pixel PX (only PXA in this embodiment) has a set of a node P, an amplification transistor AMP, a reset transistor RST, and a selection transistor SEL.

基本的に、前記第１の実施の形態の説明は、画素ブロックＢＬを画素ＰＸＡに置き換えることで、本実施の形態の説明として適合する。よって、ここでは、本実施の形態の詳細な説明は省略する。 Essentially, the description of the first embodiment is applicable to the description of this embodiment by replacing pixel block BL with pixel PXA. Therefore, a detailed description of this embodiment will be omitted here.

本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。 This embodiment also provides the same advantages as the first embodiment.

なお、本発明では、前記第１の実施の形態を変形して本実施の形態を得たのと同様の変形を、前記第２の実施の形態に対して適用してもよい。 In addition, in the present invention, modifications similar to those made to the first embodiment to obtain the present embodiment may be applied to the second embodiment.

［第４の実施の形態］
図１４は、本発明の第４の実施の形態による電子カメラの固体撮像素子９４の概略構成を示す回路図であり、図２に対応している。図１５は、図１４中の列方向に順次並んだ４つの画素ブロックＢＬの付近を拡大して示す回路図であり、図３に対応している。図１４及び図１５において、図２及び図３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。本実施の形態が前記第１の実施の形態と異なる所は、以下に説明する点である。 [Fourth embodiment]
Fig. 14 is a circuit diagram showing a schematic configuration of a solid-state image sensor 94 of an electronic camera according to a fourth embodiment of the present invention, and corresponds to Fig. 2. Fig. 15 is a circuit diagram showing an enlarged view of the vicinity of four pixel blocks BL arranged in sequence in the column direction in Fig. 14, and corresponds to Fig. 3. In Figs. 14 and 15, elements that are the same as or correspond to elements in Figs. 2 and 3 are given the same reference numerals, and duplicated explanations will be omitted. The present embodiment differs from the first embodiment in the points described below.

本実施の形態では、前記第１の実施の形態において、第１の連結トランジスタＳＷａ、第２の連結トランジスタＳＷｂ及び配線７１，７２が取り除かれ、その代わりに、第１のノードＰａとこれに対応する第２のノードＰｂとの間を電気的に接続及び切断する第１のスイッチ部としての第１のトランジスタＳＷＡ、２つの第２のノードＰｂ間を電気的に接続及び切断する第２のスイッチ部としての第２のトランジスタＳＷＢ、及び、配線９７，９８が設けられている。 In this embodiment, the first coupling transistor SWa, the second coupling transistor SWb, and the wirings 71 and 72 in the first embodiment are removed, and instead, a first transistor SWA as a first switch unit that electrically connects and disconnects the first node Pa and the corresponding second node Pb, a second transistor SWB as a second switch unit that electrically connects and disconnects the two second nodes Pb, and wirings 97 and 98 are provided.

画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）は、前記第１の実施の形態におけるノードＰ（ｎ）に相当している。転送トランジスタＴＸＡ（ｎ）は、フォトダイオードＰＤＡ（ｎ）から第１のノードＰａ（ｎ）に電荷を転送し、転送トランジスタＴＸＢ（ｎ）はフォトダイオードＰＤＢ（ｎ）から第１のノードＰａ（ｎ）に電荷を転送する。第１のノードＰａ（ｎ）には基準電位との間に容量（電荷電圧変換容量）が形成され、その容量によって、第１のノードＰａ（ｎ）に転送されてきた電荷が電圧に変換される。増幅トランジスタＡＭＰ（ｎ）は、第１のノードＰａ（ｎ）の電位に応じた信号を出力する。リセットトランジスタＲＳＴ（ｎ）は、第１のノードＰａ（ｎ）の電位をリセットする。これらの点は、他の画素ブロックＢＬの行についても同様である。 The first node Pa(n) of the pixel block BL(n) corresponds to the node P(n) in the first embodiment. The transfer transistor TXA(n) transfers charges from the photodiode PDA(n) to the first node Pa(n), and the transfer transistor TXB(n) transfers charges from the photodiode PDB(n) to the first node Pa(n). A capacitance (charge-voltage conversion capacitance) is formed between the first node Pa(n) and a reference potential, and the charge transferred to the first node Pa(n) is converted into a voltage by the capacitance. The amplification transistor AMP(n) outputs a signal according to the potential of the first node Pa(n). The reset transistor RST(n) resets the potential of the first node Pa(n). These points are similar to those of the other rows of the pixel block BL.

第１のトランジスタＳＷＡ（ｎ）は、第１のノードＰａ（ｎ）とこれに対応する第２のノードＰｂ（ｎ）との間を電気的に接続及び切断する第１のスイッチ部を構成している。このような第１のスイッチ部は、複数のトランジスタ等のスイッチを組み合わせて構成することも可能であるが、構造を簡単にするため、本実施の形態のように単一の第１のトランジスタＳＷＡ（ｎ）で構成することが好ましい。これらの点は、他の第１のトランジスタＳＷＡについても同様である。 The first transistor SWA(n) constitutes a first switch section that electrically connects and disconnects the first node Pa(n) and the corresponding second node Pb(n). Although such a first switch section can be formed by combining switches such as multiple transistors, in order to simplify the structure, it is preferable to form it from a single first transistor SWA(n) as in this embodiment. These points are also true for the other first transistors SWA.

各第２のトランジスタＳＷＢは、各画素ブロックＢＬのうちの列方向に互いに隣り合う各２つの画素ブロックＢＬについて、一方の画素ブロックＢＬの第１のノードＰａに対応する第２のノードＰｂと他方の画素ブロックＢＬの第１のノードＰａに対応する第２のノードＰｂとの間を電気的に接続及び切断するように設けられた第２のスイッチ部を構成している。これによって、本実施の形態では、３つ以上の画素ブロックＢＬの第１のノードＰａが、複数の前記第２のスイッチ部により数珠繋ぎ状に接続されている。前述したような第２のスイッチ部は、複数のトランジスタ等のスイッチを組み合わせて構成することも可能であるが、構造を簡単にするため、本実施の形態のように単一の第２のトランジスタＳＷＢで構成することが好ましい。 Each second transistor SWB constitutes a second switch section that is provided for electrically connecting and disconnecting the second node Pb corresponding to the first node Pa of one pixel block BL and the second node Pb corresponding to the first node Pa of the other pixel block BL for each of two pixel blocks BL adjacent to each other in the column direction among the pixel blocks BL. As a result, in this embodiment, the first nodes Pa of three or more pixel blocks BL are connected in a daisy chain shape by multiple second switch sections. The second switch section as described above can also be configured by combining multiple switches such as transistors, but in order to simplify the structure, it is preferable to configure it with a single second transistor SWB as in this embodiment.

例えば、第２のトランジスタＳＷＢ（ｎ）は、ｎ行目の画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）に対応する第２のノードＰｂ（ｎ）とｎ－１行目の画素ブロックＢＬ（ｎ－１）の第１のノードＰａ（ｎ－１）に対応する第２のノードＰｂ（ｎ－１）との間を電気的に接続及び切断するように、設けられている。この点は、他の第２のトランジスタＳＷＢについても同様である。 For example, the second transistor SWB(n) is provided so as to electrically connect and disconnect the second node Pb(n) corresponding to the first node Pa(n) of the pixel block BL(n) in the nth row and the second node Pb(n-1) corresponding to the first node Pa(n-1) of the pixel block BL(n-1) in the n-1th row. This also applies to the other second transistors SWB.

画素ブロックＢＬ（ｎ）の増幅トランジスタＡＭＰ（ｎ）のゲート電極、リセットトランジスタＲＳＴ（ｎ）のソース領域、転送トランジスタＴＸＡ（ｎ），ＴＸＢ（ｎ）のドレイン拡散領域、及び、第１のトランジスタＳＷＡ（ｎ）のソース拡散領域の間が、配線９７（ｎ）によって互いに電気的に接続されて導通している。第１のノードＰａ（ｎ）は、配線９７（ｎ）及びこれに対して電気的に接続されて導通している箇所全体に相当している。これらの点は、他の画素ブロックＢＬの行についても同様である。 The gate electrode of the amplification transistor AMP(n), the source region of the reset transistor RST(n), the drain diffusion regions of the transfer transistors TXA(n) and TXB(n), and the source diffusion region of the first transistor SWA(n) of the pixel block BL(n) are electrically connected to each other and conductively by wiring 97(n). The first node Pa(n) corresponds to the wiring 97(n) and the entire area electrically connected to it and conductive thereto. The same applies to the other rows of the pixel block BL.

第１のトランジスタＳＷＡ（ｎ）のドレイン拡散領域、第２のトランジスタＳＷＢ（ｎ）のドレイン拡散領域及び第２のトランジスタＳＷＢ（ｎ＋１）のソース拡散領域の間が、配線９８（ｎ）によって互いに電気的に接続されて導通している。第２のノードＰｂ（ｎ）は、配線９８（ｎ）及びこれに対して電気的に接続されて導通している箇所全体に相当している。これらの点は、他の第１のトランジスタＳＷＡ及び他の第２のトランジスタＳＷＢについても同様である。 The drain diffusion region of the first transistor SWA(n), the drain diffusion region of the second transistor SWB(n), and the source diffusion region of the second transistor SWB(n+1) are electrically connected to each other and conductive by wiring 98(n). The second node Pb(n) corresponds to the wiring 98(n) and the entire area electrically connected to it and conductive thereto. The same applies to the other first transistors SWA and the other second transistors SWB.

第１のトランジスタＳＷＡのゲートは行毎に制御線９５に共通に接続され、そこには、制御信号φＳＷＡが垂直走査回路２１から供給される。第２のトランジスタＳＷＢのゲートは行毎に制御線９６に共通に接続され、そこには、制御信号φＳＷＢが垂直走査回路２１から供給される。 The gates of the first transistors SWA are commonly connected to a control line 95 for each row, and a control signal φSWA is supplied to the control line 95 from the vertical scanning circuit 21. The gates of the second transistors SWB are commonly connected to a control line 96 for each row, and a control signal φSWB is supplied to the control line 96 from the vertical scanning circuit 21.

図１４及び図１５において、ＣＣ（ｎ）は、第１のトランジスタＳＷＡ（ｎ）がオフしている場合の、第１のノードＰａ（ｎ）と基準電位との間の容量である。容量ＣＣ（ｎ）の容量値をＣｆｄ１’とする。ＣＤ（ｎ）は、第１のトランジスタＳＷＡ（ｎ）及び第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋１）がオフしている場合の、配線９８（ｎ）と基準電位との間の容量である。容量ＣＤ（ｎ）の容量値をＣｆｄ２’とする。これらの点は、他の第１のトランジスタＳＷＡ及び他の第２のトランジスタＳＷＢについても同様である。 In Figures 14 and 15, CC(n) is the capacitance between the first node Pa(n) and the reference potential when the first transistor SWA(n) is off. The capacitance value of the capacitance CC(n) is Cfd1'. CD(n) is the capacitance between the wiring 98(n) and the reference potential when the first transistor SWA(n) and the second transistors SWB(n) and SWB(n+1) are off. The capacitance value of the capacitance CD(n) is Cfd2'. The same applies to the other first transistors SWA and the other second transistors SWB.

容量ＣＣ（ｎ）は、転送トランジスタＴＸＡ（ｎ），ＴＸＢ（ｎ）のドレイン拡散領域の容量と、リセットトランジスタＲＳＴ（ｎ）のソース拡散領域の容量と、第１のトランジスタＳＷＡ（ｎ）のソース拡散領域の容量と、増幅トランジスタＡＭＰ（ｎ）のゲート電極の容量と、配線９７（ｎ）の配線容量とから構成され、それらの容量値の合計が容量ＣＣ（ｎ）の容量値Ｃｆｄ１’となる。この点は、他の画素ブロックＢＬの行についても同様である。 Capacitance CC(n) is composed of the capacitance of the drain diffusion regions of transfer transistors TXA(n) and TXB(n), the capacitance of the source diffusion region of reset transistor RST(n), the capacitance of the source diffusion region of first transistor SWA(n), the capacitance of the gate electrode of amplifier transistor AMP(n), and the wiring capacitance of wiring 97(n), and the sum of these capacitance values is the capacitance value Cfd1' of capacitance CC(n). This is also true for the rows of other pixel blocks BL.

なお、第２のトランジスタＳＷＢ（ｎ）のソース拡散領域の容量は容量ＣＣ（ｎ）の構成要素とならないので、その分、容量ＣＣ（ｎ）の容量値Ｃｆｄ１’は小さくなる。この点、前記第１の実施の形態では、連結トランジスタＳＷａ（ｎ）のソース拡散領域４６の容量のみならず連結トランジスタＳＷｂ（ｎ－１）のドレイン拡散領域４８の容量も容量ＣＢの構成要素となっているので、その分、容量ＣＢの容量値Ｃｆｄ１は大きくなる。すなわち、本実施の形態における容量値Ｃｆｄ１’は、前記第１の実施の形態における容量値Ｃｆｄ１よりも、トランジスタ拡散容量１個分だけ小さくなる。 The capacitance of the source diffusion region of the second transistor SWB(n) is not a component of the capacitance CC(n), so the capacitance value Cfd1' of the capacitance CC(n) is smaller. In this regard, in the first embodiment, not only the capacitance of the source diffusion region 46 of the linking transistor SWa(n) but also the capacitance of the drain diffusion region 48 of the linking transistor SWb(n-1) are components of the capacitance CB, so the capacitance value Cfd1 of the capacitance CB is larger. In other words, the capacitance value Cfd1' in this embodiment is smaller than the capacitance value Cfd1 in the first embodiment by one transistor diffusion capacitance.

ここで、第１のトランジスタＳＷＡのオン時のチャネル容量の値及び第２のトランジスタＳＷＢのオン時のチャネル容量の値を、両方ともＣｓｗとする。通常、容量値Ｃｓｗは、容量値Ｃｆｄ１’，Ｃｆｄ２’に対して小さい値である。 Here, the channel capacitance value of the first transistor SWA when it is on and the channel capacitance value of the second transistor SWB when it is on are both Csw. Typically, the capacitance value Csw is smaller than the capacitance values Cfd1' and Cfd2'.

今、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ）がオフする（すなわち、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちのオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならない）と、第１のノードＰａ（ｎ）と基準電位との間の容量（電荷電圧変換容量）は、容量ＣＣ（ｎ）となる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１’となる。この状態は、後述する第１の動作モードを示す図１６中の期間Ｔ２の状態に相当している。 Now, focusing on pixel block BL(n), when the first transistor SWA(n) is turned off (i.e., the on-state transistors among the first transistors SWA and the second transistors SWB are not electrically connected to the first node Pa(n)), the capacitance (charge-voltage conversion capacitance) between the first node Pa(n) and the reference potential becomes capacitance CC(n). Therefore, the capacitance value of the charge-voltage conversion capacitance of the first node Pa(n) becomes Cfd1'. This state corresponds to the state of period T2 in FIG. 16, which shows the first operating mode described later.

また、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ）がオンすると、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち、第１のトランジスタＳＷＡ（ｎ）以外のオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋１）がオフであれば）、第１のノードＰａ（ｎ）と基準電位との間の容量（電荷電圧変換容量）は、容量ＣＣ（ｎ）に対して、容量ＣＤ（ｎ）及び第１のトランジスタＳＷＡ（ｎ）のオン時のチャネル容量を付加したものとなる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１’＋Ｃｆｄ２’＋Ｃｓｗ≒Ｃｆｄ１’＋Ｃｆｄ２’となる。この状態は、後述する第２Ａの動作モードを示す図１７中の期間Ｔ２の状態に相当している。 Furthermore, focusing on the pixel block BL(n), when the first transistor SWA(n) is turned on, if the on-state transistors other than the first transistor SWA(n) among the first transistors SWA and the second transistors SWB are not electrically connected to the first node Pa(n) (specifically, if the second transistors SWB(n) and SWB(n+1) are off), the capacitance (charge-voltage conversion capacitance) between the first node Pa(n) and the reference potential is the capacitance CC(n) plus the capacitance CD(n) and the channel capacitance of the first transistor SWA(n) when it is on. Therefore, the capacitance value of the charge-voltage conversion capacitance of the first node Pa(n) is Cfd1'+Cfd2'+Csw≒Cfd1'+Cfd2'. This state corresponds to the state of period T2 in FIG. 17 showing the operation mode 2A described later.

さらに、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ）及び第２のトランジスタＳＷＢ（ｎ＋１）がオンすると、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち、トランジスタＳＷＡ（ｎ），ＳＷＢ（ｎ＋１）以外のオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、トランジスタＳＷＢ（ｎ），ＳＷＡ（ｎ＋１），ＳＷＢ（ｎ＋２）がオフであれば）、第１のノードＰａ（ｎ）の電荷電圧変換容量は、容量ＣＣ（ｎ）に対して、容量ＣＤ（ｎ）、容量ＣＤ（ｎ＋１）及びトランジスタＳＷＡ（ｎ），ＳＷＢ（ｎ＋１）のオン時のチャネル容量を付加したものとなる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１’＋２×Ｃｆｄ２’＋２×Ｃｓｗ≒Ｃｆｄ１’＋２×Ｃｆｄ２’となる。この状態は、後述する第２Ｂの動作モードを示す図１８中の期間Ｔ２の状態に相当している。 Furthermore, focusing on pixel block BL(n), when the first transistor SWA(n) and the second transistor SWB(n+1) are turned on, if none of the first transistors SWA and second transistors SWB that are on are electrically connected to the first node Pa(n) (specifically, if transistors SWB(n), SWA(n+1), and SWB(n+2) are off), the charge-voltage conversion capacitance of the first node Pa(n) is calculated by adding capacitance CD(n), capacitance CD(n+1), and the channel capacitance of transistors SWA(n) and SWB(n+1) when they are on to capacitance CC(n). Therefore, the capacitance value of the charge-voltage conversion capacitance of the first node Pa(n) is Cfd1' + 2 x Cfd2' + 2 x Csw ≈ Cfd1' + 2 x Cfd2'. This state corresponds to the state of period T2 in FIG. 18, which shows the second B operation mode described later.

さらにまた、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ），ＳＷＡ（ｎ＋１）及び第２のトランジスタＳＷＢ（ｎ＋１）がオンすると、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち、トランジスタＳＷＡ（ｎ），ＳＷＡ（ｎ＋１），ＳＷＢ（ｎ＋１）以外のオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、トランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋２）がオフであれば）、第１のノードＰａ（ｎ）の電荷電圧変換容量は、容量ＣＣ（ｎ）に対して、容量ＣＤ（ｎ）、容量ＣＤ（ｎ＋１）、容量ＣＣ（ｎ＋１）及びトランジスタＳＷＡ（ｎ），ＳＷＡ（ｎ＋１），ＳＷＢ（ｎ＋１）のオン時のチャネル容量を付加したものとなる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、２×Ｃｆｄ１’＋２×Ｃｆｄ２’＋３×Ｃｓｗ≒２×Ｃｆｄ１’＋２×Ｃｆｄ２’となる。この状態は、後述する第２Ｃの動作モードを示す図１９中の期間Ｔ２の状態に相当している。 Furthermore, focusing on pixel block BL(n), when the first transistors SWA(n), SWA(n+1) and the second transistor SWB(n+1) are turned on, if the on-state transistors of each of the first transistors SWA and each of the second transistors SWB other than transistors SWA(n), SWA(n+1) and SWB(n+1) are not electrically connected to the first node Pa(n) (specifically, here, if transistors SWB(n) and SWB(n+2) are off), the charge-voltage conversion capacitance of the first node Pa(n) is calculated by adding capacitance CD(n), capacitance CD(n+1), capacitance CC(n+1) and the channel capacitances of transistors SWA(n), SWA(n+1) and SWB(n+1) when they are on to capacitance CC(n). Therefore, the capacitance value of the charge-voltage conversion capacitance of the first node Pa(n) is 2×Cfd1'+2×Cfd2'+3×Csw≈2×Cfd1'+2×Cfd2'. This state corresponds to the state of period T2 in FIG. 19, which shows the second C operation mode described later.

また、画素ブロックＢＬ（ｎ）に着目して、第１のトランジスタＳＷＡ（ｎ）及び第２のトランジスタＳＷＢ（ｎ＋１），ＳＷＢ（ｎ＋２）がオンすると、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち、トランジスタＳＷＡ（ｎ），ＳＷＢ（ｎ＋１），ＳＷＢ（ｎ＋２）以外のオン状態のトランジスタが第１のノードＰａ（ｎ）に対して電気的に接続された状態とならなければ（ここでは、具体的には、トランジスタＳＷＡ（ｎ＋１），ＳＷＡ（ｎ＋２），ＳＷＢ（ｎ），ＳＷＢ（ｎ＋３）がオフであれば）、第１のノードＰａ（ｎ）の電荷電圧変換容量は、容量ＣＣ（ｎ）に対して、容量ＣＤ（ｎ）、容量ＣＤ（ｎ＋１）、容量ＣＤ（ｎ＋２）及びトランジスタＳＷＡ（ｎ），ＳＷＢ（ｎ＋１），ＳＷＢ（ｎ＋２）のオン時のチャネル容量を付加したものとなる。よって、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値は、Ｃｆｄ１’＋３×Ｃｆｄ２’＋３×Ｃｓｗ≒Ｃｆｄ１’＋３×Ｃｆｄ２’となる。この状態は、後述する第２Ｃの動作モードを示す図２０中の期間Ｔ２の状態に相当している。 Also, focusing on pixel block BL(n), when the first transistor SWA(n) and the second transistors SWB(n+1), SWB(n+2) are turned on, if the on-state transistors of each of the first transistors SWA and each of the second transistors SWB other than the transistors SWA(n), SWB(n+1), SWB(n+2) are not electrically connected to the first node Pa(n) (specifically, here, if the transistors SWA(n+1), SWA(n+2), SWB(n), SWB(n+3) are off), the charge-voltage conversion capacitance of the first node Pa(n) is calculated by adding the capacitances CD(n), CD(n+1), CD(n+2) and the channel capacitances of the transistors SWA(n), SWB(n+1), SWB(n+2) when they are on to the capacitance CC(n). Therefore, the capacitance value of the charge-voltage conversion capacitance of the first node Pa(n) is Cfd1' + 3 x Cfd2' + 3 x Csw ≈ Cfd1' + 3 x Cfd2'. This state corresponds to the state of period T2 in FIG. 20, which shows the second C operation mode described later.

このように、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち第１のノードＰａ（ｎ）に対して電気的に接続されるオン状態のトランジスタがなければ、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値が最小の容量値Ｃｆｄ１’となり、その電荷電圧変換容量による電荷電圧変換係数が大きくなるため、最高のＳＮ比での読出しが可能となる。そして、前述したように、容量値Ｃｆｄ１’が前記第１の実施の形態における最小の容量値Ｃｆｄ１よりもトランジスタ拡散容量１個分だけ小さくなるので、本実施の形態によれば、前記第１の実施の形態と比べても、電荷電圧変換係数が一層大きくなり、より一層高いＳＮ比での読み出しが可能となる。 In this way, if there is no on-state transistor among each of the first transistors SWA and each of the second transistors SWB electrically connected to the first node Pa(n), the capacitance value of the charge-voltage conversion capacitance of the first node Pa(n) becomes the minimum capacitance value Cfd1', and the charge-voltage conversion coefficient due to the charge-voltage conversion capacitance becomes large, making it possible to read with the highest S/N ratio. And, as described above, since the capacitance value Cfd1' is smaller than the minimum capacitance value Cfd1 in the first embodiment by one transistor diffusion capacitance, according to this embodiment, the charge-voltage conversion coefficient becomes even larger than in the first embodiment, making it possible to read with an even higher S/N ratio.

一方、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち第１のノードＰａ（ｎ）に対して電気的に接続されるオン状態のトランジスタの数を１つ以上の所望の数に増やしていけば、第１のノードＰａ（ｎ）の電荷電圧変換容量の容量値を所望の値に大きくすることができ、大きな信号電荷量を扱うことができるため、飽和電子数を拡大することができる。これにより、ダイナミックレンジを拡大することができる。 On the other hand, if the number of on-state transistors electrically connected to the first node Pa(n) among the first transistors SWA and second transistors SWB is increased to a desired number of one or more, the capacitance value of the charge-voltage conversion capacitance of the first node Pa(n) can be increased to a desired value, and a large amount of signal charge can be handled, thereby increasing the number of saturated electrons. This allows the dynamic range to be expanded.

以上、画素ブロックＢＬ（ｎ）の第１のノードＰａ（ｎ）について説明したが、他の画素ブロックＢＬの第１のノードＰａについても同様である。 The above describes the first node Pa(n) of pixel block BL(n), but the same applies to the first nodes Pa of other pixel blocks BL.

図１６は、図１４に示す固体撮像素子９４の第１の動作モードを示すタイミングチャートである。この第１の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうち選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続されるオン状態のトランジスタがない状態（当該第１のノードＰａの電荷電圧変換容量が最小である状態）で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。図１６に示す例では、全画素ＰＸＡ，ＰＸＢの信号を読み出すが、これに限らず、例えば、画素行を間引いて読み出す間引き読み出し等を行ってもよい。この点は、後述する図１７乃至図２０にそれぞれ示す各例についても同様である。 16 is a timing chart showing the first operation mode of the solid-state imaging device 94 shown in FIG. 14. In this first operation mode, each pixel block BL is selected row by row, and in a state where there is no transistor in an on-state electrically connected to the first node Pa of the selected pixel block BL among each first transistor SWA and each second transistor SWB (a state where the charge-voltage conversion capacity of the first node Pa is minimum), the transfer transistors TXA and TXB of the selected pixel block BL are selectively turned on in sequence, and signals of each photodiode PDA and PDB of the selected pixel block BL are read out row by row. In the example shown in FIG. 16, signals of all pixels PXA and PXB are read out, but this is not limited thereto, and for example, thinning-out readout in which pixel rows are thinned out and read out may be performed. This point is the same for each example shown in FIG. 17 to FIG. 20 described later.

これまでの説明から図１６に示す第１の動作モードの動作は明らかであるので、その詳細な説明は省略する。 The operation of the first operating mode shown in Figure 16 is clear from the explanation so far, so a detailed explanation will be omitted.

図１７は、図１４に示す固体撮像素子９４の第２Ａの動作モードを示すタイミングチャートである。第２Ａの動作モードは、第２の動作モードのうちの１つの動作モードである。この第２の動作モードは、各画素ブロックＢＬを行毎に順次選択していき、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちの１つ以上の所定数のオン状態のトランジスタが、選択された画素ブロックＢＬの第１のノードＰａに対して電気的に接続された状態で、選択された画素ブロックＢＬの転送トランジスタＴＸＡ，ＴＸＢを順次選択的にオンさせて、選択された画素ブロックＢＬの各フォトダイオードＰＤＡ，ＰＤＢの信号を行毎に順次読み出す動作の例である。前記第２Ａの動作モードは、前記第２の動作モードにおいて、前記所定数を１つ（第１のトランジスタＳＷＡの１つ）とした動作の例である。 Figure 17 is a timing chart showing the second A operation mode of the solid-state imaging device 94 shown in Figure 14. The second A operation mode is one of the second operation modes. This second operation mode is an example of an operation in which each pixel block BL is selected row by row, and a predetermined number of on-state transistors of each first transistor SWA and each second transistor SWB are electrically connected to the first node Pa of the selected pixel block BL, and the transfer transistors TXA and TXB of the selected pixel block BL are selectively turned on in sequence, thereby sequentially reading out the signals of each photodiode PDA and PDB of the selected pixel block BL row by row. The second A operation mode is an example of an operation in which the predetermined number is one (one of the first transistors SWA) in the second operation mode.

これまでの説明から図１７に示す第２Ａの動作モードの動作は明らかであるので、その詳細な説明は省略する。 The operation of the second A operating mode shown in Figure 17 is clear from the explanation so far, so a detailed explanation will be omitted.

図１８は、図１４に示す固体撮像素子９４の第２Ｂの動作モードを示すタイミングチャートである。第２Ｂの動作モードは、前記第２の動作モードのうちの他の１つの動作モードであり、前記所定数を２つ（第１のトランジスタＳＷＡの１つと第２のトランジスタＳＷＢの１つ）とした動作例である。これまでの説明から図１８に示す第２Ｂの動作モードの動作は明らかであるので、その詳細な説明は省略する。 Figure 18 is a timing chart showing the second B operation mode of the solid-state imaging element 94 shown in Figure 14. The second B operation mode is another of the second operation modes, and is an example of operation in which the predetermined number is two (one for the first transistor SWA and one for the second transistor SWB). The operation of the second B operation mode shown in Figure 18 is clear from the explanation so far, so a detailed explanation is omitted.

図１９は、図１４に示す固体撮像素子９４の第２Ｃの動作モードを示すタイミングチャートである。第２Ｃの動作モードは、前記第２の動作モードのうちの更に他の１つの動作モードであり、前記所定数を３つ（第１のトランジスタＳＷＡの２つと第２のトランジスタＳＷＢの１つ）とした動作例である。これまでの説明から図１９に示す第２Ｃの動作モードの動作は明らかであるので、その詳細な説明は省略する。 Figure 19 is a timing chart showing the second C operation mode of the solid-state imaging device 94 shown in Figure 14. The second C operation mode is yet another operation mode of the second operation mode, and is an operation example in which the predetermined number is three (two of the first transistor SWA and one of the second transistor SWB). Since the operation of the second C operation mode shown in Figure 19 is clear from the explanation so far, a detailed explanation thereof will be omitted.

図２０は、図１４に示す固体撮像素子９４の第２Ｄの動作モードを示すタイミングチャートである。第２Ｄの動作モードは、前記第２の動作モードのうちの更に他の１つの動作モードであり、前記所定数を３つ（第１のトランジスタＳＷＡの１つと第２のトランジスタＳＷＢの２つ）とした動作例である。これまでの説明から図２０に示す第２Ｄの動作モードの動作は明らかであるので、その詳細な説明は省略する。 Figure 20 is a timing chart showing the second D operation mode of the solid-state imaging device 94 shown in Figure 14. The second D operation mode is yet another operation mode of the second operation mode, and is an operation example in which the predetermined number is three (one for the first transistor SWA and two for the second transistor SWB). Since the operation of the second D operation mode shown in Figure 20 is clear from the explanation so far, a detailed explanation thereof will be omitted.

本実施の形態によれば、前記第１の実施の形態と同様に、ダイナミックレンジを拡大させることができるとともに、前記比較例に比べて、高感度読出し時のＳＮ比を向上させることができる。また、本実施の形態によれば、前記第１の実施の形態と比べても、電荷電圧変換係数が一層大きくなり、より一層高いＳＮ比での高感度読み出しが可能となる。 According to this embodiment, like the first embodiment, the dynamic range can be expanded, and the S/N ratio during high-sensitivity readout can be improved compared to the comparative example. Furthermore, according to this embodiment, the charge-voltage conversion coefficient is even larger than in the first embodiment, making it possible to perform high-sensitivity readout with an even higher S/N ratio.

本実施の形態では、列方向に順次隣り合う全ての２つの第２のノードＰｂ間に第２のトランジスタＳＷＢを設けているが、本発明では、必ずしもこれに限らない。例えば、列方向に並ぶｒ個（ｒは２以上の整数）置きの第２のノードＰｂと当該第２のノードＰｂに対し図中下側に隣り合う第２のノードＰｂとの間には、第２のトランジスタＳＷＢを設けずにその間を常に開放しておいてもよい。この場合、ｒの数が小さいほど、前記第２の動作モードにおける前記所定数の最大数が小さくなり、ダイナミックレンジの拡大の度合いが低下するが、前記比較例に比べて高感度読出し時のＳＮ比を向上させることができる。また、例えば、列方向に並ぶｓ個（ｓは１以上の整数）置きの第２のノードＰｂと当該第２のノードＰｂに対し図中下側に隣り合う第２のノードＰｂとの間には、第２のトランジスタＳＷＢを設けずにその間を電気的に短絡させておいてもよい。さらに、例えば、列方向に並ぶｕ個（ｕは１以上の整数）置きの第２のノードＰｂと当該第２のノードＰｂに対し図中下側に隣り合う第２のノードＰｂとの間にのみ第２のトランジスタＳＷＢを設ける一方で、列方向に並ぶｕ個置き以外の第２のノードＰｂと当該第２のノードＰｂに対し図中下側に隣り合う第２のノードＰｂとの間を電気的に短絡させてもよい。 In this embodiment, the second transistor SWB is provided between every two second nodes Pb adjacent to each other in the column direction, but the present invention is not necessarily limited to this. For example, the second transistor SWB may not be provided between the second nodes Pb arranged every r (r is an integer of 2 or more) in the column direction and the second node Pb adjacent to the second node Pb on the lower side in the figure, and the gap between them may always be open. In this case, the smaller the number of r, the smaller the maximum number of the predetermined number in the second operation mode, and the degree of expansion of the dynamic range decreases, but the S/N ratio during high sensitivity readout can be improved compared to the comparative example. Also, for example, the second transistor SWB may not be provided between the second nodes Pb arranged every s (s is an integer of 1 or more) in the column direction and the second node Pb adjacent to the second node Pb on the lower side in the figure, and the gap between them may be electrically shorted. Furthermore, for example, second transistors SWB may be provided only between second nodes Pb arranged every u (u is an integer of 1 or more) in the column direction and second nodes Pb adjacent to the second nodes Pb on the lower side in the figure, while second nodes Pb other than the second nodes Pb arranged every u in the column direction may be electrically short-circuited between the second nodes Pb adjacent to the second nodes Pb on the lower side in the figure.

なお、前記第２の実施の形態と同様に、本実施の形態において、配線９８に調整容量を設けてもよい。また、本実施の形態においても、容量ＣＤの容量値を、容量ＣＣの容量値に対して±２０％の範囲内の値にしてもよいし、容量ＣＣの容量値に対して±１０％の範囲内の値にしてもよい。これらの点は、後述する第５の実施の形態についても同様である。 As in the second embodiment, in this embodiment, an adjustment capacitance may be provided on the wiring 98. Also, in this embodiment, the capacitance value of the capacitance CD may be set to a value within a range of ±20% of the capacitance value of the capacitance CC, or may be set to a value within a range of ±10% of the capacitance value of the capacitance CC. These points are the same for the fifth embodiment described later.

なお、図１６乃至図２０に示す各動作例は、各画素ＰＸのフォトダイオードＰＤの信号電荷を、他の画素ＰＸのフォトダイオードＰＤの信号電荷と混合することなく読み出す動作の例であった。しかし、本発明では、各画素ＰＸのフォトダイオードＰＤの信号電荷を、同色の他の画素ＰＸのフォトダイオードＰＤの信号電荷と混合して読み出してもよい。 Note that the operation examples shown in Figures 16 to 20 are examples of operations in which the signal charge of the photodiode PD of each pixel PX is read out without being mixed with the signal charge of the photodiode PD of other pixels PX. However, in the present invention, the signal charge of the photodiode PD of each pixel PX may be read out by mixing it with the signal charge of the photodiode PD of other pixels PX of the same color.

例えば、第１のトランジスタＳＷＡ（ｎ－１），ＳＷＡ（ｎ），ＳＷＡ（ｎ＋１）及び第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋１）をオンにして第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）を互いに連結し、ＴＸＡ（ｎ－１），ＴＸＡ（ｎ），ＴＸＡ（ｎ＋１）を同時にオンにすると、ベイヤー配列等を前提とした場合における同色の３つの画素ＰＸＡ（ｎ－１），ＰＸＡ（ｎ），ＰＸＡ（ｎ－１）のフォトダイオードＰＤＡ（ｎ－１），ＰＤＡ（ｎ），ＰＤＡ（ｎ－１）の信号電荷が互いに連結された第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）で平均化され、同色３画素混合読出しの機能を実現することができる。このとき、第２のトランジスタＳＷＢ（ｎ－２），ＳＷＢ（ｎ＋２）をオフにし、第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）に対して電気的に接続されるオン状態の第１又は第２のトランジスタの数を最小限にすることによって、連結された第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）における電荷電圧変換容量値が最小となり、最高のＳＮ比で同色３画素混合読出しを行うことができる。一方、第１のトランジスタＳＷＡ（ｎ－１），ＳＷＡ（ｎ），ＳＷＡ（ｎ＋１）及び第２のトランジスタＳＷＢ（ｎ），ＳＷＢ（ｎ＋１）の他に、各第１のトランジスタＳＷＡ及び各第２のトランジスタＳＷＢのうちの１個以上のオン状態のトランジスタが第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）に対して電気的に接続されるようにすれば、その数に応じて、連結された第１のノードＰａ（ｎ－１），Ｐａ（ｎ），Ｐａ（ｎ＋１）における電荷電圧変換容量値が大きくなり、同色３画素混合読出しのダイナミックレンジを拡大することができる。 For example, when the first transistors SWA(n-1), SWA(n), SWA(n+1) and the second transistors SWB(n), SWB(n+1) are turned on to connect the first nodes Pa(n-1), Pa(n), Pa(n+1) to each other, and TXA(n-1), TXA(n), TXA(n+1) are turned on simultaneously, the signal charges of the photodiodes PDA(n-1), PDA(n), PDA(n-1) of the three same-color pixels PXA(n-1), PXA(n), PXA(n-1) in a Bayer array or the like are averaged at the first nodes Pa(n-1), Pa(n), Pa(n+1) which are connected to each other, thereby realizing the function of mixing and reading out three pixels of the same color. At this time, by turning off the second transistors SWB(n-2), SWB(n+2) and minimizing the number of first or second transistors in the on state that are electrically connected to the first nodes Pa(n-1), Pa(n), Pa(n+1), the charge-voltage conversion capacitance values at the linked first nodes Pa(n-1), Pa(n), Pa(n+1) are minimized, and same-color three-pixel mixed readout can be performed with the highest S/N ratio. On the other hand, if one or more of the first transistors SWA(n-1), SWA(n), SWA(n+1) and the second transistors SWB(n), SWB(n+1) that are in the on state are electrically connected to the first nodes Pa(n-1), Pa(n), Pa(n+1), in addition to the first transistors SWA(n-1), SWA(n), SWA(n+1), the charge-voltage conversion capacitance value at the connected first nodes Pa(n-1), Pa(n), Pa(n+1) will increase according to the number of transistors, and the dynamic range of the same-color three-pixel mixed readout can be expanded.

［第５の実施の形態］
図２１は、本発明の第５の実施の形態による電子カメラの固体撮像素子１０４の概略構成を示す回路図であり、図１４に対応している。図２１において、図１４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 [Fifth embodiment]
Fig. 21 is a circuit diagram showing a schematic configuration of a solid-state image sensor 104 of an electronic camera according to a fifth embodiment of the present invention, and corresponds to Fig. 14. In Fig. 21, elements that are the same as or correspond to elements in Fig. 14 are given the same reference numerals, and duplicated explanations will be omitted.

本実施の形態が前記第４の実施の形態と異なる所は、本実施の形態では、前記第４の実施の形態において、各画素ブロックＢＬにおいて、フォトダイオードＰＤＢ及び転送トランジスタＴＸＢが取り除かれ、各画素ブロックＢＬが画素ＰＸＡになっている点である。ただし、本実施の形態では、フォトダイオードＰＤＡの列方向の密度は、前記第４の実施の形態におけるフォトダイオードＰＤＡの列方向の密度の２倍にされ、前記第４の実施の形態におけるフォトダイオードＰＤＡ，ＰＤＢ全体の列方向の密度と同一になっている。本実施の形態では、ｎは、画素ブロックＢＬの行を示すと同時に、画素ＰＸＡの行を示すことになる。 This embodiment differs from the fourth embodiment in that in the fourth embodiment, the photodiode PDB and transfer transistor TXB are removed from each pixel block BL, and each pixel block BL becomes a pixel PXA. However, in this embodiment, the column density of the photodiodes PDA is twice the column density of the photodiodes PDA in the fourth embodiment, and is the same as the column density of the photodiodes PDA and PDB as a whole in the fourth embodiment. In this embodiment, n indicates the row of the pixel block BL as well as the row of the pixel PXA.

換言すれば、前記第４の実施の形態では、各画素ブロックＢＬは２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）で構成されているのに対し、本実施の形態では、各画素ブロックＢＬは１個の画素ＰＸ（ＰＸＡ）で構成されている。そして、前記第４の実施の形態では、画素ブロックＢＬに属する２個の画素ＰＸ（ＰＸＡ，ＰＸＢ）が、１組の第１のノードＰａ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを共有しているに対し、本実施の形態では、各画素ＰＸ（本実施の形態では、ＰＸＡのみ）が、それぞれ１組の第１のノードＰａ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬを有している。 In other words, in the fourth embodiment, each pixel block BL is composed of two pixels PX (PXA, PXB), whereas in this embodiment, each pixel block BL is composed of one pixel PX (PXA). And, in the fourth embodiment, the two pixels PX (PXA, PXB) belonging to the pixel block BL share a set of the first node Pa, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL, whereas in this embodiment, each pixel PX (only PXA in this embodiment) has a set of the first node Pa, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL.

基本的に、前記第４の実施の形態の説明は、画素ブロックＢＬを画素ＰＸＡに置き換えることで、本実施の形態の説明として適合する。よって、ここでは、本実施の形態の詳細な説明は省略する。 Basically, the description of the fourth embodiment is applicable to this embodiment by replacing pixel block BL with pixel PXA. Therefore, a detailed description of this embodiment is omitted here.

本実施の形態によっても、前記第４の実施の形態と同様の利点が得られる。 This embodiment also provides the same advantages as the fourth embodiment.

以上、本発明の各実施の形態及び変形例について説明したが、本発明はこれらに限定されるものではない。 Although the above describes various embodiments and variations of the present invention, the present invention is not limited to these.

４固体撮像素子
ＢＬ画素ブロック
ＰＸ画素
ＰＤフォトダイオード
ＴＸＡ，ＴＸＢ転送トランジスタ
Ｐノード
ＡＭＰ増幅トランジスタ
ＳＷａ，ＳＷｂ連結トランジスタ 4 Solid-state image sensor BL Pixel block PX Pixel PD Photodiode TXA, TXB Transfer transistor P Node AMP Amplification transistor SWa, SWb Connecting transistor

Claims

光を電荷に変換する第１光電変換部と、
光を電荷に変換する光電変換部であって、列方向において前記第１光電変換部の隣に配置される第２光電変換部と、
前記第１光電変換部で変換された電荷が転送される第１拡散部と、
前記第２光電変換部で変換された電荷が転送される第２拡散部と、
前記第１拡散部に電気的に接続される第１トランジスタと、
前記第２拡散部に電気的に接続される第２トランジスタと
を備え、
前記第１トランジスタと前記第２トランジスタとは、前記第１拡散部と前記第２拡散部とを電気的に接続する接続経路において直列に接続され、
前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、前記第１拡散部から前記第１トランジスタまでの長さが前記第１トランジスタから前記第２トランジスタまでの長さよりも短くなるように配置される、
撮像素子。 A first photoelectric conversion unit that converts light into an electric charge;
a second photoelectric conversion unit that converts light into electric charges and is disposed adjacent to the first photoelectric conversion unit in a column direction;
a first diffusion section to which the charges converted by the first photoelectric conversion section are transferred;
a second diffusion section to which the charges converted by the second photoelectric conversion section are transferred;
a first transistor electrically connected to the first diffusion portion ;
a second transistor electrically connected to the second diffusion portion ;
Equipped with
the first transistor and the second transistor are connected in series in a connection path that electrically connects the first diffusion portion and the second diffusion portion;
the first transistor and the second transistor are arranged such that a length from the first diffusion portion to the first transistor is shorter than a length from the first transistor to the second transistor in the connection path ;
Image sensor.

請求項１に記載の撮像素子において、
前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、前記第１拡散部から前記第１トランジスタのゲートまでの長さが前記第１トランジスタのゲートから前記第２トランジスタのゲートまでの長さよりも短くなるように配置される、
撮像素子。 2. The imaging device according to claim 1,
the first transistor and the second transistor are arranged such that a length from the first diffusion portion to a gate of the first transistor is shorter than a length from the gate of the first transistor to a gate of the second transistor in the connection path .
Image sensor.

請求項１または請求項２に記載の撮像素子において、3. The imaging device according to claim 1,
前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、前記第２拡散部から前記第２トランジスタまでの長さが前記第２トランジスタから前記第１トランジスタまでの長さよりも短くなるように配置される、the first transistor and the second transistor are arranged such that a length from the second diffusion portion to the second transistor is shorter than a length from the second transistor to the first transistor in the connection path;
撮像素子。Image sensor.

請求項３に記載の撮像素子において、4. The imaging device according to claim 3,
前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、前記第２拡散部から前記第２トランジスタのゲートまでの長さが前記第２トランジスタのゲートから前記第１トランジスタのゲートまでの長さよりも短くなるように配置される、the first transistor and the second transistor are arranged such that a length from the second diffusion portion to a gate of the second transistor is shorter than a length from the gate of the second transistor to a gate of the first transistor in the connection path;
撮像素子。Image sensor.

請求項１から請求項４のいずれか一項に記載の撮像素子において、
前記第１拡散部と前記第１トランジスタとは、第１配線を介して電気的に接続され、
前記第２拡散部と前記第２トランジスタとは、第２配線を介して電気的に接続され、
前記第１トランジスタと前記第２トランジスタとは、第３配線を介して電気的に接続される、
撮像素子。 5. The imaging device according to claim 1 ,
the first diffusion portion and the first transistor are electrically connected via a first wiring;
the second diffusion portion and the second transistor are electrically connected via a second wiring;
the first transistor and the second transistor are electrically connected via a third wiring;
Image sensor.

請求項５に記載の撮像素子において、
前記第１配線の長さは、前記接続経路において、前記第３配線の長さよりも短く、
前記第２配線の長さは、前記接続経路において、前記第３配線の長さよりも短い、
撮像素子。 6. The imaging device according to claim 5 ,
a length of the first wiring is shorter than a length of the third wiring in the connection path ;
The length of the second wiring is shorter than the length of the third wiring in the connection path.
Image sensor.

請求項１から請求項６のいずれか一項に記載の撮像素子において、
前記第１拡散部と、所定電圧が供給される供給部とを電気的に接続するための第１リセットトランジスタと、
前記第２拡散部と、前記供給部とを電気的に接続するための第２リセットトランジスタと
を備える撮像素子。 7. The imaging device according to claim 1 ,
a first reset transistor for electrically connecting the first diffusion portion and a supply portion to which a predetermined voltage is supplied ;
a second reset transistor for electrically connecting the second diffusion portion and the supply portion;
An imaging element comprising:

請求項１から請求項６のいずれか一項に記載の撮像素子において、7. The imaging device according to claim 1,
前記第１拡散部の電圧をリセットする第１リセットトランジスタと、a first reset transistor for resetting a voltage of the first diffusion portion;
前記第２拡散部の電圧をリセットする第２リセットトランジスタとa second reset transistor for resetting a voltage of the second diffusion portion;
を備える撮像素子。An imaging element comprising:

請求項７または請求項８に記載の撮像素子において、
前記第１トランジスタは、前記第１リセットトランジスタを形成する拡散部の少なくとも一部を用いて形成され、
前記第２トランジスタは、前記第２リセットトランジスタを形成する拡散部の少なくとも一部を用いて形成される、
撮像素子。 9. The imaging device according to claim 7 ,
the first transistor is formed using at least a portion of a diffusion portion forming the first reset transistor ;
the second transistor is formed using at least a portion of a diffusion portion forming the second reset transistor;
Image sensor.

請求項７または請求項８に記載の撮像素子において、
前記第１トランジスタと前記第１リセットトランジスタとは、１つの拡散部の少なくとも一部を共有して形成され、
前記第２トランジスタと前記第２リセットトランジスタとは、１つの拡散部の少なくとも一部を共有して形成される、
撮像素子。 9. The imaging device according to claim 7 ,
the first transistor and the first reset transistor are formed by sharing at least a part of one diffusion region;
the second transistor and the second reset transistor are formed by sharing at least a part of one diffusion region;
Image sensor.

請求項７から請求項１０のいずれか一項に記載の撮像素子において、
前記第１拡散部に電気的に接続されるゲートを有する第１増幅トランジスタと、
前記第２拡散部に電気的に接続されるゲートを有する第２増幅トランジスタと
を備える撮像素子。 The imaging device according to any one of claims 7 to 10 ,
a first amplifying transistor having a gate electrically connected to the first diffusion portion;
a second amplifying transistor having a gate electrically connected to the second diffusion portion;
An imaging element comprising:

請求項１１に記載の撮像素子において、
前記第１増幅トランジスタのゲート幅は、前記第１トランジスタのゲート幅よりも大きく、
前記第２増幅トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも大きい、
撮像素子。 The imaging device according to claim 11 ,
a gate width of the first amplifying transistor is larger than a gate width of the first transistor;
The gate width of the second amplification transistor is larger than the gate width of the second transistor.
Image sensor.

請求項１１または請求項１２に記載の撮像素子において、
前記第１増幅トランジスタのゲート幅は、前記第１リセットトランジスタのゲート幅よりも大きく、
前記第２増幅トランジスタのゲート幅は、前記第２リセットトランジスタのゲート幅よりも大きい、
撮像素子。 13. The imaging device according to claim 11 ,
a gate width of the first amplifying transistor is larger than a gate width of the first reset transistor;
The gate width of the second amplifying transistor is larger than the gate width of the second reset transistor.
Image sensor.

請求項１１から請求項１３のいずれか一項に記載の撮像素子において、The imaging device according to any one of claims 11 to 13,
前記第１増幅トランジスタのゲート長は、前記第１トランジスタのゲート長よりも大きく、a gate length of the first amplifying transistor is greater than a gate length of the first transistor;
前記第２増幅トランジスタのゲート長は、前記第２トランジスタのゲート長よりも大きい、The gate length of the second amplifying transistor is greater than the gate length of the second transistor.
撮像素子。Image sensor.

請求項１１から請求項１４のいずれか一項に記載の撮像素子において、The imaging device according to any one of claims 11 to 14,
前記第１増幅トランジスタのゲート長は、前記第１リセットトランジスタのゲート長よりも大きく、a gate length of the first amplifying transistor is greater than a gate length of the first reset transistor;
前記第２増幅トランジスタのゲート長は、前記第２リセットトランジスタのゲート長よりも大きい、The gate length of the second amplifying transistor is greater than the gate length of the second reset transistor.
撮像素子。Image sensor.

請求項１１から請求項１５のいずれか一項に記載の撮像素子において、
前記第１増幅トランジスタに電気的に接続される第１選択トランジスタと、
前記第２増幅トランジスタに電気的に接続される第２選択トランジスタと
を備える撮像素子。 The imaging device according to any one of claims 11 to 15 ,
a first selection transistor electrically connected to the first amplification transistor ;
a second selection transistor electrically connected to the second amplification transistor;
An imaging element comprising:

請求項１６に記載の撮像素子において、
前記第１増幅トランジスタのゲート幅は、前記第１選択トランジスタのゲート幅よりも大きく、
前記第２増幅トランジスタのゲート幅は、前記第２選択トランジスタのゲート幅よりも大きい、
撮像素子。 17. The imaging device according to claim 16 ,
a gate width of the first amplification transistor is larger than a gate width of the first selection transistor;
a gate width of the second amplification transistor is larger than a gate width of the second selection transistor;
Image sensor.

請求項１６または請求項１７に記載の撮像素子において、18. The imaging device according to claim 16,
前記第１増幅トランジスタのゲート長は、前記第１選択トランジスタのゲート長よりも大きく、a gate length of the first amplification transistor is greater than a gate length of the first selection transistor;
前記第２増幅トランジスタのゲート長は、前記第２選択トランジスタのゲート長よりも大きい、The gate length of the second amplification transistor is greater than the gate length of the second selection transistor.
撮像素子。Image sensor.

請求項１６から請求項１８のいずれか一項に記載の撮像素子において、
前記第１増幅トランジスタは、前記第１選択トランジスタを形成する拡散部の少なくとも一部を用いて形成され、
前記第２増幅トランジスタは、前記第２選択トランジスタを形成する拡散部の少なくとも一部を用いて形成される、
撮像素子。 19. The imaging device according to claim 16 ,
the first amplification transistor is formed using at least a part of a diffusion portion forming the first selection transistor ;
the second amplification transistor is formed using at least a part of a diffusion portion forming the second selection transistor;
Image sensor.

請求項１６から請求項１８のいずれか一項に記載の撮像素子において、
前記第１増幅トランジスタと前記第１選択トランジスタとは、１つの拡散部の少なくとも一部を共有して形成され、
前記第２増幅トランジスタと前記第２選択トランジスタとは、１つの拡散部の少なくとも一部を共有して形成される、
撮像素子。 19. The imaging device according to claim 16 ,
the first amplification transistor and the first selection transistor are formed by sharing at least a part of one diffusion region ;
the second amplification transistor and the second selection transistor are formed by sharing at least a part of one diffusion region;
Image sensor.

請求項１から請求項６のいずれか一項に記載の撮像素子において、
前記第１拡散部に電気的に接続されるゲートを有する第１増幅トランジスタと、
前記第２拡散部に電気的に接続されるゲートを有する第２増幅トランジスタと
を備える撮像素子。 7. The imaging device according to claim 1 ,
a first amplifying transistor having a gate electrically connected to the first diffusion portion;
a second amplifying transistor having a gate electrically connected to the second diffusion portion;
An imaging element comprising:

請求項２１に記載の撮像素子において、22. The imaging device according to claim 21,
前記第１増幅トランジスタのゲート幅は、前記第１トランジスタのゲート幅よりも大きく、a gate width of the first amplifying transistor is larger than a gate width of the first transistor;
前記第２増幅トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも大きい、The gate width of the second amplification transistor is larger than the gate width of the second transistor.
撮像素子。Image sensor.

請求項２１または請求項２２に記載の撮像素子において、23. The imaging device according to claim 21,
前記第１増幅トランジスタのゲート長は、前記第１トランジスタのゲート長よりも大きく、a gate length of the first amplifying transistor is greater than a gate length of the first transistor;
前記第２増幅トランジスタのゲート長は、前記第２トランジスタのゲート長よりも大きい、The gate length of the second amplifying transistor is greater than the gate length of the second transistor.
撮像素子。Image sensor.

請求項２１から請求項２３のいずれか一項に記載の撮像素子において、24. The imaging device according to claim 21,
前記第１増幅トランジスタに電気的に接続される第１選択トランジスタと、a first selection transistor electrically connected to the first amplification transistor;
前記第２増幅トランジスタに電気的に接続される第２選択トランジスタとa second selection transistor electrically connected to the second amplification transistor;
を備える撮像素子。An imaging element comprising:

請求項２４に記載の撮像素子において、25. The imaging device according to claim 24,
前記第１増幅トランジスタのゲート幅は、前記第１選択トランジスタのゲート幅よりも大きく、a gate width of the first amplification transistor is larger than a gate width of the first selection transistor;
前記第２増幅トランジスタのゲート幅は、前記第２選択トランジスタのゲート幅よりも大きい、a gate width of the second amplification transistor is larger than a gate width of the second selection transistor;
撮像素子。Image sensor.

請求項２４または請求項２５に記載の撮像素子において、26. The imaging device according to claim 24,
前記第１増幅トランジスタのゲート長は、前記第１選択トランジスタのゲート長よりも大きく、a gate length of the first amplification transistor is greater than a gate length of the first selection transistor;
前記第２増幅トランジスタのゲート長は、前記第２選択トランジスタのゲート長よりも大きい、The gate length of the second amplification transistor is greater than the gate length of the second selection transistor.
撮像素子。Image sensor.

請求項２４から請求項２６のいずれか一項に記載の撮像素子において、27. The imaging device according to claim 24,
前記第１増幅トランジスタは、前記第１選択トランジスタを形成する拡散部の少なくとも一部を用いて形成され、the first amplification transistor is formed using at least a part of a diffusion portion forming the first selection transistor;
前記第２増幅トランジスタは、前記第２選択トランジスタを形成する拡散部の少なくとも一部を用いて形成される、the second amplification transistor is formed using at least a part of a diffusion portion forming the second selection transistor;
撮像素子。Image sensor.

請求項２４から請求項２６のいずれか一項に記載の撮像素子において、27. The imaging device according to claim 24,
前記第１増幅トランジスタと前記第１選択トランジスタとは、１つの拡散部の少なくとも一部を共有して形成され、the first amplification transistor and the first selection transistor are formed by sharing at least a part of one diffusion region;
前記第２増幅トランジスタと前記第２選択トランジスタとは、１つの拡散部の少なくとも一部を共有して形成される、the second amplification transistor and the second selection transistor are formed by sharing at least a part of one diffusion region;
撮像素子。Image sensor.

請求項１から請求項２８のいずれか一項に記載の撮像素子において、
前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、第３トランジスタを介して電気的に接続される、
撮像素子。 29. The imaging device according to claim 1 ,
the first transistor and the second transistor are electrically connected to each other in the connection path via a third transistor;
Image sensor.

請求項２９に記載の撮像素子において、30. The imaging device according to claim 29,
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、前記接続経路において、直列に接続される、the first transistor, the second transistor, and the third transistor are connected in series in the connection path;
撮像素子。Image sensor.

請求項１から請求項２８のいずれか一項に記載の撮像素子において、29. The imaging device according to claim 1 ,
前記第１トランジスタと前記第２トランジスタとは、前記接続経路において、直列に接続された複数のトランジスタを介して電気的に接続される、the first transistor and the second transistor are electrically connected to each other via a plurality of transistors connected in series in the connection path;
撮像素子。Image sensor.

請求項１から請求項３１のいずれか一項に記載の撮像素子において、
光を電荷に変換する光電変換部であって、前記第１光電変換部の隣に配置される第３光電変換部と、
光を電荷に変換する光電変換部であって、前記第２光電変換部の隣に配置される第４光電変換部と
を備え、
前記第１拡散部は、前記第３光電変換部で変換された電荷が転送され、
前記第２拡散部は、前記第４光電変換部で変換された電荷が転送される、
撮像素子。 32. The imaging device according to claim 1,
a third photoelectric conversion unit that converts light into electric charges and is disposed adjacent to the first photoelectric conversion unit;
a fourth photoelectric conversion unit that converts light into electric charges and is disposed adjacent to the second photoelectric conversion unit;
Equipped with
The first diffusion unit receives the charges converted by the third photoelectric conversion unit,
The second diffusion unit transfers the charges converted by the fourth photoelectric conversion unit .
Image sensor.

請求項３２に記載の撮像素子において、33. The imaging device according to claim 32,
前記第３光電変換部は、前記列方向において前記第１光電変換部の隣に配置され、the third photoelectric conversion unit is disposed adjacent to the first photoelectric conversion unit in the column direction,
前記第４光電変換部は、前記列方向において前記第２光電変換部の隣に配置される、the fourth photoelectric conversion unit is disposed adjacent to the second photoelectric conversion unit in the column direction.
撮像素子。Image sensor.

請求項３２または請求項３３に記載の撮像素子において、34. The imaging device according to claim 32 or 33,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１転送トランジスタと、a first transfer transistor that transfers the charges converted by the first photoelectric conversion portion to the first diffusion portion;
前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２転送トランジスタと、a second transfer transistor that transfers the charges converted by the second photoelectric conversion portion to the second diffusion portion;
前記第３光電変換部で変換された電荷を前記第１拡散部に転送する第３転送トランジスタと、a third transfer transistor that transfers the charges converted by the third photoelectric conversion unit to the first diffusion unit;
前記第４光電変換部で変換された電荷を前記第２拡散部に転送する第４転送トランジスタとa fourth transfer transistor that transfers the charges converted by the fourth photoelectric conversion unit to the second diffusion unit;
を備える撮像素子。An imaging element comprising:

請求項３４に記載の撮像素子において、35. The imaging device according to claim 34,
前記第１転送トランジスタと前記第３転送トランジスタとは、The first transfer transistor and the third transfer transistor are
前記第１光電変換部から前記第１拡散部に前記第１光電変換部で変換された電荷を転送する方向と、a direction in which charges converted by the first photoelectric conversion unit are transferred from the first photoelectric conversion unit to the first diffusion unit;
前記第３光電変換部から前記第１拡散部に前記第３光電変換部で変換された電荷を転送する方向とa direction in which the charges converted by the third photoelectric conversion unit are transferred from the third photoelectric conversion unit to the first diffusion unit;
が異なる方向になるように配置され、are arranged so that they are in different directions,
前記第２転送トランジスタと前記第４転送トランジスタとは、The second transfer transistor and the fourth transfer transistor are
前記第２光電変換部から前記第２拡散部に前記第２光電変換部で変換された電荷を転送する方向と、a direction in which the charges converted by the second photoelectric conversion unit are transferred from the second photoelectric conversion unit to the second diffusion unit;
前記第４光電変換部から前記第２拡散部に前記第４光電変換部で変換された電荷を転送する方向とa direction in which the charges converted by the fourth photoelectric conversion unit are transferred from the fourth photoelectric conversion unit to the second diffusion unit;
が異なる方向になるように配置される、are arranged so that they are oriented in different directions.
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて前記第１トランジスタがオフになるように制御し、Controlling the first transistor so that it is turned off at the first timing;
前記第２タイミングにおいて前記第２トランジスタがオフになるように制御する、Controlling the second transistor so that it is turned off at the second timing;
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御し、Controlling the first transistor to be turned off and the second transistor to be turned off at the first timing;
前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御する、Controlling the first transistor to be turned off and the second transistor to be turned off at the second timing.
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、Controlling the first transistor to be on and the second transistor to be off at the first timing;
前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する、At the second timing, the first transistor is controlled to be turned off and the second transistor is controlled to be turned on.
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、Controlling the first transistor to be on and the second transistor to be on at the first timing;
前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する、Controlling the first transistor to be on and the second transistor to be on at the second timing.
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて前記第１トランジスタがオフになるように制御し、前記第２タイミングにおいて前記第２トランジスタがオフになるように制御する第１モードと、a first mode in which the first transistor is controlled to be turned off at the first timing and the second transistor is controlled to be turned off at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第２モードとa second mode in which the first transistor is controlled to be on and the second transistor is controlled to be off at the first timing, and the first transistor is controlled to be off and the second transistor is controlled to be on at the second timing;
のうちいずれか一方のモードを実行する、Execute one of the following modes:
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御する第１モードと、a first mode in which the first transistor is controlled to be off and the second transistor is controlled to be off at the first timing, and the first transistor is controlled to be off and the second transistor is controlled to be off at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第２モードとa second mode in which the first transistor is controlled to be on and the second transistor is controlled to be off at the first timing, and the first transistor is controlled to be off and the second transistor is controlled to be on at the second timing;
のうちいずれか一方のモードを実行する、Execute one of the following modes:
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて前記第１トランジスタがオフになるように制御し、前記第２タイミングにおいて前記第２トランジスタがオフになるように制御する第１モードと、a first mode in which the first transistor is controlled to be turned off at the first timing and the second transistor is controlled to be turned off at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第２モードとa second mode in which the first transistor is controlled to be on and the second transistor is controlled to be on at the first timing, and the first transistor is controlled to be on and the second transistor is controlled to be on at the second timing;
のうちいずれか一方のモードを実行する、Execute one of the following modes:
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御する第１モードと、a first mode in which the first transistor is controlled to be off and the second transistor is controlled to be off at the first timing, and the first transistor is controlled to be off and the second transistor is controlled to be off at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第２モードとa second mode in which the first transistor is controlled to be on and the second transistor is controlled to be on at the first timing, and the first transistor is controlled to be on and the second transistor is controlled to be on at the second timing;
のうちいずれか一方のモードを実行する、Execute one of the following modes:
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第１モードとa first mode in which the first transistor is controlled to be on and the second transistor is controlled to be off at the first timing, and the first transistor is controlled to be off and the second transistor is controlled to be on at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第２モードとa second mode in which the first transistor is controlled to be on and the second transistor is controlled to be on at the first timing, and the first transistor is controlled to be on and the second transistor is controlled to be on at the second timing;
のうちいずれか一方のモードを実行する、Execute one of the following modes:
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて前記第１トランジスタがオフになるように制御し、前記第２タイミングにおいて前記第２トランジスタがオフになるように制御する第１モードと、a first mode in which the first transistor is controlled to be turned off at the first timing and the second transistor is controlled to be turned off at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第２モードと、a second mode in which the first transistor is controlled to be on and the second transistor is controlled to be off at the first timing, and the first transistor is controlled to be off and the second transistor is controlled to be on at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第３モードとa third mode in which the first transistor is controlled to be on and the second transistor is controlled to be on at the first timing, and the first transistor is controlled to be on and the second transistor is controlled to be on at the second timing;
のうちいずれか一方のモードを実行する、Execute one of the following modes:
撮像素子。Image sensor.

請求項１から請求項３５のいずれか一項に記載の撮像素子において、36. The imaging device according to claim 1,
前記第１光電変換部で変換された電荷を前記第１拡散部に転送する第１タイミングと、前記第２光電変換部で変換された電荷を前記第２拡散部に転送する第２タイミングとが異なるタイミングになるように制御する制御部を備え、a control unit configured to control a first timing at which the charge converted by the first photoelectric conversion unit is transferred to the first diffusion unit and a second timing at which the charge converted by the second photoelectric conversion unit is transferred to the second diffusion unit so as to be different from each other;
前記制御部は、The control unit is
前記第１タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオフになるように制御する第１モードと、a first mode in which the first transistor is controlled to be off and the second transistor is controlled to be off at the first timing, and the first transistor is controlled to be off and the second transistor is controlled to be off at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオフになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオフ、かつ、前記第２トランジスタがオンになるように制御する第２モードと、a second mode in which the first transistor is controlled to be on and the second transistor is controlled to be off at the first timing, and the first transistor is controlled to be off and the second transistor is controlled to be on at the second timing;
前記第１タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御し、前記第２タイミングにおいて、前記第１トランジスタがオン、かつ、前記第２トランジスタがオンになるように制御する第３モードとa third mode in which the first transistor is controlled to be on and the second transistor is controlled to be on at the first timing, and the first transistor is controlled to be on and the second transistor is controlled to be on at the second timing;
のうちいずれか一方のモードを実行する、Execute one of the following modes:
撮像素子。Image sensor.

請求項１から請求項４６のいずれか一項に記載の撮像素子を備える撮像装置。 An imaging device comprising the imaging element according to any one of claims 1 to 46 .

請求項４７に記載の撮像装置において、48. The imaging device according to claim 47,
前記撮像素子を制御する撮像制御部を備える撮像装置。An imaging device comprising an imaging control unit that controls the imaging element.

請求項４８に記載の撮像装置において、49. The imaging device of claim 48,
前記撮像制御部は、前記第１トランジスタの動作と前記第２トランジスタの動作とを制御する、The imaging control unit controls an operation of the first transistor and an operation of the second transistor.
撮像装置。Imaging device.

請求項４９に記載の撮像装置において、50. The imaging device of claim 49,
前記撮像制御部は、設定されたＩＳＯ感度に基づいて前記第１トランジスタの動作と前記第２トランジスタの動作とを制御する、the imaging control unit controls an operation of the first transistor and an operation of the second transistor based on a set ISO sensitivity.
撮像装置。Imaging device.