JP7463191B2 - Semiconductor device and method for manufacturing the same - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.

近年、高密度な部品実装を実現するために、例えばＩＣ（Integrated Circuit）チップなどの電子部品を基板の内部に内蔵する半導体装置が注目されている。このような半導体装置は、例えば２枚の有機基板を有し、一方の有機基板にＩＣチップなどの電子部品が実装され、これらの電子部品が他方の有機基板との間に挟まれて構成される。２枚の有機基板の間の空間には、例えば封止樹脂が充填される。 In recent years, semiconductor devices that incorporate electronic components such as IC (Integrated Circuit) chips inside a substrate have been attracting attention in order to achieve high-density component mounting. Such semiconductor devices have, for example, two organic substrates, with electronic components such as IC chips mounted on one of the organic substrates, and these electronic components are sandwiched between the other organic substrate. The space between the two organic substrates is filled with, for example, a sealing resin.

このように、２枚の有機基板の間に電子部品を内蔵することにより、有機基板の外側の面にも電子部品を実装する三次元的な部品実装が可能となり、半導体装置の高密度化及び小型化を実現することができる。 In this way, by embedding electronic components between two organic substrates, it becomes possible to mount electronic components three-dimensionally on the outer surface of the organic substrate as well, thereby realizing high density and miniaturization of semiconductor devices.

国際公開第２００７／０６９６０６号International Publication No. 2007/069606

しかしながら、電子部品を内蔵する半導体装置においては、電子部品が発する熱を十分に放熱することが困難であるという問題がある。すなわち、内蔵される電子部品の周囲は、熱伝導性が低い封止樹脂によって被覆されているため、電子部品が発する熱は、熱伝導性が高い金属の端子から有機基板を伝って放熱される。しかしながら、電子部品の表面積において端子が占める面積は小さく、放熱の効率はあまり高くない。このため、特に電子部品の発熱量が比較的大きいものである場合は、これらの電子部品の端子から十分な放熱をすることが困難である。 However, semiconductor devices incorporating electronic components have the problem that it is difficult to sufficiently dissipate the heat generated by the electronic components. In other words, since the built-in electronic components are surrounded by a sealing resin with low thermal conductivity, the heat generated by the electronic components is dissipated from the metal terminals, which have high thermal conductivity, through the organic substrate. However, the area occupied by the terminals in the surface area of the electronic components is small, and the efficiency of heat dissipation is not very high. For this reason, it is difficult to sufficiently dissipate heat from the terminals of these electronic components, especially when the amount of heat generated by the electronic components is relatively large.

開示の技術は、かかる点に鑑みてなされたものであって、放熱効率を向上することができる半導体装置及び半導体装置の製造方法を提供することを目的とする。 The disclosed technology has been developed in consideration of these points, and aims to provide a semiconductor device and a method for manufacturing a semiconductor device that can improve heat dissipation efficiency.

本願が開示する半導体装置は、１つの態様において、金属からなるリードフレームと、前記リードフレームに対向する配線基板と、前記リードフレーム及び前記配線基板の間に配置される電子部品と、前記リードフレーム及び前記配線基板を接続する接続部材と、前記リードフレーム及び前記配線基板の間に充填され、前記電子部品及び前記接続部材を被覆する封止樹脂とを有し、前記リードフレームは、前記配線基板に対向し、前記封止樹脂によって被覆される第１の面と、前記第１の面の裏側に位置し、前記封止樹脂から露出する第２の面と、前記第１の面又は前記第２の面に隣接し、少なくとも一部が前記封止樹脂から露出する側面とを有する。 In one aspect, the semiconductor device disclosed in this application comprises a lead frame made of metal, a wiring board facing the lead frame, electronic components disposed between the lead frame and the wiring board, a connection member connecting the lead frame and the wiring board, and a sealing resin filled between the lead frame and the wiring board and covering the electronic components and the connection member, and the lead frame has a first surface facing the wiring board and covered by the sealing resin, a second surface located on the back side of the first surface and exposed from the sealing resin, and a side surface adjacent to the first surface or the second surface and at least a portion of which is exposed from the sealing resin.

本願が開示する半導体装置及び半導体装置の製造方法の１つの態様によれば、放熱効率を向上することができるという効果を奏する。 According to one aspect of the semiconductor device and the method for manufacturing the semiconductor device disclosed in the present application, it is possible to improve the heat dissipation efficiency.

図１は、一実施の形態に係る半導体装置の外観を示す図である。FIG. 1 is a diagram showing the appearance of a semiconductor device according to an embodiment. 図２は、一実施の形態に係る半導体装置の断面を示す模式図である。FIG. 2 is a schematic diagram showing a cross section of a semiconductor device according to an embodiment. 図３は、配線基板の製造方法を示すフロー図である。FIG. 3 is a flow diagram showing a method for manufacturing a wiring board. 図４は、配線基板の断面を示す模式図である。FIG. 4 is a schematic diagram showing a cross section of a wiring board. 図５は、部品の実装を説明する図である。FIG. 5 is a diagram for explaining the mounting of components. 図６は、配線基板の構成を示す平面図である。FIG. 6 is a plan view showing the configuration of the wiring board. 図７は、配線基板の集合体を示す図である。FIG. 7 is a diagram showing an assembly of wiring boards. 図８は、リードフレームの製造方法を示すフロー図である。FIG. 8 is a flow diagram showing a method for manufacturing a lead frame. 図９は、リード及び放熱板形成工程を説明する図である。FIG. 9 is a diagram for explaining the lead and heat sink forming process. 図１０は、めっき層形成工程を説明する図である。FIG. 10 is a diagram illustrating the plating layer forming step. 図１１は、酸化膜形成工程を説明する図である。FIG. 11 is a diagram illustrating the oxide film forming step. 図１２は、接続部材搭載工程を説明する図である。FIG. 12 is a diagram illustrating the connection member mounting step. 図１３は、リードフレームの構成を示す平面図である。FIG. 13 is a plan view showing the configuration of a lead frame. 図１４は、リードフレームの集合体を示す図である。FIG. 14 is a diagram showing an assembly of lead frames. 図１５は、半導体装置の製造方法を示すフロー図である。FIG. 15 is a flow diagram showing a method for manufacturing a semiconductor device. 図１６は、接合工程を説明する図である。FIG. 16 is a diagram illustrating the bonding process. 図１７は、モールド工程を説明する図である。FIG. 17 is a diagram illustrating the molding process. 図１８は、部品の実装を説明する図である。FIG. 18 is a diagram for explaining the mounting of components. 図１９は、モールド工程を説明する図である。FIG. 19 is a diagram illustrating the molding process. 図２０は、溝部形成工程を説明する図である。FIG. 20 is a diagram illustrating the groove forming step. 図２１は、溝部の形成位置の一例を示す図である。FIG. 21 is a diagram showing an example of the position at which the grooves are formed. 図２２は、個片化工程を説明する図である。FIG. 22 is a diagram illustrating the singulation process. 図２３は、切断位置の一例を示す図である。FIG. 23 is a diagram showing an example of a cutting position. 図２４は、半導体装置の実装を説明する図である。FIG. 24 is a diagram for explaining the mounting of a semiconductor device. 図２５は、半導体装置の変形例を示す図である。FIG. 25 is a diagram showing a modified example of the semiconductor device. 図２６は、半導体装置の他の変形例を示す図である。FIG. 26 is a diagram showing another modified example of the semiconductor device. 図２７は、半導体装置の他の変形例を示す図である。FIG. 27 is a diagram showing another modified example of the semiconductor device. 図２８は、半導体装置の他の変形例を示す図である。FIG. 28 is a diagram showing another modified example of the semiconductor device. 図２９は、他の実施の形態に係るリードフレームの製造方法を説明する図である。29A to 29C are diagrams illustrating a method for manufacturing a lead frame according to another embodiment. 図３０は、他の実施の形態に係る半導体装置の断面を示す模式図である。FIG. 30 is a schematic cross-sectional view of a semiconductor device according to another embodiment. 図３１は、他の実施の形態に係る半導体装置の断面を示す模式図である。FIG. 31 is a schematic cross-sectional view of a semiconductor device according to another embodiment. 図３２は、他の実施の形態に係る半導体装置の断面を示す模式図である。FIG. 32 is a schematic cross-sectional view of a semiconductor device according to another embodiment. 図３３は、エッチングレジスト形成工程を説明する図である。FIG. 33 is a diagram illustrating the etching resist forming step. 図３４は、エッチング工程を説明する図である。FIG. 34 is a diagram illustrating the etching process. 図３５は、他の実施の形態に係るリードフレームの構成を示す下面図である。FIG. 35 is a bottom view showing a configuration of a lead frame according to another embodiment.

以下、本願が開示する半導体装置及び半導体装置の製造方法の一実施の形態について、図面を参照して詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。 Below, an embodiment of the semiconductor device and the method for manufacturing the semiconductor device disclosed in the present application will be described in detail with reference to the drawings. Note that the present invention is not limited to this embodiment.

図１は、一実施の形態に係る半導体装置１００の外観を示す図である。図１（ａ）は、半導体装置１００の側面図であり、図１（ｂ）は、半導体装置１００の下面図である。なお、以下の説明においては、半導体装置１００を実装基板に実装する際に実装基板に近くなる面を「下面」といい、実装基板から遠くなる面を「上面」というとともに、これに準じて上下方向を規定するが、半導体装置１００は、例えば上下反転して製造及び使用されても良く、任意の姿勢で製造及び使用されて良い。 Figure 1 is a diagram showing the appearance of a semiconductor device 100 according to one embodiment. Figure 1(a) is a side view of the semiconductor device 100, and Figure 1(b) is a bottom view of the semiconductor device 100. In the following description, the surface that is closer to the mounting board when the semiconductor device 100 is mounted on the mounting board is referred to as the "bottom surface," and the surface that is farther from the mounting board is referred to as the "top surface," and the up-down direction is defined accordingly, but the semiconductor device 100 may be manufactured and used, for example, upside down, or in any position.

図１に示す半導体装置１００は、配線基板１１０及びリードフレーム１２０を有し、配線基板１１０の上面に実装された電子部品を被覆する封止樹脂１０１と、配線基板１１０とリードフレーム１２０に挟まれて配置される電子部品を被覆する封止樹脂１０２とを有する。具体的には、配線基板１１０の上面には、例えばキャパシタ及びインダクタなどの電子部品が実装され、これらの電子部品が封止樹脂１０１によって被覆されている。また、配線基板１１０の下面には、例えばＩＣチップなどの電子部品が実装され、これらの電子部品は、配線基板１１０とリードフレーム１２０によって挟まれるとともに、封止樹脂１０２によって被覆されている。 The semiconductor device 100 shown in FIG. 1 has a wiring board 110 and a lead frame 120, and has a sealing resin 101 that covers electronic components mounted on the upper surface of the wiring board 110, and a sealing resin 102 that covers electronic components sandwiched between the wiring board 110 and the lead frame 120. Specifically, electronic components such as capacitors and inductors are mounted on the upper surface of the wiring board 110, and these electronic components are covered with the sealing resin 101. In addition, electronic components such as IC chips are mounted on the lower surface of the wiring board 110, and these electronic components are sandwiched between the wiring board 110 and the lead frame 120 and covered with the sealing resin 102.

封止樹脂１０１、１０２は、例えばアルミナ、シリカ、窒化アルミニウム又は炭化ケイ素などの無機フィラーを含有する熱硬化性のエポキシ系樹脂等の絶縁性樹脂である。なお、封止樹脂１０２については、無機フィラーの充填率を７０ｗｔ％（重量パーセント）以上９５ｗｔ％以下としても良い。このように高い充填率でフィラーを含有することにより、封止樹脂１０２の熱伝導率を向上することができる。さらに、封止樹脂１０２に、例えば銀などの金属フィラーを含有させることにより、放熱性を向上しても良い。封止樹脂１０２に金属フィラーを含有させる場合には、電子部品のショート防止のために、表面に絶縁処理を施した金属フィラーを用いるのが好適である。 The sealing resins 101 and 102 are insulating resins such as thermosetting epoxy resins containing inorganic fillers such as alumina, silica, aluminum nitride, or silicon carbide. The filling rate of the inorganic filler in the sealing resin 102 may be 70 wt% (weight percent) or more and 95 wt% or less. By containing fillers at such a high filling rate, the thermal conductivity of the sealing resin 102 can be improved. Furthermore, the sealing resin 102 may contain a metal filler such as silver to improve heat dissipation. When the sealing resin 102 contains a metal filler, it is preferable to use a metal filler with an insulating surface to prevent short circuits in electronic components.

封止樹脂１０２によって被覆されるリードフレーム１２０は、図１（ｂ）に示すように、リード１２１及び放熱板１２２を有する。リード１２１及び放熱板１２２の下面は、半導体装置１００の下面において封止樹脂１０２から露出する。また、リード１２１の側方の端部は、半導体装置１００の側面において封止樹脂１０２から露出する。リード１２１は、配線基板１１０の配線層と電気的に接続する一方、放熱板１２２は、配線基板１１０の下面に実装された電子部品に対向する位置に形成される。このため、電子部品が発する熱は、封止樹脂１０２から放熱板１２２へ伝導し、比較的大面積の放熱板１２２から効率的に放熱される。 The lead frame 120 covered with the sealing resin 102 has leads 121 and a heat sink 122, as shown in FIG. 1B. The lower surfaces of the leads 121 and the heat sink 122 are exposed from the sealing resin 102 on the lower surface of the semiconductor device 100. The lateral ends of the leads 121 are exposed from the sealing resin 102 on the side surfaces of the semiconductor device 100. The leads 121 are electrically connected to the wiring layer of the wiring board 110, while the heat sink 122 is formed in a position facing the electronic components mounted on the lower surface of the wiring board 110. Therefore, the heat generated by the electronic components is conducted from the sealing resin 102 to the heat sink 122, and is efficiently dissipated from the relatively large area of the heat sink 122.

半導体装置１００は、下面視で矩形状を有する。半導体装置１００の下面の四辺には、封止樹脂１０２及びリードフレーム１２０が切り欠かれて、段差１００ａが形成されている。そして、段差１００ａの付近においては、半導体装置１００の下面の四辺に沿って、リード１２１の側方の端部が封止樹脂１０２から露出する。なお、半導体装置１００の下面の四辺ではなく、対向する二辺に沿って、リード１２１の側方の端部を封止樹脂１０２から露出させても良い。 The semiconductor device 100 has a rectangular shape when viewed from below. On the four sides of the underside of the semiconductor device 100, the sealing resin 102 and the lead frame 120 are cut out to form steps 100a. In the vicinity of the steps 100a, the lateral ends of the leads 121 are exposed from the sealing resin 102 along the four sides of the underside of the semiconductor device 100. Note that the lateral ends of the leads 121 may be exposed from the sealing resin 102 along two opposing sides rather than along the four sides of the underside of the semiconductor device 100.

図２は、一実施の形態に係る半導体装置１００の断面を示す模式図である。図２に示すように、半導体装置１００は、配線基板１１０とリードフレーム１２０が接続部材１３０によって接続されて構成される。そして、配線基板１１０の上面には、電子部品１０３が実装され、これらの電子部品１０３が封止樹脂１０１によって封止される。また、配線基板１１０の下面には、ＩＣチップ１４０及び電子部品１５０が実装され、ＩＣチップ１４０及び電子部品１５０は封止樹脂１０２によって封止される。ここでは、ＩＣチップ１４０と電子部品１５０を区別しているが、ＩＣチップ１４０も電子部品の一種である。 Figure 2 is a schematic diagram showing a cross section of a semiconductor device 100 according to one embodiment. As shown in Figure 2, the semiconductor device 100 is configured by connecting a wiring board 110 and a lead frame 120 with a connecting member 130. Electronic components 103 are mounted on the upper surface of the wiring board 110, and these electronic components 103 are sealed with sealing resin 101. An IC chip 140 and electronic components 150 are mounted on the lower surface of the wiring board 110, and the IC chip 140 and electronic components 150 are sealed with sealing resin 102. Here, the IC chip 140 and the electronic components 150 are distinguished, but the IC chip 140 is also a type of electronic component.

配線基板１１０は、基板１１１、ソルダーレジスト層１１２、上面パッド１１３、保護絶縁層１１４及び下面パッド１１５を有する。なお、図２においては図示を省略しているが、上面パッド１１３及び下面パッド１１５は、基板１１１中に設けられるビア配線により電気的に接続される。 The wiring board 110 has a substrate 111, a solder resist layer 112, an upper surface pad 113, a protective insulating layer 114, and a lower surface pad 115. Although not shown in FIG. 2, the upper surface pad 113 and the lower surface pad 115 are electrically connected by via wiring provided in the substrate 111.

基板１１１は、絶縁性の板状部材であり、配線基板１１０の基材である。基板１１１の材料としては、例えば、補強材であるガラスクロス（ガラス織布）にエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させて硬化させたガラスエポキシ樹脂などを用いることができる。補強材としては、ガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、液晶ポリマ（ＬＣＰ：Liquid Crystal Polymer）織布及びＬＣＰ不織布などを用いることができる。また、熱硬化性の絶縁性樹脂としては、エポキシ樹脂の他にも、例えば、ポリイミド樹脂及びシアネート樹脂などを用いることができる。 The substrate 111 is an insulating plate-like member, and is the base material of the wiring substrate 110. For example, the material of the substrate 111 may be glass epoxy resin, which is obtained by impregnating a reinforcing material, glass cloth (woven glass fabric), with a thermosetting insulating resin mainly composed of epoxy resin and hardening the resin. The reinforcing material is not limited to glass cloth, and may be, for example, glass nonwoven fabric, aramid woven fabric, aramid nonwoven fabric, liquid crystal polymer (LCP) woven fabric, and LCP nonwoven fabric. In addition to epoxy resin, for example, polyimide resin and cyanate resin may be used as the thermosetting insulating resin.

なお、基板１１１は、単層の絶縁性部材に限定されず、絶縁層及び配線層を積層した多層構造の積層基板であっても良い。基板１１１が積層基板である場合には、絶縁層を貫通するビアによって、この絶縁層を挟む配線層が電気的に接続される。絶縁層の材料としては、例えば、エポキシ樹脂及びポリイミド樹脂などの絶縁性樹脂、又はこれらの樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。また、配線層の材料としては、例えば銅（Ｃｕ）又は銅合金を用いることができる。 The substrate 111 is not limited to a single-layer insulating material, but may be a laminated substrate having a multi-layer structure in which insulating layers and wiring layers are stacked. When the substrate 111 is a laminated substrate, the wiring layers sandwiching the insulating layer are electrically connected by vias penetrating the insulating layer. The material of the insulating layer may be, for example, an insulating resin such as epoxy resin or polyimide resin, or a resin material in which a filler such as silica or alumina is mixed into these resins. The material of the wiring layer may be, for example, copper (Cu) or a copper alloy.

ソルダーレジスト層１１２は、基板１１１の上面を被覆する絶縁層である。ソルダーレジスト層１１２の一部には開口部が設けられ、開口部から上面パッド１１３が露出する。ソルダーレジスト層１１２の材料としては、例えばエポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。 The solder resist layer 112 is an insulating layer that covers the upper surface of the substrate 111. An opening is provided in a part of the solder resist layer 112, and the upper surface pad 113 is exposed from the opening. The material of the solder resist layer 112 can be, for example, an insulating resin such as an epoxy resin or an acrylic resin.

上面パッド１１３は、基板１１１の上面の配線層に形成され、電子部品１０３を実装するために、ソルダーレジスト層１１２の開口部から露出する。配線基板１１０の上面に電子部品１０３が実装される際には、電子部品１０３の端子１０３ａがはんだ１０３ｂによって上面パッド１１３に接続される。上面パッド１１３の材料としては、配線層と同様に、例えば銅又は銅合金を用いることができる。 The upper surface pads 113 are formed in the wiring layer on the upper surface of the substrate 111, and are exposed from openings in the solder resist layer 112 in order to mount the electronic components 103. When the electronic components 103 are mounted on the upper surface of the wiring substrate 110, the terminals 103a of the electronic components 103 are connected to the upper surface pads 113 by solder 103b. As with the wiring layer, the material of the upper surface pads 113 can be, for example, copper or a copper alloy.

保護絶縁層１１４は、基板１１１の下面を被覆する絶縁層である。保護絶縁層１１４の一部には開口部が設けられ、開口部から下面パッド１１５が露出する。保護絶縁層１１４の材料としては、例えばエポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。 The protective insulating layer 114 is an insulating layer that covers the lower surface of the substrate 111. An opening is provided in a part of the protective insulating layer 114, and the lower surface pad 115 is exposed from the opening. The material of the protective insulating layer 114 can be, for example, an insulating resin such as an epoxy resin or an acrylic resin.

下面パッド１１５は、基板１１１の下面の配線層に形成され、接続部材１３０との接続及びＩＣチップ１４０及び電子部品１５０の実装のために、保護絶縁層１１４の開口部から露出する。すなわち、一部の下面パッド１１５には、接続部材１３０が接合される。また、一部の下面パッド１１５には、ＩＣチップ１４０が接続される。具体的には、例えばはんだバンプ１４１によってＩＣチップ１４０が下面パッド１１５にフリップチップ接続される。そして、配線基板１１０とＩＣチップ１４０の間にはアンダーフィル材１４２が充填される。さらに、一部の下面パッド１１５には、電子部品１５０の端子１５０ａがはんだ１５０ｂによって接続される。下面パッド１１５の材料としては、配線層と同様に、例えば銅又は銅合金を用いることができる。 The lower surface pads 115 are formed in the wiring layer on the lower surface of the substrate 111, and are exposed from the openings of the protective insulating layer 114 for connection with the connection member 130 and mounting of the IC chip 140 and electronic component 150. That is, the connection member 130 is bonded to some of the lower surface pads 115. In addition, the IC chip 140 is connected to some of the lower surface pads 115. Specifically, the IC chip 140 is flip-chip connected to the lower surface pads 115 by, for example, solder bumps 141. An underfill material 142 is filled between the wiring substrate 110 and the IC chip 140. Furthermore, the terminals 150a of the electronic component 150 are connected to some of the lower surface pads 115 by solder 150b. As with the wiring layer, the material of the lower surface pads 115 can be, for example, copper or a copper alloy.

リードフレーム１２０は、例えば銅又は銅合金等の金属からなる導電性部材であり、リード１２１及び放熱板１２２を有する。リードフレーム１２０の下面には、めっき層１２３が形成されており、半導体装置１００の下面において封止樹脂１０２から露出する。めっき層１２３は、例えば錫（Ｓｎ）めっき又ははんだめっきによって形成される。 The lead frame 120 is a conductive member made of a metal such as copper or a copper alloy, and has leads 121 and a heat sink 122. A plating layer 123 is formed on the underside of the lead frame 120, and is exposed from the sealing resin 102 on the underside of the semiconductor device 100. The plating layer 123 is formed by, for example, tin (Sn) plating or solder plating.

リード１２１は、配線基板１１０に実装されるＩＣチップ１４０や電子部品１０３、１５０と接続部材１３０を介して電気的に接続する。そして、リード１２１の下面及び側面１２１ａは、封止樹脂１０２から露出して外部端子として機能する。めっき層１２３が形成されたリード１２１の下面の側方端部には、段差が設けられている。段差の側方の側面１２１ａは、半導体装置１００の側面において封止樹脂１０２から露出する。 The lead 121 is electrically connected to the IC chip 140 and electronic components 103 and 150 mounted on the wiring board 110 via the connection member 130. The lower surface and side surface 121a of the lead 121 are exposed from the sealing resin 102 and function as external terminals. A step is provided at the lateral end of the lower surface of the lead 121 on which the plating layer 123 is formed. The side surface 121a on the side of the step is exposed from the sealing resin 102 at the side of the semiconductor device 100.

リード１２１の上面の接続部材１３０に対応する位置には、めっき層１２４が形成されている。めっき層１２４は、例えば銀（Ａｇ）めっきなどの貴金属めっきによって形成される。そして、リード１２１の上面のめっき層１２４以外の部分と放熱板１２２に対向する側面とには、酸化膜１２５が形成されている。すなわち、封止樹脂１０２に接触するリード１２１の上面及び側面には、酸化膜１２５が形成される。めっき層１２４の周囲が酸化膜１２５によって囲まれているため、接続部材１３０のはんだ１３２がめっき層１２４の周囲にまで広がらず、リードフレーム１２０と接続部材１３０との位置合わせを正確にすることができる。なお、めっき層１２４としては、銀めっきの他にも金（Ａｕ）めっきを用いても良い。また、リード１２１の上面に、ニッケル（Ｎｉ）めっきと金めっきとをこの順に積層しためっき層や、ニッケルめっきとパラジウム（Ｐｄ）めっきと金めっきとをこの順に積層しためっき層を用いても良い。 A plating layer 124 is formed on the upper surface of the lead 121 at a position corresponding to the connection member 130. The plating layer 124 is formed by precious metal plating such as silver (Ag) plating. An oxide film 125 is formed on the upper surface of the lead 121 other than the plating layer 124 and on the side surface facing the heat sink 122. That is, the oxide film 125 is formed on the upper surface and side surface of the lead 121 that contacts the sealing resin 102. Since the periphery of the plating layer 124 is surrounded by the oxide film 125, the solder 132 of the connection member 130 does not spread to the periphery of the plating layer 124, and the alignment between the lead frame 120 and the connection member 130 can be accurately performed. In addition to silver plating, gold (Au) plating may be used as the plating layer 124. Also, a plating layer in which nickel (Ni) plating and gold plating are laminated in this order on the upper surface of the lead 121, or a plating layer in which nickel plating, palladium (Pd) plating, and gold plating are laminated in this order may be used.

放熱板１２２は、ＩＣチップ１４０及び電子部品１５０に対向する。そして、放熱板１２２は、封止樹脂１０２を介してＩＣチップ１４０及び電子部品１５０から伝導する熱を下面から放熱する。放熱板１２２は、熱伝導性が高いリードフレーム１２０の一部であり、ＩＣチップ１４０及び電子部品１５０に対向する比較的大面積の板状部分であるため、封止樹脂１０２から伝わる熱を効率良く放熱することができる。放熱板１２２の下面には、めっき層１２３が形成されており、封止樹脂１０２に接触する放熱板１２２の上面及び側面には、酸化膜１２５が形成されている。 The heat sink 122 faces the IC chip 140 and the electronic component 150. The heat sink 122 dissipates heat conducted from the IC chip 140 and the electronic component 150 via the sealing resin 102 from its underside. The heat sink 122 is a part of the lead frame 120 with high thermal conductivity, and is a relatively large plate-shaped portion facing the IC chip 140 and the electronic component 150, so that it can efficiently dissipate heat conducted from the sealing resin 102. A plating layer 123 is formed on the underside of the heat sink 122, and an oxide film 125 is formed on the upper and side surfaces of the heat sink 122 that are in contact with the sealing resin 102.

リード１２１及び放熱板１２２の封止樹脂１０２に接触する面に酸化膜１２５が形成されることにより、リードフレーム１２０と封止樹脂１０２の密着性を向上することができる。すなわち、酸化膜１２５が含む水酸化物（例えばＣｕ（ＯＨ）２）は、封止樹脂１０２が硬化して生成する水酸基（－ＯＨ）と水素結合をすることにより、強力な接着力を発現する。このため、封止樹脂１０２に接触する面に酸化膜１２５が形成されることにより、リードフレーム１２０と封止樹脂１０２の剥離を防止することができ、半導体装置１００の信頼性を向上することができる。 By forming an oxide film 125 on the surfaces of the leads 121 and heat sink 122 that come into contact with the sealing resin 102, the adhesion between the lead frame 120 and the sealing resin 102 can be improved. That is, the hydroxide (e.g., Cu(OH)2) contained in the oxide film 125 forms a hydrogen bond with the hydroxyl group (-OH) that is generated when the sealing resin 102 hardens, thereby exerting a strong adhesive force. Therefore, by forming the oxide film 125 on the surfaces that come into contact with the sealing resin 102, peeling between the lead frame 120 and the sealing resin 102 can be prevented, and the reliability of the semiconductor device 100 can be improved.

接続部材１３０は、例えば銅コアを有するはんだボールなどから形成され、配線基板１１０とリードフレーム１２０とを接続する。具体的には、接続部材１３０は、略球状のコア１３１と、コア１３１の外周面を被覆するはんだ１３２とを有する。コア１３１としては、例えば銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）等の金属からなる金属コアや、樹脂からなる樹脂コア等を用いることができる。はんだ１３２としては、例えば鉛（Ｐｂ）を含む合金、錫（Ｓｎ）と銅（Ｃｕ）の合金、錫（Ｓｎ）とアンチモン（Ｓｂ）の合金、錫（Ｓｎ）と銀（Ａｇ）の合金、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）の合金等を用いることができる。コア１３１の直径は、ＩＣチップ１４０及び電子部品１５０の配線基板１１０の下面からの高さを考慮して決定することができる。例えば、コア１３１の直径を、配線基板１１０の下面からのＩＣチップ１４０及び電子部品１５０の高さ以上にしても良い。また、はんだ１３２の量は、下面パッド１１５の露出する面積及びめっき層１２４の面積などを考慮して決定することができる。 The connection member 130 is formed of, for example, a solder ball having a copper core, and connects the wiring board 110 and the lead frame 120. Specifically, the connection member 130 has an approximately spherical core 131 and a solder 132 that covers the outer peripheral surface of the core 131. As the core 131, for example, a metal core made of metal such as copper (Cu), gold (Au), or nickel (Ni), or a resin core made of resin, etc. can be used. As the solder 132, for example, an alloy containing lead (Pb), an alloy of tin (Sn) and copper (Cu), an alloy of tin (Sn) and antimony (Sb), an alloy of tin (Sn) and silver (Ag), an alloy of tin (Sn), silver (Ag), and copper (Cu), etc. can be used. The diameter of the core 131 can be determined taking into consideration the height of the IC chip 140 and the electronic component 150 from the bottom surface of the wiring board 110. For example, the diameter of the core 131 may be greater than or equal to the height of the IC chip 140 and electronic components 150 from the bottom surface of the wiring board 110. The amount of solder 132 can be determined taking into consideration the exposed area of the bottom surface pad 115 and the area of the plating layer 124, etc.

次いで、上記のように構成される半導体装置１００の製造方法について説明する。以下では、配線基板１１０の製造方法及びリードフレーム１２０の製造方法について説明した後、配線基板１１０及びリードフレーム１２０を有する半導体装置１００の製造方法について説明する。 Next, a method for manufacturing the semiconductor device 100 configured as described above will be described. Below, a method for manufacturing the wiring substrate 110 and a method for manufacturing the lead frame 120 will be described, and then a method for manufacturing the semiconductor device 100 having the wiring substrate 110 and the lead frame 120 will be described.

図３は、配線基板１１０の製造方法を示すフロー図である。 Figure 3 is a flow diagram showing a method for manufacturing the wiring board 110.

まず、基板１１１の上面及び下面に配線層が形成される（ステップＳ１０１）。具体的には、例えばセミアディティブ法により、基板１１１の上面及び下面の配線層が順次形成される。基板１１１の上面の配線層には上面パッド１１３が含まれ、基板下面の配線層には下面パッド１１５が含まれる。そして、基板１１１の下面には、下面パッド１１５の位置に開口部を有する保護絶縁層１１４が形成され（ステップＳ１０２）、基板１１１の上面には、上面パッド１１３の位置に開口部を有するソルダーレジスト層１１２が形成される（ステップＳ１０３）。ソルダーレジスト層１１２及び保護絶縁層１１４は、例えば基板１１１の上面及び下面に感光性の樹脂フィルムをラミネートするか、又は液状やペースト状の樹脂を塗布し、ラミネート又は塗布された樹脂をフォトリソグラフィ法により露光・現像して所要の形状にパターニングすることにより得られる。 First, a wiring layer is formed on the upper and lower surfaces of the substrate 111 (step S101). Specifically, the wiring layers on the upper and lower surfaces of the substrate 111 are formed sequentially, for example, by a semi-additive method. The wiring layer on the upper surface of the substrate 111 includes the upper pads 113, and the wiring layer on the lower surface of the substrate includes the lower pads 115. Then, a protective insulating layer 114 having an opening at the position of the lower pads 115 is formed on the lower surface of the substrate 111 (step S102), and a solder resist layer 112 having an opening at the position of the upper pads 113 is formed on the upper surface of the substrate 111 (step S103). The solder resist layer 112 and the protective insulating layer 114 are obtained, for example, by laminating a photosensitive resin film on the upper and lower surfaces of the substrate 111, or by applying a liquid or paste resin, and exposing and developing the laminated or applied resin by a photolithography method to pattern it into a required shape.

ここまでの工程により、例えば図４に示すように、基板１１１の上面では、ソルダーレジスト層１１２の開口部１１２ａから上面パッド１１３が露出し、基板１１１の下面では、保護絶縁層１１４の開口部１１４ａから下面パッド１１５ａ、１１５ｂ、１１５ｃが露出する配線基板１１０が形成される。下面パッド１１５ａは、電子部品１５０の端子を接続するパッドであり、下面パッド１１５ｂは、ＩＣチップ１４０をフリップチップ接続するパッドであり、下面パッド１１５ｃは、接続部材１３０に接続するパッドである。このため、これらの下面パッド１１５ａ、１１５ｂ、１１５ｃが露出する面積は、互いに異なっていても良い。 Through the steps up to this point, as shown in FIG. 4, for example, the wiring board 110 is formed in which the upper surface pad 113 is exposed from the opening 112a of the solder resist layer 112 on the upper surface of the board 111, and the lower surface pads 115a, 115b, and 115c are exposed from the opening 114a of the protective insulating layer 114 on the lower surface of the board 111. The lower surface pad 115a is a pad for connecting the terminal of the electronic component 150, the lower surface pad 115b is a pad for flip-chip connecting the IC chip 140, and the lower surface pad 115c is a pad for connecting to the connecting member 130. Therefore, the areas of the exposed lower surface pads 115a, 115b, and 115c may differ from one another.

下面パッド１１５ａ、１１５ｂには、ＩＣチップ１４０及び電子部品１５０が搭載されるため、はんだペーストが印刷される（ステップＳ１０４）。そして、下面パッド１１５ａの位置には電子部品１５０が搭載され、下面パッド１１５ｂの位置にはＩＣチップ１４０が搭載される（ステップＳ１０５）。ＩＣチップ１４０及び電子部品１５０は、リフロー処理を経て（ステップＳ１０６）、配線基板１１０に実装される。また、必要に応じて、ＩＣチップ１４０と配線基板１１０の下面との間には、絶縁性樹脂からなるアンダーフィル材１４２が充填される（ステップＳ１０７）。 Solder paste is printed on the underside pads 115a and 115b to mount the IC chip 140 and electronic component 150 (step S104). Then, the electronic component 150 is mounted at the position of the underside pad 115a, and the IC chip 140 is mounted at the position of the underside pad 115b (step S105). The IC chip 140 and the electronic component 150 undergo a reflow process (step S106) and are mounted on the wiring board 110. If necessary, an underfill material 142 made of insulating resin is filled between the IC chip 140 and the underside of the wiring board 110 (step S107).

ここまでの工程により、例えば図５に示すように、配線基板１１０の下面には、はんだバンプ１４１によって下面パッド１１５ｂにフリップチップ接続されたＩＣチップ１４０と、はんだ１５０ｂによって端子１５０ａが下面パッド１１５ａに接続された電子部品１５０とが実装される。これにより、半導体装置１００の上層を形成する配線基板１１０が得られる。 Through the steps up to this point, as shown in FIG. 5, for example, an IC chip 140 flip-chip connected to the underside pads 115b by solder bumps 141, and an electronic component 150 with terminals 150a connected to the underside pads 115a by solder 150b are mounted on the underside of the wiring board 110. This results in the wiring board 110 that forms the upper layer of the semiconductor device 100.

図６は、配線基板１１０を下方向から見た平面図である。図６に示すように、配線基板１１０の下面には、ＩＣチップ１４０及び電子部品１５０が実装されており、保護絶縁層１１４の開口部からは接続部材１３０を接続するための下面パッド１１５ｃが露出している。なお、図面を簡略化するため、ＩＣチップ１４０及び電子部品１５０の配置は、図５と図６では必ずしも一致しない。また、ＩＣチップ１４０及び電子部品１５０の配置は、図６に示すものに限定されない。同様に、下面パッド１１５ｃが露出する位置も、図６に示すものに限定されない。ただし、ＩＣチップ１４０の位置は、リードフレーム１２０の放熱板１２２の位置に対応し、下面パッド１１５ｃの位置は、リードフレーム１２０のめっき層１２４の位置に対応する。 Figure 6 is a plan view of the wiring board 110 viewed from below. As shown in Figure 6, an IC chip 140 and electronic components 150 are mounted on the underside of the wiring board 110, and a lower surface pad 115c for connecting the connection member 130 is exposed from an opening in the protective insulating layer 114. In order to simplify the drawings, the arrangement of the IC chip 140 and electronic components 150 does not necessarily match that in Figure 5 and Figure 6. In addition, the arrangement of the IC chip 140 and electronic components 150 is not limited to that shown in Figure 6. Similarly, the position at which the lower surface pad 115c is exposed is not limited to that shown in Figure 6. However, the position of the IC chip 140 corresponds to the position of the heat sink 122 of the lead frame 120, and the position of the lower surface pad 115c corresponds to the position of the plating layer 124 of the lead frame 120.

このような配線基板１１０は、単体で製造されるのではなく、複数の配線基板１１０が配列されて同時に製造されるのが好ましい。すなわち、例えば図７に示すように、複数の配線基板１１０が配列された集合体１１０ａとして製造されるのが好ましい。集合体１１０ａにおいては、枠体１１０ｂによって分割された個々の区画で配線基板１１０が製造される。ただし、図７においては、配線基板１１０の詳細な構成の図示を省略している。 It is preferable that such wiring boards 110 are not manufactured individually, but rather that multiple wiring boards 110 are arranged and manufactured simultaneously. That is, it is preferable that they are manufactured as an assembly 110a in which multiple wiring boards 110 are arranged, as shown in FIG. 7, for example. In the assembly 110a, the wiring boards 110 are manufactured in individual sections divided by a frame body 110b. However, in FIG. 7, the detailed configuration of the wiring board 110 is not shown.

次に、図８は、リードフレーム１２０の製造方法を示すフロー図である。 Next, FIG. 8 is a flow diagram showing a manufacturing method for the lead frame 120.

リードフレーム１２０の製造には、例えば厚さ５０～２００μｍ程度の銅又は銅合金の金属板を用いることができる。金属板のエッチング加工又はプレス加工により、リード１２１及び放熱板１２２が形成される（ステップＳ２０１）。すなわち、例えば図９に示すように、金属板からリード１２１及び放熱板１２２が成形される。リード１２１は、リードフレーム１２０が配線基板１１０と接合される際に下面パッド１１５ｃに対向する位置に設けられ、上面視で例えば細長い長方形状を有する。リードフレーム１２０は、複数のリード１２１を有するが、これらのリード１２１の厚さは均等である。また、放熱板１２２は、リードフレーム１２０が配線基板１１０と接合される際にＩＣチップ１４０に対向する位置に設けられ、上面視で比較的大面積の長方形状を有する。 To manufacture the lead frame 120, for example, a copper or copper alloy metal plate with a thickness of about 50 to 200 μm can be used. The leads 121 and heat sink 122 are formed by etching or pressing the metal plate (step S201). That is, for example, as shown in FIG. 9, the leads 121 and heat sink 122 are formed from the metal plate. The leads 121 are provided at a position facing the lower surface pad 115c when the lead frame 120 is joined to the wiring board 110, and have, for example, a long and narrow rectangular shape when viewed from above. The lead frame 120 has multiple leads 121, but the thickness of these leads 121 is uniform. In addition, the heat sink 122 is provided at a position facing the IC chip 140 when the lead frame 120 is joined to the wiring board 110, and has a relatively large rectangular shape when viewed from above.

そして、リード１２１には、めっき層１２４が形成される（ステップＳ２０２）。すなわち、例えば図１０に示すように、リード１２１の上面に例えば銀めっきによりめっき層１２４が形成される。めっき層１２４は、リードフレーム１２０が配線基板１１０と接合される際に下面パッド１１５ｃに対向する位置に形成される。つまり、リードフレーム１２０が配線基板１１０と接合される際には、互いに対向する下面パッド１１５ｃとめっき層１２４とが接続部材１３０によって接続される。上述したように、複数のリード１２１の厚さは均等であり、特に、各リード１２１のめっき層１２４が形成される部分の厚さは均等である。また、めっき層１２４の幅（又は径）の大きさは、上面視した場合のリード１２１の短辺方向の幅よりも小さくするのが好ましい。すなわち、めっき層１２４がリード１２１の上面からはみ出さないようにするのが好ましい。 Then, the plating layer 124 is formed on the lead 121 (step S202). That is, for example, as shown in FIG. 10, the plating layer 124 is formed on the upper surface of the lead 121 by, for example, silver plating. The plating layer 124 is formed at a position facing the lower surface pad 115c when the lead frame 120 is joined to the wiring board 110. That is, when the lead frame 120 is joined to the wiring board 110, the opposing lower surface pads 115c and the plating layer 124 are connected by the connection member 130. As described above, the thickness of the multiple leads 121 is uniform, and in particular, the thickness of the portion where the plating layer 124 of each lead 121 is formed is uniform. In addition, it is preferable that the width (or diameter) of the plating layer 124 is smaller than the width of the short side direction of the lead 121 when viewed from above. That is, it is preferable that the plating layer 124 does not protrude from the upper surface of the lead 121.

めっき層１２４の形成にあたっては、例えば感光性のドライフィルムが熱圧着によりリードフレーム１２０の上面にラミネートされ、フォトリソグラフィ法によりドライフィルムをパターニングしてレジスト層が形成される。そして、レジスト層をめっきマスクとした電解めっき法又は無電解めっき法により、銀（Ａｇ）などの貴金属のめっき層１２４が形成される。めっき層１２４が形成された後、例えばアルカリ性の剥離液により、レジスト層が除去される。 To form the plating layer 124, for example, a photosensitive dry film is laminated onto the upper surface of the lead frame 120 by thermocompression bonding, and the dry film is patterned by photolithography to form a resist layer. Then, the plating layer 124 of a precious metal such as silver (Ag) is formed by electrolytic plating or electroless plating using the resist layer as a plating mask. After the plating layer 124 is formed, the resist layer is removed, for example, by an alkaline stripping solution.

めっき層１２４が形成されると、リードフレーム１２０の陽極酸化処理により、酸化膜１２５が形成される（ステップＳ２０３）。すなわち、リードフレーム１２０が陽極酸化され、例えば図１１に示すように、リード１２１及び放熱板１２２の表面に酸化膜１２５が形成される。このとき、めっき層１２４は、例えば銀（Ａｇ）などの貴金属めっき層であるため、陽極酸化されることはない。したがって、酸化膜１２５は、めっき層１２４が形成された部分を除くリード１２１の表面と放熱板１２２の表面とに形成される。 Once the plating layer 124 is formed, the oxide film 125 is formed by anodizing the lead frame 120 (step S203). That is, the lead frame 120 is anodized, and the oxide film 125 is formed on the surfaces of the lead 121 and the heat sink 122, for example, as shown in FIG. 11. At this time, the plating layer 124 is a precious metal plating layer such as silver (Ag), and is therefore not anodized. Therefore, the oxide film 125 is formed on the surface of the lead 121 and the surface of the heat sink 122, excluding the portion where the plating layer 124 is formed.

リードフレーム１２０の陽極酸化処理は、例えば以下のようにして行われる。すなわち、リードフレーム１２０は、陽極として電解液である陽極酸化処理液中に浸漬され、リードフレーム１２０と対向配置される白金（Ｐｔ）等の電極を陰極とした通電（例えば、パルス電圧の印加）が行われる。リードフレーム１２０が銅又は銅合金からなる場合には、陽極酸化処理液の組成及び処理条件を以下のように設定することができる。
陽極酸化処理液：
亜塩素酸ナトリウム（ＮａＣｌＯ２） ０～１００ｇ／Ｌ
水酸化ナトリウム（ＮａＯＨ） ５～６０ｇ／Ｌ
リン酸三ナトリウム（Ｎａ３ＰＯ４） ０～２００ｇ／Ｌ
処理条件：
浴温 約５０～８０度
処理時間 約１～２０秒間
電流密度 約０．２～１０Ａ／ｄｍ2 The anodizing treatment of the lead frame 120 is carried out, for example, as follows: The lead frame 120 is immersed in an anodizing treatment solution, which is an electrolyte, as an anode, and a current (for example, a pulse voltage is applied) is passed through an electrode such as platinum (Pt) that faces the lead frame 120 as a cathode. When the lead frame 120 is made of copper or a copper alloy, the composition of the anodizing treatment solution and the treatment conditions can be set as follows.
Anodizing solution:
Sodium chlorite (NaClO2) 0-100g/L
Sodium hydroxide (NaOH) 5-60g/L
Trisodium phosphate (Na3PO4) 0-200g/L
Processing conditions:
Bath temperature: approx. 50-80 degrees Treatment time: approx. 1-20 seconds Current density: approx. 0.2-10 A/ dm2

上記の条件によってリードフレーム１２０を陽極酸化することにより、例えば０．１～０．２μｍの厚さの酸化膜１２５が形成される。酸化膜１２５の厚さは、陽極酸化処理液の組成、電圧及び処理時間などの処理条件を変更することにより、調整することができる。酸化膜１２５は、水酸化物を含む銅酸化膜であり、針状結晶を有する。水酸化物としては、水酸化第二銅（Ｃｕ（ＯＨ）２）を含む。また、針状結晶は、例えば約０．５μｍ以下の粒径を有している。 By anodizing the lead frame 120 under the above conditions, an oxide film 125 having a thickness of, for example, 0.1 to 0.2 μm is formed. The thickness of the oxide film 125 can be adjusted by changing the processing conditions such as the composition of the anodizing processing solution, the voltage, and the processing time. The oxide film 125 is a copper oxide film containing hydroxide, and has needle-shaped crystals. The hydroxide includes cupric hydroxide (Cu(OH)2). The needle-shaped crystals have a particle size of, for example, approximately 0.5 μm or less.

リードフレーム１２０に酸化膜１２５が形成されると、めっき層１２４の位置に接続部材１３０が搭載される（ステップＳ２０４）。そして、リフロー処理が行われることにより（ステップＳ２０５）、コア１３１の周囲のはんだ１３２によって、接続部材１３０がめっき層１２４に接合される。このとき、めっき層１２４の周囲に酸化膜１２５が形成されているため、はんだ１３２がめっき層１２４の周囲にまで広がらず、接続部材１３０の位置合わせを正確にすることができる。接続部材１３０の幅（又は径）の大きさは、上面視した場合のリード１２１の短辺方向の幅よりも小さくするのが好ましい。すなわち、接続部材１３０がリード１２１の上面からはみ出さないようにするのが好ましい。これにより、隣接するリード１２１の上面に接合された接続部材１３０同士が接触することがなく、短絡を防止することができる。 When the oxide film 125 is formed on the lead frame 120, the connection member 130 is mounted at the position of the plating layer 124 (step S204). Then, by performing a reflow process (step S205), the connection member 130 is joined to the plating layer 124 by the solder 132 around the core 131. At this time, since the oxide film 125 is formed around the plating layer 124, the solder 132 does not spread to the periphery of the plating layer 124, and the alignment of the connection member 130 can be performed accurately. It is preferable that the width (or diameter) of the connection member 130 is smaller than the width of the short side direction of the lead 121 when viewed from above. In other words, it is preferable that the connection member 130 does not protrude from the upper surface of the lead 121. This prevents the connection members 130 joined to the upper surfaces of adjacent leads 121 from contacting each other, thereby preventing short circuits.

ここで、はんだ１３２がめっき層１２４の周囲にまで広がらない理由は、以下のようなものである。すなわち、接続部材１３０の搭載時には、はんだ１３２の濡れ性を確保するために、めっき層１２４にフラックスが塗布される。フラックスは、金属層の表面の自然酸化膜を還元して除去する機能を有するため、めっき層１２４の周囲の酸化膜１２５へフラックスが流出すると、酸化膜１２５が還元されてフラックスの活性力が低下する。この結果、めっき層１２４の周囲では、はんだ１３２の濡れ性が得られず、はんだ１３２の濡れ広がりが抑制される。このように、酸化膜１２５がフラックスの活性力を低下させるため、はんだ１３２はめっき層１２４の周囲にまで広がらず、接続部材１３０の位置合わせを正確にすることができる。 Here, the reason why the solder 132 does not spread to the periphery of the plating layer 124 is as follows. That is, when the connection member 130 is mounted, flux is applied to the plating layer 124 to ensure the wettability of the solder 132. Since the flux has the function of reducing and removing the natural oxide film on the surface of the metal layer, when the flux flows out to the oxide film 125 around the plating layer 124, the oxide film 125 is reduced and the activity of the flux is reduced. As a result, the wettability of the solder 132 is not obtained around the plating layer 124, and the spread of the solder 132 is suppressed. In this way, since the oxide film 125 reduces the activity of the flux, the solder 132 does not spread to the periphery of the plating layer 124, and the alignment of the connection member 130 can be accurately performed.

なお、酸化膜１２５の厚さが薄すぎる場合には、フラックスの活性力をあまり低下させない。一方、酸化膜１２５の厚さが厚すぎる場合には、酸化膜１２５の内部で剥離が生じる恐れがある。そこで、上述したように陽極酸化処理の条件を適切に設定することにより、酸化膜１２５の厚さは、例えば０．１～０．２μｍに調整されている。 If the oxide film 125 is too thin, it does not significantly reduce the activation power of the flux. On the other hand, if the oxide film 125 is too thick, there is a risk of peeling occurring inside the oxide film 125. Therefore, by appropriately setting the conditions for the anodizing process as described above, the thickness of the oxide film 125 is adjusted to, for example, 0.1 to 0.2 μm.

ここまでの工程により、例えば図１２に示すように、リード１２１のめっき層１２４に接続部材１３０が接合され、めっき層１２４以外のリード１２１の表面には酸化膜１２５が形成される。また、放熱板１２２の表面にも酸化膜１２５が形成される。これにより、半導体装置１００の下層を形成するリードフレーム１２０が得られる。 Through the steps up to this point, as shown in FIG. 12, for example, the connection member 130 is bonded to the plating layer 124 of the lead 121, and an oxide film 125 is formed on the surface of the lead 121 other than the plating layer 124. An oxide film 125 is also formed on the surface of the heat sink 122. This results in a lead frame 120 that forms the lower layer of the semiconductor device 100.

図１３は、リードフレーム１２０を上方向から見た平面図である。図１３に示すように、リードフレーム１２０は、細長い長方形状の複数のリード１２１と比較的大面積の長方形状の放熱板１２２とを有する。放熱板１２２は、支持用リード１２１’によって周囲の枠体１２０ｂに接続し、支持されている。それぞれのリード１２１には、１つ又は２つの接続部材１３０が接合されている。リード１２１に接合される接続部材１３０の数は、例えば配線基板１１０の配線層との間で流れる電流の大きさを考慮して決定される。すなわち、例えば比較的大きい電流が流れるリード１２１については、接続部材１３０の数を多くして、配線基板１１０の配線層との間の電気抵抗を低下させても良い。 13 is a plan view of the lead frame 120 seen from above. As shown in FIG. 13, the lead frame 120 has a plurality of elongated rectangular leads 121 and a relatively large rectangular heat sink 122. The heat sink 122 is connected to and supported by a supporting lead 121' on the surrounding frame body 120b. One or two connection members 130 are joined to each lead 121. The number of connection members 130 joined to the lead 121 is determined, for example, taking into consideration the magnitude of the current flowing between the lead 121 and the wiring layer of the wiring board 110. That is, for example, for a lead 121 through which a relatively large current flows, the number of connection members 130 may be increased to reduce the electrical resistance between the lead 121 and the wiring layer of the wiring board 110.

放熱板１２２は、スリット１２２ａによって２つに分割されている。スリット１２２ａがあることにより、配線基板１１０とリードフレーム１２０の間に充填される封止樹脂１０２とリードフレーム１２０との密着性を向上することができる。また、例えば配線基板１１０に２つのＩＣチップ１４０が並べて搭載される場合、それぞれのＩＣチップ１４０に対向する位置に放熱板１２２を設け、独立して放熱することができる。 The heat sink 122 is divided into two by a slit 122a. The presence of the slit 122a improves the adhesion between the lead frame 120 and the sealing resin 102 filled between the wiring board 110 and the lead frame 120. In addition, for example, when two IC chips 140 are mounted side by side on the wiring board 110, the heat sink 122 can be provided at positions facing each of the IC chips 140 to dissipate heat independently.

なお、リード１２１及び放熱板１２２の配置は、図１３に示すものに限定されない。ただし、リード１２１のめっき層１２４及び接続部材１３０の位置は、配線基板１１０の下面パッド１１５ｃの位置に対応し、放熱板１２２の位置は、配線基板１１０に実装されるＩＣチップ１４０の位置に対応する。また、スリット１２２ａの位置も、図１３に示すものに限定されず、例えば放熱板１２２の中央付近が穿孔されてスリットが形成されても良い。 The arrangement of the leads 121 and heat sink 122 is not limited to that shown in FIG. 13. However, the positions of the plating layer 124 and the connection member 130 of the leads 121 correspond to the positions of the lower surface pads 115c of the wiring board 110, and the position of the heat sink 122 corresponds to the position of the IC chip 140 mounted on the wiring board 110. The position of the slits 122a is also not limited to that shown in FIG. 13, and the slits may be formed, for example, by drilling a hole near the center of the heat sink 122.

このようなリードフレーム１２０は、単体で製造されるのではなく、複数のリードフレーム１２０が配列されて同時に製造されるのが好ましい。すなわち、例えば図１４に示すように、複数のリードフレーム１２０が配列された集合体１２０ａとして製造されるのが好ましい。集合体１２０ａにおいては、枠体１２０ｂによって分割された個々の区画でリードフレーム１２０が製造される。ただし、図１４においては、リードフレーム１２０の詳細な構成の図示を省略している。 It is preferable that such a lead frame 120 is not manufactured individually, but rather that multiple lead frames 120 are arranged and manufactured simultaneously. That is, it is preferable that the lead frames 120 are manufactured as an assembly 120a in which multiple lead frames 120 are arranged, as shown in FIG. 14, for example. In the assembly 120a, the lead frames 120 are manufactured in individual sections divided by a frame 120b. However, the detailed configuration of the lead frame 120 is not shown in FIG. 14.

次に、図１５は、半導体装置１００の製造方法を示すフロー図である。半導体装置１００は、上述した配線基板１１０及びリードフレーム１２０を用いて製造される。 Next, FIG. 15 is a flow diagram showing a method for manufacturing the semiconductor device 100. The semiconductor device 100 is manufactured using the wiring substrate 110 and lead frame 120 described above.

配線基板１１０とリードフレーム１２０は、例えばＴＣＢ（Thermal Compression Bonding）法により接合される（ステップＳ３０１）。具体的には、リードフレーム１２０のリード１２１に接合された接続部材１３０が、熱と圧力によって配線基板１１０の下面パッド１１５ｃに接合される。このとき、複数のリード１２１の特に接続部材１３０が設けられる部分の厚さが均等であるため、すべての接続部材１３０及び下面パッド１１５ｃが均一に加圧され、接続部材１３０と下面パッド１１５ｃの接続不良を防止することができる。これにより、例えば図１６に示すように、配線基板１１０とリードフレーム１２０が一体化される。配線基板１１０とリードフレーム１２０の間には、ＩＣチップ１４０及び電子部品１５０が配置され、ＩＣチップ１４０及び電子部品１５０は、リードフレーム１２０の放熱板１２２に対向する。ＩＣチップ１４０の下面と放熱板１２２の上面との間は、例えば４０～５０μｍ程度離間している。この間隔は、接続部材１３０のコア１３１の直径に応じて調整可能である。 The wiring board 110 and the lead frame 120 are bonded, for example, by the TCB (Thermal Compression Bonding) method (step S301). Specifically, the connection member 130 bonded to the lead 121 of the lead frame 120 is bonded to the lower pad 115c of the wiring board 110 by heat and pressure. At this time, since the thickness of the multiple leads 121, particularly the part where the connection member 130 is provided, is uniform, all the connection members 130 and the lower pad 115c are uniformly pressurized, and poor connection between the connection member 130 and the lower pad 115c can be prevented. As a result, the wiring board 110 and the lead frame 120 are integrated, for example, as shown in FIG. 16. The IC chip 140 and the electronic component 150 are arranged between the wiring board 110 and the lead frame 120, and the IC chip 140 and the electronic component 150 face the heat sink 122 of the lead frame 120. The bottom surface of the IC chip 140 and the top surface of the heat sink 122 are spaced apart by, for example, about 40 to 50 μm. This distance can be adjusted according to the diameter of the core 131 of the connection member 130.

そして、例えばトランスファーモールドが行われることにより（ステップＳ３０２）、配線基板１１０とリードフレーム１２０の間の空間に封止樹脂１０２が充填される。トランスファーモールドでは、接合された配線基板１１０及びリードフレーム１２０が金型に収容され、流動化した封止樹脂１０２が金型内に注入される。そして、封止樹脂１０２が所定の温度（例えば１７５度）に加熱され硬化する。これにより、例えば図１７に示すように、配線基板１１０とリードフレーム１２０の間の空間に封止樹脂１０２が充填され、接続部材１３０、ＩＣチップ１４０及び電子部品１５０が封止される。ＩＣチップ１４０及び電子部品１５０が封止されても、これらの部品が発する熱は、封止樹脂１０２を介して放熱板１２２へ伝導する。結果として、半導体装置１００の放熱効率を向上することができる。 Then, for example, transfer molding is performed (step S302), and the sealing resin 102 is filled into the space between the wiring board 110 and the lead frame 120. In the transfer molding, the joined wiring board 110 and the lead frame 120 are accommodated in a mold, and the fluidized sealing resin 102 is injected into the mold. The sealing resin 102 is then heated to a predetermined temperature (for example, 175 degrees) and hardened. As a result, as shown in FIG. 17, for example, the sealing resin 102 is filled into the space between the wiring board 110 and the lead frame 120, and the connection member 130, the IC chip 140, and the electronic component 150 are sealed. Even if the IC chip 140 and the electronic component 150 are sealed, the heat generated by these components is conducted to the heat sink 122 via the sealing resin 102. As a result, the heat dissipation efficiency of the semiconductor device 100 can be improved.

ＩＣチップ１４０及び電子部品１５０が封止されると、配線基板１１０の上面に電子部品１０３が搭載される（ステップＳ３０３）。電子部品１０３は、リフロー処理を経て（ステップＳ３０４）、配線基板１１０に実装される。すなわち、例えば図１８に示すように、電子部品１０３の端子１０３ａがはんだ１０３ｂによって上面パッド１１３に接続され、配線基板１１０の上面に電子部品１０３が実装される。電子部品１０３としては、例えばキャパシタ、インダクタ及び抵抗素子などの受動部品を用いることができる。また、電子部品１０３は、例えばＩＣチップなどの能動部品であっても良い。 Once the IC chip 140 and electronic component 150 are sealed, the electronic component 103 is mounted on the upper surface of the wiring board 110 (step S303). The electronic component 103 undergoes a reflow process (step S304) and is then mounted on the wiring board 110. That is, as shown in FIG. 18, for example, the terminal 103a of the electronic component 103 is connected to the upper surface pad 113 by solder 103b, and the electronic component 103 is mounted on the upper surface of the wiring board 110. The electronic component 103 may be, for example, a passive component such as a capacitor, an inductor, or a resistor. The electronic component 103 may also be, for example, an active component such as an IC chip.

そして、例えばトランスファーモールドが行われることにより（ステップＳ３０５）、配線基板１１０の上面の電子部品１０３が封止樹脂１０１によって封止される。封止樹脂１０１としては、例えばフィラーを含有する熱硬化性のエポキシ系樹脂等の絶縁性樹脂を用いることができる。トランスファーモールドでは、電子部品１０３が実装された配線基板１１０及びリードフレーム１２０からなる構造体が金型に収容され、流動化した封止樹脂１０１が金型内に注入される。そして、封止樹脂１０１が所定の温度（例えば１７５度）に加熱され硬化する。これにより、例えば図１９に示すように、配線基板１１０の上面及び電子部品１０３が封止樹脂１０１によって被覆され、電子部品１０３が封止される。 Then, for example, transfer molding is performed (step S305), and the electronic components 103 on the upper surface of the wiring board 110 are sealed with the sealing resin 101. For example, an insulating resin such as a thermosetting epoxy resin containing a filler can be used as the sealing resin 101. In the transfer molding, a structure consisting of the wiring board 110 on which the electronic components 103 are mounted and the lead frame 120 is placed in a mold, and the fluidized sealing resin 101 is injected into the mold. Then, the sealing resin 101 is heated to a predetermined temperature (for example, 175 degrees) and hardened. As a result, for example, as shown in FIG. 19, the upper surface of the wiring board 110 and the electronic components 103 are covered with the sealing resin 101, and the electronic components 103 are sealed.

続いて、リードフレーム１２０の下面に溝部が形成される（ステップＳ３０６）。具体的には、例えば図２０に示すように、リード１２１の下面の端部が厚みの一部のみ切断（ハーフカット）されることにより、溝部１２１ｂが形成される。このとき、リード１２１間の封止樹脂１０２も同時に切断されるため、溝部１２１ｂと一体の溝部が封止樹脂１０２にも形成される。溝部１２１ｂの深さは酸化膜１２５の厚さよりも大きいため、溝部１２１ｂが形成される過程で、溝部１２１ｂの位置の酸化膜１２５は除去される。したがって、溝部１２１ｂにおいては、リードフレーム１２０の基材が露出する。溝部１２１ｂは、半導体装置１００の側面となる位置に形成される。すなわち、図２０に示す構造体が溝部１２１ｂを通る位置で上下方向に切断されることにより、半導体装置１００が得られる。 Next, a groove is formed on the lower surface of the lead frame 120 (step S306). Specifically, as shown in FIG. 20, the end of the lower surface of the lead 121 is cut (half cut) only in part of the thickness to form the groove 121b. At this time, the sealing resin 102 between the leads 121 is also cut at the same time, so that a groove integral with the groove 121b is also formed in the sealing resin 102. Since the depth of the groove 121b is greater than the thickness of the oxide film 125, the oxide film 125 at the position of the groove 121b is removed in the process of forming the groove 121b. Therefore, the base material of the lead frame 120 is exposed in the groove 121b. The groove 121b is formed at a position that will become the side of the semiconductor device 100. That is, the structure shown in FIG. 20 is cut in the vertical direction at a position that passes through the groove 121b, thereby obtaining the semiconductor device 100.

ここで、配線基板１１０及びリードフレーム１２０は、それぞれ集合体１１０ａ、１２０ａとして形成されており、配線基板１１０とリードフレーム１２０の接合や封止樹脂１０１、１０２によるトランスファーモールドなどの工程も集合体１１０ａ、１２０ａのまま行われている。このため、溝部１２１ｂは、集合体１２０ａにおいて互いに隣接するリードフレーム１２０に跨って形成されても良い。具体的には、例えば図２１に示すように、隣接する２つのリードフレーム１２０の端部と枠体１２０ｂとの範囲を切断（ハーフカット）することにより、溝部１２１ｂが形成されても良い。溝部１２１ｂが形成されることにより、半導体装置１００の側面において露出することになるリード１２１の端部には、段差が形成されることになる。なお、図２１においては、図示した２つのリードフレーム１２０の間に形成される溝部１２１ｂのみを図示したが、溝部１２１ｂは、すべての隣接するリードフレーム１２０の間に形成される。したがって、溝部１２１は、各リードフレーム１２０の四辺に形成される。 Here, the wiring board 110 and the lead frame 120 are formed as assemblies 110a and 120a, respectively, and processes such as bonding the wiring board 110 and the lead frame 120 and transfer molding using the sealing resins 101 and 102 are performed on the assemblies 110a and 120a. For this reason, the groove 121b may be formed across the adjacent lead frames 120 in the assembly 120a. Specifically, as shown in FIG. 21, for example, the groove 121b may be formed by cutting (half-cutting) the range between the ends of the two adjacent lead frames 120 and the frame body 120b. By forming the groove 121b, a step is formed at the end of the lead 121 that will be exposed on the side of the semiconductor device 100. Note that in FIG. 21, only the groove 121b formed between the two lead frames 120 shown in the figure is illustrated, but the groove 121b is formed between all adjacent lead frames 120. Therefore, grooves 121 are formed on the four sides of each lead frame 120.

溝部１２１ｂが形成されると、リードフレーム１２０の下面の酸化膜１２５が除去される（ステップＳ３０７）。また、酸化膜１２５の除去とともに、リード１２１及び放熱板１２２の下面に生じた封止樹脂１０２の残渣が除去される。酸化膜１２５及び封止樹脂１０２の残渣の除去は、例えば酸処理、アルカリ処理又はウェットブラスト処理によって行われる。酸化膜１２５が除去されることにより、リード１２１及び放熱板１２２の下面においては、リードフレーム１２０の基材が露出する。一方、封止樹脂１０２に接触する、リード１２１及び放熱板１２２の側面及び上面の酸化膜１２５は残存する。 When the groove portion 121b is formed, the oxide film 125 on the lower surface of the lead frame 120 is removed (step S307). In addition to removing the oxide film 125, residues of the sealing resin 102 that have formed on the lower surfaces of the leads 121 and the heat sink 122 are also removed. The removal of the oxide film 125 and residues of the sealing resin 102 is performed, for example, by acid treatment, alkali treatment, or wet blasting. By removing the oxide film 125, the base material of the lead frame 120 is exposed on the lower surfaces of the leads 121 and the heat sink 122. Meanwhile, the oxide film 125 remains on the side and upper surfaces of the leads 121 and the heat sink 122 that are in contact with the sealing resin 102.

そして、リード１２１及び放熱板１２２の下面にめっき層１２３が形成される（ステップＳ３０８）。すなわち、リードフレーム１２０の下面に、電解めっき法又は無電解めっき法により、例えば錫（Ｓｎ）又ははんだのめっき層１２３が形成される。このとき、溝部１２１ｂの内部にもめっき層１２３が形成される。 Then, a plating layer 123 is formed on the lower surfaces of the leads 121 and the heat sink 122 (step S308). That is, a plating layer 123 of, for example, tin (Sn) or solder is formed on the lower surface of the lead frame 120 by electrolytic plating or electroless plating. At this time, a plating layer 123 is also formed inside the groove portion 121b.

ここまでの工程により、例えば図２２に示すように、半導体装置１００と同等の構造を有する構造体が得られる。この構造体は、複数の配線基板１１０を含む集合体１１０ａと、複数のリードフレーム１２０を含む集合体１２０ａとから構成されているため、個々の配線基板１１０及びリードフレーム１２０を切り出す個片化が行われる（ステップＳ３０９）。具体的には、図２２に示す構造体が、溝部１２１ｂを通る切断線Ａにおいて、例えばダイサー又はスライサーによって切断されることにより、半導体装置１００が得られる。切断線Ａが溝部１２１ｂを通るため、半導体装置１００の側面において露出するリード１２１の端部は、他の部分に比べて薄くなった部分である。 Through the steps up to this point, a structure having a structure equivalent to the semiconductor device 100 is obtained, as shown in FIG. 22, for example. This structure is composed of an assembly 110a including a plurality of wiring substrates 110 and an assembly 120a including a plurality of lead frames 120, so individual wiring substrates 110 and lead frames 120 are cut out (step S309). Specifically, the structure shown in FIG. 22 is cut along cutting line A passing through groove 121b, for example with a dicer or slicer, to obtain semiconductor device 100. Because cutting line A passes through groove 121b, the ends of leads 121 exposed on the side of semiconductor device 100 are thinner than other portions.

なお、溝部１２１ｂが互いに隣接するリードフレーム１２０に跨って形成される場合には、例えば図２３に示すように、枠体１２０ｂを含む範囲Ｂを切削可能なダイシングブレードによってダイシング加工することにより、１回の切断で隣接する半導体装置１００を分離することができる。この場合でも、範囲Ｂが溝部１２１ｂの内部に含まれるため、半導体装置１００の側面において露出するリード１２１の端部は、他の部分に比べて薄くなった部分である。図２３においては、図示した２つのリードフレーム１２０の間の切削範囲Ｂのみを図示したが、このような切削範囲は、すべての隣接するリードフレーム１２０の間に設定される。したがって、各リードフレーム１２０の四辺が切削範囲Ｂと同様の切削範囲において、隣接するリードフレーム１２０と分離される。 When the groove 121b is formed across adjacent lead frames 120, for example, as shown in FIG. 23, the adjacent semiconductor devices 100 can be separated in one cut by dicing the area B including the frame 120b with a dicing blade. Even in this case, the area B is included inside the groove 121b, so the end of the lead 121 exposed on the side of the semiconductor device 100 is thinner than the other areas. Although FIG. 23 shows only the cutting area B between the two illustrated lead frames 120, such a cutting area is set between all adjacent lead frames 120. Therefore, the four sides of each lead frame 120 are separated from the adjacent lead frame 120 in a cutting area similar to the cutting area B.

個片化により得られる半導体装置１００は、実装基板に実装することが可能である。具体的には、リードフレーム１２０のリード１２１を端子として、半導体装置１００を実装基板に実装することができる。図２４は、半導体装置１００の実装を説明する図である。 The semiconductor device 100 obtained by singulation can be mounted on a mounting substrate. Specifically, the semiconductor device 100 can be mounted on a mounting substrate using the leads 121 of the lead frame 120 as terminals. Figure 24 is a diagram explaining the mounting of the semiconductor device 100.

図２４に示すように、実装基板２００の上面の配線層には、パッド２１０が形成されており、パッド２１０は、ソルダーレジスト層２２０の開口部から露出している。半導体装置１００を実装基板２００に実装する際には、半導体装置１００のリード１２１及び放熱板１２２と実装基板２００のパッド２１０との位置合わせを行い、はんだ２３０によって、リード１２１及び放熱板１２２とパッド２１０とが接合される。このとき、リード１２１の下面の端部には、溝部１２１ｂによる段差があるため、はんだ２３０の濡れ広がりが促進され、はんだ２３０のフィレットがリード１２１の側面１２１ａを被覆する。結果として、半導体装置１００が実装基板２００に強固に接合され、接続の信頼性を向上することができる。図２４に示す状態では、ＩＣチップ１４０が発する熱は、封止樹脂１０２を介して放熱板１２２へ伝導し、放熱板１２２からはんだ２３０及びパッド２１０を経由して放熱される。すなわち、ＩＣチップ１４０の表面積の大部分から、効率的に放熱することができる。 As shown in FIG. 24, a pad 210 is formed on the wiring layer on the upper surface of the mounting substrate 200, and the pad 210 is exposed from an opening of the solder resist layer 220. When mounting the semiconductor device 100 on the mounting substrate 200, the lead 121 and the heat sink 122 of the semiconductor device 100 are aligned with the pad 210 of the mounting substrate 200, and the lead 121 and the heat sink 122 are joined to the pad 210 by the solder 230. At this time, since there is a step due to the groove portion 121b at the end of the lower surface of the lead 121, the wetting and spreading of the solder 230 is promoted, and the fillet of the solder 230 covers the side surface 121a of the lead 121. As a result, the semiconductor device 100 is firmly joined to the mounting substrate 200, and the reliability of the connection can be improved. In the state shown in FIG. 24, heat generated by the IC chip 140 is conducted to the heat sink 122 via the sealing resin 102, and is dissipated from the heat sink 122 via the solder 230 and the pads 210. In other words, heat can be efficiently dissipated from most of the surface area of the IC chip 140.

以上のように、本実施の形態によれば、接続部材で接続される配線基板とリードフレームの間にＩＣチップを実装し、ＩＣチップと対向する位置にリードフレームの放熱板を配置し、配線基板とリードフレームの間の空間に封止樹脂を充填する。そして、リードフレームのリードを封止樹脂から露出させて、外部接続のための端子とする。このため、ＩＣチップで発する熱が、ＩＣチップの周囲の封止樹脂を介して放熱板へ伝導し、放熱板から放熱される。結果として、半導体装置の放熱効率を向上することができる。 As described above, according to this embodiment, an IC chip is mounted between a wiring board and a lead frame that are connected by a connecting member, a heat sink of the lead frame is placed in a position facing the IC chip, and sealing resin is filled into the space between the wiring board and the lead frame. The leads of the lead frame are then exposed from the sealing resin to serve as terminals for external connection. As a result, heat generated by the IC chip is conducted to the heat sink via the sealing resin around the IC chip, and is dissipated from the heat sink. As a result, the heat dissipation efficiency of the semiconductor device can be improved.

なお、上記一実施の形態においては、配線基板１１０の上面に電子部品１０３を実装するものとしたが、配線基板１１０の上面への電子部品１０３の実装は省略されても良い。すなわち、例えば図２５に示すように、半導体装置１００は、配線基板１１０の上面には電子部品を有さず、配線基板１１０とリードフレーム１２０の間に、封止樹脂１０２によって封止されたＩＣチップ１４０及び電子部品１５０を有するのみであっても良い。また、配線基板１１０の上面に電子部品１０３が実装される場合でも、封止樹脂１０１による封止が省略されても良い。この場合には、半導体装置１００は、配線基板１１０の上面に実装され、露出する電子部品１０３を有することになる。 In the above embodiment, the electronic components 103 are mounted on the upper surface of the wiring board 110, but the mounting of the electronic components 103 on the upper surface of the wiring board 110 may be omitted. That is, as shown in FIG. 25, for example, the semiconductor device 100 may have no electronic components on the upper surface of the wiring board 110, and may only have an IC chip 140 and electronic components 150 sealed with sealing resin 102 between the wiring board 110 and the lead frame 120. Even if the electronic components 103 are mounted on the upper surface of the wiring board 110, sealing with sealing resin 101 may be omitted. In this case, the semiconductor device 100 has the electronic components 103 mounted and exposed on the upper surface of the wiring board 110.

また、上記一実施の形態においては、接続部材１３０が例えば銅コアを有するはんだボールであり、コア１３１が略球状であるものとしたが、接続部材１３０の形状は任意のもので良い。具体的には、例えば図２６に示すように、円柱状又は角柱状の接続部材１３５が、はんだ１３６によって配線基板１１０の下面パッド１１５及びリードフレーム１２０のめっき層１２４に接合されても良い。接続部材１３５を円柱状又は角柱状にすることにより、接続部材１３５の上下それぞれの端面が下面パッド１１５及びめっき層１２４に接合され、接合面積を大きくして信頼性を向上することができる。 In the above embodiment, the connection member 130 is, for example, a solder ball having a copper core, and the core 131 is approximately spherical, but the shape of the connection member 130 may be any shape. Specifically, as shown in FIG. 26, for example, a cylindrical or prismatic connection member 135 may be joined to the lower surface pad 115 of the wiring board 110 and the plating layer 124 of the lead frame 120 by solder 136. By making the connection member 135 cylindrical or prismatic, the upper and lower end faces of the connection member 135 are joined to the lower surface pad 115 and the plating layer 124, and the joining area is increased, thereby improving reliability.

さらに、上記一実施の形態においては、配線基板１１０とリードフレーム１２０の間の空間に封止樹脂１０２を充填するものとしたが、例えば、図２７に示すように、発熱量が大きいＩＣチップ１４０と放熱板１２２の間の空間にＴＩＭ（Thermal Interface Material）１０５を配置し、配線基板１１０とリードフレーム１２０の間の空間には通常の封止樹脂１０６を充填しても良い。ＴＩＭ１０５としては、例えばエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂中に、アルミナ、シリカ、窒化アルミニウム又は炭化ケイ素等のフィラーや、銀等の金属フィラーを含有させたものを用いることができ、封止樹脂１０６としては、封止樹脂１０１と同様の樹脂を用いることができる。 In addition, in the above embodiment, the space between the wiring board 110 and the lead frame 120 is filled with the sealing resin 102, but for example, as shown in FIG. 27, a TIM (Thermal Interface Material) 105 may be disposed in the space between the IC chip 140, which generates a large amount of heat, and the heat sink 122, and the space between the wiring board 110 and the lead frame 120 may be filled with a normal sealing resin 106. For example, the TIM 105 may be an insulating resin such as an epoxy resin or a polyimide resin, which contains a filler such as alumina, silica, aluminum nitride, or silicon carbide, or a metal filler such as silver, and the sealing resin 106 may be the same resin as the sealing resin 101.

また、上記一実施の形態においては、配線基板１１０の下面にＩＣチップ１４０を実装するものとしたが、リードフレーム１２０の上面にＩＣチップ１４０を実装することも可能である。この場合、例えば図２８に示すように、ＩＣチップ１４０の実装位置には、リード１２６が形成される。そして、リード１２６の上面には、めっき層１２４と同様のめっき層１２７が形成され、ＩＣチップ１４０は、はんだバンプ１４３によってめっき層１２７にフリップチップ接続される。封止樹脂１０２に接触するリード１２６の表面には酸化膜１２５が形成され、封止樹脂１０２から露出するリード１２６の下面にはめっき層１２３が形成されるのは、リード１２１と同様である。この構成においては、ＩＣチップ１４０が発する熱は、はんだバンプ１４３、めっき層１２７及びリード１２６を介して放熱される。また、ＩＣチップ１４０のみではなく、電子部品１５０をリードフレーム１２０の上面に実装することも可能である。 In the above embodiment, the IC chip 140 is mounted on the lower surface of the wiring board 110, but the IC chip 140 can also be mounted on the upper surface of the lead frame 120. In this case, as shown in FIG. 28, for example, the lead 126 is formed at the mounting position of the IC chip 140. A plating layer 127 similar to the plating layer 124 is formed on the upper surface of the lead 126, and the IC chip 140 is flip-chip connected to the plating layer 127 by the solder bump 143. An oxide film 125 is formed on the surface of the lead 126 that contacts the sealing resin 102, and a plating layer 123 is formed on the lower surface of the lead 126 that is exposed from the sealing resin 102, similar to the lead 121. In this configuration, the heat generated by the IC chip 140 is dissipated through the solder bump 143, the plating layer 127, and the lead 126. In addition to the IC chip 140, an electronic component 150 can also be mounted on the upper surface of the lead frame 120.

（他の実施の形態）
（１）めっき層
上記一実施の形態においては、リードフレーム１２０にめっき層１２４を形成し、めっき層１２４の周囲に酸化膜１２５を形成することにより、リードフレーム１２０と接続部材１３０との位置合わせを正確にするものとした。しかしながら、酸化膜１２５がフラックスの活性力を低下させるため、めっき層１２４がなくてもはんだ１３２の濡れ広がりを制御して、接続部材１３０の位置合わせを正確にすることが可能である。ここでは、めっき層１２４を有さないリードフレーム１２０の製造方法について、図２９を参照しながら説明する。 Other Embodiments
(1) Plating Layer In the above embodiment, the plating layer 124 is formed on the lead frame 120, and the oxide film 125 is formed around the plating layer 124 to accurately align the lead frame 120 and the connection member 130. However, since the oxide film 125 reduces the activation power of the flux, it is possible to accurately align the connection member 130 by controlling the wetting and spreading of the solder 132 even without the plating layer 124. Here, a method for manufacturing a lead frame 120 that does not have a plating layer 124 will be described with reference to FIG.

上記一実施の形態と同様に、リードフレーム１２０の製造には、例えば厚さ５０～２００μｍ程度の銅又は銅合金の金属板を用いることができる。図２９（ａ）に示すように、金属板のエッチング加工又はプレス加工により、リード１２１及び放熱板１２２が形成される。そして、図２９（ｂ）に示すように、リードフレーム１２０の陽極酸化処理により、リード１２１及び放熱板１２２の表面に酸化膜１２５が形成される。すなわち、リード１２１及び放熱板１２２の全表面に酸化膜１２５が形成される。 As in the above embodiment, a metal plate of copper or copper alloy having a thickness of, for example, about 50 to 200 μm can be used to manufacture the lead frame 120. As shown in FIG. 29(a), the leads 121 and heat sink 122 are formed by etching or pressing the metal plate. Then, as shown in FIG. 29(b), an oxide film 125 is formed on the surfaces of the leads 121 and heat sink 122 by anodizing the lead frame 120. That is, the oxide film 125 is formed on the entire surfaces of the leads 121 and heat sink 122.

図２９（ｃ）に示すように、リード１２１の接続部材１３０と接合される位置１２５ａにおいて、酸化膜１２５が除去される。酸化膜１２５の除去は、例えばレーザ加工やブラスト加工などによって行うことが可能である。酸化膜１２５の除去により、位置１２５ａにおいては、リードフレーム１２０の基材が露出する。そして、図２９（ｄ）に示すように、位置１２５ａに接続部材１３０が搭載されリフロー処理される。このとき、位置１２５ａに塗布されたフラックスが周囲の酸化膜１２５へ流出すると、酸化膜１２５が還元してフラックスの活性力が低下する。このため、接続部材１３０のはんだ１３２は、位置１２５ａの周囲には濡れ広がらず、接続部材１３０の位置合わせを正確にすることができる。 As shown in FIG. 29(c), the oxide film 125 is removed at the position 125a where the lead 121 is joined to the connection member 130. The oxide film 125 can be removed by, for example, laser processing or blasting. By removing the oxide film 125, the base material of the lead frame 120 is exposed at the position 125a. Then, as shown in FIG. 29(d), the connection member 130 is mounted at the position 125a and reflow processed. At this time, if the flux applied to the position 125a flows out to the surrounding oxide film 125, the oxide film 125 is reduced and the activity of the flux is reduced. Therefore, the solder 132 of the connection member 130 does not wet and spread around the position 125a, and the connection member 130 can be accurately aligned.

このように、リード１２１にめっき層１２４を形成しない場合でも、酸化膜１２５を利用することにより、リードフレーム１２０と接続部材１３０の位置合わせを正確にすることができる。また、めっき層１２４の形成工程を省略することができるため、リードフレーム１２０の製造工程を簡略化することができる。 In this way, even if the plating layer 124 is not formed on the lead 121, the oxide film 125 can be used to accurately align the lead frame 120 and the connection member 130. In addition, the process of forming the plating layer 124 can be omitted, simplifying the manufacturing process of the lead frame 120.

（２）アンダーフィル材
上記一実施の形態においては、配線基板１１０の下面とＩＣチップ１４０との間にアンダーフィル材１４２が充填されるものとしたが、アンダーフィル材１４２は、必ずしも充填されなくても良い。具体的には、例えば図３０に示すように、はんだバンプ１４１によって配線基板１１０の下面にフリップチップ接続されたＩＣチップ１４０と、配線基板１１０の下面との間には、アンダーフィル材が充填されなくても良い。ＩＣチップ１４０が実装される配線基板１１０とリードフレーム１２０との間の空間には、封止樹脂１０２が充填されるため、アンダーフィル材の充填が省略されても、ＩＣチップ１４０と配線基板１１０との間の空間にも封止樹脂１０２が充填される。この結果、ＩＣチップ１４０が配線基板１１０から脱落することなどはなく、ＩＣチップ１４０の接続信頼性が低下することはない。 (2) Underfill Material In the above embodiment, the underfill material 142 is filled between the lower surface of the wiring board 110 and the IC chip 140, but the underfill material 142 does not necessarily have to be filled. Specifically, as shown in FIG. 30, for example, the underfill material does not have to be filled between the IC chip 140 flip-chip connected to the lower surface of the wiring board 110 by the solder bumps 141 and the lower surface of the wiring board 110. Since the sealing resin 102 is filled in the space between the wiring board 110 on which the IC chip 140 is mounted and the lead frame 120, even if the filling of the underfill material is omitted, the sealing resin 102 is also filled in the space between the IC chip 140 and the wiring board 110. As a result, the IC chip 140 does not fall off the wiring board 110, and the connection reliability of the IC chip 140 does not decrease.

アンダーフィル材の充填を省略することにより、半導体装置１００の製造工程を簡略化することができ、製造コストを低減することができる。また、ＩＣチップ１４０の周囲にアンダーフィル材が広がることがないため、配線基板１１０の下面においてＩＣチップ１４０を搭載するための領域の面積を小さくすることができ、配線基板１１０の面を有効に活用することができる。すなわち、狭い範囲により多くの電子部品を実装することが可能となり、半導体装置１００を小型化することができるとともに、設計の自由度を向上させることができる。 By omitting the filling of the underfill material, the manufacturing process of the semiconductor device 100 can be simplified and manufacturing costs can be reduced. In addition, because the underfill material does not spread around the IC chip 140, the area of the region for mounting the IC chip 140 on the underside of the wiring board 110 can be reduced, and the surface of the wiring board 110 can be used effectively. In other words, it becomes possible to mount more electronic components in a narrow area, making it possible to miniaturize the semiconductor device 100 and improving the design freedom.

なお、ここではＩＣチップ１４０の実装時にアンダーフィル材の充填を省略する場合について説明したが、ＩＣチップ１４０以外にも例えばフリップチップ接続によって配線基板１１０に実装される電子部品と配線基板１１０との間へのアンダーフィル材の充填が省略されても良い。また、配線基板１１０の上面に実装される電子部品についても、封止樹脂１０１によって被覆されるため、アンダーフィル材の充填を省略することが可能である。 Note that, although the case where filling with underfill material is omitted when mounting the IC chip 140 has been described here, filling with underfill material between the wiring board 110 and electronic components mounted on the wiring board 110 by flip chip connection, for example, other than the IC chip 140, may also be omitted. In addition, since electronic components mounted on the upper surface of the wiring board 110 are covered with the sealing resin 101, filling with underfill material can also be omitted.

アンダーフィル材の充填が省略される場合も、例えば、図３１に示すように、ＩＣチップ１４０と放熱板１２２との間に挟持されるＴＩＭ１０５を配置し、配線基板１１０とリードフレーム１２０の間の空間には通常の封止樹脂１０６を充填しても良い。これにより、発熱量が大きいＩＣチップ１４０が発する熱がＴＩＭ１０５を介して放熱板１２２へ伝達され、効率的な放熱が可能となる。このとき、放熱板１２２の上面のＴＩＭ１０５に対応する位置には、めっき層１２８が形成されても良い。めっき層１２８は、例えば銀（Ａｇ）めっきなどの貴金属めっきによって形成される。すなわち、めっき層１２８は、めっき層１２４と同様のめっきによって形成される。 Even when filling with underfill material is omitted, for example, as shown in FIG. 31, a TIM 105 sandwiched between an IC chip 140 and a heat sink 122 may be placed, and a normal sealing resin 106 may be filled in the space between the wiring board 110 and the lead frame 120. This allows the heat generated by the IC chip 140, which generates a large amount of heat, to be transferred to the heat sink 122 via the TIM 105, enabling efficient heat dissipation. At this time, a plating layer 128 may be formed on the upper surface of the heat sink 122 at a position corresponding to the TIM 105. The plating layer 128 is formed by precious metal plating, such as silver (Ag) plating. That is, the plating layer 128 is formed by the same plating as the plating layer 124.

めっき層１２８の表面は、周囲の酸化膜１２５の表面と比較して粗化度が低く平坦であるため、ＴＩＭ１０５がめっき層１２８に接触することにより、酸化膜１２５に接触する場合と比べて、ＴＩＭ１０５の厚さを均一にすることができる。この結果、ＩＣチップ１４０と放熱板１２２との間に配置されるＴＩＭ１０５の厚さが均一になり、ＩＣチップ１４０から発する熱を効率良く放熱板１２２へ伝導させることができる。 The surface of the plating layer 128 is less rough and flatter than the surface of the surrounding oxide film 125, so that the TIM 105 can be made more uniform in thickness by contacting the plating layer 128 than when the TIM 105 is in contact with the oxide film 125. As a result, the thickness of the TIM 105 disposed between the IC chip 140 and the heat sink 122 becomes more uniform, and the heat generated by the IC chip 140 can be efficiently conducted to the heat sink 122.

めっき層１２８は、リード１２１の上面にめっき層１２４が形成される際に、同時に形成されるようにしても良い。すなわち、下面パッド１１５ｃに対向する位置にめっき層１２４が形成されるのと同時に、ＩＣチップ１４０に対向する位置にめっき層１２８が形成されるようにしても良い。そして、ＴＩＭ１０５は、ディスペンス又は印刷などによりＩＣチップ１４０の背面に塗布された半硬化状態の高熱伝導樹脂が、配線基板１１０とリードフレーム１２０が接合される際に硬化することにより形成される。なお、ＴＩＭ１０５の材料となる高熱伝導樹脂は、ＩＣチップ１４０の背面に塗布される代わりに、めっき層１２８の表面に塗布されても良い。 The plating layer 128 may be formed at the same time that the plating layer 124 is formed on the upper surface of the lead 121. That is, the plating layer 128 may be formed at a position facing the IC chip 140 at the same time that the plating layer 124 is formed at a position facing the lower surface pad 115c. The TIM 105 is formed by applying a semi-cured high thermal conductive resin to the back surface of the IC chip 140 by dispensing or printing, etc., and curing the resin when the wiring board 110 and the lead frame 120 are joined. The high thermal conductive resin that is the material of the TIM 105 may be applied to the surface of the plating layer 128 instead of to the back surface of the IC chip 140.

（３）リードフレーム外縁の段差
上記一実施の形態においては、リードフレーム１２０の下面の端部に段差が形成されるものとしたが、段差は、端部以外の部分にも形成されて良い。具体的には、例えば図３２に示すように、各リード１２１及び放熱板１２２の周囲に段差面１２９が形成されるようにしても良い。こうすることにより、リード１２１及び放熱板１２２の段差面１２９よりも下方に封止樹脂１０２が充填されて、段差面１２９が封止樹脂１０２によって被覆される。この結果、リードフレーム１２０が半導体装置１００に強固に接合されてリードフレーム１２０の脱落等を防止することができる。ここでは、リード１２１及び放熱板１２２の周囲に段差面１２９が形成されるリードフレーム１２０の製造方法について説明する。 (3) Step on Outer Edge of Lead Frame In the above embodiment, a step is formed on the end of the lower surface of the lead frame 120, but the step may be formed in a portion other than the end. Specifically, for example, as shown in FIG. 32, a step surface 129 may be formed around each lead 121 and heat sink 122. By doing so, the sealing resin 102 is filled below the step surface 129 of the lead 121 and heat sink 122, and the step surface 129 is covered with the sealing resin 102. As a result, the lead frame 120 is firmly bonded to the semiconductor device 100, and the lead frame 120 can be prevented from falling off. Here, a manufacturing method of the lead frame 120 in which the step surface 129 is formed around the lead 121 and heat sink 122 will be described.

上記一実施の形態と同様に、リードフレーム１２０の製造には、例えば厚さ５０～２００μｍ程度の銅又は銅合金の金属板を用いることができる。図３３に示すように、金属板２００の上面及び下面にエッチングレジストが形成される。すなわち、金属板２００の上面にはエッチングレジスト２１０が形成され、下面にはエッチングレジスト２２０が形成される。これらのエッチングレジスト２１０、２２０は、リード１２１及び放熱板１２２として残す位置に形成される。すなわち、金属板２００のリード１２１又は放熱板１２２として残らない部分には、エッチングレジストの空隙が形成される。具体的には、金属板２００の上面では空隙２１０ａが形成され、下面では空隙２２０ａが形成される。ここで、下面の空隙２２０ａは、上面の空隙２１０ａよりも幅が広い。 As in the above embodiment, a metal plate of copper or copper alloy having a thickness of, for example, about 50 to 200 μm can be used to manufacture the lead frame 120. As shown in FIG. 33, an etching resist is formed on the upper and lower surfaces of the metal plate 200. That is, an etching resist 210 is formed on the upper surface of the metal plate 200, and an etching resist 220 is formed on the lower surface. These etching resists 210 and 220 are formed in positions that will remain as the leads 121 and the heat sink 122. That is, in the parts of the metal plate 200 that will not remain as the leads 121 or the heat sink 122, voids in the etching resist are formed. Specifically, a void 210a is formed on the upper surface of the metal plate 200, and a void 220a is formed on the lower surface. Here, the void 220a on the lower surface is wider than the void 210a on the upper surface.

このようなエッチングレジストが形成された金属板２００をエッチング液に浸漬することにより、空隙２１０ａ、２２０ａにおいて露出する金属板２００が表面から溶解し、例えば図３４に示すように、リード１２１と放熱板１２２とが分離したリードフレーム１２０が形成される。そして、上面の空隙２１０ａよりも下面の空隙２２０ａを幅広としたため、下面の空隙２２０ａのうち上面の空隙２１０ａと重複する領域では、金属板２００が上面及び下面から溶解され、リード１２１及び放熱板１２２とが完全に分離する。一方、下面の空隙２２０ａのうち上面の空隙２１０ａと重複しない領域では、金属板２００が下面のみから溶解され、段差面１２９が形成される。 By immersing the metal plate 200 on which such an etching resist is formed in an etching solution, the metal plate 200 exposed in the gaps 210a and 220a is dissolved from the surface, and as shown in FIG. 34, for example, a lead frame 120 is formed in which the leads 121 and the heat sink 122 are separated. Since the gap 220a on the lower surface is wider than the gap 210a on the upper surface, the metal plate 200 is dissolved from the upper and lower surfaces in the region of the gap 220a on the lower surface that overlaps with the gap 210a on the upper surface, and the leads 121 and the heat sink 122 are completely separated. On the other hand, in the region of the gap 220a on the lower surface that does not overlap with the gap 210a on the upper surface, the metal plate 200 is dissolved only from the lower surface, and a step surface 129 is formed.

このように、金属板２００の上面及び下面に幅が異なるエッチングレジストを形成し、エッチング液に浸漬することにより、リード１２１及び放熱板１２２の外縁に段差面１２９を有するリードフレームを形成することができる。すなわち、例えば図３５に示すように、リード１２１及び放熱板１２２の斜線で示す外縁部に段差面１２９を形成することができる。そして、段差面１２９を有するリードフレーム１２０が配線基板１１０に接合され、配線基板１１０とリードフレーム１２０との間の空間に封止樹脂１０２が充填される際、封止樹脂１０２が段差面１２９の下方にも充填されてリードフレーム１２０を支持し、半導体装置１００からリードフレーム１２０が脱落することを防止することができる。 In this way, by forming etching resists of different widths on the upper and lower surfaces of the metal plate 200 and immersing them in an etching solution, a lead frame having a step surface 129 on the outer edge of the lead 121 and the heat sink 122 can be formed. That is, for example, as shown in FIG. 35, the step surface 129 can be formed on the outer edge portion of the lead 121 and the heat sink 122 indicated by the diagonal lines. Then, when the lead frame 120 having the step surface 129 is joined to the wiring board 110 and the sealing resin 102 is filled in the space between the wiring board 110 and the lead frame 120, the sealing resin 102 is also filled below the step surface 129 to support the lead frame 120 and prevent the lead frame 120 from falling off the semiconductor device 100.

１０１、１０２、１０６ 封止樹脂
１０３、１５０ 電子部品
１１０ 配線基板
１１１ 基板
１１２ ソルダーレジスト層
１１３ 上面パッド
１１４ 保護絶縁層
１１５、１１５ａ、１１５ｂ、１１５ｃ 下面パッド
１２０ リードフレーム
１２１、１２６ リード
１２２ 放熱板
１２３、１２４、１２７、１２８ めっき層
１２５ 酸化膜
１２９ 段差面
１３０、１３５ 接続部材
１４０ ＩＣチップ
１４１ はんだバンプ
１４２ アンダーフィル材 REFERENCE SIGNS LIST 101, 102, 106 Sealing resin 103, 150 Electronic component 110 Wiring board 111 Board 112 Solder resist layer 113 Upper pad 114 Protective insulating layer 115, 115a, 115b, 115c Lower pad 120 Lead frame 121, 126 Lead 122 Heat sink 123, 124, 127, 128 Plating layer 125 Oxide film 129 Step surface 130, 135 Connection member 140 IC chip 141 Solder bump 142 Underfill material

Claims (13)

第１端部及び前記第１端部とは反対側の第２端部を有するリードを有するリードフレームと、
前記リードフレームに対向する配線基板と、
前記リードフレーム及び前記配線基板の間に配置される電子部品と、
前記リードフレーム及び前記配線基板を接続する接続部材と、
前記リードフレーム及び前記配線基板の間に充填され、前記電子部品及び前記接続部材を被覆する封止樹脂とを有し、
前記リードは、
前記配線基板に対向し、前記封止樹脂によって被覆される第１の面と、
前記リードの前記第１の面の裏側に位置し、前記封止樹脂から露出する第２の面と、
前記封止樹脂によって被覆される前記第２端部の端面と、
前記封止樹脂の側面から露出する前記第１端部の端面と
を有し、
前記リードの前記第２の面は、
前記第１端部の端面に隣接して形成され、前記封止樹脂によって被覆されていない段差を有し、
前記封止樹脂の、前記リードの前記第２の面が露出している面は、
前記リードの前記第２の面の前記段差に一体に且つ隣接して形成された他の段差を有する
ことを特徴とする半導体装置。 a lead frame having leads each having a first end and a second end opposite the first end;
a wiring board facing the lead frame;
an electronic component disposed between the lead frame and the wiring board;
a connection member that connects the lead frame and the wiring board;
a sealing resin that is filled between the lead frame and the wiring board and covers the electronic components and the connection members,
The lead is
a first surface facing the wiring board and covered with the sealing resin;
a second surface located on a rear side of the first surface of the lead and exposed from the sealing resin;
an end surface of the second end portion covered with the sealing resin;
an end surface of the first end portion exposed from a side surface of the sealing resin;
The second surface of the lead is
a step formed adjacent to an end surface of the first end portion and not covered by the sealing resin;
The surface of the sealing resin from which the second surface of the lead is exposed is
a second surface of the lead having a second step formed integrally therewith and adjacent thereto, the second surface of the lead being provided with a second step formed adjacent thereto. 前記リードフレームは、
前記接続部材に接続される前記リードと、
前記第１の面が前記電子部品に対向する放熱板と
を有することを特徴とする請求項１記載の半導体装置。 The lead frame is
The lead connected to the connection member;
2. The semiconductor device according to claim 1, wherein the first surface has a heat sink facing the electronic component. 前記リードフレームは、
それぞれ前記接続部材に接続される複数の前記リードを有し、
複数の前記リードは、
前記接続部材に接続される部分の厚さが均等である
ことを特徴とする請求項２記載の半導体装置。 The lead frame is
a plurality of the leads each connected to the connection member;
The plurality of leads include
3. The semiconductor device according to claim 2, wherein the thickness of the portion connected to the connection member is uniform. 前記リードの前記第１の面は、
前記接続部材に接続する位置に形成されためっき層と、
前記めっき層の周囲に形成され、前記封止樹脂に接触する酸化膜と
を有することを特徴とする請求項１記載の半導体装置。 The first surface of the lead is
a plating layer formed at a position to be connected to the connection member;
2. The semiconductor device according to claim 1, further comprising: an oxide film formed around the plating layer and in contact with the sealing resin. 前記リードの前記第１の面は、
前記接続部材に接続する位置の周囲に形成され、前記封止樹脂に接触する酸化膜
を有することを特徴とする請求項１記載の半導体装置。 The first surface of the lead is
2. The semiconductor device according to claim 1, further comprising an oxide film formed around a portion where the connecting member is connected and in contact with the sealing resin. 前記封止樹脂は、
フィラーを含有することを特徴とする請求項１記載の半導体装置。 The sealing resin is
2. The semiconductor device according to claim 1, further comprising a filler. 前記封止樹脂は、
前記電子部品と前記配線基板との間の空間を含む前記リードフレームと前記配線基板との間の空間に充填されることを特徴とする請求項１記載の半導体装置。 The sealing resin is
2. The semiconductor device according to claim 1, wherein the semiconductor device is filled in a space between the lead frame and the wiring board, including a space between the electronic component and the wiring board. 前記リードフレームと前記電子部品との間に挟持され、前記電子部品が発する熱を前記リードフレームへ伝達する熱伝達部材をさらに有することを特徴とする請求項１記載の半導体装置。 The semiconductor device according to claim 1, further comprising a heat transfer member sandwiched between the lead frame and the electronic component, which transfers heat generated by the electronic component to the lead frame. 前記第１の面は、
前記熱伝達部材に接触する位置に形成されためっき層を有することを特徴とする請求項８記載の半導体装置。 The first surface comprises:
9. The semiconductor device according to claim 8, further comprising a plating layer formed at a position in contact with the heat transfer member. 前記リードフレームは、
前記第２の面との段差を有し、前記封止樹脂によって被覆される段差面をさらに有することを特徴とする請求項１記載の半導体装置。 The lead frame is
2. The semiconductor device according to claim 1, further comprising a stepped surface having a step with the second surface and covered with the sealing resin. 前記配線基板の側面と、前記封止樹脂の側面と、前記リードの前記第１端部の端面とが、互いに面一である、請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the side surface of the wiring board, the side surface of the sealing resin, and the end surface of the first end of the lead are flush with each other. 第１端部及び前記第１端部とは反対側の第２端部を有するリードを有するリードフレームと当該リードフレームに対向する配線基板との間に電子部品を配置し、
前記リードフレームと前記配線基板を接続部材によって接合し、
前記リードフレームと前記配線基板の間に封止樹脂を充填して、前記電子部品及び前記接続部材を被覆する工程を有し、
前記被覆する工程は、
前記リードの前記配線基板に対向する第１の面を前記封止樹脂によって被覆し、
前記リードの前記第１の面の裏側に位置する第２の面を前記封止樹脂から露出させ、
前記第２端部の端面を前記封止樹脂によって被覆し、
前記第１端部の端面を前記封止樹脂の側面から露出させ、
前記リードの前記第２の面は、
前記第１端部の端面に隣接して形成され、前記封止樹脂によって被覆されていない段差を有し、
前記封止樹脂の、前記リードの前記第２の面が露出している面は、
前記リードの前記第２の面の前記段差に一体に且つ隣接して形成された他の段差を有する
ことを特徴とする半導体装置の製造方法。 an electronic component is disposed between a lead frame having a lead with a first end and a second end opposite to the first end, and a wiring board facing the lead frame;
The lead frame and the wiring board are joined by a connecting member;
a step of filling a space between the lead frame and the wiring board with a sealing resin to cover the electronic components and the connection members;
The coating step includes:
a first surface of the lead facing the wiring board is covered with the sealing resin;
a second surface of the lead located on the rear side of the first surface is exposed from the sealing resin;
an end face of the second end portion is covered with the sealing resin;
an end face of the first end portion is exposed from a side face of the sealing resin;
The second surface of the lead is
a step formed adjacent to an end surface of the first end portion and not covered by the sealing resin;
The surface of the sealing resin where the second surface of the lead is exposed is
a second surface of the lead having a second step formed integrally with and adjacent to the second step, 前記配線基板が第１集合体として形成され、
前記リードフレームが第２集合体として形成され、
前記第１端部の端面を前記封止樹脂の側面から露出させる工程は、
前記第２集合体において互いに隣接する前記リードフレームに跨って、前記リードと前記封止樹脂とに溝部を形成し、
前記溝部を通る切断線において前記第１集合体、前記第２集合体及び前記封止樹脂を切断して、個々の半導体装置を得るととともに、前記第１端部の端面を前記封止樹脂の側面から露出させる工程を有することを特徴とする請求項１２記載の半導体装置の製造方法。 The wiring board is formed as a first assembly,
The leadframe is formed into a second assembly;
The step of exposing the end surface of the first end portion from the side surface of the sealing resin includes:
forming grooves in the leads and the sealing resin across the lead frames adjacent to each other in the second assembly;
13. The method for manufacturing a semiconductor device according to claim 12, further comprising the steps of: cutting the first assembly, the second assembly, and the sealing resin along cutting lines passing through the groove portion to obtain individual semiconductor devices, and exposing an end face of the first end portion from a side surface of the sealing resin.
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