JP7457140B2 - 半導体構造及びその製造方法 - Google Patents
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Description
本願は、2021年07月16日に中国特許局に提出された、出願番号が202110807121.7であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、その内容の全てが参照により本願に組み込まれるものとする。
Claims (16)
- 半導体構造であって、
基板と、前記基板上に位置するストレージユニットと、を含み、前記ストレージユニットは、
第1誘電体層および前記第1誘電体層内に位置する金属ビット線であって、前記第1誘電体層は、前記金属ビット線の表面を露出する、第1誘電体層および前記第1誘電体層内に位置する金属ビット線と、
前記金属ビット線の表面の一部に位置し、前記金属ビット線に向かう底面が前記金属ビット線に電気的に接続される半導体チャネルと、
前記半導体チャネルの一部のエリアを取り囲んで配置されるワード線と、
前記金属ビット線と前記ワード線との間に位置し、且つ前記ワード線における前記基板から離れる一側にも位置する第2誘電体層と、
前記半導体チャネルにおける前記金属ビット線から離れる上面に積層して配置される第1下部電極層及び第2下部電極層であって、前記第1下部電極層は、前記半導体チャネルの上面と接触する、第1下部電極層及び第2下部電極層と、
前記第2下部電極層の上面に位置し、且つ前記第1下部電極層及び前記第2下部電極層を取り囲む上部電極層と、
前記上部電極層と前記第1下部電極層との間に位置し、且つ前記上部電極層と前記第2下部電極層との間にも位置するキャパシタ誘電体層と、を含み、
前記第1下部電極層と、前記第2下部電極層と、前記キャパシタ誘電体層と、前記上部電極層とがキャパシタを構成し、前記半導体構造に、前記金属ビット線の延在方向において複数の前記キャパシタが含まれ、隣接するキャパシタの上部電極層は、互いに隔離される、
前記半導体構造。 - 前記基板上の前記第2下部電極層の底面の正投影は、前記基板上の前記第1下部電極層の上面の正投影内に位置する、
請求項1に記載の半導体構造。 - 前記キャパシタ誘電体層は、前記第2下部電極層の上面と側面を覆い、且つ、前記第1下部電極層の側面及び前記第2下部電極層が露出する前記第1下部電極層の上面を覆う、
請求項1に記載の半導体構造。 - 前記キャパシタ誘電体層は、
前記第1下部電極層の側面を覆う第1キャパシタ誘電体層と、
前記第2下部電極層が露出する前記第1下部電極層の上面を覆う第2キャパシタ誘電体層と、
前記第2下部電極層の上面及び側面を覆う第3キャパシタ誘電体層と、を含み、
前記第1キャパシタ誘電体層と前記第2キャパシタ誘電体層は、一体成型される構造である、
請求項1に記載の半導体構造。 - 前記キャパシタ誘電体層は更に、前記第1キャパシタ誘電体層の底面に接続され、且つ前記基板の表面に垂直である前記第1下部電極層の軸から離れる方向に延びる第4キャパシタ誘電体層を含み、
前記上部電極層は、前記第4キャパシタ誘電体層の表面にも位置し、
前記第4キャパシタ誘電体層と前記第1キャパシタ誘電体層は、一体成型される構造である、
請求項4に記載の半導体構造。 - 前記第2キャパシタ誘電体層は、前記第1キャパシタ誘電体層の上面にも位置し、且つ、前記基板の表面に垂直である前記第2下部電極層の軸から離れる方向に延びる
請求項4に記載の半導体構造。 - 前記上部電極層は、
前記第1下部電極層を取り囲み、且つ、前記第1キャパシタ誘電体層の側面に位置する第1上部電極層と、
前記第2下部電極層を取り囲み、前記第3キャパシタ誘電体層の表面に位置し、且つ底面は前記第1上部電極層の上面と接触する第2上部電極層と、を含む、
請求項4に記載の半導体構造。 - 前記キャパシタ誘電体層の材料の比誘電率は、前記第2誘電体層の材料の比誘電率より大きい、
請求項1に記載の半導体構造。 - 前記半導体構造は、前記基板上に積層して配置された少なくとも2つの前記ストレージユニットを含む、
請求項1に記載の半導体構造。 - 前記半導体チャネルの材料は、IGZO、IWO、又はITOのうちの少なくとも1つ又は複数を含み、
前記半導体チャネルは、JLT(junctionless transistor)のチャネルを構成する、
請求項1に記載の半導体構造。 - 前記基板から前記金属ビット線に指す方向で、前記半導体チャネルは、順に配列される第1ドープ領域と、チャネル領域と、第2ドープ領域と、を含み、
前記第1ドープ領域は、前記金属ビット線に電気的に接続され、
前記ワード線は、前記チャネル領域を取り囲んで配置され、
前記第1下部電極層は、前記第2ドープ領域における前記チャネル領域から離れる一側と接触する、
請求項1に記載の半導体構造。 - 前記ワード線は、
前記半導体チャネルの側壁の表面の全部を取り囲むゲート誘電体層と、
前記半導体チャネルの一部のエリアを取り囲んで配置されるゲート導電層と、を含み、
前記ゲート誘電体層は、前記半導体チャネルと前記ゲート導電層との間に位置する、
請求項1に記載の半導体構造。 - 半導体構造の製造方法であって、
基板を提供することと、
前記基板上にストレージユニットを形成することと、を含み、
前記ストレージユニットを形成するプロセスステップは、
第1誘電体層及び前記第1誘電体層内に位置する金属ビット線を提供することであって、前記第1誘電体層は、前記金属ビット線の表面を露出することと、
半導体チャネルを形成することであって、前記半導体チャネルは、前記金属ビット線の表面の一部に位置し、前記半導体チャネルにおける前記金属ビット線に向かう底面が前記金属ビット線に電気的に接続されることと、
ワード線を形成することであって、前記ワード線は、前記半導体チャネルの一部のエリアを取り囲んで配置されることと、
第2誘電体層を形成することであって、前記第2誘電体層は、前記金属ビット線と前記ワード線との間に位置し、且つ前記ワード線における前記基板から離れる一側にも位置することと、
第1下部電極層を形成することであって、前記第1下部電極層は、前記半導体チャネルの上面と接触することと、
第2下部電極層を形成することであって、前記第2下部電極層は、前記第1下部電極層の上面に位置することと、
上部電極層を形成することであって、前記上部電極層は、前記第2下部電極層の上面に位置し、且つ前記第1下部電極層及び前記第2下部電極層を取り囲むことと、
キャパシタ誘電体層を形成することであって、前記キャパシタ誘電体層は、前記上部電極層と前記第1下部電極層との間に位置し、且つ前記上部電極層と前記第2下部電極層との間にも位置することと、を含み、
前記第1下部電極層と、前記第2下部電極層と、前記キャパシタ誘電体層と、前記上部電極層とを形成するプロセスステップは、
前記第1下部電極層を形成することであって、前記第1下部電極層の上面は、中央領域と中央領域を取り囲む周辺領域を含むことと、
第1キャパシタ誘電体膜を形成することであって、前記第1キャパシタ誘電体膜は、前記第1下部電極層の上面と側面を覆うことと、
第1上部電極層を形成することであって、前記第1上部電極層は、前記第1下部電極層を包み込み、且つ、前記第1キャパシタ誘電体膜は、前記第1上部電極層と前記第1下部電極層との間に位置することと、
前記中央領域に位置する前記第1キャパシタ誘電体膜を除去して、前記中央領域の前記第1下部電極層の上面を露出し、前記第1下部電極層の側面に位置する前記第1キャパシタ誘電体膜を第1キャパシタ誘電体層として使用し、前記第1下部電極層の上面に位置する残りの前記第1キャパシタ誘電体膜を第2キャパシタ誘電体層として使用することと、
第2下部電極層を形成することであって、前記第2下部電極層は、前記中央領域の前記第1下部電極層の上面と接触することと、
第3キャパシタ誘電体層を形成することであって、前記第3キャパシタ誘電体層は、前記第2下部電極層の上面と側面を覆うことと、を含む、
半導体構造の製造方法。 - 前記第1キャパシタ誘電体膜を形成するプロセスステップは、
表面全体に連続的な第1初期キャパシタ誘電体膜を形成することであって、前記第1初期キャパシタ誘電体膜は、更に前記第1下部電極層の上面と側面を覆うことと、
前記第1初期キャパシタ誘電体膜をパターン化して、前記第1キャパシタ誘電体膜と第4キャパシタ誘電体層を形成することであって、前記第4キャパシタ誘電体層は、前記第1キャパシタ誘電体膜の底面と接続し、且つ、前記基板の表面に垂直である前記第1下部電極層の軸から離れる方向に延びることと、を含む、
請求項13に記載の半導体構造の製造方法。 - 前記基板から前記金属ビット線に指す方向で、前記半導体チャネルは順に配列される第1ドープ領域と、チャネル領域と、第2ドープ領域と、を含み、前記第1下部電極層と、前記第1キャパシタ誘電体膜と、前記第1上部電極層とを形成するプロセスステップは、
前記第2ドープ領域における前記チャネル領域から離れる一側に犠牲層を形成することであって、前記犠牲層内には、前記犠牲層を貫通し且つ前記第2ドープ領域を露出する第1貫通孔を有することと、
前記第1貫通孔を充填する前記第1下部電極層を形成することと、
前記犠牲層を除去し、且つ、前記第1キャパシタ誘電体膜を形成することと、
前記第1キャパシタ誘電体膜を覆う第1絶縁層を形成することであって、前記第1絶縁層は、前記第1キャパシタ誘電体膜の上面を露出することと、
前記第1下部電極層を取り囲む第2貫通孔を形成するために、前記第1絶縁層をパターン化することであって、前記第2貫通孔は、前記第1キャパシタ誘電体膜の側面を露出することと、
前記第2貫通孔を充填する前記第1上部電極層を形成することと、を含む、
請求項13に記載の半導体構造の製造方法。 - 前記第1下部電極層を形成する前に、前記半導体構造の製造方法は、前記第2誘電体層上に第4キャパシタ誘電体層を形成することであって、前記第4キャパシタ誘電体層は、前記第4キャパシタ誘電体層を貫通する開け口を有することと、
前記第1下部電極層を形成するプロセスステップで、前記第1下部電極層は前記開け口を充填することと、を含む
請求項13に記載の半導体構造の製造方法。
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