JP7446449B2 - データ伝送回路及び方法、記憶装置 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims description 94
- 238000000034 method Methods 0.000 title claims description 18
- 230000004044 response Effects 0.000 claims description 196
- 238000013500 data storage Methods 0.000 claims description 175
- 230000003111 delayed effect Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 27
- 239000004065 semiconductor Substances 0.000 description 8
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 4
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 4
- 101150085102 Clk3 gene Proteins 0.000 description 4
- 238000004590 computer program Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1066—Output synchronization
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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Description
モードレジスタデータ記憶ユニットに基づき第1クロック信号に応答して、モードレジスタデータを出力するステップと、
アレイ領域データ記憶ユニットに基づき第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続されるステップとを含む、データ伝送方法を提供する。
制御可能遅延モジュールに基づきモードレジスタリードコマンドに応答して、予め設定されたリード遅延信号を生成するステップと、
モードレジスタデータ処理ユニットに基づき前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップと、
前記モードレジスタデータ記憶ユニットに基づき第1クロック信号に応答して、モードレジスタデータを出力するステップと、
アレイ領域データ記憶ユニットに基づき第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続されるステップとを含む、データ伝送方法を提供する。
モードレジスタリードコマンドを受信した時点から、遅延モジュールが第1所定の時間だけ遅延し、予め設定されたリード遅延信号を生成するステップと、
モードレジスタデータ処理ユニットに基づき前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップと、
前記モードレジスタデータ記憶ユニットに基づき第1クロック信号に応答して、モードレジスタデータを出力するステップと、
アレイ領域データ記憶ユニットに基づき第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続されるステップとを含む、データ伝送方法を提供する。
モードレジスタデータ記憶ユニットに基づき第1クロック信号に応答して、モードレジスタデータを出力するステップ502と、
アレイ領域データ記憶ユニットに基づき第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップ504であって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続される、ステップ504とを含む、データ伝送方法を提供する。
制御可能遅延モジュールに基づきモードレジスタリードコマンドに応答して、予め設定されたリード遅延信号を生成するステップ602と、
モードレジスタデータ処理ユニットに基づき前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップ604と、
前記モードレジスタデータ記憶ユニットに基づき第1クロック信号に応答して、モードレジスタデータを出力するステップ606と、
アレイ領域データ記憶ユニットに基づき第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップ608であって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続される、ステップ608とを含む、データ伝送方法を提供する。
モードレジスタリードコマンドを受信した時点から、遅延モジュールが第1所定の時間だけ遅延し、予め設定されたリード遅延信号を生成するステップ702と、
モードレジスタデータ処理ユニットに基づき前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップ704と、
前記モードレジスタデータ記憶ユニットに基づき第1クロック信号に応答して、モードレジスタデータを出力するステップ706と、
アレイ領域データ記憶ユニットに基づき第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップ708であって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続される、ステップ708とを含む、データ伝送方法を提供する。
1 モードレジスタデータ記憶ユニット
3 アレイ領域データ記憶ユニット
4 遅延モジュール
31 第1記憶ユニット
10 制御可能遅延モジュール
20 モードレジスタデータ処理ユニット
200 モードレジスタ
11 基準遅延ユニット
12 制御可能遅延ユニット
121 遅延ユニット
122 第1制御可能スイッチユニット
41 第1遅延ユニット
42 第2遅延ユニット
43 第3遅延ユニット
431 第1サブ遅延ユニット
432 第2サブ遅延ユニット
1101 第1リード動作遅延ユニット
1201 列選択制御モジュール
1301 第3リード動作遅延ユニット
21 先入れ先出しポインタ処理ユニット
22 先入れ先出しデータ処理ユニット
23 モードレジスタリードコマンド処理ユニット
221 第2記憶ユニット
2211 記憶サブユニット
2212 ドライバ
30 コマンド復号回路
40 アレイ領域データ処理ユニット
300 記憶ユニットアレイ
50 第1セレクター
51 先入れ先出し記憶ユニット
52 選択モジュール
511 第3記憶ユニット
60 先入れ先出しメモリ
70 直並列変換回路
80 データ駆動モジュール
90 データ端末
501 第1トリガー
502 第2トリガー
503 第3トリガー
504 第4トリガー
400 遅延チェーン
1000 記憶装置
2000 遅延回路
Claims (15)
- データ伝送回路であって、
第1クロック信号に応答してモードレジスタデータを出力することに用いられるモードレジスタデータ記憶ユニットと、
出力端子が前記モードレジスタデータ記憶ユニットの出力端子とともに第1ノードに接続され、第1ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第2ポインタ信号に応答して前記アレイ領域データを出力することに用いられるアレイ領域データ記憶ユニットと、を含み、
前記データ伝送回路は、アレイ領域データリードコマンドに応答して、記憶ユニットアレイからアレイ領域データを読み出し、前記アレイ領域データ記憶ユニットに提供することに用いられるアレイ領域データ処理ユニットを更に含むことを特徴とするデータ伝送回路。 - 前記アレイ領域データ記憶ユニットは複数の第1記憶ユニットを含み、各前記第1記憶ユニットの出力端子がいずれも前記第1ノードに接続され、各前記第1記憶ユニットの入力端子がいずれも第1データ信号線に接続され、前記第1データ信号線は前記アレイ領域データを伝送することに用いられ、
前記第1ポインタ信号と前記第2ポインタ信号の駆動クロック周波数は同じであることを特徴とする請求項1に記載のデータ伝送回路。 - 前記データ伝送回路は、
入力端子が前記第1ノードに接続される直並列変換回路と、
前記直並列変換回路の出力端子に接続され、前記モードレジスタデータ又は前記アレイ領域データを出力することに用いられるデータ駆動モジュールと、
モードレジスタデータ処理ユニットをさらに含み、
前記モードレジスタデータ処理ユニットは、
受信したモードレジスタリードコマンド、第2クロック信号及び予め設定されたリード遅延信号に基づいて前記第1クロック信号を生成することに用いられるモードレジスタリードコマンド処理ユニットと、
前記モードレジスタリードコマンドに応答して、第3ポインタ信号及び第4ポインタ信号を生成することに用いられ、前記第3ポインタ信号と前記第4ポインタ信号の駆動クロック周波数は同じである先入れ先出しポインタ処理ユニットと、
前記先入れ先出しポインタ処理ユニット、前記モードレジスタデータ記憶ユニット及びモードレジスタのいずれにも接続され、前記第3ポインタ信号に応答して前記モードレジスタからモードレジスタデータを読み出すことに用いられ、前記第4ポインタ信号に応答して前記モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられる先入れ先出しデータ処理ユニットと、を含み、
前記データ伝送回路は、第1出力端子が前記モードレジスタリードコマンド処理ユニットの入力端子と前記先入れ先出しポインタ処理ユニットの入力端子の両方に接続され、リードコマンドを受信し、前記リードコマンドを復号し前記リードコマンドが前記モードレジスタリードコマンドであるかどうかを判断することに用いられ、そうである場合、前記第1出力端子から前記モードレジスタリードコマンドを出力し、そうでない場合、アレイ領域データリードコマンドを生成して第2出力端子から出力するコマンド復号回路をさらに含み、
前記アレイ領域データ処理ユニットの入力端子が前記コマンド復号回路の前記第2出力端子に接続されることを特徴とする請求項1または2に記載のデータ伝送回路。 - 前記先入れ先出しデータ処理ユニットは、
複数の第2記憶ユニットの出力端子がいずれも第2ノードに接続される第2記憶ユニットを含み、
前記第2記憶ユニットは記憶サブユニット及びドライバを含み、前記ドライバの入力端子は前記記憶サブユニットの出力端子に接続され、前記記憶サブユニットは前記第3ポインタ信号の駆動によって前記モードレジスタデータを受信し、前記ドライバは前記第4ポインタ信号の駆動によって前記モードレジスタデータを出力し、
各前記記憶サブユニットのデータ入力端子はいずれも前記モードレジスタに接続されることを特徴とする請求項3に記載のデータ伝送回路。 - データ伝送回路であって、
モードレジスタリードコマンドに応答して予め設定されたリード遅延信号を生成することに用いられる制御可能遅延モジュールと、
前記制御可能遅延モジュールに接続され、前記モードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出すことに用いられ、さらに前記予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられるモードレジスタデータ処理ユニットと、
出力端子が前記モードレジスタデータ記憶ユニットの出力端子とともに第1ノードに接続され、第1ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第2ポインタ信号に応答して前記アレイ領域データを出力することに用いられるアレイ領域データ記憶ユニットと、を含み、
前記モードレジスタデータ記憶ユニットは、第1クロック信号に応答して前記モードレジスタデータを出力することに用いられることを特徴とするデータ伝送回路。 - 前記モードレジスタデータ処理ユニットがモードレジスタデータを出力する開始時点と、前記制御可能遅延モジュールがモードレジスタリードコマンドを受信した時点との間の時間差は第1所定の閾値であることを特徴とする請求項5に記載のデータ伝送回路。
- 前記制御可能遅延モジュールは、
前記モードレジスタリードコマンドに応答して初期予め設定されたリード遅延信号を生成することに用いられる基準遅延ユニットと、
前記基準遅延ユニットの出力端子と前記モードレジスタデータ処理ユニットの入力端子の両方に接続され、前記初期予め設定されたリード遅延信号を受信した時点から、予め設定された遅延時間を遅延させて、前記予め設定されたリード遅延信号を生成することに用いられる制御可能遅延ユニットと、を含み、
前記制御可能遅延ユニットの動作遅延と、前記基準遅延ユニットの動作遅延との合計は前記第1所定の閾値に等しく、
前記制御可能遅延ユニットは直列接続された少なくとも2つの遅延ユニットを含み、
少なくとも1つの前記遅延ユニットは第1制御可能スイッチユニットに並列接続され、
各前記第1制御可能スイッチユニットのオンオフを制御することにより、前記制御可能遅延ユニットの前記基準遅延ユニットと前記モードレジスタデータ処理ユニットとの間に直列接続される遅延ユニットの数を変更し、前記制御可能遅延ユニットの動作遅延を調整し、
前記アレイ領域データ記憶ユニットは複数の第1記憶ユニットを含み、各前記第1記憶ユニットの出力端子がいずれも前記第1ノードに接続され、各前記第1記憶ユニットの入力端子がいずれも第1データ信号線に接続され、前記第1データ信号線はアレイ領域データを伝送することに用いられ、
前記第1ポインタ信号と前記第2ポインタ信号の駆動クロック周波数は同じであり、
前記モードレジスタデータ処理ユニットは、
受信したモードレジスタリードコマンド、第2クロック信号及び予め設定されたリード遅延信号に基づいて前記第1クロック信号を生成することに用いられるモードレジスタリードコマンド処理ユニットと、
前記モードレジスタリードコマンドに応答して第3ポインタ信号及び第4ポインタ信号を生成することに用いられ、前記第3ポインタ信号と前記第4ポインタ信号の駆動クロック周波数は同じである先入れ先出しポインタ処理ユニットと、
前記先入れ先出しポインタ処理ユニット及び前記モードレジスタデータ記憶ユニットの両方に接続され、前記第3ポインタ信号に応答して前記モードレジスタから前記モードレジスタデータを読み出すことに用いられ、さらに前記第4ポインタ信号に応答して前記モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられる先入れ先出しデータ処理ユニットと、を含むことを特徴とする請求項6に記載のデータ伝送回路。 - 第1出力端子が前記モードレジスタリードコマンド処理ユニットの入力端子と前記先入れ先出しポインタ処理ユニットの入力端子の両方に接続され、リードコマンドを受信し、前記リードコマンドを復号し前記リードコマンドが前記モードレジスタリードコマンドであるかどうかを判断することに用いられ、そうである場合、前記モードレジスタリードコマンドを出力し、そうでない場合、アレイ領域データリードコマンドを生成するコマンド復号回路と、
入力端子が前記コマンド復号回路の第2出力端子に接続され、前記アレイ領域データリードコマンドに応答して、記憶ユニットアレイからアレイ領域データを読み出し、前記アレイ領域データ記憶ユニットに提供することに用いられるアレイ領域データ処理ユニットと、をさらに含むことを特徴とする請求項7に記載のデータ伝送回路。 - データ伝送回路であって、
モードレジスタリードコマンドを受信した時点から第1所定の時間だけ遅延し、予め設定されたリード遅延信号を生成することに用いられる遅延モジュールと、
前記遅延モジュールに接続され、前記モードレジスタリードコマンドに応答してモードレジスタからモードレジスタデータを読み出すことに用いられ、さらに前記予め設定されたリード遅延信号に応答してモードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられるモードレジスタデータ処理ユニットと、
出力端子が前記モードレジスタデータ記憶ユニットの出力端子とともに第1ノードに接続され、第1ポインタ信号に応答してアレイ領域データを受信することに用いられ、さらに第2ポインタ信号に応答して前記アレイ領域データを出力することに用いられるアレイ領域データ記憶ユニットと、を含み、
前記モードレジスタデータ記憶ユニットは、第1クロック信号に応答して前記モードレジスタデータを出力することに用いられることを特徴とするデータ伝送回路。 - 前記遅延モジュールは、
前記モードレジスタリードコマンドを受信した時点から第2所定の時間だけ遅延し、第1予め設定されたリード遅延信号を生成することに用いられる第1遅延ユニットと、
前記第1遅延ユニットの出力端子に接続され、前記第1予め設定されたリード遅延信号を受信した時点から第3所定の時間だけ遅延し、第2予め設定されたリード遅延信号を生成することに用いられる第2遅延ユニットであって、前記第3所定の時間は列選択制御モジュールの動作遅延に等しい第2遅延ユニットと、
前記第2遅延ユニットの出力端子と前記モードレジスタデータ処理ユニットの入力端子の両方に接続され、前記第2予め設定されたリード遅延信号を受信した時点から第4所定の時間だけ遅延し、前記予め設定されたリード遅延信号を生成することに用いられる第3遅延ユニットと、を含み、
前記第2所定の時間、前記第3所定の時間及び前記第4所定の時間の合計は前記第1所定の時間に等しく、
前記第3遅延ユニットは、
前記第2遅延ユニットの出力端子に接続され、前記第2予め設定されたリード遅延信号を受信した時点から第5所定の時間だけ遅延し、第3予め設定されたリード遅延信号を生成することに用いられる第1サブ遅延ユニットであって、前記第5所定の時間は読み取り/書き込みアンプの動作遅延に等しい第1サブ遅延ユニットと、
前記第1サブ遅延ユニットの出力端子と前記モードレジスタデータ処理ユニットの入力端子の両方に接続され、前記第3予め設定されたリード遅延信号を受信した時点から第6所定の時間だけ遅延し、前記予め設定されたリード遅延信号を生成することに用いられる第2サブ遅延ユニットと、を含み、
前記第5所定の時間と前記第6所定の時間の合計は前記第4所定の時間に等しいことを特徴とする請求項9に記載のデータ伝送回路。 - 前記アレイ領域データ記憶ユニットは複数の第1記憶ユニットを含み、各前記第1記憶ユニットの出力端子がいずれも前記第1ノードに接続され、各前記第1記憶ユニットの入力端子がいずれも第1データ信号線に接続され、前記第1データ信号線は前記アレイ領域データを伝送することに用いられ、
前記第1ポインタ信号と前記第2ポインタ信号の駆動クロック周波数は同じであり、
前記モードレジスタデータ処理ユニットは、
受信したモードレジスタリードコマンド、第2クロック信号及び予め設定されたリード遅延信号に基づいて前記第1クロック信号を生成することに用いられるモードレジスタリードコマンド処理ユニットと、
前記モードレジスタリードコマンドに応答して第3ポインタ信号及び第4ポインタ信号を生成することに用いられ、前記第3ポインタ信号と前記第4ポインタ信号の駆動クロック周波数は同じである先入れ先出しポインタ処理ユニットと、
前記先入れ先出しポインタ処理ユニット及び前記モードレジスタデータ記憶ユニットの両方に接続され、前記第3ポインタ信号に応答してモードレジスタからモードレジスタデータを読み出すことに用いられ、さらに前記第4ポインタ信号に応答して前記モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力することに用いられる先入れ先出しデータ処理ユニットと、を含み、
前記データ伝送回路は、
第1出力端子が前記モードレジスタリードコマンド処理ユニットの入力端子と前記先入れ先出しポインタ処理ユニットの入力端子の両方に接続され、リードコマンドを受信し、前記リードコマンドを復号し前記リードコマンドが前記モードレジスタリードコマンドであるかどうかを判断することに用いられ、そうである場合、前記モードレジスタリードコマンドを出力し、そうでない場合、アレイ領域データリードコマンドを生成するコマンド復号回路と、
入力端子が前記コマンド復号回路の第2出力端子に接続され、前記アレイ領域データリードコマンドに応答して、記憶ユニットアレイからアレイ領域データを読み出し、前記アレイ領域データ記憶ユニットに提供することに用いられるアレイ領域データ処理ユニットと、をさらに含むことを特徴とする請求項10に記載のデータ伝送回路。 - 記憶装置であって、
アレイ領域データを記憶するための記憶ユニットアレイと、
モードレジスタデータを記憶するためのモードレジスタと、
請求項1~11のいずれか1項に記載のデータ伝送回路と、を含むことを特徴とする記憶装置。 - データ伝送回路によって実行されるデータ伝送方法であって、前記データ伝送回路は、モードレジスタデータ記憶ユニット、アレイ領域データ記憶ユニット、及びアレイ領域データ処理ユニットを含み、
前記モードレジスタデータ記憶ユニットが第1クロック信号に応答して、モードレジスタデータを出力するステップと、
前記アレイ領域データ記憶ユニットが第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続されるステップと、
前記アレイ領域データ処理ユニットがアレイ領域データリードコマンドに応答して、前記アレイ領域データ記憶ユニットに提供するために、記憶ユニットアレイからアレイ領域データを読み出すステップと、を含む、ことを特徴とするデータ伝送方法。 - データ伝送回路によって実行されるデータ伝送方法であって、前記データ伝送回路は、制御可能遅延モジュール、モードレジスタデータ処理ユニット、及びアレイ領域データ記憶ユニットを含み、
前記制御可能遅延モジュールがモードレジスタリードコマンドに応答して、予め設定されたリード遅延信号を生成するステップと、
前記モードレジスタデータ処理ユニットが前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップと、
前記モードレジスタデータ記憶ユニットが第1クロック信号に応答して、モードレジスタデータを出力するステップと、
前記アレイ領域データ記憶ユニットが第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続されるステップと、を含む、ことを特徴とするデータ伝送方法。 - データ伝送回路によって実行されるデータ伝送方法であって、前記データ伝送回路は、遅延モジュール、モードレジスタデータ処理ユニット、及びアレイ領域データ記憶ユニットを含み、
前記遅延モジュールがモードレジスタリードコマンドを受信した時点から第1所定の時間だけ遅延し、予め設定されたリード遅延信号を生成するステップと、
前記モードレジスタデータ処理ユニットが前記モードレジスタリードコマンドに応答して、モードレジスタからモードレジスタデータを読み出し、且つ前記予め設定されたリード遅延信号に応答して、モードレジスタデータ記憶ユニットに前記モードレジスタデータを出力するステップと、
前記モードレジスタデータ記憶ユニットに基づき第1クロック信号に応答して、モードレジスタデータを出力するステップと、
前記アレイ領域データ記憶ユニットが第1ポインタ信号に応答してアレイ領域データを受信し、且つ第2ポインタ信号に応答して前記アレイ領域データを出力するステップであって、前記アレイ領域データ記憶ユニットの出力端子及び前記モードレジスタデータ記憶ユニットの出力端子の両方は第1ノードに接続されるステップと、を含む、ことを特徴とするデータ伝送方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110336625.5 | 2021-03-29 | ||
CN202110336625.5A CN115132239B (zh) | 2021-03-29 | 2021-03-29 | 数据传输电路及方法、存储装置 |
PCT/CN2021/105255 WO2022205662A1 (zh) | 2021-03-29 | 2021-07-08 | 数据传输电路及方法、存储装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023522815A JP2023522815A (ja) | 2023-06-01 |
JP7446449B2 true JP7446449B2 (ja) | 2024-03-08 |
Family
ID=83192005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022547934A Active JP7446449B2 (ja) | 2021-03-29 | 2021-07-08 | データ伝送回路及び方法、記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20240029766A1 (ja) |
EP (1) | EP4095859A4 (ja) |
JP (1) | JP7446449B2 (ja) |
KR (1) | KR20220137030A (ja) |
CN (1) | CN115132239B (ja) |
WO (1) | WO2022205662A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
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2021
- 2021-03-29 CN CN202110336625.5A patent/CN115132239B/zh active Active
- 2021-07-08 JP JP2022547934A patent/JP7446449B2/ja active Active
- 2021-07-08 US US17/439,742 patent/US20240029766A1/en active Pending
- 2021-07-08 EP EP21908092.6A patent/EP4095859A4/en active Pending
- 2021-07-08 KR KR1020227028419A patent/KR20220137030A/ko active Search and Examination
- 2021-07-08 WO PCT/CN2021/105255 patent/WO2022205662A1/zh active Application Filing
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Also Published As
Publication number | Publication date |
---|---|
JP2023522815A (ja) | 2023-06-01 |
US20240029766A1 (en) | 2024-01-25 |
KR20220137030A (ko) | 2022-10-11 |
WO2022205662A1 (zh) | 2022-10-06 |
CN115132239B (zh) | 2024-07-05 |
EP4095859A4 (en) | 2023-07-19 |
CN115132239A (zh) | 2022-09-30 |
EP4095859A1 (en) | 2022-11-30 |
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