JP7437359B2 - アクティブマトリクス基板およびその製造方法 - Google Patents
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Description
[項目1]
基板と、前記基板に支持された、第1TFTおよび第2TFTを含む複数の酸化物半導体TFTとを備え、
前記第1TFTは、
第1チャネル領域を含む第1酸化物半導体層と、
前記第1酸化物半導体層の前記基板側に、下部絶縁層を介して配置された第1ゲート電極であって、前記基板の法線方向から見たとき、前記第1チャネル領域に重なる、第1ゲート電極と、
前記第1酸化物半導体層の前記基板と反対側に配置され、前記第1チャネル領域を少なくとも覆うチャネル保護層と、
前記チャネル保護層よりも上層に配置され、前記第1酸化物半導体層に電気的に接続された第1ソース電極および第1ドレイン電極と、を有し、
前記第2TFTは、
第2チャネル領域を含む第2酸化物半導体層と、
前記第2酸化物半導体層の前記基板と反対側に、ゲート絶縁層を介して配置された第2ゲート電極であって、前記基板の法線方向から見たとき、前記第2チャネル領域に重なる、第2ゲート電極と、
前記第2ゲート電極を覆う層間絶縁層上に配置され、かつ、前記第2酸化物半導体層に電気的に接続された第2ソース電極および第2ドレイン電極と、を有し、
前記第1酸化物半導体層および前記第2酸化物半導体層は、同じ積層酸化物半導体膜から形成されており、前記積層酸化物半導体膜は、相対的に高い移動度を有する高移動度酸化物半導体膜と、前記高移動度酸化物半導体膜の前記基板側に配置され、前記高移動度酸化物半導体膜よりも低い移動度を有する低移動度酸化物半導体膜とを含む積層構造を有し、
前記第1TFTの前記チャネル保護層と前記第2TFTの前記ゲート絶縁層とは同じ絶縁膜から形成されている、アクティブマトリクス基板。
[項目2]
前記下部絶縁層の厚さは、前記ゲート絶縁層の厚さよりも大きい、項目1に記載のアクティブマトリクス基板。
[項目3]
前記第2TFTは、前記第1TFTの前記第1ゲート電極と同じ導電膜から形成された下部導電層をさらに含み、前記下部導電層は、前記基板の法線方向から見たとき、前記第2酸化物半導体層の少なくとも一部に重なっている、項目1または2に記載のアクティブマトリクス基板。
[項目4]
前記下部導電層は、前記第2ゲート電極と電気的に接続されており、前記第2TFTの下部ゲート電極として機能する、項目3に記載のアクティブマトリクス基板。
[項目5]
前記第1TFTの前記第1ソース電極および前記第1ドレイン電極のうちの少なくとも一方は、前記第2TFTの前記第2ゲート電極と同じ導電膜から形成されている、項目1から4のいずれかに記載のアクティブマトリクス基板。
[項目6]
前記第1TFTの前記第1ソース電極および前記第1ドレイン電極のうちの少なくとも一方と、前記第2TFTの前記第2ソース電極および前記第2ドレイン電極とは、同じ導電膜から形成されている、項目1から5のいずれかに記載のアクティブマトリクス基板。
[項目7]
前記第1TFTの前記第1ソース電極および前記第1ドレイン電極のうち少なくとも一方は、前記第2TFTの前記第2ゲート電極と同じ導電膜から形成された電極であり、前記電極は、前記第2TFTの前記第2ソース電極および前記第2ドレイン電極と同じ導電膜から形成された上部電極に電気的に接続されている、項目1から6のいずれかに記載のアクティブマトリクス基板。
[項目8]
前記第1TFTの前記チャネル保護層および前記第2TFTの前記ゲート絶縁層は、互いに分離している、項目1から7のいずれかに記載のアクティブマトリクス基板。
[項目9]
前記第1TFTの前記チャネル保護層および前記第2TFTの前記ゲート絶縁層は、互いに繋がっている、項目1から7のいずれかに記載のアクティブマトリクス基板。
[項目10]
前記絶縁膜は、前記基板の法線方向から見たとき、前記ゲート絶縁層の両側に位置し、かつ、前記第2酸化物半導体層の一部を露出するソース側開口部およびドレイン側開口部を有する、項目9に記載のアクティブマトリクス基板。
[項目11]
前記第1酸化物半導体層は、前記基板の法線方向から見たとき、前記第1チャネル領域の両側に位置する第1ソースコンタクト領域および第1ドレインコンタクト領域をさらに含み、前記第1ソースコンタクト領域は前記第1ソース電極に電気的に接続され、前記第1ドレインコンタクト領域は前記第1ドレイン電極に電気的に接続されており、
前記チャネル保護層は、前記第1酸化物半導体層のうち前記第1チャネル領域を覆い、かつ、前記第1ソースコンタクト領域および前記第1ドレインコンタクト領域を露出し、
前記第2酸化物半導体層は、前記基板の法線方向から見たとき、前記第2チャネル領域の両側に位置する第2ソースコンタクト領域および第2ドレインコンタクト領域を含み、前記第2ソースコンタクト領域は前記第2ソース電極に電気的に接続され、前記第2ドレインコンタクト領域は前記第2ドレイン電極に電気的に接続されており、
前記ゲート絶縁層は、前記第2酸化物半導体層のうち前記第2チャネル領域を含む第1領域を覆い、かつ、前記第2ソースコンタクト領域および前記第2ドレインコンタクト領域を含む第2領域を露出している、項目1から10のいずれかに記載のアクティブマトリクス基板。
[項目12]
前記第2酸化物半導体層において、前記第2領域は、前記第1領域よりも比抵抗の低い領域であり、
前記第1酸化物半導体層において、前記第1ソースコンタクト領域および前記第1ドレインコンタクト領域は、前記チャネル保護層で覆われた部分よりも比抵抗の低い領域である、項目11に記載のアクティブマトリクス基板。
[項目13]
前記第1領域は、前記基板の法線方向から見たとき、前記第2ゲート電極に重なる前記第2チャネル領域と、前記ゲート絶縁層に重なるが前記第2ゲート電極に重ならないサイド領域とを有し、前記サイド領域は、前記第2チャネル領域と、前記第2ソースコンタクト領域および前記第2ドレインコンタクト領域との間に位置し、
前記第2チャネル領域の比抵抗は、前記サイド領域の比抵抗および前記第1チャネル領域の比抵抗よりも高い、項目12に記載のアクティブマトリクス基板。
[項目14]
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
前記複数の画素領域のそれぞれは、選択用画素TFTと、駆動用画素TFTと、容量素子とを含む画素回路を有し、
前記駆動用画素TFTは、前記第1TFTであり、
前記選択用画素TFTは、前記第2TFTである、項目1から13のいずれかに記載のアクティブマトリクス基板。
[項目15]
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
前記複数の画素領域のそれぞれに配置された画素TFTと、
前記非表示領域に配置され、かつ、複数の回路TFTを含む周辺回路と、をさらに備え、
前記画素TFTは、前記第1TFTであり、
前記複数の回路TFTは、前記第2TFTを含む、項目1から13のいずれかに記載のアクティブマトリクス基板。
[項目16]
前記低移動度酸化物半導体膜および前記高移動度酸化物半導体膜は、いずれも、In-Ga-Zn-O系半導体を含み、
前記高移動度酸化物半導体膜における全金属元素に対するInの原子数比は、前記低移動度酸化物半導体膜における全金属元素に対するInの原子数比よりも高い、項目1から15のいずれかに記載のアクティブマトリクス基板。
[項目17]
前記高移動度酸化物半導体膜はSnを含み、前記低移動度酸化物半導体膜はSnを含まないか、または、前記高移動度酸化物半導体膜よりも低い濃度でSnを含む、項目1から15のいずれかに記載のアクティブマトリクス基板。
[項目18]
前記低移動度酸化物半導体膜および/または前記高移動度酸化物半導体膜はIn-Ga-Zn-O系半導体を含み、前記In-Ga-Zn-O系半導体は、結晶質部分を含む、項目1から15のいずれかに記載のアクティブマトリクス基板。
[項目19]
項目1から18のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記第1酸化物半導体層の少なくとも一部を前記チャネル保護層で覆い、かつ、前記第2酸化物半導体層の一部を前記ゲート絶縁層で覆った状態で、前記積層酸化物半導体膜を低抵抗化させる低抵抗化処理を行うことにより、前記第2酸化物半導体層のうち前記ゲート絶縁層で覆われていない部分の比抵抗を、前記第1酸化物半導体層のうち前記チャネル保護層で覆われた部分および前記第2酸化物半導体層のうち前記ゲート絶縁層で覆われた部分の比抵抗よりも小さくする工程を包含する、アクティブマトリクス基板の製造方法。
本実施形態のアクティブマトリクス基板は、基板と、基板に支持された複数の酸化物半導体TFTとを備える。複数の酸化物半導体TFTは、少なくとも1つの第1TFTと、少なくとも1つの第2TFTとを含む。以下、図面を参照しながら、各TFTの構造を説明する。
本実施形態によると、共通の酸化物半導体膜(ここでは低移動度酸化物半導体膜S1および高移動度酸化物半導体膜S2を含む積層酸化物半導体膜OS)を用いつつ、互いに特性の異なる、ボトムゲート構造の第1TFT100と、トップゲートまたはダブルゲート構造の第2TFT200とを作り分けることが可能である。
第1TFT100および第2TFT200のTFT構造は、図1Aおよび図1Bに示した構造に限定されない。以下、本実施形態のTFT構造の変形例を説明する。以下の説明では、図1Aおよび図1Bと同様の構造については適宜説明を省略する。
各酸化物半導体膜の組成、厚さ、結晶構造、形成方法などは特に限定されない。高移動度酸化物半導体膜S2および低移動度酸化物半導体膜S1は、それぞれ、単層膜でもよいし、複数の酸化物半導体膜を含む積層膜であってもよい。高移動度酸化物半導体膜S2の移動度(高移動度酸化物半導体膜S2が積層膜である場合には、その積層膜全体の移動度)が低移動度酸化物半導体膜S1の移動度よりも高ければよい。
以下、図5Aおよび図5Bに示すアクティブマトリクス基板1000aを例に、本実施形態のアクティブマトリクス基板の製造方法を説明する。図6A~図6Gは、それぞれ、アクティブマトリクス基板1000aの製造方法を説明するための工程断面図である。各工程断面図は、第1TFT100が形成されるTFT形成領域R1と、第2TFT200が形成されるTFT形成領域R2と、ゲート接続部GCが形成される接続部形成領域Rgとを左側から順に示している。これらの断面図には、簡単のため、第1TFT100、第2TFT200およびゲート接続部GCを1つずつ示しているが、アクティブマトリクス基板1000には、第1TFT100、第2TFT200およびゲート接続部GCが、それぞれ複数個形成され得る。なお、図1A、図1B、図3A、図3Bおよび図4を参照しながら上述した種々の構造も、第1の絶縁膜L1、第2メタル層M2、第3メタル層M3等のパターンを変えることで、以下と同様の方法で製造され得る。
基板1上に、例えばスパッタリング法で、第1導電膜(厚さ:例えば50nm以上500nm以下)を形成する。次いで、公知のフォトリソ工程により、第1導電膜のパターニングを行う。このようにして、図6Aに示すように、TFT形成領域R1にゲート電極21、TFT形成領域R2に下部導電層22、接続部形成領域Rgに下部接続部22gを形成する。下部接続部22gは、下部導電層22と電気的に接続されている。この例では、下部接続部22gは、下部導電層22の延設部である。
次いで、図6Bに示すように、ゲート電極21および下部導電層22を覆うように、下部絶縁層(厚さ:例えば300nm)3を形成する。
次いで、下部絶縁層3上に、低移動度酸化物半導体膜S1および高移動度酸化物半導体膜S2をこの順で形成することにより、積層酸化物半導体膜を得る。
次いで、図6Dに示すように、下部絶縁層3、酸化物半導体層41および酸化物半導体層42の上に、第1の絶縁膜L1を形成し、第1の絶縁膜L1のパターニングを行うことにより、チャネル保護層61およびゲート絶縁層62(として機能する部分)を含む絶縁層60を形成する。この例では、第1の絶縁膜L1のパターニングにより、TFT形成領域R1に酸化物半導体層41の一部を露出する開口部51、52を形成し、TFT形成領域R2に酸化物半導体層42の一部を露出する開口部53、54を形成する。また、接続部形成領域Rgにおいては、第1の絶縁膜L1および下部絶縁層3を同時にエッチングすることにより、下部接続部22gの一部を露出するコンタクトホールCHgを形成する。
第1の絶縁膜L1上に第2導電膜(厚さ:例えば50nm以上500nm以下)を形成し、第2導電膜のパターニングを行う。これにより、図6Eに示すように、TFT形成領域R1にソース電極71およびドレイン電極72を形成し、TFT形成領域R2にゲート電極73を形成する。このようにして、TFT形成領域R1に第1TFT100が得られる。
次いで、酸化物半導体層41、42、第2メタル層M2を覆う層間絶縁層10を形成する。層間絶縁層10は、酸化物半導体層42の第2領域(第1の絶縁膜L1から露出した領域)b2に接してもよい。
この後、公知のフォトリソ工程により、層間絶縁層10のパターニングを行う。これにより、図6Gに示すように、TFT形成領域R1において、層間絶縁層10に、ソース電極71の一部を露出する開口部91と、ドレイン電極72の一部を露出する開口部92とを形成する。TFT形成領域R2には、層間絶縁層10に、酸化物半導体層42の第2領域b2の一部を露出する開口部93および開口部94を形成する。基板1の法線方向から見たとき、開口部93、94は、第1の絶縁膜L1に形成された開口部53、54の内側に位置していてもよい。
次いで、層間絶縁層10上に、不図示の第3導電膜(厚さ:例えば50nm以上500nm以下)を形成し、第3導電膜のパターニングを行う。これにより、図5Aおよび図5Bに示したように、TFT形成領域R1に、上部ソース電極81および上部ドレイン電極82を形成し、TFT形成領域R2にソース電極83およびドレイン電極84を形成する。上部ソース電極81および上部ドレイン電極82は、それぞれ、開口部91、92内で、ソース電極71およびドレイン電極72に接していてもよい。ソース電極83およびドレイン電極84は、それぞれ、開口部93、94内で酸化物半導体層42の第2領域b2の一部に接続される。これにより、TFT形成領域R2に第2TFT200が得られる。このようにして、アクティブマトリクス基板1000aが製造され得る。
図面を参照しながら、液晶表示装置に用いられるアクティブマトリクス基板の構造を説明する。
図面を参照しながら、有機EL表示装置に用いられるアクティブマトリクス基板の構造を説明する。
本実施形態における各TFTの酸化物半導体層に含まれる酸化物半導体は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、c軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
3 :下部絶縁層
10 :層間絶縁層
13 :上部絶縁層
21 :ゲート電極
22 :下部導電層
22g :下部接続部
31g :開口部
41 :酸化物半導体層
41c :チャネル領域
41d :ドレインコンタクト領域
41s :ソースコンタクト領域
42 :酸化物半導体層
42c :チャネル領域
42d :ドレインコンタクト領域
42s :ソースコンタクト領域
51~54 :開口部
61 :チャネル保護層
62 :ゲート絶縁層
71、81a、83 :ソース電極
72、82a、84 :ドレイン電極
73 :ゲート電極
73g :上部接続部
81 :上部ソース電極
82 :上部ドレイン電極
85 :接続電極
91、91a、92、92a、93、94、CHg1、CHg2 :開口部
300 :画素回路
302 :容量素子
320 :平坦化層
1000、1000a、1001、1002 :アクティブマトリクス基板
CHg、CHp :コンタクトホール
CL :電流供給線
DR :表示領域
FR :非表示領域
GC :ゲート接続部
GL :ゲートバスライン
L1 :第1の絶縁膜
M1 :第1メタル層
M2 :第2メタル層
M3 :第3メタル層
OS :積層酸化物半導体膜
PE :画素電極
PIX :画素領域
R1、R2 :TFT形成領域
Rg :接続部形成領域
S1 :低移動度酸化物半導体膜
S2 :高移動度酸化物半導体膜
SL :ソースバスライン
a1、b1 :第1領域
a2、b2 :第2領域(低抵抗領域)
Claims (19)
- 基板と、前記基板に支持された、第1TFTおよび第2TFTを含む複数の酸化物半導体TFTとを備え、
前記第1TFTは、
第1チャネル領域を含む第1酸化物半導体層と、
前記第1酸化物半導体層の前記基板側に、下部絶縁層を介して配置された第1ゲート電極であって、前記基板の法線方向から見たとき、前記第1チャネル領域に重なる、第1ゲート電極と、
前記第1酸化物半導体層の前記基板と反対側に配置され、前記第1チャネル領域を少なくとも覆うチャネル保護層と、
前記チャネル保護層よりも上層に配置され、前記第1酸化物半導体層に電気的に接続された第1ソース電極および第1ドレイン電極と、
を有するボトムゲート型TFTであり、
前記第2TFTは、
第2チャネル領域を含む第2酸化物半導体層と、
前記第2酸化物半導体層の前記基板と反対側に、ゲート絶縁層を介して配置された第2ゲート電極であって、前記基板の法線方向から見たとき、前記第2チャネル領域に重なる、第2ゲート電極と、
前記第2ゲート電極を覆う層間絶縁層上に配置され、かつ、前記第2酸化物半導体層に電気的に接続された第2ソース電極および第2ドレイン電極と、を有し、
前記第1酸化物半導体層および前記第2酸化物半導体層は、同じ積層酸化物半導体膜から形成されており、前記積層酸化物半導体膜は、相対的に高い移動度を有する高移動度酸化物半導体膜と、前記高移動度酸化物半導体膜の前記基板側に配置され、前記高移動度酸化物半導体膜よりも低い移動度を有する低移動度酸化物半導体膜とを含む積層構造を有し、
前記第1TFTの前記チャネル保護層と前記第2TFTの前記ゲート絶縁層とは同じ絶縁膜から形成されている、アクティブマトリクス基板。 - 前記下部絶縁層の厚さは、前記ゲート絶縁層の厚さよりも大きい、請求項1に記載のアクティブマトリクス基板。
- 前記第2TFTは、前記第1TFTの前記第1ゲート電極と同じ導電膜から形成された下部導電層をさらに含み、前記下部導電層は、前記基板の法線方向から見たとき、前記第2酸化物半導体層の少なくとも一部に重なっている、請求項1または2に記載のアクティブマトリクス基板。
- 前記下部導電層は、前記第2ゲート電極と電気的に接続されており、前記第2TFTの下部ゲート電極として機能する、請求項3に記載のアクティブマトリクス基板。
- 前記第1TFTの前記第1ソース電極および前記第1ドレイン電極のうちの少なくとも一方は、前記第2TFTの前記第2ゲート電極と同じ導電膜から形成されている、請求項1から4のいずれかに記載のアクティブマトリクス基板。
- 前記第1TFTの前記第1ソース電極および前記第1ドレイン電極のうちの少なくとも一方と、前記第2TFTの前記第2ソース電極および前記第2ドレイン電極とは、同じ導電膜から形成されている、請求項1から5のいずれかに記載のアクティブマトリクス基板。
- 前記第1TFTの前記第1ソース電極および前記第1ドレイン電極のうち少なくとも一方は、前記第2TFTの前記第2ゲート電極と同じ導電膜から形成された電極であり、前記電極は、前記第2TFTの前記第2ソース電極および前記第2ドレイン電極と同じ導電膜から形成された上部電極に電気的に接続されている、請求項1から6のいずれかに記載のアクティブマトリクス基板。
- 前記第1TFTの前記チャネル保護層および前記第2TFTの前記ゲート絶縁層は、互いに分離している、請求項1から7のいずれかに記載のアクティブマトリクス基板。
- 前記第1TFTの前記チャネル保護層および前記第2TFTの前記ゲート絶縁層は、互いに繋がっている、請求項1から7のいずれかに記載のアクティブマトリクス基板。
- 前記絶縁膜は、前記基板の法線方向から見たとき、前記ゲート絶縁層の両側に位置し、かつ、前記第2酸化物半導体層の一部を露出するソース側開口部およびドレイン側開口部を有する、請求項9に記載のアクティブマトリクス基板。
- 前記第1酸化物半導体層は、前記基板の法線方向から見たとき、前記第1チャネル領域の両側に位置する第1ソースコンタクト領域および第1ドレインコンタクト領域をさらに含み、前記第1ソースコンタクト領域は前記第1ソース電極に電気的に接続され、前記第1ドレインコンタクト領域は前記第1ドレイン電極に電気的に接続されており、
前記チャネル保護層は、前記第1酸化物半導体層のうち前記第1チャネル領域を覆い、かつ、前記第1ソースコンタクト領域および前記第1ドレインコンタクト領域を露出し、
前記第2酸化物半導体層は、前記基板の法線方向から見たとき、前記第2チャネル領域の両側に位置する第2ソースコンタクト領域および第2ドレインコンタクト領域を含み、前記第2ソースコンタクト領域は前記第2ソース電極に電気的に接続され、前記第2ドレインコンタクト領域は前記第2ドレイン電極に電気的に接続されており、
前記ゲート絶縁層は、前記第2酸化物半導体層のうち前記第2チャネル領域を含む第1領域を覆い、かつ、前記第2ソースコンタクト領域および前記第2ドレインコンタクト領域を含む第2領域を露出している、請求項1から10のいずれかに記載のアクティブマトリクス基板。 - 前記第2酸化物半導体層において、前記第2領域は、前記第1領域よりも比抵抗の低い領域であり、
前記第1酸化物半導体層において、前記第1ソースコンタクト領域および前記第1ドレインコンタクト領域は、前記チャネル保護層で覆われた部分よりも比抵抗の低い領域である、請求項11に記載のアクティブマトリクス基板。 - 前記第1領域は、前記基板の法線方向から見たとき、前記第2ゲート電極に重なる前記第2チャネル領域と、前記ゲート絶縁層に重なるが前記第2ゲート電極に重ならないサイド領域とを有し、前記サイド領域は、前記第2チャネル領域と、前記第2ソースコンタクト領域および前記第2ドレインコンタクト領域との間に位置し、
前記第2チャネル領域の比抵抗は、前記サイド領域の比抵抗および前記第1チャネル領域の比抵抗よりも高い、請求項12に記載のアクティブマトリクス基板。 - 前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
前記複数の画素領域のそれぞれは、選択用画素TFTと、駆動用画素TFTと、容量素子とを含む画素回路を有し、
前記駆動用画素TFTは、前記第1TFTであり、
前記選択用画素TFTは、前記第2TFTである、請求項1から13のいずれかに記載のアクティブマトリクス基板。 - 前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有し、
前記複数の画素領域のそれぞれに配置された画素TFTと、
前記非表示領域に配置され、かつ、複数の回路TFTを含む周辺回路と、をさらに備え、
前記画素TFTは、前記第1TFTであり、
前記複数の回路TFTは、前記第2TFTを含む、請求項1から13のいずれかに記載のアクティブマトリクス基板。 - 前記低移動度酸化物半導体膜および前記高移動度酸化物半導体膜は、いずれも、In-Ga-Zn-O系半導体を含み、
前記高移動度酸化物半導体膜における全金属元素に対するInの原子数比は、前記低移動度酸化物半導体膜における全金属元素に対するInの原子数比よりも高い、請求項1から15のいずれかに記載のアクティブマトリクス基板。 - 前記高移動度酸化物半導体膜はSnを含み、前記低移動度酸化物半導体膜はSnを含まないか、または、前記高移動度酸化物半導体膜よりも低い濃度でSnを含む、請求項1から15のいずれかに記載のアクティブマトリクス基板。
- 前記低移動度酸化物半導体膜および/または前記高移動度酸化物半導体膜はIn-Ga-Zn-O系半導体を含み、前記In-Ga-Zn-O系半導体は、結晶質部分を含む、請求項1から15のいずれかに記載のアクティブマトリクス基板。
- 請求項1から18のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記第1酸化物半導体層の少なくとも一部を前記チャネル保護層で覆い、かつ、前記第2酸化物半導体層の一部を前記ゲート絶縁層で覆った状態で、前記積層酸化物半導体膜を低抵抗化させる低抵抗化処理を行うことにより、前記第2酸化物半導体層のうち前記ゲート絶縁層で覆われていない部分の比抵抗を、前記第1酸化物半導体層のうち前記チャネル保護層で覆われた部分および前記第2酸化物半導体層のうち前記ゲート絶縁層で覆われた部分の比抵抗よりも小さくする工程を包含する、アクティブマトリクス基板の製造方法。
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