JP7427972B2 - 半導体記憶装置、コントローラ、及び方法 - Google Patents

Description

本開示は、半導体記憶装置、コントローラ、及び方法に関する。

例えば、ニューラルネットワークの計算においては、多次元の構造を有するデータに対して、各次元方向における隣接データへの高速で効率的なアクセスが求められる。多次元構造のデータを１次元に並べ替えてワード線上に配列することで、少なくとも所定の次元方向におけるデータアクセスを効率化することができる（例えば特許文献１参照）。

特開２００９－０４８７５３号公報

しかしながら、特許文献１が開示する構成では、１回のアドレス指定により読み出し可能なデータのワード構成は予め決定されており、全ての次元方向データへの効率的なアクセスを実現させることは困難である。

そこで、本開示では、任意の次元方向に隣接する複数のデータに対し、効率的なアクセスが可能となる半導体記憶装置、コントローラ、及び方法を提案する。

本開示にかかる半導体記憶装置は、多次元の構造を有するデータがワード線上に一次元に配列されたメモリセルアレイと、前記メモリセルアレイから、任意の次元方向に隣接する複数のデータを１回のアドレス指定で読み出し可能なコントローラと、を備え、前記コントローラは、読み出し動作の起点となる前記ワード線上のアドレスを生成するアドレス生成回路と、生成された前記アドレスに所定の演算を施して、読み出し対象の次元方向に隣接するデータの前記ワード線上のアドレスを生成する演算回路と、前記演算に用いる値を含む信号を生成する信号生成回路と、を備える。

本開示の実施形態１にかかる半導体記憶装置の構成を示す図である。 本開示の実施形態１にかかる半導体記憶装置のバンクの構成を示す図である。 本開示の実施形態１にかかる半導体記憶装置の記憶対象となるデータが有する構造の一例を示す図である。 本開示の実施形態１にかかる半導体記憶装置の記憶対象データの配列順の対応関係を示す図である。 本開示の実施形態１にかかる半導体記憶装置におけるＸ軸方向に隣接する複数データの読み出し動作を示す図である。 本開示の実施形態１にかかる半導体記憶装置におけるＹ軸方向に隣接する複数データの読み出し動作を示す図である。 本開示の実施形態１にかかる半導体記憶装置における読み出し処理の手順の一例を示すフロー図である。 比較例にかかる半導体記憶装置におけるＹ軸方向に隣接する複数データの読み出し動作を示す図である。 本開示の実施形態２にかかる半導体記憶装置の記憶対象データの配列順の対応関係を示す図である。 本開示の実施形態２にかかる半導体記憶装置におけるＸ軸方向に隣接する複数データの読み出し動作を示す図である。 本開示の実施形態２にかかる半導体記憶装置におけるＹ軸方向に隣接する複数データの読み出し動作を示す図である。 本開示の実施形態２にかかる半導体記憶装置におけるＺ軸方向に隣接する複数データの読み出し動作を示す図である。 本開示の他の実施形態にかかる半導体記憶装置の記憶対象データの配列順を示す図である。

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

［実施形態１］
以下、図面を用いて実施形態１について説明する。

（半導体記憶装置の構成例）
図１は、本開示の実施形態１にかかる半導体記憶装置１の構成を示す図である。実施形態１の半導体記憶装置１は、例えばＭＲＡＭ（Ｍａｇｎｅｔｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）等である。

図１に示すように、半導体記憶装置１は複数のバンク１００を備える。各々のバンク１００は、複数の半導体記憶素子が例えば２次元のアレイ状に配列されたメモリセルアレイ１０１を備える。

ここで、複数のバンク１００は、互いに並列動作が可能な並列動作要素である。つまり、１つのバンク１００が備えるメモリセルアレイ１０１内の所定の半導体記憶素子が動作中に、他のバンク１００が備えるメモリセルアレイ１０１内の所定の半導体記憶素子を動作させることができる。

メモリセルアレイ１０１内の個々の半導体記憶素子は、半導体記憶装置１がＭＲＡＭである場合、磁気トンネル接合を有し、磁化の状態の変化によってデータを記憶する。また、半導体記憶装置１がＳＲＡＭである場合、メモリセルアレイ１０１内の半導体記憶素子は、複数のトランジスタを組み合わせたフリップフロップ回路から構成され、電荷の保持によってデータを記憶する。また、半導体記憶装置１がＤＲＡＭである場合、メモリセルアレイ１０１内の半導体記憶素子は、キャパシタに電荷を保持することによってデータを記憶する。

以下においては、メモリセルアレイ１０１内の個々の半導体記憶素子は、１ビットのデータを記憶可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）であるものとして説明をする。しかし、メモリセルアレイ１０１内の半導体記憶素子は、２ビット以上の多ビットのデータを記憶可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）であってもよい。

図２は、本開示の実施形態１にかかる半導体記憶装置１のバンク１００の構成を示す図である。図２に示すように、１つのバンク１００は、上述のメモリセルアレイ１０１及びメモリコントローラ１１０を備える。

メモリセルアレイ１０１は、例えば紙面の垂直方向に互いに並行して延びる複数のビット線ＢＬを備える。また、メモリセルアレイ１０１は、例えば紙面の水平方向に互いに並行して延びる複数のワード線ＷＬを備える。個々の半導体記憶素子ＭＣは、いずれかのビット線ＢＬといずれかのワード線ＷＬとに接続される。つまり、ビット線ＢＬ及びワード線ＷＬの各交差部に、半導体記憶素子ＭＣがアレイ状に配置される。

メモリコントローラ１１０は、制御部１１１、カラムデコーダ（ＣＡ Ｄｅｃ）１２１、ロウデコーダ（ＲＡ Ｄｅｃ）１２２、センスアンプ／ライトアンプ（ＳＡ／ＷＡ）１２３、及び加算器（ＭＵＸ）１３１～１３４を備える。

制御部１１１は、メモリコントローラ１１０内の上記各構成の動作を制御することにより、メモリセルアレイ１０１内の半導体記憶素子ＭＣを含め、１つのバンク１００全体を制御する。制御部１１１は、アドレス生成回路１１１ａ及び信号生成回路１１１ｂを備える。

アドレス生成回路１１１ａは、メモリセルアレイ１０１内の所定の半導体記憶素子ＭＣに対するデータの書き込み及び読み出しに際し、動作対象の半導体記憶素子ＭＣのうち、動作の起点となる半導体記憶素子ＭＣのカラムアドレスＣＡ及びロウアドレスＲＡを生成する。カラムアドレスＣＡは、所定の半導体記憶素子ＭＣに接続されるビット線ＢＬを指定するアドレスであり、カラムデコーダ１２１に転送される。ロウアドレスＲＡは、所定の半導体記憶素子ＭＣに接続されるワード線ＷＬを指定するアドレスであり、ロウデコーダ１２２に転送される。

信号生成回路１１１ｂは、動作対象の半導体記憶素子ＭＣのうち、起点となる半導体記憶素子ＭＣを除く、残りの半導体記憶素子ＭＣを特定するための信号ａｉを生成する。生成された信号ａｉは、上記のカラムアドレスＣＡに付加されて、カラムデコーダ１２１に転送される。

カラムデコーダ１２１は、制御部１１１から取得したカラムアドレスＣＡに基づき、対応するビット線ＢＬを特定する。そして、特定したビット線ＢＬのアドレス情報ａｄｄｒと共に、信号ａｉを加算器１３１～１３４へと転送する。

ロウデコーダ１２２は、制御部１１１から取得したロウアドレスＲＡに基づき、対応するワード線ＷＬを選択し、例えば所定の電圧を印加する等して、選択したワード線ＷＬを駆動させる。

センスアンプ／ライトアンプ１２３は、例えば所定の電圧を印加する等して、所定のビット線ＢＬを駆動させる。これにより、駆動ビット線ＢＬと上述の駆動ワード線ＷＬとの両方に接続する半導体記憶素子ＭＣが駆動する。そして、書き込み時には、その半導体記憶素子ＭＣにデータが書き込まれる。また、読み出し時には、センスアンプ／ライトアンプ１２３に、その半導体記憶素子ＭＣのデータが読み出される。

演算回路としての加算器１３１～１３４は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づき、動作対象の半導体記憶素子ＭＣに接続されるビット線ＢＬのアドレスを生成する。個々の加算器１３１～１３４は、例えば複数のマルチプレクサが組み合わされた構成を有し、与えられた所定の値を元の数値に加算する。ここで、元の数値とは、例えばアドレス情報ａｄｄｒに含まれるビット線ＢＬを示す番号のことであり、加算されるべき所定の値は、例えば信号ａｉに含まれる。

最初の加算器１３１には、アドレス情報ａｄｄｒが転送され、信号ａｉは転送されない。したがって、加算器１３１は、アドレス情報ａｄｄｒに含まれるアドレスを、動作対象の半導体記憶素子ＭＣに接続されるビット線ＢＬのアドレスとして使用する。

２番目の加算器１３２には、アドレス情報ａｄｄｒとともに、信号ａｉが１回与えられる。したがって、加算器１３２は、アドレス情報ａｄｄｒに含まれるアドレスに、信号ａｉに含まれる値を１回、加算して、動作対象の半導体記憶素子ＭＣに接続されるビット線ＢＬのアドレスを生成する。

３番目の加算器１３３には、アドレス情報ａｄｄｒとともに、信号ａｉが２回与えられる。したがって、加算器１３３は、アドレス情報ａｄｄｒに含まれるアドレスに、信号ａｉに含まれる値を２回、加算して、動作対象の半導体記憶素子ＭＣに接続されるビット線ＢＬのアドレスを生成する。

４番目の加算器１３４には、アドレス情報ａｄｄｒとともに、信号ａｉが３回与えられる。したがって、加算器１３４は、アドレス情報ａｄｄｒに含まれるアドレスに、信号ａｉに含まれる値を３回、加算して、動作対象の半導体記憶素子ＭＣに接続されるビット線ＢＬのアドレスを生成する。

また、加算器１３１～１３４は、演算により生成したビット線ＢＬのアドレスに対応する半導体記憶素子ＭＣについての動作を完遂させる。つまり、書き込み時には、駆動ワード線ＷＬ上の全ての半導体記憶素子ＭＣのうち、演算により生成したアドレスに対応するビット線ＢＬに接続される半導体記憶素子ＭＣへのデータの書き込みがなされる。また、読み出し時には、駆動ワード線ＷＬ上の全ての半導体記憶素子ＭＣのデータがセンスアンプ／ライトアンプ１２３に読み出され、それらのうち、演算により生成したアドレスに対応するビット線ＢＬに接続される半導体記憶素子ＭＣからのデータが、各々の加算器１３１～１３４により取得される。加算器１３１～１３４は、取得したデータを制御部１１１へと転送する。

ところで、ビット線番号への所定値の加算は、半導体記憶装置が１度に処理が可能なビット数分、繰り返される。また、データ読み出し時には、１度に処理が可能なビット数分、データの読み出し先が必要である。このため、１度に処理が可能なビット数と同数の加算器が必要となる。図２の例では、実施形態１の半導体記憶装置１は４つの加算器１３１～１３４を備えている。すなわち、実施形態１の半導体記憶装置１は、４ビットのワード構成を有し、１度に４ビットのデータ処理が可能である。

なお、メモリコントローラ１１０は、上記構成以外にも、例えば加算器１３１～１３４に読み出された個々のデータの並べ替えを行うデータ配列変換回路（不図示）等を備えていてもよい。

（半導体記憶装置のデータ構造の例）
次に、図３及び図４を用いて、実施形態１の半導体記憶装置１の記憶対象となるデータが元々有している構造と、実際に半導体記憶装置１に記憶された状態でのデータ構造との対応関係について説明する。

以下に説明するように、半導体記憶装置１の記憶対象のデータは、例えば多次元の構造を有する。これに対して、半導体記憶装置１に記憶された状態では、これらのデータは例えば１つのワード線上に一次元に配列された構造を取る。

図３は、本開示の実施形態１にかかる半導体記憶装置１の記憶対象となるデータが有する構造の一例を示す図である。なお、図３を含め、以降の図においては、１つのマスが１ビットのデータを表すものとする。

図３に示すように、記憶対象となる元のデータは、例えばＸ軸およびＹ軸に沿って、マトリクス状に個々のデータが並ぶ２次元の構造を有している。このように、多次元構造を有するデータに対しては、任意の次元方向に隣接する複数のデータに、１回の読み出し動作、つまり、１回のアドレス指定で、適宜、一括してアクセスできることが望ましい。

すなわち、例えば図３の２次元構造を有するデータであれば、上述のように、実施形態１の半導体記憶装置１が４ビットのワード構成を有する場合において、Ｘ軸方向に並ぶ４ビットのデータ（例えば、図３の実線で囲まれたデータ）、及びＹ軸方向に並ぶ４ビットのデータ（例えば、図３の破線で囲まれたデータ）を任意に指定して、適宜、読み出し可能であることが望まれる。そこで、このような読み出し動作を可能とするための前提条件として、半導体記憶装置１においては、１つのワード線上に配列されるデータが例えば図４に示すような構造を取る。

図４は、本開示の実施形態１にかかる半導体記憶装置１の記憶対象データの配列順の対応関係を示す図である。図４の上段は、記憶対象データの元の配列を示しており、図４の下段は、半導体記憶装置１に記憶された状態でのデータの配列を示している。

図４の下段に示すように、半導体記憶装置１のメモリセルアレイ１０１内において、上記の２次元構造のデータは、ワード線に割り当てられた領域Ａから領域Ｄまでの領域に振り分けられて各対応位置に配置される半導体記憶素子に記憶される。

なお、図４の下段に示すＸ及びＹの番号は、元のデータのＸ軸上およびＹ軸上における配列位置を表している。また、図４の上段に示すデータ構造は、上述の図３に示すものと同様であるが、メモリセルアレイ１０１内におけるデータ配列との対応関係を示すため、個々のデータに、ワード線上の領域Ａ～Ｄに対応する符号Ａ～Ｄを割り付けた。

図４の例によれば、例えばＸ軸方向に隣接する４ビットのデータ、及びＹ軸方向に隣接する４ビットのデータはいずれも、それぞれ領域Ａ～Ｄに均等に振り分けられる。そして、各領域において、同一位置に配置されるデータには同一のアドレスが付与される。換言すれば、各領域内の同一位置のデータにおいては、それらのデータのワード線上のアドレスが互いに等しい。各領域における同一位置のデータとは、各領域においてワード線上に配置される順番が等しいデータということである。ワード線上のアドレスとは、例えばワード線と交差するビット線の番号によって表される。

例えば、領域Ａにおいてワード線と交差するビット線のうち、３番目のビット線に対応するデータ、つまり、ワード線上に３番目に配置されるデータと、領域Ｂにおいてワード線と交差するビット線のうち、３番目のビット線に対応するデータ、つまり、ワード線上に３番目に配置されるデータとは、各々の領域Ａ，Ｂにおいて同一位置に配置されるデータ同士であり、ワード線上のアドレスが互いに同一である。

ワード線上に各データを上記のように配列することで、領域Ａ～Ｄのそれぞれの領域から所定のデータを１つずつ抽出すれば、任意の次元方向に隣接する４ビットのデータを取得することができる。

ここで、任意の次元方向に隣接する４ビットのデータは、ワード線上において所定の周期で配列される。より具体的には、これらのデータは、領域Ａ～Ｄにおけるワード線上のアドレス、つまり、ビット線番号が所定周期でずれていく。任意の次元方向に隣接するデータを得るには、領域Ａ～Ｄのそれぞれの領域からデータを抽出する際、１ビット目のデータに対応するビット線番号を起点として、各領域において、その番号から所定周期ずつずらしたビット線番号に対応するデータを抽出すればよい。

実施形態１の半導体記憶装置１では、上述の加算器１３１～１３４は、領域Ａ～Ｄのそれぞれに対応しており、自身に対応する領域内から読み出されたデータを取得する。

このとき、各々の加算器１３１～１３４に与えられるアドレス情報ａｄｄｒが、各領域においてデータを取得する際の起点となるワード線上のアドレス、つまり、ビット線番号を示している。そして、最初の加算器１３１を除く他の加算器１３２～１３４には信号ａｉが与えられる。信号ａｉには、データ取得の起点となるビット線番号に加算されるべき数値、つまり、起点となるビット線番号からのずれの周期が含まれる。

例えばデータ取得の起点となるビット線番号が、各領域においてワード線と交差するビット線のうち３番目を示すものであった場合、加算器１３１は、領域Ａから読み出されたデータのうち、領域Ａの３番目のビット線に対応するデータを取得する。

また、加算器１３２は、領域Ｂから読み出されたデータのうち、領域Ｂの３番目のビット線の番号に信号ａｉに含まれる数値を加算した番号のビット線に対応するデータを取得する。また、加算器１３３は、領域Ｃから読み出されたデータのうち、領域Ｃの３番目のビット線の番号に信号ａｉに含まれる数値を２回、加算した番号のビット線に対応するデータを取得する。また、加算器１３４は、領域Ｄから読み出されたデータのうち、領域Ｄの３番目のビット線の番号に信号ａｉに含まれる数値を３回、加算した番号のビット線に対応するデータを取得する。

（半導体記憶装置の読み出し動作の例）
次に、図５及び図６を用いて、半導体記憶装置１における読み出し動作について具体例を挙げて説明する。なお、以下の説明においては、所定のデータをＸ及びＹの番号で示すことがある。これらの番号は、そのデータの元の２次元構造におけるＸ軸上およびＹ軸上の配列位置を示している。これらの番号が、ワード線上におけるアドレスを表すものではないことに注意されたい。

図５は、本開示の実施形態１にかかる半導体記憶装置１におけるＸ軸方向に隣接する複数データの読み出し動作を示す図である。図５においては、各領域において読み出し動作の起点となるビット線番号が１番目のビット線であるものとする。その場合、図５に示す加算器１３１～１３４の動作に先駆けて以下の動作が行われる。

制御部１１１のアドレス生成回路１１１ａは、読み出し動作対象の半導体記憶素子に接続されるワード線を示すロウアドレスを生成し、ロウデコーダ１２２に転送する。ロウデコーダ１２２は、ロウアドレスが示すワード線を選択して駆動させる。

また、アドレス生成回路１１１ａは、読み出し動作の起点となるビット線を示すカラムアドレスを生成する。

制御部１１１の信号生成回路１１１ｂは、読み出し対象の複数データが隣接する次元方向に基づき、読み出し動作の起点となるビット線番号に加算されるべき数値を含む信号ａｉを生成する。図５において、読み出し対象の複数データはＸ軸方向に隣接するデータである。Ｘ軸方向に隣接するデータにおいては、各領域におけるワード線上のアドレスにずれは生じない。つまり、起点となるビット線番号からのずれの周期はゼロであり、信号ａｉに含まれる加算値はゼロとなる。

制御部１１１は、生成したカラムアドレス及び信号ａｉをカラムデコーダ１２１に転送する。

一方、センスアンプ／ライトアンプ１２３は所定のビット線を駆動させる。ここで駆動させるビット線は、実質的にはメモリセルアレイ１０１内の全ビット線であってよい。これにより、センスアンプ／ライトアンプ１２３は、ロウデコーダ１２２により選択された駆動ワード線上の全データを読み出す。

カラムデコーダ１２１は、制御部１１１から取得したカラムアドレスに基づき、各領域においてワード線と交差するビット線のうち、１番目のビット線を指定するビット線番号を含むアドレス情報ａｄｄｒを生成する。カラムデコーダ１２１は、生成したアドレス情報ａｄｄｒに信号ａｉを付加して加算器１３１～１３４へと転送する。

これ以降、図５に示す加算器１３１～１３４の動作が実行される。

図５に示すように、加算器１３１は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒに基づいて、領域Ａから読み出されたデータ（Ｘ，Ｙ）＝（０，０）～（３，３）のうち、領域Ａの１番目のビット線に対応するデータ（Ｘ，Ｙ）＝（０，０）を取得する。

加算器１３２は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｂから読み出されるべきデータのワード線上のアドレスを生成する。ここでは、領域Ｂの１番目のビット線を示す番号に、信号ａｉに含まれる加算値ゼロが加算されるため、領域Ｂから読み出されるべきデータに対応するビット線番号は１番目のビット線の番号のままである。加算器１３２は、領域Ｂから読み出されたデータ（Ｘ，Ｙ）＝（０，０）～（３，３）のうち、領域Ｂの１番目のビット線に対応するデータ（Ｘ，Ｙ）＝（０，０）を取得する。

加算器１３３は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｃから読み出されるべきデータのワード線上のアドレスを生成する。ここでは、領域Ｃの１番目のビット線を示す番号に、信号ａｉに含まれる加算値ゼロが２回、加算されるため、領域Ｃから読み出されるべきデータに対応するビット線番号は１番目のビット線の番号のままである。加算器１３３は、領域Ｃから読み出されたデータ（Ｘ，Ｙ）＝（０，０）～（３，３）のうち、領域Ｃの１番目のビット線に対応するデータ（Ｘ，Ｙ）＝（０，０）を取得する。

加算器１３４は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｄから読み出されるべきデータのワード線上のアドレスを生成する。ここでは、領域Ｄの１番目のビット線を示す番号に、信号ａｉに含まれる加算値ゼロが３回、加算されるため、領域Ｄから読み出されるべきデータに対応するビット線番号は１番目のビット線の番号のままである。加算器１３４は、領域Ｄから読み出されたデータ（Ｘ，Ｙ）＝（０，０）～（３，３）のうち、領域Ｄの１番目のビット線に対応するデータ（Ｘ，Ｙ）＝（０，０）を取得する。

以上により、（Ｘ，Ｙ）＝（０，０），（０，０），（０，０），（０，０）に対応する４ビットのデータが加算器１３１～１３４により取得される。図５の右上に示す元のデータ配列によれば、これらのデータは、Ｘ軸方向に隣接する４ビットのデータであることが判る。加算器１３１～１３４は、これらのデータを制御部１１１に転送する。

図６は、本開示の実施形態１にかかる半導体記憶装置１におけるＹ軸方向に隣接する複数データの読み出し動作を示す図である。

図６においても、各領域において読み出し動作の起点となるビット線番号が１番目のビット線であるものとする。その場合、図６に示す加算器１３１～１３４の動作に先駆けて、上述した動作と同様の動作が行われる。

ただし、図６において、読み出し対象データはＹ軸方向に隣接するデータである。Ｙ軸方向に隣接するデータは、各領域におけるワード線上のアドレスが４つずつずれていく周期を有する。そこで、信号生成回路１１１ｂは、読み出し動作の起点となるビット線番号への加算値として４を含む信号ａｉを生成する。

図６に示すように、加算器１３１は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒに基づいて、領域Ａから読み出されたデータ（Ｘ，Ｙ）＝（０，０）～（３，３）のうち、領域Ａの１番目のビット線に対応するデータ（Ｘ，Ｙ）＝（０，０）を取得する。

加算器１３２は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｂの１番目のビット線を示す番号に、信号ａｉに含まれる加算値４を加算して、領域Ｂから読み出されるべきデータに対応するビット線番号として、５番目のビット線の番号を得る。加算器１３２は、領域Ｂから読み出されたデータ（Ｘ，Ｙ）＝（０，０）～（３，３）のうち、領域Ｂの５番目のビット線に対応するデータ（Ｘ，Ｙ）＝（０，１）を取得する。

加算器１３３は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｃの１番目のビット線を示す番号に、信号ａｉに含まれる加算値４を２回、加算して、領域Ｃから読み出されるべきデータに対応するビット線番号として、９番目のビット線の番号を得る。加算器１３３は、領域Ｃから読み出されたデータ（Ｘ，Ｙ）＝（０，０）～（３，３）のうち、領域Ｃの９番目のビット線に対応するデータ（Ｘ，Ｙ）＝（０，２）を取得する。

加算器１３４は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｄの１番目のビット線を示す番号に、信号ａｉに含まれる加算値４を３回、加算して、領域Ｄから読み出されるべきデータに対応するビット線番号として、１３番目のビット線の番号を得る。加算器１３４は、領域Ｄから読み出されたデータ（Ｘ，Ｙ）＝（０，０）～（３，３）のうち、領域Ｄの１３番目のビット線に対応するデータ（Ｘ，Ｙ）＝（０，３）を取得する。

以上により、（Ｘ，Ｙ）＝（０，０），（０，１），（０，２），（０，３）に対応する４ビットのデータが加算器１３１～１３４により取得される。図６の右上に示す元のデータ配列によれば、これらのデータは、Ｙ軸方向に隣接する４ビットのデータであることが判る。加算器１３１～１３４は、これらのデータを制御部１１１に転送する。

なお、データの割り付け方法によっては、加算器１３１～１３４によるデータの読み出し順が、元のデータ配列とは異なることとなる場合がある。そのような場合には、上述の図示しないデータ配列変換回路等により、元のデータ配列順となるように読み出しデータの順番を入れ替えてもよい。

（半導体記憶装置の読み出し処理の例）
次に、図７を用いて、半導体記憶装置１における読み出し処理の例について説明する。図７は、本開示の実施形態１にかかる半導体記憶装置１における読み出し処理の手順の一例を示すフロー図である。

図７に示すように、制御部１１１のアドレス生成回路１１１ａは、読み出し動作の起点となるデータのカラムアドレス及びロウアドレスを生成する（ステップＳ１０１）。

また、制御部１１１の信号生成回路１１１ｂは、読み出したい隣接データの次元方向に基づいて、信号ａｉを生成する（ステップＳ１０２）。例えば、元データが上述の図４に示す２次元構造を持つ場合であって、次元方向がＸ軸方向である場合には、加算値にゼロを含む信号ａｉを生成する。次元方向がＹ軸方向である場合には、加算値に４を含む信号ａｉを生成する。

制御部１１１は、生成したカラムアドレス及び信号ａｉをカラムデコーダ１２１に転送する。また、制御部１１１は、生成したロウアドレスをロウデコーダ１２２に転送する（ステップＳ１０３）。

ロウデコーダ１２２は、取得したロウアドレスに基づいて、それと対応するワード線を選択して駆動させる（ステップＳ１０４）。

センスアンプ／ライトアンプ１２３は、ロウデコーダ１２２が選択したワード線と交差するビット線（実施的に、メモリセルアレイ１０1内の全ビット線）を駆動させ、選択ワード線上のデータを全て読み出す（ステップＳ１０５）。

カラムデコーダ１２１は、取得したカラムアドレスに基づき、選択ワード線上のアドレスであるビット線番号を含むアドレス情報ａｄｄｒを生成する。カラムデコーダ１２１は、信号ａｉと共に、生成したアドレス情報ａｄｄｒを加算器１３１～１３４に転送する（ステップＳ１０６）。

１番目の加算器１３１は、取得したアドレス情報ａｄｄｒに基づき、領域Ａの所定のビット線番号に対応するデータを、１ビット目のデータとして取得する（ステップＳ１０７）。

（ｎ＋１）番目の加算器は、取得したアドレス情報ａｄｄｒに含まれるビット線番号に、信号ａｉに含まれる加算値をｎ回、加算して、自身が取得すべき（ｎ＋１）番目のデータのワード線上のアドレスであるビット線番号を生成する（ステップＳ１０８）。

（ｎ＋１）番目の加算器は、自身に対応する領域から、得られたビット線番号に対応するデータを、（ｎ＋１）ビット目のデータとして取得する（ステップＳ１０９）。

（ｎ＋１）ビット目のデータが、取得すべき最後のデータでない場合には（ステップＳ１１０：Ｎｏ）、ｎの数が１つインクリメントされて（ステップＳ１１１）、ステップＳ１０８～Ｓ１０９の処理が繰り返される。

（ｎ＋１）ビット目のデータが、取得すべき最後のデータである場合には（ステップＳ１１０：Ｙｅｓ）、制御部１１１は処理を終了させる。

以上により、半導体記憶装置１における読み出し処理が終了する。

（比較例）
次に、図８を用いて、比較例の半導体記憶装置について説明する。図８は、比較例にかかる半導体記憶装置におけるＹ軸方向に隣接する複数データの読み出し動作を示す図である。

比較例の半導体記憶装置では、例えばＸ軸方向に隣接する４ビットのデータが同一アドレスを有している。これにより、比較例の半導体記憶装置では、１回のアドレス指定で、Ｘ軸方向に隣接する４ビットのデータ（例えば、（Ｘ，Ｙ）＝（０，０）等）を読み出し可能である。なお、１回のアドレス指定で複数データを読み出す動作をバースト動作などともいう。

しかしながら、このことは、比較例の半導体記憶装置では、読み出し可能な隣接データのワード構成が所定の次元方向に固定されていることを意味する。このため、比較例の半導体記憶装置から、例えばＹ軸方向に隣接する破線枠内の４ビットのデータ（Ｘ，Ｙ）＝（０，０），（０，１），（０，２），（０，３）を読み出そうとすると、図８に示すような以下の処理が必要となってしまう。

すなわち、１ビット目のデータ（Ｘ，Ｙ）＝（０，０）を読み出すために、１回目のアドレス指定を行って、Ｘ軸方向に隣接する４ビットのデータ（Ｘ，Ｙ）＝（０，０）を読み出す。

２ビット目のデータ（Ｘ，Ｙ）＝（０，１）を読み出すために、２回目のアドレス指定を行って、Ｘ軸方向に隣接する４ビットのデータ（Ｘ，Ｙ）＝（０，１）を読み出す。

３ビット目のデータ（Ｘ，Ｙ）＝（０，２）を読み出すために、３回目のアドレス指定を行って、Ｘ軸方向に隣接する４ビットのデータ（Ｘ，Ｙ）＝（０，２）を読み出す。

４ビット目のデータ（Ｘ，Ｙ）＝（０，３）を読み出すために、４回目のアドレス指定を行って、Ｘ軸方向に隣接する４ビットのデータ（Ｘ，Ｙ）＝（０，３）を読み出す。

以上により、Ｙ軸方向に隣接する４ビットのデータが得られるが、それには４回のアドレス指定、つまり、例えば４クロック分の処理を要してしまう。また、必要な４ビットのデータ以外に、１２ビットの余分なデータまでもが読み出されてしまう。

このように、比較例の半導体記憶装置では、読み出したい次元方向によっては、時間的および電力的に非効率となってしまう場合がある。

実施形態１の半導体記憶装置１によれば、加算器１３１～１３４が、読み出し対象の次元方向に隣接するデータのワード線上のアドレスを生成する。制御部１１１の信号生成回路１１１ｂは、上記アドレスの生成に必要な値を含む信号ａｉを生成する。これにより、任意の次元方向に隣接する複数のデータが、１回のアドレス指定、つまり、例えば１クロックの処理で読み出し可能となる。また、読み出し対象データ以外のデータが読み出される等、無駄なアクセスの発生を抑制することができる。

実施形態１の半導体記憶装置１によれば、上記構成を備えることにより、例えばニューラルネットワークに関わる演算において、入力データの保存用メモリ、及び係数保存用メモリ等に好適に適用され得る。

［実施形態２］
以下、図面を用いて実施形態２について説明する。実施形態２では、３次元構造を有するデータの処理について説明する。

（半導体記憶装置のデータ構造の例）
図９は、本開示の実施形態２にかかる半導体記憶装置１の記憶対象データの配列順の対応関係を示す図である。図９の上段は、記憶対象データの元の配列を示しており、図９の中段は、記憶対象データをラスタ状に配列したものを示しており、図９の下段は、半導体記憶装置１に記憶された状態でのデータの配列を示している。

図９の上段に示すように、実施形態２においては、半導体記憶装置１の記憶対象となる元のデータは、例えば３次元構造を有している。図９の上段の図においては、３次元データを表すキューブを構成する個々のブロックが、１ビットずつのデータを表している。図中に示す数値は、Ｘ軸上、Ｙ軸上、及びＺ軸上における各データの配列位置を示す。キューブを構成する個々のブロックに付された符号Ａ～Ｄは、これらのデータが、半導体記憶装置１のワード線上の領域Ａ～Ｄのうち、いずれの領域に振り分けられるかを例示している。

半導体記憶装置１では、このような３次元構造のデータについても、任意の次元方向（Ｘ軸方向、Ｙ軸方向、及びＺ軸方向）に隣接する複数データに、１回のアドレス指定で一括してアクセスすることができる。そのような読み出し動作の前提として、半導体記憶装置１に記憶された状態で、これらのデータは例えば図９の下段に示すような構造を取ることができる。

図９の中段には、元のデータ配列と、半導体記憶装置１内でのデータ配列との対応関係が把握しやすいよう、元のデータをラスタ状に配列したものを示す。つまり、図９の中段は、データＸ＝０からデータＸ＝３まで並べるごとにＹ軸方向へ１つずつずれていき、データＹ＝０からデータＹ＝３まで到達したらＺ軸方向へ１つずれる、という手順によって、各データを並べたものである。

図９の下段に示すように、Ｘ軸方向に隣接する４ビットのデータ、Ｙ軸方向に隣接する４ビットのデータ、及びＺ軸方向に隣接する４ビットのデータはいずれも、それぞれ領域Ａ～Ｄに均等に振り分けられる。そして、各領域内において同一位置に配置されるデータには、例えば同一のアドレスが付与される。

（半導体記憶装置の読み出し動作の例）
次に、図１０～図１２を用いて、半導体記憶装置１における読み出し動作について説明する。なお、以下の説明においては、所定のデータをＸ、Ｙ、及びＺの番号で示すことがある。これらの番号は、そのデータの元の３次元構造におけるＸ軸上、Ｙ軸上、及びＺ軸上の配列位置を示している。

図１０は、本開示の実施形態２にかかる半導体記憶装置１におけるＸ軸方向に隣接する複数データの読み出し動作を示す図である。図１０においては、各領域において読み出し動作の起点となるビット線番号が１番目のビット線であるものとする。

図１０に示す加算器１３１～１３４の動作に先駆けて、制御部１１１により、カラムアドレス、ロウアドレス、及び信号ａｉが生成され、カラムデコーダ１２１及びロウデコーダ１２２に転送され、センスアンプ／ライトアンプ１２３による所定のワード線上の全データが取得される。

なお、図１０において、読み出し対象データはＸ軸方向に隣接するデータである。Ｘ軸方向に隣接するデータは、ワード線上のアドレスが各領域において変化しない。そこで、信号生成回路１１１ｂは、読み出し動作の起点となるビット線番号への加算値としてゼロを含む信号ａｉを生成する。

図１０に示すように、加算器１３１は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒに基づいて、領域Ａから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ａの１番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）を取得する。

加算器１３２は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｂの１番目のビット線を示す番号に、信号ａｉに含まれる加算値ゼロを加算して、領域Ｂから読み出されるべきデータに対応するビット線番号として、１番目のビット線の番号を得る。加算器１３２は、領域Ｂから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｂの１番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（１，０，０）を取得する。

加算器１３３は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｃの１番目のビット線を示す番号に、信号ａｉに含まれる加算値ゼロを２回、加算して、領域Ｃから読み出されるべきデータに対応するビット線番号として、１番目のビット線の番号を得る。加算器１３３は、領域Ｃから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｃの１番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（２，０，０）を取得する。

加算器１３４は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｄの１番目のビット線を示す番号に、信号ａｉに含まれる加算値ゼロを３回、加算して、領域Ｄから読み出されるべきデータに対応するビット線番号として、１番目のビット線の番号を得る。加算器１３４は、領域Ｄから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｄの１番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（３，０，０）を取得する。

以上により、（Ｘ，Ｙ，Ｚ）＝（０，０，０），（１，０，０），（２，０，０），（３，０，０）に対応する４ビットのデータが加算器１３１～１３４により取得される。加算器１３１～１３４は、これらのデータを制御部１１１に転送する。

図１０の右上に、元のデータ配列を表したキューブを示す。キューブを構成する個々のブロックには、図９における符号Ａ～Ｄに替えて、上記のように取得されたデータの位置が把握しやすいよう、Ｘ軸上、Ｙ軸上、及びＺ軸上における各データの配列位置を示す番号を付した。図１０の右上の図によれば、上記のように取得されたデータが、Ｘ軸方向に隣接する４ビットのデータであることが判る。

図１１は、本開示の実施形態２にかかる半導体記憶装置１におけるＹ軸方向に隣接する複数データの読み出し動作を示す図である。

図１１においても、各領域において読み出し動作の起点となるビット線番号が１番目のビット線であるものとする。図１１に示す加算器１３１～１３４の動作に先駆けて、上述した動作と同様の動作が行われる。

なお、図１１において、読み出し対象データはＹ軸方向に隣接するデータである。Ｙ軸方向に隣接するデータは、各領域におけるワード線上のアドレスが１つずつずれていく周期を有する。そこで、信号生成回路１１１ｂは、読み出し動作の起点となるビット線番号への加算値として１を含む信号ａｉを生成する。

図１１に示すように、加算器１３１は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒに基づいて、領域Ａから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ａの１番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）を取得する。

加算器１３２は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｂの１番目のビット線を示す番号に、信号ａｉに含まれる加算値１を加算して、領域Ｂから読み出されるべきデータに対応するビット線番号として、２番目のビット線の番号を得る。加算器１３２は、領域Ｂから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｂの２番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，１，０）を取得する。

加算器１３３は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｃの１番目のビット線を示す番号に、信号ａｉに含まれる加算値１を２回、加算して、領域Ｃから読み出されるべきデータに対応するビット線番号として、３番目のビット線の番号を得る。加算器１３３は、領域Ｃから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｃの３番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，２，０）を取得する。

加算器１３４は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｄの１番目のビット線を示す番号に、信号ａｉに含まれる加算値１を３回、加算して、領域Ｄから読み出されるべきデータに対応するビット線番号として、４番目のビット線の番号を得る。加算器１３４は、領域Ｄから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｄの４番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，３，０）を取得する。

以上により、（Ｘ，Ｙ，Ｚ）＝（０，０，０），（０，１，０），（０，２，０），（０，３，０）に対応する４ビットのデータが加算器１３１～１３４により取得される。加算器１３１～１３４は、これらのデータを制御部１１１に転送する。

図１１の右上に、元のデータ配列を表したキューブを示す。図１１の右上の図によれば、上記のように取得されたデータが、Ｙ軸方向に隣接する４ビットのデータであることが判る。

図１２は、本開示の実施形態２にかかる半導体記憶装置１におけるＺ軸方向に隣接する複数データの読み出し動作を示す図である。

図１２においても、各領域において読み出し動作の起点となるビット線番号が１番目のビット線であるものとする。図１２に示す加算器１３１～１３４の動作に先駆けて、上述した動作と同様の動作が行われる。

なお、図１２において、読み出し対象データはＺ軸方向に隣接するデータである。Ｚ軸方向に隣接するデータは、各領域におけるワード線上のアドレスが４つずつずれていく周期を有する。そこで、信号生成回路１１１ｂは、読み出し動作の起点となるビット線番号への加算値として４を含む信号ａｉを生成する。

図１２に示すように、加算器１３１は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒに基づいて、領域Ａから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ａの１番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）を取得する。

加算器１３２は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｂの１番目のビット線を示す番号に、信号ａｉに含まれる加算値４を加算して、領域Ｂから読み出されるべきデータに対応するビット線番号として、５番目のビット線の番号を得る。加算器１３２は、領域Ｂから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｂの５番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，０，１）を取得する。

加算器１３３は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｃの１番目のビット線を示す番号に、信号ａｉに含まれる加算値４を２回、加算して、領域Ｃから読み出されるべきデータに対応するビット線番号として、９番目のビット線の番号を得る。加算器１３３は、領域Ｃから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｃの９番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，０，２）を取得する。

加算器１３４は、カラムデコーダ１２１から取得したアドレス情報ａｄｄｒ及び信号ａｉに基づいて、領域Ｄの１番目のビット線を示す番号に、信号ａｉに含まれる加算値４を３回、加算して、領域Ｄから読み出されるべきデータに対応するビット線番号として、１３番目のビット線の番号を得る。加算器１３４は、領域Ｄから読み出されたデータ（Ｘ，Ｙ，Ｚ）＝（０，０，０）～（３，３，３）のうち、領域Ｄの１３番目のビット線に対応するデータ（Ｘ，Ｙ，Ｚ）＝（０，０，３）を取得する。

以上により、（Ｘ，Ｙ，Ｚ）＝（０，０，０），（０，０，１），（０，０，２），（０，０，３）に対応する４ビットのデータが加算器１３１～１３４により取得される。加算器１３１～１３４は、これらのデータを制御部１１１に転送する。

図１２の右上に、元のデータ配列を表したキューブを示す。図１２の右上の図によれば、上記のように取得されたデータが、Ｚ軸方向に隣接する４ビットのデータであることが判る。

実施形態２によれば、半導体記憶装置１は、３次元構造を有するデータについても、任意の次元方向に隣接するデータを１回のアドレス指定で一括して読み出すことができる。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。

［その他の実施形態］
上述の実施形態１～２において、２次元構造および３次元構造を有するデータをワード線上に１次元に配列する手法について説明した。しかしながら、これらのデータのワード線上への配列手法は上記に説明したものに限られない。３次元構造のデータの配列手法に関する一例として、図９とは異なる手法を図１３に示す。

図１３は、本開示の他の実施形態にかかる半導体記憶装置の記憶対象データの配列順を示す図である。図１３に示すように、３次元データを表すキューブを構成する個々のブロックには、図９とは異なる配置で符号Ａ～Ｄが付されている。例えば図１３に付された符号Ａ～Ｄにしたがって、各データを領域Ａ～Ｄに配列することによっても、任意の次元方向に読み出し可能なデータ構造とすることができる。

このように、元のデータをワード線上に配列する手法には様々なバリエーションが存在しうる。

上述の実施形態１～２において、２次元構造および３次元構造を有するデータについて、任意の次元方向に隣接するデータを読み出す手法について説明した。しかしながら、元のデータが４次元以上の多次元構造を有していてもよい。それぞれの次元方向に隣接するデータを、各領域に均等に振り分けたうえで、上記の加算器１３１～１３４により、信号ａｉに基づく演算を行わせることで、任意の次元方向に隣接するデータの読み出しが可能となる。

上述の実施形態１～２において、任意の次元方向に隣接するデータのワード線上のアドレスを加算器１３１～１３４により生成することとした。しかしながら、ワード線上のアドレスを減算器等の他の演算を行う演算回路によって生成してもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
多次元の構造を有するデータがワード線上に一次元に配列されたメモリセルアレイと、
前記メモリセルアレイから、任意の次元方向に隣接する複数のデータを１回のアドレス指定で読み出し可能なコントローラと、を備え、
前記コントローラは、
読み出し動作の起点となる前記ワード線上のアドレスを生成するアドレス生成回路と、
生成された前記アドレスに所定の演算を施して、読み出し対象の次元方向に隣接するデータの前記ワード線上のアドレスを生成する演算回路と、
前記演算に用いる値を含む信号を生成する信号生成回路と、を備える、
半導体記憶装置。
（２）
任意の次元方向に隣接する前記複数のデータは、所定の周期で前記ワード線上に配列される、
前記（１）に記載の半導体記憶装置。
（３）
前記信号生成回路は、
前記複数のデータの前記ワード線上における周期を含む信号を生成し、
前記演算回路は、
生成された前記アドレスに前記周期を用いた演算を施して、読み出し対象の次元方向に隣接する前記データの前記アドレスを生成する、
前記（２）に記載の半導体記憶装置。
（４）
前記演算回路は、前記値を前記アドレスに加算する加算回路である、
前記（１）乃至（３）のいずれかに記載の半導体記憶装置。
（５）
前記演算回路は、前記値を前記アドレスから減算する減算回路である、
前記（１）乃至（３）のいずれかに記載の半導体記憶装置。
（６）
前記データはｎビットのワード構成を有し、
第１の次元方向に隣接する複数のデータの前記ワード線上における周期は０であり、
前記第１の次元方向と直交する第２の次元方向に隣接する複数のデータの前記ワード線上における周期はｎである、
前記（２）に記載の半導体記憶装置。
（７）
前記データは２次元の構造を有する、
前記（６）に記載の半導体記憶装置。
（８）
前記第１の次元方向と前記第２の次元方向とに直交する第３の次元方向に隣接する複数のデータの前記ワード線上における周期は１である、
前記（６）に記載の半導体記憶装置。
（９）
前記データは３次元の構造を有する、
前記（８）に記載の半導体記憶装置。
（１０）
多次元の構造を有するデータがワード線上に一次元に配列されたメモリセルアレイから、任意の次元方向に隣接する複数のデータを１回のアドレス指定で読み出し可能なコントローラであって、
読み出し動作の起点となる前記ワード線上のアドレスを生成するアドレス生成回路と、
生成された前記アドレスに所定の演算を施して、読み出し対象の次元方向に隣接するデータの前記ワード線上のアドレスを生成する演算回路と、
前記演算に用いる値を含む信号を生成する信号生成回路と、を備える、
コントローラ。
（１１）
任意の次元方向に隣接する前記複数のデータは、所定の周期で前記ワード線上に配列される、
前記（１０）に記載のコントローラ。
（１２）
前記信号生成回路は、
前記複数のデータの前記ワード線上における周期を含む信号を生成し、
前記演算回路は、
生成された前記アドレスに前記周期を用いた演算を施して、読み出し対象の次元方向に隣接する前記データの前記アドレスを生成する、
前記（１１）に記載のコントローラ。
（１３）
前記演算回路は、前記値を前記アドレスに加算する加算回路である、
前記（１０）乃至（１２）のいずれかに記載のコントローラ。
（１４）
前記演算回路は、前記値を前記アドレスから減算する減算回路である、
前記（１０）乃至（１２）のいずれかに記載のコントローラ。
（１５）
前記データはｎビットのワード構成を有し、
第１の次元方向に隣接する複数のデータの前記ワード線上における周期は０であり、
前記第１の次元方向と直交する第２の次元方向に隣接する複数のデータの前記ワード線上における周期はｎである、
前記（１１）に記載のコントローラ。
（１６）
前記データは２次元の構造を有する、
前記（１５）に記載のコントローラ。
（１７）
前記第１の次元方向と前記第２の次元方向とに直交する第３の次元方向に隣接する複数のデータの前記ワード線上における周期は１である、
前記（１５）に記載のコントローラ。
（１８）
前記データは３次元の構造を有する、
前記（１７）に記載のコントローラ。
（１９）
多次元の構造を有するデータがワード線上に一次元に配列されたメモリセルアレイから、任意の次元方向に隣接する複数のデータを１回のアドレス指定で読み出す方法であって、
読み出し動作の起点となる前記ワード線上のアドレスを生成し、
生成された前記アドレスに所定の演算を施して、読み出し対象の次元方向に隣接するデータのアドレスを生成し、
読み出し対象の次元方向に関する値を含む信号を生成し、
生成された前記アドレスに前記値を用いた演算を施して、読み出し対象の次元方向に隣接するデータのアドレスを生成する、
方法。

１ 半導体記憶装置
１００ バンク
１０１ メモリセルアレイ
１１０ メモリコントローラ
１１１ 制御部
１１１ａ アドレス生成回路
１１１ｂ 信号生成回路
１２１ カラムデコーダ
１２２ ロウデコーダ
１２３ センスアンプ／ライトアンプ
１３１～１３４ 加算器
ＢＬ ビット線
ＭＣ 半導体記憶素子
ＷＬ ワード線

Claims (19)

1. 多次元の構造を有するデータがワード線上に一次元に配列されたメモリセルアレイと、
   前記メモリセルアレイから、任意の次元方向に隣接する複数のデータを１回のアドレス指定で読み出し可能なコントローラと、を備え、
   前記コントローラは、
   読み出し動作の起点となる前記ワード線上のアドレスを生成するアドレス生成回路と、
   生成された前記アドレスに所定の演算を施して、読み出し対象の次元方向に隣接するデータの前記ワード線上のアドレスを生成する演算回路と、
   前記演算に用いる値を含む信号を生成する信号生成回路と、を備える、
   半導体記憶装置。
2. 任意の次元方向に隣接する前記複数のデータは、所定の周期で前記ワード線上に配列される、
   請求項１に記載の半導体記憶装置。
3. 前記信号生成回路は、
   前記複数のデータの前記ワード線上における周期を含む信号を生成し、
   前記演算回路は、
   生成された前記アドレスに前記周期を用いた演算を施して、読み出し対象の次元方向に隣接する前記データの前記アドレスを生成する、
   請求項２に記載の半導体記憶装置。
4. 前記演算回路は、前記値を前記アドレスに加算する加算回路である、
   請求項１に記載の半導体記憶装置。
5. 前記演算回路は、前記値を前記アドレスから減算する減算回路である、
   請求項１に記載の半導体記憶装置。
6. 前記データはｎビットのワード構成を有し、
   第１の次元方向に隣接する複数のデータの前記ワード線上における周期は０であり、
   前記第１の次元方向と直交する第２の次元方向に隣接する複数のデータの前記ワード線上における周期はｎである、
   請求項２に記載の半導体記憶装置。
7. 前記データは２次元の構造を有する、
   請求項６に記載の半導体記憶装置。
8. 前記第１の次元方向と前記第２の次元方向とに直交する第３の次元方向に隣接する複数のデータの前記ワード線上における周期は１である、
   請求項６に記載の半導体記憶装置。
9. 前記データは３次元の構造を有する、
   請求項８に記載の半導体記憶装置。
10. 多次元の構造を有するデータがワード線上に一次元に配列されたメモリセルアレイから、任意の次元方向に隣接する複数のデータを１回のアドレス指定で読み出し可能なコントローラであって、
    読み出し動作の起点となる前記ワード線上のアドレスを生成するアドレス生成回路と、
    生成された前記アドレスに所定の演算を施して、読み出し対象の次元方向に隣接するデータの前記ワード線上のアドレスを生成する演算回路と、
    前記演算に用いる値を含む信号を生成する信号生成回路と、を備える、
    コントローラ。
11. 任意の次元方向に隣接する前記複数のデータは、所定の周期で前記ワード線上に配列される、
    請求項１０に記載のコントローラ。
12. 前記信号生成回路は、
    前記複数のデータの前記ワード線上における周期を含む信号を生成し、
    前記演算回路は、
    生成された前記アドレスに前記周期を用いた演算を施して、読み出し対象の次元方向に隣接する前記データの前記アドレスを生成する、
    請求項１１に記載のコントローラ。
13. 前記演算回路は、前記値を前記アドレスに加算する加算回路である、
    請求項１０に記載のコントローラ。
14. 前記演算回路は、前記値を前記アドレスから減算する減算回路である、
    請求項１０に記載のコントローラ。
15. 前記データはｎビットのワード構成を有し、
    第１の次元方向に隣接する複数のデータの前記ワード線上における周期は０であり、
    前記第１の次元方向と直交する第２の次元方向に隣接する複数のデータの前記ワード線上における周期はｎである、
    請求項１１に記載のコントローラ。
16. 前記データは２次元の構造を有する、
    請求項１５に記載のコントローラ。
17. 前記第１の次元方向と前記第２の次元方向とに直交する第３の次元方向に隣接する複数のデータの前記ワード線上における周期は１である、
    請求項１５に記載のコントローラ。
18. 前記データは３次元の構造を有する、
    請求項１７に記載のコントローラ。
19. 多次元の構造を有するデータがワード線上に一次元に配列されたメモリセルアレイから、任意の次元方向に隣接する複数のデータを１回のアドレス指定で読み出す方法であって、
    読み出し動作の起点となる前記ワード線上のアドレスを生成し、
    生成された前記アドレスに所定の演算を施して、読み出し対象の次元方向に隣接するデータのアドレスを生成し、
    読み出し対象の次元方向に関する値を含む信号を生成し、
    生成された前記アドレスに前記値を用いた演算を施して、読み出し対象の次元方向に隣接するデータのアドレスを生成する、
    方法。

Images