JP7421313B2 - Ceramic electronic components and their manufacturing method - Google Patents

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Description

本発明は、セラミック電子部品およびその製造方法に関する。 The present invention relates to a ceramic electronic component and a method for manufacturing the same.

携帯電話を代表とする高周波通信用システムにおいて、更なる機能性付与のために小型大容量の積層セラミックコンデンサなどのセラミック電子部品が用いられている（例えば、特許文献１，２参照）。 BACKGROUND ART Ceramic electronic components such as small and large-capacity multilayer ceramic capacitors are used in high-frequency communication systems, typified by mobile phones, to provide additional functionality (see, for example, Patent Documents 1 and 2).

特開２０１０－１５００８２号公報Japanese Patent Application Publication No. 2010-150082 特開２０１４－７１８７号公報Japanese Patent Application Publication No. 2014-7187

このようなセラミック電子部品では、誘電体層および内部電極層を薄層化することによって、高容量化を実現することができる。しかしながら、内部電極層を薄層化すると、内部電極層と外部電極との接触面積が低下し、外部電極に剥がれが生じるおそれがある。 In such ceramic electronic components, high capacitance can be achieved by thinning the dielectric layer and the internal electrode layer. However, when the internal electrode layer is made thinner, the contact area between the internal electrode layer and the external electrode decreases, and there is a risk that the external electrode may peel off.

本発明は、上記課題に鑑みなされたものであり、外部電極の剥がれを抑制することができるセラミック電子部品およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a ceramic electronic component that can suppress peeling of external electrodes and a method for manufacturing the same.

本発明に係るセラミック電子部品は、セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、前記２端面に形成された１対の外部電極と、を備え、前記１対の外部電極の少なくともいずれか一方に接触する誘電体部分において、主成分セラミックの平均結晶粒子径が２００ｎｍ以下であり、前記主成分セラミックの結晶粒子の粒径分布のＣＶ値が３８％未満であり、前記複数の内部電極層のそれぞれの厚みは、０．４５μｍ以下であることを特徴とする。 A ceramic electronic component according to the present invention includes a plurality of dielectric layers mainly made of ceramic and a plurality of internal electrode layers, which are alternately stacked, and the plurality of stacked internal electrode layers alternately face two layers. A dielectric comprising: a laminated chip formed to be exposed on an end face and having a substantially rectangular parallelepiped shape; and a pair of external electrodes formed on the two end faces, the dielectric being in contact with at least one of the pair of external electrodes. In the body part, the average crystal grain size of the main component ceramic is 200 nm or less, the CV value of the grain size distribution of the crystal grains of the main component ceramic is less than 38%, and the thickness of each of the plurality of internal electrode layers is , 0.45 μm or less.

上記セラミック電子部品において、前記誘電体部分は、前記積層チップにおいて、同じ端面に露出する内部電極層同士が異なる端面に露出する内部電極層を介さずに対向するエンドマージンにおける誘電体部分としてもよい。 In the ceramic electronic component, the dielectric portion may be a dielectric portion at an end margin in the multilayer chip, where internal electrode layers exposed on the same end face face each other without intervening an internal electrode layer exposed on different end faces. .

上記セラミック電子部品において、前記１対の外部電極は、下地層上にめっき層が形成された構造を有し、前記下地層の厚みは、１２．５μｍ以下としてもよい。 In the above ceramic electronic component, the pair of external electrodes has a structure in which a plating layer is formed on a base layer, and the thickness of the base layer may be 12.5 μm or less.

上記セラミック電子部品において、前記下地層は、スパッタ膜または化学蒸着膜としてもよい。 In the above ceramic electronic component, the base layer may be a sputtered film or a chemical vapor deposited film.

上記セラミック電子部品の前記誘電体層の断面において、前記主成分セラミックの結晶粒子の断面積に対する面積比で２％以上１０％以下のポアが前記結晶粒子内部に形成されていてもよい。 In a cross section of the dielectric layer of the ceramic electronic component, pores may be formed inside the crystal grains in an area ratio of 2% to 10% relative to the cross-sectional area of the crystal grains of the main component ceramic.

上記セラミック電子部品において、前記誘電体層の厚みは、０．５μｍ以下としてもよい。 In the ceramic electronic component, the dielectric layer may have a thickness of 0.5 μm or less.

本発明に係るセラミック電子部品の製造方法は、誘電体層グリーンシートと、内部電極形成用の金属導電ペーストと、を交互に積層し、積層された前記金属導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する第１工程と、前記セラミック積層体を焼成することで積層チップを形成する第２工程と、前記積層チップの２端面に１対の外部電極を形成する第３工程と、を含み、前記１対の外部電極の少なくともいずれか一方に接触する誘電体部分において、主成分セラミックの平均結晶粒子径が２００ｎｍ以下であり、前記主成分セラミックの結晶粒子の粒径分布のＣＶ値が３８％未満となるように、前記第２工程における焼成条件を調整し、前記積層チップにおいて、前記金属導電ペーストから形成される各内部電極層の厚みが０．４５μｍ以下であることを特徴とする。 A method for manufacturing a ceramic electronic component according to the present invention includes alternately laminating dielectric layer green sheets and metal conductive paste for forming internal electrodes, and alternately applying the laminated metal conductive paste to two opposing end surfaces. A first step of forming a substantially rectangular parallelepiped-shaped ceramic laminate by exposing the ceramic laminate, a second step of forming a laminate chip by firing the ceramic laminate, and a pair of external a third step of forming an electrode, in the dielectric portion that contacts at least one of the pair of external electrodes, the average crystal grain size of the main component ceramic is 200 nm or less; The firing conditions in the second step are adjusted so that the CV value of the grain size distribution of the crystal grains is less than 38%, and in the laminated chip, the thickness of each internal electrode layer formed from the metal conductive paste is 0. It is characterized by being .45 μm or less.

本発明に係るセラミック電子部品の製造方法は、誘電体層グリーンシートと、内部電極形成用の金属導電ペーストと、を交互に積層し、積層された前記金属導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する第１工程と、前記セラミック積層体の２端面に、外部電極形成用の金属導電ペーストを付着させて前記セラミック積層体とともに焼成することで、前記セラミック積層体から積層チップを形成し、前記外部電極形成用の金属導電ペーストから１対の外部電極を形成する第２工程と、を含み、前記１対の外部電極の少なくともいずれか一方に接触する誘電体部分において、主成分セラミックの平均結晶粒子径が２００ｎｍ以下であり、前記主成分セラミックの結晶粒子の粒径分布のＣＶ値が３８％未満となるように、前記第２工程における焼成条件を調整し、前記積層チップにおいて、前記金属導電ペーストから形成される各内部電極層の厚みが０．４５μｍ以下であることを特徴とする。 A method for manufacturing a ceramic electronic component according to the present invention includes alternately laminating dielectric layer green sheets and metal conductive paste for forming internal electrodes, and alternately applying the laminated metal conductive paste to two opposing end surfaces. A first step of forming a ceramic laminate having a substantially rectangular parallelepiped shape by exposing the ceramic laminate; and a step of attaching a metal conductive paste for forming external electrodes to two end surfaces of the ceramic laminate and firing it together with the ceramic laminate. , a second step of forming a laminated chip from the ceramic laminate and forming a pair of external electrodes from the metal conductive paste for forming external electrodes, the step of forming a laminated chip from the ceramic laminate, and forming a pair of external electrodes from the metal conductive paste for forming the external electrodes; The firing in the second step is performed such that in the contacting dielectric part, the average crystal grain size of the main component ceramic is 200 nm or less, and the CV value of the grain size distribution of the crystal grains of the main component ceramic is less than 38%. The laminated chip is characterized in that the thickness of each internal electrode layer formed from the metal conductive paste is 0.45 μm or less by adjusting the conditions.

本発明によれば、外部電極の剥がれを抑制することができるセラミック電子部品およびその製造方法を提供することができる。 According to the present invention, it is possible to provide a ceramic electronic component that can suppress peeling of external electrodes and a method for manufacturing the same.

積層セラミックコンデンサの部分断面斜視図である。FIG. 2 is a partial cross-sectional perspective view of a multilayer ceramic capacitor. 図１のＡ－Ａ線断面図である。FIG. 2 is a cross-sectional view taken along line AA in FIG. 1. 図１のＢ－Ｂ線断面図である。2 is a sectional view taken along line BB in FIG. 1. FIG. （ａ）はサイドマージンの断面の拡大図であり、（ｂ）はエンドマージンの断面の拡大図である。(a) is an enlarged cross-sectional view of the side margin, and (b) is an enlarged cross-sectional view of the end margin. 外部電極の断面図であり、図１のＡ－Ａ線の部分断面図である。2 is a cross-sectional view of an external electrode, and is a partial cross-sectional view taken along line AA in FIG. 1. FIG. （ａ）～（ｃ）は外部電極の近傍の拡大断面図である。(a) to (c) are enlarged cross-sectional views of the vicinity of external electrodes. 誘電体層におけるセラミック粒子を例示する図である。FIG. 3 is a diagram illustrating ceramic particles in a dielectric layer. 積層セラミックコンデンサの製造方法のフローを例示する図である。FIG. 3 is a diagram illustrating a flow of a method for manufacturing a multilayer ceramic capacitor. （ａ）および（ｂ）は積層工程を例示する図である。(a) and (b) are diagrams illustrating a lamination process. （ａ）および（ｂ）は実施例および比較例の結果を示す図である。(a) and (b) are diagrams showing the results of Examples and Comparative Examples.

以下、図面を参照しつつ、実施形態について説明する。 Hereinafter, embodiments will be described with reference to the drawings.

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。 (Embodiment)
FIG. 1 is a partially cross-sectional perspective view of a multilayer ceramic capacitor 100 according to an embodiment. FIG. 2 is a cross-sectional view taken along line AA in FIG. FIG. 3 is a sectional view taken along line BB in FIG. As illustrated in FIGS. 1 to 3, the multilayer ceramic capacitor 100 includes a multilayer chip 10 having a rectangular parallelepiped shape, and external electrodes 20a and 20b provided on two opposing end surfaces of the multilayer chip 10. Note that, of the four surfaces of the stacked chip 10 other than the two end surfaces, two surfaces other than the upper surface and the lower surface in the stacking direction are referred to as side surfaces. The external electrodes 20a and 20b extend on the top surface, bottom surface, and two side surfaces of the stacked chip 10 in the stacking direction. However, the external electrodes 20a and 20b are spaced apart from each other.

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。 The laminated chip 10 has a structure in which dielectric layers 11 containing a ceramic material functioning as a dielectric and internal electrode layers 12 are alternately laminated. The edges of each internal electrode layer 12 are exposed alternately on the end face where the external electrode 20a of the stacked chip 10 is provided and the end face where the external electrode 20b is provided. Thereby, each internal electrode layer 12 is alternately electrically connected to the external electrodes 20a and 20b. As a result, multilayer ceramic capacitor 100 has a structure in which a plurality of dielectric layers 11 are stacked with internal electrode layers 12 in between. Further, in the laminate of the dielectric layer 11 and the internal electrode layer 12, the internal electrode layer 12 is disposed as the outermost layer in the stacking direction, and the top and bottom surfaces of the laminate are covered with a cover layer 13. The cover layer 13 has a ceramic material as its main component. For example, the material of the cover layer 13 is the same as that of the dielectric layer 11 in the main component of ceramic material.

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。 The size of the multilayer ceramic capacitor 100 is, for example, 0.25 mm long, 0.125 mm wide, and 0.125 mm high, or 0.4 mm long, 0.2 mm wide, 0.2 mm high, or long. 0.6mm, width 0.3mm, height 0.3mm, or length 1.0mm, width 0.5mm, height 0.5mm, or length 3.2mm, width 1.6mm, height The length is 1.6 mm, or the length is 4.5 mm, the width is 3.2 mm, and the height is 2.5 mm, but the size is not limited to these.

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。 The internal electrode layer 12 has a base metal such as Ni (nickel), Cu (copper), Sn (tin) as a main component. As the internal electrode layer 12, noble metals such as Pt (platinum), Pd (palladium), Ag (silver), and Au (gold), or alloys containing these metals may be used. The dielectric layer 11 is mainly composed of, for example, a ceramic material having a perovskite structure represented by the general formula ABO3 . Note that the perovskite structure includes ABO 3-α that deviates from the stoichiometric composition. For example, the ceramic materials include BaTiO 3 (barium titanate), CaZrO 3 (calcium zirconate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), and Ba 1-xy that forms a perovskite structure. Ca x Sry Ti 1-z Zr z O 3 (0≦x≦1, 0≦y≦1, 0≦z≦1), etc. can be used.

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された２つの隣接する内部電極層１２が対向する領域である。 As illustrated in FIG. 2, the region where the internal electrode layer 12 connected to the external electrode 20a and the internal electrode layer 12 connected to the external electrode 20b face each other is a region in which capacitance occurs in the multilayer ceramic capacitor 100. . Therefore, this area is referred to as a capacity area 14. That is, the capacitive region 14 is a region where two adjacent internal electrode layers 12 connected to different external electrodes face each other.

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、容量を生じない領域である。 The region where the internal electrode layers 12 connected to the external electrode 20a face each other without interposing the internal electrode layer 12 connected to the external electrode 20b is referred to as an end margin 15. Further, the end margin 15 is also a region where the internal electrode layers 12 connected to the external electrode 20b face each other without interposing the internal electrode layer 12 connected to the external electrode 20a. That is, the end margin 15 is a region where internal electrode layers 12 connected to the same external electrode face each other without interposing the internal electrode layers 12 connected to a different external electrode. The end margin 15 is an area where no capacitance occurs.

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。 As illustrated in FIG. 3, in the stacked chip 10, the area from the two side surfaces of the stacked chip 10 to the internal electrode layer 12 is referred to as a side margin 16. That is, the side margin 16 is a region provided so as to cover the ends of the plurality of stacked internal electrode layers 12 extending toward the two side surfaces in the stacked structure.

図４（ａ）は、サイドマージン１６の断面の拡大図である。サイドマージン１６は、誘電体層１１と逆パターン層１７とが、容量領域１４における誘電体層１１と内部電極層１２との積層方向において交互に積層された構造を有する。容量領域１４の各誘電体層１１とサイドマージン１６の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とサイドマージン１６との段差が抑制される。 FIG. 4A is an enlarged cross-sectional view of the side margin 16. The side margin 16 has a structure in which dielectric layers 11 and reverse pattern layers 17 are alternately stacked in the stacking direction of the dielectric layers 11 and internal electrode layers 12 in the capacitive region 14 . Each dielectric layer 11 of the capacitive region 14 and each dielectric layer 11 of the side margin 16 are mutually continuous layers. According to this configuration, the difference in level between the capacitive region 14 and the side margin 16 is suppressed.

図４（ｂ）は、エンドマージン１５の断面の拡大図である。サイドマージン１６との比較において、エンドマージン１５では、積層される複数の内部電極層１２のうち、１つおきにエンドマージン１５の端面まで内部電極層１２が延在する。また、内部電極層１２がエンドマージン１５の端面まで延在する層では、逆パターン層１７が積層されていない。容量領域１４の各誘電体層１１とエンドマージン１５の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とエンドマージン１５との段差が抑制される。 FIG. 4(b) is an enlarged cross-sectional view of the end margin 15. In comparison with the side margin 16, in the end margin 15, every other internal electrode layer 12 extends to the end surface of the end margin 15 among the plurality of stacked internal electrode layers 12. Further, in the layer where the internal electrode layer 12 extends to the end surface of the end margin 15, the reverse pattern layer 17 is not laminated. Each dielectric layer 11 of the capacitive region 14 and each dielectric layer 11 of the end margin 15 are mutually continuous layers. According to this configuration, the difference in level between the capacitive region 14 and the end margin 15 is suppressed.

図５は、外部電極２０ａの断面図であり、図１のＡ－Ａ線の部分断面図である。なお、図５では、断面を表すハッチを省略している。図５で例示するように、外部電極２０ａは、下地層上にめっき層が形成された構造を有し、例えば、下地層２１上に、Ｃｕめっき層２２、Ｎｉめっき層２３およびＳｎめっき層２４が形成された構造を有する。下地層２１、Ｃｕめっき層２２、Ｎｉめっき層２３およびＳｎめっき層２４は、積層チップ１０の両端面から、積層方向の上面、下面および２つの側面に延在している。なお、図５では、外部電極２０ａについて例示しているが、外部電極２０ｂも同様の構造を有する。 FIG. 5 is a cross-sectional view of the external electrode 20a, and is a partial cross-sectional view taken along the line AA in FIG. Note that in FIG. 5, hatching representing the cross section is omitted. As illustrated in FIG. 5, the external electrode 20a has a structure in which a plating layer is formed on a base layer. For example, a Cu plating layer 22, a Ni plating layer 23, and a Sn plating layer 24 are formed on a base layer 21. It has a structure in which The base layer 21, the Cu plating layer 22, the Ni plating layer 23, and the Sn plating layer 24 extend from both end surfaces of the stacked chip 10 to the top surface, bottom surface, and two side surfaces in the stacking direction. Note that although FIG. 5 illustrates the external electrode 20a, the external electrode 20b also has a similar structure.

積層セラミックコンデンサ１００には、小型化・大容量化が求められている。そこで、誘電体層１１および内部電極層１２を薄層化し、積層数を多くすることが考えられる。この場合、小型化・大容量化が可能となる。しかしながら、内部電極層１２が薄層化すると、１層当たりの内部電極層１２と外部電極２０ａ，２０ｂとの接触面積が低下し、外部電極２０ａ，２０ｂに剥がれが生じるおそれがある。 The multilayer ceramic capacitor 100 is required to be smaller and have a larger capacity. Therefore, it is conceivable to make the dielectric layer 11 and the internal electrode layer 12 thinner and increase the number of laminated layers. In this case, it becomes possible to reduce the size and increase the capacity. However, when the internal electrode layer 12 becomes thinner, the contact area between the internal electrode layer 12 and the external electrodes 20a, 20b per layer decreases, and there is a risk that the external electrodes 20a, 20b may peel off.

特に、外部電極２０ａ，２０ｂが薄層化されている場合に、外部電極２０ａ，２０ｂの剥がれが生じやすくなる。例えば、内部電極層１２の厚みが０．５μｍ未満（例えば、０．４５μｍ以下、０．３μｍ以下、０．１μｍ以下など）で、下地層２１の厚みが１５μｍ未満（例えば、１２．５μｍ以下、１０μｍ以下、５μｍ以下など）の場合に、外部電極２０ａ，２０ｂの剥がれが生じやすくなる。特に、外部電極２０ａ，２０ｂを、共材やガラスを含まないスパッタ膜や化学蒸着膜とした場合に、外部電極２０ａ，２０ｂの剥がれが生じやすくなる。 In particular, when the external electrodes 20a, 20b are made thin, peeling of the external electrodes 20a, 20b is likely to occur. For example, the internal electrode layer 12 has a thickness of less than 0.5 μm (for example, 0.45 μm or less, 0.3 μm or less, 0.1 μm or less, etc.), and the base layer 21 has a thickness of less than 15 μm (for example, 12.5 μm or less, (10 μm or less, 5 μm or less), the external electrodes 20a, 20b are likely to peel off. In particular, when the external electrodes 20a, 20b are made of a sputtered film or a chemical vapor deposited film that does not contain a common material or glass, the external electrodes 20a, 20b are likely to peel off.

ここで、外部電極２０ａ，２０ｂと接触する誘電体部分（誘電体層１１および逆パターン層１７）の結晶粒子径と、外部電極２０ａ，２０ｂとの接合強度について検討する。図６（ａ）～図６（ｃ）は、外部電極２０ａの近傍の拡大断面図である。誘電体部分の結晶粒子のハッチは省略してある。 Here, the crystal grain size of the dielectric portions (dielectric layer 11 and reverse pattern layer 17) in contact with the external electrodes 20a, 20b and the bonding strength with the external electrodes 20a, 20b will be discussed. 6(a) to 6(c) are enlarged cross-sectional views of the vicinity of the external electrode 20a. Hatching for crystal grains in the dielectric portion is omitted.

図６（ａ）の例では、外部電極２０ａと接触する誘電体部分の結晶粒子径が比較的大きくなっている。この場合、当該誘電体部分と外部電極２０ａとの界面の隙間が大きくなるため、当該誘電体部分と外部電極２０ａとの接触面積が比較的小さくなる。したがって、外部電極２０ａの接合強度が小さくなり、外部電極２０ａに剥がれが生じるおそれがある。 In the example of FIG. 6(a), the crystal grain size of the dielectric portion that contacts the external electrode 20a is relatively large. In this case, since the gap at the interface between the dielectric portion and the external electrode 20a becomes large, the contact area between the dielectric portion and the external electrode 20a becomes relatively small. Therefore, the bonding strength of the external electrode 20a decreases, and there is a possibility that the external electrode 20a may peel off.

図６（ｂ）の例では、外部電極２０ａと接触する誘電体部分の結晶粒子の平均粒径が比較的小さいが、粒径分布がブロードで大粒子も含まれている。この場合、大粒子が外部電極２０ａと接触する場合には、当該誘電体部分と外部電極２０ａとの界面の隙間が大きくなるため、当該誘電体部分と外部電極２０ａとの接触面積が比較的小さくなる。したがって、外部電極２０ａの接合強度が小さくなり、外部電極２０ａに剥がれが生じるおそれがある。 In the example of FIG. 6(b), the average grain size of the crystal grains in the dielectric portion that contacts the external electrode 20a is relatively small, but the grain size distribution is broad and includes large grains. In this case, when large particles come into contact with the external electrode 20a, the gap at the interface between the dielectric part and the external electrode 20a becomes large, so the contact area between the dielectric part and the external electrode 20a is relatively small. Become. Therefore, the bonding strength of the external electrode 20a decreases, and there is a possibility that the external electrode 20a may peel off.

図６（ｃ）の例では、外部電極２０ａと接触する誘電体部分の結晶粒子の平均粒径が比較的小さいとともに、粒径分布がシャープになっている。この場合、大粒子数が少なくなるため、当該誘電体部分と外部電極２０ａとの接触面積が大きくなる。したがって、外部電極２０ａの接合強度が大きくなり、外部電極２０ａの剥がれが抑制される。 In the example of FIG. 6C, the average grain size of the crystal grains in the dielectric portion that contacts the external electrode 20a is relatively small, and the grain size distribution is sharp. In this case, since the number of large particles decreases, the contact area between the dielectric portion and the external electrode 20a increases. Therefore, the bonding strength of the external electrode 20a is increased, and peeling of the external electrode 20a is suppressed.

そこで、本実施形態に係る積層セラミックコンデンサ１００では、外部電極２０ａ，２０ｂと接触する誘電体部分（誘電体層１１および逆パターン層１７）の結晶粒子の平均粒径が小さく、かつ粒径分布がシャープになっている。具体的には、外部電極２０ａ，２０ｂと接触する誘電体部分の平均結晶粒子径は、２００ｎｍ以下であり、かつ結晶粒子の粒径分布のＣＶ値（標準偏差／平均結晶粒子径）が３８％未満である。この場合、平均結晶粒子径が十分に小さくなる。また、粒径分布が十分にシャープになる。したがって、外部電極２０ａ，２０ｂの接合強度が大きくなり、外部電極２０ａ，２０ｂの剥がれが抑制される。当該誘電体部分の平均結晶粒子径は、１８０ｎｍ以下であることが好ましく、１５０ｎｍ以下であることがより好ましい。また、ＣＶ値は、３５％以下であることが好ましく、３０％以下であることがより好ましい。 Therefore, in the multilayer ceramic capacitor 100 according to the present embodiment, the average grain size of the crystal grains in the dielectric portions (dielectric layer 11 and reverse pattern layer 17) in contact with the external electrodes 20a and 20b is small and the grain size distribution is small. It's sharp. Specifically, the average crystal grain size of the dielectric portion in contact with the external electrodes 20a, 20b is 200 nm or less, and the CV value (standard deviation/average crystal grain size) of the grain size distribution of the crystal grains is 38%. less than In this case, the average crystal grain size becomes sufficiently small. Moreover, the particle size distribution becomes sufficiently sharp. Therefore, the bonding strength of the external electrodes 20a, 20b is increased, and peeling of the external electrodes 20a, 20b is suppressed. The average crystal grain size of the dielectric portion is preferably 180 nm or less, more preferably 150 nm or less. Furthermore, the CV value is preferably 35% or less, more preferably 30% or less.

外部電極２０ａ，２０ｂと接触する誘電体部分の範囲は、外部電極２０ａ，２０ｂの近傍であれば特に限定されない。一例として、外部電極２０ａ，２０ｂと接触する誘電体部分の範囲は、エンドマージン１５における誘電体層１１および逆パターン層１７のことである。 The range of the dielectric portion that comes into contact with the external electrodes 20a, 20b is not particularly limited as long as it is in the vicinity of the external electrodes 20a, 20b. As an example, the range of the dielectric portion that contacts the external electrodes 20a and 20b is the dielectric layer 11 and the reverse pattern layer 17 at the end margin 15.

外部電極２０ａ，２０ｂと接触する誘電体部分の厚みは、例えば、１．０μｍ以下であり、０．８μｍ以下であり、０．５μｍ以下である。 The thickness of the dielectric portion in contact with the external electrodes 20a, 20b is, for example, 1.0 μm or less, 0.8 μm or less, and 0.5 μm or less.

なお、逆パターン層１７が設けられていない積層セラミックコンデンサ１００においては、外部電極２０ａ，２０ｂと接触する誘電体部分は、外部電極２０ａ，２０ｂの近傍の誘電体層１１のことであり、例えばエンドマージン１５における誘電体層１１のことである。 Note that in the multilayer ceramic capacitor 100 in which the reverse pattern layer 17 is not provided, the dielectric portion that comes into contact with the external electrodes 20a, 20b is the dielectric layer 11 near the external electrodes 20a, 20b, for example, the end portion. This refers to the dielectric layer 11 in the margin 15.

次に、容量領域１４における誘電体層１１の主成分セラミックの粒子内ポアに着目する。主成分セラミックの粒子内にポアが形成されていなければ、内部電極層間に電圧が印加されると、電歪による構造破壊が生じて耐圧性低下が生じやすくなる。特に、誘電体層１１の厚みが０．５μｍ以下の超薄層条件では、耐圧性低下が生じやすくなると考えられる。そこで、本実施形態においては、主成分セラミックの粒子内にポアを形成しておく。この構成により、内部電極層間に電圧が印加されても、電歪に起因する構造破壊が生じにくく、耐圧性低下が抑制される。 Next, attention will be paid to the intraparticle pores of the main component ceramic of the dielectric layer 11 in the capacitance region 14. If pores are not formed in the particles of the main component ceramic, when a voltage is applied between the internal electrode layers, structural breakdown occurs due to electrostriction, which tends to cause a decrease in voltage resistance. In particular, under conditions where the dielectric layer 11 is an ultra-thin layer with a thickness of 0.5 μm or less, it is considered that the breakdown voltage is likely to deteriorate. Therefore, in this embodiment, pores are formed within the particles of the main component ceramic. With this configuration, even if a voltage is applied between the internal electrode layers, structural breakdown due to electrostriction is less likely to occur, and a decrease in voltage resistance is suppressed.

図７は、誘電体層１１におけるセラミック粒子３０を例示する図である。図７で例示するように、誘電体層１１は、１以上のセラミック粒子３０を主成分として含んでいる。また、セラミック粒子３０は、内部に粒子内ポア４０を含んでいる。 FIG. 7 is a diagram illustrating ceramic particles 30 in the dielectric layer 11. As illustrated in FIG. 7, the dielectric layer 11 contains one or more ceramic particles 30 as a main component. Furthermore, the ceramic particles 30 include intraparticle pores 40 inside.

誘電体層１１のセラミック粒子３０の粒子内ポア４０の比率が小さすぎると、十分な耐圧性が得られないおそれがある。そこで、誘電体層１１のセラミック粒子３０の粒子内ポア４０の比率に下限を設けることが好ましい。具体的には、誘電体層１１の断面（例えば、積層方向の断面）において、各セラミック粒子３０の合計の断面積に対する面積比率で粒子内ポア４０の合計の断面積を２％以上とすることが好ましい。耐電圧性向上の観点から、当該比率は、５％以上であることがより好ましい。なお、面積比率は、誘電体層１１の断面のＴＥＭ画像から算出することができる。 If the ratio of intraparticle pores 40 in the ceramic particles 30 of the dielectric layer 11 is too small, there is a risk that sufficient pressure resistance may not be obtained. Therefore, it is preferable to set a lower limit on the ratio of intraparticle pores 40 in the ceramic particles 30 of the dielectric layer 11. Specifically, in the cross section of the dielectric layer 11 (for example, the cross section in the stacking direction), the total cross-sectional area of the intra-particle pores 40 should be 2% or more as an area ratio to the total cross-sectional area of each ceramic particle 30. is preferred. From the viewpoint of improving voltage resistance, the ratio is more preferably 5% or more. Note that the area ratio can be calculated from a TEM image of a cross section of the dielectric layer 11.

一方、誘電体層１１のセラミック粒子３０の粒子内ポア４０の比率が大きすぎると、誘電体層１１の構造自体が脆くなり、耐圧性が低下するおそれがある。そこで、誘電体層１１のセラミック粒子３０の粒子内ポア４０の比率に上限を設けることが好ましい。具体的には、誘電体層１１の断面（例えば、積層方向の断面）において、各セラミック粒子３０の合計の断面積に対する面積比率で粒子内ポア４０の合計の断面積を１０％以下とすることが好ましい。静電容量の低下を十分に抑制する観点から、当該比率は、７％以下であることがより好ましい。 On the other hand, if the ratio of the intraparticle pores 40 of the ceramic particles 30 of the dielectric layer 11 is too large, the structure of the dielectric layer 11 itself becomes brittle, and there is a risk that the pressure resistance will decrease. Therefore, it is preferable to set an upper limit on the ratio of intraparticle pores 40 in the ceramic particles 30 of the dielectric layer 11. Specifically, in the cross section of the dielectric layer 11 (for example, the cross section in the stacking direction), the total cross-sectional area of the intra-particle pores 40 should be 10% or less as an area ratio to the total cross-sectional area of each ceramic particle 30. is preferred. From the viewpoint of sufficiently suppressing a decrease in capacitance, the ratio is more preferably 7% or less.

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図８は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。 Next, a method for manufacturing the multilayer ceramic capacitor 100 will be described. FIG. 8 is a diagram illustrating a flow of a method for manufacturing the multilayer ceramic capacitor 100.

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１を構成するセラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。 (Raw material powder production process)
First, a dielectric material for forming the dielectric layer 11 is prepared. The A-site element and the B-site element contained in the dielectric layer 11 are usually contained in the dielectric layer 11 in the form of a sintered body of ABO 3 particles. For example, BaTiO 3 is a tetragonal compound having a perovskite structure and exhibits a high dielectric constant. This BaTiO 3 can generally be obtained by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate to synthesize barium titanate. Various methods are conventionally known for synthesizing the ceramic constituting the dielectric layer 11, such as a solid phase method, a sol-gel method, and a hydrothermal method. In this embodiment, any of these can be adopted.

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム）、Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホルミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが挙げられる。 A predetermined additive compound is added to the obtained ceramic powder depending on the purpose. Additive compounds include Mg (magnesium), Mn (manganese), V (vanadium), Cr (chromium), rare earth elements (Y (yttrium), Sm (samarium), Eu (europium), Gd (gadolinium), Tb ( oxides of Co (cobalt), Ni, Li (lithium), B (boron) , Na (sodium), K (potassium) and Si (silicon) oxides or glass.

本実施形態においては、好ましくは、まず誘電体層１１を構成するセラミックの粒子に添加化合物を含む化合物を混合して８２０～１１５０℃で仮焼を行う。続いて、得られたセラミック粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック粉末を調製する。例えば、セラミック粉末の平均粒子径は、誘電体層１１の薄層化の観点から、好ましくは１５０ｎｍ以下とする。また、セラミック粉末の粒径分布のＣＶ値（標準偏差／平均粒子径）を３０％以下とする。例えば、上記のようにして得られたセラミック粉末について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。 In this embodiment, preferably, first, a compound containing an additive compound is mixed with the ceramic particles constituting the dielectric layer 11, and then calcined at 820 to 1150°C. The resulting ceramic particles are then wet mixed with additive compounds, dried and ground to prepare a ceramic powder. For example, from the viewpoint of making the dielectric layer 11 thinner, the average particle diameter of the ceramic powder is preferably 150 nm or less. Further, the CV value (standard deviation/average particle diameter) of the particle size distribution of the ceramic powder is 30% or less. For example, the ceramic powder obtained as described above may be pulverized to adjust the particle size, if necessary, or may be combined with a classification process to adjust the particle size.

次に、エンドマージン１５およびサイドマージン１６を形成するための逆パターン材料を用意する。上記の誘電体材料の作製工程と同様の工程により得られたチタン酸バリウムのセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ，Ｍｎ，Ｖ，Ｃｒ，希土類元素(Ｙ,Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ,Ｈｏ,Ｅｒ，ＴｍおよびＹｂ)の酸化物、並びに、Ｃｏ，Ｎｉ，Ｌｉ，Ｂ，Ｎａ，ＫおよびＳｉの酸化物もしくはガラスが挙げられる。 Next, a reverse pattern material for forming the end margin 15 and side margin 16 is prepared. A predetermined additive compound is added depending on the purpose to ceramic powder of barium titanate obtained by a process similar to the process for producing the dielectric material described above. Additive compounds include Mg, Mn, V, Cr, oxides of rare earth elements (Y, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm and Yb), and Co, Ni, Li, B, Mention may be made of oxides of Na, K and Si or glasses.

本実施形態においては、好ましくは、まずエンドマージン１５およびサイドマージン１６を構成するセラミックの粒子に添加化合物を含む化合物を混合して８２０～１１５０℃で仮焼を行う。続いて、得られたセラミック粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック粉末を調製する。例えば、セラミック粉末の平均粒子径は、逆パターン層１７の薄層化の観点から、好ましくは１５０ｎｍ以下とする。また、セラミック粉末の粒径分布のＣＶ値（標準偏差／平均粒子径）を３８％以下とする。例えば、上記のようにして得られたセラミック粉末について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。 In this embodiment, preferably, first, a compound containing an additive compound is mixed with the ceramic particles constituting the end margin 15 and the side margin 16, and then calcined at 820 to 1150°C. The resulting ceramic particles are then wet mixed with additive compounds, dried and ground to prepare a ceramic powder. For example, the average particle size of the ceramic powder is preferably 150 nm or less from the viewpoint of making the reverse pattern layer 17 thinner. Further, the CV value (standard deviation/average particle diameter) of the particle size distribution of the ceramic powder is 38% or less. For example, the ceramic powder obtained as described above may be pulverized to adjust the particle size, if necessary, or may be combined with a classification process to adjust the particle size.

（積層工程）
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１を塗工して乾燥させる。 (Lamination process)
Next, a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer are added to the obtained dielectric material and wet-mixed. Using the obtained slurry, a strip-shaped dielectric green sheet 51 having a thickness of, for example, 0.8 μm or less is coated on a base material by, for example, a die coater method or a doctor blade method, and then dried.

次に、図９（ａ）で例示するように、誘電体グリーンシート５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の第１パターン５２を配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。なお、焼成後の内部電極層１２の厚みが０．４５μｍ以下となるように、第１パターン５２の厚みを調整する。 Next, as illustrated in FIG. 9(a), a metal conductive paste for forming internal electrodes containing an organic binder is printed on the surface of the dielectric green sheet 51 by screen printing, gravure printing, etc. to form internal electrodes. A first pattern 52 for the layer is arranged. Ceramic particles are added to the metal conductive paste as a co-material. Although the main component of the ceramic particles is not particularly limited, it is preferably the same as the main component ceramic of the dielectric layer 11. Note that the thickness of the first pattern 52 is adjusted so that the thickness of the internal electrode layer 12 after firing is 0.45 μm or less.

次に、逆パターン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、混練して逆パターン層用の逆パターンペーストを得る。誘電体グリーンシート５１上において、第１パターン５２が印刷されていない周辺領域に逆パターンペーストを印刷することで第２パターン５３を配置し、第１パターン５２との段差を埋める。これらの誘電体グリーンシート５１、第１パターン５２および第２パターン５３が、第１積層単位である。 Next, a binder such as ethyl cellulose and an organic solvent such as terpineol are added to the reverse pattern material and kneaded to obtain a reverse pattern paste for the reverse pattern layer. On the dielectric green sheet 51, the second pattern 53 is placed by printing a reverse pattern paste in the peripheral area where the first pattern 52 is not printed, and the difference in level between the second pattern 53 and the first pattern 52 is filled. These dielectric green sheets 51, first patterns 52, and second patterns 53 are the first laminated unit.

その後、基材から剥離した状態で、図９（ｂ）で例示するように、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、積層単位を交互に積層する。例えば、合計の積層数を１００～５００層とする。その後、積層した誘電体グリーンシート５１の積層体の上下にカバー層１３となるカバーシートを圧着することで、セラミック積層体を得る。 After that, in a state where it is peeled off from the base material, as illustrated in FIG. The laminated units are alternately laminated so that the edges are alternately exposed on both end faces in the transverse direction and are alternately drawn out to a pair of external electrodes 20a and 20b having different polarities. For example, the total number of laminated layers is 100 to 500 layers. Thereafter, cover sheets that will become the cover layer 13 are crimped onto the top and bottom of the stack of dielectric green sheets 51, thereby obtaining a ceramic stack.

（焼成工程）
このようにして得られたセラミック積層体を、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成することで、各化合物が焼結して粒成長する。このようにして、積層チップ１０が得られる。焼成工程においては、外部電極２０ａ，２０ｂと接触する誘電体部分の平均結晶粒子径が２００ｎｍ以下であり、かつ結晶粒子の粒径分布のＣＶ値が３８％未満となるように、焼成条件を調整する。焼成条件には、焼成温度、焼成温度での保持時間、昇温速度、降温速度、雰囲気などが含まれる。 (Firing process)
The ceramic laminate thus obtained is fired at 1100 to 1300°C for 10 minutes to 2 hours in a reducing atmosphere with an oxygen partial pressure of 10 -5 to 10 -8 atm, so that each compound is sintered. Grain growth. In this way, the laminated chip 10 is obtained. In the firing process, the firing conditions are adjusted so that the average crystal grain size of the dielectric portion in contact with the external electrodes 20a, 20b is 200 nm or less, and the CV value of the grain size distribution of the crystal grains is less than 38%. do. The firing conditions include firing temperature, holding time at the firing temperature, temperature increase rate, temperature decrease rate, atmosphere, and the like.

（再酸化処理工程）
その後、Ｎ２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。 (Re-oxidation treatment process)
Thereafter, reoxidation treatment may be performed at 600° C. to 1000° C. in an N 2 gas atmosphere.

（外部電極形成工程）
次に、積層チップ１０に外部電極２０ａ，２０ｂを形成する。例えば、スパッタリングなどの物理蒸着（ＰＶＤ）や、化学蒸着（ＣＶＤ）などによって、積層チップ１０の２端面に下地層２１を形成する。または、金属フィラー、ガラスフリット、バインダ、および溶剤を含む外部電極形成用の金属導電ペーストを積層チップ１０の２端面に塗布して焼き付けることで、下地層２１を形成してもよい。または、焼成前のセラミック積層体の２端面に外部電極形成用の金属導電ペーストを付着させてセラミック積層体と同時焼成することで、下地層２１を形成してもよい。下地層２１の形成後、めっき処理により、下地層２１に、Ｃｕめっき層２２、Ｎｉめっき層２３およびＳｎめっき層２４を形成する。 (External electrode formation process)
Next, external electrodes 20a and 20b are formed on the laminated chip 10. For example, the base layer 21 is formed on the two end surfaces of the stacked chip 10 by physical vapor deposition (PVD) such as sputtering, chemical vapor deposition (CVD), or the like. Alternatively, the base layer 21 may be formed by applying a metal conductive paste for forming external electrodes containing a metal filler, a glass frit, a binder, and a solvent to the two end surfaces of the laminated chip 10 and baking the paste. Alternatively, the base layer 21 may be formed by attaching a metal conductive paste for forming external electrodes to the two end faces of the ceramic laminate before firing and firing the same with the ceramic laminate. After forming the base layer 21, a Cu plating layer 22, a Ni plating layer 23, and a Sn plating layer 24 are formed on the base layer 21 by plating.

本実施形態に係る製造方法おいては、外部電極２０ａ，２０ｂと接触する誘電体部分の平均結晶粒子径が２００ｎｍ以下となり、かつ結晶粒子の粒径分布のＣＶ値が３８％未満となることから、平均結晶粒子径が十分に小さくなるとともに粒径分布が十分にシャープになる。したがって、外部電極２０ａ，２０ｂの接合強度が大きくなり、外部電極２０ａ，２０ｂの剥がれが抑制される。当該誘電体部分の平均結晶粒子径が１８０ｎｍ以下となるように焼成条件を調整することが好ましく、１５０ｎｍ以下となるように焼成条件を調整することがより好ましい。また、ＣＶ値が３５％以下となるように焼成条件を調整することが好ましく、３０％以下となるように焼成条件を調整することがより好ましい。 In the manufacturing method according to this embodiment, the average crystal grain size of the dielectric portion in contact with the external electrodes 20a, 20b is 200 nm or less, and the CV value of the grain size distribution of the crystal grains is less than 38%. , the average crystal grain size becomes sufficiently small and the grain size distribution becomes sufficiently sharp. Therefore, the bonding strength of the external electrodes 20a, 20b is increased, and peeling of the external electrodes 20a, 20b is suppressed. The firing conditions are preferably adjusted so that the average crystal grain size of the dielectric portion is 180 nm or less, and more preferably 150 nm or less. Further, it is preferable to adjust the firing conditions so that the CV value is 35% or less, and more preferably to adjust the firing conditions so that the CV value is 30% or less.

なお、本実施形態においては、逆パターン層１７に対応する第２パターン５３を印刷したが、それに限られない。例えば、誘電体グリーンシート５１上に、第１パターン５２を印刷し、第２パターンを印刷しなくてもよい。 Note that in this embodiment, the second pattern 53 corresponding to the reverse pattern layer 17 is printed, but the invention is not limited thereto. For example, the first pattern 52 may be printed on the dielectric green sheet 51, but the second pattern may not be printed.

なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。 Note that in each of the above embodiments, a multilayer ceramic capacitor has been described as an example of a ceramic electronic component, but the present invention is not limited thereto. For example, other electronic components such as varistors and thermistors may be used.

以下、実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。 Hereinafter, a multilayer ceramic capacitor according to an embodiment was manufactured and its characteristics were investigated.

（実施例１）
実施例１において、平均粒径が１５０ｎｍで粒度分布のＣＶ値が２５％のチタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。平均粒径が１５０ｎｍで粒度分布のＣＶ値が２５％のチタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して逆パターン材料を得た。 (Example 1)
In Example 1, additives were added to barium titanate powder having an average particle diameter of 150 nm and a CV value of particle size distribution of 25%, and the powder was sufficiently wet mixed and ground in a ball mill to obtain a dielectric material. Additives were added to barium titanate powder having an average particle diameter of 150 nm and a CV value of particle size distribution of 25%, and the mixture was sufficiently wet mixed and ground in a ball mill to obtain a reverse pattern material.

誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にて誘電体グリーンシート５１を作製した。得られた誘電体グリーンシート５１に金属導電ペーストの第１パターン５２を印刷した。逆パターン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターン用の逆パターンペーストを作製し、誘電体グリーンシート５１において第１パターン５２が印刷されていない領域に、第２パターン５３として印刷した。第１パターン５２および第２パターン５３が印刷された誘電体グリーンシート５１を４５１枚重ねた。誘電体グリーンシート５１の積層体の上下に、カバーシートを積層して熱圧着した。 A dielectric green sheet 51 was prepared using a doctor blade method by adding butyral as an organic binder and toluene and ethyl alcohol as a solvent to the dielectric material. A first pattern 52 of metal conductive paste was printed on the dielectric green sheet 51 obtained. A binder such as ethyl cellulose and an organic solvent such as terpineol are added to the reverse pattern material and kneaded in a roll mill to prepare a reverse pattern paste for the reverse pattern, and the first pattern 52 is formed on the dielectric green sheet 51. A second pattern 53 was printed in the unprinted area. 451 dielectric green sheets 51 on which the first pattern 52 and the second pattern 53 were printed were stacked. Cover sheets were laminated on top and bottom of the laminate of dielectric green sheets 51 and bonded by thermocompression.

その後、Ｎ２雰囲気で脱バインダ処理した。得られたセラミック積層体を還元雰囲気下（Ｏ２分圧：１０－５～１０－８ａｔｍ)、焼成温度１２６０℃で焼成して焼結体を得た。形状寸法は、長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであった。焼結体をＮ２雰囲気下８００℃の条件で再酸化処理を行った後、得られた積層チップ１０の両端面に、スパッタリングで下地層２１を形成した。その後、めっき処理によって、下地層２１上に、Ｃｕめっき層２２、Ｎｉめっき層２３およびＳｎめっき層２４を形成し、積層セラミックコンデンサ１００を得た。 Thereafter, the binder was removed in an N2 atmosphere. The obtained ceramic laminate was fired at a firing temperature of 1260° C. under a reducing atmosphere (O 2 partial pressure: 10 −5 to 10 −8 atm) to obtain a sintered body. The shape and dimensions were 1.0 mm in length, 0.5 mm in width, and 0.5 mm in height. After the sintered body was reoxidized at 800° C. in an N 2 atmosphere, base layers 21 were formed on both end faces of the obtained laminated chip 10 by sputtering. Thereafter, a Cu plating layer 22, a Ni plating layer 23, and a Sn plating layer 24 were formed on the base layer 21 by plating treatment, thereby obtaining a multilayer ceramic capacitor 100.

断面をＳＥＭ（走査型電子顕微鏡）で観察したところ、下地層２１の厚みは１２．１μｍであり、内部電極層１２の厚みは０．４３μｍであり、誘電体層１１の厚みは０．５３μｍであった。エンドマージン１５における誘電体部分の平均結晶粒子径は、１８３ｎｍであった。当該誘電体部分の粒度分布のＣＶ値は、２４％であった。結晶粒子径およびＣＶ値については、ＳＥＭで観察した断面像を用いて算出した。具体的には、２００個の結晶粒子が確認できるように、１万倍程度の倍率で観察したＳＥＭ像を用いた。 When the cross section was observed with an SEM (scanning electron microscope), the thickness of the base layer 21 was 12.1 μm, the thickness of the internal electrode layer 12 was 0.43 μm, and the thickness of the dielectric layer 11 was 0.53 μm. there were. The average crystal grain size of the dielectric portion in the end margin 15 was 183 nm. The CV value of the particle size distribution of the dielectric portion was 24%. The crystal particle diameter and CV value were calculated using a cross-sectional image observed by SEM. Specifically, a SEM image observed at a magnification of about 10,000 times was used so that 200 crystal particles could be confirmed.

（実施例２）
実施例２では、誘電体層１１が粒成長しないように、誘電体材料の微量添加物（希土類元素、Ｍｎ、Ｓｉ、Ｂａ）の量を増やした。その他の条件は、実施例１と同様とした。断面をＳＥＭで観察したところ、下地層２１の厚みは１２．３μｍであり、内部電極層１２の厚みは０．４４μｍであり、誘電体層１１の厚みは０．５５μｍであった。外部電極近傍の誘電体部分の平均結晶粒子径は、１５１ｎｍであった。当該誘電体部分の粒度分布のＣＶ値は、２６％であった。 (Example 2)
In Example 2, the amount of trace additives (rare earth elements, Mn, Si, Ba) in the dielectric material was increased to prevent grain growth in the dielectric layer 11. Other conditions were the same as in Example 1. When the cross section was observed by SEM, the thickness of the base layer 21 was 12.3 μm, the thickness of the internal electrode layer 12 was 0.44 μm, and the thickness of the dielectric layer 11 was 0.55 μm. The average crystal grain size of the dielectric portion near the external electrode was 151 nm. The CV value of the particle size distribution of the dielectric portion was 26%.

（実施例３）
実施例３では、誘電体材料および逆パターン材料において、平均粒径が１００ｎｍで粒度分布のＣＶ値が３５％のチタン酸バリウム粉末を用いた。その他の条件は、実施例１と同様とした。断面をＳＥＭで観察したところ、下地層２１の厚みは１２．５μｍであり、内部電極層１２の厚みは０．４３μｍであり、誘電体層１１の厚みは０．５４μｍであった。外部電極近傍の誘電体部分の平均結晶粒子径は、１３２ｎｍであった。当該誘電体部分の粒度分布のＣＶ値は、２９％であった。 (Example 3)
In Example 3, barium titanate powder having an average particle diameter of 100 nm and a CV value of particle size distribution of 35% was used in the dielectric material and the reverse pattern material. Other conditions were the same as in Example 1. When the cross section was observed by SEM, the thickness of the base layer 21 was 12.5 μm, the thickness of the internal electrode layer 12 was 0.43 μm, and the thickness of the dielectric layer 11 was 0.54 μm. The average crystal grain size of the dielectric portion near the external electrode was 132 nm. The CV value of the particle size distribution of the dielectric portion was 29%.

（実施例４）
実施例４では、誘電体材料および逆パターン材料において、平均粒径が１００ｎｍで粒度分布のＣＶ値が３５％のチタン酸バリウム粉末を用いた。また、誘電体層１１が粒成長しないように、誘電体材料の微量添加物（希土類元素、Ｍｎ、Ｓｉ、Ｂａ）の量を増やした。その他の条件は、実施例１と同様とした。断面をＳＥＭで観察したところ、下地層２１の厚みは１１．９μｍであり、内部電極層１２の厚みは０．４５μｍであり、誘電体層１１の厚みは０．５５μｍであった。外部電極近傍の誘電体部分の平均結晶粒子径は、１０１ｎｍであった。当該誘電体部分の粒度分布のＣＶ値は、３５％であった。 (Example 4)
In Example 4, barium titanate powder having an average particle size of 100 nm and a CV value of particle size distribution of 35% was used in the dielectric material and the reverse pattern material. Further, in order to prevent grain growth in the dielectric layer 11, the amount of trace additives (rare earth elements, Mn, Si, Ba) in the dielectric material was increased. Other conditions were the same as in Example 1. When the cross section was observed by SEM, the thickness of the base layer 21 was 11.9 μm, the thickness of the internal electrode layer 12 was 0.45 μm, and the thickness of the dielectric layer 11 was 0.55 μm. The average crystal grain size of the dielectric portion near the external electrode was 101 nm. The CV value of the particle size distribution of the dielectric portion was 35%.

（比較例１）
比較例１では、第１パターン５２を厚くし、積層数を４０１層とし、焼成温度を１２８０℃とした。その他の条件は、実施例１と同様とした。断面をＳＥＭで観察したところ、下地層２１の厚みは１９．１μｍであり、内部電極層１２の厚みは０．６１μｍであり、誘電体層１１の厚みは０．５５μｍであった。外部電極近傍の誘電体部分の平均結晶粒子径は、２０３ｎｍであった。当該誘電体部分の粒度分布のＣＶ値は、１９％であった。 (Comparative example 1)
In Comparative Example 1, the first pattern 52 was thickened, the number of laminated layers was 401, and the firing temperature was 1280°C. Other conditions were the same as in Example 1. When the cross section was observed by SEM, the thickness of the base layer 21 was 19.1 μm, the thickness of the internal electrode layer 12 was 0.61 μm, and the thickness of the dielectric layer 11 was 0.55 μm. The average crystal grain size of the dielectric portion near the external electrode was 203 nm. The CV value of the particle size distribution of the dielectric portion was 19%.

（比較例２）
比較例２では、焼成温度を１２８０℃とした。その他の条件は、実施例１と同様とした。断面をＳＥＭで観察したところ、下地層２１の厚みは１２．３μｍであり、内部電極層１２の厚みは０．４５μｍであり、誘電体層１１の厚みは０．５６μｍであった。外部電極近傍の誘電体部分の平均結晶粒子径は、２１０ｎｍであった。当該誘電体部分の粒度分布のＣＶ値は、２０％であった。 (Comparative example 2)
In Comparative Example 2, the firing temperature was 1280°C. Other conditions were the same as in Example 1. When the cross section was observed by SEM, the thickness of the base layer 21 was 12.3 μm, the thickness of the internal electrode layer 12 was 0.45 μm, and the thickness of the dielectric layer 11 was 0.56 μm. The average crystal grain size of the dielectric portion near the external electrode was 210 nm. The CV value of the particle size distribution of the dielectric portion was 20%.

（比較例３）
比較例３では、誘電体材料および逆パターン材料において、平均粒径が８０ｎｍで粒度分布のＣＶ値が３８％のチタン酸バリウム粉末を用いた。その他の条件は、実施例１と同様とした。断面をＳＥＭで観察したところ、下地層２１の厚みは１２．２μｍであり、内部電極層１２の厚みは０．４６μｍであり、誘電体層１１の厚みは０．５３μｍであった。外部電極近傍の誘電体部分の平均結晶粒子径は、９５ｎｍであった。当該誘電体部分の粒度分布のＣＶ値は、３８％であった。 (Comparative example 3)
In Comparative Example 3, barium titanate powder having an average particle diameter of 80 nm and a CV value of particle size distribution of 38% was used in the dielectric material and the reverse pattern material. Other conditions were the same as in Example 1. When the cross section was observed by SEM, the thickness of the base layer 21 was 12.2 μm, the thickness of the internal electrode layer 12 was 0.46 μm, and the thickness of the dielectric layer 11 was 0.53 μm. The average crystal grain size of the dielectric portion near the external electrode was 95 nm. The CV value of the particle size distribution of the dielectric portion was 38%.

（比較例４）
比較例４では、誘電体材料および逆パターン材料において、平均粒径が５０ｎｍで粒度分布のＣＶ値が４２％のチタン酸バリウム粉末を用いた。その他の条件は、実施例１と同様とした。断面をＳＥＭで観察したところ、下地層２１の厚みは１２．１μｍであり、内部電極層１２の厚みは０．４６μｍであり、誘電体層１１の厚みは０．５５μｍであった。外部電極近傍の誘電体部分の平均結晶粒子径は、７１ｎｍであった。当該誘電体部分の粒度分布のＣＶ値は、４９％であった。 (Comparative example 4)
In Comparative Example 4, barium titanate powder having an average particle diameter of 50 nm and a CV value of particle size distribution of 42% was used in the dielectric material and the reverse pattern material. Other conditions were the same as in Example 1. When the cross section was observed by SEM, the thickness of the base layer 21 was 12.1 μm, the thickness of the internal electrode layer 12 was 0.46 μm, and the thickness of the dielectric layer 11 was 0.55 μm. The average crystal grain size of the dielectric portion near the external electrode was 71 nm. The CV value of the particle size distribution of the dielectric portion was 49%.

（分析）
実施例１～４および比較例１～４の積層セラミックコンデンサについて、外部電極の剥がれの有無を確認した。外部電極に剥がれが確認されなければ合格「〇」と判定し、剥がれが確認されれば不合格「×」と判定した。図１０（ａ）に結果を示す。図１０（ａ）に示すように、実施例１～４のいずれにおいても、外部電極に剥がれは確認されなかった。これは、外部電極と接触する誘電体部分の平均結晶粒子径が２００ｎｍ以下となり、かつ結晶粒子の粒径分布のＣＶ値が３８％未満となったことで、外部電極の接合強度が大きくなったからであると考えられる。 (analysis)
The multilayer ceramic capacitors of Examples 1 to 4 and Comparative Examples 1 to 4 were checked for peeling of the external electrodes. If no peeling was observed on the external electrode, it was determined to be a pass "〇", and if peeling was confirmed, it was determined to be a fail "x". The results are shown in FIG. 10(a). As shown in FIG. 10(a), no peeling was observed in the external electrodes in any of Examples 1 to 4. This is because the average crystal grain size of the dielectric part that contacts the external electrode is 200 nm or less, and the CV value of the crystal grain size distribution is less than 38%, which increases the bonding strength of the external electrode. It is thought that.

これに対して、比較例２～４では、外部電極に剥がれが確認された。比較例２では、外部電極と接触する誘電体部分の平均結晶粒子径が２００ｎｍを上回り、当該誘電体部分と外部電極との接触面積が低下したからであると考えられる。比較例３，４では、当該誘電体部分の粒度分布のＣＶ値が３８％以上となり、粒度分布がブロードになったからであると考えられる。なお、比較例１で剥がれが確認されなかったのは、内部電極層１２を厚く形成したからであると考えられる。 On the other hand, in Comparative Examples 2 to 4, peeling was observed on the external electrodes. This is considered to be because in Comparative Example 2, the average crystal grain size of the dielectric portion in contact with the external electrode exceeded 200 nm, reducing the contact area between the dielectric portion and the external electrode. This is considered to be because in Comparative Examples 3 and 4, the CV value of the particle size distribution of the dielectric portion was 38% or more, and the particle size distribution became broad. Note that the reason why no peeling was observed in Comparative Example 1 is considered to be because the internal electrode layer 12 was formed thick.

次に、実施例１～４および比較例２～４の積層セラミックコンデンサについて、耐湿性試験を行った。耐湿性試験では、８５℃、８５％ＲＨの環境で１０００時間以上、４Ｖを印加した場合に故障が確認されたか否かを確認した。故障が確認されなければ合格「〇」と判定し、故障が確認されれば不合格「×」と判定した。図１０（ａ）に結果を示す。図１０（ａ）に示すように、実施例１～４のいずれにおいても耐湿性試験は合格と判定された。これは、外部電極に剥がれが生じなかったからであると考えられる。一方、比較例２～４では、耐湿性試験は不合格と判定された。これは、外部電極に剥がれが生じたからであると考えられる。 Next, a moisture resistance test was conducted on the multilayer ceramic capacitors of Examples 1 to 4 and Comparative Examples 2 to 4. In the humidity resistance test, it was determined whether or not failure was observed when 4V was applied for 1000 hours or more in an environment of 85° C. and 85% RH. If no failure was confirmed, it was determined to be a pass “〇”, and if a failure was confirmed, it was determined to be a failure “×”. The results are shown in FIG. 10(a). As shown in FIG. 10(a), all of Examples 1 to 4 were judged to have passed the moisture resistance test. This is considered to be because the external electrode did not peel off. On the other hand, in Comparative Examples 2 to 4, the moisture resistance test was determined to fail. This is thought to be due to peeling of the external electrode.

次に、実施例１～４および比較例１～４の積層セラミックコンデンサについて、容量（μＦ）を測定した。容量は、ＬＣＲメータにて、１ｋＨｚ－１Ｖｒｍｓで測定を行った。図１０（ａ）に結果を示す。図１０（ａ）に示すように、比較例１，３，４では、高い容量が得られなかった。比較例１では、内部電極層１２を厚く形成したために積層数が減少したからであると考えられる。比較例３，４では、誘電体部分の平均結晶粒子径が小さくなったからであると考えられる。 Next, the capacitance (μF) of the multilayer ceramic capacitors of Examples 1 to 4 and Comparative Examples 1 to 4 was measured. The capacity was measured using an LCR meter at 1 kHz-1 Vrms. The results are shown in FIG. 10(a). As shown in FIG. 10(a), high capacity was not obtained in Comparative Examples 1, 3, and 4. This is considered to be because in Comparative Example 1, the number of laminated layers was reduced because the internal electrode layer 12 was formed thickly. This is believed to be because the average crystal grain size of the dielectric portion was smaller in Comparative Examples 3 and 4.

次に、実施例１～４および比較例２～４の積層セラミックコンデンサについて、容量領域１４内の誘電体層１１における結晶粒子内のポア率を測定し、耐圧性試験を行った。誘電体層１１のセラミック粒子３０の粒子内ポア４０の比率を確認するため、ＴＥＭ観察を行い、撮影したＴＥＭ像写真を用いて、粒子内ポア４０の面積比率を算出した。耐圧試験では、２５℃で１Ｖから２００Ｖまで電圧を上げた際の故障電圧を測定した。実施例１～４および比較例２～４について、５０個のサンプルの５０％平均寿命（Ｖ）を測定し、ＢＤＶとした。結果を図１０（ｂ）に示す。図１０（ｂ）に示すように、実施例１～４では、ＢＤＶが３０Ｖを上回った。これは、ポア率を２％以上１０％以下としたことで、耐電圧が向上したからであると考えられる。比較例２～４では、ＢＤＶが３０Ｖを上回らなかった。これは、ポア率が２％以上１０％以下の範囲から外れたからであると考えられる。 Next, for the multilayer ceramic capacitors of Examples 1 to 4 and Comparative Examples 2 to 4, the pore ratio in the crystal grains in the dielectric layer 11 in the capacitance region 14 was measured, and a voltage resistance test was conducted. In order to confirm the ratio of the intra-particle pores 40 in the ceramic particles 30 of the dielectric layer 11, TEM observation was performed, and the area ratio of the intra-particle pores 40 was calculated using the photographed TEM image. In the withstand voltage test, the failure voltage was measured when the voltage was increased from 1V to 200V at 25°C. For Examples 1 to 4 and Comparative Examples 2 to 4, the 50% average lifespan (V) of 50 samples was measured and defined as BDV. The results are shown in FIG. 10(b). As shown in FIG. 10(b), in Examples 1 to 4, the BDV exceeded 30V. This is considered to be because the withstand voltage was improved by setting the pore ratio to 2% or more and 10% or less. In Comparative Examples 2 to 4, the BDV did not exceed 30V. This is considered to be because the pore ratio was outside the range of 2% to 10%.

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to these specific embodiments, and various modifications and variations can be made within the scope of the gist of the present invention as described in the claims. Changes are possible.

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン
１６ サイドマージン
１７ 逆パターン層
２０ａ，２０ｂ 外部電極
１００ 積層セラミックコンデンサ 10 Multilayer chip 11 Dielectric layer 12 Internal electrode layer 13 Cover layer 14 Capacitance region 15 End margin 16 Side margin 17 Reverse pattern layer 20a, 20b External electrode 100 Multilayer ceramic capacitor

Claims (7)

セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、
前記２端面に形成された１対の外部電極と、を備え、
前記１対の外部電極の少なくともいずれか一方に接触する誘電体部分において、主成分セラミックの平均結晶粒子径が２００ｎｍ以下であり、前記主成分セラミックの結晶粒子の粒径分布のＣＶ値が３８％未満であり、
前記複数の内部電極層のそれぞれの厚みは、０．４５μｍ以下であり、
前記誘電体層の断面において、前記主成分セラミックの結晶粒子の断面積に対する面積比で２％以上１０％以下のポアが前記結晶粒子の内部に形成されていることを特徴とするセラミック電子部品。 A plurality of dielectric layers containing ceramic as a main component and a plurality of internal electrode layers are alternately laminated, and the plurality of laminated internal electrode layers are alternately exposed at two opposing end surfaces, a stacked chip having a substantially rectangular parallelepiped shape;
a pair of external electrodes formed on the two end surfaces,
In the dielectric portion that contacts at least one of the pair of external electrodes, the average crystal grain size of the main component ceramic is 200 nm or less, and the CV value of the grain size distribution of the crystal grains of the main component ceramic is 38%. less than
The thickness of each of the plurality of internal electrode layers is 0.45 μm or less,
A ceramic electronic component characterized in that, in a cross section of the dielectric layer, pores are formed inside the crystal grains in an area ratio of 2% to 10% with respect to the cross-sectional area of the crystal grains of the main component ceramic. 前記誘電体部分は、前記積層チップにおいて、同じ端面に露出する内部電極層同士が異なる端面に露出する内部電極層を介さずに対向するエンドマージンにおける誘電体部分であることを特徴とする請求項１記載のセラミック電子部品。 The dielectric portion is a dielectric portion at an end margin in the multilayer chip where internal electrode layers exposed on the same end face face each other without intervening internal electrode layers exposed on different end faces. 1. Ceramic electronic component according to item 1. 前記１対の外部電極は、下地層上にめっき層が形成された構造を有し、
前記下地層の厚みは、１２．５μｍ以下であることを特徴とする請求項１または２に記載のセラミック電子部品。 The pair of external electrodes has a structure in which a plating layer is formed on a base layer,
The ceramic electronic component according to claim 1 or 2, wherein the thickness of the base layer is 12.5 μm or less. 前記下地層は、スパッタ膜または化学蒸着膜であることを特徴とする請求項３記載のセラミック電子部品。 4. The ceramic electronic component according to claim 3, wherein the underlayer is a sputtered film or a chemical vapor deposited film. 前記誘電体層の厚みは、０．５μｍ以下であることを特徴とする請求項１記載のセラミック電子部品。 2. The ceramic electronic component according to claim 1 , wherein the dielectric layer has a thickness of 0.5 μm or less. 誘電体グリーンシートと、内部電極形成用の金属導電ペーストと、を交互に積層し、積層された前記金属導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する第１工程と、
前記セラミック積層体を焼成することで積層チップを形成する第２工程と、
前記積層チップの２端面に１対の外部電極を形成する第３工程と、を含み、
前記１対の外部電極の少なくともいずれか一方に接触する誘電体部分において、主成分セラミックの平均結晶粒子径が２００ｎｍ以下であり、前記主成分セラミックの結晶粒子の粒径分布のＣＶ値が３８％未満となるように、前記第２工程における焼成条件を調整し、
前記積層チップにおいて、前記金属導電ペーストから形成される各内部電極層の厚みが０．４５μｍ以下であり、
前記誘電体グリーンシートから形成される誘電体層の断面において、前記主成分セラミックの結晶粒子の断面積に対する面積比で２％以上１０％以下のポアが前記結晶粒子の内部に形成されていることを特徴とするセラミック電子部品の製造方法。 A ceramic laminate having a substantially rectangular parallelepiped shape is obtained by alternately laminating dielectric green sheets and metal conductive paste for forming internal electrodes, and exposing the laminated metal conductive paste alternately to two opposing end surfaces. A first step of forming;
a second step of forming a laminate chip by firing the ceramic laminate;
a third step of forming a pair of external electrodes on two end surfaces of the laminated chip,
In the dielectric portion that contacts at least one of the pair of external electrodes, the average crystal grain size of the main component ceramic is 200 nm or less, and the CV value of the grain size distribution of the crystal grains of the main component ceramic is 38%. Adjust the firing conditions in the second step so that the
In the laminated chip, each internal electrode layer formed from the metal conductive paste has a thickness of 0.45 μm or less,
In a cross section of the dielectric layer formed from the dielectric green sheet, pores are formed inside the crystal grains in an area ratio of 2% to 10% with respect to the cross-sectional area of the crystal grains of the main component ceramic. A method for manufacturing a ceramic electronic component characterized by: 誘電体グリーンシートと、内部電極形成用の金属導電ペーストと、を交互に積層し、積層された前記金属導電ペーストを交互に対向する２端面に露出させることによって、略直方体形状のセラミック積層体を形成する第１工程と、
前記セラミック積層体の２端面に、外部電極形成用の金属導電ペーストを付着させて前記セラミック積層体とともに焼成することで、前記セラミック積層体から積層チップを形成し、前記外部電極形成用の金属導電ペーストから１対の外部電極を形成する第２工程と、を含み、
前記１対の外部電極の少なくともいずれか一方に接触する誘電体部分において、主成分セラミックの平均結晶粒子径が２００ｎｍ以下であり、前記主成分セラミックの結晶粒子の粒径分布のＣＶ値が３８％未満となるように、前記第２工程における焼成条件を調整し、
前記積層チップにおいて、前記金属導電ペーストから形成される各内部電極層の厚みが０．４５μｍ以下であり、
前記誘電体グリーンシートから形成される誘電体層の断面において、前記主成分セラミックの結晶粒子の断面積に対する面積比で２％以上１０％以下のポアが前記結晶粒子の内部に形成されていることを特徴とするセラミック電子部品の製造方法。 A ceramic laminate having a substantially rectangular parallelepiped shape is obtained by alternately laminating dielectric green sheets and metal conductive paste for forming internal electrodes, and exposing the laminated metal conductive paste alternately to two opposing end faces. A first step of forming;
A metal conductive paste for forming external electrodes is attached to two end faces of the ceramic laminate and fired together with the ceramic laminate to form a multilayer chip from the ceramic laminate, and a metal conductive paste for forming the external electrodes is formed from the ceramic laminate. a second step of forming a pair of external electrodes from the paste;
In the dielectric portion that contacts at least one of the pair of external electrodes, the average crystal grain size of the main component ceramic is 200 nm or less, and the CV value of the grain size distribution of the crystal grains of the main component ceramic is 38%. Adjust the firing conditions in the second step so that the
In the multilayer chip, each internal electrode layer formed from the metal conductive paste has a thickness of 0.45 μm or less,
In a cross section of the dielectric layer formed from the dielectric green sheet, pores are formed inside the crystal grains in an area ratio of 2% to 10% with respect to the cross-sectional area of the crystal grains of the main component ceramic. A method for manufacturing a ceramic electronic component characterized by:
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