JP7420273B2 - 過電流検出回路および駆動回路 - Google Patents

Description

本発明は、過電流検出回路および駆動回路に関する。

トランジスタ等のスイッチング素子を制御する駆動回路が知られている（例えば、特許文献１－５参照）。
特許文献１ 特開２００６－３２３９３号公報
特許文献２ 特開２０１５－５３７４９号公報
特許文献３ 特開２０１５－１３９２７１号公報
特許文献４ 特開平６－１２０７８７号公報
特許文献５ 国際公開第２０１９／０７７８９５号

解決しようとする課題

駆動回路においては、スイッチング素子に過電流が流れているか否かを、精度よく検出できることが好ましい。

一般的開示

上記課題を解決するために、本発明の一つの態様においては、スイッチング素子のターンオン時に流れる過電流を検出する過電流検出回路を提供する。過電流検出回路は、スイッチング素子に流れる主電流に応じた入力信号が、設定された検出閾値以上であるか否かを検出する主電流検出部を備えてよい。過電流検出回路は、主電流検出部における入力信号の波形および検出閾値の少なくとも一方を制御して、主電流検出部における比較条件を制御する条件制御部を備えてよい。条件制御部は、スイッチング素子がターンオンしてから第１期間が経過するまでの間、比較条件を第１条件に設定し、第１期間が経過してから、第２期間が経過するまでの間、比較条件を、第１条件よりも入力信号が検出閾値以上になりにくい第２条件に設定してよい。

条件制御部は、第２期間が経過した後、比較条件を、第２条件よりも入力信号が検出閾値以上になりやすい第３条件に設定してよい。

第１条件および第３条件が同一であってよい。第１条件は、第３条件よりも入力信号が検出閾値以上になりやすい条件であってよい。

第１期間は、短絡状態であるスイッチング素子がターンオンしてから、第１条件において入力信号が検出閾値に到達するまでの時間以上であってよい。

第２期間は、短絡状態でないスイッチング素子に流れる制御電流が定常値に収束するタイミングまでか、当該タイミングよりも遅くまで継続してよい。

条件制御部は、スイッチング素子に印加される制御電圧および制御電流の両方に基づいて、第２期間の長さを決定してよい。

条件制御部は、制御電流が電流閾値以上であり、且つ、制御電圧が電圧閾値より小さい期間を、第２期間としてよい。

条件制御部は、制御電流が電流閾値以上であるか否かを検出し、検出結果に応じた電流検出信号を出力する制御電流検出部を有してよい。条件制御部は、電流検出信号を、遅延させる遅延部を有してよい。

条件制御部は、制御電圧が電圧閾値以上であるか否かを検出し、検出結果に応じた電圧検出信号を出力する制御電圧検出部を有してよい。条件制御部は、電流検出信号と電圧検出信号が入力され、制御電流が電流閾値以上であり、且つ、制御電圧が電圧閾値より小さい場合に、比較条件を第２条件に設定し、制御電流が電流閾値より小さくなるか、または、制御電圧が電圧閾値以上となるかの少なくとも一方を満たした場合に、比較条件を第３条件に設定する論理演算部を有してよい。

過電流検出回路は、条件制御部が第３条件を設定した後に、スイッチング素子をターンオフさせる信号を検出するまでは、第３条件を維持させる条件維持部を備えてよい。

過電流検出回路は、論理演算部の検出結果に基づいて、入力信号の振幅を調整する振幅調整部を備えてよい。

制御電流検出部は、制御電流が通過する制御抵抗を有してよい。制御電流検出部は、制御抵抗の両端の電圧を比較して、比較結果に基づいて電流検出信号を出力する第１比較部を有してよい。

制御電圧検出部は、制御抵抗のいずれかの端部と、基準電位との間に直列に設けられ、制御電圧を分圧する第１分圧抵抗を有してよい。制御電圧検出部は、第１分圧抵抗により分圧された制御電圧と、電圧閾値とを比較する第２比較部を有してよい。

制御電流検出部は、制御抵抗の一方の端部と、基準電位との間に直列に設けられ、制御抵抗の一方の端部における電圧を分圧して第１比較部に入力する第２分圧抵抗を有してよい。制御電流検出部は、制御抵抗の他方の端部と、基準電位との間に直列に設けられ、制御抵抗の他方の端部における電圧を分圧して第１比較部に入力する第３分圧抵抗を有してよい。

第２分圧抵抗における抵抗比と、第３分圧抵抗における抵抗比が異なってよい。

過電流検出回路は、主電流検出部が、入力信号が検出閾値以上である旨の比較信号を、予め定められた期間継続して出力した場合に、スイッチング素子をターンオフする制御信号を出力するタイマー回路を備えてよい。

本発明の第２の態様においては、スイッチング素子のターンオン時に流れる過電流を検出する過電流検出回路を提供する。過電流検出回路は、スイッチング素子に流れる主電流に応じた入力信号が、設定された検出閾値以上であるか否かを検出する主電流検出部を備えてよい。過電流検出回路は、主電流検出部における入力信号の波形および検出閾値の少なくとも一方を制御して、主電流検出部における比較条件を制御する条件制御部を備えてよい。条件制御部は、スイッチング素子がターンオンした後において比較条件を第２条件に設定し、スイッチング素子に流れる制御電流が電流閾値以上であり、且つ、スイッチング素子に印加される制御電圧が電圧閾値以上となった場合に、比較条件を第２条件よりも入力信号が検出閾値以上になりやすい第３条件に設定してよい。

本発明の第３の態様においては、第１または第２の態様に係る過電流検出回路と、スイッチング素子をオン状態又はオフ状態に制御する制御回路とを備える駆動回路を提供する。

本発明の一つの実施形態に係る電力供給回路１００の一例を示す図である。 比較例における入力信号Ｖｓの波形および検出閾値Ｖｒｅｆを示す図である。 条件制御部５０の動作例を説明する図である。 条件制御部５０の他の動作例を説明する図である。 主電流検出部２０および条件制御部５０の一例を示す図である。 制御電流検出部７０および制御電圧検出部８０の一例を示す図である。 論理演算部６０の構成例を示す図である。 駆動回路１０の動作例を示すタイミングチャートである。 制御電流検出部７０の他の構成例を示す図である。 論理演算部６０の他の構成例を示す図である。 第２比較部６５の他の構成例を示す図である。 制御電流検出部７０の他の構成例を示す図である。 制御電流検出部７０の他の構成例を示す図である。 論理演算部６０の他の構成例を示す図である。 論理演算部６０の他の構成例を示す図である。 主電流検出部２０の他の構成例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する。また、１つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。

本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。

図１は、本発明の一つの実施形態に係る電力供給回路１００の一例を示す図である。電力供給回路１００は、負荷３００に電力を供給する。本例の電力供給回路１００は、スイッチング素子１３０、スイッチング素子１３１、駆動回路１１０、駆動回路１０および電源１４０を備える。

スイッチング素子１３０およびスイッチング素子１３１は、一例として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタであるが、これに限定されない。それぞれのスイッチング素子は、ゲート端子Ｇ、コレクタ端子Ｃ、エミッタ端子Ｅおよび電流センス端子ｓを有してよい。

本例のスイッチング素子１３０およびスイッチング素子１３１は、直列に接続されている。電源１４０は、直列に接続されたスイッチング素子１３０およびスイッチング素子１３１に電源電力を供給する。本例では、スイッチング素子１３０のコレクタ端子が電源１４０の高圧端子に接続されており、スイッチング素子１３１のコレクタ端子がスイッチング素子１３０のエミッタ端子に接続されている。また、スイッチング素子１３１のエミッタ端子は基準電位（本例では接地電位ＧＮＤ）に接続されている。

電力供給回路１００は、スイッチング素子１３０およびスイッチング素子１３１の接続点から、負荷３００に電力を供給する。スイッチング素子１３０およびスイッチング素子１３１は、互いに相補的にオンオフ状態が切り替わる。すなわち、一方のスイッチング素子がオン状態の場合、他方のスイッチング素子はオフ状態に制御される。これにより、負荷３００を電源１４０の高圧端子に接続するか、基準電位に接続するかを切り替える。

駆動回路１１０は、スイッチング素子１３０を制御してオン状態およびオフ状態を切り替える。本例の駆動回路１１０は、スイッチング素子１３０のゲート端子Ｇに入力する制御信号を生成する。駆動回路１１０は、駆動回路１０と同様の構成を有してよい。図１においては、駆動回路１１０の具体的な構成を省略している。

駆動回路１０は、スイッチング素子１３１を制御してオン状態およびオフ状態を切り替える。本例の駆動回路１０は、スイッチング素子１３１のゲート端子Ｇに入力する制御信号を生成する。

駆動回路１０は、入力回路１２、制御回路１４および過電流検出回路２００を有する。入力回路１２には、スイッチング素子１３１をオン状態またはオフ状態のいずれに制御すべきかを示す第１制御信号ＶＬｉｎが入力される。例えば第１制御信号ＶＬｉｎは、オン状態およびオフ状態に応じた論理値を示す信号である。

入力回路１２は、第１制御信号ＶＬｉｎに基づいて、第２制御信号ｉｎを生成して出力する。例えば入力回路１２は、第１制御信号ＶＬｉｎの波形を所定の周期でサンプリングして第２制御信号ｉｎを生成する。

制御回路１４は、第２制御信号ｉｎに基づいて、駆動信号ｄｒｖを生成して出力する。駆動信号ｄｒｖは、スイッチング素子１３１をオン状態にすべき期間では、スイッチング素子１３１の閾値電圧以上の電圧となり、スイッチング素子１３１をオフ状態にすべき期間では、当該閾値電圧より低い電圧となる信号である。スイッチング素子１３１のゲート端子Ｇには、駆動信号ｄｒｖに応じたゲート電圧Ｖｇが印加される。制御回路１４は、スイッチング素子１３１のゲート端子Ｇ等における寄生容量を充放電するためのゲート電流Ｉｇを、スイッチング素子１３１に供給する。

過電流検出回路２００は、スイッチング素子１３１に過大な主電流ＩＳが流れているか否かを検出する。主電流ＩＳは、負荷３００に流れる電流である。本例の主電流ＩＳは、スイッチング素子１３１のコレクタ電流である。過電流検出回路２００は、スイッチング素子１３１の電流センス端子ｓに流れるセンス電流Ｉｓを検出してよい。例えばセンス電流Ｉｓは、主電流ＩＳより小さく、且つ、主電流ＩＳに比例した電流である。センス電流Ｉｓは、主電流ＩＳの１／１００以下の電流値であってよい。センス電流Ｉｓの電流値を検出することで、主電流ＩＳの電流値を推定できる。過電流検出回路２００は、スイッチング素子１３１がターンオンした場合、すなわちオフ状態からオン状態に遷移した場合に、スイッチング素子１３１に過電流が流れているか否かを検出してよい。

過電流検出回路２００は、スイッチング素子１３１に過電流が流れていると判定した場合に、スイッチング素子１３１をオフ状態にするための遮断信号Ｖｔｈｏｃを制御回路１４に入力してよい。これにより、スイッチング素子１３１および他の回路を保護できる。また、過電流検出回路２００は、スイッチング素子１３１に過電流が流れていると判定した場合に、外部の回路にその旨を通知してもよい。

過電流検出回路２００は、条件制御部５０および主電流検出部２０を有する。主電流検出部２０は、スイッチング素子１３１に流れる主電流ＩＳに応じた入力信号が入力される。本例の入力信号は、センス電流Ｉｓ、または、センス電圧Ｖｓに応じた信号である。なおセンス電圧Ｖｓは、センス電流Ｉｓを電圧に変換した信号である。例えばセンス電流Ｉｓを所定の抵抗に流すことで、センス電流Ｉｓを電圧信号に変換できる。本明細書では、センス電圧Ｖｓを入力信号Ｖｓとして説明する。主電流検出部２０は、入力信号Ｖｓの値が、設定された検出閾値以上であるか否かを検出する。これにより、スイッチング素子１３１に過電流が流れているか否かを検出できる。

条件制御部５０は、主電流検出部２０における入力信号Ｖｓの波形、および、検出閾値の少なくとも一方を制御して、主電流検出部２０における比較条件を制御する。本例の条件制御部５０は、比較条件を制御する条件制御信号Ｓｍａｌｌを、主電流検出部２０に入力する。比較条件を制御することで、入力信号Ｖｓの値が検出閾値以上になりやすくし、または、なりにくくできる。例えば検出閾値を大きくし、または、入力信号Ｖｓの振幅を小さくすることで、入力信号Ｖｓの値は検出閾値以上になりにくくなる。また、検出閾値を小さくし、または、入力信号Ｖｓの振幅を大きくすることで、入力信号Ｖｓの値は検出閾値以上になりやすくなる。つまり、条件制御部５０は、主電流検出部２０が過電流を検出する感度を調整する。

本例の条件制御部５０は、スイッチング素子１３１がターンオンした後の所定の期間ごとに、主電流検出部２０における比較条件を変化させる。これにより、スイッチング素子１３１に過電流が流れているか否かを精度よく検出する。

図２は、比較例における入力信号Ｖｓの波形および検出閾値Ｖｒｅｆを示す図である。図２においては、スイッチング素子１３１が非短絡時の入力信号Ｖｓの波形を実線で示し、短絡時の入力信号Ｖｓの波形を破線で示している。なお短絡とは、例えばスイッチング素子１３０およびスイッチング素子１３１が同時にオン状態となることで、スイッチング素子１３１のコレクタ－エミッタ端子間に大きな電流が印加された状態である。

スイッチング素子１３１のゲート端子Ｇに所定のゲート電圧Ｖｇが印加されると、スイッチング素子１３１がターンオンする。図２においては、スイッチング素子１３１がターンオンした時刻をＴ０とする。スイッチング素子１３１のターンオン直後は、瞬間的にスイッチング素子１３１に大きな主電流ＩＳが流れる。このため、入力信号Ｖｓは瞬間的に大きな値になる。ターンオンから所定の期間が経過すると、主電流ＩＳは所定の値に収束し、入力信号Ｖｓも所定の値に収束する。本明細書では、スイッチング素子１３１がターンオンしてから、入力信号Ｖｓが所定の値に収束するまでの期間を過渡期間と称する場合がある。図２の例においては、時刻Ｔ０からＴ２までが過渡期間である。また、入力信号Ｖｓが所定の値に収束した後の期間を定常期間と称する場合がある。図２の例においては、時刻Ｔ２以降が定常期間である。

過渡期間においては、正常なスイッチング素子１３１（例えば、非短絡状態のスイッチング素子１３１）に対しても瞬間的に大きな主電流ＩＳが流れるので、入力信号Ｖｓが検出閾値Ｖｒｅｆを超えやすくなる。このため、過渡期間において、定常期間と同一の比較条件で過電流を検出していると、正常なスイッチング素子１３１であっても過電流を検出してしまう場合がある。

これに対し、過渡期間においては、定常期間よりも過電流を検出しにくい比較条件にすることが考えられる。例えば、過渡期間の検出閾値Ｖｒｅｆｂを、定常期間の検出閾値Ｖｒｅｆよりも高くすることが考えられる。これにより、正常なスイッチング素子１３１に対する過電流の誤検出を抑制できる。

一方で、過渡期間における過電流の検出感度を下げると、スイッチング素子１３１が短絡状態であることを検出しにくくなる。例えば、検出閾値Ｖｒｅｆｂが、短絡状態のスイッチング素子１３１に流れる過渡電流よりも大きいと、過渡期間においては短絡状態を検出できなくなる。このため、スイッチング素子１３１を遮断するタイミングが遅くなり、スイッチング素子１３１を適切に保護できない場合がある。

図３は、実施例に係る条件制御部５０の動作を説明する図である。条件制御部５０は、スイッチング素子１３１がターンオンしてから第１期間Ｔ０１（図３の例では期間Ｔ０－Ｔ１）が経過するまでの間、比較条件を第１条件に設定する。また、条件制御部５０は、第１期間Ｔ０１が経過してから、第２期間Ｔ１２（図３の例では期間Ｔ１－Ｔ２）が経過するまでの間、比較条件を第２条件に設定する。第２条件は、第１条件よりも入力信号Ｖｓが検出閾値Ｖｒｅｆ以上になりにくい条件である。

図３の例では、条件制御部５０は、第２期間Ｔ１２における入力信号Ｖｓの振幅を、第１期間Ｔ０１における入力信号Ｖｓの振幅よりも小さくする。入力信号Ｖｓの振幅とは、センス電流Ｉｓをセンス電圧Ｖｓに変換するときのゲインであってよい。より具体的には、センス電流Ｉｓを流す抵抗の抵抗値を調整することで、センス電圧Ｖｓ（入力信号Ｖｓ）のゲイン（すなわち振幅）を調整できる。条件制御部５０は、正常なスイッチング素子１３１の第２期間Ｔ１２における入力信号Ｖｓの最大値が、検出閾値Ｖｒｅｆの７０％以上、９０％以下となるように、入力信号Ｖｓの振幅を調整してよい。第２期間Ｔ１２における入力信号Ｖｓの振幅は、第１期間Ｔ０１における入力信号Ｖｓの振幅の５０％以上であってもよい。

本例では、第２期間Ｔ１２では過電流の検出感度を比較的に低くする。これにより、第２期間Ｔ１２における過電流の誤検出を抑制できる。また、第１期間Ｔ０１では過電流の検出感度を比較的に高くする。これにより、スイッチング素子１３１のターンオン直後の第１期間Ｔ０１においては過電流を高感度で検出できる。スイッチング素子１３１が短絡状態の場合、スイッチング素子１３１には大電流が印加されている。このため図２に示したように、スイッチング素子１３１のターンオン直後に、入力信号Ｖｓは急峻に立ち上がる。本例によれば、ターンオン直後の第１期間Ｔ０１における過電流の検出感度が高いので、短絡状態における過電流を検出しやすくなる。

第１期間Ｔ０１は、短絡状態にしたスイッチング素子１３１がターンオンしてから、第１条件において入力信号Ｖｓが検出閾値Ｖｒｅｆに到達するまでの時間以上であることが好ましい。第１期間Ｔ０１は、短絡状態にしたスイッチング素子１３１がターンオンしてから、入力信号Ｖｓが最大値Ｖｍａｘに達するまでの時間以上であってもよい。これにより、短絡状態における過電流を更に検出しやすくなる。

第２期間Ｔ１２は、短絡状態でないスイッチング素子１３１に流れる制御電流が定常値に収束するタイミング（図３の例では時刻Ｔ２）までか、当該タイミングよりも遅くまで継続することが好ましい。これにより、第２期間Ｔ１２における過電流の誤検出を更に抑制できる。第２期間Ｔ１２は、第１期間Ｔ０１よりも長くてよい。第２期間Ｔ１２は、第１期間Ｔ０１の２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。一例として第１期間Ｔ０１は、５００ｎｓ以上、２μｓ以下であり、第２期間Ｔ１２は、２μｓ以上、１０μｓ以下である。

条件制御部５０は、第２期間Ｔ１２が経過した後の第３期間Ｔ３０において、主電流検出部２０における比較条件を、第２条件よりも入力信号Ｖｓが検出閾値Ｖｒｅｆ以上になりやすい第３条件に設定する。本例において第３期間Ｔ３０は、定常期間である。つまり条件制御部５０は、第３期間Ｔ３０における過電流検出の感度を、第２期間Ｔ１２における過電流検出の感度よりも高くする。これにより、過渡期間である第２期間Ｔ１２における過電流の誤検出を抑制しつつ、第３期間Ｔ３０における過電流を精度よく検出できる。

本例において検出閾値Ｖｒｅｆは、各期間で同一であってよい。検出閾値Ｖｒｅｆは、スイッチング素子１３１の短絡時における入力信号Ｖｓの最大値Ｖｍａｘより小さい。また、検出閾値Ｖｒｅｆは、スイッチング素子１３１の第２条件での入力信号Ｖｓの、第２期間における最大値より大きくてよい。また、検出閾値Ｖｒｅｆは、第３期間において、スイッチング素子１３１の第３条件での入力信号Ｖｓの定常値よりも大きい。

第３条件は、第１条件と同一の条件であってよい。この場合、センス電流Ｉｓをセンス電圧Ｖｓに変換する抵抗を、第１条件および第３条件で共通化できる。他の例では、第３条件は第１条件と異なっていてもよい。一例として、第１条件は、第３条件よりも入力信号Ｖｓが検出閾値Ｖｒｅｆ以上になりやすい条件であってよい。つまり、第１期間Ｔ０１における過電流検出の感度は、第３期間Ｔ３０における過電流検出の感度よりも高くてよい。これにより、短絡状態における過電流を精度よく検出でき、短絡状態のスイッチング素子１３１、および、他の回路を保護しやすくなる。

図４は、条件制御部５０の他の動作例を説明する図である。本例の条件制御部５０は、各期間における検出閾値Ｖｒｅｆを変更することで、各期間における比較条件を第１条件、第２条件または第３条件に順次変更する。

本例の条件制御部５０は、第１期間Ｔ０１における検出閾値をＶｒｅｆ１に設定する。検出閾値Ｖｒｅｆ１は、スイッチング素子１３１の短絡時における入力信号Ｖｓの最大値Ｖｍａｘより小さい。

次に条件制御部５０は、第２期間Ｔ１２における検出閾値を、Ｖｒｅｆ１よりも大きいＶｒｅｆ２に設定する。検出閾値Ｖｒｅｆ２は、正常なスイッチング素子１３１の第２条件での入力信号Ｖｓの、第２期間における最大値より大きくてよい。

次に条件制御部５０は、第３期間Ｔ３０における検出閾値を、Ｖｒｅｆ２よりも小さいＶｒｅｆ３に設定する。検出閾値Ｖｒｅｆ３は、第３期間において、正常なスイッチング素子１３１の第３条件での入力信号Ｖｓの定常値よりも大きい。このように、検出閾値Ｖｒｅｆを調整することによっても、それぞれの期間における過電流の検出感度を調整できる。検出閾値Ｖｒｅｆ３は、検出閾値Ｖｒｅｆ１と同一であってよく、異なっていてもよい。一例として、検出閾値Ｖｒｅｆ１は、検出閾値Ｖｒｅｆ３よりも小さくてよい。この場合、短絡状態における過電流を精度よく検出でき、短絡状態のスイッチング素子１３１、および、他の回路を保護しやすくなる。

本例の条件制御部５０は、各期間における入力信号Ｖｓの振幅を調整しなくてよい。つまり、各期間において、センス電流Ｉｓをセンス電圧Ｖｓ（入力信号Ｖｓ）に変換するゲインは同一であってよい。他の例では、条件制御部５０は、各期間における入力信号Ｖｓの振幅と、検出閾値Ｖｒｅｆの両方を変更してもよい。つまり条件制御部５０は、図３に示した制御例と、図４に示した制御例とを組み合わせて実行してもよい。一例として条件制御部５０は、各期間における過電流検出の感度を、入力信号Ｖｓの振幅によって比較的に大きく調整し、検出閾値Ｖｒｅｆによって比較的に小さく調整してもよい。つまり、各期間における入力信号Ｖｓの振幅（すなわち、センス電流Ｉｓに対するゲイン）の比は、各期間における検出閾値Ｖｒｅｆの比よりも大きくてよい。検出閾値Ｖｒｅｆは比較的に精度よく調整できるので、過電流検出の感度を細かく調整できる。

図５は、主電流検出部２０および条件制御部５０の一例を示す図である。本例の主電流検出部２０は、比較回路２２、電源２６、抵抗２８、抵抗３０、振幅調整部３２、タイマー回路２４および保護素子３４を有する。

電源２６は、検出閾値Ｖｒｅｆを生成する。電源２６は可変電源であってよい。この場合、図４において説明したように、条件制御部５０は電源２６を制御することで、各期間の比較条件を設定してよい。

比較回路２２は、入力信号Ｖｓの電圧値と、検出閾値Ｖｒｅｆとを比較して、比較結果を出力する。例えば比較回路２２は、入力信号Ｖｓの電圧値が検出閾値Ｖｒｅｆ以上の場合にＨレベルを示す信号を出力し、入力信号Ｖｓの電圧値が検出閾値Ｖｒｅｆより小さい場合にＬレベルを示す信号を出力してよい。

保護素子３４は、比較回路２２に所定電圧以上の入力信号Ｖｓが入力されることを防ぐ。本例の保護素子３４は、比較回路２２において入力信号Ｖｓが入力される入力端子（＋）と、基準電位との間に逆方向接続されたツェナーダイオードである。保護素子３４は、入力信号Ｖｓが所定電圧以上となった場合に、当該入力端子（＋）と基準電位とを導通させる。これにより保護素子３４は比較回路２２を保護する。

抵抗２８および抵抗３０は、センス電流Ｉｓから入力信号Ｖｓを生成する。本例の抵抗２８および抵抗３０は、比較回路２２の入力端子（＋）と基準電位との間において直列に設けられている。抵抗２８および抵抗３０にはセンス電流Ｉｓが流れ、センス電流Ｉｓに応じた電圧（入力信号Ｖｓ）を生成する。

振幅調整部３２は、入力信号Ｖｓの振幅を変更する。本例の振幅調整部３２は、抵抗３０と並列に設けられており、振幅調整部３２を高抵抗化してセンス電流Ｉｓを抵抗３０に流すか、振幅調整部３２を低抵抗化してセンス電流Ｉｓを振幅調整部３２に流すかを切り替えるトランジスタである。振幅調整部３２のオン抵抗は、抵抗３０よりも十分に小さい。振幅調整部３２のオンオフを切り替えることで、センス電流Ｉｓが流れる合成抵抗の抵抗値を変更でき、入力信号Ｖｓの振幅を変更できる。条件制御部５０は、振幅調整部３２を制御することで、図３において説明したように各期間の比較条件を設定してよい。本例においては、２つの抵抗および１つのスイッチを用いる例を説明したが、より多くの抵抗およびスイッチを用いることで、センス電流Ｉｓが流れる合成抵抗の抵抗値を多様な値に変更でき、より多様な比較条件を設定できる。

タイマー回路２４は、比較回路２２が、入力信号Ｖｓが検出閾値以上である旨の比較信号を、予め定められた期間継続して出力した場合に過電流と判定して、スイッチング素子１３１をオフ状態にするための遮断信号Ｖｔｈｏｃを出力してよい。これにより、スイッチング素子１３１等を保護できる。また、タイマー回路２４を設けることで、ノイズ等により過電流を誤検出して、スイッチング素子１３１が遮断されることを抑制できる。

条件制御部５０は、制御電流検出部７０、制御電圧検出部８０および論理演算部６０を有する。制御電流検出部７０は、スイッチング素子１３１に流れる制御電流を検出する。本例の制御電流はゲート電流Ｉｇである。制御電流検出部７０は、制御電流が所定の電流閾値以上か否かを検出し、検出結果を示す電流検出信号Ｖｔｏｎを出力してよい。

制御電圧検出部８０は、スイッチング素子１３１に印加される制御電圧を検出する。本例の制御電圧は、駆動信号ｄｒｖの電圧、または、ゲート電圧Ｖｇである。制御電圧検出部８０は、制御電圧が所定の電圧閾値以上か否かを検出し、検出結果を示す電圧検出信号ｕｐを出力してよい。

論理演算部６０は、電流検出信号Ｖｔｏｎおよび電圧検出信号ｕｐに基づいて振幅制御信号Ｓｍａｌｌを出力する。振幅制御信号Ｓｍａｌｌは、振幅調整部３２のオンオフを切り替える信号であってよい。論理演算部６０は、電流検出信号Ｖｔｏｎおよび電圧検出信号ｕｐに基づいて、第１期間Ｔ０１、第２期間Ｔ１２、第３期間Ｔ３０の少なくとも一つの期間の開始タイミングおよび終了タイミングを検出してよい。

また、主電流検出部２０は、緩衝回路４０を更に有してよい。緩衝回路４０は、論理演算部６０が出力する振幅制御信号Ｓｍａｌｌを、振幅制御信号Ｓｍａｌｌ'に変換して、振幅調整部３２に入力する。緩衝回路４０が設けられていない場合、論理演算部６０が、振幅調整部３２に振幅制御信号Ｓｍａｌｌを入力してもよい。

緩衝回路４０は、第２期間Ｔ１２から第３期間Ｔ３０に移行する場合の、入力信号Ｖｓの変化を緩やかにする。例えば図３の例においては、第２期間Ｔ１２から第３期間Ｔ３０に移行する場合の入力信号Ｖｓは、第１期間Ｔ０１から第２期間Ｔ１２に移行する場合の入力信号Ｖｓよりも、緩やかに変化している。これにより、第２期間Ｔ１２から第３期間Ｔ３０に移行する場合の入力信号Ｖｓのアンダーシュートを抑制できる。

緩衝回路４０は、第２期間Ｔ１２から第３期間Ｔ３０に移行する場合の振幅制御信号Ｓｍａｌｌの高周波成分を低減した振幅制御信号Ｓｍａｌｌ'を生成してよい。本例の緩衝回路４０は、インバータ４１、ｐＭＯＳトランジスタ４５、ｎＭＯＳトランジスタ４２、容量４３および抵抗４４を有する。インバータ４１は、振幅制御信号Ｓｍａｌｌの論理パターン（すなわちＨレベルおよびＬレベルの遷移パターン）を反転した信号を出力する。

ｐＭＯＳトランジスタ４５、抵抗４４およびｎＭＯＳトランジスタ４２は、所定の高電位ｖｄｄと、接地電位との間に、この順番で直列に設けられている。容量４３は、ｎＭＯＳトランジスタ４２および抵抗４４の接続点と、接地電位との間に設けられている。また、ｐＭＯＳトランジスタ４５と抵抗４４との接続点における電位が、振幅制御信号Ｓｍａｌｌ'として、振幅調整部３２に入力されている。

本例によれば、振幅制御信号ＳｍａｌｌがＨレベルになると、ｐＭＯＳトランジスタ４５がオン状態となり、ｎＭＯＳトランジスタ４２がオフ状態となる。これにより緩衝回路４０は、高電位ｖｄｄに応じた振幅制御信号Ｓｍａｌｌ'を出力する。

また、振幅制御信号ＳｍａｌｌがＬレベルになると、ｐＭＯＳトランジスタ４５がオフ状態となり、ｎＭＯＳトランジスタ４２がオン状態となる。これにより緩衝回路４０は、接地電位に応じた振幅制御信号Ｓｍａｌｌ'を出力する。なお、ｎＭＯＳトランジスタ４２がオン状態となり、振幅制御信号Ｓｍａｌｌ'がＨレベルからＬレベルに遷移する場合に、振幅制御信号Ｓｍａｌｌ'の高周波成分が、容量４３を介して接地電位に流れる。これにより、第２期間Ｔ１２から第３期間Ｔ３０に移行する場合の振幅制御信号Ｓｍａｌｌ'の高周波成分を低減して、入力信号Ｖｓの変化を緩やかにできる。

図６は、制御電流検出部７０および制御電圧検出部８０の一例を示す図である。制御電流検出部７０は、制御抵抗７１、第１比較部７２および遅延部７３を有する。制御抵抗７１は、制御回路１４およびスイッチング素子１３１のゲート端子Ｇとの間に設けられ、制御電流（ゲート電流Ｉｇ）が通過する抵抗である。

第１比較部７２は、制御抵抗７１の両端の電圧を比較し、比較結果に基づいて電流検出信号を出力する。第１比較部７２は、制御抵抗７１の両端電圧が所定の電流閾値以上となった場合にＨレベルを示し、当該両端電圧が当該電流閾値より小さい場合にＬレベルを示す電流検出信号Ｖｔｏｎを出力してよい。これにより第１比較部７２は、制御電流が流れ始めたタイミング、すなわち、スイッチング素子１３１がターンオンした時刻Ｔ０を検出する。

遅延部７３は、第１比較部７２が出力する電流検出信号Ｖｔｏｎを、所定の遅延時間で遅延させて、論理演算部６０に出力する。遅延部７３における遅延時間は、第１期間Ｔ０１の長さ（Ｔ１－Ｔ０）と同一である。条件制御部５０は、スイッチング素子１３１に制御電流が流れ始めたことを検出してから、遅延部７３における遅延時間が経過するまでを第１期間Ｔ０１とする。遅延部７３の遅延時間の設定は、まず、スイッチング素子１３１の短絡時および非短絡時それぞれについての、入力信号Ｖｓの実測波形を取得する。そして、第１期間Ｔ０１の終点が、短絡時に入力信号Ｖｓが検出閾値Ｖｒｅｆとなるタイミングと、非短絡時に入力信号Ｖｓが検出閾値Ｖｒｅｆとなるタイミングとの間のタイミングとなるように設定する。

制御電圧検出部８０は、第１分圧抵抗８１、第１分圧抵抗８２および第２比較部６５を有する。第１分圧抵抗８１および第１分圧抵抗８２は、制御電圧を分圧した分圧信号ｄｅｔを出力する。本例の第１分圧抵抗８１および第１分圧抵抗８２は、第１比較部７２のいずれかの入力端子と、基準電位との間に直列に設けられている。図６の例では、第１分圧抵抗８１および第１分圧抵抗８２は、第１比較部７２において駆動信号ｄｒｖが入力される入力端子（＋）と、基準電位との間に設けられている。この場合、第１分圧抵抗８１および第１分圧抵抗８２は、駆動信号ｄｒｖを分圧して出力する。他の例では、第１分圧抵抗８１および第１分圧抵抗８２は、第１比較部７２においてゲート電圧Ｖｇが入力される入力端子（－）と、基準電位との間に設けられてもよい。この場合、第１分圧抵抗８１および第１分圧抵抗８２は、ゲート電圧Ｖｇを分圧して出力する。

第２比較部６５は、分圧信号ｄｅｔに基づいて、制御電圧が所定の電圧閾値以上か否かを検出する。第２比較部６５は、検出結果を示す電圧検出信号ｕｐを出力する。本例の第２比較部６５は、抵抗６４およびＭＯＳトランジスタ６８を有する。抵抗６４は、所定の高電位とＭＯＳトランジスタ６８との間に配置される。ＭＯＳトランジスタ６８は、抵抗６４と所定の低電位（例えば基準電位）との間に配置される。第２比較部６５は、ＭＯＳトランジスタ６８と抵抗６４との接続点６７における電位を、電圧検出信号ｕｐとして論理演算部６０に出力する。

ＭＯＳトランジスタ６８のゲート端子には、分圧信号ｄｅｔが入力される。分圧信号ｄｅｔがＭＯＳトランジスタ６８の閾値電圧以上の場合にＭＯＳトランジスタ６８はオン状態となる。この場合、接続点６７は基準電位に接続され、電圧検出信号ｕｐの電位はＬレベルとなる。分圧信号ｄｅｔがＭＯＳトランジスタ６８の閾値電圧より小さい場合、ＭＯＳトランジスタ６８はオフ状態となる。この場合、電圧検出信号ｕｐの電位はＨレベルとなる。

ＭＯＳトランジスタ６８の閾値電圧を調整することで、制御電圧が定常状態に近づいたことを検出できる。定常状態とは、スイッチング素子１３１をターンオフさせる駆動信号ｄｒｖを出力した後に、制御電圧が一定の値に収束した状態を指す。

図７は、論理演算部６０の構成例を示す図である。論理演算部６０は、スイッチング素子１３１に印加される制御電圧および制御電流の両方に基づいて、第２期間Ｔ１２の長さを決定する。論理演算部６０は、制御電圧および制御電流の少なくとも一方に基づいて、第１期間Ｔ０１の長さを決定してよく、第３期間Ｔ３０の長さを決定してもよい。本例の論理演算部６０は、論理積回路６２を有する。

論理積回路６２は、電流検出信号Ｖｔｏｎと、電圧検出信号ｕｐとの論理積である振幅制御信号Ｓｍａｌｌを、振幅調整部３２に出力する。これにより論理積回路６２は、電流検出信号Ｖｔｏｎと、電圧検出信号ｕｐとに基づいて、各期間の長さを制御する。例えば論理積回路６２は、電流検出信号Ｖｔｏｎと電圧検出信号ｕｐが入力され、制御電流が電流閾値以上であり、且つ、制御電圧が電圧閾値より小さい場合に、主電流検出部２０における比較条件を第２条件に設定して第２期間Ｔ１２を開始する。また、論理積回路６２は、制御電流が電流閾値より小さくなるか、または、制御電圧が電圧閾値以上となるかの少なくとも一方を満たした場合に、主電流検出部２０における比較条件を第２条件から第３条件に変更して、第３期間Ｔ３０を開始する。

図８は、駆動回路１０の動作例を示すタイミングチャートである。スイッチング素子１３１をターンオンさせる場合、第１制御信号ＶＬｉｎがＬレベルからＨレベルに遷移する。これに伴い、第２制御信号ｉｎもＬレベルからＨレベルに遷移する。また、駆動信号ｄｒｖもＬレベルからＨレベルに遷移する。

駆動信号ｄｒｖがＨレベルに遷移すると、スイッチング素子１３１のゲート容量等を充電するゲート電流Ｉｇが流れ、スイッチング素子１３１のゲート電圧Ｖｇが徐々に増加する。制御電流検出部７０は、ゲート電流Ｉｇが流れ始めたことを検知する（時刻Ｔ０）。また、制御電流検出部７０が出力する電流検出信号Ｖｔｏｎは、遅延部７３により、第１期間Ｔ０１の長さに応じて遅延する。このため電流検出信号Ｖｔｏｎは、時刻Ｔ０から遅延した時刻Ｔ１において、ＬレベルからＨレベルに遷移する。なお、時刻Ｔ０から時刻Ｔ１の第１期間Ｔ０１では、ゲート電圧Ｖｇが電圧閾値Ｖｒｅｆ４より小さいので、制御電圧検出部８０が出力する電圧検出信号ｕｐはＨレベルである。

論理演算部６０が出力する振幅制御信号Ｓｍａｌｌは、電流検出信号Ｖｔｏｎと、電圧検出信号ｕｐの論理積である。このため、第１期間Ｔ０１においては、振幅制御信号ＳｍａｌｌはＬレベルである。従って、図５に示した振幅調整部３２はオフ状態となり、入力信号Ｖｓの振幅は、抵抗２８および抵抗３０の合成抵抗値に応じた振幅（すなわち、第１条件の振幅）となる。

時刻Ｔ１において電流検出信号ＶｔｏｎがＨレベルに遷移すると、振幅制御信号ＳｍａｌｌもＨレベルに遷移する。従って、振幅調整部３２はオン状態となり、入力信号Ｖｓの振幅は、抵抗２８の抵抗値に応じた振幅（すなわち、第２条件の振幅）となる。これにより、第１期間Ｔ０１が終了し、第２期間Ｔ１２が開始する。

次に、ゲート電圧Ｖｇが電圧閾値Ｖｒｅｆ４以上になると（時刻Ｔ２）、電圧検出信号ｕｐがＬレベルに遷移する。従って、振幅調整部３２はオフ状態となり、入力信号Ｖｓの振幅は、抵抗２８および抵抗３０の合成抵抗値に応じた振幅（すなわち、第３条件＝第１条件の振幅）となる。これにより、第２期間Ｔ１２が終了し、第３期間Ｔ３０が開始する。

なお、電流検出信号Ｖｔｏｎだけに基づいて、第２期間Ｔ１２を規定することも考えられる。つまり、電流検出信号ＶｔｏｎがＨレベルの期間を第２期間Ｔ１２とすることも考えられる。一方で、ゲート電流Ｉｇが微小な場合、制御抵抗７１の両端電圧が小さくなり、ゲート電流Ｉｇの変化を検知できない場合がある。本例では、電流検出信号Ｖｔｏｎおよび電圧検出信号ｕｐの両方に基づいて第２期間Ｔ１２を規定している。つまり、条件制御部５０は、ゲート電流Ｉｇが電流閾値以上であり、且つ、ゲート電圧Ｖｇが電圧閾値Ｖｒｅｆ４より小さい期間を、第２期間とする。このため、ゲート電流Ｉｇが小さい場合であっても、第２期間Ｔ１２の終了（すなわち、過渡期間の終了）を精度よく検出できる。

本例によれば、第２期間Ｔ１２の過電流検出感度を低くしつつ、第１期間Ｔ０１の過電流検出感度を高く維持できる。このため、第１期間Ｔ０１における短絡時の過電流を検出でき、且つ、第２期間Ｔ１２における過電流の誤検出を抑制できる。また、第３期間Ｔ３０の過電流検出感度を高くできるので、定常状態における過電流を検出しやすくなる。

図９は、制御電流検出部７０の他の構成例を示す図である。本例の制御電流検出部７０は、図１から図８において説明したいずれかの態様の制御電流検出部７０の構成に加え、第２分圧抵抗７４、第２分圧抵抗７５および第３分圧抵抗７６を更に有する。第２分圧抵抗７４および第２分圧抵抗７５は、制御抵抗７１の一方の端部（図９では、制御回路１４側の端部）と、基準電位との間に直列に設けられ、制御抵抗７１の当該端部における電圧（図９では、駆動信号ｄｒｖの電圧）を分圧する。第２分圧抵抗７４および第２分圧抵抗７５は、分圧した電圧を、第１比較部７２の端子（図９では＋端子）に入力する。

また、第３分圧抵抗７６は、制御抵抗７１の他方の端部（図９では、スイッチング素子１３１側の端部）と、基準電位との間に、他の第３分圧抵抗と直列に設けられ、制御抵抗７１の当該端部における電圧（図９では、ゲート電圧Ｖｇ）を分圧する。図９の例では、第１分圧抵抗８１および第１分圧抵抗８２の合成抵抗が、他の第３分圧抵抗として機能する。つまり、第３分圧抵抗７６、第１分圧抵抗８１および第１分圧抵抗８２は、直列に接続されている。第３分圧抵抗７６は、分圧した電圧を、第１比較部７２の端子（図９では－端子）に入力する。また、第３分圧抵抗７６と、第１分圧抵抗８１との接続点の電圧が、第１比較部７２の－端子に印加されている。

本例によれば、制御抵抗７１の両端の電圧のそれぞれを所定の抵抗比で分圧して、第１比較部７２に入力できる。このため、第１比較部７２の電源電圧が、駆動信号ｄｒｖよりも小さい場合であっても、第１比較部７２は、制御抵抗７１の両端の電圧を検出できる。

それぞれの分圧抵抗は、制御抵抗７１よりも十分大きな抵抗値を有することが好ましい。分圧抵抗の抵抗値は、制御抵抗７１の１０００倍以上であってよく、１００００倍以上であってもよい。これにより、分圧抵抗を設けたことによる、ゲート電流Ｉｇへの影響を低減できる。

第１分圧抵抗８１、第１分圧抵抗８２、第２分圧抵抗７４、第２分圧抵抗７５、第３分圧抵抗７６の抵抗値を、Ｒ８１、Ｒ８２、Ｒ７４、Ｒ７５、Ｒ７６とする。第２分圧抵抗７４と第２分圧抵抗７５の抵抗比（Ｒ７４／Ｒ７５）は、第３分圧抵抗７６の抵抗比（本例では、Ｒ７６／（Ｒ８１＋Ｒ８２））とわずかに異なっていることが好ましい。これにより、第１比較部７２をヒステリシス動作させることができ、第１比較部７２の出力を安定化できる。当該抵抗比の差異は、１０％以下であってよい。

図１０は、論理演算部６０の他の構成例を示す図である。本例の論理演算部６０は、図１から図９において説明したいずれかの態様の論理演算部６０の構成に加えて、条件維持部６１を更に有する。条件維持部６１は、条件制御部５０が、主電流検出部２０に第３条件を設定した後に、スイッチング素子１３１をターンオフさせる信号を検出するまでは、第３条件を維持させる。本例の条件維持部６１は、スイッチング素子１３１をターンオフさせる信号として第２制御信号ｉｎを検出するが、第２制御信号ｉｎに代えて、第１制御信号ＶＬｉｎ、駆動信号ｄｒｖ等を検出してもよい。

本例の条件維持部６１は、第２制御信号ｉｎの反転信号がセット端子Ｓに入力され、電圧検出信号ｕｐの反転信号がリセット端子Ｒに入力され、出力端子Ｑが論理積回路６２の入力端に接続されるセットリセットラッチ回路である。つまり、条件維持部６１は、第２制御信号ｉｎがＬレベルに遷移してから、電圧検出信号ｕｐがＬレベルに遷移するまで、論理積回路６２にＨレベルを出力する。他の期間においては、条件維持部６１は、論理積回路６２にＬレベルを出力して、条件制御信号ＳｍａｌｌをＬレベルに固定する。

条件維持部６１を設けることで、第３期間Ｔ３０が開始した後に、ノイズ等により第２期間Ｔ１２を誤って開始することを抑制できる。このため、第３期間Ｔ３０における過電流を精度よく検出できる。

図１１は、第２比較部６５の他の構成例を示す図である。本例の第２比較部６５は、＋端子に電圧閾値Ｖｒｅｆ４が入力され、－端子に分圧信号ｄｅｔが入力され、電圧閾値Ｖｒｅｆ４および分圧信号ｄｅｔの差分に応じた電圧検出信号ｕｐを出力する比較回路である。このような構成によっても、電圧検出信号ｕｐを生成できる。図１１に示した第２比較部６５は、本明細書のそれぞれの実施例に適用できる。

図１２は、制御電流検出部７０の他の構成例を示す図である。本例の制御電流検出部７０は、遅延部７３を有さない点で、図６に示した制御電流検出部７０と相違する。他の構成は、図６の例と同様である。本例の制御電流検出部７０を用いる場合、論理演算部６０等の後段の回路が遅延部７３を有してよい。

図１３は、制御電流検出部７０の他の構成例を示す図である。本例の制御電流検出部７０は、遅延部７３を有さない点で、図９に示した制御電流検出部７０と相違する。他の構成は、図９の例と同様である。本例の制御電流検出部７０を用いる場合、論理演算部６０等の後段の回路が遅延部７３を有してよい。

図１４は、論理演算部６０の他の構成例を示す図である。本例の論理演算部６０は、論理積回路６２の出力を遅延させる遅延部７３を有する点で、図７の論理演算部６０と相違する。本例の論理演算部６０は、図１２または図１３において説明した制御電流検出部７０と組み合わせて用いる。遅延部７３の遅延量は、第１期間Ｔ０１の長さと同一である。このような構成によっても、図１から図１１の例と同様に、各期間における主電流検出部２０における比較条件を設定できる。

図１５は、論理演算部６０の他の構成例を示す図である。本例の論理演算部６０は、論理積回路６２の出力を遅延させる遅延部７３を有する点で、図１０の論理演算部６０と相違する。本例の論理演算部６０は、図１２または図１３において説明した制御電流検出部７０と組み合わせて用いる。遅延部７３の遅延量は、第１期間Ｔ０１の長さと同一である。このような構成によっても、図１から図１１の例と同様に、各期間における主電流検出部２０における比較条件を設定できる。

図１６は、主電流検出部２０の他の構成例を示す図である。本例の主電流検出部２０は、抵抗２８を有さない点で、図５に示した主電流検出部２０と相違する。他の構成は、図５の例と同様である。

本例においては、振幅調整部３２がオフ状態の場合（第１条件および第３条件）、入力信号Ｖｓの振幅は、ゲート電流Ｉｇと抵抗３０の抵抗値により定まる。一方で、振幅調整部３２がオン状態の場合（第２条件）、入力信号Ｖｓの振幅は、ゲート電流Ｉｇと振幅調整部３２のオン抵抗により定まる。振幅調整部３２のオン抵抗は、半導体基板に注入する不純物濃度等により調整できる。このような構成によっても、各期間における入力信号Ｖｓの振幅を調整できる。なお、図５の例と同様に、主電流検出部２０は、緩衝回路４０を有してよく、有していなくてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

１０・・・駆動回路、１２・・・入力回路、１４・・・制御回路、２０・・・主電流検出部、２２・・・比較回路、２４・・・タイマー回路、２６・・・電源、２８・・・抵抗、３０・・・抵抗、３２・・・振幅調整部、３４・・・保護素子、４０・・・緩衝回路、４１・・・インバータ、４２・・・ｎＭＯＳトランジスタ、４３・・・容量、４４・・・抵抗、４５・・・ｐＭＯＳトランジスタ、５０・・・条件制御部、６０・・・論理演算部、６１・・・条件維持部、６２・・・論理積回路、６４・・・抵抗、６５・・・第２比較部、６７・・・接続点、６８・・・ＭＯＳトランジスタ、７０・・・制御電流検出部、７１・・・制御抵抗、７２・・・第１比較部、７３・・・遅延部、７４、７５・・・第２分圧抵抗、７６・・・第３分圧抵抗、８０・・・制御電圧検出部、８１、８２・・・第１分圧抵抗、１００・・・電力供給回路、１１０・・・駆動回路、１３０、１３１・・・スイッチング素子、１４０・・・電源、２００・・・過電流検出回路、３００・・・負荷

Claims (17)

1. スイッチング素子のターンオン時に流れる過電流を検出する過電流検出回路であって、
   前記スイッチング素子に流れる主電流に応じた入力信号が、設定された検出閾値以上であるか否かを検出する主電流検出部と、
   前記主電流検出部における前記入力信号の波形および前記検出閾値の少なくとも一方を制御して、前記主電流検出部における比較条件を制御する条件制御部と
   を備え、
   前記条件制御部は、前記スイッチング素子がターンオンしてから第１期間が経過するまでの間、前記比較条件を第１条件に設定し、前記第１期間が経過してから、第２期間が経過するまでの間、前記比較条件を、前記第１条件よりも前記入力信号が前記検出閾値以上になりにくい第２条件に設定し、前記第２期間が経過した後、前記比較条件を、前記第２条件よりも前記入力信号が前記検出閾値以上になりやすい第３条件に設定し、
   前記第１条件は、前記第３条件よりも前記入力信号が前記検出閾値以上になりやすい条件である
   過電流検出回路。
2. スイッチング素子のターンオン時に流れる過電流を検出する過電流検出回路であって、
   前記スイッチング素子に流れる主電流に応じた入力信号が、設定された検出閾値以上であるか否かを検出する主電流検出部と、
   前記主電流検出部における前記入力信号の波形および前記検出閾値の少なくとも一方を制御して、前記主電流検出部における比較条件を制御する条件制御部と
   を備え、
   前記条件制御部は、前記スイッチング素子がターンオンしてから第１期間が経過するまでの間、前記比較条件を第１条件に設定し、前記第１期間が経過してから、第２期間が経過するまでの間、前記比較条件を、前記第１条件よりも前記入力信号が前記検出閾値以上になりにくい第２条件に設定し、
   前記条件制御部は、前記スイッチング素子に印加される制御電圧および制御電流の両方に基づいて、前記第２期間の長さを決定し、
   前記条件制御部は、前記制御電流が電流閾値以上であり、且つ、前記制御電圧が電圧閾値より小さい期間を、前記第２期間とする
   過電流検出回路。
3. 前記条件制御部は、
   前記制御電流が前記電流閾値以上であるか否かを検出し、検出結果に応じた電流検出信号を出力する制御電流検出部と、
   前記電流検出信号を遅延させる遅延部と
   を有する請求項２に記載の過電流検出回路。
4. 前記条件制御部は、
   前記制御電圧が前記電圧閾値以上であるか否かを検出し、検出結果に応じた電圧検出信号を出力する制御電圧検出部と、
   前記電流検出信号と前記電圧検出信号が入力され、前記制御電流が前記電流閾値以上であり、且つ、前記制御電圧が前記電圧閾値より小さい場合に、前記比較条件を前記第２条件に設定し、前記制御電流が前記電流閾値より小さくなるか、または、前記制御電圧が前記電圧閾値以上となるかの少なくとも一方を満たした場合に、前記比較条件を前記第２条件よりも前記入力信号が前記検出閾値以上になりやすい第３条件に設定する論理演算部と
   を更に有する請求項３に記載の過電流検出回路。
5. 前記条件制御部が前記第３条件を設定した後に、前記スイッチング素子をターンオフさせる信号を検出するまでは、前記第３条件を維持させる条件維持部を更に備える
   請求項４に記載の過電流検出回路。
6. 前記論理演算部の検出結果に基づいて、前記入力信号の振幅を調整する振幅調整部を更に備える請求項４または５に記載の過電流検出回路。
7. 前記制御電流検出部は、
   前記制御電流が通過する制御抵抗と、
   前記制御抵抗の両端の電圧を比較して、比較結果に基づいて前記電流検出信号を出力する第１比較部と
   を有する請求項４から６のいずれか一項に記載の過電流検出回路。
8. 前記制御電圧検出部は、
   前記制御抵抗のいずれかの端部と、基準電位との間に直列に設けられ、前記制御電圧を分圧する第１分圧抵抗と、
   前記第１分圧抵抗により分圧された前記制御電圧と、前記電圧閾値とを比較する第２比較部と
   を有する請求項７に記載の過電流検出回路。
9. 前記制御電流検出部は、
   前記制御抵抗の一方の端部と、基準電位との間に直列に設けられ、前記制御抵抗の前記一方の端部における電圧を分圧して前記第１比較部に入力する第２分圧抵抗と、
   前記制御抵抗の他方の端部と、前記基準電位との間に直列に設けられ、前記制御抵抗の前記他方の端部における電圧を分圧して前記第１比較部に入力する第３分圧抵抗と
   を更に有する請求項７または８に記載の過電流検出回路。
10. 前記第２分圧抵抗における抵抗比と、前記第３分圧抵抗における抵抗比が異なる
    請求項９に記載の過電流検出回路。
11. スイッチング素子のターンオン時に流れる過電流を検出する過電流検出回路であって、
    前記スイッチング素子に流れる主電流に応じた入力信号が、設定された検出閾値以上であるか否かを検出する主電流検出部と、
    前記主電流検出部における前記入力信号の波形および前記検出閾値の少なくとも一方を制御して、前記主電流検出部における比較条件を制御する条件制御部と
    を備え、
    前記条件制御部は、前記スイッチング素子がターンオンしてから第１期間が経過するまでの間、前記比較条件を第１条件に設定し、前記第１期間が経過してから、第２期間が経過するまでの間、前記比較条件を、前記第１条件よりも前記入力信号が前記検出閾値以上になりにくい第２条件に設定し、
    前記第１期間は、短絡状態である前記スイッチング素子がターンオンしてから、前記第１条件において前記入力信号が前記検出閾値に到達するまでの時間以上である
    過電流検出回路。
12. スイッチング素子のターンオン時に流れる過電流を検出する過電流検出回路であって、
    前記スイッチング素子に流れる主電流に応じた入力信号が、設定された検出閾値以上であるか否かを検出する主電流検出部と、
    前記主電流検出部における前記入力信号の波形および前記検出閾値の少なくとも一方を制御して、前記主電流検出部における比較条件を制御する条件制御部と
    を備え、
    前記条件制御部は、前記スイッチング素子がターンオンしてから第１期間が経過するまでの間、前記比較条件を第１条件に設定し、前記第１期間が経過してから、第２期間が経過するまでの間、前記比較条件を、前記第１条件よりも前記入力信号が前記検出閾値以上になりにくい第２条件に設定し、
    前記第１期間は、短絡状態にした前記スイッチング素子がターンオンしてから、前記第１条件において前記入力信号が最大値に達するまでの時間以上である
    過電流検出回路。
13. 前記条件制御部は、前記第２期間が経過した後、前記比較条件を、前記第２条件よりも前記入力信号が前記検出閾値以上になりやすい第３条件に設定する
    請求項２から１２のいずれか一項に記載の過電流検出回路。
14. 前記第１条件および前記第３条件が同一である
    請求項１３に記載の過電流検出回路。
15. 前記第２期間は、短絡状態でない前記スイッチング素子に流れる制御電流が定常値に収束するタイミングまでか、当該タイミングよりも遅くまで継続する
    請求項１から１４のいずれか一項に記載の過電流検出回路。
16. 前記主電流検出部が、前記入力信号が前記検出閾値以上である旨の比較信号を、予め定められた期間継続して出力した場合に、前記スイッチング素子をターンオフする制御信号を出力するタイマー回路を更に備える
    請求項１から１５のいずれか一項に記載の過電流検出回路。
17. 請求項１から１６のいずれか一項に記載の過電流検出回路と、
    前記スイッチング素子をオン状態又はオフ状態に制御する制御回路と
    を備える駆動回路。

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