JP7415334B2

JP7415334B2 - Wiring board, semiconductor device, and wiring board manufacturing method

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Publication number: JP7415334B2
Application number: JP2019097722A
Authority: JP
Inventors: 徹勇起土田
Original assignee: Individual
Current assignee: Individual
Priority date: 2019-05-24
Filing date: 2019-05-24
Publication date: 2024-01-17
Anticipated expiration: 2039-05-24
Also published as: JP2020194815A

Description

本発明は配線基板、半導体装置及び配線基板の製造方法に関する。 The present invention relates to a wiring board, a semiconductor device, and a method for manufacturing a wiring board.

近年半導体の高速・高集積化が進む中で、ＦＣ－ＢＧＡ（ＦｌｉｐＣｈｉｐ－ＢａｌｌＧｒｉｄＡｒｒａｙ）用配線基板に対する要求も半導体チップとの接続端子の狭ピッチ化が求められ、更には基板側にはライン／スペース（Ｌ／Ｓ）は２μｍ／２μｍの微細配線形成や層間厚２．５μｍレベルの薄化が求められている。 In recent years, as semiconductors have become faster and more highly integrated, the requirements for wiring boards for FC-BGA (Flip Chip-Ball Grid Array) have also been increasing, with the need for narrower pitches for connection terminals with semiconductor chips, and even more For line/space (L/S), there is a demand for fine wiring formation of 2 μm/2 μm and thinning of the interlayer thickness to the level of 2.5 μm.

一方、ＦＣ－ＢＧＡ用配線基板と接続するマザーボードとの接続は、従来とほぼ変わらないピッチの接続端子での接続が要求されている。 On the other hand, the connection between the FC-BGA wiring board and the connected motherboard is required to be made using connection terminals with a pitch that is almost the same as in the past.

この半導体チップとの接続端子の狭ピッチ化や基板配線の微細化のため、シリコン上に配線を形成してチップ接続用の基板（シリコンインターポーザ）とし、それをＦＣ－ＢＧＡ用配線基板に接続する方式が特許文献１に開示されている。または、ＦＣ－ＢＧＡ用配線基板の表面をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学機械研磨）等で平坦にしてから微細配線を形成する方式が特許文献２に開示されている。 In order to narrow the pitch of connection terminals with semiconductor chips and to miniaturize substrate wiring, wiring is formed on silicon to form a substrate for chip connection (silicon interposer), which is then connected to the FC-BGA wiring substrate. A method is disclosed in Patent Document 1. Alternatively, Patent Document 2 discloses a method in which fine wiring is formed after the surface of an FC-BGA wiring board is flattened by CMP (Chemical Mechanical Polishing) or the like.

また、配線基板として、特許文献３に示すような銅ピラーを具備した構造が特許文献３で提案されている。しかしながら、特許文献３においては具体的に適用可能なライン／スペース（Ｌ／Ｓ）や層間厚は規定されていない。 Moreover, as a wiring board, a structure including copper pillars as shown in Patent Document 3 is proposed in Patent Document 3. However, in Patent Document 3, specifically applicable line/space (L/S) and interlayer thickness are not defined.

特許第４５１３２２２号公報Patent No. 4513222 特許第５６５４１６０号公報Patent No. 5654160 特許第２５７１７８２号公報Patent No. 2571782

前記シリコンインターポーザ方式、およびＦＣ－ＢＧＡ用配線基板の平坦化を行いその上に微細配線層を形成するいずれの方式においても、ライン／スペース（Ｌ／Ｓ）２μｍ／２μｍでの線間絶縁信頼性と、層間厚２．５μｍでの層間絶縁信頼性が求められる。しかしながら、特許文献３の構造では、銅が樹脂と直接接する構造を成すため、前記絶縁耐性を確保することができず、適用可能な樹脂が少なかった。 In both the silicon interposer method and the method in which the FC-BGA wiring board is flattened and a fine wiring layer is formed thereon, line-to-line insulation reliability at a line/space (L/S) of 2 μm/2 μm is achieved. Therefore, interlayer insulation reliability is required at an interlayer thickness of 2.5 μm. However, in the structure of Patent Document 3, since the copper is in direct contact with the resin, the insulation resistance cannot be ensured, and there are few resins that can be applied.

そこで、本発明は上記課題に着目してなされたものであり、配線層間の銅のマイグレーションを抑制し、線間絶縁信頼性や層間絶縁信頼性を確保可能な配線基板の提供を目的としている。 Therefore, the present invention has been made with attention to the above-mentioned problems, and an object of the present invention is to provide a wiring board that can suppress migration of copper between wiring layers and ensure reliability of line-to-line insulation and inter-layer insulation.

本発明は上記課題を解決するためになされたもので、本発明の請求項１に係る発明は、ビアと、前記ビア下部に接続された配線層であるビア接続配線パターンと、前記ビア接続配線パターンと同一層内に配線パターンと、を有し、前記ビアの側面と、前記ビア接続配線パターンの側面と、前記ビア接続配線パターンの上面内で前記ビアとの接続部以外の上面と、前記配線パターンの側面と上面に、形成された無機絶縁膜層を有する配線基板であって、第１配線層からなるビア接続配線パターンと、前記ビア接続配線パターンの上面一部に接続された第２配線層からなる第１ビアと、前記ビア接続配線パターンの側面と前記第１ビアに接続されている以外の前記ビア接続配線パターンの上面と前記第１ビアの側面表面に、形成された第１無機絶縁膜層と、前記第１無機絶縁膜層の表面を埋設し、前記ビア接続配線パターン下面が露出される第１絶縁層と、前記第１ビアの上面を一部含む面と、前記第１ビアの上面以外の前記第１絶縁層の上面一部に形成された第２シード層と、
前記第２シード層上に形成されたビア接続配線パターンと配線パターンからなる第３配線層と、前記第３配線層（ビア接続配線パターンと配線パターン）と前記第２シード層の側面表面と、前記第２シード層以外の第１絶縁層上面に、形成された第２無機絶縁膜層と、
前記第２無機絶縁膜層を埋設する第２絶縁層と、前記第３配線層のうち、前記ビア接続配線パターンの上面一部に形成された第３シード層と、前記第３シード層上に形成された第４配線層からなる第２ビアと、前記第２ビアと前記第３シード層の側面表面と、前記第３シード層以外の第２絶縁層上面に、形成された第３無機絶縁膜層と、前記第３無機絶縁膜層を埋設する第３絶縁層と、を有することを特徴とする配線基板である。
The present invention has been made to solve the above problems, and the invention according to claim 1 of the present invention provides a via, a via connection wiring pattern which is a wiring layer connected to the lower part of the via, and a via connection wiring pattern. a wiring pattern in the same layer as the pattern, a side surface of the via, a side surface of the via connection wiring pattern, an upper surface of the via connection wiring pattern other than the connection part with the via, and A wiring board having an inorganic insulating film layer formed on a side surface and a top surface of a wiring pattern, the wiring board having a via connection wiring pattern consisting of a first wiring layer, and a second wiring pattern connected to a part of the top surface of the via connection wiring pattern. A first via formed of a wiring layer, a first via formed on a side surface of the via connection wiring pattern, an upper surface of the via connection wiring pattern other than that connected to the first via, and a side surface of the first via. an inorganic insulating film layer; a first insulating layer that buries the surface of the first inorganic insulating film layer and exposes the bottom surface of the via connection wiring pattern; a surface partially including the top surface of the first via; a second seed layer formed on a part of the upper surface of the first insulating layer other than the upper surface of the first via;
a third wiring layer including a via connection wiring pattern and a wiring pattern formed on the second seed layer; a side surface of the third wiring layer (the via connection wiring pattern and the wiring pattern) and the second seed layer; a second inorganic insulating film layer formed on the top surface of the first insulating layer other than the second seed layer;
a second insulating layer embedding the second inorganic insulating film layer; a third seed layer formed on a part of the upper surface of the via connection wiring pattern in the third wiring layer; a second via made of the fourth wiring layer formed; a third inorganic insulating layer formed on the side surfaces of the second via and the third seed layer; and on the upper surface of the second insulating layer other than the third seed layer. The wiring board is characterized by having a film layer and a third insulating layer in which the third inorganic insulating film layer is embedded.

請求項２に係る発明は、前記配線層は銅層であり、前記無機絶縁膜層はシリコンナイト
ライド、シリコンオキサイド、タンタルオキサイド、酸化アルミニウム、窒化タンタルの
中で少なくとも１種類以上の膜であり、前記第２シード層と前記第３シード層は、チタン（Ｔｉ）／銅（Ｃｕ）、クロム（Ｃｒ）／銅（Ｃｕ）、ニッケルクロム（ＮｉＣｒ）／銅（Ｃｕ）、ニッケル（Ｎｉ）／銅（Ｃｕ）の中でいずれかの層構成であることを特徴とする請求項１に記載の配線基板である。
In the invention according to claim 2 , the wiring layer is a copper layer, and the inorganic insulating film layer is a film of at least one kind among silicon nitride, silicon oxide, tantalum oxide, aluminum oxide, and tantalum nitride, The second seed layer and the third seed layer include titanium (Ti)/copper (Cu), chromium (Cr)/copper (Cu), nickel chromium (NiCr)/copper (Cu), and nickel (Ni)/copper. 2. The wiring board according to claim 1, wherein the wiring board has any layer structure among (Cu).

請求項３に係る発明は、前記無機絶縁膜層は、真空中で形成されることを特徴とする請
求項１または請求項２のいずれかに記載の配線基板である。
The invention according to claim 3 is the wiring board according to claim 1 or 2 , wherein the inorganic insulating film layer is formed in a vacuum.

請求項４に係る発明は、請求項１から請求項３のいずれか1項に記載の配線基板と、
前記配線基板に搭載された半導体チップを有することを特徴とする半導体装置である。
The invention according to claim 4 includes the wiring board according to any one of claims 1 to 3 ;
A semiconductor device characterized by having a semiconductor chip mounted on the wiring board.

請求項５に係る発明は、支持体上面に剥離層を形成する工程と、前記剥離層上面に配線保護層を形成する工程と、前記配線保護層上面に、第１シード層を形成する工程と、前記第１シード層上に選択的に第１レジストを塗布する工程と、前記第１レジストの開口部に、第１配線層を形成する工程と、前記第１レジストを除去する工程と、前記第１配線層の上面一部が開口となるように選択的に第２レジストを塗布する工程と、前記第２レジストの開口部に、第２配線層を形成する工程と、前記第２レジストを除去する工程と、前記第１シード層のうち、露出した部分を除去する工程と、前記第１配線層の側面と、前記第２配線層に接続されている以外の前記第１配線層の上面と、前記第２配線層の側面と上面と、前記第１配線層下の第１シード層以外の前記配線保護層上面に第１無機絶縁膜層を形成する工程と、前記第１無機絶縁膜層膜で被覆された前記第１配線層と前記第２配線層と前記第１シード層と前記配線保護層上面を第１絶縁層で埋設する工程と、前記第２配線層の上部面と、前記第２配線層の上部面と同一平面の前記第１絶縁層の表面を露出する切削・研磨工程と、第２シード層を形成する工程と、前記第２シード層上で、前記第２配線層の上面を一部直下に持つ部分と、前記第２配線層の上面が直下にない一部の部分が開口となるように選択的に第３レジストを塗布する工程と、前記第３レジストの開口部に、ビア接続配線パターンと配線パターンからなる第３配線層を形成する工程と、前記第３レジストを除去する工程と、前記第２シード層のうち露出した部分を除去する工程と、前記第３配線層（ビア接続配線パターンと配線パターン）の側面と上面と、前記第３配線層下の前記第２シード層以外の前記第１絶縁層の上面に、第２無機絶縁膜層を形成する工程と、前記第２無機絶縁膜層膜で被覆された第３配線層（ビア接続配線パターンと配線パターン）と前記第２シード層と前記第１絶縁層上面を第２絶縁層で埋設する工程と、前記第３配線層の上部面と、前記第３配線層の上部面と同一平面の前記第２絶縁層の表面を露出する切削・研磨工程と、第３シード層を形成する工程と、前記第３シード層上で、前記第２配線層に接続する前記第３配線層を一部直下に持つ部分が開口となるように選択的に第４レジストを塗布する工程と、前記第４レジストの開口部に、第４配線層を形成する工程と、前記第４レジストを除去する工程と、前記第３シード層のうち露出した部分を除去する工程と、前記第４配線層の側面と上面と、前記第４配線層下の前記第３シード層以外の前記第２絶縁層の上面に、第３無機絶縁膜層を形成する工程と、前記第３無機絶縁膜層膜で被覆された前記第４配線層と前記第３シード層と前記第２絶縁層上面を第３絶縁層で埋設する工程と、前記第４配線層の上部面と、前記第４配線層の上部面と同一平面の前記第３絶縁層の表面を露出する切削・研磨工程と、を有することを特徴とする配線基板の製造方法である。 The invention according to claim 5 includes the steps of: forming a release layer on the upper surface of the support; forming a wiring protective layer on the upper surface of the peeling layer; and forming a first seed layer on the upper surface of the wiring protective layer. , a step of selectively applying a first resist on the first seed layer, a step of forming a first wiring layer in an opening of the first resist, a step of removing the first resist, and a step of removing the first resist. selectively applying a second resist so that a part of the upper surface of the first wiring layer becomes an opening; forming a second wiring layer in the opening of the second resist; a step of removing an exposed portion of the first seed layer; a side surface of the first wiring layer and an upper surface of the first wiring layer other than that connected to the second wiring layer; forming a first inorganic insulating film layer on the side and top surfaces of the second wiring layer and on the top surface of the wiring protective layer other than the first seed layer under the first wiring layer; burying the first wiring layer, the second wiring layer, the first seed layer, and the top surface of the wiring protective layer covered with a layer film with a first insulating layer; and the top surface of the second wiring layer; a cutting/polishing step of exposing the surface of the first insulating layer that is flush with the upper surface of the second wiring layer; a step of forming a second seed layer; and a step of forming the second wiring layer on the second seed layer. selectively applying a third resist so that openings are formed in a portion where the top surface of the layer is partially directly below and a portion where the top surface of the second wiring layer is not directly below; forming a third wiring layer including a via connection wiring pattern and a wiring pattern in the opening; removing the third resist; removing an exposed portion of the second seed layer; A second inorganic insulating film layer is formed on the side and top surfaces of the third wiring layer (via connection wiring pattern and wiring pattern) and on the top surface of the first insulating layer other than the second seed layer under the third wiring layer. burying a third wiring layer (a via connection wiring pattern and a wiring pattern) covered with the second inorganic insulating film layer, the second seed layer, and the upper surface of the first insulating layer with a second insulating layer; a cutting/polishing step of exposing an upper surface of the third wiring layer, a surface of the second insulating layer that is coplanar with the upper surface of the third wiring layer, and a step of forming a third seed layer. , selectively applying a fourth resist on the third seed layer so that a portion directly below the third wiring layer connected to the second wiring layer becomes an opening; forming a fourth wiring layer in the opening of the resist; removing the fourth resist; removing an exposed portion of the third seed layer; and forming a side surface of the fourth wiring layer. forming a third inorganic insulating film layer on the upper surface and the upper surface of the second insulating layer other than the third seed layer under the fourth wiring layer; burying the fourth wiring layer , the third seed layer, and the second insulating layer upper surfaces with a third insulating layer; and the upper surface of the fourth wiring layer being flush with the upper surface of the fourth wiring layer. A method of manufacturing a wiring board, comprising: a cutting/polishing step of exposing the surface of the third insulating layer.

本発明では、導体層の側壁に無機絶縁膜を形成することで、線間絶縁信頼性に優れた配線基板を提供することができる。また、配線層の上部に無機絶縁層を設けることで層間絶縁信頼性を確保することができる。 In the present invention, by forming an inorganic insulating film on the sidewalls of the conductor layer, it is possible to provide a wiring board with excellent line-to-line insulation reliability. Further, interlayer insulation reliability can be ensured by providing an inorganic insulating layer above the wiring layer.

本発明の一実施形態に係る配線基板の一例を示す模式的断面図である。FIG. 1 is a schematic cross-sectional view showing an example of a wiring board according to an embodiment of the present invention. 本発明の一実施形態に係る配線基板に半導体チップを実装した半導体装置の一例を示す模式的断面図である。1 is a schematic cross-sectional view showing an example of a semiconductor device in which a semiconductor chip is mounted on a wiring board according to an embodiment of the present invention. 本発明の一実施形態に係る配線基板（インターポーザ）に支持体とはんだ層が付いた状態を示す模式的断面図である。1 is a schematic cross-sectional view showing a state in which a support and a solder layer are attached to a wiring board (interposer) according to an embodiment of the present invention. 本発明の一実施形態に係る配線基板（インターポーザ）の支持体とはんだ層が付いた状態を示す模式的断面図である。1 is a schematic cross-sectional view showing a state in which a support body and a solder layer are attached to a wiring board (interposer) according to an embodiment of the present invention. 本発明の一実施形態に係る配線基板（インターポーザ）の支持体が付いた状態を示す模式的断面図である。1 is a schematic cross-sectional view showing a state where a support body is attached to a wiring board (interposer) according to an embodiment of the present invention. 本発明の一実施形態に係る模式的断面図による支持体が付く配線基板（インターポーザ）の製造工程の一例の模式的説明図である。FIG. 2 is a schematic cross-sectional view illustrating an example of a manufacturing process of a wiring board (interposer) with a support according to an embodiment of the present invention. 本発明の一実施形態に係る模式的断面図による支持体が付く配線基板（インターポーザ）の製造工程の一例の模式的説明図である。FIG. 2 is a schematic cross-sectional view illustrating an example of a manufacturing process of a wiring board (interposer) with a support according to an embodiment of the present invention. 本発明の一実施形態に係る模式的断面図による支持体が付く配線基板（インターポーザ）の製造工程の一例の模式的説明図である。FIG. 2 is a schematic cross-sectional view illustrating an example of a manufacturing process of a wiring board (interposer) with a support according to an embodiment of the present invention. 本発明の一実施形態に係る模式的断面図による支持体が付く配線基板（インターポーザ）の製造工程の一例の模式的説明図である。FIG. 2 is a schematic cross-sectional view illustrating an example of a manufacturing process of a wiring board (interposer) with a support according to an embodiment of the present invention. 本発明の一実施形態に係る模式的断面図による支持体が付く配線基板（インターポーザ）の製造工程の一例の模式的説明図である。FIG. 2 is a schematic cross-sectional view illustrating an example of a manufacturing process of a wiring board (interposer) with a support according to an embodiment of the present invention. 本発明の一実施形態に係る模式的断面図による支持体が付く配線基板（インターポーザ）の製造工程の一例の模式的説明図である。FIG. 2 is a schematic cross-sectional view illustrating an example of a manufacturing process of a wiring board (interposer) with a support according to an embodiment of the present invention. 本発明の一実施形態に係る模式的断面図による配線基板と、半導体装置の製造工程の一例の模式的説明図である。FIG. 1 is a schematic cross-sectional view of a wiring board according to an embodiment of the present invention, and a schematic explanatory diagram of an example of a manufacturing process of a semiconductor device. 本発明の一実施形態に係る模式的断面図による配線基板と、半導体装置の製造工程の一例の模式的説明図である。FIG. 1 is a schematic cross-sectional view of a wiring board according to an embodiment of the present invention, and a schematic explanatory diagram of an example of a manufacturing process of a semiconductor device. 本発明の一実施形態に係る模式的断面図による配線基板と、半導体装置の製造工程の一例の模式的説明図である。FIG. 1 is a schematic cross-sectional view of a wiring board according to an embodiment of the present invention, and a schematic explanatory diagram of an example of a manufacturing process of a semiconductor device. 本発明の一実施形態に係る模式的断面図による配線基板と、半導体装置の製造工程の一例の模式的説明図である。FIG. 1 is a schematic cross-sectional view of a wiring board according to an embodiment of the present invention, and a schematic explanatory diagram of an example of a manufacturing process of a semiconductor device.

以下に、本発明の一実施形態に係る配線基板について図面を参照して説明する。ただ
し、以下に説明する各図において相互に対応する部分については同一符号を付し、重複部分においては後述での説明を適宜省略する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A wiring board according to an embodiment of the present invention will be described below with reference to the drawings. However, in each of the figures described below, the same reference numerals are given to mutually corresponding parts, and the description of overlapping parts will be omitted as appropriate.

さらに、本発明の一実施形態は、本発明の技術的思想を具体化するための構成を例示するもであって、各部の材質、形状、構造、配置等を下記のものに特定するものでない本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、変更を加えることができる。 Furthermore, one embodiment of the present invention is an example of a configuration for embodying the technical idea of the present invention, and does not specify the material, shape, structure, arrangement, etc. of each part as described below. The technical idea of the present invention can be modified within the technical scope defined by the claims.

図１は本発明の一実施形態に係る配線基板の一例を示す模式的断面図である。 FIG. 1 is a schematic cross-sectional view showing an example of a wiring board according to an embodiment of the present invention.

本発明携帯に係る配線基板３は、第１配線層からなるビア接続配線パターン４１Ｐと、ビア接続配線パターン４１Ｐの上面一部に接続された第２配線層からなる第１ビア４２Ｖと、ビア接続配線パターン４１Ｐの側面と第１ビア４１Ｐに接続されている以外のビア接続配線パターン４１Ｐの上面と第１ビア４２Ｖの側面表面に、形成された第１無機絶縁膜層６１と、第１無機絶縁膜層６１の表面を埋設し、ビア接続配線パターン４１Ｐ下面が露出される第１絶縁層１１と、
第１ビア４２Ｖの上面を一部含む面と、第１ビア４２Ｖの上面以外の第１絶縁層１１の上面一部に形成された第２シード層５２と第２シード層５２上に形成された第３配線層４３と、第３配線層４３と第２シード層５２の側面表面と、第２シード層５２以外の第１絶縁層１１上面に、形成された第２無機絶縁膜層６２と、第２無機絶縁膜層６２を埋設する第２絶縁層１２と、
第３配線層４３一部パターンの上面一部に形成された第３シード層５３と、第３シード層５３上に形成された第４配線層からなる第２ビア４４Ｖと、第２ビア４４Ｖと第３シード層５３の側面表面と、第３シード層５３以外の第２絶縁層４３上面に、形成された第３無機絶縁膜層６３と、第３無機絶縁膜層６３を埋設する第３絶縁層１３と、
第２ビア４４Ｖの上面を一部含む面と、第２ビア４４Ｖの上面以外の第３絶縁層１３の上面一部に形成された第４シード層５４と第４シード層５４上に形成された第５配線層４５と、第５配線層４５と第４シード層５４の側面表面と、第４シード層５４以外の第３絶縁層１３上面に、形成された第４無機絶縁膜層６４と、第４無機絶縁膜層６４を埋設する第４絶縁層１４と、
第５配線層４５一部パターンの上面一部に形成された第５シード層５５と、第５シード層５５上に形成された第５配線層からなる第３ビア４６Ｖと、第３ビア４６Ｖと第５シード層５５の側面表面と、第５シード層５５以外の第４絶縁層１４上面に、形成された第５無機絶縁膜層６５と、第５無機絶縁膜層６５を埋設する第５絶縁層１５と、
第３ビア４６Ｖの上面を含む面に形成された第６シード層５６と第６シード層５６上に形成された第７配線層４７と、第７配線層４７と第６シード層５６の側面表面と、第７配線層４７の上面一部を以外の上面を、埋設するソルダーレジスト層１６と、
ソルダーレジスト層１６の開口された第７配線層４７の上面一部に形成された表面処理層１９を有している。 The wiring board 3 according to the present invention includes a via connection wiring pattern 41P made of a first wiring layer, a first via 42V made of a second wiring layer connected to a part of the upper surface of the via connection wiring pattern 41P, and a via connection wiring pattern 41P made of a first wiring layer. The first inorganic insulating film layer 61 formed on the side surface of the wiring pattern 41P, the top surface of the via connection wiring pattern 41P other than that connected to the first via 41P, and the side surface of the first via 42V, a first insulating layer 11 that buries the surface of the film layer 61 and exposes the bottom surface of the via connection wiring pattern 41P;
A second seed layer 52 is formed on a surface including a part of the upper surface of the first via 42V and a part of the upper surface of the first insulating layer 11 other than the upper surface of the first via 42V. A second inorganic insulating film layer 62 formed on the third wiring layer 43, the side surfaces of the third wiring layer 43 and the second seed layer 52, and the upper surface of the first insulating layer 11 other than the second seed layer 52; a second insulating layer 12 embedding a second inorganic insulating film layer 62;
A third seed layer 53 formed on a part of the upper surface of a part of the third wiring layer 43, a second via 44V made of a fourth wiring layer formed on the third seed layer 53, and a second via 44V. A third inorganic insulating film layer 63 formed on the side surface of the third seed layer 53 and the upper surface of the second insulating layer 43 other than the third seed layer 53, and a third insulating film embedding the third inorganic insulating film layer 63. layer 13;
A fourth seed layer 54 is formed on a surface including a part of the upper surface of the second via 44V and a part of the upper surface of the third insulating layer 13 other than the upper surface of the second via 44V. A fourth inorganic insulating film layer 64 formed on the fifth wiring layer 45, the side surfaces of the fifth wiring layer 45 and the fourth seed layer 54, and the upper surface of the third insulating layer 13 other than the fourth seed layer 54; a fourth insulating layer 14 embedding a fourth inorganic insulating film layer 64;
A fifth seed layer 55 formed on a part of the upper surface of a part of the pattern of the fifth wiring layer 45, a third via 46V made of a fifth wiring layer formed on the fifth seed layer 55, and a third via 46V. A fifth inorganic insulating film layer 65 formed on the side surface of the fifth seed layer 55 and the top surface of the fourth insulating layer 14 other than the fifth seed layer 55, and a fifth insulating film embedding the fifth inorganic insulating film layer 65. layer 15;
A sixth seed layer 56 formed on a surface including the upper surface of the third via 46V, a seventh wiring layer 47 formed on the sixth seed layer 56, and side surfaces of the seventh wiring layer 47 and the sixth seed layer 56. and a solder resist layer 16 embedding the upper surface of the seventh wiring layer 47 except for a part of the upper surface.
A surface treatment layer 19 is formed on a part of the upper surface of the seventh wiring layer 47 in which the solder resist layer 16 has an opening.

図２は本発明の一実施形態に係る配線基板３をＦＣ－ＢＧＡ用配線基板１に接続した配線基板１００に半導体チップ４を実装した半導体装置１０００の一例を示す模式的断面図である。 FIG. 2 is a schematic cross-sectional view showing an example of a semiconductor device 1000 in which a semiconductor chip 4 is mounted on a wiring board 100 in which a wiring board 3 according to an embodiment of the present invention is connected to an FC-BGA wiring board 1.

ＦＣ－ＢＧＡ用配線基板１の一方の面に、上記の配線基板（インターポーザ）３が、はんだバンプまたは銅ポスト（銅ピラー）または金バンプで接合２４されている。また、ＦＣ－ＢＧＡ用配線基板１と配線基板（インターポーザ）３との間隙が絶縁性の接着部材としてのアンダーフィル（樹脂）２で埋め込まれている。さらに配線基板（インターポーザ）３の、ＦＣ－ＢＧＡ用配線基板１とは逆側の面に半導体チップ４が銅ピラーで接合３１され、半導体チップ４と配線基板（インターポーザ）３との間隙がアンダーフィル３２で
埋め込まれている。 The above wiring board (interposer) 3 is bonded 24 to one surface of the FC-BGA wiring board 1 with solder bumps, copper posts (copper pillars), or gold bumps. Further, the gap between the FC-BGA wiring board 1 and the wiring board (interposer) 3 is filled with an underfill (resin) 2 as an insulating adhesive member. Further, a semiconductor chip 4 is bonded 31 with a copper pillar to the opposite side of the wiring board (interposer) 3 from the FC-BGA wiring board 1, and the gap between the semiconductor chip 4 and the wiring board (interposer) 3 is filled with underfill. It is embedded in 32.

配線基板（インターポーザ）３の、半導体チップ４と接合される部分の配線ピッチは、半導体チップ４とＦＣ－ＢＧＡ配線基板１とを直接接合する場合の、ＦＣ－ＢＧＡ用配線基板１の半導体チップ４と接合される部分の配線ピッチよりも狭くなっている。すなわち、インターポーザ３の半導体チップ４を実装する側の面は、半導体チップ４と接合する場合のＦＣ－ＢＧＡ用配線基板１よりも微細な配線となっている。 The wiring pitch of the portion of the wiring board (interposer) 3 to be bonded to the semiconductor chip 4 is the same as that of the semiconductor chip 4 of the FC-BGA wiring board 1 when the semiconductor chip 4 and the FC-BGA wiring board 1 are directly bonded. The pitch is narrower than the wiring pitch of the part where it is joined. That is, the surface of the interposer 3 on which the semiconductor chip 4 is mounted has finer wiring than the FC-BGA wiring board 1 when bonded to the semiconductor chip 4.

例えば、現在のハイバンドメモリ（ＨＢＭ：ＨｉｇｈＢａｎｄｗｉｄｔｈＭｅｍｏｒｙ）の使用に対応するためには、配線基板（インターポーザ）３では配線幅を２μｍ以上６μｍ以下にする必要がある。特性インピーダンスを５０Ωにあわせるためには、配線幅が２μｍ、配線高さ２μｍの場合、配線上の絶縁膜厚は２．５μｍとなる。配線も含めたい１層の厚さは４．５μｍとなり、この厚さで５層の配線基板（インターポーザ）３を形成する場合、配線基板（インターポーザ）３は、総厚２５μｍ程度と極薄のインターポーザとなる。 For example, in order to support the use of current High Bandwidth Memory (HBM), the wiring width of the wiring board (interposer) 3 needs to be 2 μm or more and 6 μm or less. In order to adjust the characteristic impedance to 50Ω, when the wiring width is 2 μm and the wiring height is 2 μm, the thickness of the insulating film on the wiring is 2.5 μm. The thickness of one layer including wiring is 4.5 μm, and when forming a 5-layer wiring board (interposer) 3 with this thickness, the wiring board (interposer) 3 is an extremely thin interposer with a total thickness of about 25 μm. becomes.

ビアが接続する配線層の側面と、ビアの側面と、ビアが接続する配線層とビアが接続していない配線層の上面と、配線層の側面に設けられた無機絶縁膜層６１、６２、６３は銅マイグレーションを抑制することができ、特に配線層４３においてビアが接続していない配線パターン４３Ｌ、配線層４５においてビアが接続していない配線パターン４５Ｌにおいてはライン／スペース（Ｌ／Ｓ）２μｍ／２μｍの配線間の絶縁信頼性を確保することができる。 The side surface of the wiring layer to which the via connects, the side surface of the via, the upper surface of the wiring layer to which the via connects and the wiring layer to which the via does not connect, and the inorganic insulating film layers 61, 62 provided on the side surface of the wiring layer. 63 can suppress copper migration, especially in the wiring pattern 43L to which a via is not connected in the wiring layer 43 and the wiring pattern 45L to which a via is not connected in the wiring layer 45, the line/space (L/S) is 2 μm. /2 μm insulation reliability between wirings can be ensured.

また、シード層５１、５２、５３、５４、５５、５６を支持体５側から銅の拡散を防止可能な導電層と銅の積層膜にすることで、層間厚２．５μｍでの層間絶縁信頼性を確保することができる。また、配線層の上面を無機絶縁膜層で被覆することにより、層間の絶縁信頼性を確保することができる。 In addition, by making the seed layers 51, 52, 53, 54, 55, and 56 a laminated film of a conductive layer and copper that can prevent copper diffusion from the support 5 side, interlayer insulation reliability at an interlayer thickness of 2.5 μm is achieved. It is possible to ensure sex. Further, by covering the upper surface of the wiring layer with an inorganic insulating film layer, insulation reliability between layers can be ensured.

シード層５１、５２、５３、５４、５５、５６の層構成は、チタン（Ｔｉ）／銅（Ｃｕ）、クロム（Ｃｒ）／銅（Ｃｕ）、ニッケルクロム（ＮｉＣｒ）／銅（Ｃｕ）、ニッケル（Ｎｉ）／銅（Ｃｕ）など、用途に応じて適宜構成、厚みを振って構わないが、最も望ましいのは、チタン（Ｔｉ）／銅（Ｃｕ）である。 The layer configurations of the seed layers 51, 52, 53, 54, 55, and 56 are titanium (Ti)/copper (Cu), chromium (Cr)/copper (Cu), nickel chromium (NiCr)/copper (Cu), and nickel. (Ni)/copper (Cu), etc., the structure and thickness may be changed as appropriate depending on the application, but titanium (Ti)/copper (Cu) is the most desirable.

無機絶縁膜層の厚みは５～５００ｎｍであることが望ましいが、更に望ましくは２０～１００ｎｍである。 The thickness of the inorganic insulating film layer is preferably 5 to 500 nm, more preferably 20 to 100 nm.

無機絶縁膜層の厚みは６１、６２、６３間で異なっていてもよく、各層内においても厚みは異なっていてもよい。 The thickness of the inorganic insulating film layer may be different between 61, 62, and 63, and the thickness may be different within each layer.

無機絶縁膜層は導体層の熱酸化を抑制する効果もあり、銅が酸化銅へと酸化されることによる樹脂と銅の密着性低下を抑制することができる。 The inorganic insulating film layer also has the effect of suppressing thermal oxidation of the conductor layer, and can suppress a decrease in adhesion between the resin and copper due to oxidation of copper to copper oxide.

絶縁層１１、１２、１３、１４、１５には、感光性絶縁樹脂、非感光性絶縁樹脂のいずれを用いてもよく、また、例えば、１１は感光性絶縁樹脂、１２は非感光性絶縁樹脂といったように各層で異なる絶縁樹脂を適用してもよい。絶縁樹脂にはエポキシ系やポリイミド系や液晶ポリマ（ＬＣＰ：ＬｉｑｕｉｄＣｒｙｓｔａｌＰｏｌｙｍｅｒ）などを用いることができ、絶縁樹脂中には、例えば、シリカや硫酸バリウムなどのフィラーが添加されていてもよい。 The insulating layers 11, 12, 13, 14, and 15 may be made of either a photosensitive insulating resin or a non-photosensitive insulating resin. For example, 11 is a photosensitive insulating resin and 12 is a non-photosensitive insulating resin. Different insulating resins may be applied to each layer. Epoxy, polyimide, liquid crystal polymer (LCP), or the like can be used as the insulating resin, and a filler such as silica or barium sulfate may be added to the insulating resin.

ビア４２Ｖ、４４Ｖ、４６Ｖの形状は、順テーパー形状でもよく、垂直テーパー形状で
もよい。高速伝送の用途においては、ビアの径はΦ５～Φ３０ｕｍの間であることが望ましい。 The shape of the vias 42V, 44V, and 46V may be a forward tapered shape or a vertically tapered shape. In high-speed transmission applications, the diameter of the via is preferably between Φ5 and Φ30 um.

絶縁層１２、１３、１４、１５の厚みは高速伝送の用途においては、１μｍから５μｍの間であることが望ましい。層間厚を薄くすることで、電気特性が向上する。 The thickness of the insulating layers 12, 13, 14, and 15 is preferably between 1 μm and 5 μm in high-speed transmission applications. Electrical properties are improved by reducing the interlayer thickness.

シード層をチタン（Ｔｉ）／銅（Ｃｕ）とした場合、樹脂層と導体の接する面はチタン層であるか、一部の樹脂層は無機絶縁膜層により全面を被覆されるため、わずかな銅酸化物による密着性の低下を抑制でき、ひいては線間、層間での導体からの樹脂剥離を防止することができ、更なる信頼性向上が期待できる。 When the seed layer is titanium (Ti)/copper (Cu), the contact surface between the resin layer and the conductor is a titanium layer, or some resin layers are entirely covered with an inorganic insulating film layer, so there is a slight It is possible to suppress the deterioration of adhesion due to copper oxide, and furthermore, it is possible to prevent the resin from peeling off from the conductor between lines and layers, and further improvement in reliability can be expected.

＜製造方法＞
前記の通り、配線基板（インターポーザ）３の厚みは薄く、そのままの状態ではＦＣ－ＢＧＡ用配線基板１に実装するのが困難であるため、配線基板（インターポーザ）３には剛直性が求められる。また、２μｍ程度の幅と高さを有する配線を形成するには、平坦な支持体が必要となり、配線基板（インターポーザ）３は、剛直で平坦な支持体５上に剥離層６と配線保護層７などを介して形成される。なお、支持体上には剥離層、配線保護以外の層を設けてもよい。 <Manufacturing method>
As mentioned above, the wiring board (interposer) 3 is thin, and it is difficult to mount it on the FC-BGA wiring board 1 in that state. Therefore, the wiring board (interposer) 3 is required to have rigidity. Further, in order to form a wiring having a width and height of about 2 μm, a flat support is required, and the wiring board (interposer) 3 is made of a peeling layer 6 and a wiring protection layer on a rigid and flat support 5. 7 etc. Note that layers other than the peeling layer and the wiring protection layer may be provided on the support.

また、配線基板（インターポーザ）３は、ＦＣ－ＢＧＡ用配線基板１の一方の面に、接合２４するために、表面処理層１９に、はんだ層２０を形成する。 Further, the wiring board (interposer) 3 has a solder layer 20 formed on the surface treatment layer 19 for bonding 24 to one surface of the FC-BGA wiring board 1.

ＦＣ－ＢＧＡ用配線基板１と配線基板（インターポーザ）３が接合され、インターポーザ３を備えた配線基板１００が形成され、さらに配線基板１００に半導体チップ４が搭載された半導体装置１０００を形成するには、配線基板（インターポーザ）３に支持体・はんだ層が付いた支持体・はんだ層付き配線基板（インターポーザ）９０を中間工程で必要とする。 To form a semiconductor device 1000 in which an FC-BGA wiring board 1 and a wiring board (interposer) 3 are bonded to form a wiring board 100 having an interposer 3, and further a semiconductor chip 4 is mounted on the wiring board 100. , a support/solder layer-attached wiring board (interposer) 90 in which a support/solder layer is attached to a wiring board (interposer) 3 is required in an intermediate process.

＜支持体・はんだ層付き配線基板（インターポーザ）９０の製造方法＞
図３は本発明の一実施形態に係る配線基板（インターポーザ）に支持体とはんだ層が付いた状態を示す模式的断面図である。 <Method for manufacturing wiring board with support/solder layer (interposer) 90>
FIG. 3 is a schematic cross-sectional view showing a wiring board (interposer) according to an embodiment of the present invention with a support and a solder layer attached.

図４は図３の支持体５とはんだ層２０を合わせもつ支持体・はんだ層付き配線基板（インターポーザ）９０の一部分を拡大したものである。 FIG. 4 is an enlarged view of a portion of a support/solder layer-attached wiring board (interposer) 90 having both the support 5 and the solder layer 20 shown in FIG.

図４に示すように、支持体５上には、剥離層６と、配線保護層７と、シード層５１を介して配線基板（インターポーザ）３が接合し、さらに、配線基板（インターポーザ）３の支持体側ではない面に、ソルダーレジスト層１６の開口部の表面処理層１９にはんだ層２０が形成されている。 As shown in FIG. 4, a wiring board (interposer) 3 is bonded onto the support 5 via a peeling layer 6, a wiring protection layer 7, and a seed layer 51, and the wiring board (interposer) 3 is A solder layer 20 is formed on the surface treatment layer 19 of the opening of the solder resist layer 16 on the surface other than the support side.

次に図６（ａ）から（ｅ）と、図７（ｆ）から（ｊ）と、図８（ｋ）から（ｍ）と、図９（ｎ）から（ｐ）と、図１０（ｑ）から（ｓ）と、図１１（ｔ）から（ｖ）と、図１２（ｗ）から（ｘ）と順を追って、本発明の一実施形態に係るインターポーザ３を備えた配線基板１００と配線基板１００に半導体チップを搭載した半導体装置１０００を形成するときに必要な支持体・はんだ層付き配線基板（インターポーザ）９０の製造工程の一例を説明する。 Next, Figures 6(a) to (e), Figures 7(f) to (j), Figures 8(k) to (m), Figures 9(n) to (p), and Figure 10(q) ) to (s), FIGS. 11(t) to (v), and FIGS. 12(w) to (x), the wiring board 100 equipped with the interposer 3 according to an embodiment of the present invention and the wiring An example of a process for manufacturing a wiring board (interposer) 90 with a support and a solder layer, which is necessary when forming a semiconductor device 1000 in which a semiconductor chip is mounted on a substrate 100, will be described.

まず、支持体５上に、配線基板（インターポーザ）３を作製する、図６（ａ）に示すように、支持体５の一方の面に、後工程で、支持体５を剥離するための剥離層６を形成する。 First, a wiring board (interposer) 3 is produced on a support 5. As shown in FIG. Form layer 6.

剥離層６は、ＵＶ光によって剥離可能な樹脂でもよく、熱によって発泡する樹脂でもよい。ＵＶ光によって剥離可能な樹脂を用いる場合、後工程で支持体５を剥離する際には、剥離層６を設けた側とは反対側の面から支持体５にＵＶ光を照射して、配線基板（インターポーザ）３と、ＦＣ－ＢＧＡ用配線基板１との接合体から支持体５を取り去る。この場合、支持体５は、透明性を有する必要があり、例えばガラスを用いることができる。ガラスは平坦性に優れており、配線基板（インターポーザ）３の微細なパターン形成に向いている、また、ガラスは線膨張係数（ＣＴＥ：ＣｏｅｆｆｉｃｉｅｎｔｏｆＴｈｅｒｍａｌＥｘｐａｎｓｉｏｎ）が小さく歪みにくいことから、ＦＣ－ＢＧＡ用配線基板１と接合した時のパターン配置精度及び平坦性の確保に優れている。支持体５としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上１．１ｍｍ以下程度の厚みが望ましい。また、ガラスの線膨張係数（ＣＴＥ：ＣｏｅｆｆｉｃｉｅｎｔｏｆＴｈｅｒｍａｌＥｘｐａｎｓｉｏｎ）は３ｐｐｍ以上１５ｐｐｍ以下であり、ＦＣ－ＢＧＡ用配線基板、半導体チップの線膨張係数（ＣＴＥ：ＣｏｅｆｆｉｃｉｅｎｔｏｆＴｈｅｒｍａｌＥｘｐａｎｓｉｏｎ）の観点から９ｐｐｍ程度が望ましい。ここでは、支持体５として、例えばガラスを用いる。 The peeling layer 6 may be a resin that can be peeled off by UV light, or a resin that can be foamed by heat. When using a resin that can be peeled off with UV light, when peeling the support 5 in a later step, UV light is irradiated onto the support 5 from the side opposite to the side on which the peeling layer 6 is provided to remove the wiring. The support body 5 is removed from the joined body of the substrate (interposer) 3 and the FC-BGA wiring board 1. In this case, the support 5 needs to have transparency, and can be made of glass, for example. Glass has excellent flatness and is suitable for forming fine patterns on the wiring board (interposer) 3. Glass also has a small coefficient of thermal expansion (CTE) and is hard to distort, so it is suitable for FC-BGA. It is excellent in ensuring pattern placement accuracy and flatness when bonded to the wiring board 1. When glass is used as the support 5, the thickness of the glass is preferably thicker from the viewpoint of suppressing the occurrence of warpage during the manufacturing process, and for example, the thickness is desirably about 0.7 mm or more and 1.1 mm or less. Further, the coefficient of thermal expansion (CTE) of glass is 3 ppm or more and 15 ppm or less, and desirably about 9 ppm from the viewpoint of the coefficient of thermal expansion (CTE) of the FC-BGA wiring board and semiconductor chip. Here, as the support 5, for example, glass is used.

一方、剥離層６に前記熱によって発泡する樹脂を用いた場合は、後工程で支持体５を剥離する際には、配線基板（インターポーザ）３と、ＦＣ－ＢＧＡ用配線基板１との接合体を加熱する事で支持体５を取り去る。この場合、支持体５は、歪みの少ないメタルやセラミックスを用いることができる。 On the other hand, when the peeling layer 6 is made of a resin that foams due to heat, when the support body 5 is peeled off in a later process, the bonded body of the wiring board (interposer) 3 and the FC-BGA wiring board 1 is The support 5 is removed by heating. In this case, the support body 5 can be made of metal or ceramics with little distortion.

次いで、図６（ｂ）に示すように、剥離層６の上に配線保護層７を形成する。配線保護層７は、後工程で支持体５を剥離する際にインターポーザ３を保護するための層であり、例えば、アクリル系樹脂をラミネート法により形成する。配線保護層７は、エポキシ樹脂、アクリル樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂であって、インターポーザ３を支持体５から剥離後に除去可能な樹脂であればよい。配線保護層７については、スピンコート、ラミネート等、樹脂の形状に応じて適宜形成してよい。 Next, as shown in FIG. 6(b), a wiring protection layer 7 is formed on the peeling layer 6. The wiring protection layer 7 is a layer for protecting the interposer 3 when the support body 5 is peeled off in a later step, and is formed of, for example, acrylic resin by a lamination method. The wiring protection layer 7 is made of one of epoxy resin, acrylic resin, urethane resin, silicone resin, polyester resin, oxetane resin, or a mixture of two or more of these resins, and is a resin that protects the interposer 3 from the support 5. Any resin may be used as long as it can be removed after peeling. The wiring protection layer 7 may be formed by spin coating, lamination, or the like as appropriate depending on the shape of the resin.

次いで、図６（ｃ）に示すように、真空中で、配線保護層７上にシード層５１を形成する。シード層の構成についてはチタン（Ｔｉ）／銅（Ｃｕ）、クロム（Ｃｒ）／銅（Ｃｕ）、ニッケルクロム（ＮｉＣｒ）／銅（Ｃｕ）、ニッケル（Ｎｉ）／銅（Ｃｕ）等、用途に応じて適宜構成、厚みを振って構わない。本発明の一実施形態では例えば、支持体５側から順にチタン（Ｔｉ）：５０ｎｍ、銅（Ｃｕ）：３００ｎｍをスパッタにより形成する。配線保護層７上にシード層５１を形成することで、この上に微細パターンを形成することが可能となる。 Next, as shown in FIG. 6C, a seed layer 51 is formed on the wiring protection layer 7 in a vacuum. The composition of the seed layer may be titanium (Ti)/copper (Cu), chromium (Cr)/copper (Cu), nickel chromium (NiCr)/copper (Cu), nickel (Ni)/copper (Cu), etc. depending on the application. The structure and thickness may be adjusted as appropriate. In one embodiment of the present invention, for example, titanium (Ti) with a thickness of 50 nm and copper (Cu) with a thickness of 300 nm are formed by sputtering in order from the support 5 side. By forming the seed layer 51 on the wiring protection layer 7, it becomes possible to form a fine pattern thereon.

次に図６（ｄ）に示すようにシード層５１上にレジスト層７１を形成し、その開口部７１ａに電解銅めっきによりビア接続配線パターン４１Ｐを形成する。その後、図６（ｅ）に示すようにレジスト層７１を除去する。 Next, as shown in FIG. 6D, a resist layer 71 is formed on the seed layer 51, and a via connection wiring pattern 41P is formed in the opening 71a by electrolytic copper plating. Thereafter, the resist layer 71 is removed as shown in FIG. 6(e).

次に、図７（ｆ）に示すようにビア接続配線パターン４１Ｐ上に開口部７２ａを具備するレジスト層７２を設ける。 Next, as shown in FIG. 7F, a resist layer 72 having an opening 72a is provided on the via connection wiring pattern 41P.

次に、図７（ｇ）に示すようにビア接続配線パターン４１Ｐ上のレジスト開口部７２ａ内に電解銅めっきにより第１ビア４２Ｖを形成する。 Next, as shown in FIG. 7(g), a first via 42V is formed in the resist opening 72a on the via connection wiring pattern 41P by electrolytic copper plating.

次に、図７（ｈ）に示すようにレジスト層７１を剥離し、ビア接続配線パターン４１Ｐ
の下部以外のシード層５１をエッチングし除去する。なお、シード層５１は後述する剥離層６を剥離後に実施してもよい。 Next, as shown in FIG. 7(h), the resist layer 71 is peeled off, and the via connection wiring pattern 41P is removed.
The seed layer 51 other than the lower part is etched and removed. Note that the seed layer 51 may be formed after a peeling layer 6, which will be described later, is peeled off.

次に、図７（ｉ）に示すように無機絶縁膜層６１を設ける。無機絶縁膜層６１は、ビア接続配線パターン４１Ｐと第１ビア４２Ｖが接する面を除いた支持体５の主面Ａ側から全面に形成する。 Next, as shown in FIG. 7(i), an inorganic insulating film layer 61 is provided. The inorganic insulating film layer 61 is formed over the entire surface of the support 5 from the main surface A side, excluding the surface where the via connection wiring pattern 41P and the first via 42V are in contact.

次に、図７（ｊ）に示すように、ビア接続配線パターン４１Ｐと第１ビア４２Ｖと無機絶縁膜層５１が埋没するように絶縁層１１を形成する。絶縁層を形成する絶縁樹脂に感光性材料を用いる場合は、スピンコート法により形成する。一方、絶縁樹脂に非感光性材料を用いる場合は、真空ラミネーターなどによって、樹脂をラミネートして形成する。 Next, as shown in FIG. 7(j), the insulating layer 11 is formed so that the via connection wiring pattern 41P, the first via 42V, and the inorganic insulating film layer 51 are buried. When a photosensitive material is used for the insulating resin forming the insulating layer, it is formed by a spin coating method. On the other hand, when a non-photosensitive material is used for the insulating resin, the resin is laminated using a vacuum laminator or the like.

次に、図８（ｋ）に示すように、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学機械研磨）あるいは機械研磨により第１ビア４２Ｖと無機絶縁膜層６１を露出させる。このとき、ビア接続配線パターン４１Ｐが露出する程度までは研磨しない。 Next, as shown in FIG. 8(k), the first via 42V and the inorganic insulating film layer 61 are exposed by CMP (Chemical Mechanical Polishing) or mechanical polishing. At this time, polishing is not performed to the extent that the via connection wiring pattern 41P is exposed.

次に、図８（ｌ）に示すように、シード層５２を設け、更にレジスト層７３を設け、レジスト開口部７３ａ、７３ｂ、７３ｃを形成する。 Next, as shown in FIG. 8(l), a seed layer 52 is provided, and a resist layer 73 is further provided to form resist openings 73a, 73b, and 73c.

次に、図８（ｍ）に示すように、レジスト開口部７３ａ、７３ｂ、７３ｃ内に電解銅めっきにより配線層４３を形成し、位置に応じてビアに接続するビア接続配線パターン４３Ｒ、配線パターン４３Ｌを設ける。 Next, as shown in FIG. 8(m), a wiring layer 43 is formed in the resist openings 73a, 73b, and 73c by electrolytic copper plating, and a via connection wiring pattern 43R and a wiring pattern are formed to connect to the via according to the position. 43L is provided.

次に、図９（ｎ）に示すように、レジスト層７３を剥離し、ビア接続配線パターン４３Ｒ、配線層４３Ｌの下部以外のシード層５２を除去して、ビア接続配線パターン４３Ｒ、配線パターン４３Ｌを形成する。 Next, as shown in FIG. 9(n), the resist layer 73 is peeled off, the seed layer 52 other than the lower part of the via connection wiring pattern 43R and the wiring layer 43L is removed, and the via connection wiring pattern 43R and the wiring pattern 43L are removed. form.

次に、図９（０）に示すように、無機絶縁膜層６２を支持体５の主面Ａ側から全面に形成する。 Next, as shown in FIG. 9(0), an inorganic insulating film layer 62 is formed over the entire surface of the support 5 from the main surface A side.

次に、図９（ｐ）に示すように、ビア接続配線パターン４３Ｒと配線パターン４３Ｌと無機絶縁膜層６２が埋没するように、絶縁層１２を設ける。 Next, as shown in FIG. 9(p), the insulating layer 12 is provided so that the via connection wiring pattern 43R, the wiring pattern 43L, and the inorganic insulating film layer 62 are buried.

次に、図１０（ｑ）に示すように、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）あるいは機械研磨によりビア接続配線パターン４３Ｒと、配線パターン４３Ｌと無機絶縁膜層６２を露出させる。 Next, as shown in FIG. 10(q), CMP (Chemical Mechanical
The via connection wiring pattern 43R, the wiring pattern 43L, and the inorganic insulating film layer 62 are exposed by polishing (chemical mechanical polishing) or mechanical polishing.

次に、図１０（ｒ）に示すように、シード層５３を設ける。 Next, as shown in FIG. 10(r), a seed layer 53 is provided.

次に、図１０（ｓ）に示すように、レジスト層７４を設け、更にレジスト開口部７４ａを設ける。レジスト開口部７４ａ内には電解めっきによりビア４４Ｖを設ける。 Next, as shown in FIG. 10(s), a resist layer 74 is provided, and a resist opening 74a is further provided. A via 44V is provided in the resist opening 74a by electrolytic plating.

次に、図１１（ｔ）に示すように、レジスト層７４を剥離し、ビア４４Ｖ下部以外のシード層５３を除去後、無機絶縁膜層６３を支持体５の主面Ａ側から全面に形成した後、ビア４４Ｖと無機絶縁膜層６３が埋没するように樹脂層１３を形成する。 Next, as shown in FIG. 11(t), after peeling off the resist layer 74 and removing the seed layer 53 except under the via 44V, an inorganic insulating film layer 63 is formed on the entire surface of the support 5 from the main surface A side. After that, the resin layer 13 is formed so that the via 44V and the inorganic insulating film layer 63 are buried.

次に、図１１（ｕ）に示すように、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）あるいは機械研磨によりビア４４Ｖと、無機絶縁膜層６３を露出させる。 Next, as shown in FIG. 11(u), CMP (Chemical Mechanical
The via 44V and the inorganic insulating film layer 63 are exposed by polishing (chemical mechanical polishing) or mechanical polishing.

次に、図８（ｌ）から図１１（ｕ）の工程を繰り返すことで、絶縁層１１、１２、１３、１４、１５、無機絶縁膜層６１、６２、６３、６４、６５、ビア接続配線パターン４１Ｐ、ビア接続パターン４３Ｒ、４５Ｒ、ビア４２Ｖ、４４Ｖ、４６Ｖ、シード層５１、５２、５３、５４、５５を具備した図１１（ｖ）に示した配線基板を得る。 Next, by repeating the steps from FIG. 8(l) to FIG. 11(u), insulating layers 11, 12, 13, 14, 15, inorganic insulating film layers 61, 62, 63, 64, 65, via connection wiring A wiring board shown in FIG. 11(v) is obtained, which includes a pattern 41P, via connection patterns 43R, 45R, vias 42V, 44V, 46V, and seed layers 51, 52, 53, 54, 55.

次に、図８（ｌ）から図１１（ｕ）の工程を繰り返すことで、絶縁層１１、１２、１３、１次に、図１２（ｗ）に示すように、ビア４６Ｖに接続されたシード層５６とビア接続配線パターン４７Ｐからなるはんだ接続用ビア接続配線パターンを絶縁層１５上に設け、配線基板（インターポーザ）３のＦＣ－ＢＧＡ用配線基板１側の最表面にソルダーレジスト層１６を形成する。ソルダーレジスト層１６は、絶縁樹脂として感光性エポキシ樹脂を使用して、露光、現像により、ビア接続配線パターン４７Ｐが露出する開口部１６ａを備えるように形成する。なお、ソルダーレジスト層１６の絶縁樹脂は絶縁層１５と同一材料でもよい。 Next, by repeating the steps from FIG. 8 (l) to FIG. A via connection wiring pattern for solder connection consisting of a layer 56 and a via connection wiring pattern 47P is provided on the insulating layer 15, and a solder resist layer 16 is formed on the outermost surface of the wiring board (interposer) 3 on the FC-BGA wiring board 1 side. do. The solder resist layer 16 is formed by exposure and development using a photosensitive epoxy resin as an insulating resin so as to have an opening 16a through which the via connection wiring pattern 47P is exposed. Note that the insulating resin of the solder resist layer 16 may be made of the same material as the insulating layer 15.

次に、図１２（ｘ）に示すように、ビア接続配線パターン４７Ｐの表面に、酸化防止とはんだバンプの濡れ性をよくするため、表面処理層１９を設ける。表面処理層としては、無電解ニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）めっき、ＯＳＰ（ＯｒｇａｎｉｃＳｏｌｄｅｒａｂｉｌｉｔｙＰｒｅｓｅｒｖａｔｉｖｅ、水溶性プレフラックスによる表面処理）、無電解スズめっき、無電解ニッケル（Ｎｉ）／金（Ａｕ）めっきなどから適宜用途に応じて選択しても良い。 Next, as shown in FIG. 12(x), a surface treatment layer 19 is provided on the surface of the via connection wiring pattern 47P in order to prevent oxidation and improve wettability of the solder bumps. The surface treatment layer includes electroless nickel (Ni)/palladium (Pd)/gold (Au) plating, OSP (organic solderability preservative, surface treatment using water-soluble preflux), electroless tin plating, and electroless nickel (Ni). / gold (Au) plating, etc., depending on the application.

更に、表面処理層１９に、はんだ層２０を搭載しリフローした後、支持体５を個片化することで、半導体パッケージ毎に支持体・はんだ層付き配線基板（インターポーザ）９０が製作される。 Further, after mounting a solder layer 20 on the surface treatment layer 19 and performing reflow, the support 5 is separated into pieces, thereby producing a support/solder layer-attached wiring board (interposer) 90 for each semiconductor package.

無機絶縁膜層６１、６２、６３は真空中で蒸着あるいはスパッタリングにより成膜される。無機絶縁膜には、例えば、シリコンナイトライド、シリコンオキサイド、タンタルオキサイド、酸化アルミニウム、窒化タンタルなどから選択される少なくとも１種類以上の膜を使用することができ、無機絶縁膜は複数の種類が積層されていてもよい。 The inorganic insulating film layers 61, 62, and 63 are formed by vapor deposition or sputtering in a vacuum. For example, at least one type of film selected from silicon nitride, silicon oxide, tantalum oxide, aluminum oxide, tantalum nitride, etc. can be used as the inorganic insulating film, and multiple types of inorganic insulating films may be stacked. may have been done.

無機絶縁膜層の厚みは５～５００ｎｍであることが望ましいが、更に望ましくは２０～１００ｎｍである。これは、無機絶縁膜層厚みを前記２０～１００ｎｍの範囲にすることで、絶縁信頼性が確保できることから製造容易性を考慮したためである。 The thickness of the inorganic insulating film layer is preferably 5 to 500 nm, more preferably 20 to 100 nm. This is because insulating reliability can be ensured by setting the thickness of the inorganic insulating film layer in the range of 20 to 100 nm, so ease of manufacture is taken into consideration.

チタン（Ｔｉ）層は更なる層厚絶縁信頼性の向上と、下地の樹脂との密着向上のために設け、銅は電解銅めっきをする際の導電層として適している。 The titanium (Ti) layer is provided to further improve layer thickness and insulation reliability and to improve adhesion to the underlying resin, and copper is suitable as a conductive layer when performing electrolytic copper plating.

図５は図４の破線部内Ｂを拡大したものであり、図４の実施形態の別の支持体・はんだ層付き配線基板（インターポーザ）９０の例である。図５に示すように、各ビア接続配線パターンと各ビアの接合部の形状はＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学機械研磨）等で研磨する際に銅のエッチング量を増やすことでビア接続配線パターン４３Ｒ／ビア４２Ｖ、ビア４４Ｖ／ビア接続配線パターン４３Ｒ、ビア接続配線パターン４５Ｒ／ビア４４Ｖ、ビア４６Ｖ／ビア接続配線パターン４５Ｒ、ビア接続配線パターン４７Ｐ／ビア４６Ｖの各界面で凹部を形成してもよい。これにより配線層におけるビアに接続する配線パターンとビアの接続面積が増え、電気特性が向上する。 FIG. 5 is an enlarged view of the broken line area B in FIG. 4, and is an example of another support/solder layer-equipped wiring board (interposer) 90 of the embodiment shown in FIG. As shown in FIG. 5, the shape of the junction between each via connection wiring pattern and each via can be changed by increasing the amount of copper etched during polishing using CMP (Chemical Mechanical Polishing) or the like. /Via 42V, Via 44V/Via connection wiring pattern 43R, Via connection wiring pattern 45R/Via 44V, Via 46V/Via connection wiring pattern 45R, Via connection wiring pattern 47P/Via 46V Recesses may be formed at each interface. . This increases the connection area between the wiring pattern connected to the via in the wiring layer and the via, improving electrical characteristics.

＜配線基板（インターポーザ）３が付属する配線基板１００、半導体装置１０００の製造方法＞
図１３（ａ）に示すように、支持体・はんだ層付き配線基板（インターポーザ）９０の端子、つまり、はんだバンプ２０の位置に合わせて設計、製造したＦＣ－ＢＧＡ用配線基板１にフリップチップにより支持体・はんだ層付き配線基板（インターポーザ）９０を配置し、図１３（ｂ）に示すように、支持体５付きインターポーザ３とＦＣ－ＢＧＡ用配線基板１を接合後、アンダーフィル２で固め位置を固定する。 <Method for manufacturing wiring board 100 and semiconductor device 1000 with wiring board (interposer) 3 attached>
As shown in FIG. 13(a), a flip chip is attached to an FC-BGA wiring board 1 designed and manufactured according to the position of the terminals of the support/solder layer-equipped wiring board (interposer) 90, that is, the solder bumps 20. A wiring board (interposer) 90 with a support and a solder layer is placed, and as shown in FIG. 13(b), after bonding the interposer 3 with a support 5 and the FC-BGA wiring board 1, the underfill 2 is used to solidify the position. to be fixed.

次に図１４（ｃ）に示すように、支持体５の背面より、すなわち、支持体５のＦＣ－ＢＧＡ用配線基板１とは逆側の面からレーザ光２６を支持体５との界面に形成された剥離層６に照射し、図１４（ｄ）に示すように支持体５を取り外す。 Next, as shown in FIG. 14(c), a laser beam 26 is applied to the interface with the support 5 from the back side of the support 5, that is, from the surface of the support 5 opposite to the FC-BGA wiring board 1. The formed release layer 6 is irradiated, and the support 5 is removed as shown in FIG. 14(d).

次に、剥離層６と配線保護層７とシード層５１を除去し、図１５（ｅ）に示すような基板を得る。本発明の実施形態では、剥離層６は機械的に、配線保護層７から引き剥がす。また、配線保護層７は、アクリル系樹脂を用いており、アルカリ系溶剤（１％ＮａＯＨ、２．３％ＴＭＡＨ）によって除去する。更に、シード層５１は、配線保護層７側からチタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去する。このようにして、ＦＣ－ＢＧＡ用配線基板１に配線基板（インターポーザ）３が接続された配線基板１００を得る。 Next, the peeling layer 6, the wiring protection layer 7, and the seed layer 51 are removed to obtain a substrate as shown in FIG. 15(e). In an embodiment of the invention, the peeling layer 6 is mechanically peeled off from the wiring protection layer 7 . Further, the wiring protection layer 7 is made of acrylic resin, and is removed using an alkaline solvent (1% NaOH, 2.3% TMAH). Further, the seed layer 51 is made of titanium and copper from the wiring protection layer 7 side, and is dissolved and removed using an alkaline etching agent and an acid etching agent, respectively. In this way, a wiring board 100 is obtained in which the wiring board (interposer) 3 is connected to the FC-BGA wiring board 1.

配線基板１００において、表面に露出した導体層上に前記の通り、無電解ニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）めっき、ＯＳＰ（ＯｒｇａｎｉｃＳｏｌｄｅｒａｂｉｌｉｔｙＰｒｅｓｅｒｖａｔｉｖｅ、水溶性プレフラックスによる表面処理）、無電解スズめっき、無電解ニッケル（Ｎｉ）／金（Ａｕ）めっきなどの表面処理を施してもよい。 As described above, on the conductor layer exposed on the surface of the wiring board 100, electroless nickel (Ni)/palladium (Pd)/gold (Au) plating, OSP (organic solderability preservative, surface treatment using water-soluble preflux), Surface treatments such as electroless tin plating and electroless nickel (Ni)/gold (Au) plating may be applied.

最後に、図１５（ｆ）に示すように、ＦＣ－ＢＧＡ用配線基板１に配線基板（インターポーザ）３が接続された配線基板１００に半導体チップ４を接続し、配線基板１００と半導体チップ４の間隙にアンダーフィル３２を充填することで、本発明にかかる半導体装置１０００を作ることができる。 Finally, as shown in FIG. 15(f), the semiconductor chip 4 is connected to the wiring board 100 on which the wiring board (interposer) 3 is connected to the FC-BGA wiring board 1. By filling the gap with the underfill 32, the semiconductor device 1000 according to the present invention can be manufactured.

上記の通り、本発明にかかる実施形態により、配線層の側面と、ビアの側面と、ビアが接続する配線層とビアが接続していない配線層の上面と、配線層の側面に設けられた無機絶縁膜層が銅マイグレーションを抑制することにより、ライン／スペース（Ｌ／Ｓ）は２μｍ／２μｍレベルでの配線間の絶縁信頼性を確保することができる。 As described above, according to the embodiment of the present invention, the wiring layer provided on the side surface of the wiring layer, the side surface of the via, the wiring layer connected by the via, the upper surface of the wiring layer not connected to the via, and the side surface of the wiring layer. By suppressing copper migration by the inorganic insulating film layer, insulation reliability between wirings can be ensured at the line/space (L/S) level of 2 μm/2 μm.

また、支持体５側から銅の拡散を防止可能な導電層と銅の積層膜にすることで、層間厚２．５μｍでの層間絶縁信頼性を確保することができる。また、配線層の上面を無機絶縁膜層で被覆することにより、層間の絶縁信頼性を確保することができる。 Further, by using a laminated film of a conductive layer and copper that can prevent diffusion of copper from the support 5 side, interlayer insulation reliability can be ensured at an interlayer thickness of 2.5 μm. Further, by covering the upper surface of the wiring layer with an inorganic insulating film layer, insulation reliability between layers can be ensured.

以上、本発明の一実施形態を例示したが、本発明は上記実施形態に限定されたものではなく、本発明の実施形態の技術的思想が逸脱しない限り、配線基板としての用途を考慮し、要求される他の物性である剛性、強度、耐衝撃性などを向上する目的で、他の層や構造を任意に形成できる。 Although one embodiment of the present invention has been exemplified above, the present invention is not limited to the above embodiment, and as long as the technical idea of the embodiment of the present invention does not deviate, the use as a wiring board is considered, Other layers or structures can be optionally formed for the purpose of improving other required physical properties such as rigidity, strength, and impact resistance.

以下、実施例（実施例１と２、比較例１と２）を用いて、本発明の絶縁耐性の効果を検証する。また、本発明は、以下の実施例に限定されるものではない。 Hereinafter, the effect of the insulation resistance of the present invention will be verified using Examples (Examples 1 and 2, Comparative Examples 1 and 2). Furthermore, the present invention is not limited to the following examples.

（実施例１）
図６（ａ）から（ｅ）と、図７（ｆ）から（ｊ）と、図８（ｋ）から（ｍ）と、図９（ｎ）から（ｐ）と、図１０（ｑ）から（ｓ）と、図１１（ｔ）から（ｖ）と、図１２（ｗ）までの手順に従い、図１２（ｗ）で示す配線基板を製作した。 (Example 1)
From FIGS. 6(a) to (e), FIGS. 7(f) to (j), FIGS. 8(k) to (m), FIGS. 9(n) to (p), and FIG. 10(q) A wiring board shown in FIG. 12(w) was manufactured according to the steps shown in FIG. 11(s), FIGS. 11(t) to (v), and FIG. 12(w).

無機絶縁膜層６１、６２、６３、６４、６５はシリコンナイトライドを使用した。また、シード層５１、５２、５３、５４、５５はチタン（Ｔｉ）／銅（Ｃｕ）の層構成とした。 Silicon nitride was used for the inorganic insulating film layers 61, 62, 63, 64, and 65. Further, the seed layers 51, 52, 53, 54, and 55 had a layer structure of titanium (Ti)/copper (Cu).

（実施例２）
上記と同様なプロセスで、図１２（ｗ）で示す配線基板を製作した。 (Example 2)
A wiring board shown in FIG. 12(w) was manufactured using a process similar to that described above.

無機絶縁膜層６１、６２、６３、６４、６５はシリコンオキサイドを使用した。また、シード層５１、５２、５３、５４、５５はチタン（Ｔｉ）／銅（Ｃｕ）の層構成とした。 Silicon oxide was used for the inorganic insulating film layers 61, 62, 63, 64, and 65. Further, the seed layers 51, 52, 53, 54, and 55 had a layer structure of titanium (Ti)/copper (Cu).

（比較例１）
図６（ａ）から（ｅ）と、図７（ｆ）から（ｊ）と、図８（ｋ）から（ｍ）と、図９（ｎ）から（ｐ）と、図１０（ｑ）から（ｓ）と、図１１（ｔ）から（ｖ）と、図１２（ｗ）までの手順において、無機絶縁膜層は形成せずに、図１２（ｗ）で示される配線基板において、無機絶縁膜層６１、６２、６３、６４、６５がないものを製作した。シード層５１、５２、５３、５４、５５はチタン（Ｔｉ）／銅（Ｃｕ）の層構成とした。 (Comparative example 1)
From FIGS. 6(a) to (e), FIGS. 7(f) to (j), FIGS. 8(k) to (m), FIGS. 9(n) to (p), and FIG. 10(q) (s), FIGS. 11(t) to (v), and FIG. 12(w), an inorganic insulating layer is not formed in the wiring board shown in FIG. 12(w). One without the film layers 61, 62, 63, 64, and 65 was manufactured. The seed layers 51, 52, 53, 54, and 55 had a layer structure of titanium (Ti)/copper (Cu).

（比較例２）
図６（ａ）から（ｅ）と、図７（ｆ）から（ｊ）と、図８（ｋ）から（ｍ）と、図９（ｎ）から（ｐ）と、図１０（ｑ）から（ｓ）と、図１１（ｔ）から（ｖ）と、図１２（ｗ）までの手順において、図１２（ｗ）で示される配線基板を製作した。 (Comparative example 2)
From FIGS. 6(a) to (e), FIGS. 7(f) to (j), FIGS. 8(k) to (m), FIGS. 9(n) to (p), and FIG. 10(q) The wiring board shown in FIG. 12(w) was manufactured using the steps shown in FIG. 11(s), FIGS. 11(t) to (v), and FIG. 12(w).

無機絶縁膜層６１、６２、６３、６４、６５はシリコンナイトライドを使用した。また、シード層５１、５２、５３、５４、５５は銅（Ｃｕ）の単層構成とした。 Silicon nitride was used for the inorganic insulating film layers 61, 62, 63, 64, and 65. Further, the seed layers 51, 52, 53, 54, and 55 had a single layer structure of copper (Cu).

（評価及び方法）
実施例１と２、比較例１と２で得られたそれぞれの配線基板を用いて、以下の方法で図１２（ｗ）の４３Ｌ（ライン／スペース（Ｌ／Ｓ）は２μｍ／２μｍ）にて線間の絶縁信頼性を評価し、図１２（ｗ）の４３Ｌ／４５Ｌ間（層間厚２．５μｍ）にて層間の絶縁信頼性を評価した。結果を表１に記す。 (Evaluation and method)
Using each of the wiring boards obtained in Examples 1 and 2 and Comparative Examples 1 and 2, 43L (line/space (L/S) is 2 μm/2 μm) in FIG. 12(w) was formed using the following method. The insulation reliability between the lines was evaluated, and the insulation reliability between the layers was evaluated between 43L/45L (interlayer thickness 2.5 μm) in FIG. 12(w). The results are shown in Table 1.

＜絶縁信頼性評価＞
バイアスＨＡＳＴの試験を以下の条件にのっとって実施した。 <Insulation reliability evaluation>
A bias HAST test was conducted under the following conditions.

・規格：ＪＥＳＤ２２－Ａ１１０
・温度：１３０℃
・湿度：８５％ＲＨ
・電圧：３．３Ｖ
○：抵抗値が１０⁶Ω以上が９６時間保持される。・Standard: JESD22-A110
・Temperature: 130℃
・Humidity: 85%RH
・Voltage: 3.3V
○: A resistance value of 10 ⁶ Ω or more is maintained for 96 hours.

×：抵抗値が１０⁶Ω以上保持される時間が９６時間未満である ×: The time during which the resistance value is maintained at 10 ⁶ Ω or more is less than 96 hours.

（比較結果）
表１に示す結果から、図１２（ｗ）で示される配線基板において、実施例において無機絶縁層膜がシリコンナイトライドかシリコンオキサイドであり、シード層がチタン（Ｔｉ）／銅（Ｃｕ）の層構成であれば、高い線間絶縁信頼性と、層間絶縁信頼性が得られていることが確かめられた。 (Comparison result)
From the results shown in Table 1, in the wiring board shown in FIG. 12(w), in the example, the inorganic insulating layer film was silicon nitride or silicon oxide, and the seed layer was a titanium (Ti)/copper (Cu) layer. It was confirmed that with this configuration, high line-to-line insulation reliability and interlayer insulation reliability were obtained.

比較例１において、図１２（ｗ）で示される配線基板において、無機絶縁層膜がない配線基板は、線間絶縁信頼性と層間絶縁信頼性が低く、比較例２において、図１２（ｗ）で示される配線基板において、無機絶縁層膜がシリコンナイトライドであっても、シード層が銅（Ｃｕ）単層であれば、線間絶縁信頼性は高いが、層間絶縁信頼性が低くなった。 In Comparative Example 1, in the wiring board shown in FIG. 12(w), the wiring board without an inorganic insulating layer had low inter-line insulation reliability and low interlayer insulation reliability, and in Comparative Example 2, as shown in FIG. In the wiring board shown in , even if the inorganic insulating layer film is silicon nitride, if the seed layer is a single layer of copper (Cu), the line-to-line insulation reliability is high, but the interlayer insulation reliability is low. .

よって、本発明にかかる配線基板において無機絶縁膜層の導入と、シード層の選択により、高い線間絶縁信頼性と、層間絶縁信頼性が得られることが示された。 Therefore, it was shown that in the wiring board according to the present invention, high line-to-line insulation reliability and interlayer insulation reliability can be obtained by introducing an inorganic insulating film layer and selecting a seed layer.

１・・・ＦＣ－ＢＧＡ配線用基板
２・・・アンダーフィル
３・・・配線基板（インターポーザ）
４・・・半導体チップ
５・・・支持体
６・・・剥離層
７・・・配線保護層
１１、１２、１３、１４、１５・・・絶縁層（樹脂層)
１６・・・ソルダーレジスト層
１６a・・・ソルダーレジスト層開口部
１９・・・表面処理層
２０・・・はんだ層
２４・・・金バンプ接合部
２６・・・レーザ光
３１・・・銅ピラー
３２・・・アンダーフィル
４１、４２、４３、４４、４５、４６、４７・・・配線層
４１Ｐ、４７Ｐ・・・ビア接続配線パターン
４２Ｖ、４４Ｖ、４６Ｖ・・・ビア
４３Ｒ、４５Ｒ・・・ビア接続配線パターン
４３Ｌ、４５Ｌ・・・配線パターン
５１、５２、５３、５４、５５、５６・・・シード層
６１、６２、６３、６４、６５・・・無機絶縁膜層
７１、７２、７３、７４・・・レジスト
７１ａ、７２ａ、７３ａ、７４ａ・・・レジスト開口部
７３ｂ、７３ｃ・・・レジスト開口部
９０・・・支持体・はんだ層付き配線基板（インターポーザ）
１００・・・配線基板
１０００・・・半導体装置
Ａ・・・側
Ｂ・・・支持体・はんだ付き配線基板３（インターポーザ）の一部 1... FC-BGA wiring board 2... Underfill 3... Wiring board (interposer)
4...Semiconductor chip 5...Support 6...Peeling layer 7...Wiring protection layer 11, 12, 13, 14, 15...Insulating layer (resin layer)
16...Solder resist layer 16a...Solder resist layer opening 19...Surface treatment layer 20...Solder layer 24...Gold bump joint 26...Laser beam 31...Copper pillar 32 ... Underfill 41, 42, 43, 44, 45, 46, 47... Wiring layer 41P, 47P... Via connection wiring pattern 42V, 44V, 46V... Via 43R, 45R... Via connection Wiring patterns 43L, 45L... Wiring patterns 51, 52, 53, 54, 55, 56... Seed layer 61, 62, 63, 64, 65... Inorganic insulating film layer 71, 72, 73, 74... ...Resist 71a, 72a, 73a, 74a...Resist opening 73b, 73c...Resist opening 90...Support/wiring board with solder layer (interposer)
100... Wiring board 1000... Semiconductor device A... Side B... Part of support/soldered wiring board 3 (interposer)

Claims

ビアと、
前記ビア下部に接続された配線層であるビア接続配線パターンと、前記ビア接続配線パ
ターンと同一層内に配線パターンと、
を有し、
前記ビアの側面と、前記ビア接続配線パターンの側面と、前記ビア接続配線パターンの
上面内で前記ビアとの接続部以外の上面と、前記配線パターンの側面と上面に、形成され
た無機絶縁膜層を有する配線基板であって、
第１配線層からなるビア接続配線パターンと、
前記ビア接続配線パターンの上面一部に接続された第２配線層からなる第１ビアと、
前記ビア接続配線パターンの側面と前記第１ビアに接続されている以外の前記ビア接続
配線パターンの上面と前記第１ビアの側面表面に、形成された第１無機絶縁膜層と、
前記第１無機絶縁膜層の表面を埋設し、前記ビア接続配線パターン下面が露出される第
１絶縁層と、
前記第１ビアの上面を一部含む面と、前記第１ビアの上面以外の前記第１絶縁層の上面
一部に形成された第２シード層と、
前記第２シード層上に形成されたビア接続配線パターンと配線パターンからなる第３配
線層と、
前記第３配線層（ビア接続配線パターンと配線パターン）と前記第２シード層の側面表
面と、前記第２シード層以外の第１絶縁層上面に、形成された第２無機絶縁膜層と、
前記第２無機絶縁膜層を埋設する第２絶縁層と、
前記第３配線層のうち、前記ビア接続配線パターンの上面一部に形成された第３シード層と、
前記第３シード層上に形成された第４配線層からなる第２ビアと、
前記第２ビアと前記第３シード層の側面表面と、前記第３シード層以外の第２絶縁層上
面に、形成された第３無機絶縁膜層と、
前記第３無機絶縁膜層を埋設する第３絶縁層と、
を有することを特徴とする配線基板。 Beer and
a via connection wiring pattern that is a wiring layer connected to the lower part of the via, and a wiring pattern in the same layer as the via connection wiring pattern;
has
An inorganic insulating film is formed on the side surface of the via, the side surface of the via connection wiring pattern, the top surface of the via connection wiring pattern other than the connection part with the via, and the side surface and top surface of the wiring pattern. A wiring board having a layer,
a via connection wiring pattern consisting of a first wiring layer;
a first via made of a second wiring layer connected to a part of the upper surface of the via connection wiring pattern;
a first inorganic insulating film layer formed on a side surface of the via connection wiring pattern, an upper surface of the via connection wiring pattern other than that connected to the first via, and a side surface of the first via;
a first insulating layer that buries the surface of the first inorganic insulating film layer and exposes the bottom surface of the via connection wiring pattern;
a second seed layer formed on a surface including a portion of the top surface of the first via, and a portion of the top surface of the first insulating layer other than the top surface of the first via;
a third wiring layer including a via connection wiring pattern and a wiring pattern formed on the second seed layer;
a second inorganic insulating film layer formed on the third wiring layer (via connection wiring pattern and wiring pattern), the side surface of the second seed layer, and the upper surface of the first insulating layer other than the second seed layer;
a second insulating layer embedding the second inorganic insulating film layer;
A third seed layer formed on a part of the upper surface of the via connection wiring pattern in the third wiring layer;
a second via made of a fourth wiring layer formed on the third seed layer;
a third inorganic insulating film layer formed on the side surface of the second via and the third seed layer, and on the upper surface of the second insulating layer other than the third seed layer;
a third insulating layer embedding the third inorganic insulating film layer;
A wiring board characterized by having:

前記配線層は銅層であり、
前記無機絶縁膜層はシリコンナイトライド、シリコンオキサイド、タンタルオキサイド
、酸化アルミニウム、窒化タンタルの中で少なくとも１種類以上の膜であり、
前記第２シード層と前記第３シード層は、チタン（Ｔｉ）／銅（Ｃｕ）、クロム（Ｃｒ）／銅（Ｃｕ）、ニッケルクロム（ＮｉＣｒ）／銅（Ｃｕ）、ニッケル（Ｎｉ）／銅（Ｃｕ）の中でいずれかの層構成であることを特徴とする請求項１に記載の配線基板。 The wiring layer is a copper layer,
The inorganic insulating film layer is a film of at least one type of silicon nitride, silicon oxide, tantalum oxide, aluminum oxide, and tantalum nitride,
The second seed layer and the third seed layer include titanium (Ti)/copper (Cu), chromium (Cr)/copper (Cu), nickel chromium (NiCr)/copper (Cu), and nickel (Ni)/copper. 2. The wiring board according to claim 1, wherein the wiring board has any layer structure among (Cu).

前記無機絶縁膜層は、真空中で形成されることを特徴とする請求項１または請求項２に
記載の配線基板。 3. The wiring board according to claim 1, wherein the inorganic insulating film layer is formed in a vacuum.

請求項１から請求項３のいずれか１項に記載の配線基板と、前記配線基板に搭載された
半導体チップを有することを特徴とする半導体装置。 A semiconductor device comprising the wiring board according to claim 1 and a semiconductor chip mounted on the wiring board.

支持体上面に剥離層を形成する工程と、
前記剥離層上面に配線保護層を形成する工程と、
前記配線保護層上面に、第１シード層を形成する工程と、
前記第１シード層上に選択的に第１レジストを塗布する工程と、
前記第１レジストの開口部に、第１配線層を形成する工程と、
前記第１レジストを除去する工程と、
前記第１配線層の上面一部が開口となるように選択的に第２レジストを塗布する工程と、
前記第２レジストの開口部に、第２配線層を形成する工程と、
前記第２レジストを除去する工程と、
前記第１シード層のうち、露出した部分を除去する工程と、
前記第１配線層の側面と、前記第２配線層に接続されている以外の前記第１配線層の上
面と、前記第２配線層の側面と上面と、前記第１配線層下の第１シード層以外の前記配線
保護層上面に第１無機絶縁膜層を形成する工程と、
前記第１無機絶縁膜層膜で被覆された前記第１配線層と前記第２配線層と前記第１シード層と前記配線保護層上面を第１絶縁層で埋設する工程と、
前記第２配線層の上部面と、前記第２配線層の上部面と同一平面の前記第１絶縁層の表面を露出する切削・研磨工程と、
第２シード層を形成する工程と、
前記第２シード層上で、前記第２配線層の上面を一部直下に持つ部分と、前記第２配線層の上面が直下にない一部の部分が開口となるように選択的に第３レジストを塗布する工程と、
前記第３レジストの開口部に、ビア接続配線パターンと配線パターンからなる第３配線
層を形成する工程と、
前記第３レジストを除去する工程と、
前記第２シード層のうち露出した部分を除去する工程と、
前記第３配線層（ビア接続配線パターンと配線パターン）の側面と上面と、前記第３配
線層下の前記第２シード層以外の前記第１絶縁層の上面に、第２無機絶縁膜層を形成する工程と、
前記第２無機絶縁膜層膜で被覆された第３配線層（ビア接続配線パターンと配線パターン）と前記第２シード層と前記第１絶縁層上面を第２絶縁層で埋設する工程と、
前記第３配線層の上部面と、前記第３配線層の上部面と同一平面の前記第２絶縁層の表面を露出する切削・研磨工程と、
第３シード層を形成する工程と、
前記第３シード層上で、前記第２配線層に接続する前記第３配線層を一部直下に持つ部
分が開口となるように選択的に第４レジストを塗布する工程と、
前記第４レジストの開口部に、第４配線層を形成する工程と、
前記第４レジストを除去する工程と、
前記第３シード層のうち露出した部分を除去する工程と、
前記第４配線層の側面と上面と、前記第４配線層下の前記第３シード層以外の前記第２絶縁層の上面に、第３無機絶縁膜層を形成する工程と、
前記第３無機絶縁膜層膜で被覆された前記第４配線層と前記第３シード層と前記第２絶縁層上面を第３絶縁層で埋設する工程と、
前記第４配線層の上部面と、前記第４配線層の上部面と同一平面の前記第３絶縁層の表面を露出する切削・研磨工程と、
を有することを特徴とする配線基板の製造方法。
forming a release layer on the upper surface of the support;
forming a wiring protection layer on the top surface of the release layer;
forming a first seed layer on the top surface of the wiring protection layer;
selectively applying a first resist on the first seed layer;
forming a first wiring layer in the opening of the first resist;
removing the first resist ;
selectively applying a second resist so that a part of the upper surface of the first wiring layer becomes an opening;
forming a second wiring layer in the opening of the second resist;
removing the second resist;
removing an exposed portion of the first seed layer;
The side surface of the first wiring layer, the top surface of the first wiring layer other than that connected to the second wiring layer, the side surface and top surface of the second wiring layer, and the first wiring layer below the first wiring layer. forming a first inorganic insulating film layer on the upper surface of the wiring protection layer other than the seed layer;
burying the first wiring layer, the second wiring layer, the first seed layer, and the top surface of the wiring protective layer covered with the first inorganic insulating film layer with a first insulating layer;
a cutting/polishing step of exposing an upper surface of the second wiring layer and a surface of the first insulating layer that is in the same plane as the upper surface of the second wiring layer;
forming a second seed layer;
A third seed layer is selectively formed on the second seed layer so that openings are formed in a portion where the top surface of the second wiring layer is partially directly below and a portion where the top surface of the second wiring layer is not directly below. A process of applying resist,
forming a third wiring layer including a via connection wiring pattern and a wiring pattern in the opening of the third resist;
removing the third resist;
removing an exposed portion of the second seed layer;
A second inorganic insulating film layer is provided on the side and top surfaces of the third wiring layer (via connection wiring pattern and wiring pattern) and on the top surface of the first insulating layer other than the second seed layer under the third wiring layer. a step of forming;
burying a third wiring layer (via connection wiring pattern and wiring pattern) covered with the second inorganic insulating film layer, the second seed layer, and the upper surface of the first insulating layer with a second insulating layer;
a cutting/polishing step of exposing an upper surface of the third wiring layer and a surface of the second insulating layer that is coplanar with the upper surface of the third wiring layer;
forming a third seed layer;
selectively applying a fourth resist on the third seed layer so that a portion directly below the third wiring layer connected to the second wiring layer becomes an opening;
forming a fourth wiring layer in the opening of the fourth resist;
removing the fourth resist;
removing an exposed portion of the third seed layer;
forming a third inorganic insulating film layer on the side and top surfaces of the fourth wiring layer and the top surface of the second insulating layer other than the third seed layer under the fourth wiring layer;
burying the fourth wiring layer covered with the third inorganic insulating film layer, the third seed layer, and the upper surface of the second insulating layer with a third insulating layer;
a cutting/polishing step of exposing an upper surface of the fourth wiring layer and a surface of the third insulating layer that is coplanar with the upper surface of the fourth wiring layer;
A method for manufacturing a wiring board, comprising: