JP6406996B2 - 半導体装置 - Google Patents

Description

本発明は、パワーモジュールをはじめとする半導体素子のダイボンドに関するものである。

産業機器から家電・情報端末まであらゆる製品にパワーモジュールが普及しつつあり、家電に搭載されるモジュールについては、小型化と高効率化が特に求められる。また、動作温度が高く、効率に優れている点で、今後の主流となる可能性の高いＳｉＣ半導体に適用できるパッケージ形態であることも同時に求められている。

パワーモジュールは、輸送・産業機器だけでなく、エアコンなど家電にも普及が進んでおり、長期信頼性だけでなく、小型化と高効率化が求められつつある。小型化に伴い、発熱密度が大きくなると、ダイボンド部の品質（ボイドや未接合部）の放熱性への影響が顕著となる。また、高効率化のためチップの薄型化が進むと、半導体素子自体で熱を拡散することが難しくなり、やはりダイボンド部の品質による放熱性などへの影響が大きくなってきている。従来はボイドや未接合部の発生を抑制するために、真空はんだ付けなど高額な装置を用いたり、スクラブを行うなど工数の大きなプロセスを用いてきたが、根本的なボイドの抑制には至らなかった。さらに高性能なＳｉＣ半導体においては、動作温度が従来よりも高くなるため、放熱性の確保がこれまで以上に重要になると考えられている。

近年、減圧しながらはんだ付けすることにより、はんだ付け部のボイドを縮小するダイボンド手法が一般化しつつある。しかし、この方法では、減圧時にボイドがパワー半導体素子外周部から抜けるタイミングではんだが弾け、微小なはんだが飛散し、隣接するパワー半導体素子上に付着することでワイヤボンドが困難となるという問題がある。

また、半導体素子が薄くなることで剛性が低下し、ワイヤボンド電極の直下に大きなボイドが存在すると、ワイヤボンドの衝撃によってチップが破壊される可能性があった。ボイドを抑制する構造として、特許文献１では、ヒートシンクの底面を角錐状に加工し、はんだ付け時のボイドの抜けを促進するはんだ付け方法が提案されている。

特開平０７−２９７３２９号公報

特許文献１では、ヒートシンクと回路パターンの間のボイドを抑制することはできるが、パワー半導体装置のチップとヒートシンクの間のボイドを抑制することはできない。チップとヒートシンクの間のボイドを、ヒートシンクと回路パターンの間と同様の構成で抑制しようとすると、チップの裏面（ダイボンド面）を薄さ１００μｍの脆いＳｉチップに対して機械加工を行うことになるが、この機械加工は困難で、できたとしても加工ひずみが信頼性に影響を与えるという問題がある。

この発明は、上記のような問題点を解決するためになされたものであり、簡単なプロセスでダイボンド部のボイドを抑制できる半導体装置を得ることを目的としている。

本発明は、半導体素子の一面である素子固着面が基板の一面である基板固着面にはんだにより固着された半導体装置において、素子固着面が基板固着面に対して凹または凸となるよう、半導体素子が湾曲しており、素子固着面と基板固着面との距離が、一方向に漸次増大しているようにした。

この発明によれば、簡単なプロセスでダイボンド部のボイドが抑制された半導体装置を提供できる。

本発明の実施の形態１による半導体装置の構成を示す側面断面図および上面図である。 本発明の実施の形態１による半導体装置のダイボンドプロセスを示す概念図である。 本発明の実施の形態１による半導体装置の効果を説明する模式図である。 本発明の実施の形態１による半導体装置の別の構成を示す側面断面図である。 本発明の実施の形態１による半導体装置のさらに別の構成を示す上面図である。 本発明の実施の形態１による半導体装置のさらに別の構成を示す上面図である。 本発明の実施の形態２による半導体装置の構成を示す側面断面図および上面図である。 本発明の実施の形態２による半導体装置の別の構成を示す上面図である。 本発明の実施の形態３による半導体装置の構成を示す側面断面図である。 本発明の実施の形態３による半導体装置のダイボンドプロセスを示す概念図である。 本発明の実施の形態３による半導体装置の詳細構成を示す側面断面図である。 本発明の実施の形態４による半導体装置の詳細構成を示す側面断面図である。

実施の形態１．
図１は、本発明の実施の形態１による半導体装置の構成を示す図であり、図１（ａ）は側面断面図、図１（ｂ）は上面図である。図２は、本発明の実施の形態１による半導体装置のダイボンドプロセスの概念図である。図２（ａ）のように、１０ｍｍ×１０ｍｍ×１ｍｍのＣｕ製ヒートスプレッダ２上に、エポキシ樹脂製の突起４（直径０．５ｍｍ、高さ０．２ｍｍ）を、ディスペンサー供給したのち加熱硬化させて２か所に形成する。次に図１（ｂ）のように、例えば５ｍｍ×５ｍｍ×厚さ０．２ｍｍのはんだリボン３１（Ｓｎ−Ａｇ−Ｃｕ共晶：融点２１７℃）を配置し、７ｍｍ×７ｍｍ×厚さ０．２ｍｍのパワー半導体素子１（ＩＧＢＴ：Insulated Gate Bipolar Transistor、裏面メタライズ層：Ａｌ
／Ｎｉ／Ａｕ、表面メタライズ層：ＡｌＳｉ／Ｎｉ／Ａｕ）を搭載する。最後に図２（ｃ）のように、リフロー炉にて加熱し、はんだを溶融させてはんだダイボンド部３２を形成する。はんだダイボンド部３２は、突起４のある辺では厚さが０．２ｍｍ程度となり、突起のない辺では厚さが０．０５ｍｍ程度となる。すなわち、半導体素子の辺長７ｍｍでダイボンド部３２の厚さが１５０μｍ異なるよう、基板であるヒートスプレッダ２の基板固着面２０１に対し、半導体素子１の素子固着面１０１が傾いて、すなわち両固着面の距離が、一方向に漸次増大するように固着されている。なお、上記の寸法は、典型的な一例であり、それらの寸法に限らず、使用される半導体素子などにより種々の寸法の半導体装置に本発明を適用できるのは言うまでもない。図１（ａ）では縦方向、すなわち厚み方向と
横方向の寸法比は、実際の寸法比で示されておらず、本発明の特徴を示すため、厚み方向を横方向に比較して拡大して示している。以後の図面も同様、厚み方向の寸法は、横方向に比較して拡大して示す。

ボイドの排出機構に関して、はんだ中のボイドの移動原理について説明する。文献”水平の狭い矩形流路内の気泡挙動に関する実験”（日本機械学会論文集（Ｂ編）、Ｖｏｌ．６１、Ｎｏ．５８１、（１９９５）、ｐｐ２０１−２０７）によれば、平板間に挟まれた液体中の気体は、表面張力の働きにより液体の断面積の大きな方へ移動するとある。本発明の実施の形態１による半導体装置においては、図３の側面断面図を用いた模式図に示すように、はんだダイボンド部３２は、突起のない辺から、突起のある辺に向けて、すなわち一方向に向けて厚さが漸次増大している。はんだやパワー半導体素子のメタライズ層から気化成分が出てボイドが発生して複数のボイドがつながって大きくなると、パワー半導体素子１とヒートスプレッダ２に挟まれてボイド５１は扁平した形状となる。やがてボイド５１は、表面積の小さな球に近い形状を取ることができるように、はんだ厚さの大きい方へ移動して、球形に近いボイド５２となる。そのままボイドが外部に排出されることによって、ボイドの低減が可能となる。この際、減圧リフロー炉を用いることで、復圧時にボイドが小さくなることはもちろん、減圧時にボイドが大きくなることで上記の移動が容易となる。なお、ダイボンド部３２の厚さがどの程度増大していれば良いかは、はんだ溶融時の粘性などのパラメータにより異なる。

図４は、本発明の実施の形態１による半導体装置の別の構成を示す側面断面図である。半導体素子１が、両面に導電膜が形成されているセラミック基板２０にはんだダイボンド部３２により固着されている。図１に示した半導体装置と同様、半導体素子１の素子固着面１０１とセラミック基板２０の基板固着面２０１とは相対的に傾いて、一方向に向けて両固着面の距離が漸次増大している。またセラミック基板２０が導体のベース基板２１にはんだ３３により固着されている。セラミック基板２０の他面２０２とベース基板２１の一面２１１が相対的に傾いて、一方向に向けて両固着面の距離が漸次増大している。このように、ダイオードをはじめとする半導体素子を基板にはんだ付けする場合や、導体層を表裏に形成したセラミック基板をベース基板にはんだ付けする場合であっても、固着面間の距離を一方向に漸次増大するように配置してはんだ付けすることにより、ボイドを抑制できるという効果が得られる。

また、突起４としてここでは熱硬化型エポキシ樹脂を用いたが、Ａｇフィラーを分散させた導電性接着剤であってもよく、ＡｌやＣｕ製のワイヤボンドを用いても突起の形成が可能となる。また、ＣｕやＮｉ製のボール状スペーサをパワー半導体素子１の素子固着面とヒートスプレッダの基板固着面との間に設置しても同様の効果が得られる。さらに突起を、はんだ付けを行う下層のヒートスプレッダやセラミック基板側ではなく、上層のパワー半導体素子１の素子固着面に形成しても同様の効果が得られる。また、はんだ材としてここではＳｎ−Ａｇ−Ｃｕ共晶はんだを用いたが、Ｓｎ−Ｃｕ系やＳｎ−Ｐｂ系など他の組成のはんだ材でも同様の効果が得られる。

また、図１では、突起４を２個設けたが、図５に示すように、１個の突起を設けるだけでもよい。さらに図６に示すように、高さの大きな突起４１（例えば高さ０．２ｍｍ程度）と小さな突起４２（例えば高さ０．１ｍｍ程度）を対向する２辺に２個ずつ配置することによって、突起のない辺のはんだ高さが小さくなり過ぎて、熱膨張係数差による歪が大きくなることで温度サイクル性が低下するのを防止することが可能となる。

以上説明したように、本発明の実施の形態１による半導体装置によれば、半導体素子１の素子固着面１０１とヒートスプレッダ２などの基板の基板固着面２０１との間の距離を一方向に向けて漸次増大させたので、はんだが溶融中にボイドが外部に排出され、ダイボンド部のボイドを抑制することができる。具体的な構成方法の一つとして、突起４やスペーサといった、素子固着面１０１と基板固着面２０１の距離を保つ離隔部材を、半導体素子１の素子固着面１０１の中央から偏った位置に少なくとも１個設けることにより、離隔部材の位置と高さ、および半導体素子１の寸法により決定される傾きで、半導体素子１の素子固着面１０１とヒートスプレッダ２などの基板の基板固着面２０１との間の距離を一方向に向けて漸次増大させることができる。

また、一面に半導体素子１が固着された基板２０の他面２０２とベース基板２１の一面２１１がはんだにより固着された半導体装置において、基板２０の他面２０２とベース基板２１の一面２１１との距離を、一方向に向けて漸次増大させることによって、はんだが溶融中にボイドが外部に排出され、ダイボンド部のボイドを抑制することができる。この場合も、具体的な構成方法の一つとして、突起４０やスペーサといった、基板２０の他面２０２とベース基板２１の一面２１１との距離を保つ離隔部材を、基板２０の他面２０２の中央から偏った位置に少なくとも１個設けることにより、離隔部材の位置と高さ、および基板２０の寸法により決定される傾きで、基板２０の他面２０２とベース基板２１の一面２１１との間の距離を一方向に向けて漸次増大させることができる。

実施の形態２．
図７（ａ）および図７（ｂ）は、それぞれ本発明の実施の形態２による半導体装置の構成を示す側面断面図および上面図である。本実施の形態２では一つの基板に複数の半導体素子を固着する場合の実施の形態である。例えば図７に示すように、パワー半導体素子であるＩＧＢＴ１１と対で使用することで１ｉｎ１パッケージを構成するパワー半導体素子であるダイオード１２をヒートスプレッダ２に並べてダイボンドする場合がある。この場合、突起４をそれぞれ外側に形成することで、はんだダイボンド部３２の厚い部分をそれぞれの外側にする。このように配置することでボイドが抜ける方向を、隣り合う半導体素子に対して反対側に制御することが可能となり、ボイドが弾ける際のはんだ飛散による、隣り合う半導体素子上へのはんだ付着を防止することが可能となる。

さらに、図８に示すように、ＩＧＢＴ１１とダイオード１２との対を複数、同じヒートスプレッダ２に並べてダイボンドする場合もある。このような場合、一の半導体素子の素子固着面と固着相手であるヒートスプレッダ２のような基板の基板固着面との距離が漸次増大する方向には、隣り合う半導体素子が存在しないように配置すればよい。

実施の形態３．
図９は本発明の実施の形態３による半導体装置の構成を示す側面断面図、図１０は実施の形態３による半導体装置のダイボンドプロセスの概念図である。図１０（ａ）に示すように、１０ｍｍ×１０ｍｍ×１ｍｍのＣｕ製ヒートスプレッダ２上に、エポキシ樹脂製の突起４（例えば直径０．５ｍｍ、高さ０．２ｍｍ）を、ディスペンサー供給したのち加熱硬化させて２か所に形成する。次に図１０（ｂ）のように、５ｍｍ×５ｍｍ×厚さ０．２ｍｍのはんだリボン３１（Ｓｎ−Ａｇ−Ｃｕ共晶：融点２１７℃）を配置し、回路面（上面）に凸のそりを付与した、７ｍｍ×７ｍｍ×厚さ０．２ｍｍのパワー半導体素子１３（ＩＧＢＴ：Insulated Gate Bipolar Transistor、裏面メタライズ層：Ａｌ／Ｎｉ／Ａｕ、表面メタライズ層：ＡｌＳｉ／Ｎｉ／Ａｕ）を搭載する。最後に図１０（ｃ）のように、リフロー炉にて加熱し、はんだを溶融させてはんだダイボンド部３２を形成する。はんだダイボンド部３２は、突起４のある辺では厚さが０．２ｍｍ程度となり、突起のない辺では厚さが０．０５ｍｍ程度となる。この際、減圧リフロー炉を用いることで、復圧時にボイドが小さくなることはもちろん、減圧時にボイドが大きくなることで上記の移動が容易となる。

図９に示すように、パワー半導体素子１３にはそりが付与されて、固着面側が凹となるよう湾曲している。パワー半導体素子１３が湾曲しているため、素子固着面１０１と基板固着面２０１の距離の変化率が位置によって異なる。このため、突起４部分において、素子固着面１０１の傾斜が緩やかとなり、すなわち素子固着面１０１と基板固着面２０１の距離の変化率が小さくなり、パワー半導体素子の回路面がほぼ平坦に近い状態となる。この平坦に近い状態の部分にワイヤボンド５を形成することで、比較的広い面積で良好な接合状態を保つことができ、信頼性の確保が可能となる。

詳細には、図１１に示すように、ＩＧＢＴは主端子１３２（エミッタ端子）の接続は電極板６に対するはんだ付け３３等で回路形成することが可能であり、その場合にはパワー半導体素子の平坦度は要求されないが、ゲート端子１３３や温度センス端子はワイヤボンドにより接続される場合が依然多く、その場合にはパワー半導体素子の平坦度が信頼性上重要となる。よって、パワー半導体素子のこれらのワイヤボンド接続部は平坦である必要がある。Ｓｉ基材部分１３０の回路面（上面）にあるゲート端子１３３や主端子１３２のメタライズ厚さを、裏面のメタライズ層１３１に比較して薄く形成して、それぞれの面で生じる膜応力に差を設けることで、パワー半導体素子にそりを付与することが可能となる。膜厚に差異を設けることが困難な場合でも、ゲート端子１３３や主端子１３２の合計面積を、裏面メタライズの面積より小さくすることでも可能となる。

ここでは、パワー半導体素子をヒートスプレッダにダイボンドする場合について示したが、半導体素子としては、パワー半導体素子だけではなく、ダイオードをはじめとするその他の半導体素子であっても、また半導体素子を固着する相手が、セラミック基板であっても同様の効果が得られる。また、導体層を表裏に形成し、一面に半導体素子が固着されたセラミック基板を導体のベース基板にはんだ付けする場合であっても、半導体素子が固着されたセラミック基板にそりを付与し、固着面間の距離を一方向に漸次増大するように配置してはんだ付けすることにより、ボイドを抑制できるという効果が得られる。

また、突起４としてここでは熱硬化型エポキシ樹脂を用いたが、Ａｇフィラーを分散させた導電性接着剤であってもよく、ＡｌやＣｕ製のワイヤボンドを用いても突起の形成が可能となる。また、ＣｕやＮｉ製のボール状スペーサを配置しても同様の効果が得られる。さらに突起をはんだ付けを行う下層のヒートスプレッダやセラミック基板側ではなく、上層のパワー半導体素子やセラミック基板の底面に形成しても同様の効果が得られる。

また、はんだ材としてここではＳｎ−Ａｇ−Ｃｕ共晶はんだを用いたが、Ｓｎ−Ｃｕ系やＳｎ−Ｐｂ系など他の組成のはんだ材でも同様の効果が得られる。また、ここではパワー半導体素子１３上面の主端子１３２の電気的接合にはんだ付けを用いたが、導電性接着剤やＡｇナノパウダ等を用いても同様の効果が得られる。

実施の形態４．
図１２は本発明の実施の形態４による半導体装置の詳細な構成を示す側面断面図である。１０ｍｍ×１０ｍｍ×１ｍｍのＣｕ製ヒートスプレッダ２上に、エポキシ樹脂製の突起４（直径０．５ｍｍ、高さ０．２ｍｍ）を、ディスペンサー供給したのち加熱硬化させて２か所に形成する。次に、５ｍｍ×５ｍｍ×厚さ０．２ｍｍのはんだリボン３１（Ｓｎ−Ａｇ−Ｃｕ共晶：融点２１７℃）を配置し、素子固着面１０１側に凸となるようそりを付与した、７ｍｍ×７ｍｍ×厚さ０．２ｍｍのパワー半導体素子１３（ＩＧＢＴ：Insulated Gate Bipolar Transistor、裏面メタライズ層：Ａｌ／Ｎｉ／Ａｕ、表面メタライズ層：ＡｌＳｉ／Ｎｉ／Ａｕ）を搭載する。最後に、リフロー炉にて加熱し、はんだを溶融させてはんだダイボンド部３２を形成する。はんだダイボンド部３２は、突起４のある辺では厚さが０．２ｍｍ程度となり、突起のない辺では厚さが０．０５ｍｍ程度となる。この際、減圧リフロー炉を用いることで、復圧時にボイドが小さくなることはもちろん、減圧時にボイドが大きくなることで上記の移動が容易となる。

図１２に示すように、パワー半導体素子１３にはそりが付与されて、固着面側に凸となるよう湾曲している。パワー半導体素子１３が湾曲しているため、素子固着面１０１と基板固着面２０１の距離の変化率が位置によって異なる。このため、突起４の無い側において、素子固着面１０１と基板固着面２０１の距離の変化率が小さくなり、突起４のない側のパワー半導体素子１３の回路面がほぼ平坦に近い状態となる。この平坦に近い状態の部分にワイヤボンド５を形成することで、比較的広い面積で良好な接合状態を保つことができ、信頼性の確保が可能となる。詳細には、図１２に示すように、ＩＧＢＴは主端子１３２（エミッタ端子）の接続は電極板６に対するはんだ付け３３等で回路形成することが可能であり、その場合にはパワー半導体素子の平坦度は要求されないが、ゲート端子１３３や温度センス端子はワイヤボンドにより接続される場合が依然多く、その場合にはパワー半導体素子の平坦度が信頼性上重要となる。よって、パワー半導体素子１３のこれらのワイヤボンド接続部は平坦である必要がある。パワー半導体素子１３にそりを付与するには、Ｓｉ基材部分１３０の回路面（上面）にあるゲート端子１３３や主端子１３２のメタライズ厚さを、裏面のメタライズ層１３１に比較して厚く形成することで、それぞれの面で生じる膜応力に差を設けることで可能となる。

ここでは、パワー半導体素子をヒートスプレッダにダイボンドする場合について示したが、半導体素子としては、パワー半導体素子だけではなく、ダイオードをはじめとするその他の半導体素子であっても、また半導体素子を固着する相手が、セラミック基板であっても同様の効果が得られる。また、導体層を表裏に形成し、一面に半導体素子が固着されたセラミック基板の他面を導体のベース基板にはんだ付けする場合であっても、半導体素子が固着されたセラミック基板にそりを付与し、固着面間の距離を一方向に漸次増大するように配置してはんだ付けすることにより、ボイドを抑制できるという効果が得られる。

また、突起４としてここでは熱硬化型エポキシ樹脂を用いたが、Ａｇフィラーを分散させた導電性接着剤であってもよく、ＡｌやＣｕ製のワイヤボンドを用いても突起の形成が可能となる。また、ＣｕやＮｉ製のボール状スペーサを用いても同様の効果が得られる。さらに突起をはんだ付けを行う下層のヒートスプレッダやセラミック基板側ではなく、上層のパワー半導体素子やセラミック基板の底面に形成しても同様の効果が得られる。

また、はんだ材としてここではＳｎ−Ａｇ−Ｃｕ共晶はんだを用いたが、Ｓｎ−Ｃｕ系やＳｎ−Ｐｂ系など他の組成のはんだ材でも同様の効果が得られる。また、ここではパワー半導体素子１３上面の主端子１３２の電気的接合にはんだ付けを用いたが、導電性接着剤やＡｇナノパウダ等を用いても同様の効果が得られる。

なお、本発明は、その発明の範囲内において、各実施の形態を適宜、組み合わせ、変形、省略したりすることが可能である。

１ パワー半導体素子、２ ヒートスプレッダ、１１ ＩＧＢＴ、１２ ダイオード、１３ そりを付与したパワー半導体素子、４ 突起（離隔部材）、５ ワイヤボンド、２０ セラミック基板、２１ ベース基板、３１ はんだリボン、３２ はんだダイボンド部、１０１ 素子固着面、１３３ ゲート端子（ワイヤボンド接続部）、２０１ 基板固着面、２０２ セラミック基板の他面、２１１ ベース基板の一面

Claims (9)

1. 半導体素子の一面である素子固着面が基板の一面である基板固着面にはんだにより固着された半導体装置において、
   前記素子固着面が前記基板固着面に対して凹または凸となるよう、前記半導体素子が湾曲しており、
   前記素子固着面と前記基板固着面との距離が、一方向に漸次増大していることを特徴とする半導体装置。
2. 前記素子固着面が前記基板固着面に対して凹となるよう、前記半導体素子が湾曲していることを特徴とする請求項１に記載の半導体装置。
3. 前記素子固着面と前記基板固着面との間であって、前記素子固着面の中央から偏った位置に、前記素子固着面と前記基板固着面との距離を保つ離隔部材を設けたことを特徴とする請求項１または２に記載の半導体装置。
4. 前記離隔部材は、前記基板固着面に形成された突起であることを特徴とする請求項３に記載の半導体装置。
5. 前記離隔部材は、前記素子固着面と前記基板固着面との間に設置されたスペーサであることを特徴とする請求項３に記載の半導体装置。
6. 前記基板の一面に、複数の半導体素子が固着されており、一の半導体素子の素子固着面と前記基板固着面との距離が漸次増大する方向には、隣り合う半導体素子が存在しないことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
7. 前記素子固着面と前記基板固着面との距離の変化率が小さい側であって、前記半導体素子の前記素子固着面と反対側の面にワイヤボンド接続部が配置されたことを特徴とする請求項１または２に記載の半導体装置。
8. 前記素子固着面と前記基板固着面との距離の変化率が大きい側であって、前記半導体素子の前記素子固着面と反対側の面に前記半導体素子の主端子が配置されており、前記主端子が板状電極板と接続されていることを特徴とする請求項７に記載の半導体装置。
9. 前記素子固着面と前記基板固着面との間に、両面が導体層である板状部材が配置され、前記素子固着面と前記板状部材との間、および前記板状部材と前記基板固着面との間が、反対方向に、それぞれ一方向に漸次増大していることを特徴とする請求項１に記載の半導体装置。

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