JP7409470B1

JP7409470B1 - cell multiplex inverter

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Publication number: JP7409470B1
Application number: JP2022189746A
Authority: JP
Inventors: 一伸大井
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2022-11-29
Filing date: 2022-11-29
Publication date: 2024-01-09
Anticipated expiration: 2042-11-29
Also published as: WO2024116504A1; JP2024077670A

Abstract

【課題】交流系統の各相にスター結線で複数のセルを多重に接続したセル多重インバータにおいて、交流電圧に不平衡が生じた場合や意図的に不平衡な交流電圧を出力する場合でも、該当相にセルを投入する、該当相のみセル直流電圧を引き上げるといった必要をなくし、さらにコモンモード電流を抑制する。【解決手段】相電圧検出信号ｖＵ，ｖＶ，ｖＷまたは電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊を系統周波数に同期した回転座標上の値と系統周波数と逆向きに回転する回転座標上の値に変換し直流成分を抽出する。直流成分である正相ｄ軸成分Ｖ１ｄ，正相ｑ軸成分Ｖ１ｑ，逆相ｄ軸成分Ｖ２ｄ，逆相ｑ軸成分Ｖ２ｑに基づいて零相電圧ｄ軸成分Ｖ０ｄ、零相電圧ｑ軸成分Ｖ０ｑを演算する。零相電圧ｄ軸成分Ｖ０ｄ，零相電圧ｑ軸成分Ｖ０ｑに余弦波，正弦波を乗算して足し合わせ、電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊に加算して補正電圧指令値ｖＵ＊’，ｖＶ＊’，ｖＷ＊’とする。【選択図】図２[Problem] In a cell multiplex inverter in which multiple cells are connected in star connection to each phase of an AC system, even if an unbalanced AC voltage occurs or an unbalanced AC voltage is intentionally output, the This eliminates the need to insert cells into each phase or raise the cell DC voltage only for the relevant phase, and further suppresses common mode current. [Solution] Phase voltage detection signals vU, vV, vW or voltage command values vU*, vV*, vW* are on a rotating coordinate synchronized with the grid frequency and a value on a rotating coordinate rotating in the opposite direction to the grid frequency. and extract the DC component. Zero-phase voltage d-axis component V0d and zero-phase voltage q-axis component V0q are calculated based on the DC components, which are positive phase d-axis component V1d, positive phase q-axis component V1q, negative-phase d-axis component V2d, and negative-phase q-axis component V2q. calculate. The zero-phase voltage d-axis component V0d and the zero-phase voltage q-axis component V0q are multiplied by a cosine wave and a sine wave and added together, and added to the voltage command values vU*, vV*, vW* to obtain the corrected voltage command value vU*' , vV*', vW*'. [Selection diagram] Figure 2

Description

本発明は、交流系統の各相にスター結線で複数のセルを多重に接続したセル多重インバータに関する。 The present invention relates to a cell multiplex inverter in which a plurality of cells are connected multiplexed to each phase of an AC system in a star connection.

セル多重インバータの一例として、三相交流の系統に連系するシングルスター・ブリッジセル（ＳＳＢＣ）のモジュラー・マルチレベル・カスケード変換器（ＭＭＣＣ）が知られている。また、ＭＭＣＣ－ＳＳＢＣのフルブリッジセルの直流側に別途電源やＤＣ／ＤＣコンバータなどが接続された構成も知られている。 As an example of a cell multiplexing inverter, a modular multilevel cascade converter (MMCC) of a single star bridge cell (SSBC) connected to a three-phase AC system is known. Furthermore, a configuration in which a separate power supply, DC/DC converter, etc. is connected to the DC side of the full bridge cell of MMCC-SSBC is also known.

この構成の主な例としては、例えば特許文献１にあるようなソリッドステート・トランスフォーマー（ＳＳＴ）がある。図１にＭＭＣＣ－ＳＳＢＣとデュアルアクティブブリッジ（ＤＡＢ）方式の双方向絶縁型ＤＣ／ＤＣコンバータを組み合わせた１相あたりセル３台からなるＳＳＴを示す。 A main example of this configuration is a solid-state transformer (SST) as disclosed in Patent Document 1, for example. Figure 1 shows an SST consisting of three cells per phase, which combines an MMCC-SSBC and a dual active bridge (DAB) bidirectional isolated DC/DC converter.

高圧の交流電力を直列接続したセルで直流電力に変換し、直流電力を高周波の交流電力に変換し、トランスで絶縁、整流することで直流電力に変換できる。逆向きの電力融通も可能である。ＳＳＴは高周波トランスを用いるため、従来の商用周波数トランスよりも小型にできる。 High-voltage AC power is converted to DC power by cells connected in series, DC power is converted to high-frequency AC power, and then converted to DC power by insulating and rectifying it with a transformer. Power interchange in the opposite direction is also possible. Since SST uses a high frequency transformer, it can be made smaller than conventional commercial frequency transformers.

また、別の用途としては特許文献２の高圧多重インバータも該当する。 Another application is the high-voltage multiplex inverter disclosed in Patent Document 2.

ＳＳＴで不平衡な三相交流系統に連系する場合、あるいは高圧多重インバータで意図的に不平衡な三相交流電圧を出力する場合では、ある相の相電圧振幅が増加し該当相に接続されるセルが出力すべき交流電圧も増加する。 When connecting to an unbalanced three-phase AC system with an SST, or when intentionally outputting an unbalanced three-phase AC voltage with a high-voltage multiplex inverter, the phase voltage amplitude of a certain phase increases and the connection to the corresponding phase increases. The AC voltage that the cell should output also increases.

これに対応するためには、セルの直流電圧を増加する必要があるが、部品に要求される耐圧も増加する必要が生じてしまいコストやサイズ増加の原因となる。セルに耐圧の大きなスイッチングデバイスを使用すれば損失が増加する原因にもなる。 In order to cope with this, it is necessary to increase the DC voltage of the cell, but it also becomes necessary to increase the withstand voltage required of the components, which causes an increase in cost and size. If a switching device with a high withstand voltage is used in a cell, loss may increase.

また、装置によっては一部のセルが故障しても運転継続を求められる場合がある。 Further, depending on the device, there are cases where operation is required to continue even if some of the cells fail.

特許文献１はＳＳＴの主回路構成が、特許文献２は高圧多重インバータの構成が開示されている。 Patent Document 1 discloses a main circuit configuration of an SST, and Patent Document 2 discloses a configuration of a high voltage multiplex inverter.

特許文献３，４はセルが故障した際に運転を継続するための方法が開示されている。両方の文献にて最初に故障したセルの短絡を行う。ただし、これだけでは故障セルのある相の出力できる交流電圧振幅が低下してしまう。そこで、特許文献３では該当相にあらかじめ用意した予備セルを投入する。特許文献４では該当相の故障していないセルの直流電圧を増加する。 Patent Documents 3 and 4 disclose methods for continuing operation when a cell fails. In both documents, the failed cell is first short-circuited. However, this alone will reduce the AC voltage amplitude that can be output from the phase where the faulty cell is located. Therefore, in Patent Document 3, a pre-prepared spare cell is inserted into the corresponding phase. In Patent Document 4, the DC voltage of non-faulty cells of the relevant phase is increased.

特許文献５，６はＭＭＣＣ－ＳＳＢＣにおいて零相電圧を用いることで電圧不平衡に対応する技術が開示されている。この技術の目的は、各セルのコンデンサ電圧をバランスさせることである。 Patent Documents 5 and 6 disclose techniques for dealing with voltage unbalance by using zero-sequence voltage in MMCC-SSBC. The purpose of this technique is to balance the capacitor voltages of each cell.

特許文献７はセル多重を行わない単機の３相インバータの電圧指令値に零相電圧を重畳することで、電圧指令値のピークを下げる技術である。不平衡な三相交流電圧を出力する場合にも対応でき、各相の電圧指令値ピークを等しくすることができる。特許文献７の技術は、ＭＭＣＣ－ＳＳＢＣや高圧多重インバータに適用することができる。 Patent Document 7 is a technique for lowering the peak of the voltage command value by superimposing a zero-sequence voltage on the voltage command value of a single three-phase inverter that does not perform cell multiplexing. It can also handle cases where unbalanced three-phase AC voltage is output, and the voltage command value peaks of each phase can be made equal. The technique of Patent Document 7 can be applied to MMCC-SSBC and high voltage multiplex inverters.

特開平１０－７５５８０号公報Japanese Patent Application Publication No. 10-75580 特開平１１－１２２９４３号公報Japanese Patent Application Publication No. 11-122943 特開２０１２－１４７６１３号公報Japanese Patent Application Publication No. 2012-147613 ＷＯ２０１７／０９４３７９Ａ１WO2017/094379 A1 特開２０１３－５６９４号公報Japanese Patent Application Publication No. 2013-5694 特開２０２１－１９４８１号公報Japanese Patent Application Publication No. 2021-19481 特開平３－１０７３７３号公報Japanese Patent Application Publication No. 3-107373

しかしながら、特許文献１，２では不平衡な系統への連系や不平衡電圧の出力、セルが故障したときの対処法は特に言及されていない。 However, Patent Documents 1 and 2 do not particularly mention connection to an unbalanced grid, output of an unbalanced voltage, or countermeasures when a cell fails.

特許文献３では予備セルを装置に組み込む必要があり、また予備セルを投入するためのスイッチも必要になるため、コストやサイズが増加してしまう。故障が起こらなければ予備セルは使用されず、無駄になることもあり得る。 In Patent Document 3, it is necessary to incorporate a spare cell into the device, and a switch for inputting the spare cell is also required, resulting in an increase in cost and size. If a failure does not occur, the spare cells will not be used and may be wasted.

特許文献４では該当相の他のセルの直流電圧を増加するため、それを踏まえたセルの設計が必要となりコストやサイズ、損失増加の問題が生じる。また、特許文献３，４ともに電圧不平衡への対応方法は記載されていない。 In Patent Document 4, since the DC voltage of other cells of the relevant phase is increased, it is necessary to design the cells based on this, which causes problems of increased cost, size, and loss. Furthermore, neither of Patent Documents 3 and 4 describes a method for dealing with voltage unbalance.

特許文献５，６では各セルの直流側にはコンデンサのみが接続され無効電力補償装置など有効電力を扱わない用途が想定されている。しかし、高圧多重インバータやＳＳＴでは別途有効電力の通過経路を有するため、この経路を用いてセル間の電力融通を行い、コンデンサ電圧をバランスさせることができる。そのため、特許文献５，６の技術の重要性は低下する。また、特許文献５，６ともにセルの故障への対応方法は記載されていない。 In Patent Documents 5 and 6, only a capacitor is connected to the DC side of each cell, and applications such as a reactive power compensator that do not handle active power are assumed. However, since a high-voltage multiplex inverter or SST has a separate active power passage path, this path can be used to exchange power between cells and balance capacitor voltages. Therefore, the importance of the techniques of Patent Documents 5 and 6 decreases. Furthermore, neither of Patent Documents 5 and 6 describes a method for dealing with cell failure.

特許文献７では、零相電圧として３の奇数倍の高調波を重畳する。しかし、重畳する零相電圧の周波数が高いほど回路の浮遊容量を通して大きなコモンモード電流が流れてしまう。これにより、部品の発熱増加、効率低下、地絡検出器の誤動作、高周波トランスの絶縁破壊、他の機器への電磁障害といった多くの問題を引き起こす恐れがある。そのため、重畳する零相電圧の周波数を下げる必要がある。また、特許文献７もセルの故障への対応方法は記載されていない。 In Patent Document 7, harmonics of an odd multiple of 3 are superimposed as a zero-phase voltage. However, the higher the frequency of the superimposed zero-sequence voltage, the larger the common mode current flows through the stray capacitance of the circuit. This can cause a number of problems, including increased heat generation in components, reduced efficiency, malfunction of ground fault detectors, insulation breakdown of high-frequency transformers, and electromagnetic interference with other equipment. Therefore, it is necessary to lower the frequency of the superimposed zero-sequence voltage. Further, Patent Document 7 also does not describe a method for dealing with cell failure.

以上示したようなことから、交流系統の各相にスター結線で複数のセルを多重に接続したセル多重インバータにおいて、交流電圧に不平衡が生じた場合や意図的に不平衡な交流電圧を出力する場合でも、該当相にセルを投入する、該当相のみセルの直流電圧を引き上げるといった必要をなくし、さらにコモンモード電流を抑制することが課題となる。 From the above, in a cell multiplex inverter in which multiple cells are connected multiplexed in star connection to each phase of an AC system, if unbalanced AC voltage occurs or intentionally unbalanced AC voltage is output. Even in this case, the challenge is to eliminate the need to insert cells into the relevant phase or to raise the DC voltage of the cells only in the relevant phase, and to further suppress the common mode current.

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、交流系統の各相にスター結線で多重に接続した複数のセルと、基本波と同じ周波数の零相電圧を電圧指令値に重畳して補正電圧指令値を生成する補正電圧指令値生成部と、前記補正電圧指令値に基づいて前記セルのゲート信号を生成するゲート信号生成部と、を備えたセル多重インバータであって、前記補正電圧指令値生成部は、各相の前記補正電圧指令値の振幅差が小さくなるように、基本波と同じ周波数の前記零相電圧を前記電圧指令値に重畳することを特徴とする。 The present invention has been devised in view of the above-mentioned conventional problems, and one aspect of the present invention is to use a plurality of cells connected multiplexed in star connection to each phase of an AC system, and a zero-sequence voltage having the same frequency as the fundamental wave. a corrected voltage command value generating section that generates a corrected voltage command value by superimposing the corrected voltage command value on a voltage command value; and a gate signal generating section that generates a gate signal for the cell based on the corrected voltage command value. In the inverter, the corrected voltage command value generation unit superimposes the zero-sequence voltage having the same frequency as a fundamental wave on the voltage command value so that an amplitude difference between the corrected voltage command values of each phase becomes small. It is characterized by

また、他の態様として、交流系統の各相にスター結線で多重に接続した複数のセルと、基本波と同じ周波数の零相電圧を電圧指令値に重畳して補正電圧指令値を生成する補正電圧指令値生成部と、前記補正電圧指令値に基づいて前記セルのゲート信号を生成するゲート信号生成部と、を備えたセル多重インバータであって、前記補正電圧指令値生成部は、各相の前記補正電圧指令値の振幅に各相のセル台数をかけ各相で故障せず動作しているセル台数で除した値が、三相の間で差が小さくなるように基本波と同じ周波数の前記零相電圧を重畳することを特徴とする。 In addition, as another aspect, correction is made in which multiple cells are connected multiplexed in star connection to each phase of the AC system, and a zero-sequence voltage having the same frequency as the fundamental wave is superimposed on the voltage command value to generate a corrected voltage command value. A cell multiplex inverter comprising: a voltage command value generation section; and a gate signal generation section that generates a gate signal for the cell based on the corrected voltage command value, wherein the correction voltage command value generation section is configured to generate a gate signal for each phase. The value obtained by multiplying the amplitude of the corrected voltage command value by the number of cells in each phase and dividing by the number of cells operating without failure in each phase is the same frequency as the fundamental wave so that the difference among the three phases is small. It is characterized by superimposing the zero-sequence voltage of.

また、その一態様として、前記補正電圧指令値生成部は、系統の交流電圧に同期した位相ωｔを出力する位相出力部と、相電圧検出信号または前記電圧指令値、または、前記相電圧検出信号または前記電圧指令値に、各相のセル台数を各相で故障せず動作しているセル台数で除算した係数を乗算した値を系統周波数に同期した回転座標上の値に変換する第１ｄｑ変換器と、前記相電圧検出信号または前記電圧指令値、または、前記相電圧検出信号または前記電圧指令値に各相のセル台数を各相で故障せず動作しているセル台数で除算した係数を乗算した値を、前記系統周波数と逆向きに回転する回転座標上の値に変換する第２ｄｑ変換器と、前記第１ｄｑ変換器の出力から直流成分を抽出した正相ｄ軸成分，正相ｑ軸成分と、前記第２ｄｑ変換器の出力から直流成分を抽出した逆相ｄ軸成分，逆相ｑ軸成分に基づいて、各前記セルの交流側出力電圧を均一にする零相電圧ｄ軸成分、零相電圧ｑ軸成分を演算する演算器と、前記零相電圧ｄ軸成分にｃｏｓωｔまたはｓｉｎωｔを乗算する第１乗算器と、前記第１乗算器でｃｏｓωｔを乗算した場合は前記零相電圧ｑ軸成分にｓｉｎωｔを乗算し、前記第１乗算器でｓｉｎωｔを乗算した場合は前記零相電圧ｑ軸成分にｃｏｓωｔを乗算する第２乗算器と、前記第１乗算器の出力と前記第２乗算器の出力を加算する第１加算器と、前記電圧指令値に前記第１加算器の出力を加算して補正電圧指令値として出力する第２加算器と、を備えたことを特徴とする。 In one embodiment, the corrected voltage command value generation unit includes a phase output unit that outputs a phase ωt synchronized with the AC voltage of the grid, and a phase voltage detection signal, the voltage command value, or the phase voltage detection signal. Or, the first dq transformation that converts the value obtained by multiplying the voltage command value by a coefficient obtained by dividing the number of cells in each phase by the number of cells operating without failure in each phase into a value on a rotating coordinate synchronized with the grid frequency. and the phase voltage detection signal or the voltage command value, or the phase voltage detection signal or the voltage command value with a coefficient obtained by dividing the number of cells in each phase by the number of cells operating without failure in each phase. a second dq converter that converts the multiplied value into a value on a rotating coordinate that rotates in the opposite direction to the system frequency, and a positive phase d-axis component and a positive phase q component, which are DC components extracted from the output of the first dq converter. a zero-sequence voltage d-axis component that equalizes the AC side output voltage of each cell based on the axis component, a negative phase d-axis component, and a negative phase q-axis component obtained by extracting a DC component from the output of the second dq converter; , an arithmetic unit that calculates the zero-sequence voltage q-axis component, a first multiplier that multiplies the zero-sequence voltage d-axis component by cosωt or sinωt, and when the first multiplier multiplies cosωt, the zero-sequence voltage a second multiplier that multiplies the zero-phase voltage q-axis component by cosωt when the q-axis component is multiplied by sinωt, and the first multiplier multiplies the zero-phase voltage q-axis component by cosωt; A first adder that adds the output of the multiplier; and a second adder that adds the output of the first adder to the voltage command value and outputs the result as a corrected voltage command value. .

また、その一態様として、前記演算器は、（３）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする。 Further, in one aspect thereof, the arithmetic unit calculates the zero-sequence voltage d-axis component and the zero-sequence voltage q-axis component based on equation (3).

Ｖ_０ｄ：零相電圧ｄ軸成分
Ｖ_０ｑ：零相電圧ｑ軸成分
Ｖ_１ｄ：正相電圧ｄ軸成分
Ｖ_１ｑ：正相電圧ｑ軸成分
Ｖ_２ｄ：逆相電圧ｄ軸成分
Ｖ_２ｑ：逆相電圧ｑ軸成分。 V _0d : Zero-sequence voltage d-axis component V _0q : Zero-sequence voltage q-axis component V _1d : Positive-sequence voltage d-axis component V _1q : Positive-sequence voltage q-axis component V _2d : Negative-sequence voltage d-axis component V _2q : Negative phase Voltage q-axis component.

また、他の態様として、前記演算器は、（４）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする。 In another aspect, the arithmetic unit calculates the zero-sequence voltage d-axis component and the zero-sequence voltage q-axis component based on equation (4).

また、他の態様として、前記演算器は、（５）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする。 In another aspect, the arithmetic unit calculates the zero-sequence voltage d-axis component and the zero-sequence voltage q-axis component based on equation (5).

Ｖ_０ｄ：零相電圧ｄ軸成分
Ｖ_０ｑ：零相電圧ｑ軸成分
Ｖ_２ｄ：逆相電圧ｄ軸成分
Ｖ_２ｑ：逆相電圧ｑ軸成分
Ｖ_１：電圧正相成分。 V _0d : Zero-sequence voltage d-axis component V _0q : Zero-sequence voltage q-axis component V _2d : Negative-sequence voltage d-axis component V _2q : Negative-sequence voltage q-axis component V ₁ : Voltage positive-sequence component.

また、その一態様として、前記補正電圧指令値生成部は、前記逆相ｄ軸成分Ｖ_２ｄ＝Ｖ_１ｄ、かつ、前記逆相ｑ軸成分がＶ_２ｑ＝０の場合、前記零相電圧ｄ軸成分Ｖ_０ｄ＝－Ｖ_１ｄ／２、前記零相電圧ｑ軸成分Ｖ_０ｑ＝０とし、前記逆相ｄ軸成分Ｖ_２ｄ＝－Ｖ_１ｄ／２、かつ、前記逆相ｑ軸成分がＶ_２ｑ＝－√３Ｖ_１ｄ／２の場合、前記零相電圧ｄ軸成分Ｖ_０ｄ＝Ｖ_１ｄ／４、前記零相電圧ｑ軸成分Ｖ_０ｑ＝√３Ｖ_１ｄ／４とし、前記逆相ｄ軸成分Ｖ_２ｄ＝－Ｖ_１ｄ／２、かつ、前記逆相ｑ軸成分がＶ_２ｑ＝√３Ｖ_１ｄ／２の場合、前記零相電圧ｄ軸成分Ｖ_０ｄ＝Ｖ_１ｄ／４、前記零相電圧ｑ軸成分Ｖ_０ｑ＝－√３Ｖ_１ｄ／４とすることを特徴とする。 Further, as one aspect thereof, the correction voltage command value generation unit is configured to generate the zero-phase voltage d-axis when the negative-phase d-axis component V _2d =V _1d and the negative-phase q-axis component is V _2q =0. The component V _0d = -V _1d /2, the zero-phase voltage q-axis component V _0q = 0, the negative-phase d-axis component V _2d = -V _1d /2, and the negative-phase q-axis component V _2q = -√3V _1d /2, the zero-phase voltage d-axis component V _0d =V _1d /4, the zero-phase voltage q-axis component V _0q =√3V _1d /4, and the negative phase d-axis component V _2d = -V _1d /2 and the negative phase q-axis component is V _2q =√3V _1d /2, the zero-sequence voltage d-axis component V _0d =V _1d /4, and the zero-sequence voltage q-axis component V _0q =-√3V _1d /4.

本発明によれば、交流系統の各相にスター結線で複数のセルを多重に接続したセル多重インバータにおいて、交流電圧に不平衡が生じた場合や意図的に不平衡な交流電圧を出力する場合でも、該当相にセルを投入する、該当相のみセルの直流電圧を引き上げるといった必要をなくし、さらにコモンモード電流を抑制することが可能となる。 According to the present invention, in a cell multiplex inverter in which a plurality of cells are connected multiplexed in star connection to each phase of an AC system, when an unbalance occurs in the AC voltage or when an unbalanced AC voltage is intentionally output. However, it becomes possible to eliminate the need to insert cells into the relevant phase or to raise the DC voltage of the cells only in the relevant phase, and to further suppress the common mode current.

実施形態１～３の主回路構成を示す回路図。3 is a circuit diagram showing the main circuit configuration of embodiments 1 to 3. FIG. 実施形態１の補正電圧指令値生成部を示すブロック図。FIG. 3 is a block diagram showing a corrected voltage command value generation unit of the first embodiment. 実施形態２の補正電圧指令値生成部を示すブロック図。FIG. 3 is a block diagram showing a corrected voltage command value generation unit according to the second embodiment. Ｕ相セル１台故障時の動作を示す図。The figure which shows the operation|movement when one U phase cell fails. 実施形態３の補正電圧指令値生成部を示すブロック図。FIG. 7 is a block diagram showing a corrected voltage command value generation unit of Embodiment 3.

以下、本願発明におけるセル多重インバータの実施形態１～３を図１～図５に基づいて詳述する。 Embodiments 1 to 3 of the cell multiplexing inverter according to the present invention will be described in detail below based on FIGS. 1 to 5.

［実施形態１］
まず、セル多重インバータの一例として、図１に示すＭＭＣＣ－ＳＳＢＣの主回路構成を説明する。 [Embodiment 1]
First, the main circuit configuration of the MMCC-SSBC shown in FIG. 1 will be described as an example of a cell multiplexing inverter.

図１（ａ）に示すように、交流系統ＡＣのＵ相には、リアクトルＬｕを介して、セルｃｅｌｌｕ１，セルｃｅｌｌｕ２、セルｃｅｌｌｕ３が直列接続される。同様に、交流系統ＡＣのＶ相には、リアクトルＬｖを介して、セルｃｅｌｌｖ１，セルｃｅｌｌｖ２、セルｃｅｌｌｖ３が直列接続され、交流系統ＡＣのＷ相には、リアクトルＬｗを介して、セルｃｅｌｌｗ１，セルｃｅｌｌｗ２、セルｃｅｌｌｗ３が直列接続される。ここで、交流の相電圧（相電圧検出信号）をｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗとする。 As shown in FIG. 1A, a cell cellu1, a cell cellu2, and a cell cellu3 are connected in series to the U phase of the AC system AC via a reactor Lu. Similarly, to the V phase of the AC system AC, cells cellv1, cellv2, and cellv3 are connected in series via a reactor Lv, and to the W phase of the AC system AC, cells cellw1 and cell cellw2 and cellw3 are connected in series. Here, the AC phase voltages (phase voltage detection signals) are assumed to be v _U , v _V , and v _W .

セルｃｅｌｌｕ１，セルｃｅｌｌｕ２、セルｃｅｌｌｕ３，セルｃｅｌｌｖ１，セルｃｅｌｌｖ２、セルｃｅｌｌｖ３，セルｃｅｌｌｗ１，セルｃｅｌｌｗ２、セルｃｅｌｌｗ３の直流端子は並列接続される。セルｃｅｌｌｕ１～ｃｅｌｌｗ３の直流電圧をＶ_ＤＣとする。 The DC terminals of cell cellu1, cell cellu2, cell cellu3, cell cellv1, cell cellv2, cell cellv3, cell cellw1, cell cellw2, and cell cellw3 are connected in parallel. Let the DC voltage of cells cellu1 to cellw3 be V _DC .

図１（ｂ）にセル１台当たりの構成を示す。セルの一方の交流端子にはスイッチングデバイスＳ１，Ｓ３の一端が接続される。また、セルの他方の交流端子にはスイッチングデバイスＳ２，Ｓ４の一端が接続される。スイッチングデバイスＳ１，Ｓ２の他端は第１コンデンサＣ１の一端に接続される。スイッチングデバイスＳ３，Ｓ４の他端は第１コンデンサＣ１の他端に接続される。 Figure 1(b) shows the configuration of one cell. One ends of switching devices S1 and S3 are connected to one AC terminal of the cell. Further, one ends of switching devices S2 and S4 are connected to the other AC terminal of the cell. The other ends of the switching devices S1 and S2 are connected to one end of the first capacitor C1. The other ends of the switching devices S3 and S4 are connected to the other end of the first capacitor C1.

第１コンデンサＣ１の一端と他端との間にはスイッチングデバイスＳ５，Ｓ７が直列接続される。また、第１コンデンサＣ１の一端と他端との間にはスイッチングデバイスＳ６，Ｓ８が直列接続される。 Switching devices S5 and S7 are connected in series between one end and the other end of the first capacitor C1. Further, switching devices S6 and S8 are connected in series between one end and the other end of the first capacitor C1.

スイッチングデバイスＳ５，Ｓ７の接続点にはリアクトルＬ１の一端が接続される。スイッチングデバイスＳ６，Ｓ８の接続点にはリアクトルＬ２の一端が接続される。リアクトルＬ１の他端とリアクトルＬ２の他端との間にはトランスＴｒの一次巻線が接続される。 One end of reactor L1 is connected to the connection point between switching devices S5 and S7. One end of reactor L2 is connected to the connection point of switching devices S6 and S8. A primary winding of a transformer Tr is connected between the other end of the reactor L1 and the other end of the reactor L2.

セルの一方の直流端子と他方の直流端子との間には第２コンデンサＣ２が接続される。第２コンデンサＣ２の一端と他端との間にはスイッチングデバイスＳ９，Ｓ１１が直列接続される。また、第２コンデンサＣ２の一端と他端との間にはスイッチングデバイスＳ１０，Ｓ１２が直列接続される。 A second capacitor C2 is connected between one DC terminal and the other DC terminal of the cell. Switching devices S9 and S11 are connected in series between one end and the other end of the second capacitor C2. Further, switching devices S10 and S12 are connected in series between one end and the other end of the second capacitor C2.

スイッチングデバイスＳ９，Ｓ１１の接続点にはリアクトルＬ３の一端が接続される。スイッチングデバイスＳ１０，Ｓ１２の接続点にはリアクトルＬ４の一端が接続される。リアクトルＬ３の他端とリアクトルＬ４の他端との間にはトランスＴｒの二次巻線が接続される。なお、図１（ｂ）のリアクトルＬ１～Ｌ４は省略してもよい。 One end of reactor L3 is connected to the connection point of switching devices S9 and S11. One end of reactor L4 is connected to the connection point between switching devices S10 and S12. A secondary winding of the transformer Tr is connected between the other end of the reactor L3 and the other end of the reactor L4. Note that the reactors L1 to L4 in FIG. 1(b) may be omitted.

図２に本実施形態１の補正電圧指令値生成部のブロック図を示す。本実施形態１は、各セルの電力責務を均等にする必要がない用途において、各セルの電圧責務を均等にする。 FIG. 2 shows a block diagram of the corrected voltage command value generation section of the first embodiment. Embodiment 1 equalizes the voltage responsibility of each cell in applications where it is not necessary to equalize the power responsibility of each cell.

位相出力部（例えば、ＰＬＬ：Ｐｈａｓｅ－ＬｏｃｋｅｄＬｏｏｐ）１は、交流系統ＡＣの相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗから系統の交流電圧に同期した位相ωｔを出力する。 A phase output unit (for example, PLL: Phase-Locked Loop) 1 outputs a phase ωt synchronized with the AC voltage of the AC system from phase voltage detection signals v _U , v _V , v _W of the AC system.

相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗは線間電圧を検出し計算により相電圧に変換してもよい。また、相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗの代わりに、後述する電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊を位相出力部１に入力してもよい。さらに、位相出力部１に入力する系統交流電圧は、代表の１相のみでもよい。 The phase voltage detection signals v _U , v _V , v _W may be obtained by detecting line voltages and converting them into phase voltages by calculation. Furthermore, instead of the phase voltage detection signals v _U , v _V , v _W , voltage command values v _U *, v _V *, v _W *, which will be described later, may be input to the phase output section 1 . Furthermore, the system AC voltage input to the phase output section 1 may be only one representative phase.

高圧多重インバータのモータドライブ用途では、ロータリーエンコーダやレゾルバなどから位相ωｔを検出してもよく、オブザーバなどで推定した位相ωｔを用いてもよい。以下、位相出力部１はＰＬＬ１を示す。 In a motor drive application of a high-voltage multiplex inverter, the phase ωt may be detected from a rotary encoder, a resolver, or the like, or the phase ωt estimated by an observer or the like may be used. Hereinafter, the phase output section 1 will refer to PLL1.

第１ローパスフィルタ２は、相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗ（電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊）からスイッチングノイズなどを除去する。 The first low-pass filter 2 removes switching noise and the like from the phase voltage detection signals v _U , v _V , v _W (voltage command values v _U *, v _V *, v _W *).

第１ｄｑ変換器３は、第１ローパスフィルタ２を適用した相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗを位相ωｔに基づいて、系統周波数に同期した回転座標上の値に変換する。 The first dq converter 3 converts the phase voltage detection signals v _U , v _V , v _W to which the first low-pass filter 2 is applied, into values on a rotating coordinate synchronized with the system frequency based on the phase ωt.

第２ローパスフィルタ４，５は、第１ｄｑ変換器３の出力から直流成分のみを抽出する。第２ローパスフィルタ４，５の出力のうちｄ軸成分が相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗの正相ｄ軸成分Ｖ_１ｄ、ｑ軸成分が正相ｑ軸成分Ｖ_１ｑとなる。ＰＬＬ１が正常に動作していれば第２ローパスフィルタ５出力の正相ｑ軸成分Ｖ_１ｑは零であるため、使用しない。 The second low-pass filters 4 and 5 extract only the DC component from the output of the first dq converter 3. Among the outputs of the second low-pass filters 4 and 5, the d-axis component is the positive-phase d-axis component V _1d of the phase voltage detection signals v _U , v _V , v _W , and the q-axis component is the positive-phase q-axis component V _1q . If the PLL 1 is operating normally, the positive-phase q-axis component V _1q of the output of the second low-pass filter 5 is zero, so it is not used.

第２ｄｑ変換器６は、第１ローパスフィルタ２を適用した相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗを位相－ωｔに基づいて、系統の周波数とは逆向きに回転する回転座標上の値に変換する。 The second dq converter 6 converts the phase voltage detection signals v _U , v _V , v _W to which the first low-pass filter 2 is applied into values on a rotating coordinate that rotates in the opposite direction to the system frequency based on the phase -ωt. Convert to

第３ローパスフィルタ７，８は、第２ｄｑ変換器６の出力から直流成分のみを抽出する。第３ローパスフィルタ７，８の出力は、それぞれ相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗの逆相ｄ軸成分Ｖ_２ｄ，逆相ｑ軸成分Ｖ_２ｑとなる。 The third low-pass filters 7 and 8 extract only the DC component from the output of the second dq converter 6. The outputs of the third low-pass filters 7 and 8 are an anti-phase d-axis component V _2d and an anti-phase q-axis component V _2q of the phase voltage detection signals v _U , v _V , v _W , respectively.

演算器９は、得られた正相ｄ軸成分Ｖ_１ｄ，正相ｑ軸成分Ｖ_１ｑ，逆相ｄ軸成分Ｖ_２ｄ，逆相ｑ軸成分Ｖ_２ｑから後述する（３）式を用いて零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを求める。（３）式の代わりに（４）式や（５）式を用いて零相電圧ｄ軸成分Ｖ_０ｄと零相電圧ｑ軸成分Ｖ_０ｑを求めてもよい。この演算器９では、交流電圧の正相成分と逆相成分の振幅がほぼ等しい場合にはＶ_０ｄ＝Ｖ_０ｑ＝０を出力する。 The calculator 9 calculates zero from the obtained positive phase d-axis component V _1d , positive phase q-axis component V _1q , negative phase d-axis component V _2d , and negative phase q-axis component V _2q using equation (3) described later. A phase voltage d-axis component V _0d and a zero-phase voltage q-axis component V _0q are determined. The zero-sequence voltage d-axis component V _0d and the zero-sequence voltage q-axis component V _0q may be determined using the equation (4) or the equation (5) instead of the equation (3). This calculator 9 outputs V _0d =V _0q =0 when the amplitudes of the positive phase component and the negative phase component of the AC voltage are approximately equal.

発振器１０は、位相ωｔから正弦波ｓｉｎωｔ，余弦波ｃｏｓωｔを出力する。 The oscillator 10 outputs a sine wave sin ωt and a cosine wave cos ωt from the phase ωt.

第１乗算器１１は、零相電圧ｄ軸成分Ｖ_０ｄと余弦波ｃｏｓωｔの積を求める。第２乗算器１２は、零相電圧ｑ軸成分Ｖ_０ｑと正弦波ｓｉｎωｔの積を求める。 The first multiplier 11 calculates the product of the zero-phase voltage d-axis component V _0d and the cosine wave cosωt. The second multiplier 12 calculates the product of the zero-phase voltage q-axis component V _0q and the sine wave sinωt.

第１加算器１３は、第１乗算器１１が出力するＶ_０ｄｃｏｓωｔと第２乗算器１２が出力するＶ_０ｑｓｉｎωｔの和を求める。 The first adder 13 calculates the sum of V _0d cosωt output from the first multiplier 11 and V _0q sinωt output from the second multiplier 12 .

第２加算器１４，１５，１６は、電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊それぞれに、第１加算器１３で求めたＶ_０ｄｃｏｓωｔ＋Ｖ_０ｑｓｉｎωｔを加算する。電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊は固定の正弦波として与えられる場合、電圧や電流のフィードバック制御により得られる場合がある。第２加算器１４，１５，１６の出力ｖ_Ｕ＊’，ｖ_Ｖ＊’，ｖ_Ｗ＊’が補正電圧指令値である。 The second adders 14, 15, and 16 add V _0d cosωt+V _0q sinωt determined by the first adder 13 to the voltage command values v _U *, v _V *, v _W *, respectively. When the voltage command values v _U *, v _V *, v _W * are given as fixed sine waves, they may be obtained by feedback control of voltage or current. The outputs v _U *', v _V *', and v _W *' of the second adders 14, 15, and 16 are corrected voltage command values.

補正電圧指令値ｖ_Ｕ＊’，ｖ_Ｖ＊’，ｖ_Ｗ＊’は、後段（ゲート信号生成部）でキャリア三角波比較などによりゲート信号（オンオフ指令信号）を生成し、各セルのスイッチングデバイスに入力される。 For the corrected voltage command values v _U *', v _V *', v _W *', a gate signal (on/off command signal) is generated by carrier triangular wave comparison etc. in a subsequent stage (gate signal generation section) and sent to the switching device of each cell. is input.

本実施形態１では、各相の補正電圧指令値ｖ_Ｕ＊’，ｖ_Ｖ＊’，ｖ_Ｗ＊’の振幅が等しく（差が小さく）なるように、三相の電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊に基本波と同じ周波数の零相電圧を重畳する。そのために必要な零相電圧を計算により求める。電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊が交流相電圧（相電圧検出信号）ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗにほぼ等しいと仮定し、交流相電圧（相電圧検出信号）ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗを以下の（１）式のように定義する。 In the _first embodiment, the three _- phase voltage command values v _U _* , A zero-sequence voltage having the same frequency as the fundamental wave is superimposed on v _V * and v _W *. The zero-sequence voltage required for this purpose is determined by calculation. Assuming that the voltage command values v _U *, v _V *, v _W * are approximately equal to the AC phase voltages (phase voltage detection signals) v _U , v _V , v _W , the AC phase voltage (phase voltage detection signals) v _U , v _V , v _W are defined as shown in equation (1) below.

ここで、Ｖ_１ｄは交流電圧の正相ｄ軸成分、Ｖ_２ｄは逆相ｄ軸成分、Ｖ_２ｑは逆相ｑ軸成分である。Ｖ_１ｑは正相ｑ軸成分であるが、ＰＬＬ１が正常に動作していれば零である。 Here, V _1d is a positive phase d-axis component of the AC voltage, V _2d is a negative phase d-axis component, and V _2q is a negative phase q-axis component. V _1q is a positive phase q-axis component, and is zero if the PLL 1 is operating normally.

Ｖ_０ｄ，Ｖ_０ｑは本実施形態１により重畳する零相電圧ｄ軸成分、零相電圧ｑ軸成分である。目的は定義した交流電圧の振幅を等しくすることであるため、（２）式を満たす零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを求める。 V _0d and V _0q are the zero-sequence voltage d-axis component and zero-sequence voltage q-axis component that are superimposed according to the first embodiment. Since the purpose is to equalize the amplitudes of the defined AC voltages, a zero-sequence voltage d-axis component V _0d and a zero-sequence voltage q-axis component V _0q that satisfy equation (2) are determined.

この方程式を解くと、（３）式が得られる。 When this equation is solved, equation (3) is obtained.

正相ｑ軸成分Ｖ_１ｑが零に近ければ、（３）式は（４）式に近似できる。 If the positive phase q-axis component V _1q is close to zero, equation (3) can be approximated to equation (4).

正相ｑ軸成分Ｖ_１ｑが零に等しければ、（３）式は（５）式に簡略化できる。（５）式においてＶ_１は交流電圧の正相成分を示す。 If the positive phase q-axis component V _1q is equal to zero, equation (3) can be simplified to equation (5). In equation (5), V ₁ indicates the positive phase component of the AC voltage.

本実施形態１は、（３）式に基づき必要な零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを計算し電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊に重畳する。まず、交流の相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗを検出し、または電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊を直接入力し、系統周波数に同期した回転座標上の値に変換して直流成分を取り出すことで正相ｄ軸成分Ｖ_１ｄ，正相ｑ軸成分Ｖ_１ｑを得る。また、系統周波数とは逆向きに回転する回転座標上の値から直流成分を取り出すことで逆相ｄ軸成分Ｖ_２ｄ，逆相ｑ軸成分Ｖ_２ｑを得られる。 In the first embodiment, the necessary zero-sequence voltage d-axis component V _0d and zero-sequence voltage q-axis component V _0q are calculated based on equation (3) and superimposed on the voltage command values v _U *, v _V *, v _W *. do. First, detect the AC phase voltage detection signals v _U , v _V , v _W or directly input the voltage command values v _U *, v _V *, v _W *, and calculate the values on the rotating coordinates synchronized with the grid frequency. By converting to , and extracting the DC component, a positive phase d-axis component V _1d and a positive phase q-axis component V _1q are obtained. Further, by extracting the DC component from the values on the rotating coordinate that rotates in the opposite direction to the system frequency, the negative phase d-axis component V _2d and the negative phase q-axis component V _2q can be obtained.

後は（３）式を用いて零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを計算し、それぞれ余弦波ｃｏｓωｔ，正弦波ｓｉｎωｔとの積から重畳すべき零相電圧を求め、電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊に加算する。系統連系用途では、ＰＬＬが正常に動作していれば正相ｑ軸成分Ｖ_１ｑは零であるため、（４）式や（５）式を用いて零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを計算してもよい。 Next, use equation (3) to calculate the zero-sequence voltage d-axis component V _0d and the zero-sequence voltage q-axis component V _0q , and find the zero-sequence voltage to be superimposed from the product of the cosine wave cosωt and sine wave sinωt, respectively. , are added to the voltage command values v _U *, v _V *, v _W *. In grid-connected applications, if the PLL is operating normally, the positive phase q-axis component V _1q is zero, so using equations (4) and (5), the zero-sequence voltage d-axis component V _0d , zero The phase voltage q-axis component V _0q may also be calculated.

（３）式，（４）式，（５）式では分母が零の場合、すなわち正相電圧と逆相電圧の振幅が等しい場合は解を持たず、各相の電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊の振幅を等しくすることができない。そのため、正相電圧と逆相電圧の振幅がほぼ等しい場合は零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを零に設定する。 Equations (3), (4), and (5) do not have a solution when the denominator is zero, that is, when the amplitudes of the positive-sequence voltage and the negative-sequence voltage are equal, and the voltage command value of each phase v _U *, The amplitudes of v _V * and v _W * cannot be made equal. Therefore, when the amplitudes of the positive-sequence voltage and the negative-sequence voltage are approximately equal, the zero-sequence voltage d-axis component V _0d and the zero-sequence voltage q-axis component V _0q are set to zero.

本実施形態１により、ＭＭＣＣ－ＳＳＢＣを始めスター結線のセル多重インバータにおいて、交流電圧に不平衡が生じた場合、あるいは意図的に不平衡な交流電圧を出力する場合でもセルの交流出力電圧を均等にできる。これにより、ある相の電圧振幅が増加した場合でも該当相にセルを投入する、該当相のみセル直流電圧を引き上げる、といった必要がなくなる。また、重畳する零相電圧は基本波成分のみであるため、コモンモード電流を抑えることができる。 According to the first embodiment, in star-connected cell multiplex inverters such as MMCC-SSBC, even when unbalanced AC voltage occurs or when intentionally unbalanced AC voltage is output, the AC output voltage of the cells is equalized. Can be done. As a result, even when the voltage amplitude of a certain phase increases, there is no need to insert a cell into the corresponding phase or to raise the cell DC voltage only in the corresponding phase. Furthermore, since the superimposed zero-sequence voltage is only the fundamental wave component, common mode current can be suppressed.

本実施形態１では、すべてのセルの直流電圧をあらかじめ高くしておく、あるいは引き上げる必要があるが、従来技術に比べて直流電圧の増加分を大幅に抑制でき、セルの耐圧増加を最小限に抑えコスト・サイズを減少させることができる。 In the first embodiment, it is necessary to increase or raise the DC voltage of all cells in advance, but compared to the conventional technology, the increase in DC voltage can be significantly suppressed, and the increase in cell breakdown voltage can be minimized. It is possible to reduce cost and size.

また、本実施形態１で重畳する零相電圧はフィードフォワードにより求めるため、交流電圧に変動があった場合でも高速に追従でき、原理的に装置の安定性が高い。 Furthermore, since the zero-sequence voltage to be superimposed in the first embodiment is determined by feedforward, even if there is a fluctuation in the AC voltage, it can be followed at high speed, and the stability of the device is high in principle.

［実施形態２］
図３に本実施形態２の補正電圧指令値生成部のブロック図を示す。本実施形態２は実施形態１に対して以下の点が異なる。 [Embodiment 2]
FIG. 3 shows a block diagram of the correction voltage command value generation section of the second embodiment. The second embodiment differs from the first embodiment in the following points.

係数乗算器１７において、相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗ（または電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊）に係数Ｎ／ｎ_Ｕ，Ｎ／ｎ_Ｖ，Ｎ／ｎ_Ｗを乗算する。係数の分子Ｎは、各相のセル台数である。図１の例ではＮ＝３である。係数の分母ｎ_Ｕ，ｎ_Ｖ，ｎ_Ｗは各相で故障せず動作しているセル台数である。そして、第１ｄｑ変換器３と第２ｄｑ変換器６で用いる相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗ（または電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊）はこの係数を乗算した値を用いる。 The coefficient multiplier 17 adds coefficients N/n U , N/ _{n V , N/n to the phase voltage detection signals v U , v V} _, _v _W (or voltage command values _v _U *, v _V *, v _W *). Multiply by _W. The numerator N of the coefficient is the number of cells in each phase. In the example of FIG. 1, N=3. The denominators n _U , n _V , n _W of the coefficients are the number of cells operating without failure in each phase. Then, the phase voltage detection signals v _U , v _V , v _W (or voltage command values v _U *, v _V *, v _W *) used in the first dq converter 3 and the second dq converter 6 are multiplied by this coefficient. Use value.

本実施形態２は、実施形態１に対して故障したセルのある相の電圧責務を軽減する機能を追加した。必要な零相電圧は、本来ならば（６）式を解いて求める必要がある。 The second embodiment adds a function to the first embodiment to reduce the voltage duty of a phase of a failed cell. Normally, the required zero-sequence voltage must be found by solving equation (6).

しかし、（６）式では変数が増え解の導出が困難である上に、導出した式は非常に複雑になり制御プログラムへの実装も困難になるという問題がある。 However, equation (6) has problems in that the number of variables increases, making it difficult to derive a solution, and the derived equation becomes extremely complex, making it difficult to implement in a control program.

そこで、相電圧検出信号ｖ_Ｕ，ｖ_Ｖ，ｖ_Ｗに係数をかけ、故障したセルを含む相の交流電圧を故障セル台数に応じて大きく見せかけ正相ｄ軸成分Ｖ_１ｄ，正相ｑ軸成分Ｖ_１ｑ，逆相ｄ軸成分Ｖ_２ｄ，逆相ｑ軸成分Ｖ_２ｑを求め、（３）式に代入し近似的に必要な零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを得る。 Therefore, by multiplying the phase voltage detection signals v _U , v _V , v _W by coefficients, the AC voltage of the phase including the failed cell is made to appear larger depending on the number of failed cells, and the positive phase d-axis component V _1d and the positive phase q-axis component are V _1q , anti-phase d-axis component V _2d , and anti-phase q-axis component V _2q are determined and substituted into equation (3) to approximately obtain the required zero-sequence voltage d-axis component V _0d and zero-sequence voltage q-axis component V _0q get.

この零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊を重畳することで、故障したセルのある相の電圧指令値の振幅を減少させることができる。ここでは、係数の例としてそれぞれＮ／ｎ_Ｕ，Ｎ／ｎ_Ｖ，Ｎ／ｎ_Ｗを用いた。 By superimposing the zero-phase voltage d-axis component V _0d and the zero-phase voltage q-axis component V _0q with the voltage command values v _U *, v _V *, v _W *, the voltage command value of the phase where the failed cell is located can be determined. The amplitude can be reduced. Here, N/n _U , N/n _V , and N/n _W are used as examples of coefficients, respectively.

図４を用いて本実施形態２の効果を説明する。図４（ａ）は各相のセル台数がＮ＝３台、交流電圧は三相平衡で逆相電圧なし（Ｖ_２ｄ＝Ｖ_２ｑ＝０）としたときの電圧指令値のフェーザー図である。 The effects of the second embodiment will be explained using FIG. 4. FIG. 4A is a phasor diagram of voltage command values when the number of cells in each phase is N=3, the AC voltage is three-phase balanced, and there is no negative phase voltage (V _2d =V _2q =0).

ここで、Ｕ相のセルが１台故障してｎ_Ｕ＝２となった場合を考える。図４（ｂ）は特許文献４を適用して線間電圧を維持する場合を示したものであり、Ｕ相の残りのセル２台は１．５倍の交流電圧を出力する必要がある。これに対応するためにはＵ相セルの直流電圧も１．５倍にする必要がある。 Here, consider a case where one U-phase cell fails and n _U =2. FIG. 4(b) shows a case where the line voltage is maintained by applying Patent Document 4, and the remaining two cells of the U phase are required to output 1.5 times the AC voltage. In order to cope with this, it is necessary to increase the DC voltage of the U-phase cell by 1.5 times.

図４（ｃ）は本実施形態２の技術を適用した場合である。電圧指令値ｖ_Ｕ＊，ｖ_Ｖ＊，ｖ_Ｗ＊に零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを重畳することにより、Ｕ相セルの出力電圧を減少させることができる。Ｖ相・Ｗ相のセル出力電圧は増加してしまうが、Ｕ相も含めすべてのセルの交流電圧を約１．１５倍することで同じ線間電圧を維持できる。 FIG. 4(c) shows a case where the technique of the second embodiment is applied. By superimposing the zero-sequence voltage d-axis component V _0d and the zero-sequence voltage q-axis component V _0q on the voltage command values v _U *, v _V *, v _W *, the output voltage of the U-phase cell can be reduced. . Although the V-phase and W-phase cell output voltages increase, the same line voltage can be maintained by multiplying the AC voltage of all cells, including the U-phase, by about 1.15.

すなわち、各相の補正電圧指令値ｖ_Ｕ＊’，ｖ_Ｖ＊’，ｖ_Ｗ＊’の振幅に各相のセル台数Ｎをかけ各相で故障せず動作しているセル台数ｎ_Ｕ，ｎ_Ｖ，ｎ_Ｗで除した値が、三相の間で差が小さくなるように基本波と同じ周波数の零相電圧を重畳する。 In other words, the amplitude of the corrected voltage command values v _U *', v _V *', v _W *' of each phase is multiplied by the number N of cells in each phase, and the number of cells operating without failure in each phase n _U , n A zero-phase voltage having the same frequency as the fundamental wave is superimposed so that the difference in the value divided by _V and _nW becomes small among the three phases.

なお、図３に基づいてゲート信号を生成するのは、故障をしていない健全なセルについてである。故障したセルについては、高圧交流側はスイッチングデバイスＳ１，Ｓ３をＯＮ、またはスイッチングデバイスＳ２，Ｓ４をＯＮして零電圧を出力、または外付けスイッチで短絡処置を行う。スイッチングデバイスＳ５～Ｓ１２はＯＦＦする。 Note that the gate signals are generated based on FIG. 3 for healthy cells that have not failed. Regarding the failed cell, on the high voltage AC side, switching devices S1 and S3 are turned on, or switching devices S2 and S4 are turned on to output zero voltage, or a short circuit is taken care of using an external switch. Switching devices S5 to S12 are turned off.

本実施形態２により、実施形態１の効果に加えてセルの一部が故障し短絡処置を行った場合でもセルの交流出力電圧を均等にできる。従来技術よりも多くのセルが故障した場合においても運転を継続することができる。 In addition to the effects of Embodiment 1, Embodiment 2 makes it possible to equalize the AC output voltages of the cells even if a part of the cell fails and short-circuit measures are taken. Operation can be continued even if more cells fail than in the prior art.

［実施形態３］
図５に本実施形態３の補正電圧指令値生成部のブロック図を示す。演算器９よりも前の構成は実施形態１または実施形態２と同様である。本実施形態３は実施形態１や実施形態２に対して以下の点が異なる。 [Embodiment 3]
FIG. 5 shows a block diagram of the corrected voltage command value generation section of the third embodiment. The configuration before the arithmetic unit 9 is the same as that of the first embodiment or the second embodiment. The third embodiment differs from the first and second embodiments in the following points.

本実施形態３は零相電圧ｄ軸成分Ｖ_０ｄ，零相電圧ｑ軸成分Ｖ_０ｑを求める演算器９において、（５）式を用いることとした。 In the third embodiment, equation (5) is used in the calculator 9 that calculates the zero-phase voltage d-axis component V _0d and the zero-phase voltage q-axis component V _0q .

比較器１８は、逆相ｄ軸成分Ｖ_２ｄが正相ｄ軸成分Ｖ_１ｄに等しいか否かを判定する。比較器１９は、逆相ｄ軸成分Ｖ_２ｄが－Ｖ_１ｄ／２に等しいか否かを判定する。比較器２０は、逆相ｑ軸成分Ｖ_２ｑが０に等しいか否かを判定する。比較器２１は、逆相ｑ軸成分Ｖ_２ｑが－√３Ｖ_１ｄ／２に等しいか否かを判定する。比較器２２は、逆相ｑ軸成分Ｖ_２ｑが√３Ｖ_１ｄ／２に等しいか否かを判定する。 The comparator 18 determines whether the negative phase d-axis component V _2d is equal to the positive phase d-axis component V _1d . The comparator 19 determines whether the negative phase d-axis component V _2d is equal to -V _1d /2. The comparator 20 determines whether the negative phase q-axis component _V2q is equal to zero. The comparator 21 determines whether the negative phase q-axis component V _2q is equal to −√3V _1d /2. The comparator 22 determines whether the negative phase q-axis component V _2q is equal to √3V _1d /2.

なお、比較器１８は、あらかじめしきい値を設定し逆相ｄ軸成分Ｖ_２ｄと正相ｄ軸成分Ｖ_１ｄの差がしきい値より小さければ等しいと見なすようにしてもよい。しきい値にはヒステリシス特性を持たせてもよい。比較器１９～２２についても同様である。 Note that the comparator 18 may set a threshold value in advance and consider that if the difference between the negative phase d-axis component V _2d and the positive phase d-axis component V _1d is smaller than the threshold value, they are equal. The threshold value may have hysteresis characteristics. The same applies to comparators 19-22.

ＡＮＤ素子２３は、逆相ｄ軸成分Ｖ_２ｄが－Ｖ_１ｄ／２に等しく、かつ、逆相ｑ軸成分Ｖ_２ｑが√３Ｖ_１ｄ／２に等しい場合１を出力し、それ以外の場合０を出力する。スイッチＳＷ１は、ＡＮＤ素子２３の出力が１ならば零相電圧ｄ軸成分Ｖ_０ｄとしてＶ_１ｄ／４を、０ならば（５）式の結果を出力する。スイッチＳＷ２は、ＡＮＤ素子２３の出力が１ならば零相電圧ｑ軸成分Ｖ_０ｑとして－√３Ｖ_１ｄ／４を、０ならば（５）式の結果を出力する。 The AND element 23 outputs 1 when the anti-phase d-axis component V _2d is equal to −V _1d /2 and the anti-phase q-axis component V _2q is equal to √3V _1d /2, and outputs 0 otherwise. Output. The switch SW1 outputs V _1d /4 as the zero-phase voltage d-axis component V _0d if the output of the AND element 23 is 1, and outputs the result of equation (5) if the output is 0. The switch SW2 outputs -√3V _1d /4 as the zero-phase voltage q-axis component V _0q if the output of the AND element 23 is 1, and outputs the result of equation (5) if it is 0.

ＡＮＤ素子２４は、逆相ｄ軸成分Ｖ_２ｄが－Ｖ_１ｄ／２に等しく、かつ、逆相ｑ軸成分Ｖ_２ｑが－√３Ｖ_１ｄ／２に等しい場合１を出力し、それ以外の場合０を出力する。スイッチＳＷ３は、ＡＮＤ素子２４の出力が１ならば零相電圧ｄ軸成分Ｖ_０ｄとしてＶ_１ｄ／４を、０ならばスイッチＳＷ１の結果を出力する。スイッチＳＷ４は、ＡＮＤ素子２４の出力が１ならば零相電圧ｑ軸成分Ｖ_０ｑとして√３Ｖ_１ｄ／４て、０ならばスイッチＳＷ２の結果を出力する。 The AND element 24 outputs 1 when the negative phase d-axis component V _2d is equal to −V _1d /2 and the negative phase q-axis component V _2q is equal to −√3V _1d /2, and otherwise outputs 0. Output. If the output of the AND element 24 is 1, the switch SW3 outputs V _1d /4 as the zero-phase voltage d-axis component V _0d , and if the output is 0, the switch SW3 outputs the result of the switch SW1. If the output of the AND element 24 is 1, the switch SW4 outputs the zero-phase voltage q-axis component V _0q as √3V _1d /4, and if the output is 0, the switch SW4 outputs the result of the switch SW2.

ＡＮＤ素子２５は、逆相ｄ軸成分Ｖ_２ｄが正相ｄ軸成分Ｖ_１ｄに等しく、かつ、逆相ｑ軸成分Ｖ_２ｑが０に等しい場合１を出力し、それ以外の場合０を出力する。スイッチＳＷ５は、ＡＮＤ素子２５の出力が１ならば零相電圧ｄ軸成分Ｖ_０ｄとして－Ｖ_１ｄ／２を、０ならばスイッチＳＷ３の結果を出力する。スイッチＳＷ６は、ＡＮＤ素子２５の出力が１ならば零相電圧ｑ軸成分Ｖ_０ｑとして０を、０ならばスイッチＳＷ４の結果を出力する。 The AND element 25 outputs 1 when the negative phase d-axis component V _2d is equal to the positive phase d-axis component V _1d and the negative phase q-axis component V _2q is equal to 0, and otherwise outputs 0. . The switch SW5 outputs -V _1d /2 as the zero-phase voltage d-axis component V _0d if the output of the AND element 25 is 1, and outputs the result of the switch SW3 if the output is 0. If the output of the AND element 25 is 1, the switch SW6 outputs 0 as the zero-phase voltage q-axis component _V0q , and if the output is 0, the switch SW6 outputs the result of the switch SW4.

表１に、最終的にスイッチＳＷ５が出力する零相電圧ｄ軸成分Ｖ_０ｄ、スイッチＳＷ６が出力する零相電圧ｑ軸成分Ｖ_０ｑを示す Table 1 shows the zero-phase voltage d-axis component V _0d finally output by switch SW5 and the zero-phase voltage q-axis component V _0q finally output by switch SW6.

実施形態１，２で使用した（３）式，（４）式，（５）式は、正相電圧と逆相電圧の振幅が等しい場合は分母が零となり解を持たない。しかし、分子も零ならば解を持つ可能性が考えられる。そこで、簡略化のため系統連系用途を想定し（５）式において分子・分母両方が零になる条件を求めると、その１つとして（７）式が得られる。 Equations (3), (4), and (5) used in the first and second embodiments have a denominator of zero and do not have a solution when the amplitudes of the positive-sequence voltage and the negative-sequence voltage are equal. However, if the numerator is also zero, it is possible that there is a solution. Therefore, for the sake of simplification, if we assume a grid-connected application and find a condition in which both the numerator and denominator in equation (5) are zero, equation (7) is obtained as one of the conditions.

（７）式を（１）式に代入し、Ｖ_１ｑ＝０の条件下で改めて（２）式を満たす零相電圧を求めると、（８）式が得られる。 By substituting equation (7) into equation (1) and finding the zero-sequence voltage that satisfies equation (2) under the condition of V _1q =0, equation (8) is obtained.

この時、零相電圧ｑ軸成分Ｖ_０ｑは任意の値でよく、解は無限に存在することを示している。この無限の解の中で零相電圧の振幅が最小になるものは、（９）式で与えられる。 At this time, the zero-phase voltage q-axis component V _0q may be any value, indicating that there are infinitely many solutions. Among these infinite solutions, the one with the minimum amplitude of the zero-sequence voltage is given by equation (9).

分子・分母両方が零になる条件は（７）式の他にも２つある。条件と解の組み合わせを（１０）式、（１１）式に示す。 In addition to equation (7), there are two other conditions for both the numerator and denominator to be zero. Combinations of conditions and solutions are shown in equations (10) and (11).

（７）式、（１０）式、（１１）式の条件の例は、線間短絡や二相地絡である。
本実施形態３は（７）式、（１０）式、（１１）式の電圧条件を検出し、各相の電圧指令値の振幅を等しくするための零相電圧を重畳する。系統連系では事故時運転継続（ＦＲＴ）要件として短絡・地絡事故の際も運転継続が求められる用途があり、本実施形態３はこのような用途にも対応できる。 Examples of the conditions of equations (7), (10), and (11) are line-to-line short circuit and two-phase ground fault.
In the third embodiment, the voltage conditions of equations (7), (10), and (11) are detected, and a zero-phase voltage is superimposed to equalize the amplitude of the voltage command value of each phase. In grid interconnection, there are applications where continuous operation is required even in the event of a short circuit or ground fault as a continuous operation in the event of a fault (FRT) requirement, and the third embodiment can also be used for such applications.

本実施形態３により、交流系統に線間短絡が発生した場合や二相地絡が発生した場合でも、実施形態１や実施形態２の効果を得ることができる。 According to the third embodiment, the effects of the first and second embodiments can be obtained even when a line-to-line short circuit or a two-phase ground fault occurs in the AC system.

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。 Although only the specific examples described in the present invention have been described in detail above, it is obvious to those skilled in the art that various modifications and modifications can be made within the scope of the technical idea of the present invention. Naturally, such variations and modifications fall within the scope of the claims.

ＡＣ…交流系統
１…ＰＬＬ（Ｐｈａｓｅ－ＬｏｃｋｅｄＬｏｏｐ）
２，４，５，７，８…第１～第３ローパスフィルタ
３…第１ｄｑ変換器
６…第２ｄｑ変換器
９…演算器
１０…発振器
１１，１２…第１，第２乗算器
１３～１６…第１～第２加算器
１７…係数演算器
１８～２２…比較器
２３～２５…ＡＮＤ素子
ＳＷ１～ＳＷ６…スイッチ AC...Alternating current system 1...PLL (Phase-Locked Loop)
2, 4, 5, 7, 8...first to third low-pass filters 3...first dq converter 6...second dq converter 9...computer 10...oscillator 11, 12...first and second multipliers 13-16 ...First to second adders 17...Coefficient calculators 18 to 22...Comparators 23 to 25...AND elements SW1 to SW6...Switches

Claims

交流系統の各相にスター結線で多重に接続した複数のセルと、基本波と同じ周波数の零相電圧を電圧指令値に重畳して補正電圧指令値を生成する補正電圧指令値生成部と、前記補正電圧指令値に基づいて前記セルのゲート信号を生成するゲート信号生成部と、を備えたセル多重インバータであって、
前記補正電圧指令値生成部は、
各相の前記補正電圧指令値の振幅差が小さくなるように、基本波と同じ周波数の前記零相電圧を前記電圧指令値に重畳することを特徴とするセル多重インバータ。 a plurality of cells connected in multiplex to each phase of an AC system in a star connection; a corrected voltage command value generation unit that generates a corrected voltage command value by superimposing a zero-sequence voltage having the same frequency as the fundamental wave on the voltage command value; A cell multiplexing inverter comprising: a gate signal generation unit that generates a gate signal for the cell based on the corrected voltage command value,
The corrected voltage command value generation unit includes:
A cell multiplexing inverter characterized in that the zero-sequence voltage having the same frequency as a fundamental wave is superimposed on the voltage command value so that the amplitude difference between the corrected voltage command values of each phase becomes small.

交流系統の各相にスター結線で多重に接続した複数のセルと、基本波と同じ周波数の零相電圧を電圧指令値に重畳して補正電圧指令値を生成する補正電圧指令値生成部と、前記補正電圧指令値に基づいて前記セルのゲート信号を生成するゲート信号生成部と、を備えたセル多重インバータであって、
前記補正電圧指令値生成部は、
各相の前記補正電圧指令値の振幅に各相のセル台数をかけ各相で故障せず動作しているセル台数で除した値が、三相の間で差が小さくなるように基本波と同じ周波数の前記零相電圧を重畳することを特徴とするセル多重インバータ。 a plurality of cells connected in multiplex to each phase of an AC system in a star connection; a corrected voltage command value generation unit that generates a corrected voltage command value by superimposing a zero-sequence voltage having the same frequency as the fundamental wave on the voltage command value; A cell multiplexing inverter comprising: a gate signal generation unit that generates a gate signal for the cell based on the corrected voltage command value,
The corrected voltage command value generation unit includes:
The value obtained by multiplying the amplitude of the corrected voltage command value for each phase by the number of cells in each phase and dividing by the number of cells operating without failure in each phase is the fundamental wave so that the difference among the three phases is small. A cell multiplex inverter characterized in that the zero-phase voltages of the same frequency are superimposed.

前記補正電圧指令値生成部は、
系統の交流電圧に同期した位相ωｔを出力する位相出力部と、
相電圧検出信号または前記電圧指令値、または、前記相電圧検出信号または前記電圧指令値に、各相のセル台数を各相で故障せず動作しているセル台数で除算した係数を乗算した値を系統周波数に同期した回転座標上の値に変換する第１ｄｑ変換器と、
前記相電圧検出信号または前記電圧指令値、または、前記相電圧検出信号または前記電圧指令値に各相のセル台数を各相で故障せず動作しているセル台数で除算した係数を乗算した値を、前記系統周波数と逆向きに回転する回転座標上の値に変換する第２ｄｑ変換器と、
前記第１ｄｑ変換器の出力から直流成分を抽出した正相ｄ軸成分，正相ｑ軸成分と、前記第２ｄｑ変換器の出力から直流成分を抽出した逆相ｄ軸成分，逆相ｑ軸成分に基づいて、各前記セルの交流側出力電圧を均一にする零相電圧ｄ軸成分、零相電圧ｑ軸成分を演算する演算器と、
前記零相電圧ｄ軸成分にｃｏｓωｔまたはｓｉｎωｔを乗算する第１乗算器と、
前記第１乗算器でｃｏｓωｔを乗算した場合は前記零相電圧ｑ軸成分にｓｉｎωｔを乗算し、前記第１乗算器でｓｉｎωｔを乗算した場合は前記零相電圧ｑ軸成分にｃｏｓωｔを乗算する第２乗算器と、
前記第１乗算器の出力と前記第２乗算器の出力を加算する第１加算器と、
前記電圧指令値に前記第１加算器の出力を加算して補正電圧指令値として出力する第２加算器と、
を備えたことを特徴とする請求項１または２記載のセル多重インバータ。 The corrected voltage command value generation unit includes:
a phase output section that outputs a phase ωt synchronized with the AC voltage of the grid;
A value obtained by multiplying the phase voltage detection signal or the voltage command value, or the phase voltage detection signal or the voltage command value by a coefficient obtained by dividing the number of cells in each phase by the number of cells operating without failure in each phase. a first dq converter that converts the value into a value on a rotating coordinate synchronized with the system frequency;
The phase voltage detection signal or the voltage command value, or the value obtained by multiplying the phase voltage detection signal or the voltage command value by a coefficient obtained by dividing the number of cells in each phase by the number of cells operating without failure in each phase. a second dq converter that converts into a value on a rotating coordinate rotating in a direction opposite to the system frequency;
A positive-phase d-axis component and a positive-phase q-axis component obtained by extracting a DC component from the output of the first dq converter, and a negative-phase d-axis component and a negative-phase q-axis component obtained by extracting a direct current component from the output of the second dq converter. an arithmetic unit that calculates a zero-sequence voltage d-axis component and a zero-sequence voltage q-axis component that equalizes the AC side output voltage of each cell based on;
a first multiplier that multiplies the zero-phase voltage d-axis component by cosωt or sinωt;
When the first multiplier multiplies cosωt, the zero-phase voltage q-axis component is multiplied by sinωt, and when the first multiplier multiplies the zero-phase voltage q-axis component, the zero-phase voltage q-axis component is multiplied by cosωt. a 2 multiplier;
a first adder that adds the output of the first multiplier and the output of the second multiplier;
a second adder that adds the output of the first adder to the voltage command value and outputs the result as a corrected voltage command value;
The cell multiplexing inverter according to claim 1 or 2, further comprising:

前記演算器は、（３）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする請求項３記載のセル多重インバータ。

Ｖ_０ｄ：零相電圧ｄ軸成分
Ｖ_０ｑ：零相電圧ｑ軸成分
Ｖ_１ｄ：正相電圧ｄ軸成分
Ｖ_１ｑ：正相電圧ｑ軸成分
Ｖ_２ｄ：逆相電圧ｄ軸成分
Ｖ_２ｑ：逆相電圧ｑ軸成分 4. The cell multiplexing inverter according to claim 3, wherein the arithmetic unit calculates the zero-sequence voltage d-axis component and the zero-sequence voltage q-axis component based on equation (3).

V _0d : Zero-sequence voltage d-axis component V _0q : Zero-sequence voltage q-axis component V _1d : Positive-sequence voltage d-axis component V _1q : Positive-sequence voltage q-axis component V _2d : Negative-sequence voltage d-axis component V _2q : Negative phase Voltage q-axis component

前記演算器は、（４）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする請求項３記載のセル多重インバータ。

Ｖ_０ｄ：零相電圧ｄ軸成分
Ｖ_０ｑ：零相電圧ｑ軸成分
Ｖ_１ｄ：正相電圧ｄ軸成分
Ｖ_１ｑ：正相電圧ｑ軸成分
Ｖ_２ｄ：逆相電圧ｄ軸成分
Ｖ_２ｑ：逆相電圧ｑ軸成分 4. The cell multiplexing inverter according to claim 3, wherein the arithmetic unit calculates the zero-sequence voltage d-axis component and the zero-sequence voltage q-axis component based on equation (4).

前記演算器は、（５）式に基づいて、前記零相電圧ｄ軸成分と前記零相電圧ｑ軸成分を算出することを特徴とする請求項３記載のセル多重インバータ。

Ｖ_０ｄ：零相電圧ｄ軸成分
Ｖ_０ｑ：零相電圧ｑ軸成分
Ｖ_２ｄ：逆相電圧ｄ軸成分
Ｖ_２ｑ：逆相電圧ｑ軸成分
Ｖ_１：電圧正相成分 4. The cell multiplexing inverter according to claim 3, wherein the arithmetic unit calculates the zero-sequence voltage d-axis component and the zero-sequence voltage q-axis component based on equation (5).

V _0d : Zero-sequence voltage d-axis component V _0q : Zero-sequence voltage q-axis component V _2d : Negative-sequence voltage d-axis component V _2q : Negative-sequence voltage q-axis component V ₁ : Voltage positive-sequence component

前記補正電圧指令値生成部は、
前記逆相ｄ軸成分Ｖ_２ｄ＝Ｖ_１ｄ、かつ、前記逆相ｑ軸成分がＶ_２ｑ＝０の場合、前記零相電圧ｄ軸成分Ｖ_０ｄ＝－Ｖ_１ｄ／２、前記零相電圧ｑ軸成分Ｖ_０ｑ＝０とし、
前記逆相ｄ軸成分Ｖ_２ｄ＝－Ｖ_１ｄ／２、かつ、前記逆相ｑ軸成分がＶ_２ｑ＝－√３Ｖ_１ｄ／２の場合、前記零相電圧ｄ軸成分Ｖ_０ｄ＝Ｖ_１ｄ／４、前記零相電圧ｑ軸成分Ｖ_０ｑ＝√３Ｖ_１ｄ／４とし、
前記逆相ｄ軸成分Ｖ_２ｄ＝－Ｖ_１ｄ／２、かつ、前記逆相ｑ軸成分がＶ_２ｑ＝√３Ｖ_１ｄ／２の場合、前記零相電圧ｄ軸成分Ｖ_０ｄ＝Ｖ_１ｄ／４、前記零相電圧ｑ軸成分Ｖ_０ｑ＝－√３Ｖ_１ｄ／４とすることを特徴とする請求項６記載のセル多重インバータ。 The corrected voltage command value generation unit includes:
When the negative phase d-axis component V _2d =V _1d and the negative phase q-axis component is V _2q =0, the zero-phase voltage d-axis component V _0d = -V _1d /2, the zero-phase voltage q-axis component Let the component V _0q = 0,
When the negative phase d-axis component V _2d = -V _1d /2 and the negative phase q-axis component is V _2q = -√3V _1d /2, the zero-sequence voltage d-axis component V _0d = V _1d /4. , the zero-phase voltage q-axis component V _0q =√3V _1d /4,
When the negative phase d-axis component V _2d = -V _1d /2 and the negative phase q-axis component is V _2q =√3V _1d /2, the zero-sequence voltage d-axis component V _0d = V _1d /4, 7. The cell multiplex inverter according to claim 6, wherein the zero-phase voltage q-axis component V _0q = -√3V _1d /4.