JP7396845B2 - 逐次比較ad変換器 - Google Patents
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Description
シフトイネーブル信号生成回路31によって生成されたコードシフトイネーブル信号E_SFTがLの場合、一般的な冗長性を有した逐次比較変換と同一の変換を行う。
まず、入力サンプル/ホールド回路1は、アナログ入力信号の値であるアナログ入力値をサンプリングする
各回の判定シーケンスは、[DAC設定]と[判定(、判定結果のDAC値への反映)]とに分けられる。
次に、1回目の逐次比較判定を行うためのDAC値が設定される。具体的には、16の重みを有する、上位ビットのうちの1桁目である最上位ビットが「1」と設定され、他のビットが「0」と設定される。すなわち、DAC値は「10000」に設定される。
比較器2による1回目の逐次比較判定により、最上位ビットが決定される。具体的には、比較器2は、入力サンプル/ホールド回路1によってサンプリングされたアナログ入力値が、DAC出力値以上である場合、判定信号「1」を出力し、アナログ入力値が、DAC出力値未満である場合、判定信号「0」を出力する。これにより、最上位ビットが、1回目の判定により出力された判定信号の値であると決定される。図5の例では、アナログ入力値が「17.5」で、DAC出力値が「16」であるため、1回目の判定において、比較回路2は、判定信号「1」を出力する。これにより、最上位ビットは、「1」であると決定される。
[DAC設定]
2回目の逐次比較判定を行うためのDAC値が設定される。具体的には、制御回路3は、最上位ビットに1回目の判定により出力された判定信号の値が設定され、最上位ビットの次に大きな重みを有する上位2ビット目に1が設定され、他のビットに0が設定される。すなわち、本例では、DAC値は「11000」に設定される。
比較器2による2回目の逐次比較判定により、上位2ビット目が決定される。具体的には、比較器2は、入力サンプル/ホールド回路1によってサンプリングされたアナログ入力値が、DAC出力値以上である場合、判定信号「1」を出力し、アナログ入力値が、DAC出力値未満である場合、判定信号「0」を出力する。これにより、上位2ビット目が、2回目の判定により出力された判定信号の値であると決定される。本例では、アナログ入力値が「17.5」で、DAC出力値が「24」であるため、2回目の判定において、比較回路2は、判定信号「0」を出力する。これにより、上位2ビット目は、「0」であると決定される。
ここでは、コードシフトイネーブル信号E_SFTがLであるため、図6Bに示すように、一般的な冗長ビットの判定が行われる。
変換タイミング生成回路32から出力される冗長制御信号がLからHに切り替わると、冗長DAC制御コードのみが変化される。具体的には、比較器2による直前の判定(本例では4回目の判定)によって判定信号「1」が出力された場合、DAC制御コードシフト回路34は、冗長ビットをインクリメントした信号を冗長DAC制御コードとして出力する。比較器2による直前の判定(本例では4回目の判定)によって判定信号「0」が出力された場合に、DAC制御コードシフト回路34は、冗長ビットを冗長DAC制御コードとして出力する。
比較器2による5回目の逐次比較判定により、冗長ビットが決定される。具体的には、比較器2は、入力サンプル/ホールド回路1によってサンプリングされたアナログ入力値が、DAC出力値以上である場合、判定信号「1」を出力し、アナログ入力値が、DAC出力値未満である場合、判定信号「0」を出力する。DAC制御コードシフト回路34は、判定信号「1」が出力された場合、冗長DAC制御コードを変化させない。冗長DAC制御信号生成回路347は、判定信号「0」が出力された場合、DAC制御コードシフト回路34は、冗長DAC制御コードをディクリメントさせる。
上述した1~4回目の判定シーケンスと同様に、DAC設定、判定を行って、上位5ビット目が決定される。
次に、コードシフトイネーブル信号E_SFTがHの場合の逐次比較変換について説明する。
ここでは、コードシフトイネーブル信号E_SFTがHであるため、コードシフト条件判定の結果に応じて、DAC制御コードシフト回路34は、上位DAC制御コード、中位DAC制御コード、及び冗長DAC制御コードを出力する。
具体的には、図6Aに示すように、コードシフト判定回路341が、コードシフトタイミング信号SFT_TIMがLからHに切り替わったと判定すると、上位ビット正負シフト回路344、中位ビット反転回路346、及び冗長DAC制御信号生成回路347は、中位ビット信号に応じて、それぞれ上位DAC制御コード、中位DAC制御コード、及び冗長DAC制御コードを出力する。
比較器2による5回目の逐次比較判定により、冗長ビット信号が決定する。比較器2によって判定信号「1」が出力された場合、冗長DAC制御信号生成回路347は、判定信号「1」が出力された場合、冗長DAC制御コードを変化させない。冗長DAC制御信号生成回路347は、判定信号「0」が出力された場合、DAC制御コードシフト回路34は、冗長DAC制御コードをディクリメントさせる。
上述した1~4回目の判定シーケンスと同様に、DAC設定及び判定を行って、上位5ビット目が決定される。
2 比較回路
3 制御回路
4 第1ビットDA変換器(上位ビットDAC)
5 第2ビットDA変換器(下位ビットDAC)
6 参照信号生成部
7 冗長ビットDA変換器(中位ビットDAC)
31 シフトイネーブル信号生成回路
32 変換タイミング生成回路
33 逐次比較レジスタ
34 演算部(DAC制御コードシフト回路)
341 コードシフト条件判定回路
342 下位ビットDAC制御切替回路
343 第1のセレクタ
344 上位ビットDAC制御切替回路
345 第2のセレクタ
346 中位ビット反転回路
347 冗長DAC制御信号生成回路
Claims (8)
- 入力アナログ信号と参照信号の大小を判定する比較回路と、
前記比較回路の判定した結果を保持し、第1ビット信号と第2ビット信号とで構成される出力デジタル信号を出力する逐次比較レジスタと、
前記第1ビット信号と前記第2ビット信号とが入力され、第3ビット信号と第4ビット信号とを出力する演算部と、
前記第3ビット信号を第1アナログ信号に変換する第1ビットDA変換器と、
前記第4ビット信号を第2アナログ信号に変換する第2ビットDA変換器と、
前記第1アナログ信号と前記第2アナログ信号とに基づいて、前記参照信号を生成する参照信号生成部と、
を備え、
前記演算部は、
前記第2ビット信号のうち、前記出力デジタル信号に対して演算を行うか否かを制御する制御信号が第1論理値に遷移するまでに前記判定された、第5ビット信号に基づいて、前記第3ビット信号と前記第4ビット信号とで構成される信号が、前記第1ビット信号と第2ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第3ビット信号と前記第4ビット信号とを出力する逐次比較AD変換器。 - 前記制御信号を前記演算部に出力する制御信号生成部を更に備え、
前記演算部は、
前記制御信号が第1論理値の場合に、前記第5ビット信号に基づいて、前記第3ビット信号と前記第4ビット信号とで構成される信号が、前記第1ビット信号と第2ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第3ビット信号と前記第4ビット信号とを出力し、
前記制御信号が第2論理値の場合、前記第1ビット信号を前記第3ビット信号として出力し、前記第2ビット信号を前記第4ビット信号として出力する
請求項1に記載の逐次比較AD変換器。 - 前記演算部は、
前記第5ビット信号の各ビット値が同じ値である場合に、前記第3ビット信号と前記第4ビット信号とで構成される信号が、前記第1ビット信号と第2ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第3ビット信号と前記第4ビット信号とを出力し、
前記第5ビット信号の各ビット値が同じ値でない場合に、前記第1ビット信号を前記第3ビット信号として出力し、前記第2ビット信号を前記第4ビット信号として出力する
請求項1に記載の逐次比較AD変換器。 - 前記演算部は、
前記第5ビット信号のビット値が全て1である場合に、前記第1ビット信号と前記第2ビット信号とで構成される信号をインクリメントした信号を前記第3ビット信号と前記第4ビット信号とで構成される信号とし、
前記第1ビット信号のビット値が全て0である場合に、前記第1ビット信号と前記第2ビット信号とで構成される信号をディクリメントした信号を前記第3ビット信号と前記第4ビット信号とで構成される信号とする
請求項1又は3に記載の逐次比較AD変換器。 - 前記演算部は、
前記第5ビット信号の各ビット値が同じ値である場合に、前記第3ビット信号と前記第4ビット信号とで構成される信号が、前記第1ビット信号と第2ビット信号とで構成される信号値よりも大きい値又は小さい値となるように、前記第3ビット信号と前記第4ビット信号とを出力し、
前記第5ビット信号の各ビット値が同じ値でない場合に、前記第1ビット信号を前記第3ビット信号として出力し、前記第2ビット信号を前記第4ビット信号として出力する
請求項2に記載の逐次比較AD変換器。 - 前記演算部は、
前記第5ビット信号のビット値が全て1である場合に、前記第1ビット信号と前記第2ビット信号とで構成される信号をインクリメントした信号を前記第3ビット信号と前記第4ビット信号とで構成される信号とし、
前記第1ビット信号のビット値が全て0である場合に、前記第1ビット信号と前記第2ビット信号とで構成される信号をディクリメントした信号を前記第3ビット信号と前記第4ビット信号とで構成される信号とする
請求項2又は5に記載の逐次比較AD変換器。 - 第2冗長ビット信号を第3アナログ信号に変換する冗長ビットDA変換器を更に備え、
前記制御信号生成部は、冗長制御信号を生成し、
前記逐次比較レジスタは、
前記第1ビット信号と前記第2ビット信号と第1冗長ビット信号とで構成される出力デジタル信号を出力し、
前記演算部は、
前記冗長制御信号に基づいて、前記第1冗長ビット信号を前記第2冗長ビット信号として出力し、
前記参照信号生成部は、
前記第1アナログ信号と前記第2アナログ信号と前記第3アナログ信号とに基づいて、前記参照信号を生成する
請求項2、5、又は6に記載の逐次比較AD変換器。 - 前記演算部は、
前記冗長制御信号が前記第1論理値で前記制御信号が前記第1論理値であり、前記第5ビット信号のビット値が全て1である場合に、前記第1冗長ビット信号を前記第2冗長ビット信号として出力し、
前記冗長制御信号が前記第1論理値で前記制御信号が前記第1論理値であり、前記第5ビット信号のビット値が全て0である場合に、前記第1冗長ビット信号をインクリメントした信号を前記第2冗長ビット信号として出力し、
前記冗長制御信号が前記第1論理値で前記制御信号が前記第1論理値であり、前記第5ビット信号のビット値が全て同じ値でない場合に、前記第1冗長ビット信号に前記第5ビット信号の最下位ビットを加算した信号を、前記第2冗長ビット信号として出力し、
前記冗長制御信号が前記第1論理値で前記制御信号が第2論理値である場合に、前記第1冗長ビット信号に前記第5ビット信号の最下位ビットを加算した信号を、前記第2冗長ビット信号として出力し
前記冗長制御信号が前記第2論理値である場合に、前記第1冗長ビット信号を前記第2冗長ビット信号として出力する
請求項7に記載の逐次比較AD変換器。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009516433A (ja) | 2005-11-14 | 2009-04-16 | アナログ・デバイシズ・インコーポレーテッド | ディザを有するアナログ・ディジタル変換器 |
US20100079325A1 (en) | 2008-09-30 | 2010-04-01 | Berens Michael T | Data conversion circuitry and method therefor |
JP2012151561A (ja) | 2011-01-17 | 2012-08-09 | Seiko Epson Corp | A/d変換回路、集積回路装置及び電子機器 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7663518B2 (en) | 2006-10-10 | 2010-02-16 | Analog Devices, Inc. | Dither technique for improving dynamic non-linearity in an analog to digital converter, and an analog to digital converter having improved dynamic non-linearity |
KR101007063B1 (ko) * | 2008-10-31 | 2011-01-12 | 한국과학기술원 | Sar 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법 및 장치 |
JP5589780B2 (ja) * | 2010-11-08 | 2014-09-17 | セイコーエプソン株式会社 | A/d変換回路、電子機器及びa/d変換方法 |
JP5699674B2 (ja) * | 2011-02-22 | 2015-04-15 | セイコーエプソン株式会社 | D/a変換回路、a/d変換回路及び電子機器 |
TWI497918B (zh) * | 2012-12-28 | 2015-08-21 | Ind Tech Res Inst | 類比數位轉換器及其數位類比轉換器的電容權重估算方法 |
JP6036311B2 (ja) * | 2013-01-09 | 2016-11-30 | 株式会社ソシオネクスト | アナログ−デジタル変換回路及びアナログ−デジタル変換方法 |
ITMI20132037A1 (it) * | 2013-12-06 | 2015-06-07 | St Microelectronics Int Nv | Metodo per la correzione di errori digitali per convertitore analogico digitale binario ad approssimazioni successive. |
JP6426543B2 (ja) * | 2015-07-07 | 2018-11-21 | 株式会社東芝 | アナログ/ディジタル変換器、放射線検出器および無線受信機 |
US9654132B2 (en) * | 2015-07-08 | 2017-05-16 | Marvell World Trade Ltd. | Hybrid charge-sharing charge-redistribution DAC for successive approximation analog-to-digital converters |
-
2019
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-
2020
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009516433A (ja) | 2005-11-14 | 2009-04-16 | アナログ・デバイシズ・インコーポレーテッド | ディザを有するアナログ・ディジタル変換器 |
US20100079325A1 (en) | 2008-09-30 | 2010-04-01 | Berens Michael T | Data conversion circuitry and method therefor |
JP2012151561A (ja) | 2011-01-17 | 2012-08-09 | Seiko Epson Corp | A/d変換回路、集積回路装置及び電子機器 |
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