JP7372178B2 - 電源装置 - Google Patents

Description

本開示は、電源装置に関する。

ＬＬＣコンバータ（絶縁型共振コンバータ）は、ＺＶＳ（Ｚｅｒｏ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈｉｎｇ）動作およびＺＣＳ（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｉｎｇ）動作によるスイッチング損失を低減することができるので、高効率を実現することができる。しかしながら、ＬＬＣコンバータは、軽負荷の場合においてはＺＶＳ動作を維持できなくなるため、スイッチング損失が増加してしまう。そこで、ＺＶＳを行うための電流を蓄積するインダクタを追加することで、スイッチング損失を補う技術が知られている（例えば、特許文献１および特許文献２）。

特開２０１８－５７２２３号公報 特開２０１８－１９４８９号公報

ところで、ＺＶＳを十分に行える定格負荷領域であっても、スイッチング損失を補うために追加したインダクタの励磁電流が流れてしまい、不要な電力損失が発生してしまう。電力損失の発生を防ぐために、例えば、スイッチ素子を追加して制御することも考えられる。しかしながら、スイッチ素子を追加することは、電源装置のコストが上昇したり、実装面積が増加したりするため好ましくない。

本開示は、上記に鑑みてなされたものであって、コストの上昇を抑え、かつ、実装面積の増加を抑えることのできる電源装置を提供することを目的とする。

本開示の一態様の電源装置は、直流電圧が入力される第１入力端子および第２入力端子と、前記第１入力端子と前記第２入力端子との間において直列に接続された第１スイッチ素子および第２スイッチ素子と、前記第１スイッチ素子および前記第２スイッチ素子と並列に接続され、互いに直列接続された第３スイッチ素子および第４スイッチ素子と、１次巻線が前記第１スイッチ素子と前記第２スイッチ素子との間の第１ノードと、前記第２入力端子との間に接続された第１トランスと、１次巻線が前記第３スイッチ素子と前記第４スイッチ素子との間の第２ノードと、前記第２入力端子との間に接続され、２次巻線が前記第１トランスの２次巻線に直列に接続された第２トランスと、前記第１ノードと前記第２ノードとの間に設けられた補助インダクタと、前記第１スイッチ素子と、前記第２スイッチ素子と、前記第３スイッチ素子と、前記第４スイッチ素子とのスイッチング動作を制御する制御部と、を備える。

前記補助インダクタは、前記第１スイッチ素子と前記第２スイッチ素子とを含む第１アームの動作と、前記第３スイッチ素子と第４スイッチ素子とを含む第２アームの動作との位相差に基づいて励磁されることが好ましい。

前記第１ノードと前記第２ノードとの間に、前記補助インダクタと直列に接続されたキャパシタをさらに備えることが好ましい。

本開示の一態様の電源装置は、コストの上昇を抑え、かつ、実装面積の増加を抑えることができる。

図１は、実施形態に係る電源装置の構成の一例を示す図である。 図２は、比較例に係る電源装置の構成の一例を示す図である。 図３は、比較例による電源装置が定格負荷で動作している際の補助インダクタに流れる電流の波形を示す図である。 図４は、比較例の電源装置に係る電力損失を低減する方法を説明するための図である。 図５は、比較例の電源装置に係る電力損失を低減する方法を説明するための図である。 図６は、図１の電源回路の動作を説明する図である。 図７は、図１の電源回路の動作を説明する図である。

以下に、本発明の実施形態を図面に基づいて詳細に説明する。以下の各図の説明において、他の図と同一又は同等の構成部分については同一の符号を付し、その説明を簡略又は省略する。各実施形態により本発明が限定されるものではない。また、各実施形態の構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。なお、以下に記載した構成は適宜組み合わせることが可能である。また、発明の要旨を逸脱しない範囲で構成の省略、置換又は変更を行うことができる。

図１を用いて、実施形態に係る電源装置の構成について説明する。図１は、実施形態に係る電源装置の構成の一例を示す図である。

電源装置１は、第１入力端子１１と、第２入力端子１２と、平滑化コンデンサ１３と、絶縁型共振コンバータ２０と、第１出力端子３１と、第２出力端子３２と、平滑化コンデンサ３３と、制御部１００と、電流検出部１１０と、記憶部１２０とを含む。

第１入力端子１１および第２入力端子１２には、直流電圧が入力される。

平滑化コンデンサ１３は、第１入力端子１１と、第２入力端子１２とに電気的に接続されている。平滑化コンデンサ１３は、第１入力端子１１および第２入力端子１２に入力された直流電圧を平滑化する。平滑化コンデンサ１３は、平滑化した直流電圧を絶縁型共振コンバータ２０に出力する。

絶縁型共振コンバータ２０は、第１スイッチ素子であるスイッチ素子Ｑ_１と、第２スイッチ素子であるスイッチ素子Ｑ_２と、第３スイッチ素子であるスイッチ素子Ｑ_３と、第４スイッチ素子であるスイッチ素子Ｑ_４と、補助インダクタＬａと、トランスＴＲ１と、トランスＴＲ２と、ダイオードブリッジＤＢとを含む。絶縁型共振コンバータ２０は、ハーフブリッジ方式のＬＬＣコンバータであるものとして説明するが、本開示はこれに限定されない。絶縁型共振コンバータ２０は、フルブリッジ方式のＬＬＣコンバータであってもよい。なお、トランスＴＲ１とトランスＴＲ２とをまとめて１つのトランスとしてもよい。

スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２と、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とは、例えば、Ｎチャネル型の電界効果トランジスタで実現することができる。なお、各スイッチ素子は、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などで実現されてもよい。

スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２とは、第１入力端子１１と、第２入力端子１２との間において互いに直列にかつ電気的に接続されている。

スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とは、第１入力端子１１と、第２入力端子１２との間において互いに直列にかつ電気的に接続されている。また、スイッチ素子Ｑ_３およびスイッチ素子Ｑ_４の直列回路は、スイッチ素子Ｑ_１およびスイッチ素子Ｑ_２の直列回路に対して並列に接続されている。

補助インダクタＬａは、ＺＶＳの動作を補助するためのインダクタである。補助インダクタＬａの一端は、キャパシタＣａを介して、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２との間の第１ノードであるノードＮ１に電気的に接続されている。補助インダクタＬａの他端は、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４との間の第２ノードであるノードＮ２に電気的に接続されている。キャパシタＣａは、直流電流をカットするためのキャパシタである。キャパシタＣａを設けずに、補助インダクタＬａの一端を、ノードＮ１に直接接続してもよい。

第１トランスであるトランスＴＲ１は、１次巻線２１と、２次巻線２２と、コア２３とを有する。１次巻線２１と、２次巻線２２とは、コア２３に巻き付けられている。第２トランスであるトランスＴＲ２は、１次巻線２４と、２次巻線２５と、コア２６とを有する。１次巻線２４と、２次巻線２５とは、コア２６に巻き付けられている。トランスＴＲ１の２次巻線２２の一端は、トランスＴＲ２の２次巻線２５の一端に電気的に接続されている。このため、２次巻線２２と２次巻線２５とは、直列に接続されている。

１次巻線２１は、漏れインダクタンスＬｒ１と、励磁インダクタンスＬｍ１とを備える。１次巻線２１の一端は、ノードＮ１に電気的に接続されている。１次巻線２１の他端は、第２入力端子１２に電気的に接続されている。１次巻線２１は、キャパシタＣｒ１を備える。

１次巻線２４は、漏れインダクタンスＬｒ２と、励磁インダクタンスＬｍ２とを備える。１次巻線２４の一端は、ノードＮ２に電気的に接続されている。１次巻線２４の他端は、第２入力端子１２に電気的に接続されている。１次巻線２４は、キャパシタＣｒ２を備える。

ダイオードブリッジＤＢは、２次巻線２２に発生する交流電圧を全波整流する。ダイオードブリッジＤＢは、第１ダイオードＤ_１１と、第２ダイオードＤ_１２と、第３ダイオードＤ_１３と、第４ダイオードＤ_１４とを有する。

第１ダイオードＤ_１１のアノードは、２次巻線２２の一端に電気的に接続されている。第１ダイオードＤ_１１のカソードは、第１出力端子３１に電気的に接続されている。

第２ダイオードＤ_１２のアノードは、２次巻線２５の一端に電気的に接続されている。第２ダイオードＤ_１２のカソードは、第１出力端子３１に電気的に接続されている。

第３ダイオードＤ_１３のアノードは、第２出力端子３２に電気的に接続されている。第３ダイオードＤ_１３のカソードは、２次巻線２２の一端に電気的に接続されている。

第４ダイオードＤ_１４のアノードは、第２出力端子３２に電気的に接続されている。第４ダイオードＤ_１４のカソードは、２次巻線２５の一端に電気的に接続されている。

平滑化コンデンサ３３は、ダイオードブリッジＤＢから出力される出力電圧を平滑化する。平滑化コンデンサ３３は、第１出力端子３１と、第２出力端子３２との間に電気的に接続されている。

制御部１００は、例えば、ＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processing Unit）等によって、図示しない記憶部に記憶されたプログラムがＲＡＭ（Random Access Memory）等を作業領域として実行されることにより実現される。また、制御部１００は、コントローラ（Controller）であり、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等の集積回路により実現されてもよい。

制御部１００は、外部から入力される制御信号に従って、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２と、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とのスイッチング動作を制御する。具体的には、制御部１００は、１次巻線２１または２次巻線２２に流れる電流の値に基づいて、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２と、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とのスイッチング動作を制御する。制御部１００は、例えば、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２と、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とに対しＰＷＭ（Pulse Width Modulation）信号を出力して、各スイッチ素子のスイッチング動作を制御する。

制御部１００は、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２とのスイッチング動作を制御することで、第１入力端子１１および第２入力端子１２に入力された入力電圧をトランスＴＲ１に伝える。また、制御部１００は、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とのスイッチング動作を制御することで、第１入力端子１１および第２入力端子１２に入力された入力電圧をトランスＴＲ２に伝える。

制御部１００は、定格負荷の場合、アーム３０_１の動作とアーム３０_２の動作との位相を一致させるように、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２と、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とをスイッチング動作させる。また、制御部１００は、軽負荷の場合、アーム３０_１の動作とアーム３０_２の動作との位相をずらすように、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２と、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とをスイッチング動作させる。制御部１００は、無負荷の場合、アーム３０_１の動作とアーム３０_２の動作との位相を１８０°ずらすように、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２と、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４とをスイッチング動作させる。アーム３０_１の動作とアーム３０_２の動作との位相を１８０°ずらすことにより、出力を止めることができる。

電流検出部１１０は、少なくとも、１次巻線２１または１次巻線２４、２次巻線２２または２次巻線２５、のいずれか１つに流れる電流を検出する。電流検出部１１０は、電流の検出結果を制御部１００に出力する。

記憶部１２０は、各種の情報を記憶する。記憶部１２０は、例えば、予め定められた閾値電流を記憶する。電流検出部１１０によって検出された電流の値が、記憶部１２０が記憶している閾値電流の値を超えている場合には、電源装置１は高負荷で動作していることを意味する。

ここで、実施の形態の理解を容易にするため、比較例について説明する。
［比較例の電源装置］
図２は比較例の電源装置１ａの構成を説明する図である。図２に示す比較例の電源装置１ａは、図１に示す電源装置１とは異なり、第１スイッチ素子であるスイッチ素子Ｑ_１、第２スイッチ素子であるスイッチ素子Ｑ_２、第３スイッチ素子であるスイッチ素子Ｑ_３、第４スイッチ素子であるスイッチ素子Ｑ_４の他に、補助スイッチ素子を有する。すなわち、電源装置１ａは、スイッチ素子Ｑ_１に対応する補助スイッチ素子であるスイッチ素子Ｑ_５、スイッチ素子Ｑ_２に対応する補助スイッチ素子であるスイッチ素子Ｑ_６、スイッチ素子Ｑ_３に対応する補助スイッチ素子であるスイッチ素子Ｑ_７、スイッチ素子Ｑ_４に対応する補助スイッチ素子であるスイッチ素子Ｑ_８を有する。

また、電源装置１ａは、補助インダクタＬａ１と、補助インダクタＬａ２と、を有する。補助インダクタＬａ１の一端は、スイッチ素子Ｑ_１とスイッチ素子Ｑ_２との間のノードＮ１に接続されている。補助インダクタＬａ１の他端は、スイッチ素子Ｑ_５とスイッチ素子Ｑ_６との間の第３ノードであるノードＮ３に接続されている。補助インダクタＬａ２の一端は、スイッチ素子Ｑ_３とスイッチ素子Ｑ_４との間のノードＮ２に接続されている。補助インダクタＬａ２の他端は、スイッチ素子Ｑ_７とスイッチ素子Ｑ_８との間の第４ノードであるノードＮ４に接続されている。

制御部１００ａは、外部から入力される制御信号に従って、スイッチ素子Ｑ_１と、スイッチ素子Ｑ_２と、スイッチ素子Ｑ_３と、スイッチ素子Ｑ_４と、スイッチ素子Ｑ_５と、スイッチ素子Ｑ_６と、スイッチ素子Ｑ_７、スイッチ素子Ｑ_８とのスイッチング動作を制御する。

比較例に係る電源装置１ａでは、軽負荷の場合におけるＺＶＳ動作を補助するために、補助スイッチ素子であるスイッチ素子Ｑ_５のゲート電圧の位相をスイッチ素子Ｑ_１のゲート電圧の位相からずらす。同様に、補助スイッチ素子であるスイッチ素子Ｑ_６のゲート電圧の位相をスイッチ素子Ｑ_２のゲート電圧の位相からずらす。これにより、ノードＮ１と、ノードＮ２とに電位差が生じる。そのため、補助インダクタＬａ１のエネルギーをトランスＴＲ１に伝えることができるので、軽負荷の場合におけるＺＶＳ動作を補助することができる。

上述したように位相をずらす場合、電源装置１ａが高負荷で動作している状態でも、スイッチ素子Ｑ_５およびスイッチ素子Ｑ_６のゲート電圧の位相は、それぞれ、スイッチ素子Ｑ_１およびスイッチ素子Ｑ_２のゲート電圧の位相とずれたままになる。このように電源装置１が高負荷で動作している場合には、補助インダクタＬａ１の電流をトランスＴＲ１に供給する必要はないが、補助インダクタＬａ１には電流が流れ続けてしまう。

同様に、比較例に係る電源装置１ａでは、軽負荷の場合におけるＺＶＳ動作を補助するために、補助スイッチ素子であるスイッチ素子Ｑ_７のゲート電圧の位相をスイッチ素子Ｑ_３のゲート電圧の位相からずらす。同様に、補助スイッチ素子であるスイッチ素子Ｑ_８のゲート電圧の位相をスイッチ素子Ｑ_４のゲート電圧の位相からずらす。これにより、ノードＮ１と、ノードＮ２とに電位差が生じる。そのため、補助インダクタＬａ２のエネルギーをトランスＴＲ２に伝えることができるので、軽負荷の場合におけるＺＶＳ動作を補助することができる。

上述したように位相をずらす場合、電源装置１ａが高負荷で動作している状態でも、スイッチ素子Ｑ_７およびスイッチ素子Ｑ_８のゲート電圧の位相は、それぞれ、スイッチ素子Ｑ_３およびスイッチ素子Ｑ_４のゲート電圧の位相とずれたままになる。このように電源装置１が高負荷で動作している場合には、補助インダクタＬａ２の電流をトランスＴＲ２に供給する必要はないが、補助インダクタＬａ２には電流が流れ続けてしまう。

図３は、比較例に係る電源装置１ａが定格負荷で動作している際の補助インダクタＬａ１に流れる電流の波形を示す図である。図３に示すように、例えば－０．４［Ａ］程度から０．４［Ａ］程度までの電流が補助インダクタＬａに流れてしまい、不要な電力損失が発生してしまう。軽負荷の場合におけるＺＶＳ動作を補助するとともに、定格負荷の場合における電力損失を低減するためには、例えば、以下のように制御する。

すなわち、制御部１００ａは、電流検出部１１０の検出結果に基づいて、１次巻線２１または２次巻線２２に流れる電流の値が閾値電流の値を下回っている場合には、スイッチ素子Ｑ_５およびスイッチ素子Ｑ_６のゲート電圧の位相を制御する。具体的には、制御部１００ａは、スイッチ素子Ｑ_５のゲート電圧の位相をスイッチ素子Ｑ_１のゲート電圧の位相からずらすように制御する。制御部１００ａは、スイッチ素子Ｑ_５のゲート電圧の位相をスイッチ素子Ｑ_１のゲート電圧の位相から進めてもよいし、遅らせてもよい。同様に、制御部１００ａは、スイッチ素子Ｑ_６のゲート電圧の位相をスイッチ素子Ｑ_２のゲート電圧の位相からずらすように制御する。

スイッチ素子Ｑ_１とスイッチ素子Ｑ_５とのゲート電圧の位相をずらし、スイッチ素子Ｑ_２とスイッチ素子Ｑ_６とのゲート電圧の位相をずらすことで、ノードＮ１と、ノードＮ２とに電位差が生じる。これにより、補助インダクタＬａ１のエネルギーをトランスＴＲに伝えることができるので、軽負荷の場合におけるＺＶＳ動作を補助することができる。

ここで、図４および図５を用いて、比較例の電源装置１ａが定格負荷で動作している際の、制御部１００ａの処理について説明する。図４および図５は、比較例の電源装置１ａに係る電力損失を低減する方法を説明するための図である。

図４は、図２中のスイッチ素子Ｑ_２のゲート電圧の電圧波形Ｖ_Ｇ２と、スイッチ素子Ｑ_６のゲート電圧の電圧波形Ｖ_Ｇ６とを示している。図４では、電圧波形Ｖ_Ｇ２を実線で示し、電圧波形Ｖ_Ｇ６を破線で示している。図４に示すように、制御部１００は、１次巻線２１または２次巻線２２に流れる電流の値が閾値電流の値を超えている場合には、スイッチ素子Ｑ_６のゲート電圧の位相をスイッチ素子Ｑ_２のゲート電圧の位相と同期させるように制御する。同様に、制御部１００は、１次巻線２１または２次巻線２２に流れる電流の値が閾値電流の値を超えている場合には、スイッチ素子Ｑ_５のゲート電圧の位相と、スイッチ素子Ｑ_１のゲート電圧の位相とが同期するように制御する。

図５は、図２中のスイッチ素子Ｑ_２のドレイン・ソース間電圧の電圧波形Ｖ_ＤＳ２と、スイッチ素子Ｑ_６のドレイン・ソース間電圧の電圧波形Ｖ_ＤＳ６とを示している。

理想的には、スイッチ素子Ｑ_２のゲート電圧の位相と、スイッチ素子Ｑ_６のゲート電圧の位相とを一致させることで、スイッチ素子Ｑ_２のドレイン・ソース間電圧の位相と、スイッチ素子Ｑ_６のドレイン・ソース間電圧の位相とは一致する。同様に、スイッチ素子Ｑ_１のゲート電圧の位相と、スイッチ素子Ｑ_５のゲート電圧の位相とを一致させることで、スイッチ素子Ｑ_１のドレイン・ソース間電圧の位相と、スイッチ素子Ｑ_５のドレイン・ソース間の電圧の位相とは一致する。各スイッチ素子のドレイン・ソース間電圧の位相と、対応する各スイッチ素子のドレイン・ソース間電圧の位相とを一致させることで、補助インダクタＬａ１の両端のノードＮ１と、ノードＮ２との電位差は０になる。そのため、補助インダクタＬａ１には電流が流れなくなる。

以上は、スイッチ素子Ｑ_１、Ｑ_２、Ｑ_５およびＱ_６について図４および図５を参照して説明したが、スイッチ素子Ｑ_３、Ｑ_４、Ｑ_７およびＱ_８についても同様である。

図２に示す比較例の電源装置１ａにおいて、トランスＴＲ１の１次巻線２１および２次巻線２２のいずれか一方に流れる電流の値が所定の閾値を超えた場合に、スイッチ素子Ｑ_１のゲート電圧の位相およびスイッチ素子Ｑ_２のゲート電圧の位相が、補助スイッチ素子であるスイッチ素子Ｑ_５のゲート電圧の位相および補助スイッチ素子であるスイッチ素子Ｑ_６のゲート電圧の位相と同期するように制御する。こうすることにより、補助インダクタＬａ１に流れる電流をゼロにすることができる。

同様に、電源装置１ａにおいて、トランスＴＲ２の１次巻線２４および２次巻線２５のいずれか一方に流れる電流の値が所定の閾値を超えた場合に、スイッチ素子Ｑ_３のゲート電圧の位相およびスイッチ素子Ｑ_４のゲート電圧の位相が、スイッチ素子Ｑ_７のゲート電圧の位相およびスイッチ素子Ｑ_８のゲート電圧の位相と同期するように制御する。こうすることにより、補助インダクタＬａ２に流れる電流をゼロにすることができる。

比較例の電源装置１ａにおいては、４個の補助スイッチ素子、すなわちスイッチ素子Ｑ_５、スイッチ素子Ｑ_６、スイッチ素子Ｑ_７およびスイッチ素子Ｑ_８が必要になる。また、２つの補助インダクタＬａ１およびＬａ２が必要になる。このため、比較例の電源装置１ａにおいては、部品点数が増加するため、コストが上昇し、かつ、実装面積が増加する。

［実施形態の電源装置］
図１に戻り、本実施形態に係る電源装置１は、ノードＮ１とノードＮ２との間に、補助インダクタＬａとキャパシタＣａとの直列回路が接続されている。すなわち、スイッチ素子Ｑ_１とスイッチ素子Ｑ_２とを含む第１アーム３０_１の中点（ノードＮ１）と、スイッチ素子Ｑ_３とスイッチ素子Ｑ_４とを含む第２アーム３０_２の中点（ノードＮ２）との間に、ＺＶＳ補助用インダクタである補助インダクタＬａとキャパシタＣａとの直列回路が接続されている。このため、スイッチ素子Ｑ_１とスイッチ素子Ｑ_２とを含む第１アーム３０_１の動作と、スイッチ素子Ｑ_３とスイッチ素子Ｑ_４とを含む第２アーム３０_２の動作との位相差に基づいて、補助インダクタＬａが励磁される。

図６および図７は、図１に示す電源装置１の動作を説明する図である。図６は、図１の電源装置１の無負荷の場合の動作を説明する図である。図６において、電圧波形Ｖ_Ｇ２と電圧波形Ｖ_Ｇ４との位相差は１８０°であり、電圧波形Ｖ_ＤＳ２と電圧波形Ｖ_ＤＳ４との位相差は１８０°である。無負荷の場合には、第１アーム３０_１の動作と第２アーム３０_２の動作とに位相差が生じて補助インダクタＬａが励磁され、補助インダクタＬａに電流Ｉ_Ｌａが流れる。補助インダクタＬａに流れる電流Ｉ_Ｌａにより、各スイッチ素子すなわちスイッチ素子Ｑ_１、スイッチ素子Ｑ_２、スイッチ素子Ｑ_３、スイッチ素子Ｑ_４はＺＶＳ動作を行うことができる。

図７は、図１の電源装置１の定格負荷の場合の動作を説明する図である。図７において、電圧波形Ｖ_Ｇ２と電圧波形Ｖ_Ｇ４との位相差は０°であり、電圧波形Ｖ_ＤＳ２と電圧波形Ｖ_ＤＳ４との位相差は０°である。定格負荷の場合、第１アーム３０_１の動作と第２アーム３０_２の動作とに位相差が無いため、補助インダクタＬａに電流が流れない。すなわち、図７に示すように、補助インダクタＬａに流れる電流Ｉ_Ｌａは、０［Ａ］である。

図２に示す比較例の電源装置１ａにおいては、４個の補助スイッチ素子、すなわちスイッチ素子Ｑ_５、スイッチ素子Ｑ_６、スイッチ素子Ｑ_７およびスイッチ素子Ｑ_８を設ける必要がある。これに対し、図１に示す電源装置１によれば、それらの補助スイッチ素子を設ける必要がない。このため、スイッチ素子の数が増加することはなく、コストの上昇を抑え、かつ、実装面積の増加を抑えることができる。

図２に示す比較例の電源装置１ａにおいては、２つの補助インダクタＬａ１およびＬａ２を設けている。これに対し、図１に示す電源装置１によれば、１つの補助インダクタＬａで足りる。このため、コストの上昇を抑え、かつ、実装面積の増加を抑えることができる。

以上、本開示の実施形態を説明したが、これら実施形態の内容により本開示が限定されるものではない。また、前述した構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、前述した構成要素は適宜組み合わせることが可能である。さらに、前述した実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換又は変更を行うことができる。

１、１ａ 電源装置
１１ 第１入力端子
１２ 第２入力端子
１３ 平滑化コンデンサ
２０ 絶縁型共振コンバータ
２１、２４ １次巻線
２２、２５ ２次巻線
２３、２６ コア
３１ 第１出力端子
３２ 第２出力端子
３３ 平滑化コンデンサ
１００、１００ａ 制御部
１１０ 電流検出部
１２０ 記憶部
３０_１ 第１アーム
３０_２ 第２アーム
Ｃａ、Ｃｒ１、Ｃｒ２ キャパシタ
Ｄ_１１ 第１ダイオード
Ｄ_１２ 第２ダイオード
Ｄ_１３ 第３ダイオード
Ｄ_１４ 第４ダイオード
ＤＢ ダイオードブリッジ
Ｌａ、Ｌａ１、Ｌａ２ 補助インダクタ
Ｌｍ１、Ｌｍ２ 励磁インダクタンス
Ｌｒ１、Ｌｒ２ 漏れインダクタンス
Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード
Ｑ_１、Ｑ_２、Ｑ_３、Ｑ_４、Ｑ_５、Ｑ_６、Ｑ_７、Ｑ_８ スイッチ素子
ＴＲ１、ＴＲ２ トランス

Claims (3)

1. 直流電圧が入力される第１入力端子および第２入力端子と、
   前記第１入力端子と前記第２入力端子との間において直列に接続された第１スイッチ素子および第２スイッチ素子と、
   前記第１スイッチ素子および前記第２スイッチ素子と並列に接続され、互いに直列接続された第３スイッチ素子および第４スイッチ素子と、
   １次巻線が前記第１スイッチ素子と前記第２スイッチ素子との間の第１ノードと、前記第２入力端子との間に接続された第１トランスと、
   １次巻線が前記第３スイッチ素子と前記第４スイッチ素子との間の第２ノードと、前記第２入力端子との間に接続され、２次巻線が前記第１トランスの２次巻線に直列に接続された第２トランスと、
   前記第１ノードと前記第２ノードとの間に設けられた補助インダクタと、
   前記第１スイッチ素子と、前記第２スイッチ素子と、前記第３スイッチ素子と、前記第４スイッチ素子とのスイッチング動作を制御する制御部と、
   を備える、
   電源装置。
2. 前記補助インダクタは、前記第１スイッチ素子と前記第２スイッチ素子とを含む第１アームの動作と、前記第３スイッチ素子と第４スイッチ素子とを含む第２アームの動作との位相差に基づいて励磁される、
   請求項１に記載の電源装置。
3. 前記第１ノードと前記第２ノードとの間に、前記補助インダクタと直列に接続されたキャパシタをさらに備える、
   請求項１または請求項２に記載の電源装置。

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