JP7370438B1 - Semiconductor light emitting device and method for manufacturing semiconductor light emitting device - Google Patents

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Abstract

【課題】半導体発光素子の信頼性を向上させる。【解決手段】半導体発光素子１０は、第１保護層３４および第２保護層３６を備える。第１保護層３４は、ｐ側被覆電極層３２上に設けられる第１ｐ側開口３４ｐとは異なる箇所においてｐ側被覆電極層３２を被覆し、ｎ型半導体層２４の第２上面２４ｂ上に設けられる第１ｎ側開口３４ｎとは異なる箇所においてｎ型半導体層２４の第２上面２４ｂを被覆し、活性層２６およびｐ型半導体層２８と接触する。第２保護層３６は、ｐ側被覆電極層３２上に設けられる第２ｐ側開口３６ｐの形成範囲Ｗ２ｐが第１ｐ側開口３４ｐの形成範囲Ｗ１ｐよりも小さく、ｎ型半導体層２４の第２上面２４ｂ上に設けられる第２ｎ側開口３６ｎの形成範囲Ｗ２ｎが第１ｎ側開口３４ｎの形成範囲Ｗ１ｎよりも小さく、第２ｐ側開口３６ｐおよび第２ｎ側開口３６ｎとは異なる箇所において第１保護層３４を被覆する。【選択図】図１An object of the present invention is to improve the reliability of a semiconductor light emitting device. A semiconductor light emitting device (10) includes a first protective layer (34) and a second protective layer (36). The first protective layer 34 covers the p-side covered electrode layer 32 at a location different from the first p-side opening 34p provided on the p-side covered electrode layer 32, and is provided on the second upper surface 24b of the n-type semiconductor layer 24. The second upper surface 24b of the n-type semiconductor layer 24 is covered at a location different from the first n-side opening 34n, and is in contact with the active layer 26 and the p-type semiconductor layer 28. The second protective layer 36 has a formation range W2p of the second p-side opening 36p provided on the p-side covered electrode layer 32 that is smaller than a formation range W1p of the first p-side opening 34p, and the second upper surface 24b of the n-type semiconductor layer 24. The formation range W2n of the second n-side opening 36n provided above is smaller than the formation range W1n of the first n-side opening 34n, and the first protective layer 34 is covered at a location different from the second p-side opening 36p and the second n-side opening 36n. do. [Selection diagram] Figure 1

Description

本発明は、半導体発光素子および半導体発光素子の製造方法に関する。 The present invention relates to a semiconductor light emitting device and a method for manufacturing the semiconductor light emitting device.

半導体発光素子は、基板上に積層されるｎ型半導体層、活性層およびｐ型半導体層を有し、ｎ型半導体層上にｎ側電極が設けられ、ｐ型半導体層上にｐ側電極が設けられる。半導体発光素子の表面には、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮなどの誘電体材料から構成される被覆層が設けられる（例えば、特許文献１参照）。 A semiconductor light emitting device has an n-type semiconductor layer, an active layer, and a p-type semiconductor layer stacked on a substrate, an n-side electrode is provided on the n-type semiconductor layer, and a p-side electrode is provided on the p-type semiconductor layer. provided. A coating layer made of a dielectric material such as SiO 2 , Al 2 O 3 , or SiN is provided on the surface of a semiconductor light emitting device (see, for example, Patent Document 1).

特開２０２０－１１３７４１号公報Japanese Patent Application Publication No. 2020-113741

半導体発光素子の信頼性をさらに向上させるためには、耐湿性のより優れた保護層が設けられることが好ましい。 In order to further improve the reliability of the semiconductor light emitting device, it is preferable to provide a protective layer with better moisture resistance.

本発明はこうした課題に鑑みてなされたものであり、半導体発光素子の信頼性を向上させる技術を提供することを目的とする。 The present invention has been made in view of these problems, and an object of the present invention is to provide a technique for improving the reliability of semiconductor light emitting devices.

本発明のある態様の半導体発光素子は、アンドープのＡｌＮ層およびＡｌＧａＮ層の少なくとも一方を含むベース層と、ベース層上に設けられ、ｎ型ＡｌＧａＮ系半導体材料から構成され、第１上面および第２上面を有するｎ型半導体層と、ｎ型半導体層の第１上面に設けられ、ＡｌＧａＮ系半導体材料から構成される活性層と、活性層上に設けられるｐ型半導体層と、ｐ型半導体層の上面と接触するＲｈ層を含むｐ側コンタクト電極と、ｐ側コンタクト電極の上面および側面と接触し、順に積層されるＴｉ層、Ｒｈ層およびＴｉＮ層を含むｐ側被覆電極層と、ｐ側被覆電極層上に設けられる第１ｐ側開口を有し、ｎ型半導体層の第２上面上に設けられる第１ｎ側開口を有し、第１ｐ側開口とは異なる箇所においてｐ側被覆電極層を被覆し、第１ｎ側開口とは異なる箇所においてｎ型半導体層の第２上面を被覆し、活性層およびｐ型半導体層と接触し、ＳｉＯ２から構成される第１保護層と、ｐ側被覆電極層上に設けられる第２ｐ側開口を有し、ｎ型半導体層の第２上面上に設けられる第２ｎ側開口を有し、第２ｐ側開口の形成範囲が第１ｐ側開口の形成範囲よりも小さく、第２ｎ側開口の形成範囲が第１ｎ側開口の形成範囲よりも小さく、第２ｐ側開口および第２ｎ側開口とは異なる箇所において第１保護層を被覆し、Ａｌ２Ｏ３から構成される第２保護層と、第２ｎ側開口においてｎ型半導体層の第２上面と接触するｎ側コンタクト電極と、ｎ側コンタクト電極の上面および側面を被覆し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｎ側電流拡散層と、第１ｐ側開口においてｐ側被覆電極層と接触し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｐ側電流拡散層と、を備える。 A semiconductor light emitting device according to an embodiment of the present invention includes a base layer including at least one of an undoped AlN layer and an AlGaN layer, and a first upper surface and a second an n-type semiconductor layer having an upper surface; an active layer provided on the first upper surface of the n-type semiconductor layer and made of an AlGaN-based semiconductor material; a p-type semiconductor layer provided on the active layer; a p-side contact electrode including an Rh layer in contact with the top surface; a p-side covering electrode layer including a Ti layer, a Rh layer, and a TiN layer in contact with the top and side surfaces of the p-side contact electrode and laminated in this order; It has a first p-side opening provided on the electrode layer, has a first n-side opening provided on the second upper surface of the n-type semiconductor layer, and covers the p-side covered electrode layer at a location different from the first p-side opening. a first protective layer made of SiO 2 and a p-side covering electrode that covers the second upper surface of the n-type semiconductor layer at a location different from the first n-side opening and contacts the active layer and the p-type semiconductor layer; a second p-side opening provided on the layer, a second n-side opening provided on the second upper surface of the n-type semiconductor layer, and a forming range of the second p-side opening is larger than a forming range of the first p-side opening. the second n-side opening is smaller than the first n-side opening, covers the first protective layer at a location different from the second p-side opening and the second n-side opening, and is made of Al 2 O 3 ; an n-side contact electrode that contacts the second top surface of the n-type semiconductor layer at the second n-side opening; a TiN layer and a metal layer that cover the top and side surfaces of the n-side contact electrode and are laminated in this order. and a p-side current diffusion layer including a TiN layer, a metal layer, and a TiN layer, which are in contact with the p-side covering electrode layer at the first p-side opening and are laminated in this order.

本発明の別の態様は、半導体発光素子の製造方法である。この方法は、アンドープのＡｌＮ層およびＡｌＧａＮ層の少なくとも一方を含むベース層上にｎ型ＡｌＧａＮ系半導体材料から構成されるｎ型半導体層を形成する工程と、ｎ型半導体層上に、ＡｌＧａＮ系半導体材料から構成される活性層を形成する工程と、活性層上にｐ型半導体層を形成する工程と、ｐ型半導体層および活性層のそれぞれの一部を除去し、ｎ型半導体層の上面を露出させる工程と、ｐ型半導体層の上面と接触するＲｈ層を含むｐ側コンタクト電極を形成する工程と、ｐ側コンタクト電極の上面および側面と接触し、順に積層されるＴｉ層、Ｒｈ層およびＴｉＮ層を含むｐ側被覆電極層を形成する工程と、ｐ側被覆電極層を被覆し、ｎ型半導体層の上面を被覆し、活性層およびｐ型半導体層と接触し、ＳｉＯ２から構成される第１保護層を形成する工程と、ｎ型半導体層の上面上の第１保護層を除去し、ｎ型半導体層が露出する第１ｎ側開口を形成する工程と、ｐ側被覆電極層上の第１保護層を除去し、ｐ側被覆電極層が露出する第１ｐ側開口を形成する工程と、第１保護層を被覆し、第１ｎ側開口においてｎ型半導体層と接触し、第１ｐ側開口においてｐ側被覆電極層と接触し、Ａｌ２Ｏ３から構成される第２保護層を形成する工程と、第１ｎ側開口の内側において第２保護層を除去し、第１ｎ側開口の形成範囲よりも小さい形成範囲を有する第２ｎ側開口であって、ｎ型半導体層が露出する第２ｎ側開口を形成する工程と、第１ｐ側開口の内側において第２保護層を除去し、第１ｐ側開口の形成範囲よりも小さい形成範囲を有する第２ｐ側開口であって、ｐ側被覆電極層が露出する第２ｐ側開口を形成する工程と、第２ｎ側開口においてｎ型半導体層の上面と接触するｎ側コンタクト電極を形成する工程と、ｎ側コンタクト電極の上面および側面を被覆し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｎ側電流拡散層を形成する工程と、第２ｐ側開口においてｐ側被覆電極層と接触し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｐ側電流拡散層を形成する工程と、を備える。 Another aspect of the present invention is a method for manufacturing a semiconductor light emitting device. This method includes the steps of forming an n-type semiconductor layer made of an n-type AlGaN-based semiconductor material on a base layer including at least one of an undoped AlN layer and an AlGaN layer; A step of forming an active layer made of a material, a step of forming a p-type semiconductor layer on the active layer, and a step of removing a portion of each of the p-type semiconductor layer and the active layer, and removing the upper surface of the n-type semiconductor layer. a step of exposing the p-side contact electrode including the Rh layer in contact with the upper surface of the p-type semiconductor layer; and a step of forming the Ti layer, the Rh layer, and the forming a p-side covered electrode layer including a TiN layer, covering the p-side covering electrode layer, covering the upper surface of the n-type semiconductor layer, contacting the active layer and the p-type semiconductor layer, and comprising a layer of SiO2; forming a first protective layer on the top surface of the n-type semiconductor layer, forming a first n-side opening through which the n-type semiconductor layer is exposed; and forming a first protective layer on the top surface of the n-type semiconductor layer; removing the first protective layer to form a first p-side opening in which the p-side covered electrode layer is exposed; forming a second protective layer made of Al 2 O 3 in contact with the p-side covered electrode layer at the side opening; removing the second protective layer inside the first n-side opening; forming a second n-side opening having a formation range smaller than the formation range and exposing the n-type semiconductor layer; removing the second protective layer inside the first p-side opening; forming a second p-side opening having a formation range smaller than the formation range of the first p-side opening and exposing the p-side covering electrode layer; forming an n-side current diffusion layer that covers the top and side surfaces of the n-side contact electrode and includes a TiN layer, a metal layer, and a TiN layer that are stacked in this order; forming a p-side current diffusion layer that contacts the p-side covered electrode layer in the second p-side opening and includes a TiN layer, a metal layer, and a TiN layer stacked in this order.

本発明によれば、半導体発光素子の信頼性を向上できる。 According to the present invention, the reliability of a semiconductor light emitting device can be improved.

実施の形態に係る半導体発光素子の構成を概略的に示す断面図である。1 is a cross-sectional view schematically showing the configuration of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment. 実施の形態に係る半導体発光素子の製造工程を概略的に示す図である。FIG. 1 is a diagram schematically showing a manufacturing process of a semiconductor light emitting device according to an embodiment.

以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。なお、説明において同一の要素には同一の符号を付し、重複する説明を適宜省略する。また、説明の理解を助けるため、各図面における各構成要素の寸法比は、必ずしも実際の発光素子の寸法比と一致しない。 DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings. In addition, in the description, the same elements are given the same reference numerals, and redundant description will be omitted as appropriate. Furthermore, in order to facilitate understanding of the explanation, the dimensional ratio of each component in each drawing does not necessarily correspond to the dimensional ratio of the actual light emitting element.

本実施形態に係る半導体発光素子は、中心波長λが約３６０ｎｍ以下となる「深紫外光」を発するように構成され、いわゆるＤＵＶ－ＬＥＤ（Deep UltraViolet-Light Emitting Diode）チップである。このような波長の深紫外光を出力するため、バンドギャップが約３．４ｅＶ以上となる窒化アルミニウムガリウム（ＡｌＧａＮ）系半導体材料が用いられる。本実施形態では、特に、中心波長λが約２４０ｎｍ～３２０ｎｍの深紫外光を発する場合について示す。 The semiconductor light emitting device according to this embodiment is configured to emit "deep ultraviolet light" with a center wavelength λ of about 360 nm or less, and is a so-called DUV-LED (Deep UltraViolet-Light Emitting Diode) chip. In order to output deep ultraviolet light of such a wavelength, an aluminum gallium nitride (AlGaN) based semiconductor material having a band gap of about 3.4 eV or more is used. In this embodiment, a case in which deep ultraviolet light having a center wavelength λ of approximately 240 nm to 320 nm is emitted will be described.

本明細書において、「ＡｌＧａＮ系半導体材料」とは、少なくとも窒化アルミニウム（ＡｌＮ）および窒化ガリウム（ＧａＮ）を含む半導体材料のことをいい、窒化インジウム（ＩｎＮ）などの他の材料を含有する半導体材料を含むものとする。したがって、本明細書にいう「ＡｌＧａＮ系半導体材料」は、例えば、Ｉｎ１－ｘ－ｙＡｌｘＧａｙＮ（０＜ｘ＋ｙ≦１、０＜ｘ＜１、０＜ｙ＜１）の組成で表すことができ、ＡｌＧａＮまたはＩｎＡｌＧａＮを含む。本明細書の「ＡｌＧａＮ系半導体材料」は、例えば、ＡｌＮおよびＧａＮのそれぞれのモル分率が１％以上であり、好ましくは５％以上、１０％以上または２０％以上である。 In this specification, "AlGaN-based semiconductor material" refers to a semiconductor material containing at least aluminum nitride (AlN) and gallium nitride (GaN), and a semiconductor material containing other materials such as indium nitride (InN). shall be included. Therefore, the "AlGaN-based semiconductor material" referred to in this specification has a composition of, for example, In 1-xy Al x Ga y N (0<x+y≦1, 0<x<1, 0<y<1). and includes AlGaN or InAlGaN. The "AlGaN-based semiconductor material" in this specification has, for example, a mole fraction of each of AlN and GaN of 1% or more, preferably 5% or more, 10% or more, or 20% or more.

また、ＡｌＮを含まない材料を区別するために「ＧａＮ系半導体材料」ということがある。「ＧａＮ系半導体材料」には、ＧａＮやＩｎＧａＮが含まれる。同様に、ＧａＮを含まない材料を区別するために「ＡｌＮ系半導体材料」ということがある。「ＡｌＮ系半導体材料」には、ＡｌＮやＩｎＡｌＮが含まれる。 Furthermore, to distinguish materials that do not contain AlN, they are sometimes referred to as "GaN-based semiconductor materials." "GaN-based semiconductor material" includes GaN and InGaN. Similarly, materials that do not contain GaN are sometimes referred to as "AlN-based semiconductor materials" to distinguish them. "AlN-based semiconductor material" includes AlN and InAlN.

図１は、実施の形態に係る半導体発光素子１０の構成を概略的に示す断面図である。半導体発光素子１０は、基板２０と、ベース層２２と、ｎ型半導体層２４と、活性層２６と、ｐ型半導体層２８と、ｐ側コンタクト電極３０と、ｐ側被覆電極層３２と、第１保護層３４と、第２保護層３６と、ｎ側コンタクト電極３８と、ｎ側電流拡散層４０と、ｐ側電流拡散層４２と、第３保護層４４と、第４保護層４６と、ｐ側パッド電極４８と、ｎ側パッド電極５０とを備える。 FIG. 1 is a cross-sectional view schematically showing the configuration of a semiconductor light emitting device 10 according to an embodiment. The semiconductor light emitting device 10 includes a substrate 20, a base layer 22, an n-type semiconductor layer 24, an active layer 26, a p-type semiconductor layer 28, a p-side contact electrode 30, a p-side covering electrode layer 32, and a p-side covering electrode layer 32. 1 protective layer 34, second protective layer 36, n-side contact electrode 38, n-side current diffusion layer 40, p-side current diffusion layer 42, third protective layer 44, fourth protective layer 46, It includes a p-side pad electrode 48 and an n-side pad electrode 50.

図１において、矢印Ａで示される方向を「上下方向」または「厚み方向」ということがある。また、基板２０から見て、基板２０から離れる方向を上側、基板２０に向かう方向を下側ということがある。 In FIG. 1, the direction indicated by arrow A is sometimes referred to as the "up-down direction" or the "thickness direction." Furthermore, when viewed from the substrate 20, the direction away from the substrate 20 may be referred to as the upper side, and the direction toward the substrate 20 may be referred to as the lower side.

基板２０は、第１主面２０ａと、第１主面２０ａとは反対側の第２主面２０ｂとを有する。第１主面２０ａは、ベース層２２からｐ型半導体層２８までの各層を成長させるための結晶成長面である。基板２０は、半導体発光素子１０が発する深紫外光に対して透光性を有する材料から構成され、例えば、サファイア（Ａｌ２Ｏ３）から構成される。第１主面２０ａには、深さおよびピッチがサブミクロン（１μｍ以下）である微細な凹凸パターンが形成される。このような基板２０は、パターン化サファイア基板（ＰＳＳ；Patterned Sapphire Substrate）とも呼ばれる。第２主面２０ｂは、活性層２６が発する深紫外光を外部に取り出すための光取り出し面である。基板２０は、ＡｌＮから構成されてもよいし、ＡｌＧａＮから構成されてもよい。基板２０は、第１主面２０ａがパターン化されていない平坦面によって構成される通常の基板であってもよい。 The substrate 20 has a first main surface 20a and a second main surface 20b opposite to the first main surface 20a. The first main surface 20a is a crystal growth surface on which each layer from the base layer 22 to the p-type semiconductor layer 28 is grown. The substrate 20 is made of a material that is transparent to deep ultraviolet light emitted by the semiconductor light emitting device 10, and is made of, for example, sapphire (Al 2 O 3 ). A fine uneven pattern having a depth and pitch of submicrons (1 μm or less) is formed on the first main surface 20a. Such a substrate 20 is also called a patterned sapphire substrate (PSS). The second main surface 20b is a light extraction surface for extracting deep ultraviolet light emitted by the active layer 26 to the outside. The substrate 20 may be made of AlN or AlGaN. The substrate 20 may be a normal substrate in which the first main surface 20a is a non-patterned flat surface.

ベース層２２は、基板２０の第１主面２０ａの上に設けられる。ベース層２２は、ｎ型半導体層２４を形成するための下地層（テンプレート層）である。ベース層２２は、例えば、アンドープのＡｌＮ層であり、具体的には高温成長させたＡｌＮ（ＨＴ－ＡｌＮ；High Temperature-AlN）層である。ベース層２２は、ＡｌＮ層上に形成されるアンドープのＡｌＧａＮ層をさらに含んでもよい。基板２０がＡｌＮ基板またはＡｌＧａＮ基板である場合、ベース層２２は、アンドープのＡｌＧａＮ層のみから構成されてもよい。つまり、ベース層２２は、アンドープのＡｌＮ層およびＡｌＧａＮ層の少なくとも一方を含む。 The base layer 22 is provided on the first main surface 20a of the substrate 20. The base layer 22 is a base layer (template layer) for forming the n-type semiconductor layer 24. The base layer 22 is, for example, an undoped AlN layer, specifically an AlN (HT-AlN) layer grown at a high temperature. The base layer 22 may further include an undoped AlGaN layer formed on the AlN layer. When the substrate 20 is an AlN substrate or an AlGaN substrate, the base layer 22 may be composed only of an undoped AlGaN layer. That is, the base layer 22 includes at least one of an undoped AlN layer and an AlGaN layer.

ｎ型半導体層２４は、ベース層２２の上面２２ａに設けられる。ｎ型半導体層２４は、ｎ型のＡｌＧａＮ系半導体材料から構成され、例えば、ｎ型の不純物としてＳｉがドープされる。ｎ型半導体層２４は、活性層２６が発する深紫外光を透過するように組成比が選択され、例えば、ＡｌＮのモル分率が２５％以上、好ましくは、４０％以上または５０％以上となるように構成される。ｎ型半導体層２４は、活性層２６が発する深紫外光の波長よりも大きいバンドギャップを有し、例えば、バンドギャップが４．３ｅＶ以上となるように構成される。ｎ型半導体層２４は、ＡｌＮのモル分率が８０％以下、つまり、バンドギャップが５．５ｅＶ以下となるように構成されることが好ましく、ＡｌＮのモル分率が７０％以下（つまり、バンドギャップが５．２ｅＶ以下）となるように構成されることがより望ましい。ｎ型半導体層２４は、１μｍ以上３μｍ以下の厚さを有し、例えば、２μｍ程度の厚さを有する。 The n-type semiconductor layer 24 is provided on the upper surface 22a of the base layer 22. The n-type semiconductor layer 24 is made of an n-type AlGaN-based semiconductor material, and is doped with Si as an n-type impurity, for example. The composition ratio of the n-type semiconductor layer 24 is selected so as to transmit deep ultraviolet light emitted by the active layer 26, and for example, the mole fraction of AlN is 25% or more, preferably 40% or more or 50% or more. It is configured as follows. The n-type semiconductor layer 24 has a band gap larger than the wavelength of deep ultraviolet light emitted by the active layer 26, and is configured to have a band gap of 4.3 eV or more, for example. The n-type semiconductor layer 24 is preferably configured such that the mole fraction of AlN is 80% or less, that is, the band gap is 5.5 eV or less, and the mole fraction of AlN is 70% or less (that is, the band gap is 5.5 eV or less. It is more desirable that the gap is 5.2 eV or less. The n-type semiconductor layer 24 has a thickness of 1 μm or more and 3 μm or less, for example, about 2 μm.

ｎ型半導体層２４は、不純物であるＳｉの濃度が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下となるように構成される。ｎ型半導体層２４は、Ｓｉ濃度が５×１０１８／ｃｍ３以上３×１０１９／ｃｍ３以下となるように構成されることが好ましく、７×１０１８／ｃｍ３以上２×１０１９／ｃｍ３以下となるように構成されることがより好ましい。ある実施例において、ｎ型半導体層２４のＳｉ濃度は、１×１０１９／ｃｍ３前後であり、具体的には８×１０１８／ｃｍ３以上１．５×１０１９／ｃｍ３以下の範囲である。 The n-type semiconductor layer 24 is configured such that the concentration of Si, which is an impurity, is 1×10 18 /cm 3 or more and 5×10 19 /cm 3 or less. The n-type semiconductor layer 24 is preferably configured to have a Si concentration of 5×10 18 /cm 3 or more and 3×10 19 /cm 3 or less, and preferably 7×10 18 /cm 3 or more and 2×10 19 /cm 3 or less. It is more preferable that the thickness is set to be less than or equal to cm 3 . In one embodiment, the Si concentration of the n-type semiconductor layer 24 is around 1×10 19 /cm 3 , specifically in the range of 8×10 18 /cm 3 or more and 1.5×10 19 /cm 3 or less. It is.

ｎ型半導体層２４は、第１上面２４ａと、第２上面２４ｂと、側面２４ｃとを有する。第１上面２４ａは、活性層２６が形成される部分であり、第２上面２４ｂは、活性層２６が形成されない部分である。側面２４ｃは、第１上面２４ａに対して第１角度θ１で傾斜している。第１角度θ１は、４０度より大きく（つまり４０度を含まない）、７０度以下である。 The n-type semiconductor layer 24 has a first upper surface 24a, a second upper surface 24b, and a side surface 24c. The first upper surface 24a is a portion where the active layer 26 is formed, and the second upper surface 24b is a portion where the active layer 26 is not formed. The side surface 24c is inclined at a first angle θ1 with respect to the first upper surface 24a. The first angle θ1 is greater than 40 degrees (that is, does not include 40 degrees) and is less than or equal to 70 degrees.

活性層２６は、ｎ型半導体層２４の第１上面２４ａに設けられる。活性層２６は、ＡｌＧａＮ系半導体材料から構成され、ｎ型半導体層２４とｐ型半導体層２８の間に挟まれてダブルへテロ構造を形成する。活性層２６は、波長３５５ｎｍ以下の深紫外光を出力するためにバンドギャップが３．４ｅＶ以上となるように構成され、例えば、波長３２０ｎｍ以下の深紫外光を出力できるようにＡｌＮ組成比が選択される。 The active layer 26 is provided on the first upper surface 24a of the n-type semiconductor layer 24. The active layer 26 is made of an AlGaN-based semiconductor material and is sandwiched between the n-type semiconductor layer 24 and the p-type semiconductor layer 28 to form a double heterostructure. The active layer 26 is configured to have a band gap of 3.4 eV or more in order to output deep ultraviolet light with a wavelength of 355 nm or less, and for example, the AlN composition ratio is selected so that it can output deep ultraviolet light with a wavelength of 320 nm or less. be done.

活性層２６は、例えば、単層または多層の量子井戸構造を有し、アンドープのＡｌＧａＮ系半導体材料から構成される障壁層と、アンドープのＡｌＧａＮ系半導体材料から構成される井戸層とを含む。活性層２６は、例えば、ｎ型半導体層２４と接触する第１障壁層と、第１障壁層上に設けられる第１井戸層とを含む。第１井戸層とｐ型半導体層２８の間に、障壁層および井戸層の一以上のペアが追加的に設けられてもよい。障壁層および井戸層のそれぞれは、１ｎｍ以上２０ｎｍ以下の厚さを有し、例えば、２ｎｍ以上１０ｎｍ以下の厚さを有する。活性層２６は、第２角度θ２で傾斜する側面（または傾斜面）２６ｂを有する。第２角度θ２は、第１角度θ１よりも小さく、４０度以下である。 The active layer 26 has, for example, a single-layer or multilayer quantum well structure, and includes a barrier layer made of an undoped AlGaN-based semiconductor material and a well layer made of an undoped AlGaN-based semiconductor material. The active layer 26 includes, for example, a first barrier layer in contact with the n-type semiconductor layer 24 and a first well layer provided on the first barrier layer. One or more pairs of a barrier layer and a well layer may be additionally provided between the first well layer and the p-type semiconductor layer 28. Each of the barrier layer and the well layer has a thickness of 1 nm or more and 20 nm or less, for example, 2 nm or more and 10 nm or less. The active layer 26 has a side surface (or inclined surface) 26b that is inclined at a second angle θ2. The second angle θ2 is smaller than the first angle θ1 and is 40 degrees or less.

活性層２６とｐ型半導体層２８の間には、電子ブロック層がさらに設けられてもよい。電子ブロック層は、アンドープのＡｌＧａＮ系半導体材料から構成され、例えば、ＡｌＮのモル分率が４０％以上、好ましくは、５０％以上となるように構成される。電子ブロック層は、ＡｌＮのモル分率が８０％以上となるように構成されてもよく、ＧａＮを含有しないＡｌＮ系半導体材料から構成されてもよい。電子ブロック層は、１ｎｍ以上１０ｎｍ以下の厚さを有し、例えば、２ｎｍ以上５ｎｍ以下の厚さを有する。電子ブロック層は、第２角度θ２で傾斜する側面（または傾斜面）を有する。 An electron blocking layer may be further provided between the active layer 26 and the p-type semiconductor layer 28. The electron block layer is made of an undoped AlGaN-based semiconductor material, and is configured such that the mole fraction of AlN is, for example, 40% or more, preferably 50% or more. The electron block layer may be configured such that the mole fraction of AlN is 80% or more, or may be configured from an AlN-based semiconductor material that does not contain GaN. The electron block layer has a thickness of 1 nm or more and 10 nm or less, for example, 2 nm or more and 5 nm or less. The electron block layer has a side surface (or an inclined surface) that is inclined at a second angle θ2.

ｐ型半導体層２８は、活性層２６の上に形成される。ｐ型半導体層２８は、ｐ型のＡｌＧａＮ系半導体材料層またはｐ型のＧａＮ系半導体材料層であり、例えば、ｐ型の不純物としてマグネシウム（Ｍｇ）がドープされるＡｌＧａＮ層またはＧａＮ層である。ｐ型半導体層２８は、例えば、２０ｎｍ以上４００ｎｍ以下の厚さを有する。ｐ型半導体層２８は、第２角度θ２で傾斜する側面（または傾斜面）２８ｂを有する。 A p-type semiconductor layer 28 is formed on the active layer 26. The p-type semiconductor layer 28 is a p-type AlGaN-based semiconductor material layer or a p-type GaN-based semiconductor material layer, and is, for example, an AlGaN layer or a GaN layer doped with magnesium (Mg) as a p-type impurity. The p-type semiconductor layer 28 has a thickness of, for example, 20 nm or more and 400 nm or less. The p-type semiconductor layer 28 has a side surface (or inclined surface) 28b that is inclined at a second angle θ2.

ｐ型半導体層２８は、複数層によって構成されてもよい。ｐ型半導体層２８は、例えば、ｐ型クラッド層とｐ型コンタクト層を有してもよい。ｐ型クラッド層は、ｐ型コンタクト層と比較してＡｌＮ比率の高いｐ型ＡｌＧａＮ層であり、活性層２６と接触するように設けられる。ｐ型コンタクト層は、ｐ型クラッド層と比較してＡｌＮ比率の低いｐ型ＡｌＧａＮ層またはｐ型ＧａＮ層である。ｐ型コンタクト層は、ｐ型クラッド層の上に設けられ、ｐ側コンタクト電極３０と接触するように設けられる。ｐ型クラッド層は、ｐ型第１クラッド層と、ｐ側第２クラッド層とを有してもよい。 The p-type semiconductor layer 28 may be composed of multiple layers. The p-type semiconductor layer 28 may include, for example, a p-type cladding layer and a p-type contact layer. The p-type cladding layer is a p-type AlGaN layer having a higher AlN ratio than the p-type contact layer, and is provided in contact with the active layer 26. The p-type contact layer is a p-type AlGaN layer or a p-type GaN layer having a lower AlN ratio than the p-type cladding layer. The p-type contact layer is provided on the p-type cladding layer and in contact with the p-side contact electrode 30. The p-type cladding layer may include a p-type first cladding layer and a p-side second cladding layer.

ｐ型第１クラッド層は、活性層２６が発する深紫外光を透過するように組成比が選択される。ｐ型第１クラッド層は、例えば、ＡｌＮのモル分率が２５％以上、好ましくは、４０％以上または５０％以上となるように構成される。ｐ型第１クラッド層のＡｌＮ比率は、例えば、ｎ型半導体層２４のＡｌＮ比率と同程度、または、ｎ型半導体層２４のＡｌＮ比率よりも大きい。ｐ型クラッド層のＡｌＮ比率は、７０％以上または８０％以上であってもよい。ｐ型第１クラッド層は、１０ｎｍ以上１００ｎｍ以下の厚さを有し、例えば、１５ｎｍ以上７０ｎｍ以下の厚さを有する。 The composition ratio of the p-type first cladding layer is selected so that deep ultraviolet light emitted by the active layer 26 is transmitted. The p-type first cladding layer is configured such that, for example, the mole fraction of AlN is 25% or more, preferably 40% or more or 50% or more. The AlN ratio of the p-type first cladding layer is, for example, approximately the same as the AlN ratio of the n-type semiconductor layer 24 or larger than the AlN ratio of the n-type semiconductor layer 24. The AlN ratio of the p-type cladding layer may be 70% or more or 80% or more. The p-type first cladding layer has a thickness of 10 nm or more and 100 nm or less, for example, 15 nm or more and 70 nm or less.

ｐ型第２クラッド層は、ｐ型第１クラッド層上に設けられる。ｐ型第２クラッド層は、ＡｌＮ比率が中程度のｐ型ＡｌＧａＮ層であり、ｐ型第１クラッド層よりもＡｌＮ比率が低く、ｐ型コンタクト層よりもＡｌＮ比率が高い。ｐ型第２クラッド層は、例えば、ＡｌＮのモル分率が２５％以上、好ましくは、４０％以上または５０％以上となるように形成される。ｐ型第２クラッド層のＡｌＮ比率は、例えば、ｎ型半導体層２４のＡｌＮ比率の±１０％程度となるように形成される。ｐ型第２クラッド層は、５ｎｍ以上２５０ｎｍ以下の厚さを有し、例えば、１０ｎｍ以上１５０ｎｍ以下の厚さを有する。なお、ｐ型第２クラッド層が設けられなくてもよく、ｐ型クラッド層がｐ型第１クラッド層のみで構成されてもよい。 The p-type second cladding layer is provided on the p-type first cladding layer. The p-type second cladding layer is a p-type AlGaN layer with a medium AlN ratio, and has a lower AlN ratio than the p-type first cladding layer and a higher AlN ratio than the p-type contact layer. The p-type second cladding layer is formed so that the mole fraction of AlN is, for example, 25% or more, preferably 40% or more, or 50% or more. The p-type second cladding layer is formed so that the AlN ratio is approximately ±10% of the AlN ratio of the n-type semiconductor layer 24, for example. The p-type second cladding layer has a thickness of 5 nm or more and 250 nm or less, for example, 10 nm or more and 150 nm or less. Note that the p-type second cladding layer may not be provided, and the p-type cladding layer may be composed of only the p-type first cladding layer.

ｐ型コンタクト層は、相対的に低ＡｌＮ比率のｐ型ＡｌＧａＮ層またはｐ型ＧａＮ層である。ｐ型コンタクト層は、ｐ側コンタクト電極３０と良好なオーミック接触を得るためにＡｌＮ比率が２０％以下となるよう構成され、好ましくは、ＡｌＮ比率が１０％以下、５％以下または０％となるように形成される。つまり、ｐ型コンタクト層は、実質的にＡｌＮを含まないｐ型ＧａＮ系半導体材料で形成されうる。その結果、ｐ型コンタクト層は、活性層２６が発する深紫外光を吸収しうる。ｐ型コンタクト層は、活性層２６が発する深紫外光の吸収量を小さくするために薄く形成されることが好ましい。ｐ型コンタクト層は、５ｎｍ以上３０ｎｍ以下の厚さを有し、例えば、１０ｎｍ以上２０ｎｍ以下の厚さを有する。 The p-type contact layer is a p-type AlGaN layer or a p-type GaN layer with a relatively low AlN ratio. The p-type contact layer is configured such that the AlN ratio is 20% or less in order to obtain good ohmic contact with the p-side contact electrode 30, and preferably the AlN ratio is 10% or less, 5% or less, or 0%. It is formed like this. That is, the p-type contact layer can be formed of a p-type GaN-based semiconductor material that does not substantially contain AlN. As a result, the p-type contact layer can absorb deep ultraviolet light emitted by the active layer 26. The p-type contact layer is preferably formed thin in order to reduce the amount of deep ultraviolet light that is absorbed by the active layer 26. The p-type contact layer has a thickness of 5 nm or more and 30 nm or less, for example, 10 nm or more and 20 nm or less.

ｐ側コンタクト電極３０は、ｐ型半導体層２８の上面２８ａに設けられる。ｐ側コンタクト電極３０は、ｐ型半導体層２８（例えば、ｐ型コンタクト層）とオーミック接触可能であり、活性層２６が発する深紫外光に対する反射率が高い材料で構成される。ｐ側コンタクト電極３０は、ｐ型半導体層２８の上面２８ａと接触するＲｈ層を含む。ｐ側コンタクト電極３０は、例えばＲｈ層のみからなる。ｐ側コンタクト電極３０に含まれるＲｈ層の厚さは、５０ｎｍ以上２００ｎｍ以下であり、例えば７０ｎｍ以上１５０ｎｍ以下である。 The p-side contact electrode 30 is provided on the upper surface 28a of the p-type semiconductor layer 28. The p-side contact electrode 30 can make ohmic contact with the p-type semiconductor layer 28 (for example, a p-type contact layer), and is made of a material that has a high reflectance for deep ultraviolet light emitted by the active layer 26. P-side contact electrode 30 includes an Rh layer in contact with upper surface 28a of p-type semiconductor layer 28. The p-side contact electrode 30 is made of only an Rh layer, for example. The thickness of the Rh layer included in the p-side contact electrode 30 is 50 nm or more and 200 nm or less, for example, 70 nm or more and 150 nm or less.

ｐ側被覆電極層３２は、ｐ側コンタクト電極３０の上面および側面と接触し、ｐ側コンタクト電極３０の全体を被覆するように設けられる。ｐ側被覆電極層３２は、順に積層されるＴｉ層、Ｒｈ層およびＴｉＮ層を含む。ｐ側被覆電極層３２のＴｉ層の厚さは、１ｎｍ以上５０ｎｍ以下であり、例えば、５ｎｍ以上２５ｎｍ以下である。ｐ側被覆電極層３２のＲｈ層の厚さは、５ｎｍ以上１００ｎｍ以下であり、例えば、１０ｎｍ以上５０ｎｍ以下である。ｐ側被覆電極層３２のＴｉＮ層は、導電性を有するＴｉＮから構成される。ｐ側被覆電極層３２のＴｉＮ層の厚さは、５ｎｍ以上１００ｎｍ以下であり、例えば、１０ｎｍ以上５０ｎｍ以下である。 The p-side covered electrode layer 32 is provided so as to be in contact with the top and side surfaces of the p-side contact electrode 30 and to cover the entire p-side contact electrode 30 . The p-side covered electrode layer 32 includes a Ti layer, a Rh layer, and a TiN layer stacked in this order. The thickness of the Ti layer of the p-side covered electrode layer 32 is 1 nm or more and 50 nm or less, for example, 5 nm or more and 25 nm or less. The thickness of the Rh layer of the p-side covered electrode layer 32 is 5 nm or more and 100 nm or less, for example, 10 nm or more and 50 nm or less. The TiN layer of the p-side covered electrode layer 32 is made of TiN, which has electrical conductivity. The thickness of the TiN layer of the p-side covered electrode layer 32 is 5 nm or more and 100 nm or less, for example, 10 nm or more and 50 nm or less.

第１保護層３４は、ｎ型半導体層２４、活性層２６、ｐ型半導体層２８およびｐ側被覆電極層３２と接触し、これらを被覆する。第１保護層３４は、ｎ型半導体層２４の第２上面２４ｂ上に設けられる第１ｎ側開口３４ｎを有し、第１ｎ側開口３４ｎとは異なる箇所においてｎ型半導体層２４の第２上面２４ｂを被覆する。第１保護層３４は、ｐ側被覆電極層３２上に設けられる第１ｐ側開口３４ｐを有し、第１ｐ側開口３４ｐとは異なる箇所においてｐ側被覆電極層３２の上面および側面を被覆する。 The first protective layer 34 contacts and covers the n-type semiconductor layer 24, the active layer 26, the p-type semiconductor layer 28, and the p-side covered electrode layer 32. The first protective layer 34 has a first n-side opening 34n provided on the second upper surface 24b of the n-type semiconductor layer 24, and has a second upper surface 24b of the n-type semiconductor layer 24 at a location different from the first n-side opening 34n. Cover. The first protective layer 34 has a first p-side opening 34p provided on the p-side covered electrode layer 32, and covers the top and side surfaces of the p-side covered electrode layer 32 at a location different from the first p-side opening 34p.

第１保護層３４は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２などの酸化物誘電体材料から構成される。第１保護層３４は、好ましくはＳｉＯ２から構成される。第１保護層３４の厚さは、５０ｎｍ以上であり、例えば１００ｎｍ以上５００ｎｍ以下である。 The first protective layer 34 is composed of an oxide dielectric material such as SiO 2 , Al 2 O 3 , HfO 2 or the like. The first protective layer 34 is preferably composed of SiO 2 . The thickness of the first protective layer 34 is 50 nm or more, for example, 100 nm or more and 500 nm or less.

第２保護層３６は、第１保護層３４と接触し、第１保護層３４を被覆する。第２保護層３６は、ｎ型半導体層２４の第２上面２４ｂ上に設けられる第２ｎ側開口３６ｎを有し、ｐ側被覆電極層３２の上に設けられる第２ｐ側開口３６ｐを有する。第２保護層３６は、第２ｎ側開口３６ｎおよび第２ｐ側開口３６ｐとは異なる箇所において第１保護層３４を被覆する。第２保護層３６は、ｎ型半導体層２４、活性層２６、ｐ型半導体層２８、ｐ側コンタクト電極３０およびｐ側被覆電極層３２の上に重なるように設けられる。 The second protective layer 36 contacts and covers the first protective layer 34 . The second protective layer 36 has a second n-side opening 36n provided on the second upper surface 24b of the n-type semiconductor layer 24, and has a second p-side opening 36p provided on the p-side covered electrode layer 32. The second protective layer 36 covers the first protective layer 34 at a location different from the second n-side opening 36n and the second p-side opening 36p. The second protective layer 36 is provided so as to overlap the n-type semiconductor layer 24, the active layer 26, the p-type semiconductor layer 28, the p-side contact electrode 30, and the p-side covered electrode layer 32.

第２保護層３６の第２ｎ側開口３６ｎの形成範囲Ｗ２ｎは、第１保護層３４の第１ｎ側開口３４ｎの形成範囲Ｗ１ｎよりも小さい。第２ｎ側開口３６ｎは、第１ｎ側開口３４ｎの内側に位置し、第１ｎ側開口３４ｎと連通する。第２保護層３６は、第１ｎ側開口３４ｎを規定する第１保護層３４の内周面３４ｂを被覆する。第２保護層３６は、第１ｎ側開口３４ｎの内側において、ｎ型半導体層２４の第２上面２４ｂと接触する。第２保護層３６は、第１保護層３４の外周を規定する外周面３４ｃをさらに被覆する。第２保護層３６は、第１保護層３４の外周面３４ｃの外側において、ｎ型半導体層２４の第２上面２４ｂと接触する。 The formation range W2n of the second n-side opening 36n of the second protective layer 36 is smaller than the formation range W1n of the first n-side opening 34n of the first protective layer 34. The second n-side opening 36n is located inside the first n-side opening 34n and communicates with the first n-side opening 34n. The second protective layer 36 covers the inner peripheral surface 34b of the first protective layer 34 that defines the first n-side opening 34n. The second protective layer 36 contacts the second upper surface 24b of the n-type semiconductor layer 24 inside the first n-side opening 34n. The second protective layer 36 further covers the outer peripheral surface 34c that defines the outer periphery of the first protective layer 34. The second protective layer 36 contacts the second upper surface 24b of the n-type semiconductor layer 24 on the outside of the outer peripheral surface 34c of the first protective layer 34.

第２保護層３６の第２ｐ側開口３６ｐの形成範囲Ｗ２ｐは、第１保護層３４の第１ｐ側開口３４ｐの形成範囲Ｗ１ｐよりも小さい。第２ｐ側開口３６ｐは、第１ｐ側開口３４ｐの内側に位置し、第１ｐ側開口３４ｐと連通する。第２保護層３６は、第１ｐ側開口３４ｐを規定する第１保護層３４の内周面３４ｄを被覆する。第２保護層３６は、第１ｐ側開口３４ｐにおいてｐ側被覆電極層３２と接触する。 The formation range W2p of the second p-side opening 36p of the second protective layer 36 is smaller than the formation range W1p of the first p-side opening 34p of the first protective layer 34. The second p-side opening 36p is located inside the first p-side opening 34p and communicates with the first p-side opening 34p. The second protective layer 36 covers the inner peripheral surface 34d of the first protective layer 34 that defines the first p-side opening 34p. The second protective layer 36 contacts the p-side covered electrode layer 32 at the first p-side opening 34p.

第２保護層３６は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２などの酸化物誘電体材料から構成され、第１保護層３４とは異なる材料から構成される。第２保護層３６は、好ましくはＡｌ２Ｏ３から構成される。第２保護層３６の厚さは、１０ｎｍ以上１００ｎｍ以下であり、例えば２０ｎｍ以上５０ｎｍ以下である。 The second protective layer 36 is made of an oxide dielectric material such as SiO 2 , Al 2 O 3 , HfO 2 , and is made of a different material from the first protective layer 34 . The second protective layer 36 is preferably composed of Al 2 O 3 . The thickness of the second protective layer 36 is 10 nm or more and 100 nm or less, for example, 20 nm or more and 50 nm or less.

ｎ側コンタクト電極３８は、第２ｎ側開口３６ｎにおいてｎ型半導体層２４の第２上面２４ｂと接触する。ｎ側コンタクト電極３８は、第２ｎ側開口３６ｎを塞ぐように設けられ、第２ｎ側開口３６ｎの外側において第２保護層３６の上に重なる。ｎ側コンタクト電極３８は、第２ｎ側開口３６ｎの外側において第２保護層３６と接触する。ｎ側コンタクト電極３８の形成範囲は、第２ｎ側開口３６ｎの形成範囲Ｗ２ｎよりも大きい。ｎ側コンタクト電極３８の形成範囲は、第１ｎ側開口３４ｎの形成範囲Ｗ１ｎより大きくてもよい。ｎ側コンタクト電極３８は、第１保護層３４とは接触しない。 The n-side contact electrode 38 contacts the second upper surface 24b of the n-type semiconductor layer 24 at the second n-side opening 36n. The n-side contact electrode 38 is provided so as to close the second n-side opening 36n, and overlaps the second protective layer 36 on the outside of the second n-side opening 36n. The n-side contact electrode 38 contacts the second protective layer 36 outside the second n-side opening 36n. The formation range of the n-side contact electrode 38 is larger than the formation range W2n of the second n-side opening 36n. The formation range of the n-side contact electrode 38 may be larger than the formation range W1n of the first n-side opening 34n. The n-side contact electrode 38 does not contact the first protective layer 34 .

ｎ側コンタクト電極３８は、例えば、第１Ｔｉ層、Ａｌ層、第２Ｔｉ層、ＴｉＮ層を順に積層させたＴｉ／Ａｌ／Ｔｉ／ＴｉＮの積層構造を有する。ｎ側コンタクト電極３８の第１Ｔｉ層は、ｎ型半導体層２４の第２上面２４ｂと接触する。ｎ側コンタクト電極３８の第１Ｔｉ層の厚さは、１ｎｍ以上１０ｎｍ以下であり、好ましくは５ｎｍ以下または２ｎｍ以下である。ｎ側コンタクト電極３８のＡｌ層は、第１Ｔｉ層上に設けられ、第１Ｔｉ層と接触する。ｎ側コンタクト電極３８のＡｌ層の厚さは、２００ｎｍ以上であり、例えば３００ｎｍ以上１０００ｎｍ以下である。ｎ側コンタクト電極３８の第２Ｔｉ層は、Ａｌ層上に設けられ、Ａｌ層と接触する。ｎ側コンタクト電極３８の第２Ｔｉ層の厚さは、１ｎｍ以上５０ｎｍ以下であり、例えば、５ｎｍ以上２５ｎｍ以下である。ｎ側コンタクト電極３８のＴｉＮ層は、第２Ｔｉ層上に設けられ、第２Ｔｉ層と接触する。ｎ側コンタクト電極３８のＴｉＮ層は、導電性を有するＴｉＮから構成される。ｎ側コンタクト電極３８のＴｉＮ層の厚さは、５ｎｍ以上１００ｎｍ以下であり、例えば、１０ｎｍ以上５０ｎｍ以下である。 The n-side contact electrode 38 has, for example, a Ti/Al/Ti/TiN stacked structure in which a first Ti layer, an Al layer, a second Ti layer, and a TiN layer are stacked in this order. The first Ti layer of the n-side contact electrode 38 contacts the second upper surface 24b of the n-type semiconductor layer 24. The thickness of the first Ti layer of the n-side contact electrode 38 is 1 nm or more and 10 nm or less, preferably 5 nm or less or 2 nm or less. The Al layer of the n-side contact electrode 38 is provided on the first Ti layer and is in contact with the first Ti layer. The thickness of the Al layer of the n-side contact electrode 38 is 200 nm or more, for example, 300 nm or more and 1000 nm or less. The second Ti layer of the n-side contact electrode 38 is provided on the Al layer and is in contact with the Al layer. The thickness of the second Ti layer of the n-side contact electrode 38 is 1 nm or more and 50 nm or less, for example, 5 nm or more and 25 nm or less. The TiN layer of the n-side contact electrode 38 is provided on the second Ti layer and is in contact with the second Ti layer. The TiN layer of the n-side contact electrode 38 is made of electrically conductive TiN. The thickness of the TiN layer of the n-side contact electrode 38 is 5 nm or more and 100 nm or less, for example, 10 nm or more and 50 nm or less.

ｎ側電流拡散層４０は、ｎ側コンタクト電極３８の上面および側面と接触し、ｎ側電流拡散層４０の全体を被覆する。ｎ側電流拡散層４０は、第１ＴｉＮ層、金属層および第２ＴｉＮ層を順に積層させた構造を有する。ｎ側電流拡散層４０は、第１ＴｉＮ層の下に設けられる追加の金属層をさらに有してもよい。ｎ側電流拡散層４０は、第２ＴｉＮ層の上に設けられる追加の金属層をさらに有してもよい。ｎ側電流拡散層４０は、例えば、Ｔｉ層、第１ＴｉＮ層、Ｔｉ層、Ｒｈ層、第２ＴｉＮ層、Ｔｉ層、Ａｕ層を順に積層させたＴｉ／ＴｉＮ／Ｔｉ／Ｒｈ／ＴｉＮ／Ｔｉ／Ａｕの積層構造を有する。 The n-side current diffusion layer 40 contacts the top and side surfaces of the n-side contact electrode 38 and covers the entire n-side current diffusion layer 40 . The n-side current diffusion layer 40 has a structure in which a first TiN layer, a metal layer, and a second TiN layer are laminated in this order. The n-side current spreading layer 40 may further include an additional metal layer provided under the first TiN layer. The n-side current spreading layer 40 may further include an additional metal layer provided on the second TiN layer. The n-side current diffusion layer 40 is made of, for example, a Ti/TiN/Ti/Rh/TiN/Ti/Au layer in which a Ti layer, a first TiN layer, a Ti layer, a Rh layer, a second TiN layer, a Ti layer, and an Au layer are laminated in this order. It has a laminated structure.

ｎ側電流拡散層４０の第１ＴｉＮ層および第２ＴｉＮ層は、導電性を有するＴｉＮから構成される。ｎ側電流拡散層４０の第１ＴｉＮ層および第２ＴｉＮ層のそれぞれ厚さは、１０ｎｍ以上２００ｎｍ以下であり、例えば、５０ｎｍ以上１５０ｎｍ以下である。ｎ側電流拡散層４０の第１ＴｉＮ層および第２ＴｉＮ層の間に設けられるＴｉ層およびＲｈ層のそれぞれの厚さは、１０ｎｍ以上２００ｎｍ以下であり、例えば、２０ｎｍ以上１５０ｎｍ以下である。ｎ側電流拡散層４０は、第１ＴｉＮ層と第２ＴｉＮ層の間において、交互に積層される複数のＴｉ層および複数のＲｈ層を有してもよい。ｎ側電流拡散層４０の第１ＴｉＮ層の下に設けられるＴｉ層の厚さは、１ｎｍ以上５０ｎｍ以下であり、例えば、５ｎｍ以上２５ｎｍ以下である。ｎ側電流拡散層４０の第２ＴｉＮ層の上に設けられるＴｉ層の厚さは、１ｎｍ以上５０ｎｍ以下であり、例えば、５ｎｍ以上２５ｎｍ以下である。ｎ側電流拡散層４０のＡｕ層の厚さは、１００ｎｍ以上５００ｎｍ以下であり、例えば、１５０ｎｍ以上３００ｎｍ以下である。 The first TiN layer and the second TiN layer of the n-side current diffusion layer 40 are made of TiN, which has electrical conductivity. The thickness of each of the first TiN layer and the second TiN layer of the n-side current diffusion layer 40 is 10 nm or more and 200 nm or less, for example, 50 nm or more and 150 nm or less. The thickness of each of the Ti layer and the Rh layer provided between the first TiN layer and the second TiN layer of the n-side current diffusion layer 40 is 10 nm or more and 200 nm or less, for example, 20 nm or more and 150 nm or less. The n-side current diffusion layer 40 may have a plurality of Ti layers and a plurality of Rh layers stacked alternately between the first TiN layer and the second TiN layer. The thickness of the Ti layer provided under the first TiN layer of the n-side current diffusion layer 40 is 1 nm or more and 50 nm or less, for example, 5 nm or more and 25 nm or less. The thickness of the Ti layer provided on the second TiN layer of the n-side current diffusion layer 40 is 1 nm or more and 50 nm or less, for example, 5 nm or more and 25 nm or less. The thickness of the Au layer of the n-side current diffusion layer 40 is 100 nm or more and 500 nm or less, for example, 150 nm or more and 300 nm or less.

ｐ側電流拡散層４２は、ｐ側被覆電極層３２上に設けられ、第２ｐ側開口３６ｐにおいてｐ側被覆電極層３２と接続する。ｐ側電流拡散層４２は、ｐ側被覆電極層３２を介してｐ側コンタクト電極３０と電気的に接続する。ｐ側電流拡散層４２は、第２ｐ側開口３６ｐを塞ぐように設けられ、第２ｐ側開口３６ｐの外側において第２保護層３６の上に重なる。ｐ側電流拡散層４２の形成範囲は、第２ｐ側開口３６ｐの形成範囲Ｗ２ｐよりも大きい。ｐ側電流拡散層４２の形成範囲は、第１ｐ側開口３４ｐの形成範囲Ｗ１ｐよりも大きくてもよい。ｐ側電流拡散層４２は、第１ｐ側開口３４ｐにおいて第１保護層３４とは接触しない。 The p-side current diffusion layer 42 is provided on the p-side covered electrode layer 32 and is connected to the p-side covered electrode layer 32 at the second p-side opening 36p. The p-side current diffusion layer 42 is electrically connected to the p-side contact electrode 30 via the p-side covered electrode layer 32. The p-side current diffusion layer 42 is provided so as to close the second p-side opening 36p, and overlaps the second protective layer 36 on the outside of the second p-side opening 36p. The formation range of the p-side current diffusion layer 42 is larger than the formation range W2p of the second p-side opening 36p. The formation range of the p-side current diffusion layer 42 may be larger than the formation range W1p of the first p-side opening 34p. The p-side current diffusion layer 42 does not contact the first protective layer 34 at the first p-side opening 34p.

ｐ側電流拡散層４２は、ｎ側電流拡散層４０と同様の構成を有し、第１ＴｉＮ層、金属層および第２ＴｉＮ層を順に積層させた構造を有する。ｐ側電流拡散層４２は、第１ＴｉＮ層の下に設けられる追加の金属層をさらに有してもよい。ｐ側電流拡散層４２は、第２ＴｉＮ層の上に設けられる追加の金属層をさらに有してもよい。ｐ側電流拡散層４２は、例えば、Ｔｉ層、第１ＴｉＮ層、Ｔｉ層、Ｒｈ層、第２ＴｉＮ層、Ｔｉ層、Ａｕ層を順に積層させたＴｉ／ＴｉＮ／Ｔｉ／Ｒｈ／ＴｉＮ／Ｔｉ／Ａｕの積層構造を有する。 The p-side current diffusion layer 42 has the same configuration as the n-side current diffusion layer 40, and has a structure in which a first TiN layer, a metal layer, and a second TiN layer are laminated in this order. The p-side current spreading layer 42 may further include an additional metal layer provided below the first TiN layer. The p-side current spreading layer 42 may further include an additional metal layer provided on the second TiN layer. The p-side current diffusion layer 42 is made of, for example, a Ti/TiN/Ti/Rh/TiN/Ti/Au layer in which a Ti layer, a first TiN layer, a Ti layer, a Rh layer, a second TiN layer, a Ti layer, and an Au layer are laminated in this order. It has a laminated structure.

ｐ側電流拡散層４２の第１ＴｉＮ層および第２ＴｉＮ層は、導電性を有するＴｉＮから構成される。ｐ側電流拡散層４２の第１ＴｉＮ層および第２ＴｉＮ層のそれぞれ厚さは、１０ｎｍ以上２００ｎｍ以下であり、例えば、５０ｎｍ以上１５０ｎｍ以下である。ｐ側電流拡散層４２の第１ＴｉＮ層および第２ＴｉＮ層の間に設けられるＴｉ層およびＲｈ層のそれぞれの厚さは、１０ｎｍ以上２００ｎｍ以下であり、例えば、２０ｎｍ以上１５０ｎｍ以下である。ｐ側電流拡散層４２は、第１ＴｉＮ層と第２ＴｉＮ層の間において、交互に積層される複数のＴｉ層および複数のＲｈ層を有してもよい。ｐ側電流拡散層４２の第１ＴｉＮ層の下に設けられるＴｉ層の厚さは、１ｎｍ以上５０ｎｍ以下であり、例えば、５ｎｍ以上２５ｎｍ以下である。ｐ側電流拡散層４２の第２ＴｉＮ層の上に設けられるＴｉ層の厚さは、１ｎｍ以上５０ｎｍ以下であり、例えば、５ｎｍ以上２５ｎｍ以下である。ｐ側電流拡散層４２のＡｕ層の厚さは、１００ｎｍ以上５００ｎｍ以下であり、例えば、１５０ｎｍ以上３００ｎｍ以下である。 The first TiN layer and the second TiN layer of the p-side current diffusion layer 42 are made of TiN, which has electrical conductivity. The thickness of each of the first TiN layer and the second TiN layer of the p-side current diffusion layer 42 is 10 nm or more and 200 nm or less, for example, 50 nm or more and 150 nm or less. The thickness of each of the Ti layer and the Rh layer provided between the first TiN layer and the second TiN layer of the p-side current diffusion layer 42 is 10 nm or more and 200 nm or less, for example, 20 nm or more and 150 nm or less. The p-side current diffusion layer 42 may include a plurality of Ti layers and a plurality of Rh layers stacked alternately between the first TiN layer and the second TiN layer. The thickness of the Ti layer provided under the first TiN layer of the p-side current diffusion layer 42 is 1 nm or more and 50 nm or less, for example, 5 nm or more and 25 nm or less. The thickness of the Ti layer provided on the second TiN layer of the p-side current diffusion layer 42 is 1 nm or more and 50 nm or less, for example, 5 nm or more and 25 nm or less. The thickness of the Au layer of the p-side current diffusion layer 42 is 100 nm or more and 500 nm or less, for example, 150 nm or more and 300 nm or less.

第３保護層４４は、素子上部の全体を被覆する。第３保護層４４は、ｎ型半導体層２４、第２保護層３６、ｎ側電流拡散層４０およびｐ側電流拡散層４２を被覆する。第３保護層４４は、ｎ側電流拡散層４０の上に設けられる第３ｎ側開口４４ｎと、ｐ側電流拡散層４２の上に設けられる第３ｐ側開口４４ｐとを有する。第３保護層４４は、第３ｎ側開口４４ｎとは異なる箇所においてｎ側電流拡散層４０を被覆し、第３ｐ側開口４４ｐと異なる箇所においてｐ側電流拡散層４２を被覆する。第３保護層４４は、ｎ型半導体層２４の外周よりも外側においてベース層２２と接触する。第３保護層４４は、ベース層２２の上面２２ａと接触し、ｎ型半導体層２４の側面２４ｃと接触し、第２保護層３６と接触し、ｎ側電流拡散層４０と接触し、ｐ側電流拡散層４２と接触する。第３保護層４４は、第２保護層３６の外周を規定する外周面３６ｃと接触し、外周面３６ｃを被覆する。第３保護層４４は、第１保護層３４とは接触しない。 The third protective layer 44 covers the entire upper part of the element. The third protective layer 44 covers the n-type semiconductor layer 24, the second protective layer 36, the n-side current diffusion layer 40, and the p-side current diffusion layer 42. The third protective layer 44 has a third n-side opening 44n provided above the n-side current diffusion layer 40 and a third p-side opening 44p provided above the p-side current diffusion layer 42. The third protective layer 44 covers the n-side current diffusion layer 40 at a location different from the third n-side opening 44n, and covers the p-side current diffusion layer 42 at a location different from the third p-side opening 44p. The third protective layer 44 contacts the base layer 22 outside the outer periphery of the n-type semiconductor layer 24 . The third protective layer 44 is in contact with the upper surface 22a of the base layer 22, in contact with the side surface 24c of the n-type semiconductor layer 24, in contact with the second protective layer 36, in contact with the n-side current diffusion layer 40, and in contact with the p-side Contact with current spreading layer 42 . The third protective layer 44 contacts the outer peripheral surface 36c that defines the outer periphery of the second protective layer 36, and covers the outer peripheral surface 36c. The third protective layer 44 does not contact the first protective layer 34 .

第３保護層４４は、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）などの酸化物誘電体材料から構成される。第３保護層４４は、好ましくはＳｉＯ２から構成される。第３保護層４４の厚さは、３００ｎｍ以上１５００ｎｍ以下であり、例えば６００ｎｍ以上１０００ｎｍ以下である。 The third protective layer 44 is made of an oxide dielectric material such as silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), or hafnium oxide (HfO 2 ). The third protective layer 44 is preferably composed of SiO 2 . The thickness of the third protective layer 44 is 300 nm or more and 1500 nm or less, for example 600 nm or more and 1000 nm or less.

第４保護層４６は、素子上部の全体を被覆し、第３保護層４４の表面全体を被覆する。第４保護層４６は、ｐ側電流拡散層４２の上に設けられる第４ｐ側開口４６ｐと、ｎ側電流拡散層４０の上に設けられる第４ｎ側開口４６ｎとを有する。第４保護層４６は、第４ｐ側開口４６ｐおよび第４ｎ側開口４６ｎとは異なる箇所において第３保護層４４を被覆する。第４保護層４６は、第３ｐ側開口４４ｐおよび第３ｎ側開口４４ｎのそれぞれの内側にも設けられる。第４保護層４６は、第３ｐ側開口４４ｐを規定する第３保護層４４の内周面４４ｃを被覆し、第３ｎ側開口４４ｎを規定する第３保護層４４の内周面４４ｄを被覆する。第４ｐ側開口４６ｐは、第３ｐ側開口４４ｐの内側にあり、第４ｐ側開口４６ｐの形成範囲は、第３ｐ側開口４４ｐの形成範囲よりも小さい。同様に、第４ｎ側開口４６ｎは、第３ｎ側開口４４ｎの内側にあり、第４ｎ側開口４６ｎの形成範囲は、第３ｎ側開口４４ｎの形成範囲よりも小さい。第４保護層４６は、第３保護層４４の外周を規定する外周面４４ｅよりも外側においてベース層２２と接触する。第４保護層４６は、ベース層２２の上面２２ａに接触し、第３保護層４４の上面４４ａおよび側面４４ｂに接触し、第３保護層４４の内周面４４ｃ，４４ｄに接触し、第３保護層４４の外周面４４ｅに接触し、ｐ側電流拡散層４２に接触し、ｎ側電流拡散層４０に接触する。 The fourth protective layer 46 covers the entire upper part of the element, and covers the entire surface of the third protective layer 44. The fourth protective layer 46 has a fourth p-side opening 46p provided above the p-side current diffusion layer 42 and a fourth n-side opening 46n provided above the n-side current diffusion layer 40. The fourth protective layer 46 covers the third protective layer 44 at a location different from the fourth p-side opening 46p and the fourth n-side opening 46n. The fourth protective layer 46 is also provided inside each of the third p-side opening 44p and the third n-side opening 44n. The fourth protective layer 46 covers an inner circumferential surface 44c of the third protective layer 44 that defines the third p-side opening 44p, and covers an inner circumferential surface 44d of the third protective layer 44 that defines the third n-side opening 44n. . The fourth p-side opening 46p is located inside the third p-side opening 44p, and the formation range of the fourth p-side opening 46p is smaller than the formation range of the third p-side opening 44p. Similarly, the fourth n-side opening 46n is located inside the third n-side opening 44n, and the formation range of the fourth n-side opening 46n is smaller than the formation range of the third n-side opening 44n. The fourth protective layer 46 contacts the base layer 22 on the outside of the outer peripheral surface 44e that defines the outer periphery of the third protective layer 44. The fourth protective layer 46 contacts the upper surface 22a of the base layer 22, contacts the upper surface 44a and side surface 44b of the third protective layer 44, contacts the inner circumferential surfaces 44c and 44d of the third protective layer 44, and contacts the third protective layer 44. It contacts the outer peripheral surface 44e of the protective layer 44, contacts the p-side current diffusion layer 42, and contacts the n-side current diffusion layer 40.

第４保護層４６は、耐湿性に優れた誘電体材料である窒化シリコン（ＳｉＮ）から構成される。第４保護層４６の厚さは、５０ｎｍ以上５００ｎｍ以下であり、例えば１００ｎｍ以上４００ｎｍ以下である。 The fourth protective layer 46 is made of silicon nitride (SiN), which is a dielectric material with excellent moisture resistance. The thickness of the fourth protective layer 46 is 50 nm or more and 500 nm or less, for example, 100 nm or more and 400 nm or less.

ｐ側パッド電極４８およびｎ側パッド電極５０は、半導体発光素子１０をサブマウント基板などに実装する際に接合される部分である。ｐ側パッド電極４８およびｎ側パッド電極５０は、例えば、Ｎｉ／Ａｕ、Ｔｉ／ＡｕまたはＴｉ／Ｐｔ／Ａｕの積層構造を含む。ｐ側パッド電極４８およびｎ側パッド電極５０のそれぞれの厚さは、１００ｎｍ以上であり、例えば２００ｎｍ以上１０００ｎｍ以下である。 The p-side pad electrode 48 and the n-side pad electrode 50 are parts that are joined when the semiconductor light emitting device 10 is mounted on a submount substrate or the like. The p-side pad electrode 48 and the n-side pad electrode 50 include, for example, a stacked structure of Ni/Au, Ti/Au, or Ti/Pt/Au. The thickness of each of the p-side pad electrode 48 and the n-side pad electrode 50 is 100 nm or more, for example, 200 nm or more and 1000 nm or less.

ｐ側パッド電極４８は、ｐ側電流拡散層４２の上に設けられ、第４ｐ側開口４６ｐにおいてｐ側電流拡散層４２と接続する。ｐ側パッド電極４８は、第４ｐ側開口４６ｐを塞ぐように設けられ、第４ｐ側開口４６ｐの外側において第４保護層４６の上に重なる。ｐ側パッド電極４８の形成範囲は、第４ｐ側開口４６ｐの形成範囲よりも大きい。ｐ側パッド電極４８は、第３ｐ側開口４４ｐの外側において第３保護層４４の上に重なってもよい。ｐ側パッド電極４８の形成範囲は、第３ｐ側開口４４ｐの形成範囲より大きくてもよい。ｐ側パッド電極４８は、ｐ側電流拡散層４２を介してｐ側コンタクト電極３０と電気的に接続される。 The p-side pad electrode 48 is provided on the p-side current diffusion layer 42 and is connected to the p-side current diffusion layer 42 at the fourth p-side opening 46p. The p-side pad electrode 48 is provided so as to close the fourth p-side opening 46p, and overlaps the fourth protective layer 46 on the outside of the fourth p-side opening 46p. The formation range of the p-side pad electrode 48 is larger than the formation range of the fourth p-side opening 46p. The p-side pad electrode 48 may overlap the third protective layer 44 outside the third p-side opening 44p. The formation range of the p-side pad electrode 48 may be larger than the formation range of the third p-side opening 44p. The p-side pad electrode 48 is electrically connected to the p-side contact electrode 30 via the p-side current diffusion layer 42.

ｎ側パッド電極５０は、ｎ側電流拡散層４０の上に設けられ、第４ｎ側開口４６ｎにおいてｎ側電流拡散層４０と接続する。ｎ側パッド電極５０は、第４ｎ側開口４６ｎを塞ぐように設けられ、第４ｎ側開口４６ｎの外側において第４保護層４６の上に重なる。ｎ側パッド電極５０の形成範囲は、第４ｎ側開口４６ｎの形成範囲よりも大きい。ｎ側パッド電極５０は、第３ｎ側開口４４ｎの外側において第３保護層４４の上に重なってもよい。ｎ側パッド電極５０の形成範囲は、第３ｎ側開口４４ｎの形成範囲より大きくてもよい。ｎ側パッド電極５０は、ｎ側電流拡散層４０を介してｎ側コンタクト電極３８と電気的に接続される。 The n-side pad electrode 50 is provided on the n-side current diffusion layer 40 and is connected to the n-side current diffusion layer 40 at the fourth n-side opening 46n. The n-side pad electrode 50 is provided so as to close the fourth n-side opening 46n, and overlaps the fourth protective layer 46 on the outside of the fourth n-side opening 46n. The formation range of the n-side pad electrode 50 is larger than the formation range of the fourth n-side opening 46n. The n-side pad electrode 50 may overlap the third protective layer 44 outside the third n-side opening 44n. The formation range of the n-side pad electrode 50 may be larger than the formation range of the third n-side opening 44n. The n-side pad electrode 50 is electrically connected to the n-side contact electrode 38 via the n-side current diffusion layer 40.

つづいて、実施の形態に係る半導体発光素子１０の製造方法について説明する。図２～図１４は、実施の形態に係る半導体発光素子１０の製造工程を概略的に示す。まず、図２において、基板２０の第１主面２０ａの上にベース層２２、ｎ型半導体層２４、活性層２６、ｐ型半導体層２８を順に形成する。 Next, a method for manufacturing the semiconductor light emitting device 10 according to the embodiment will be described. 2 to 14 schematically show the manufacturing process of the semiconductor light emitting device 10 according to the embodiment. First, in FIG. 2, a base layer 22, an n-type semiconductor layer 24, an active layer 26, and a p-type semiconductor layer 28 are formed in this order on the first main surface 20a of the substrate 20.

基板２０は、例えばパターン化サファイア基板である。ベース層２２は、例えばＨＴ－ＡｌＮ層と、アンドープのＡｌＧａＮ層とを含む。ｎ型半導体層２４、活性層２６およびｐ型半導体層２８は、ＡｌＧａＮ系半導体材料、ＡｌＮ系半導体材料またはＧａＮ系半導体材料から構成される半導体層であり、有機金属化学気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法や、分子線エピタキシ（ＭＢＥ；Molecular Beam Epitaxy）法などの周知のエピタキシャル成長法を用いて形成できる。 Substrate 20 is, for example, a patterned sapphire substrate. The base layer 22 includes, for example, an HT-AlN layer and an undoped AlGaN layer. The n-type semiconductor layer 24, the active layer 26, and the p-type semiconductor layer 28 are semiconductor layers made of an AlGaN-based semiconductor material, an AlN-based semiconductor material, or a GaN-based semiconductor material, and are formed by metal organic chemical vapor deposition (MOVPE). It can be formed using a well-known epitaxial growth method such as an organic vapor phase epitaxy (MBE) method or a molecular beam epitaxy (MBE) method.

つづいて、図２に示すように、例えば公知のリソグラフィ技術を用いて、ｐ型半導体層２８の上面２８ａにマスク８０を形成する。マスク８０を形成した状態において、マスク８０と重ならない領域にあるｐ型半導体層２８および活性層２６をドライエッチングなどにより除去し、ｎ型半導体層２４の第２上面２４ｂを露出させる。このエッチング工程により、ｐ型半導体層２８の側面２８ｂ、活性層２６の側面２６ｂおよびｎ型半導体層２４の第２上面２４ｂが形成される。その後、マスク８０が除去される。 Subsequently, as shown in FIG. 2, a mask 80 is formed on the upper surface 28a of the p-type semiconductor layer 28 using, for example, a known lithography technique. With the mask 80 formed, the p-type semiconductor layer 28 and the active layer 26 in the region not overlapping with the mask 80 are removed by dry etching or the like, and the second upper surface 24b of the n-type semiconductor layer 24 is exposed. Through this etching process, side surfaces 28b of the p-type semiconductor layer 28, side surfaces 26b of the active layer 26, and second upper surface 24b of the n-type semiconductor layer 24 are formed. Mask 80 is then removed.

次に、図３に示すように、例えば公知のリソグラフィ技術を用いて、ｐ型半導体層２８の上面２８ａにｐ側コンタクト電極３０を形成する。ｐ側コンタクト電極３０は、ｐ型半導体層２８の上面２８ａと接触するＲｈ層を含む。ｐ側コンタクト電極３０のＲｈ層は、例えば、蒸着法により１００℃以下の温度で形成される。蒸着法によりＲｈ層を形成することにより、スパッタリング法を用いる場合に比べて、ｐ型半導体層２８の上面２８ａに対するダメージを抑制でき、ｐ側コンタクト電極３０のコンタクト抵抗を向上できる。 Next, as shown in FIG. 3, a p-side contact electrode 30 is formed on the upper surface 28a of the p-type semiconductor layer 28 using, for example, a known lithography technique. P-side contact electrode 30 includes an Rh layer in contact with upper surface 28a of p-type semiconductor layer 28. The Rh layer of the p-side contact electrode 30 is formed at a temperature of 100° C. or lower by, for example, a vapor deposition method. By forming the Rh layer by the vapor deposition method, damage to the upper surface 28a of the p-type semiconductor layer 28 can be suppressed and the contact resistance of the p-side contact electrode 30 can be improved compared to the case where the sputtering method is used.

ｐ側コンタクト電極３０の形成後、ｐ側コンタクト電極３０をアニールする。ｐ側コンタクト電極３０は、例えば、ＲＴＡ（Rapid Thermal Annealing）法を用いて、５００℃以上６５０℃以下の温度にてアニールされる。ｐ側コンタクト電極３０のアニール処理により、ｐ側コンタクト電極３０のコンタクト抵抗が低下する。ｐ側コンタクト電極３０のアニール処理により、ｐ側コンタクト電極３０の膜密度が上がり、ｐ側コンタクト電極３０の反射率が向上する。アニール処理後におけるｐ側コンタクト電極３０のＲｈ層の波長２８０ｎｍに対する反射率は、６５％以上であり、例えば６７％である。 After forming the p-side contact electrode 30, the p-side contact electrode 30 is annealed. The p-side contact electrode 30 is annealed at a temperature of 500° C. or higher and 650° C. or lower using, for example, an RTA (Rapid Thermal Annealing) method. By annealing the p-side contact electrode 30, the contact resistance of the p-side contact electrode 30 is reduced. By annealing the p-side contact electrode 30, the film density of the p-side contact electrode 30 is increased, and the reflectance of the p-side contact electrode 30 is improved. The reflectance of the Rh layer of the p-side contact electrode 30 after the annealing treatment at a wavelength of 280 nm is 65% or more, for example, 67%.

つづいて、例えば公知のリソグラフィ技術を用いて、ｐ側コンタクト電極３０の全体を被覆するようにｐ側被覆電極層３２を形成する。ｐ側被覆電極層３２は、ｐ側コンタクト電極３０の上面３０ａおよび側面３０ｂと接触し、順に積層されるＴｉ層、Ｒｈ層およびＴｉＮ層を含む。ｐ側被覆電極層３２は、スパッタリング法により形成できる。 Subsequently, the p-side covering electrode layer 32 is formed to cover the entire p-side contact electrode 30 using, for example, a known lithography technique. The p-side covered electrode layer 32 is in contact with the top surface 30a and side surface 30b of the p-side contact electrode 30, and includes a Ti layer, a Rh layer, and a TiN layer stacked in this order. The p-side covered electrode layer 32 can be formed by a sputtering method.

次に、図４に示すように、素子上部の全体を被覆するように第１保護層３４を形成する。第１保護層３４は、例えばＳｉＯ２から構成され、プラズマ励起化学気相成長（ＰＥＣＶＤ；Plasma Enhanced Chemical Vapor Deposition）法により形成できる。第１保護層３４は、ｎ型半導体層２４の第２上面２４ｂを被覆し、活性層２６の側面２６ｂを被覆し、ｐ型半導体層２８の上面２８ａおよび側面２８ｂを被覆し、ｐ側被覆電極層３２の上面３２ａおよび側面３２ｂを被覆する。 Next, as shown in FIG. 4, a first protective layer 34 is formed to cover the entire upper part of the element. The first protective layer 34 is made of, for example, SiO 2 and can be formed by plasma enhanced chemical vapor deposition (PECVD). The first protective layer 34 covers the second upper surface 24b of the n-type semiconductor layer 24, the side surface 26b of the active layer 26, the upper surface 28a and the side surface 28b of the p-type semiconductor layer 28, and the p-side covered electrode. The top surface 32a and side surfaces 32b of layer 32 are coated.

次に、図５に示すように、例えば公知のリソグラフィ技術を用いて、第１保護層３４の上にマスク８２を形成する。マスク８２は、第１ｎ側開口３４ｎの形成範囲Ｗ１ｎと、第１ｐ側開口３４ｐの形成範囲Ｗ１ｐと、第１外周開口３４ｅの形成範囲Ｗ１ｅとを除いて形成される。マスク８２を形成した状態において、マスク８２と重ならない領域にある第１保護層３４をドライエッチングにより除去する。ｎ型半導体層２４の第２上面２４ｂの外周領域において第１保護層３４を除去することにより、ｎ型半導体層２４の第２上面２４ｂが露出する第１外周開口３４ｅが形成される。また、ｎ型半導体層２４の第２上面２４ｂの外周領域よりも内側において第１保護層３４を除去することにより、ｎ型半導体層２４の第２上面２４ｂが露出する第１ｎ側開口３４ｎが形成される。さらに、ｐ側被覆電極層３２上の第１保護層３４を除去することにより、ｐ側被覆電極層３２の上面３２ａが露出する第１ｐ側開口３４ｐが形成される。これにより、第１ｎ側開口３４ｎを規定する第１保護層３４の内周面３４ｂが形成され、第１保護層３４の外周を規定する外周面３４ｃが形成され、第１ｐ側開口３４ｐを規定する第１保護層３４の内周面３４ｄが形成される。その後、マスク８２が除去される。なお、第１ｎ側開口３４ｎ、第１ｐ側開口３４ｐおよび第１外周開口３４ｅは、同時に形成されなくてもよく、別々のマスクを用いて個別に形成されてもよい。 Next, as shown in FIG. 5, a mask 82 is formed on the first protective layer 34 using, for example, a known lithography technique. The mask 82 is formed excluding the formation range W1n of the first n-side opening 34n, the formation range W1p of the first p-side opening 34p, and the formation range W1e of the first outer peripheral opening 34e. With the mask 82 formed, the first protective layer 34 in areas that do not overlap with the mask 82 is removed by dry etching. By removing the first protective layer 34 in the outer peripheral region of the second upper surface 24b of the n-type semiconductor layer 24, a first outer peripheral opening 34e in which the second upper surface 24b of the n-type semiconductor layer 24 is exposed is formed. Furthermore, by removing the first protective layer 34 inside the outer peripheral region of the second upper surface 24b of the n-type semiconductor layer 24, a first n-side opening 34n is formed in which the second upper surface 24b of the n-type semiconductor layer 24 is exposed. be done. Furthermore, by removing the first protective layer 34 on the p-side covered electrode layer 32, a first p-side opening 34p is formed in which the upper surface 32a of the p-side covered electrode layer 32 is exposed. As a result, the inner peripheral surface 34b of the first protective layer 34 that defines the first n-side opening 34n is formed, the outer peripheral surface 34c that defines the outer periphery of the first protective layer 34 is formed, and the first p-side opening 34p is defined. An inner peripheral surface 34d of the first protective layer 34 is formed. Mask 82 is then removed. Note that the first n-side opening 34n, the first p-side opening 34p, and the first outer peripheral opening 34e do not have to be formed at the same time, and may be formed individually using separate masks.

次に、図６に示すように、素子上部の全体を被覆するように第２保護層３６を形成する。第２保護層３６は、例えばＡｌ２Ｏ３から構成され、原子堆積（ＡＬＤ；Atomic Layer Deposition）法により形成できる。第２保護層３６は、第１保護層３４の全体を被覆し、ｎ型半導体層２４の第２上面２４ｂを被覆する。第２保護層３６は、第１ｎ側開口３４ｎにおいて、ｎ型半導体層２４の第２上面２４ｂを被覆し、第１保護層３４の内周面３４ｂを被覆する。第２保護層３６は、第１外周開口３４ｅにおいて、ｎ型半導体層２４の第２上面２４ｂを被覆し、第１保護層３４の外周面３４ｃを被覆する。第２保護層３６は、第１ｐ側開口３４ｐにおいて、ｐ側被覆電極層３２の上面３２ａを被覆し、第１保護層３４の内周面３４ｄを被覆する。 Next, as shown in FIG. 6, a second protective layer 36 is formed to cover the entire upper part of the element. The second protective layer 36 is made of, for example, Al 2 O 3 and can be formed by an atomic layer deposition (ALD) method. The second protective layer 36 covers the entire first protective layer 34 and covers the second upper surface 24b of the n-type semiconductor layer 24. The second protective layer 36 covers the second upper surface 24b of the n-type semiconductor layer 24 and the inner peripheral surface 34b of the first protective layer 34 in the first n-side opening 34n. The second protective layer 36 covers the second upper surface 24b of the n-type semiconductor layer 24 and covers the outer peripheral surface 34c of the first protective layer 34 in the first outer peripheral opening 34e. The second protective layer 36 covers the upper surface 32a of the p-side covered electrode layer 32 and the inner peripheral surface 34d of the first protective layer 34 in the first p-side opening 34p.

次に、図７に示すように、例えば公知のリソグラフィ技術を用いて、第２保護層３６の上にマスク８４を形成する。マスク８４は、第２ｎ側開口３６ｎの形成範囲Ｗ２ｎおよび第２ｐ側開口３６ｐの形成範囲Ｗ２ｐを除いて形成される。マスク８４を形成した状態において、マスク８４と重ならない領域にある第２保護層３６をドライエッチングにより除去する。第２保護層３６を部分的に除去することにより、ｎ型半導体層２４の第２上面２４ｂが露出する第２ｎ側開口３６ｎと、ｐ側被覆電極層３２の上面３２ａが露出する第２ｐ側開口３６ｐとが形成される。第２ｎ側開口３６ｎおよび第２ｐ側開口３６ｐは、同時に形成されなくてもよく、別々のマスクを用いて個別に形成されてもよい。その後、マスク８４が除去される。 Next, as shown in FIG. 7, a mask 84 is formed on the second protective layer 36 using, for example, a known lithography technique. The mask 84 is formed except for the formation range W2n of the second n-side opening 36n and the formation range W2p of the second p-side opening 36p. With the mask 84 formed, the second protective layer 36 in areas that do not overlap with the mask 84 is removed by dry etching. By partially removing the second protective layer 36, a second n-side opening 36n in which the second upper surface 24b of the n-type semiconductor layer 24 is exposed and a second p-side opening in which the upper surface 32a of the p-side covered electrode layer 32 is exposed. 36p is formed. The second n-side opening 36n and the second p-side opening 36p do not need to be formed at the same time, and may be formed separately using separate masks. Mask 84 is then removed.

次に、図８に示すように、例えば公知のリソグラフィ技術を用いて、ｎ側コンタクト電極３８を形成する。ｎ側コンタクト電極３８は、第２ｎ側開口３６ｎにおいてｎ型半導体層２４の第２上面２４ｂに接触し、第２ｎ側開口３６ｎの外側において第２保護層３６の上に重なる。ｎ側コンタクト電極３８の形成範囲は、第２ｎ側開口３６ｎの形成範囲Ｗ２ｎより大きい。ｎ側コンタクト電極３８の形成範囲は、第１ｎ側開口３４ｎの形成範囲Ｗ１ｎより大きくてもよい。ｎ側コンタクト電極３８は、順に積層される第１Ｔｉ層、Ａｌ層、第２Ｔｉ層およびＴｉＮ層を含む。ｎ側コンタクト電極３８を構成する第１Ｔｉ層、Ａｌ層、第２Ｔｉ層およびＴｉＮ層は、スパッタリング法により形成できる。 Next, as shown in FIG. 8, an n-side contact electrode 38 is formed using, for example, a known lithography technique. The n-side contact electrode 38 contacts the second upper surface 24b of the n-type semiconductor layer 24 at the second n-side opening 36n, and overlaps the second protective layer 36 outside the second n-side opening 36n. The formation range of the n-side contact electrode 38 is larger than the formation range W2n of the second n-side opening 36n. The formation range of the n-side contact electrode 38 may be larger than the formation range W1n of the first n-side opening 34n. The n-side contact electrode 38 includes a first Ti layer, an Al layer, a second Ti layer, and a TiN layer stacked in this order. The first Ti layer, Al layer, second Ti layer, and TiN layer that constitute the n-side contact electrode 38 can be formed by a sputtering method.

ｎ側コンタクト電極３８の形成後、ｎ側コンタクト電極３８をアニールする。ｎ側コンタクト電極３８は、例えば、ＲＴＡ法を用いて、５００℃以上６５０℃以下の温度にてアニールされる。ｎ側コンタクト電極３８のアニール処理により、ｎ側コンタクト電極３８のｎ型半導体層２４に対するコンタクト抵抗が低下する。 After forming the n-side contact electrode 38, the n-side contact electrode 38 is annealed. The n-side contact electrode 38 is annealed at a temperature of 500° C. or higher and 650° C. or lower using, for example, the RTA method. By annealing the n-side contact electrode 38, the contact resistance of the n-side contact electrode 38 with respect to the n-type semiconductor layer 24 is reduced.

次に、図９に示すように、例えば公知のリソグラフィ技術を用いて、ｎ側電流拡散層４０およびｐ側電流拡散層４２を形成する。ｎ側電流拡散層４０は、ｎ側コンタクト電極３８の上面および側面を被覆するように形成される。ｎ側電流拡散層４０は、第２ｎ側開口３６ｎの外側において第２保護層３６に接触する。ｎ側電流拡散層４０の形成範囲は、第２ｎ側開口３６ｎの形成範囲Ｗ２ｎよりも大きい。ｎ側電流拡散層４０の形成範囲は、第１ｎ側開口３４ｎの形成範囲Ｗ１ｎより大きくてもよい。ｐ側電流拡散層４２は、第２ｐ側開口３６ｐの内側において、ｐ側被覆電極層３２の上面３２ａと接触する。ｐ側電流拡散層４２は、第２ｐ側開口３６ｐの外側において、第２保護層３６に接触する。ｐ側電流拡散層４２は、第２ｐ側開口３６ｐを塞ぐように形成される。ｐ側電流拡散層４２の形成範囲は、第２ｐ側開口３６ｐの形成範囲Ｗ２ｐより大きい。ｐ側電流拡散層４２の形成範囲は、第１ｐ側開口３４ｐの形成範囲Ｗ１ｐより大きくてもよい。ｎ側電流拡散層４０およびｐ側電流拡散層４２は、例えば、順に積層されるＴｉ層、第１ＴｉＮ層、Ｔｉ層、Ｒｈ層、第２ＴｉＮ層、Ｔｉ層およびＡｕ層を含む。ｎ側電流拡散層４０およびｐ側電流拡散層４２は、スパッタリング法を用いて１００℃以下の温度で形成できる。ｎ側電流拡散層４０およびｐ側電流拡散層４２は、同時に形成できるが、別々に形成されてもよい。 Next, as shown in FIG. 9, an n-side current diffusion layer 40 and a p-side current diffusion layer 42 are formed using, for example, a known lithography technique. The n-side current diffusion layer 40 is formed to cover the top and side surfaces of the n-side contact electrode 38. The n-side current diffusion layer 40 contacts the second protective layer 36 outside the second n-side opening 36n. The formation range of the n-side current diffusion layer 40 is larger than the formation range W2n of the second n-side opening 36n. The formation range of the n-side current diffusion layer 40 may be larger than the formation range W1n of the first n-side opening 34n. The p-side current diffusion layer 42 contacts the upper surface 32a of the p-side covered electrode layer 32 inside the second p-side opening 36p. The p-side current diffusion layer 42 contacts the second protective layer 36 outside the second p-side opening 36p. The p-side current diffusion layer 42 is formed to close the second p-side opening 36p. The formation range of the p-side current diffusion layer 42 is larger than the formation range W2p of the second p-side opening 36p. The formation range of the p-side current diffusion layer 42 may be larger than the formation range W1p of the first p-side opening 34p. The n-side current diffusion layer 40 and the p-side current diffusion layer 42 include, for example, a Ti layer, a first TiN layer, a Ti layer, a Rh layer, a second TiN layer, a Ti layer, and an Au layer, which are stacked in this order. The n-side current diffusion layer 40 and the p-side current diffusion layer 42 can be formed at a temperature of 100° C. or lower using a sputtering method. The n-side current diffusion layer 40 and the p-side current diffusion layer 42 can be formed simultaneously, but may be formed separately.

次に、図１０に示すように、例えば公知のリソグラフィ技術を用いて、第２保護層３６、ｎ側電流拡散層４０およびｐ側電流拡散層４２の上にマスク８６を形成する。マスク８６を形成した状態において、マスク８６と重ならない外周領域にあるｎ型半導体層２４および第２保護層３６をドライエッチングなどにより除去し、ベース層２２の上面２２ａを露出させる。このエッチング工程により、ｎ型半導体層２４の側面２４ｃおよび第２保護層３６の外周面３６ｃが形成される。第２保護層３６の外周面３６ｃは、第１保護層３４の外周面３４ｃよりも外側に位置するように形成される。そのため、第１保護層３４の外周面３４ｃは、第２保護層３６によって被覆されたままである。その後、マスク８６が除去される。 Next, as shown in FIG. 10, a mask 86 is formed on the second protective layer 36, the n-side current diffusion layer 40, and the p-side current diffusion layer 42 using, for example, a known lithography technique. With the mask 86 formed, the n-type semiconductor layer 24 and the second protective layer 36 in the outer peripheral region that do not overlap with the mask 86 are removed by dry etching or the like to expose the upper surface 22a of the base layer 22. Through this etching step, the side surface 24c of the n-type semiconductor layer 24 and the outer peripheral surface 36c of the second protective layer 36 are formed. The outer circumferential surface 36c of the second protective layer 36 is formed to be located outside the outer circumferential surface 34c of the first protective layer 34. Therefore, the outer peripheral surface 34c of the first protective layer 34 remains covered with the second protective layer 36. Mask 86 is then removed.

次に、図１１に示すように、素子上部の全体を被覆するように第３保護層４４を形成する。第３保護層４４は、ＳｉＯ２から構成されることができ、ＰＥＣＶＤ法を用いて形成できる。第３保護層４４は、ベース層２２の上面２２ａと、ｎ型半導体層２４の側面２４ｃと、第２保護層３６と、ｎ側電流拡散層４０と、ｐ側電流拡散層４２とに接触し、これらを被覆するように形成される。第３保護層４４は、第２保護層３６の外周面３６ｃと接触し、これを被覆する。第３保護層４４は、第１保護層３４とは接触しない。 Next, as shown in FIG. 11, a third protective layer 44 is formed to cover the entire upper part of the element. The third protective layer 44 can be made of SiO 2 and can be formed using the PECVD method. The third protective layer 44 is in contact with the upper surface 22a of the base layer 22, the side surface 24c of the n-type semiconductor layer 24, the second protective layer 36, the n-side current diffusion layer 40, and the p-side current diffusion layer 42. , is formed to cover these. The third protective layer 44 contacts and covers the outer peripheral surface 36c of the second protective layer 36. The third protective layer 44 does not contact the first protective layer 34 .

次に、図１２に示すように、例えば公知のリソグラフィ技術を用いて、第３保護層４４の上にマスク８８を形成する。マスク８８は、第３ｐ側開口４４ｐの形成範囲Ｗ３ｐと、第３ｎ側開口４４ｎの形成範囲Ｗ３ｎと、ベース層２２の上面２２ａを露出させるための外周範囲Ｗ３ｅとを除いて形成される。マスク８８を形成した状態において、マスク８８と重ならない領域にある第３保護層４４をドライエッチングなどにより除去する。ｐ側電流拡散層４２上の第３保護層４４を除去することにより、ｐ側電流拡散層４２の上面４２ａが露出する第３ｐ側開口４４ｐが形成される。ｎ側電流拡散層４０上の第３保護層４４を除去することにより、ｎ側電流拡散層４０の上面４０ａが露出する第３ｎ側開口４４ｎが形成される。また、外周範囲Ｗ３ｅにある第３保護層４４を除去することにより、ベース層２２の上面２２ａが露出し、第３保護層４４の外周を規定する外周面４４ｅが形成される。その後、マスク８８が除去される。 Next, as shown in FIG. 12, a mask 88 is formed on the third protective layer 44 using, for example, a known lithography technique. The mask 88 is formed excluding the formation range W3p of the third p-side opening 44p, the formation range W3n of the third n-side opening 44n, and the outer peripheral range W3e for exposing the upper surface 22a of the base layer 22. With the mask 88 formed, the third protective layer 44 in the region that does not overlap with the mask 88 is removed by dry etching or the like. By removing the third protective layer 44 on the p-side current diffusion layer 42, a third p-side opening 44p is formed in which the upper surface 42a of the p-side current diffusion layer 42 is exposed. By removing the third protective layer 44 on the n-side current diffusion layer 40, a third n-side opening 44n is formed in which the upper surface 40a of the n-side current diffusion layer 40 is exposed. Further, by removing the third protective layer 44 in the outer circumferential range W3e, the upper surface 22a of the base layer 22 is exposed, and an outer circumferential surface 44e that defines the outer circumference of the third protective layer 44 is formed. Mask 88 is then removed.

次に、図１３に示すように、素子上部の全体を被覆するように第４保護層４６を形成する。第４保護層４６は、ＳｉＮから構成されることができ、ＰＥＣＶＤ法を用いて形成できる。第４保護層４６は、ベース層２２の上面２２ａと、第３保護層４４の上面４４ａおよび側面４４ｂと接触し、これらを被覆する。第４保護層４６は、第３ｐ側開口４４ｐにおいて、第３ｐ側開口４４ｐを規定する第３保護層４４の内周面４４ｃと接触し、ｐ側電流拡散層４２の上面４２ａと接触し、これらを被覆する。第４保護層４６は、第３ｎ側開口４４ｎにおいて、第３ｎ側開口４４ｎを規定する第３保護層４４の内周面４４ｄと接触し、ｎ側電流拡散層４０の上面４０ａと接触し、これらを被覆する。第４保護層４６は、第３保護層４４の外周面４４ｅと接触し、これを被覆する。 Next, as shown in FIG. 13, a fourth protective layer 46 is formed to cover the entire upper part of the element. The fourth protective layer 46 can be made of SiN and can be formed using the PECVD method. The fourth protective layer 46 contacts and covers the upper surface 22a of the base layer 22, and the upper surface 44a and side surface 44b of the third protective layer 44. The fourth protective layer 46 contacts, at the third p-side opening 44p, an inner circumferential surface 44c of the third protective layer 44 that defines the third p-side opening 44p, contacts the upper surface 42a of the p-side current diffusion layer 42, and Cover. The fourth protective layer 46 contacts, at the third n-side opening 44n, an inner circumferential surface 44d of the third protective layer 44 that defines the third n-side opening 44n, and contacts the upper surface 40a of the n-side current diffusion layer 40. Cover. The fourth protective layer 46 contacts and covers the outer peripheral surface 44e of the third protective layer 44.

次に、図１４に示すように、例えば公知のリソグラフィ技術を用いて、第４保護層４６の上にマスク９０を形成する。マスク９０は、第４ｐ側開口４６ｐの形成範囲Ｗ４ｐと、第４ｎ側開口４６ｎの形成範囲Ｗ４ｎと、ベース層２２の上面２２ａを露出させる外周範囲Ｗ４ｅとを除いて形成される。マスク９０を形成した状態において、マスク９０と重ならない領域にある第４保護層４６をドライエッチングなどにより除去する。ｐ側電流拡散層４２上の第４保護層４６を除去することにより、ｐ側電流拡散層４２の上面４２ａが露出する第４ｐ側開口４６ｐが形成される。ｎ側電流拡散層４０上の第４保護層４６を除去することにより、ｎ側電流拡散層４０の上面４０ａが露出する第４ｎ側開口４６ｎが形成される。また、外周範囲Ｗ２ｅにある第４保護層４６を除去することにより、ベース層２２の上面２２ａが露出する。外周範囲Ｗ２ｅは、基板２０およびベース層２２を切断して素子を個片化するための素子分離領域となる。第４保護層４６が除去される外周範囲Ｗ２ｅは、第３保護層４４の外周面４４ｅよりも外側に位置する。そのため、第３保護層４４の外周面４４ｅは、第４保護層４６によって被覆されたままである。その後、マスク９０が除去される。 Next, as shown in FIG. 14, a mask 90 is formed on the fourth protective layer 46 using, for example, a known lithography technique. The mask 90 is formed excluding the formation range W4p of the fourth p-side opening 46p, the formation range W4n of the fourth n-side opening 46n, and the outer peripheral range W4e exposing the upper surface 22a of the base layer 22. With the mask 90 formed, the fourth protective layer 46 in the region that does not overlap with the mask 90 is removed by dry etching or the like. By removing the fourth protective layer 46 on the p-side current diffusion layer 42, a fourth p-side opening 46p is formed in which the upper surface 42a of the p-side current diffusion layer 42 is exposed. By removing the fourth protective layer 46 on the n-side current diffusion layer 40, a fourth n-side opening 46n through which the upper surface 40a of the n-side current diffusion layer 40 is exposed is formed. Further, by removing the fourth protective layer 46 in the outer peripheral range W2e, the upper surface 22a of the base layer 22 is exposed. The outer peripheral range W2e becomes an element isolation region for cutting the substrate 20 and the base layer 22 to separate the elements into individual pieces. The outer peripheral range W2e from which the fourth protective layer 46 is removed is located outside the outer peripheral surface 44e of the third protective layer 44. Therefore, the outer peripheral surface 44e of the third protective layer 44 remains covered with the fourth protective layer 46. Mask 90 is then removed.

次に、図１に示すように、第４ｐ側開口４６ｐにおいてｐ側電流拡散層４２と接続するｐ側パッド電極４８を形成し、第４ｎ側開口４６ｎにおいてｎ側電流拡散層４０と接続するｎ側パッド電極５０を形成する。ｐ側パッド電極４８は、第４ｐ側開口４６ｐの外側において第４保護層４６の上に重なるように形成される。ｎ側パッド電極５０は、第４ｎ側開口４６ｎの外側において第４保護層４６の上に重なるように形成される。ｐ側パッド電極４８およびｎ側パッド電極５０は、同時に形成できるが、別々に形成されてもよい。 Next, as shown in FIG. 1, a p-side pad electrode 48 connected to the p-side current diffusion layer 42 is formed in the fourth p-side opening 46p, and an n-side pad electrode 48 connected to the n-side current diffusion layer 40 is formed in the fourth n-side opening 46n. A side pad electrode 50 is formed. The p-side pad electrode 48 is formed so as to overlap the fourth protective layer 46 outside the fourth p-side opening 46p. The n-side pad electrode 50 is formed so as to overlap the fourth protective layer 46 outside the fourth n-side opening 46n. The p-side pad electrode 48 and the n-side pad electrode 50 can be formed simultaneously, but may be formed separately.

以上の工程により、図１に示す半導体発光素子１０ができあがる。 Through the above steps, the semiconductor light emitting device 10 shown in FIG. 1 is completed.

本実施形態によれば、第１保護層３４および第２保護層３６を含む積層構造によって、ｎ型半導体層２４の第２上面２４ｂ、活性層２６およびｐ型半導体層２８を被覆できるため、ｎ型半導体層２４、活性層２６およびｐ型半導体層２８の封止性を高めることができる。第１ｎ側開口３４ｎにおいて第１保護層３４の内周面３４ｂを第２保護層３６で被覆し、第１ｐ側開口３４ｐにおいて第１保護層３４の内周面３４ｄを第２保護層３６で被覆することにより、封止性を向上できる。また、第１保護層３４の外周面３４ｃを第２保護層３６で被覆することにより、封止性を向上できる。 According to the present embodiment, the second upper surface 24b of the n-type semiconductor layer 24, the active layer 26, and the p-type semiconductor layer 28 can be covered by the stacked structure including the first protective layer 34 and the second protective layer 36. The sealing properties of the p-type semiconductor layer 24, the active layer 26, and the p-type semiconductor layer 28 can be improved. The inner circumferential surface 34b of the first protective layer 34 is covered with the second protective layer 36 in the first n-side opening 34n, and the inner circumferential surface 34d of the first protective layer 34 is covered with the second protective layer 36 in the first p-side opening 34p. By doing so, sealing performance can be improved. Further, by covering the outer circumferential surface 34c of the first protective layer 34 with the second protective layer 36, sealing performance can be improved.

本実施形態によれば、第１保護層３４が第３保護層４４と直接接触せず、第１保護層３４と第３保護層４４の間に第２保護層３６が挿入される構成を実現できる。そのため、第１保護層３４と第３保護層４４の材料が同じ場合に、第１保護層３４に形成されるピンホールが第３保護層４４に引き継がれることを防止でき、第３保護層４４による封止性を向上できる。 According to this embodiment, a configuration is realized in which the first protective layer 34 does not come into direct contact with the third protective layer 44 and the second protective layer 36 is inserted between the first protective layer 34 and the third protective layer 44. can. Therefore, when the first protective layer 34 and the third protective layer 44 are made of the same material, pinholes formed in the first protective layer 34 can be prevented from being inherited by the third protective layer 44, and the third protective layer 44 can be prevented from being inherited by the third protective layer 44. can improve sealing performance.

本実施形態によれば、第１保護層３４、第２保護層３６、第３保護層４４および第４保護層４６を含む４層構造によって、素子上部を被覆することにより、半導体発光素子１０の耐湿性を向上できる。特に、ＳｉＯ２から構成される第３保護層４４と、ＳｉＮから構成される第４保護層４６とを組み合わせることにより、半導体発光素子１０の耐湿性を向上できる。また、第３ｐ側開口４４ｐおよび第３ｎ側開口４４ｎを規定する第３保護層４４の内周面４４ｃ，４４ｄを第４保護層４６によって被覆することにより、半導体発光素子１０の耐湿性を向上できる。 According to this embodiment, the semiconductor light emitting device 10 is covered by a four-layer structure including the first protective layer 34, the second protective layer 36, the third protective layer 44, and the fourth protective layer 46. Moisture resistance can be improved. In particular, by combining the third protective layer 44 made of SiO 2 and the fourth protective layer 46 made of SiN, the moisture resistance of the semiconductor light emitting device 10 can be improved. Further, by covering the inner peripheral surfaces 44c and 44d of the third protective layer 44, which define the third p-side opening 44p and the third n-side opening 44n, with the fourth protective layer 46, the moisture resistance of the semiconductor light emitting device 10 can be improved. .

本実施形態によれば、第３保護層４４の側面４４ｂの全体および外周面４４ｅを第４保護層４６によって被覆することにより、半導体発光素子１０の耐湿性をさらに向上できる。言い換えれば、第４保護層４６がベース層２２と接触することにより、第３保護層４４の外周において第３保護層４４が第４保護層４６によって被覆されずに外部に露出することを防ぐことができる。 According to this embodiment, by covering the entire side surface 44b and outer peripheral surface 44e of the third protective layer 44 with the fourth protective layer 46, the moisture resistance of the semiconductor light emitting device 10 can be further improved. In other words, the fourth protective layer 46 comes into contact with the base layer 22, thereby preventing the third protective layer 44 from being exposed to the outside without being covered by the fourth protective layer 46 at the outer periphery of the third protective layer 44. I can do it.

本実施形態によれば、ｐ側パッド電極４８およびｎ側パッド電極５０のそれぞれは、第４保護層４６と接触し、第３保護層４４と接触しないため、第３保護層４４の上に第４保護層４６が重なる箇所にｐ側パッド電極４８およびｎ側パッド電極５０を形成できる。そのため、ｐ側パッド電極４８およびｎ側パッド電極５０の形成箇所における封止性を高め、半導体発光素子１０の耐湿性をさらに向上できる。 According to this embodiment, each of the p-side pad electrode 48 and the n-side pad electrode 50 contacts the fourth protective layer 46 and does not contact the third protective layer 44; A p-side pad electrode 48 and an n-side pad electrode 50 can be formed at the location where the four protective layers 46 overlap. Therefore, the sealing performance at the formation locations of the p-side pad electrode 48 and the n-side pad electrode 50 can be improved, and the moisture resistance of the semiconductor light emitting device 10 can be further improved.

本実施形態に係る半導体発光素子１０は、耐湿性に優れるため、パッケージ内に封止することなく使用できる。半導体発光素子１０は、第４保護層４６が外部環境に露出した状態のまま通電使用でき、例えば、チップオンサブマウント（ＣｏＳ；Chip on Submount）の形態で使用できる。 The semiconductor light emitting device 10 according to this embodiment has excellent moisture resistance, so it can be used without being sealed in a package. The semiconductor light emitting device 10 can be used while being energized with the fourth protective layer 46 exposed to the external environment, and can be used, for example, in the form of a chip on submount (CoS).

以上、本発明を実施形態にもとづいて説明した。本発明は上述の実施形態に限定されず、種々の設計変更が可能であり、様々な変形例が可能であること、またそうした変形例も本発明の範囲にあることは、当業者に理解されるところである。 The present invention has been described above based on the embodiments. It will be understood by those skilled in the art that the present invention is not limited to the embodiments described above, and that various design changes and modifications are possible, and that such modifications are also within the scope of the present invention. It is a place where

以下、本発明のいくつかの態様について説明する。 Some aspects of the present invention will be described below.

本発明の第１の態様は、アンドープのＡｌＮ層およびＡｌＧａＮ層の少なくとも一方を含むベース層と、前記ベース層上に設けられ、ｎ型ＡｌＧａＮ系半導体材料から構成され、第１上面および第２上面を有するｎ型半導体層と、前記ｎ型半導体層の前記第１上面に設けられ、ＡｌＧａＮ系半導体材料から構成される活性層と、前記活性層上に設けられるｐ型半導体層と、前記ｐ型半導体層の上面と接触するＲｈ層を含むｐ側コンタクト電極と、前記ｐ側コンタクト電極の上面および側面と接触し、順に積層されるＴｉ層、Ｒｈ層およびＴｉＮ層を含むｐ側被覆電極層と、前記ｐ側被覆電極層上に設けられる第１ｐ側開口を有し、前記ｎ型半導体層の前記第２上面上に設けられる第１ｎ側開口を有し、前記第１ｐ側開口とは異なる箇所において前記ｐ側被覆電極層を被覆し、前記第１ｎ側開口とは異なる箇所において前記ｎ型半導体層の前記第２上面を被覆し、前記活性層および前記ｐ型半導体層と接触し、ＳｉＯ２から構成される第１保護層と、前記ｐ側被覆電極層上に設けられる第２ｐ側開口を有し、前記ｎ型半導体層の前記第２上面上に設けられる第２ｎ側開口を有し、前記第２ｐ側開口の形成範囲が前記第１ｐ側開口の形成範囲よりも小さく、前記第２ｎ側開口の形成範囲が前記第１ｎ側開口の形成範囲よりも小さく、前記第２ｐ側開口および前記第２ｎ側開口とは異なる箇所において前記第１保護層を被覆し、Ａｌ２Ｏ３から構成される第２保護層と、前記第２ｎ側開口において前記ｎ型半導体層の前記第２上面と接触するｎ側コンタクト電極と、前記ｎ側コンタクト電極の上面および側面を被覆し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｎ側電流拡散層と、前記第１ｐ側開口において前記ｐ側被覆電極層と接触し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｐ側電流拡散層と、を備える半導体発光素子である。第１の態様によれば、第１保護層および第２保護層の積層構造によって、ｎ型半導体層の第２上面、活性層およびｐ型半導体層を被覆できるため、封止性を向上できる。 A first aspect of the present invention includes a base layer including at least one of an undoped AlN layer and an AlGaN layer, and a first upper surface and a second upper surface. an active layer provided on the first upper surface of the n-type semiconductor layer and made of an AlGaN-based semiconductor material; a p-type semiconductor layer provided on the active layer; a p-side contact electrode including an Rh layer that contacts the top surface of the semiconductor layer; a p-side covering electrode layer that contacts the top and side surfaces of the p-side contact electrode and includes a Ti layer, a Rh layer, and a TiN layer stacked in this order; , a first p-side opening provided on the p-side covered electrode layer, a first n-side opening provided on the second upper surface of the n-type semiconductor layer, and a location different from the first p-side opening; to cover the p-side covered electrode layer, to cover the second upper surface of the n-type semiconductor layer at a location different from the first n-side opening, and to be in contact with the active layer and the p-type semiconductor layer ; and a second p-side opening provided on the p-side covered electrode layer, and a second n-side opening provided on the second upper surface of the n-type semiconductor layer, The formation range of the second p-side opening is smaller than the formation range of the first p-side opening, the formation range of the second n-side opening is smaller than the formation range of the first n-side opening, and the second p-side opening and the first A second protective layer that covers the first protective layer and is made of Al 2 O 3 at a location different from the 2n-side opening contacts the second upper surface of the n-type semiconductor layer at the second n-side opening. an n-side contact electrode, an n-side current diffusion layer that covers the upper surface and side surfaces of the n-side contact electrode and includes a TiN layer, a metal layer, and a TiN layer that are stacked in this order; and the p-side coating in the first p-side opening. This is a semiconductor light emitting device including a p-side current diffusion layer including a TiN layer, a metal layer, and a TiN layer, which are in contact with an electrode layer and are laminated in this order. According to the first aspect, the second upper surface of the n-type semiconductor layer, the active layer, and the p-type semiconductor layer can be covered by the stacked structure of the first protective layer and the second protective layer, so that sealing performance can be improved.

本発明の第２の態様は、前記第２保護層は、前記第１ｎ側開口を規定する前記第１保護層の内周面を被覆し、前記第１ｎ側開口の内側において前記ｎ型半導体層の前記第２上面と接触し、前記第２保護層は、前記第１ｐ側開口を規定する前記第１保護層の内周面を被覆し、前記第１ｐ側開口の内側において前記ｐ側被覆電極層の上面と接触する、第１の態様に記載の半導体発光素子である。第２の態様によれば、第１ｎ側開口および第１ｐ側開口において第１保護層の内周面を第２保護層によって被覆できるため、封止性をさらに向上できる。 In a second aspect of the present invention, the second protective layer covers an inner circumferential surface of the first protective layer defining the first n-side opening, and the n-type semiconductor layer is disposed inside the first n-side opening. The second protective layer is in contact with the second upper surface of the first protective layer, and the second protective layer covers an inner circumferential surface of the first protective layer that defines the first p-side opening, and the second protective layer covers the inner circumferential surface of the first protective layer that defines the first p-side opening, and the second protective layer covers the inner peripheral surface of the first protective layer that defines the first p-side opening. A semiconductor light emitting device according to the first aspect, in contact with the top surface of the layer. According to the second aspect, since the inner circumferential surface of the first protective layer can be covered with the second protective layer in the first n-side opening and the first p-side opening, the sealing performance can be further improved.

本発明の第３の態様は、前記第２保護層は、前記第１保護層の外周面を被覆し、前記第１保護層の外側において前記ｎ型半導体層の前記第２上面と接触する、第１または第２の態様に記載の半導体発光素子である。第３の態様によれば、第１保護層の外周面を第２保護層で被覆できるため、封止性をさらに向上できる。 A third aspect of the present invention is that the second protective layer covers an outer circumferential surface of the first protective layer and contacts the second upper surface of the n-type semiconductor layer on the outside of the first protective layer. A semiconductor light emitting device according to the first or second aspect. According to the third aspect, since the outer peripheral surface of the first protective layer can be covered with the second protective layer, the sealing performance can be further improved.

本発明の第４の態様は、前記ｐ側電流拡散層上に設けられる第３ｐ側開口と、前記ｎ側電流拡散層上に設けられる第３ｎ側開口とを有し、前記第３ｐ側開口および前記第３ｎ側開口とは異なる箇所において、前記第２保護層、前記ｐ側電流拡散層および前記ｎ側電流拡散層を被覆し、ＳｉＯ２から構成される第３保護層と、前記第３ｐ側開口において前記ｐ側電流拡散層と接続するｐ側パッド電極と、前記第３ｎ側開口において前記ｎ側電流拡散層と接続するｎ側パッド電極と、をさらに備える、第１から第３のいずれか一つの態様に記載の半導体発光素子である。第４の態様によれば、第３保護層をさらに設けることにより、封止性をさらに向上できる。 A fourth aspect of the present invention includes a third p-side opening provided on the p-side current diffusion layer and a third n-side opening provided on the n-side current diffusion layer, and the third p-side opening and At a location different from the third n-side opening, a third protective layer made of SiO 2 and covering the second protective layer, the p-side current diffusion layer, and the n-side current diffusion layer, and the third p-side Any one of the first to the third, further comprising: a p-side pad electrode connected to the p-side current diffusion layer at the opening; and an n-side pad electrode connected to the n-side current diffusion layer at the third n-side opening. A semiconductor light emitting device according to one embodiment. According to the fourth aspect, sealing performance can be further improved by further providing the third protective layer.

本発明の第５の態様は、前記第３保護層は、前記第２保護層の外周面を被覆し、前記第２保護層の外側において前記ベース層の上面と接触する、第４の態様に記載の半導体発光素子である。第５の態様によれば、第２保護層の外周面を第３保護層で被覆できるため、封止性をさらに向上できる。 A fifth aspect of the present invention is according to the fourth aspect, wherein the third protective layer covers the outer peripheral surface of the second protective layer and contacts the upper surface of the base layer on the outside of the second protective layer. This is the semiconductor light emitting device described. According to the fifth aspect, since the outer peripheral surface of the second protective layer can be covered with the third protective layer, the sealing performance can be further improved.

本発明の第６の態様は、前記ｐ側電流拡散層上において前記第３ｐ側開口の内側に設けられる第４ｐ側開口と、前記ｎ側電流拡散層上において前記第３ｎ側開口の内側に設けられる第４ｎ側開口とを有し、前記第４ｐ側開口および前記第４ｎ側開口とは異なる箇所において、前記第３保護層、前記ｐ側電流拡散層および前記ｎ側電流拡散層を被覆し、ＳｉＮから構成される第４保護層をさらに備え、前記ｐ側パッド電極は、前記第４ｐ側開口において前記ｐ側電流拡散層と接続し、前記ｎ側パッド電極は、前記第４ｎ側開口において前記ｎ側電流拡散層と接続し、前記第４保護層は、前記第３保護層の外周面を被覆し、前記第３保護層の外側において前記ベース層の上面と接触する、第４または第５の態様に記載の半導体発光素子である。第６の態様によれば、第４保護層をさらに設けることにより、封止性をさらに向上できる。また、第３保護層の外周面を第４保護層で被覆できるため、封止性をさらに向上できる。 A sixth aspect of the present invention provides a fourth p-side opening provided on the p-side current diffusion layer inside the third p-side opening, and a fourth p-side opening provided on the n-side current diffusion layer inside the third n-side opening. a fourth n-side opening, and covering the third protective layer, the p-side current diffusion layer, and the n-side current diffusion layer at a location different from the fourth p-side opening and the fourth n-side opening, The p-side pad electrode is connected to the p-side current diffusion layer at the fourth p-side opening, and the n-side pad electrode is connected to the p-side current diffusion layer at the fourth n-side opening. The fourth or fifth protective layer is connected to the n-side current spreading layer, covers the outer peripheral surface of the third protective layer, and is in contact with the upper surface of the base layer outside the third protective layer. The semiconductor light emitting device according to the embodiment. According to the sixth aspect, sealing performance can be further improved by further providing the fourth protective layer. Moreover, since the outer peripheral surface of the third protective layer can be covered with the fourth protective layer, sealing performance can be further improved.

本発明の第７の態様は、アンドープのＡｌＮ層およびＡｌＧａＮ層の少なくとも一方を含むベース層上にｎ型ＡｌＧａＮ系半導体材料から構成されるｎ型半導体層を形成する工程と、前記ｎ型半導体層上に、ＡｌＧａＮ系半導体材料から構成される活性層を形成する工程と、前記活性層上にｐ型半導体層を形成する工程と、前記ｐ型半導体層および前記活性層のそれぞれの一部を除去し、前記ｎ型半導体層の上面を露出させる工程と、前記ｐ型半導体層の上面と接触するＲｈ層を含むｐ側コンタクト電極を形成する工程と、前記ｐ側コンタクト電極の上面および側面と接触し、順に積層されるＴｉ層、Ｒｈ層およびＴｉＮ層を含むｐ側被覆電極層を形成する工程と、前記ｐ側被覆電極層を被覆し、前記ｎ型半導体層の前記上面を被覆し、前記活性層および前記ｐ型半導体層と接触し、ＳｉＯ２から構成される第１保護層を形成する工程と、前記ｎ型半導体層の前記上面上の前記第１保護層を除去し、前記ｎ型半導体層が露出する第１ｎ側開口を形成する工程と、前記ｐ側被覆電極層上の前記第１保護層を除去し、前記ｐ側被覆電極層が露出する第１ｐ側開口を形成する工程と、前記第１保護層を被覆し、前記第１ｎ側開口において前記ｎ型半導体層と接触し、前記第１ｐ側開口において前記ｐ側被覆電極層と接触し、Ａｌ２Ｏ３から構成される第２保護層を形成する工程と、前記第１ｎ側開口の内側において前記第２保護層を除去し、前記第１ｎ側開口の形成範囲よりも小さい形成範囲を有する第２ｎ側開口であって、前記ｎ型半導体層が露出する第２ｎ側開口を形成する工程と、前記第１ｐ側開口の内側において前記第２保護層を除去し、前記第１ｐ側開口の形成範囲よりも小さい形成範囲を有する第２ｐ側開口であって、前記ｐ側被覆電極層が露出する第２ｐ側開口を形成する工程と、前記第２ｎ側開口において前記ｎ型半導体層の前記上面と接触するｎ側コンタクト電極を形成する工程と、前記ｎ側コンタクト電極の上面および側面を被覆し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｎ側電流拡散層を形成する工程と、前記第２ｐ側開口において前記ｐ側被覆電極層と接触し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｐ側電流拡散層を形成する工程と、を備える半導体発光素子の製造方法である。第７の態様によれば、第１保護層および第２保護層の積層構造によって、ｎ型半導体層の第２上面、活性層およびｐ型半導体層を被覆できるため、封止性を向上できる。 A seventh aspect of the present invention includes a step of forming an n-type semiconductor layer made of an n-type AlGaN-based semiconductor material on a base layer including at least one of an undoped AlN layer and an AlGaN layer; forming an active layer made of an AlGaN-based semiconductor material; forming a p-type semiconductor layer on the active layer; and removing a portion of each of the p-type semiconductor layer and the active layer. a step of exposing a top surface of the n-type semiconductor layer; a step of forming a p-side contact electrode including an Rh layer in contact with the top surface of the p-type semiconductor layer; and a step of contacting the top surface and side surfaces of the p-side contact electrode. a step of forming a p-side covered electrode layer including a Ti layer, a Rh layer, and a TiN layer stacked in this order; forming a first protective layer made of SiO 2 in contact with the active layer and the p-type semiconductor layer; and removing the first protective layer on the top surface of the n-type semiconductor layer, forming a first n-side opening through which the semiconductor layer is exposed; and removing the first protective layer on the p-side covered electrode layer to form a first p-side opening through which the p-side covered electrode layer is exposed. , covering the first protective layer, contacting the n-type semiconductor layer at the first n-side opening, contacting the p-side covered electrode layer at the first p-side opening, and made of Al 2 O 3 . forming a second protective layer, and removing the second protective layer inside the first n-side opening to form a second n-side opening having a formation range smaller than the formation range of the first n-side opening, forming a second n-side opening through which an n-type semiconductor layer is exposed; and removing the second protective layer inside the first p-side opening, and forming a second n-side opening having a formation area smaller than the formation area of the first p-side opening. forming a second p-side opening in which the p-side covered electrode layer is exposed; and forming an n-side contact electrode in contact with the upper surface of the n-type semiconductor layer in the second n-side opening. a step of forming an n-side current diffusion layer covering an upper surface and a side surface of the n-side contact electrode and including a TiN layer, a metal layer, and a TiN layer stacked in this order; This is a method of manufacturing a semiconductor light emitting device, comprising a step of forming a p-side current diffusion layer including a TiN layer, a metal layer, and a TiN layer, which are in contact with a covered electrode layer and are stacked in this order. According to the seventh aspect, the second upper surface of the n-type semiconductor layer, the active layer, and the p-type semiconductor layer can be covered by the stacked structure of the first protective layer and the second protective layer, so that sealing performance can be improved.

本発明の第８の態様は、前記ｎ型半導体層の前記上面の外周領域にある前記第１保護層を除去し、前記ｎ型半導体層が露出する第１外周開口を形成する工程をさらに備え、前記第２保護層は、前記第１外周開口を規定する前記第１保護層の外周面を被覆し、前記第１外周開口において前記ｎ型半導体層と接触する、第７の態様に記載の半導体発光素子の製造方法である。第８の態様によれば、第１保護層の外周面を第２保護層で被覆することにより、封止性をさらに向上できる。 An eighth aspect of the present invention further comprises the step of removing the first protective layer in a peripheral region of the upper surface of the n-type semiconductor layer and forming a first peripheral opening through which the n-type semiconductor layer is exposed. , the second protective layer covers an outer circumferential surface of the first protective layer defining the first outer circumferential opening, and contacts the n-type semiconductor layer at the first outer circumferential opening. This is a method for manufacturing a semiconductor light emitting device. According to the eighth aspect, sealing performance can be further improved by covering the outer peripheral surface of the first protective layer with the second protective layer.

１０…半導体発光素子、２２…ベース層、２２ａ…上面、２４…ｎ型半導体層、２４ａ…第１上面、２４ｂ…第２上面、２４ｃ…側面、２６…活性層、２６ｂ…側面、２８…ｐ型半導体層、２８ａ…上面、２８ｂ…側面、３０…ｐ側コンタクト電極、３０ａ…上面、３０ｂ…側面、３２…ｐ側被覆電極層、３２ａ…上面、３２ｂ…側面、３４…第１保護層、３４ｎ…第１ｎ側開口、３４ｐ…第１ｐ側開口、３４ｅ…第１外周開口、３６…第２保護層、３６ｎ…第２ｎ側開口、３６ｐ…第２ｐ側開口、３８…ｎ側コンタクト電極、４０…ｎ側電流拡散層、４２…ｐ側電流拡散層、４４…第３保護層、４４ｎ…第３ｎ側開口、４４ｐ…第３ｐ側開口、４８…ｐ側パッド電極、５０…ｎ側パッド電極。 DESCRIPTION OF SYMBOLS 10...Semiconductor light emitting element, 22...Base layer, 22a...Top surface, 24...N-type semiconductor layer, 24a...First top surface, 24b...Second top surface, 24c...Side surface, 26...Active layer, 26b...Side surface, 28...p type semiconductor layer, 28a...top surface, 28b...side surface, 30...p-side contact electrode, 30a...top surface, 30b...side surface, 32...p-side covered electrode layer, 32a...top surface, 32b...side surface, 34...first protective layer, 34n...first n-side opening, 34p...first p-side opening, 34e...first outer peripheral opening, 36...second protective layer, 36n...second n-side opening, 36p...second p-side opening, 38...n-side contact electrode, 40 ...n-side current diffusion layer, 42...p-side current diffusion layer, 44...third protective layer, 44n...third n-side opening, 44p...third p-side opening, 48...p-side pad electrode, 50...n-side pad electrode.

Claims (8)

アンドープのＡｌＮ層およびＡｌＧａＮ層の少なくとも一方を含むベース層と、
前記ベース層上に設けられ、ｎ型ＡｌＧａＮ系半導体材料から構成され、第１上面および第２上面を有するｎ型半導体層と、
前記ｎ型半導体層の前記第１上面に設けられ、ＡｌＧａＮ系半導体材料から構成される活性層と、
前記活性層上に設けられるｐ型半導体層と、
前記ｐ型半導体層の上面と接触するＲｈ層を含むｐ側コンタクト電極と、
前記ｐ側コンタクト電極の上面および側面と接触し、順に積層されるＴｉ層、Ｒｈ層およびＴｉＮ層を含むｐ側被覆電極層と、
前記ｐ側被覆電極層上に設けられる第１ｐ側開口を有し、前記ｎ型半導体層の前記第２上面上に設けられる第１ｎ側開口を有し、前記第１ｐ側開口とは異なる箇所において前記ｐ側被覆電極層を被覆し、前記第１ｎ側開口とは異なる箇所において前記ｎ型半導体層の前記第２上面を被覆し、前記活性層および前記ｐ型半導体層と接触し、ＳｉＯ２から構成される第１保護層と、
前記ｐ側被覆電極層上に設けられる第２ｐ側開口を有し、前記ｎ型半導体層の前記第２上面上に設けられる第２ｎ側開口を有し、前記第２ｐ側開口の形成範囲が前記第１ｐ側開口の形成範囲よりも小さく、前記第２ｎ側開口の形成範囲が前記第１ｎ側開口の形成範囲よりも小さく、前記第２ｐ側開口および前記第２ｎ側開口とは異なる箇所において前記第１保護層を被覆し、Ａｌ２Ｏ３から構成される第２保護層と、
前記第２ｎ側開口において前記ｎ型半導体層の前記第２上面と接触し、前記第２ｎ側開口の外側において前記第２保護層の上に重なるｎ側コンタクト電極と、
前記ｎ側コンタクト電極の上面および側面を被覆し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｎ側電流拡散層と、
前記第１ｐ側開口において前記ｐ側被覆電極層と接触し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｐ側電流拡散層と、を備える半導体発光素子。 a base layer including at least one of an undoped AlN layer and an AlGaN layer;
an n-type semiconductor layer provided on the base layer, made of an n-type AlGaN-based semiconductor material, and having a first upper surface and a second upper surface;
an active layer provided on the first upper surface of the n-type semiconductor layer and made of an AlGaN-based semiconductor material;
a p-type semiconductor layer provided on the active layer;
a p-side contact electrode including an Rh layer in contact with the upper surface of the p-type semiconductor layer;
a p-side covering electrode layer that is in contact with the upper surface and side surface of the p-side contact electrode and includes a Ti layer, a Rh layer, and a TiN layer that are stacked in this order;
a first p-side opening provided on the p-side covered electrode layer, a first n-side opening provided on the second upper surface of the n-type semiconductor layer, and at a location different from the first p-side opening; covering the p-side covered electrode layer, covering the second upper surface of the n-type semiconductor layer at a location different from the first n-side opening, contacting the active layer and the p-type semiconductor layer, and contacting the active layer and the p-type semiconductor layer; a first protective layer consisting of;
a second p-side opening provided on the p-side covered electrode layer, a second n-side opening provided on the second upper surface of the n-type semiconductor layer, and a formation range of the second p-side opening is The formation range of the second n-side opening is smaller than the formation range of the first p-side opening, and the formation range of the second n-side opening is smaller than the formation range of the first n-side opening, and the a second protective layer made of Al 2 O 3 ;
an n-side contact electrode that contacts the second upper surface of the n-type semiconductor layer in the second n-side opening and overlaps the second protective layer on the outside of the second n-side opening;
an n-side current diffusion layer that covers the top and side surfaces of the n-side contact electrode and includes a TiN layer, a metal layer, and a TiN layer that are stacked in this order;
A semiconductor light emitting device comprising: a p-side current diffusion layer that is in contact with the p-side covered electrode layer in the first p-side opening and includes a TiN layer, a metal layer, and a TiN layer that are stacked in this order. 前記第２保護層は、前記第１ｎ側開口を規定する前記第１保護層の内周面を被覆し、前記第１ｎ側開口の内側において前記ｎ型半導体層の前記第２上面と接触し、
前記第２保護層は、前記第１ｐ側開口を規定する前記第１保護層の内周面を被覆し、前記第１ｐ側開口の内側において前記ｐ側被覆電極層の上面と接触する、請求項１に記載の半導体発光素子。 The second protective layer covers an inner peripheral surface of the first protective layer that defines the first n-side opening, and contacts the second upper surface of the n-type semiconductor layer inside the first n-side opening,
The second protective layer covers an inner circumferential surface of the first protective layer that defines the first p-side opening, and contacts the upper surface of the p-side covered electrode layer inside the first p-side opening. 1. The semiconductor light emitting device according to 1. 前記第２保護層は、前記第１保護層の外周面を被覆し、前記第１保護層の外側において前記ｎ型半導体層の前記第２上面と接触する、請求項１に記載の半導体発光素子。 The semiconductor light emitting device according to claim 1, wherein the second protective layer covers an outer peripheral surface of the first protective layer and contacts the second upper surface of the n-type semiconductor layer on the outside of the first protective layer. . 前記ｐ側電流拡散層上に設けられる第３ｐ側開口と、前記ｎ側電流拡散層上に設けられる第３ｎ側開口とを有し、前記第３ｐ側開口および前記第３ｎ側開口とは異なる箇所において、前記第２保護層、前記ｐ側電流拡散層および前記ｎ側電流拡散層を被覆し、ＳｉＯ２から構成される第３保護層と、
前記第３ｐ側開口において前記ｐ側電流拡散層と接続するｐ側パッド電極と、
前記第３ｎ側開口において前記ｎ側電流拡散層と接続するｎ側パッド電極と、をさらに備える、請求項１から３のいずれか一項に記載の半導体発光素子。 A third p-side opening provided on the p-side current diffusion layer and a third n-side opening provided on the n-side current diffusion layer, and a location different from the third p-side opening and the third n-side opening. a third protective layer made of SiO 2 and covering the second protective layer, the p-side current diffusion layer and the n-side current diffusion layer;
a p-side pad electrode connected to the p-side current diffusion layer in the third p-side opening;
The semiconductor light emitting device according to any one of claims 1 to 3, further comprising an n-side pad electrode connected to the n-side current diffusion layer at the third n-side opening. 前記第３保護層は、前記第２保護層の外周面を被覆し、前記第２保護層の外側において前記ベース層の上面と接触する、請求項４に記載の半導体発光素子。 5. The semiconductor light emitting device according to claim 4, wherein the third protective layer covers an outer peripheral surface of the second protective layer and contacts the upper surface of the base layer on the outside of the second protective layer. 前記ｐ側電流拡散層上において前記第３ｐ側開口の内側に設けられる第４ｐ側開口と、前記ｎ側電流拡散層上において前記第３ｎ側開口の内側に設けられる第４ｎ側開口とを有し、前記第４ｐ側開口および前記第４ｎ側開口とは異なる箇所において、前記第３保護層、前記ｐ側電流拡散層および前記ｎ側電流拡散層を被覆し、ＳｉＮから構成される第４保護層をさらに備え、
前記ｐ側パッド電極は、前記第４ｐ側開口において前記ｐ側電流拡散層と接続し、前記ｎ側パッド電極は、前記第４ｎ側開口において前記ｎ側電流拡散層と接続し、
前記第４保護層は、前記第３保護層の外周面を被覆し、前記第３保護層の外側において前記ベース層の上面と接触する、請求項４に記載の半導体発光素子。 a fourth p-side opening provided on the p-side current diffusion layer inside the third p-side opening; and a fourth n-side opening provided on the n-side current diffusion layer inside the third n-side opening. , a fourth protective layer made of SiN and covering the third protective layer, the p-side current diffusion layer and the n-side current diffusion layer at a location different from the fourth p-side opening and the fourth n-side opening; Furthermore,
The p-side pad electrode is connected to the p-side current diffusion layer at the fourth p-side opening, and the n-side pad electrode is connected to the n-side current diffusion layer at the fourth n-side opening,
5. The semiconductor light emitting device according to claim 4, wherein the fourth protective layer covers an outer peripheral surface of the third protective layer and contacts the upper surface of the base layer on the outside of the third protective layer. アンドープのＡｌＮ層およびＡｌＧａＮ層の少なくとも一方を含むベース層上にｎ型ＡｌＧａＮ系半導体材料から構成されるｎ型半導体層を形成する工程と、
前記ｎ型半導体層上に、ＡｌＧａＮ系半導体材料から構成される活性層を形成する工程と、
前記活性層上にｐ型半導体層を形成する工程と、
前記ｐ型半導体層および前記活性層のそれぞれの一部を除去し、前記ｎ型半導体層の上面を露出させる工程と、
前記ｐ型半導体層の上面と接触するＲｈ層を含むｐ側コンタクト電極を形成する工程と、
前記ｐ側コンタクト電極の上面および側面と接触し、順に積層されるＴｉ層、Ｒｈ層およびＴｉＮ層を含むｐ側被覆電極層を形成する工程と、
前記ｐ側被覆電極層を被覆し、前記ｎ型半導体層の前記上面を被覆し、前記活性層および前記ｐ型半導体層と接触し、ＳｉＯ２から構成される第１保護層を形成する工程と、
前記ｎ型半導体層の前記上面上の前記第１保護層を除去し、前記ｎ型半導体層が露出する第１ｎ側開口を形成する工程と、
前記ｐ側被覆電極層上の前記第１保護層を除去し、前記ｐ側被覆電極層が露出する第１ｐ側開口を形成する工程と、
前記第１保護層を被覆し、前記第１ｎ側開口において前記ｎ型半導体層と接触し、前記第１ｐ側開口において前記ｐ側被覆電極層と接触し、Ａｌ２Ｏ３から構成される第２保護層を形成する工程と、
前記第１ｎ側開口の内側において前記第２保護層を除去し、前記第１ｎ側開口の形成範囲よりも小さい形成範囲を有する第２ｎ側開口であって、前記ｎ型半導体層が露出する第２ｎ側開口を形成する工程と、
前記第１ｐ側開口の内側において前記第２保護層を除去し、前記第１ｐ側開口の形成範囲よりも小さい形成範囲を有する第２ｐ側開口であって、前記ｐ側被覆電極層が露出する第２ｐ側開口を形成する工程と、
前記第２ｎ側開口において前記ｎ型半導体層の前記上面と接触し、前記第２ｎ側開口の外側において前記第２保護層の上に重なるｎ側コンタクト電極を形成する工程と、
前記ｎ側コンタクト電極の上面および側面を被覆し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｎ側電流拡散層を形成する工程と、
前記第２ｐ側開口において前記ｐ側被覆電極層と接触し、順に積層されるＴｉＮ層、金属層およびＴｉＮ層を含むｐ側電流拡散層を形成する工程と、を備える半導体発光素子の製造方法。 forming an n-type semiconductor layer made of an n-type AlGaN-based semiconductor material on a base layer including at least one of an undoped AlN layer and an AlGaN layer;
forming an active layer made of an AlGaN-based semiconductor material on the n-type semiconductor layer;
forming a p-type semiconductor layer on the active layer;
removing a portion of each of the p-type semiconductor layer and the active layer to expose an upper surface of the n-type semiconductor layer;
forming a p-side contact electrode including an Rh layer in contact with the upper surface of the p-type semiconductor layer;
forming a p-side covering electrode layer that is in contact with the top and side surfaces of the p-side contact electrode and includes a Ti layer, a Rh layer, and a TiN layer stacked in this order;
forming a first protective layer made of SiO 2 , covering the p-side covered electrode layer, covering the upper surface of the n-type semiconductor layer, and contacting the active layer and the p-type semiconductor layer; ,
removing the first protective layer on the top surface of the n-type semiconductor layer to form a first n-side opening through which the n-type semiconductor layer is exposed;
removing the first protective layer on the p-side covered electrode layer and forming a first p-side opening through which the p-side covered electrode layer is exposed;
A second protective layer that covers the first protective layer, contacts the n-type semiconductor layer at the first n-side opening, contacts the p-side covered electrode layer at the first p-side opening, and is made of Al2O3 . forming a protective layer;
The second protective layer is removed inside the first n-side opening to form a second n-side opening having a formation range smaller than the formation range of the first n-side opening, in which the n-type semiconductor layer is exposed. forming a side opening;
The second protective layer is removed inside the first p-side opening, and a second p-side opening having a formation range smaller than the formation range of the first p-side opening is formed, and the p-side covered electrode layer is exposed. a step of forming a 2p side opening;
forming an n-side contact electrode in contact with the upper surface of the n-type semiconductor layer in the second n-side opening and overlapping the second protective layer outside the second n-side opening;
forming an n-side current diffusion layer that covers the top and side surfaces of the n-side contact electrode and includes a TiN layer, a metal layer, and a TiN layer that are stacked in this order;
A method for manufacturing a semiconductor light emitting device, comprising: forming a p-side current diffusion layer in contact with the p-side covered electrode layer in the second p-side opening and including a TiN layer, a metal layer, and a TiN layer stacked in this order. 前記ｎ型半導体層の前記上面の外周領域にある前記第１保護層を除去し、前記ｎ型半導体層が露出する第１外周開口を形成する工程をさらに備え、
前記第２保護層は、前記第１外周開口を規定する前記第１保護層の外周面を被覆し、前記第１外周開口において前記ｎ型半導体層と接触する、請求項７に記載の半導体発光素子の製造方法。 Further comprising the step of removing the first protective layer in the outer peripheral region of the upper surface of the n-type semiconductor layer and forming a first outer peripheral opening through which the n-type semiconductor layer is exposed,
The semiconductor light emitting device according to claim 7, wherein the second protective layer covers an outer circumferential surface of the first protective layer that defines the first outer circumferential opening, and contacts the n-type semiconductor layer at the first outer circumferential opening. Method of manufacturing elements.
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