JP7368182B2 - 複数のメモリプレーンを含む不揮発性メモリ装置及びこれを含むメモリシステム - Google Patents
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Description
20、21 メモリコントローラ
30、31、33、35、37 不揮発性メモリ装置
401、402、403 メモリプレーン
411、412、413 データ経路
421、422、423 プレーン専属パッドセット(PDPSM)
430 行デコーダ
450 制御回路
460 電圧生成器
Claims (20)
- 1つの半導体チップ上の不揮発性メモリ装置であって、
不揮発性メモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、
複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に1つずつ専属的に連結される複数のプレーン専属パッドセットとを含む、不揮発性メモリ装置。 - 前記複数のプレーン専属パッドセットの各々は、
メモリコントローラから提供される書込みデータを受信して前記各々のページバッファ回路に提供し、前記各々のページバッファ回路から提供される読出しデータを前記メモリコントローラに出力するように前記各々のデータ経路を通じて前記各々のページバッファ回路に専属的に連結される複数のデータパッドを含むことを特徴とする、請求項1に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、
前記メモリコントローラから提供される前記複数のメモリプレーンに相応する前記書込みデータを前記複数のプレーン専属パッドセットに各々含まれる前記複数のデータパッドを通じて同時に受信して前記複数のページバッファ回路に各々提供し、
前記複数のページバッファ回路から提供される前記複数のメモリプレーンに相応する前記読出しデータを前記複数のプレーン専属パッドセットに各々含まれる前記複数のデータパッドを通じて前記メモリコントローラに同時に出力することを特徴とする、請求項2に記載の不揮発性メモリ装置。 - 前記各々のプレーン専属パッドセットに含まれる前記複数のデータパッドは前記各々のページバッファ回路のみに連結され、マルチプレクサを通じて他のページバッファ回路に連結されないことを特徴とする、請求項2に記載の不揮発性メモリ装置。
- 前記不揮発性メモリ装置は、
前記メモリコントローラから転送されるコマンド及びアドレスを前記複数のデータパッドを通じて受信することを特徴とする、請求項2に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、
前記複数のプレーン専属パッドセットに各々含まれる前記複数のデータパッドを通じて前記メモリコントローラから前記複数のメモリプレーンの各々に相応する前記コマンド及び前記アドレスをメモリプレーン毎に独立的に受信することを特徴とする、請求項5に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、
前記複数のプレーン専属パッドセットのうち、一部のプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて前記コマンド及び前記アドレスを受信して前記一部のプレーン専属パッドセットに相応する一部のメモリプレーンに対してのみ読出し動作または書込み動作を遂行することを特徴とする、請求項5に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、
前記複数のプレーン専属パッドセットのうち、1つのプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて読出し動作または書込み動作のための開始アドレスを受信し、他の1つのプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて前記読出し動作または前記書込み動作のための終了アドレスを受信することを特徴とする、請求項5に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、
前記複数のプレーン専属パッドセットのうち、1つのプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて前記読出しデータを出力するか、または前記書込みデータを受信し、他の1つのプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて前記不揮発性メモリ装置の動作条件を示すフィーチャー情報を出力または受信することを特徴とする、請求項5に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、
前記複数のプレーン専属パッドセットのうち、一部のプレーン専属パッドセットに含まれる前記複数のデータパッドを用いて前記一部のプレーン専属パッドセットに相応する一部のメモリプレーンに対して読出し動作を遂行する間に他の一部のプレーン専属パッドセットに含まれる前記複数のデータパッドを用いて前記他の一部のプレーン専属パッドセットに相応する他の一部のメモリプレーンに対して書込み動作を遂行することを特徴とする、請求項5に記載の不揮発性メモリ装置。 - 前記複数のプレーン専属パッドセットの各々は、
前記各々のプレーン専属パッドセットに相応する各々のメモリプレーンに対する動作を専属的に制御するために前記メモリコントローラから提供されるコントロール信号を受信する少なくとも1つのコントロールパッドをさらに含むことを特徴とする、請求項2に記載の不揮発性メモリ装置。 - 前記複数のプレーン専属パッドセットの各々は、
前記メモリコントローラから提供されるデータストローブ信号を受信するパッドをさらに含み、
前記不揮発性メモリ装置は前記データストローブ信号の遷移に同期して前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて前記書込みデータを受信することを特徴とする、請求項2に記載の不揮発性メモリ装置。 - 前記複数のプレーン専属パッドセットの各々は、
前記メモリコントローラから提供される読出しイネーブル信号を受信するパッドをさらに含み、
前記不揮発性メモリ装置は前記読出しイネーブル信号の遷移に同期して前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて前記読出しデータを出力することを特徴とする、請求項2に記載の不揮発性メモリ装置。 - 前記複数のプレーン専属パッドセットの各々は、
前記メモリコントローラから提供される書込みイネーブル信号を受信するパッドをさらに含み、
前記不揮発性メモリ装置は前記書込みイネーブル信号の遷移に同期して前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて受信されるコマンド及びアドレスをラッチし、前記書込みイネーブル信号が活性化されている間に前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて前記書込みデータを受信するか、または前記読出しデータを出力することを特徴とする、請求項2に記載の不揮発性メモリ装置。 - 前記複数のプレーン専属パッドセットの各々は、
前記メモリコントローラから提供されるコマンドラッチイネーブル信号を受信するパッド及びアドレスラッチイネーブル信号を受信するパッドをさらに含み、
前記不揮発性メモリ装置は前記コマンドラッチイネーブル信号及び前記アドレスラッチイネーブル信号に基づいて前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて受信されるコマンドまたはアドレスを選択的にラッチすることを特徴とする、請求項2に記載の不揮発性メモリ装置。 - メモリコントローラから転送されるコマンド及びアドレスを受信するパッドを含むコマンド-アドレスパッドセットと、
前記コマンド-アドレスパッドセットを通じて受信される前記コマンド及び前記アドレスに基づいて前記複数のメモリプレーンに対して共通に適用される制御信号、ローアドレス、及びコラムアドレスを発生する共通コマンド-アドレスデコーダをさらに含むことを特徴とする、請求項1に記載の不揮発性メモリ装置。 - 1つの半導体チップ上の不揮発性メモリ装置と、
前記不揮発性メモリ装置の動作を制御するメモリコントローラを含み、
前記不揮発性メモリ装置は、
不揮発性メモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、
複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に1つずつ専属的に連結される複数のプレーン専属パッドセットとを含む、メモリシステム。 - 前記メモリコントローラは、
前記複数のプレーン専属パッドセットの各々に1つずつ専属的に連結される複数のホストパッドセットを含むことを特徴とする、請求項17に記載のメモリシステム。 - 前記複数のプレーン専属パッドセットの各々は、
前記メモリコントローラから提供される書込みデータを受信して前記各々のページバッファ回路に提供し、前記各々のページバッファ回路から提供される読出しデータを前記メモリコントローラに出力するように前記各々のデータ経路を通じて前記各々のページバッファ回路に専属的に連結される複数のデータパッドを含み、
前記複数のホストパッドセットの各々は、
前記複数のデータパッドに1つずつ専属的に連結される複数のホストデータパッドを含むことを特徴とする、請求項18に記載のメモリシステム。 - 1つの半導体チップ上の垂直型ナンドフラッシュメモリ装置であって、
垂直方向に積層されてセルストリングを形成するナンドフラッシュメモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記セルストリングに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、
複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に1つずつ専属的に連結される複数のプレーン専属パッドセットとを含む、垂直型ナンドフラッシュメモリ装置。
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