KR20160144576A - 불휘발성 메모리 모듈 및 그것의 포함하는 사용자 장치 - Google Patents

Abstract

본 발명의 불휘발성 메모리 모듈은, 적어도 하나의 불휘발성 메모리, 그리고 호스트로부터의 상기 불휘발성 메모리를 접근하기 위한 제어 정보나 상기 불휘발성 메모리에 전달될 데이터를 저장하기 위한 램을 포함하는 장치 컨트롤러를 포함하되, 상기 램은 상기 호스트와 상기 장치 컨트롤러 사이의 인터페이스 프로토콜에 규정된 어드레스 단위로 배치된다.

Description

불휘발성 메모리 모듈 및 그것의 포함하는 사용자 장치{NONVOLATILE MEMORY MODULE AND USER DEVICE COMPRISING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀더 구체적으로는 불휘발성 메모리 모듈 및 그것을 포함하는 사용자 장치에 대한 것이다.

반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 저장된 데이터를 유지할 수 있다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 사용된다.

최근에는 고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 그러한 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 하지만, 플래시 메모리의 경우에는 쓰기 단위와 소거 단위가 다르다며, 소거후 쓰기 방식으로 구동된다는 특징을 갖는다. 따라서, 플래시 메모리는 컴퓨터 시스템의 CPU와 인터페이싱을 위해서 소거 동작을 감추기 위한 펌웨어나 인터페이스가 필요하다.

현재 사용되는 컴퓨터 시스템의 다양한 인터페이스와 호환 가능한 불휘발성 메모리에 대한 연구가 이루어지고 있다. 즉, 플래시 메모리를 메인 메모리(또는, 워킹 메모리)와 동일한 슬롯이나 채널에 장착하여 데이터 저장 장치나 또는 워킹 메모리로 사용하려는 시도들이 이루어지고 있다. 이러한 메모리 장치나 모듈을 구현하기 위해서는 휘발성 램(예를 들면, DRAM)과의 호환성이 고려되어야 한다. 호환성을 위해 휘발성 램 모듈의 데이터 교환 프로토콜을 충족할 수 있는 불휘발성 저장 장치 또는 불휘발성 메모리 모듈이 제공되어야 한다.

휘발성 램 모듈과 호환되는 불휘발성 메모리 모듈을 구성하기 위해서는 다양한 인터페이싱 기술이 적용될 수 있다. 예를 들면, 휘발성 램의 프로토콜을 사용하여 불휘발성 메모리를 접근하는 명령어, 어드레스, 또는 데이터를 공유 메모리에 기록할 수 있다. 이 경우, 불휘발성 메모리 모듈에서는 공유 메모리에 저장된 명령어, 어드레스, 데이터를 읽어서 호스트가 의도한 불휘발성 메모리 영역에 접근할 수 있을 것이다. 이러한 공유 메모리의 최적 배치 또는 배열은 불휘발성 메모리 모듈에 최적의 인터페이싱을 제공할 수 있을 것이다.

본 발명의 목적은, 휘발성 램 모듈과 호환되기 위하여 호스트의 프로토콜에 최적화된 공유 메모리를 갖는 불휘발성 메모리 모듈을 제공할 수 있다. 본 발명의 다른 목적은, 호스트와 인터페이싱을 위해서 공유되는 공유 메모리를 호스트와 컨트롤러간 충돌없이 관리하기 위한 동작 방법을 제공하기 위한 것이다.

상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 모듈은, 적어도 하나의 불휘발성 메모리, 그리고 호스트로부터의 상기 불휘발성 메모리를 접근하기 위한 제어 정보나 상기 불휘발성 메모리에 전달될 데이터를 저장하기 위한 램을 포함하는 장치 컨트롤러를 포함하되, 상기 램은 상기 호스트와 상기 장치 컨트롤러 사이의 인터페이스 프로토콜에 규정된 어드레스 단위로 배치된다.

상기 목적을 달성하기 위한 다른 실시 예에 따른 불휘발성 메모리 모듈은, 복수의 불휘발성 메모리, 적어도 하나의 버퍼 메모리, 그리고 제 1 인터페이스 프로토콜에 따라 호스트와 데이터를 교환하는 물리 계층, 제 2 인터페이스 프로토콜 방식으로 상기 물리 계층과 상기 불휘발성 메모리, 상기 버퍼 메모리 사이에서 데이터를 교환하는 DIMM 컨트롤러를 포함하되, 상기 물리 계층에는 상기 불휘발성 메모리에 접근하기 위한 제 1 명령어, 제 1 어드레스, 그리고 제 1 데이터를 저장하는 랜덤 액세스 메모리가 포함되고, 상기 랜덤 액세스 메모리는 상기 제 1 인터페이스 프로토콜의 어드레스 구분 단위인 뱅크 그룹 또는 뱅크 단위로 배열된다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 사용자 장치는, 불휘발성 메모리, 외부 인터페이스를 통해서 외부와 연결되는 램을 포함하고, 상기 램에 기록되는 명령어와 어드레스를 참조하여 상기 불휘발성 메모리에 접근하는 장치 컨트롤러를 포함하는 불휘발성 메모리 모듈, 그리고 상기 외부 인터페이스를 통해서 상기 불휘발성 메모리에 접근하기 위한 상기 명령어, 어드레스, 그리고 데이터를 상기 램에 저장하는 프로세서를 포함하되, 상기 램은 상기 외부 인터페이스의 프로토콜에 정의된 어드레스 단위마다 입출력 가능한 하나의 에스램을 포함한다.

상술한 본 발명의 데이터 관리 방법에 따르면, 호스트와의 인터페이싱을 위해서 제공되는 공유 메모리에 대한 호스트와 불휘발성 메모리 모듈 간의 효율적인 공유가 가능하다. 더불어, 본 발명의 공유 메모리는 호스트의 프로토콜에 최적화된 불휘발성 메모리 모듈의 인터페이스 구조를 제공할 수 있다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 모듈을 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 모듈 및 호스트의 소프트웨어 계층을 예시적으로 보여주는 블록도이다.
도 3은 도 1의 램의 논리적 영역 구분을 보여주는 도면이다.
도 4는 도 1의 물리 계층의 구조를 간략히 보여주는 블록도이다.
도 5는 본 발명의 램 컨트롤러를 간략히 보여주는 블록도이다.
도 6은 본 발명의 복수의 데이터 슬라이스(DS)의 구조를 예시적으로 보여주는 블록도이다.
도 7은 도 6의 시리얼/디시리얼라이저의 기능을 구체적으로 보여주는 블록도이다.
도 8은 도 6의 에스램을 뱅크 그룹과 뱅크 어드레스 단위로 구분하는 예를 간략히 보여주는 도면이다.
도 9는 도 8의 하나의 뱅크 그룹에 할당되는 에스램의 구조를 예시적으로 보여주는 블록도이다.
도 10은 도 9의 에스램 셀의 구성을 예시적으로 보여주는 회로도이다.
도 11은 호스트의 뱅크 그룹 단위로 접근하는 인터페이스 프로토콜을 간략히 보여주는 타이밍도이다.
도 12는 상술한 도 1의 구성에서 본 발명의 DIMM 컨트롤러의 램 접근 동작을 간략히 보여주는 순서도이다.
도 13은 도 1의 불휘발성 메모리들 중 어느 하나를 예시적으로 보여주는 블록도이다.
도 14은 도 13의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다.
도 15는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다.
도 16은 도 15의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다.
도 17은 도 15의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다.
도 18은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템의 다른 예를 예시적으로 보여주는 블록도이다.
도 19는 도 18의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 20은 도 18의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 21은 도 18의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 불휘발성 메모리 시스템이 적용된 서버 시스템을 예시적으로 보여주는 도면이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 불휘발성 메모리 장치의 예로 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 모듈을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 모듈(10)은 장치 컨트롤러(100)와 불휘발성 메모리 장치(200), 그리고 버퍼 메모리(300)를 포함할 수 있다.

장치 컨트롤러(100)는 호스트와의 하위 레벨의 인터페이싱을 위한 물리 계층(110) 및 물리 계층(110)과 버퍼 메모리(300), 불휘발성 메모리(200)와의 데이터 교환을 수행하는 DIMM 컨트롤러(150)를 포함할 수 있다. 그리고 장치 컨트롤러(100)는 물리 계층(110)에 로드되는 스토리지 명령어(CMD_N)나, 스토리지 어드레스(ADDR_N), 불휘발성 메모리(200)에 저장될 데이터 등을 제어하기 위한 소프트웨어나 펌웨어를 실행하는 CPU(130)를 포함할 수 있다.

불휘발성 메모리 모듈(10)에 접근하기 위하여 호스트(미도시)는 쓰기 요청, 읽기 요청을 제공한다. 호스트는 불휘발성 메모리 모듈(10)에 데이터를 쓰기 위해서 장치 컨트롤러(100)에 구비되는 물리 계층(110)에 접근한다. 물리 계층(110)은 호스트에서 전달되는 램 명령어(CMD_R), 램 어드레스(ADDR_R), 클록(CLK) 등을 수신한다. 물리 계층(110)은 호스트로부터 램 명령어(CMD_R), 램 어드레스(ADDR_R), 클록(CLK)와 함께 데이터(DQ)와 데이터 스트로브 신호(DQS)를 수신할 수 있다. 여기서, 램 명령어(CMD_R), 램 어드레스(ADDR_R), 클록(CLK)은 데이터(DQ)를 물리 계층(110)에 구비되는 램(114)에 저장하기 위한 신호들이다. 램(114)의 특정 영역에 기입되는 데이터(DQ)는 실질적으로 불휘발성 메모리(200)를 접근하기 위한 스토리지 명령어(CMD_N), 스토리지 어드레스(ADDR_N), 데이터(DATA), 상태 정보(ST) 등을 포함한다.

호스트는 램(114)의 특정 영역에 불휘발성 메모리(200)나 버퍼 메모리(300)를 액세스하기 위한 정보들(CMD_N, ADDR_N, DATA, ST)를 기입할 수 있다. 이러한 램(114)의 정보(CMD_N, ADDR_N, DATA, ST)를 기입하기 위한 논리적인 영역 구분에 대해서는 후술하는 도 3에서 상세히 설명될 것이다. 여기서, 램(114)에 기입되는 정보들(CMD_N, ADDR_N, DATA)은 각각 실질적으로 불휘발성 메모리(200)에 접근하기 위한 명령어, 어드레스, 그리고 데이터이다. 그리고 상태 정보(ST)는 명령어와 어드레스, 데이터의 램(114)에 기록한 상태를 호스트로 알려주는 데이터이다.

결국, 램(114)은 호스트의 인터페이스 프로토콜에 따라 불휘발성 메모리 모듈(10)에 접근하기 위한 명령어와 어드레스, 데이터를 기입하기 위한 호스트와 불휘발성 메모리 모듈(10)의 공유 메모리 기능을 수행할 수 있다. 특히, 본 발명의 램(114)은 호스트의 어드레스 프로토콜에 대해서 최적의 배치 및 구조를 가질 수 있다. 예를 들면, 호스트는 DDR4(Double Data Rate 4)의 듀얼 인-라인 메모리 모듈(DIMM: Dual In-line Memory Module)을 지원하기 위한 인터페이스 프로토콜을 포함할 수 있다. 그러면, 물리 계층(110)은 DDR4 규격의 핀 구성을 지원하고, 램(114)에는 DDR4 규격의 램 명령어(CMD_R), 램 어드레스(ADDR_R), 클록(CLK), 데이터(DQ)와 데이터 스트로브 신호(DQS)를 저장 또는 제공할 것이다.

DDR4 규격을 지원하기 위한 프로토콜에서, 램 어드레스(ADDR_R)는 뱅크 그룹(Bank Group: BG) 어드레스를 포함할 수 있다. DDR4 규격의 디램의 경우, 16개의 뱅크들을 갖는 구조이며, 이것이 4개의 뱅크 그룹(x4/x8 디바이스)로 구분될 수 있다. 그리고 구분된 4개의 뱅크 그룹(BG) 각각에 대해 개별 명령어를 발행하는 것이 가능하다. 즉, DDR4 규격에서 뱅크 그룹(BG)들 각각에 대해서 독립적으로 호스트에서 접근될 수 있음을 의미한다. 이러한 뱅크 그룹 어드레스 구조를 통해서 호스트는 각각의 뱅크 그룹에 대해서는 DDR3와 같이 프리패치 방식으로 액세스할 수 있다. 하지만, 인터페이스 속도에 맞추기 위해서는 DDR4 규격에서는 DDR3의 프리패치 방식의 접근에 비하여 2배의 데이터 속도를 요구하게 된다. DDR4 방식에서는 복수의 뱅크들에 동시에 액세스하여 이러한 속도 요구를 충족하게 된다. 따라서, 복수의 뱅크에 접근하기 위한 구조가 각각 독립적인 접근 및 제어가 가능한 복수의 뱅크 그룹 단위로 뱅크들을 구분하는 것이다.

본 발명의 램(114)은 예를 들면 뱅크 그룹(BG) 단위로 구분되는 물리적 구조를 가질 수 있다. 또는, 본 발명의 램(114)은 뱅크 어드레스(BA) 단위로 구분되는 물리적 구조를 가질 수 있다. 이러한 구조를 통해서 호스트의 인터페이스 프로토콜에 최적화된 불휘발성 메모리 모듈(10)을 제공할 수 있다. 더불어, 물리 계층(110) 자체적으로 뱅크 그룹(BG)이나 뱅크 어드레스(BA)에 대한 호스트의 접근 상태를 저장할 수 있다. 그리고 호스트의 접근 상태를 DIMM 컨트롤러(150)에 제공하여 듀얼 포트 방식으로 구동되는 램(114)에 대한 접근 충돌을 방지할 수 있다.

CPU(130)는 장치 컨트롤러(100) 내에서 수행되는 다양한 데이터 교환, 에러 정정, 스크램블링 등의 기능을 수행하기 위한 펌웨어를 실행할 것이다. CPU(130)는 램(114)에 로드되는 데이터를 분석하여 불휘발성 메모리(200)와 버퍼 메모리(300)로 전달하거나, 불휘발성 메모리(200)나 버퍼 메모리(300)에 저장된 데이터를 램(114)에 전달하는 제반 동작을 제어할 수 있다. CPU(130)가 상술한 제어 동작을 기능별로 수행하기 위한 멀티-코어(Multi-Core)로 제공될 수 있음은 당업자들에게는 잘 이해될 것이다.

DIMM 컨트롤러(150)는 CPU(130)의 제어에 따라 물리 계층(110)의 램(114)에 저장되는 데이터를 불휘발성 메모리(200)나 버퍼 메모리(300)의 타깃 영역으로 전달한다. DIMM 컨트롤러(150)는 물리 계층(110)의 주소 상태 정보를 참조하여, 호스트에서 접근 중인 뱅크 그룹(BG)과 동일한 뱅크 그룹으로의 접근을 보류할 수 있다. 따라서, 호스트에 의해서 접근 중인 램(114) 영역에 대한 충돌을 회피할 수 있다.

복수의 불휘발성 메모리(200)는 복수의 채널들(CH1~CHn)을 통해 장치 컨트롤러(100)와 각각 연결된다. 복수의 불휘발성 메모리(200)는 장치 컨트롤러(100)의 제어에 따라 수신된 데이터를 프로그램하거나 또는 저장된 데이터를 출력할 수 있다. 예시적으로, 복수의 불휘발성 메모리(200) 각각은 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다. 간결한 설명을 위하여, 복수의 불휘발성 메모리(200) 각각은 낸드 플래시 메모리를 포함하는 것으로 가정한다.

예시적으로, 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 복수의 불휘발성 메모리(200) 각각은 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.

본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.

버퍼 메모리(300)는 장치 컨트롤러(100)의 버퍼 메모리, 동작 메모리, 또는 캐시 메모리로서 사용될 수 있다. 버퍼 메모리(300)는 불휘발성 메모리 모듈(10)이 동작하는데 요구되는 다양한 정보를 포함할 수 있다. 예시적으로, 버퍼 메모리(300)는 복수의 불휘발성 메모리(200)를 관리하기 위한 데이터를 포함할 수 있다. 예를 들어, 버퍼 메모리(300)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트로부터 수신되는 스토리지 어드레스(ADDR_N)와 복수의 불휘발성 메모리(200)의 물리 어드레스 사이의 맵핑 테이블을 포함할 수 있다. 예시적으로, 버퍼 메모리(300)는 SRAM, DRAM, SDRAM, MRAM, ReRAM, PRAM, FRAM 등과 같은 랜덤 엑세스 메모리를 포함할 수 있다.

예시적으로, 불휘발성 메모리 모듈(10)는 듀얼 인-라인 메모리 모듈(DIMM: Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 호스트와 통신할 수 있다. 즉, 물리 계층(110)은 듀얼 데이터 레이트(DDR, DDR2, DDR3, DDR4) 프로토콜에 따라 정의된 인터페이싱 동작을 수행할 수 있다. 하지만, 호스트와 불휘발성 메모리 모듈(10) 사이의 인터페이스 프로토콜은 여기에만 국한되지 않는다.

예를 들면, 호스트와 불휘발성 메모리 모듈(10) 사이의 인터페이스는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC (multimedia card), embedded MMC, PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 포함할 수 있다.

도 2는 도 1의 불휘발성 메모리 모듈 및 호스트의 소프트웨어 계층을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 호스트에서는 호스트 계층 소프트웨어(20)가 구동될 것이다. 그리고 불휘발성 메모리 모듈(10)에서는 불휘발성 메모리 계층의 소프트웨어 또는 펌웨어(30)가 구동될 것이다.

호스트 계층(20)에는 다양한 계층의 소프트웨어들이 존재할 수 있다. 응용 프로그램(21)과 운영 체제(23)는 호스트 상위 계층(HL1)에 포함될 수 있다. 응용 프로그램(21)은 기본적인 서비스로서 구동되거나, 사용자에 의해서 구동되는 상위 계층의 소프트웨어이다. 운영 체제(23)는 프로그램 실행은 물론 파일 접근, 응용 프로그램 구동, 불휘발성 메모리 모듈(10)의 제어 등의 전반적인 제어 동작을 수행할 것이다.

램 드라이버(25)나 DIMM 계층 드라이버(27)는 불휘발성 메모리 모듈(10)에 접근하기 위한 호스트 하위 계층(HL2)을 구성한다. 램 드라이버(25)나 DIMM 계층 드라이버(27)는 실질적으로 운영 체제의 커널(Kernel)에 포함될 수도 있을 것이다. 호스트 상위 계층(HL1)에서 제공되는 접근 요청에 대해, 램 드라이버(25)는 불휘발성 메모리 모듈(10)의 램(114)에 접근하기 위한 제어 동작을 수행한다. 예를 들면, 램 드라이버(25)는 운영 체제(23) 레벨에서 불휘발성 메모리 모듈(10)의 램(114)을 제어하기 위한 제어 모듈일 수 있다. 램(114)에 대한 응용 프로그램(21)이나 운영 체제(23)에서의 접근 요청이 발생하면, 램 드라이버(25)가 호출될 것이다. 더불어, 램 드라이버(25)와 함께 DIMM 계층 드라이버(27)가 호출되어 램(114)에 대한 실질적인 물리 계층 레벨에서의 접근을 지원할 것이다.

불휘발성 메모리 계층(30)에는 메모리 상위 계층(ML1)과 메모리 하위 계층(ML2)이 포함된다. 메모리 상위 계층(ML1)에서는 램(114)에 기입되는 상위 명령어(CMD_N)나 상위 어드레스(ADDR_N)에 따른 불휘발성 메모리(31)로의 접근을 제어한다. 메모리 상위 계층(ML1)은 컨트롤러 계층(33)에 의해서 불휘발성 메모리(31)로의 접근 및 메모리 관리 동작이 수행될 것이다. 예를 들면, 불휘발성 메모리(31)에 대한 가비지 컬렉션, 웨어 레벨링, 스트림 제어 등에 대한 제어가 컨트롤러 계층(33)에 의해서 수행될 것이다. 반면, 메모리 하위 계층(ML2)에서는 램(35)과 호스트 간의 인터페이싱이 수행될 것이다. 즉, 램 명령어(CMD_R)나 램 어드레스(ADDR_R)에 대한 램(35)의 데이터를 읽거나 기입하는 동작을 메모리 하위 계층(ML2)이 수행할 것이다. 메모리 하위 계층(ML2)은 더불어 메모리 상위 계층(ML1)의 요청에 따라 램(35)에 접근할 수도 있음은 잘 이해될 것이다.

상술한 계층 구조를 갖는 소프트웨어 또는 펌웨어에 의해서 호스트는 불휘발성 메모리 모듈(10)에 접근할 수 있다. DIMM 형태로 구성되는 불휘발성 메모리 모듈(10)에 구비되는 불휘발성 메모리(200)로의 접근은 램(114)을 매개로 하여 제공되는 스토리지 명령어(CMD_N), 스토리지 어드레스(ADDR_N)를 디코딩하여 수행될 것이다.

본 발명에서는 호스트에 의해서 접근되는 불휘발성 메모리 모듈(10)의 램(114)의 구조를 호스트의 인터페이스 프로토콜에 최적화된 구조로 제공될 것이다. 따라서, 호스트와 불휘발성 메모리 모듈(10) 간의 데이터 전송 특성의 향상이 기대된다.

도 3은 도 1의 램의 논리적 영역 구분을 보여주는 도면이다. 도 3을 참조하면, 램(114)은 논리 적으로 커맨드 영역(CA; Command Area), 쓰기 영역(WA; Write Area), 읽기 영역(RA; Read Area), 및 상태 영역(STA; STatus Area)을 포함할 수 있다.

램(114)의 커맨드 영역(CA)에는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트로부터 수신되는 스토리지 커맨드(CMD_N)가 저장될 수 있다. DIMM 컨트롤러(150)는 램(114)의 커맨드 영역(CA)에 저장된 스토리지 커맨드(CMD_N)를 읽을 수 있다. 예시적으로, 스토리지 커맨드(CMD_N)는 스토리지 어드레스(ADDR_N)를 포함할 수 있고, 스토리지 커맨드(CMD_N) 및 스토리지 어드레스(ADDR_N)는 커맨드 영역(CA)에 저장될 수 있다.

램(114)의 쓰기 영역(WA)에는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신되는 쓰기 데이터(DATA_W)가 저장될 수 있다. DIMM 컨트롤러(150)는 램(114)의 쓰기 영역(WA)에 저장된 쓰기 데이터(DATA_W)를 읽을 수 있다.

램(114)의 읽기 영역(RD)에는 읽기 데이터(DATA_R)가 저장될 수 있다. 램(114)의 읽기 영역(RD)은 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트로 전송될 수 있다.

램(114)의 상태 영역(STA)에는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트로부터 수신되는 상태 정보(STI)가 저장되고, 저장된 상태 정보(STI)는 호스트로 전송될 수 있다.

이상에서 설명된 램(114)의 기능에 따르면, 호스트와 불휘발성 메모리 모듈(10) 간의 공유 메모리로 사용된다고 할 수 있다. 즉, 램(114)에는 불휘발성 메모리 장치들(200)이나 버퍼 메모리(300)를 액세스하기 위한 명령어, 어드레스, 그리고 데이터가 저장된다. 그리고 램(114)에는 이러한 명령어, 어드레스, 데이터의 기입 상태가 저장될 수 있다.

도 4는 도 1의 물리 계층의 구조를 간략히 보여주는 블록도이다. 도 4를 참조하면, 물리 계층(110)은 램 컨트롤러(112), 램(114), 그리고 시리얼/디시리얼라이저(116)를 포함할 수 있다. 램 컨트롤러(112)는 컨트롤 슬라이스(Control Slice: CS)로 구성되고, 램(114)과 시리얼/디시리얼라이저(116)는 데이터 슬라이스(Data Slice: DS)로 구성될 수 있다. 여기서, 데이터 슬라이스(DS)는 입출력 데이터 단위에 따라 복수의 데이터 슬라이스들(DSs)를 구성될 수 있다.

램 컨트롤러(112)는 호스트로부터 수신된 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록(CK)에 응답하여 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신되는 정보 또는 데이터를 램(114)에 저장한다. 또는, 램 컨트롤러(112)는 램(114)에 저장된 정보 또는 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트로 전송할 수 있다.

예시적으로, 램 컨트롤러(112)는 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록(CK)으로부터 램(114)을 제어하기 위한 명령어(CMD)와 어드레스(ADDR)를 생성할 수 있다. 즉, 램(114)이 듀얼 포트 에스램(Dual Port SRAM)인 경우, 램 컨트롤러(112)는 에스램에 접근하기 위한 명령어(CMD), 어드레스(ADDR) 및 제어 신호를 생성할 수 있다.

특히, 램 컨트롤러(112)는 호스트로부터 제공되는 뱅크 그룹(BG), 뱅크 어드레스(BA)를 저장하고, 호스트가 접근하는 뱅크 그룹(BG)과 뱅크 어드레스(BA)에 대한 어드레스 상태 정보(ADD_Status)를 DIMM 컨트롤러(150)에게 전달할 수 있다. 즉, 램 컨트롤러(112)는 호스트에 의해서 접근 요청된 뱅크 그룹(BG)과 뱅크 어드레스(BA)에 대한 상태를 저장한다. 그리고 이러한 어드레스 상태 정보(ADD_Status)는 듀얼 포트 에스램(Dual Port SRAM)으로 제공되는 램(114)에 대한 DIMM 컨트롤러(150)의 접근시 참조될 수 있다. 램 컨트롤러(112)에 대한 구체적은 구성은 후술하는 도 5에서 상세히 설명될 것이다.

데이터 슬라이스(DS)를 구성하는 램(114)은 뱅크 그룹(BG) 단위로 구분되는 복수의 에스램들(SRAM)을 포함할 수 있다. 즉, 하나의 데이터 슬라이스(DS)를 구성하는 램(114)은 뱅크 어드레스에 따라 2개 또는 4개의 뱅크 그룹(BG)으로 구분될 수 있다. 즉, 하나의 데이터 슬라이스(DS)에 대응하는 램(114)의 뱅크가 16개 인 경우, 16개의 뱅크들은 2개 또는 4개의 뱅크 그룹(BG)들로 관리될 수 있다. 뱅크 그룹(BG)은 인터페이스 속도를 맞추기 위해서 프리패치 방식과 혼용되는 DDR4 규격의 어드레스 프로토콜이다. 하나의 뱅크 그룹(BG)에 하나의 에스램을 배치하는 방식으로 램(114)을 구성할 수 있을 것이다. 이러한 램(114)의 물리적인 구조를 통해서 호스트에 의해서 제공되는 어드레스 프로토콜에 대해서 최적의 접근 환경을 제공할 수 있을 것이다. 여기서, 하나의 뱅크 그룹(BG)에 하나의 에스램을 할당하는 것으로 설명되었으나, 본 발명은 여기에 국한되지 않는다. 즉, 하나의 뱅크(Bank)에 하나의 에스램을 할당하는 방식으로 램(114)이 구성될 수도 있을 것이다.

시리얼/디시리얼라이저(116)는 호스트에서 제공되는 데이터(DQ)를 병렬화하여 램(114)에 전달한다. 반대로, 시리얼/디시리얼라이저(116)는 램(114)에 저장된 데이터를 직렬화하여 호스트로 전달할 것이다. 이러한 시리얼/디시리얼라이저(116)의 동작에 의해서 고속 인터페이스인 호스트와 상대적으로 저속으로 동작하는 내부 동작 간의 동기를 용이하게 수행할 수 있게 된다.

이상에서 설명된 바와 같이, 데이터 슬라이스(DS)는 복수로 제공될 수 있다. 예를 들면, 물리 계층(110)의 데이터 핀 구조가 하나의 데이터 스트로브 신호(DQS)가 4개의 데이터 신호들(DQ)에 의해서 공유되는 될 때, 데이터 스트로브 신호 하나당 하나의 데이터 슬라이스(DS)가 할당될 수 있을 것이다.

도 5는 본 발명의 램 컨트롤러를 간략히 보여주는 블록도이다. 도 5를 참조하면, 램 컨트롤러(112)는 지연 동기 루프(112_1), 명령어 발생기(112_2), MRS 레지스터(112_3), 그리고 어드레스 상태 레지스터(122_4)를 포함할 수 있다.

지연 동기 루프(112_1)는 호스트로부터 제공되는 클록 신호(CK_t/CK_c)의 위상을 제어하여 내부 회로들에 제공할 수 있다. 예를 들면, 클록 신호(CK_t/CK_c)의 상승 에지 및 하강 에지에서 데이터(DQ)의 전송이 이루어지는 경우, 호스트에서 제공되는 클록 신호(CK_t/CK_c)에 의한 데이터 비트 타임은 상대적으로 매우 짧다. 이러한 엄격한 타이밍 요구를 만족하기 위해 램 컨트롤러(112)에는 클록 신호(CK_t/CK_c)와 내부 클록 간의 위상을 동기시키는 구성이 필요하다. 호스트로부터 입력되는 클록 신호(CK_t/CK_c)가 램 컨트롤러(112)의 내부에서 사용될 때 내부 회로들에 의한 시간 지연(Clock Skew)이 발생한다. 지연 동기 루프(112_1)는 이러한 시간 지연을 보상하여 내부 클록이 클록 신호(CK_t/CK_c)와 동일한 위상을 갖는 내부 클록을 생성한다. 즉, 지연 동기 루프(112_1)는 외부에서 들어오는 클록이 내부에서 사용될 때에 지연 시간이 발생하는데, 지연 고정 루프는 이 지연 시간을 제어하여 내부에서 사용하는 클록의 위상이 외부에서 들어오는 클록의 위상과 동일하도록 해주는 역할을 한다.

명령어 발생기(112_2)는 호스트에서 제공되는 명령어, 어드레스를 디코딩하여 내부에서 MRS 레지스터(112_3)와 어드레스 상태 레지스터(112_4)에 전달한다. 명령어 발생기(112_2)는 호스트의 인터페이스 프로토콜에 의해서 제공되는 제어 신호들(/RAS, /CAS, ACT_n)과 어드레스(ADDR)를 지연 동기 루프(112_1)로부터 제공되는 클록 신호에 동기하여 입력받는다. 그리고 입력된 명령어는 MRS 레지스터(112_3)으로 전송할 것이다. 더불어, 명령어 발생기(112_2)는 명령어(ACT/WR/RD) 및 어드레스(BG, BA, RA, CA)를 어드레스 상태 레지스터(112_4)에 제공한다. 명령어 발생기(112_2)는 호스트로 상태 신호(ALERT_n)을 전송하여 불휘발성 메모리 모듈(10)에 대한 특정 상태를 전달할 수 있다.

MRS 레지스터(112_3)는 명령어 발생기(112_2)로부터 디코딩되어 제공되는 MRS 명령어(CMD_MRS)에 의해서 프로그램된다. 즉, MRS 레지스터(112_3)는 MRS 명령어(CMD_MRS)에 의해서 프로그램되고, 프로그램된 명령어가 램(114)을 구동하기 위한 명령어(CMD_R)로 제공될 것이다.

어드레스 상태 레지스터(112_4)는 명령어 발생기(112_2)로부터 제공되는 명령어(ACT/WR/RD)와 뱅크 그룹(BG), 뱅크 어드레스(BA), 행 어드레스(RA), 열 어드레스(CA)를 수신하여 각각의 뱅크 그룹(BG), 뱅크 단위의 접근 상태를 저장한다. 어드레스 상태 레지스터(112_4)는 호스트에 의해서 접근 중인 뱅크 그룹이나 뱅크의 상태, 즉, 어드레스 상태 정보(ADD_Status)를 DIMM 컨트롤러(150) 측으로 전송할 것이다. 어드레스 상태 정보(ADD_Status)를 참조하여 DIMM 컨트롤러(150)는 호스트가 접근중인 뱅크 그룹이나 뱅크에 대한 접근을 보류함으로써, 듀얼 포트 방식으로 운영되는 램(114)에서의 충돌을 회피할 수 있다.

도 6은 본 발명의 복수의 데이터 슬라이스(DS)의 구조를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 각각의 데이터 슬라이스(DS)들은 에스램(114), 시리얼/디시리얼라이저(116), 그리고 에스램 컨트롤 로직(118)을 포함할 수 있다. 예시적으로, 제 1 데이터 슬라이스(DS_1)는 램 컨트롤러(112)로부터 제공되는 램 어드레스(ADDR_R)와 램 명령어(CMD_R)에 응답하여 액세스되는 에스램(114_1)을 포함한다. 예시적으로, 제 1 데이터 슬라이스(DS_1)는 에스램(114_), 시리얼/디시리얼라이저(116_1), 그리고 에스램 컨트롤 로직(118_1)을 포함할 수 있다. 제 2 데이터 슬라이스(DS_2) 내지 제 m 데이터 슬라이스(DS_m)도 제 1 데이터 슬라이스(DS_1)와 동일한 구성을 포함할 수 있을 것이다.

에스램(114_1)은 에스램 컨트롤 로직(118_1)의 제어에 따라 뱅크 그룹(Bank Group) 단위로 분리된 복수의 에스램들을 포함할 것이다. 에스램(114_1)은 시리얼/디시리얼라이저(116_1)로부터 제공된 k+1 비트의 데이터를 선택된 영역에 저장한다. 또한, 선택된 영역에 저장된 데이터를 DIMM 컨트롤러(150) 측으로 출력할 수도 있을 것이다. 더불어, DIMM 컨트롤러(150) 측에서 제공된 데이터가 에스램(114_1)의 특정 영역에 기입되고, 특정 영역에 기입된 데이터는 다시 시리얼/디시리얼라이저(116_1)를 경유하여 호스트로 전달될 수 있다. 에스램(114_1)은 호스트와 DIMM 컨트롤러(150)에 의해서 동시에 접근이 가능한 듀얼 포트(Dual Port) 방식으로 구동될 수 있다.

시리얼/디시리얼라이저(116_1)는 호스트의 고속 인터페이스를 통해서 제공되는 데이터 DQ[j:0]를 병렬화하여 에스램(114_1)에 최적화된 데이터 단위 MDQ[k:0]로 제공한다. 더불어, 에스램(114_1)으로부터 읽혀진 데이터를 직렬화하여 호스트 측의 고속 인터페이스를 통해서 전달한다. 이러한 시리얼/디시리얼라이저(116_1)의 기능에 의해서 물리 계층(110)와 호스트간의 고속 인터페이스와 내부 동작 속도의 차이에 따른 문제들을 해소할 수 있다.

에스램 컨트롤 로직(118_1)은 입력되는 램 명령어(CMD_R)나 램 어드레스(ADDR_R)를 참조하여 에스램(114_1)의 워드 라인이나 비트 라인, 또는 읽기/쓰기 회로들을 제어할 수 있다.

여기서, 하나의 데이터 슬라이스(DS_1)에 대한 구성을 간략히 설명했지만, 나머지 데이터 슬라이스들(DS_2~DS_m)도 동일한 구성을 포함할 수 있음은 잘 이해될 것이다. 즉, 데이터 스트로브 신호(DQS)를 공유하는 각각의 데이터 신호 셋(DQSn, DQ[m:0])마다 하나의 데이터 슬라이스(DS)에 연결되도록 구성될 수 있다. 즉, 데이터 슬라이스들(DS_1~DS_m) 각각은 서로 독립적인 에스램을 포함하고, 동일한 데이터 슬라이스 내에서도 뱅크 그룹(BG) 또는 뱅크 단위로 서로 독립적인 에스램이 배열될 수 있을 것이다. 이러한 구조를 통해서 뱅크 그룹(BG)을 사용하여 채널과 내부 동작 속도의 차이를 극복하는 DDR4 규격의 인터페이스 프로토콜에 최적화된 물리 계층(110)을 제공할 수 있다.

도 7은 도 6의 시리얼/디시리얼라이저의 기능을 구체적으로 보여주는 블록도이다. 도 7을 참조하면, 시리얼/디시리얼라이저(116_1)는 호스트 측과 교환되는 데이터(DQ0, DQ1, DQ2, DQ3, DQS0)와 에스램(114_1)과 교환되는 데이터(MDQ0~MDQ31)의 배열 동작을 통해서 클록 주파수의 차이 문제를 해결할 수 있다.

예를 들면, 호스트가 DDR4 규격의 인터페이스 프로토콜을 사용하는 경우에 호스트와 데이터 슬라이스(DS_1) 사이에는 1600㎒의 데이터 교환 속도가 제공될 수 있다. 반면, 데이터 슬라이스(DS_1) 내부에서는 200㎒로 클록에 동기되어 데이터가 전달될 수 있다. 이 경우, 시리얼/디시리얼라이저(116_1)는 지연 동기 루프(112_1)로부터 제공된 클록(CLKi)에 의해서 호스트로부터 제공되는 데이터를 병렬로 배열하는 동작을 수행한다. 이러한 직/병렬화 동작을 통해서 외부 클록 주파수와 내부 클록 주파수 간의 차이로 발생하는 신호의 동기 문제를 해결할 수 있다.

도 8은 도 6의 에스램을 뱅크 그룹과 뱅크 어드레스 단위로 구분하는 예를 간략히 보여주는 도면이다. 도 8을 참조하면, 하나의 데이터 슬라이스(DS)에 대응하는 에스램(114_1)은 뱅크 그룹(BG) 단위로 배열할 수 있다.

하나의 데이터 슬라이스(DS_1)에 포함되는 에스램(114_1)은 2개 또는 4개의 뱅크 그룹 단위로 구분될 수 있다. 즉, 뱅크 그룹(BG0)에는 4개의 뱅크들(BA0, BA1, BA2, BA3)이 포함될 것이다. 그리고 본 발명의 에스램(114_1)은 하나의 뱅크 그룹(BG0)에 하나의 에스램을 할당할 수 있다. 즉, 뱅크 그룹들(BG0, BG1, BG2, BG3) 각각에 대해서 하나의 입출력 단위로 구분되는 에스램 장치를 할당할 수 있을 것이다. 물론, 에스램 장치를 배치하는 방법은 다양하게 변경될 수 있다. 즉, 뱅크 단위들(BA0, BA1, BA2, BA3) 각각에 하나의 에스램 장치를 할당할 수도 있을 것이다. 이러한 에스램의 뱅크 그룹 단위 또는 뱅크 단위로의 할당을 통해서 뱅크 그룹간 또는 뱅크간 이동 시간의 차이를 반영하는 호스트의 인터페이스 프로토콜에 최적화된 물리 계층(110)을 제공할 수 있다.

도 9는 도 8의 하나의 뱅크 그룹에 할당되는 에스램의 구조를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 하나의 뱅크 그룹(BG0)은 하나의 입출력 단위(I/O)를 갖는 하나의 에스램(400)으로 구성될 수 있다. 에스램(400)은 셀 어레이(410), 행 디코더(420), 열 디코더(430), 읽기/쓰기 회로(440), 입출력 버퍼(450), 제어 로직(460)을 포함할 수 있다.

셀 어레이(410)는 하나의 뱅크 그룹(BG0)에 대응하는 메모리 영역을 제공할 수 있다. 즉, 적어도 4개의 뱅크들(BA0~BA3)이 하나의 뱅크 그룹(BG0)에 포함된다. 셀 어레이(410)는 이렇게 복수의 뱅크들 단위로 구분될 수 있다. 호스트에서 제공되는 뱅크 그룹(BG0) 내에서의 뱅크 선택은 행 디코더(420)와 열 디코더(430)에 의해서 선택될 수 있을 것이다.

읽기/쓰기 회로(440)는 호스트 또는 DIMM 컨트롤러(150)에 의해서 읽기 또는 쓰기 요청된 데이터를 셀 어레이(410)에 기입하거나 독출한다. 읽기/쓰기 회로(440)는 선택된 메모리 영역에서 센싱한 데이터를 입출력 버퍼(450)에 전달할 수 있다. 그리고 읽기/쓰기 회로(440)는 입출력 버퍼(450)를 통해서 제공되는 쓰기 데이터를 셀 어레이(410)에 기입할 수 있을 것이다.

제어 로직(460)은 호스트 측의 접근 요청에 의해서 제공되는 제어 신호들(nWE, nOE, CLK)을 참조하여 에스램(400)에 대한 읽기 및 쓰기 동작을 제어할 수 있다.

이상의 하나의 뱅크 그룹(BG0)에 대응하는 에스램의 구성이 도시되었다. 하지만, 하나의 뱅크에 대해서도 하나의 에스램을 할당할 수도 있음은 잘 이해될 것이다.

도 10은 도 9의 에스램 셀의 구성을 예시적으로 보여주는 회로도이다. 도 10을 참조하면, 에스램 셀(411)은 듀얼 포트 에스램으로 구성될 수 있다.

에스램 셀(411)은 4개의 트랜지스터로 구성된 2-포트 에스램 셀이 예시적으로 도시될 것이다. 에스램 셀(411)은 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 이루어지는 제 1 인버터를 포함한다. 에스램 셀(411)은 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)로 구성되는 제 2 인버터를 포함한다. 제 1 인버터의 출력단은 제 2 인버터의 입력단에 연결되고, 제 2 인버터의 출력단은 제 1 인버터의 입력단에 연결된다. 그리고 에스램 셀(411)은 패스 트랜지스터들(PT1, PT2)에 의해서 A-포트를 구성하는 비트 라인(BL_A, BLB_A)과 워드 라인(WL_A)에 연결된다. 패스 트랜지스터들(PT1, PT2)의 게이트는 워드 라인(WL_A)에 연결된다. 워드 라인(WL_A)에 선택 전압이 인가되면, 패스 트랜지스터들(PT1, PT2)이 턴온되고, 제 1 인버터와 제 2 인버터로 구성되는 에스램 셀(411)은 비트 라인쌍(BL_A, BLB_A)에 연결된다.

B-포트를 구성하기 위하여 에스램 셀(411)은 패스 트랜지스터들(PT3, PT4)에 의해서 비트 라인(BL_B, BLB_B)과 워드 라인(WL_B)에 연결된다. 패스 트랜지스터들(PT3, PT4)의 게이트는 워드 라인(WL_B)에 연결된다. 워드 라인(WL_B)에 선택 전압이 인가되면, 패스 트랜지스터들(PT3, PT4)이 턴온되고, 제 1 인버터와 제 2 인버터로 구성되는 에스램 셀(411)은 비트 라인쌍(BL_B, BLB_B)에 연결된다.

에스램 셀(411)이 듀얼 포트로 구성되는 것으로 설명되었으나, 본 발명의 에스램은 여기에 국한되지 않는다. 에스램 셀(411)은 싱글-포트 에스램으로도 구성되거나, 멀티-포트 에스램으로 제공되어도 무방하다.

도 11은 호스트의 뱅크 그룹 단위로 접근하는 인터페이스 프로토콜을 간략히 보여주는 타이밍도이다. 도 11을 참조하면, 호스트의 인터페이스 프로토콜이 DDR4 규격인 경우, 동일한 뱅크 그룹 내에서 뱅크 어드레스를 변경하는 경우와 서로 다른 뱅크 그룹에 접근하는 경우에 각각 다른 지연 시간을 적용한다.

예를 들면, 호스트는 호스트 클록에 동기하여 T0 시점에 읽기 명령어(RD) 명령어와 뱅크 그룹(BG0), 뱅크 어드레스(BA0), 열 어드레스(Col1)을 입력하는 것으로 가정하기로 한다. 그러면, 선택된 영역으로부터 읽혀진 데이터가 데이터(DQ, DQS) 라인을 통해서 출력될 것이다. 호스트가 뱅크 그룹(BG0)에 접근중에 다른 뱅크 그룹(BG1)에 접근하기 위한 읽기 명령어(RD) 및 어드레스(BG1, BAO, Col1)를 제공하는 경우, 최소한 명령어를 입력할 수 있는 명령어 시간(tCCD_S)이 경과된 T4 시점이다. 반면, 호스트가 뱅크 그룹(BG1)에 접근 중에 동일한 뱅크 그룹(BG1)에 접근하기 위한 읽기 명령어(RD) 및 어드레스(BG1, BA1, Col1)를 제공하는 경우, 최소한 명령어를 입력할 수 있는 명령어 시간(tCCD_L)가 소요되는 T9 시점 이후가 되어야 한다.

즉, 동일한 뱅크 그룹(BG1→BG1)으로 접근하기 위한 명령어를 제공하기 위한 시간(tCCD_L)은 서로 다른 뱅크 그룹(BG0→BG1)으로 접근하는 경우에 비해서 상대적을 더 큰 시간이 소요된다. 이러한 DRAM의 특성에 따라 호스트는 명령어 및 어드레스를 발행할 것이다. 다른 뱅크 그룹에 액세스할 경우 DDR4의 전송 대역을 최대한 채울 수 있지만, 동일한 뱅크 그룹 내의 다른 뱅크를 접근할 경우에는 대역을 채울 수 없게 된다.

본 발명의 에스램 배치 및 구성을 통하여 상술한 DRAM의 속성을 반영한 물리 계층을 구성할 수 있다.

도 12는 상술한 도 1의 구성에서 본 발명의 DIMM 컨트롤러의 램 접근 동작을 간략히 보여주는 순서도이다. 도 12를 참조하면, DIMM 컨트롤러(150)는 호스트의 램(114)에 대한 접근 상태를 참조하여 호스트와 동일한 뱅크 그룹 또는 동일한 뱅크에 접근하는 경우를 회피할 수 있다.

S110 단계에서, DIMM 컨트롤러(150)는 램(114)에 대한 접근 요청이 발생하는지 모니터링할 것이다. 예를 들면, 불휘발성 메모리(200)로 전송할 데이터에 대한 램(114)에 대한 읽기 요청이 발생하면, DIMM 컨트롤러(150)는 이러한 요청을 수신할 것이다.

S120 단계에서, DIMM 컨트롤러(150)는 접근 요청된 뱅크 그룹(BG) 또는 뱅크에 대한 호스트의 접근 상태 정보(ADD_Status)를 물리 계층(110)의 램 컨트롤러(112)로부터 수신할 것이다.

S130 단계에서, DIMM 컨트롤러(150)가 접근 요청한 뱅크 그룹(BG)이나 뱅크와 동일한 영역에 호스트가 접근 중인지 검출할 것이다. 접근 상태 정보(ADD_Status)에는 호스트가 접근 중인 뱅크 그룹 또는 뱅크에 대한 어드레스 정보가 포함되어 있다. 만일, DIMM 컨트롤러(150)가 접근할 램(114)의 뱅크 그룹과 현재 호스트가 접근하고 있는 뱅크 그룹이 서로 다른 경우, 절차는 S140 단계로 이동한다. 반면, DIMM 컨트롤러(150)가 접근할 뱅크 그룹과 현재 호스트가 접근하고 있는 뱅크 그룹이 동일한 경우, 절차는 S150 단계로 이동한다.

S140 단계에서, DIMM 컨트롤러(150)는 아무런 제약없이 현재 접근 요청된 램의 뱅크 그룹(BG) 및 뱅크(BA)에 접근할 것이다. 호스트와 서로 다른 뱅크 그룹에 대해서 접근하기 때문에, 충돌의 문제는 발생하지 않는다.

S150 단계에서, DIMM 컨트롤러(150)는 현재 접근 요청된 램의 뱅크 그룹(BG)에 대한 접근을 보류할 것이다. 그리고 접근 상태 정보(ADD_Status)를 참조하여 추후에 호스트의 뱅크 그룹에 대한 접근이 종료되면, DIMM 컨트롤러(150)는 요청된 접근을 재시도할 것이다.

이상에서는 뱅크 그룹(BG)이나, 뱅크에 대한 접근 상태 정보(ADD_Status)를 참조하여 호스트와 DIMM 컨트롤러(150)와의 경쟁을 회피하는 기술이 설명되었다. 이러한 기술은 램(114)가 뱅크 그룹이나 뱅크 단위로 배열되고, 접근됨에 따라 가능하다.

도 13은 도 1의 불휘발성 메모리들 중 어느 하나를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 페이지 버퍼(230), 입출력 회로(240), 그리고 제어 로직 및 전압 발생 회로(250)를 포함할 수 있다.

메모리 셀 어레이(210)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다.

어드레스 디코더(220)는 복수의 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(210)와 연결된다. 어드레스 디코더(220)는 외부 장치로부터 어드레스(ADDR_P)를 수신하고, 수신된 물리 어드레스(ADDR_P)를 디코딩하여, 복수의 워드라인들(WL)을 구동할 수 있다. 예를 들어, 어드레스 디코더(220)는 외부 장치로부터 수신된 물리 어드레드(ADDR_P)를 디코딩하고, 디코딩된 물리 어드레스(ADDR_P)를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하고, 선택된 적어도 하나의 워드 라인을 구동할 수 있다. 예시적으로, 물리 어드레스(ADDR_P)는 스토리지 어드레스(ADDR_N, 도 1 참조)가 변환된, 불휘발성 메모리(200)의 물리 어드레스를 가리킨다. 상술된 어드레스 변환 동작은 장치 컨트롤러(100) 또는 장치 컨트롤러(100)에 의해 구동되는 플래시 변환 계층(FTL)에 의해 수행될 수 있다.

페이지 버퍼(230)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(210)와 연결된다. 페이지 버퍼(230)는 제어 로직 및 전압 발생 회로(250)의 제어에 따라 입출력 회로(240)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(210)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(230)는 제어 로직 및 전압 발생 회로(250)의 제어에 따라 메모리 셀 어레이(110)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(240)로 전달할 수 있다. 예시적으로, 페이지 버퍼(230)는 입출력 회로(240)로부터 페이지 단위로 데이터를 수신하거나 또는 메모리 셀 어레이(210)로부터 페이지 단위로 데이터를 읽을 수 있다.

입출력 회로(240)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(230)로 전달할 수 있다. 또는 입출력 회로(240)는 페이지 버퍼(230)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 외부 장치(예를 들어, DIMM 컨트롤러(150))로 전달할 수 있다. 예시적으로, 입출력 회로(160)는 제어 신호(CTRL)와 동기되어 외부 장치와 데이터(DATA)를 송수신할 수 있다.

제어 로직 및 전압 발생 회로(250)는 외부 장치로부터 스토리지 커맨드(CMD_S) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(220), 페이지 버퍼(230), 및 입출력 회로(240)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(250)는 신호들(CMD_N, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(210)에 저장되도록 다른 구성 요소들을 제어할 수 있다. 또는 제어 로직 및 전압 발생 회로(250)는 신호들(CMD_N, CTRL)에 응답하여 메모리 셀 어레이(210)에 저장된 데이터(DATA)가 외부 장치로 전송되도록 다른 구성 요소들을 제어할 수 있다. 예시적으로, 외부 장치로부터 수신된 스토리지 커맨드(CMD_N)는 도 1의 스토리지 커맨드(CMD_N)가 변형된 커맨드일 수 있다. 제어 신호(CTRL)는 장치 컨트롤러(100)가 불휘발성 메모리(131)를 제어하기 위하여 제공하는 신호일 수 있다.

제어 로직 및 전압 발생 회로(250)는 불휘발성 메모리(131)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(250)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 제어 로직 및 전압 발생 회로(250)는 생성된 다양한 전압들을 어드레스 디코더(220)로 제공하거나 또는 메모리 셀 어레이(210)의 기판으로 제공할 수 있다.

도 14은 도 13의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다. 예시적으로, 도 14을 참조하여 3차원 구조의 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 불휘발성 메모리(200) 각각에 포함된 다른 메모리 블록들 또한 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.

도 14를 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제 2 행을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.

예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.

예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.

기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.

동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.

예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.

메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.

예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.

제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제 1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.

예시적으로, 도시된 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들는 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

도 15는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다. 도 15을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), 램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305), 칩셋(1400), GPU(1500), 입출력 장치(1600), 그리고 스토리지 장치(1700)를 포함한다.

프로세서(1100)는 컴퓨팅 시스템(1000)의 제반 동작을 제어할 수 있다. 프로세서(1100)는 컴퓨팅 시스템(1000)에서 수행되는 다양한 연산을 수행할 수 있다.

램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305)은 프로세서(1100)와 직접적으로 연결될 수 있다. 예를 들어, 램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305) 각각은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 가질 수 있다. 또는, 램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305) 각각은 프로세서(1100)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다. 예시적으로, 불휘발성 메모리 모듈들(1300, 1305)은 도 1 내지 도 18을 참조하여 설명된 불휘발성 메모리 모듈(10)일 수 있다.

램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305)은 동일한 인터페이스(1150)를 통해 프로세서(1100)와 통신할 수 있다. 예를 들어, 불휘발성 메모리 모듈들(1300, 1305) 및 램 모듈들(1200, 1250)은 DDR(Double Data Rate) 방식의 인터페이스(1150)를 통해 통신할 수 있다. 예시적으로, 프로세서(1100)는 램 모듈들(1200, 1250)을 컴퓨팅 시스템(1000)의 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로서 사용할 수 있다.

칩셋(1400)은 프로세서(1100)와 전기적으로 연결되고, 프로세서(1100)의 제어에 따라 컴퓨팅 시스템(1000)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(1400)은 주요 버스들을 통해 GPU(1500), 입출력 장치(1600), 및 스토리지 장치(1700) 각각과 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.

GPU(1500)는 컴퓨팅 시스템(1000)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로 GPU(1500)는 시스템-온-칩 형태로 프로세서(1100) 내에 실장될 수 있다.

입출력 장치(1600)는 컴퓨팅 시스템(1000)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 장치(1600)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.

스토리지 장치(1700)는 컴퓨팅 시스템(1000)의 저장 매체로서 사용될 수 있다. 스토리지 장치(1600)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다.

예시적으로, 불휘발성 메모리 모듈들(1300, 1305)은 프로세서(1100)에 의해 컴퓨팅 시스템(1000)의 저장 매체로서 사용될 수 있다. 불휘발성 메모리 모듈들(1300, 1305) 및 프로세서(1100) 사이의 인터페이스(1150)는 스토리지 장치(1700) 및 프로세서(1100) 사이의 인터페이스보다 고속 인터페이스일 수 있다. 즉, 프로세서(1100)가 불휘발성 메모리 모듈들(1300, 1305)을 저장 매체로서 사용함으로써 컴퓨팅 시스템의 성능이 향상된다.

불휘발성 메모리 모듈들(1300, 1305)은 프로세서(1100)와의 인터페이스 프로토콜에 최적화된 구조의 에스램을 포함할 수 있다. 즉, 뱅크 그룹 단위로 또는 뱅크 단위로 구분되는 복수의 램을 통해서 프로세서(1100)는 불휘발성 메모리에 접근하기 위한 명령어, 어드레스, 데이터를 불휘발성 메모리 모듈들(1300, 1305)에 제공할 수 있을 것이다.

도 16은 도 15의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다. 예시적으로, 도 16은 LRDIMM(Load Reduced DIMM) 형태를 갖는 불휘발성 메모리 모듈(1300)을 보여준다. 예시적으로, 도 16에 도시된 불휘발성 메모리 모듈(1300)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다.

도 16을 참조하면, 불휘발성 메모리 모듈(1300)은 장치 컨트롤러(1310), 버퍼 메모리(1320), 불휘발성 메모리 장치(1330), 및 직렬 프레즌스 검출 칩(1340)(SPD; Serial Presence Detect chip)를 포함한다. 장치 컨트롤러(1310)는 램(1311)을 포함할 수 있다. 예시적으로, 불휘발성 메모리 장치(1330)는 복수의 불휘발성 메모리들(NVM)을 포함할 수 있다. 불휘발성 메모리 장치(1330)에 포함된 복수의 불휘발성 메모리들 각각은 별도의 칩, 별도의 패키지, 별도의 장치, 또는 별도의 모듈로 각각 구현될 수 있다. 또는 불휘발성 메모리 장치(1330)는 하나의 칩 또는 하나의 패키지로 구현될 수 있다.

예시적으로, 장치 컨트롤러(1310), 램(1311), 버퍼 메모리(1320), 및 불휘발성 메모리 장치(1330)는 도 1에서 설명된 장치 컨트롤러(100), 램(114), 버퍼 메모리(300), 및 복수의 불휘발성 메모리(200)와 동일하거나 또는 유사하게 동작할 수 있다. 불휘발성 메모리 모듈(1300)은 프로세서(1100)와의 인터페이스 프로토콜에 최적화된 구조의 에스램을 포함할 수 있다. 즉, 뱅크 그룹 단위로 또는 뱅크 단위로 구분되는 램(1311)을 통해서 프로세서(1100)는 불휘발성 메모리(1330)에 접근하기 위한 명령어, 어드레스, 데이터를 불휘발성 메모리 모듈들(1300, 1305)에 제공할 수 있을 것이다.

예시적으로, 장치 컨트롤러(1310)는 프로세서(1100)와 복수의 데이터 신호들(DQ) 및 복수의 데이터 스트로브 신호들(DQS)을 송수신할 수 있고, 별도의 신호 라인들을 통해 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록(CK)을 수신할 수 있다.

SPD(1340)는 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD(1340)는 불휘발성 메모리 모듈(1300)의 초기 정보 또는 장치 정보를 포함할 수 있다. 예시적으로, SPD(1340)는 불휘발성 메모리 모듈(1300)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보를 포함할 수 있다. 불휘발성 메모리 모듈(1300)이 포함된 컴퓨팅 시스템이 부팅될 때, 컴퓨팅 시스템의 프로세서(1100)는 SPD(1340)를 읽고, 이를 기반으로 불휘발성 메모리 모듈(1300)을 인식할 수 있다. 프로세서(1100)는 SPD(1340)를 기반으로 불휘발성 메모리 모듈(1300)을 저장 매체로서 사용할 수 있다.

예시적으로, SPD(1340)는 부가 통신 채널(Side-Band Communication Channel)을 통해 프로세서(1100)와 통신할 수 있다. 프로세서(1100)는 부가 통신 채널을 통해 SPD(1340)와 부가 신호(SBS; Side-Band Signal)을 주고 받을 수 있다. 예시적으로, SPD(1340)는 부가 통신 채널을 통해 장치 컨트롤러(1310)와 통신할 수 있다. 예시적으로, 부가 통신 채널은 I2C 통신에 기반된 채널일 수 있다. 예시적으로, SPD(1340), 장치 컨트롤러(1310), 및 프로세서(1100)는 I2C 통신을 기반으로 서로 통신하거나 또는 정보를 주고 받을 수 있다.

도 17은 도 15의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다. 예시적으로, 도 17은 RDIMM(Registered DIMM) 형태를 갖는 불휘발성 메모리 모듈(2300)의 블록도이다. 예시적으로, 도 17에 도시된 불휘발성 메모리 모듈(2300)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다.

도 17을 참조하면, 불휘발성 메모리 모듈(2300)은 장치 컨트롤러(2310), 버퍼 메모리(2320), 불휘발성 메모리 장치(2330), 직렬 프레즌스 검출 칩(2340)(SPD; Serial Presence Detect chip), 및 데이터 버퍼 회로(2350)를 포함한다. 장치 컨트롤러(2310)는 램(2311)을 포함한다. 장치 컨트롤러(2310), 램(2311), 불휘발성 메모리 장치(2330), 및 SPD(2340)는 도 1 및 도 16에서 설명되었으므로, 이에 대한 상세한 설명은 생략하기로 한다.

데이터 버퍼 회로(2350)는 프로세서(1100, 도 15 참조)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 정보 또는 데이터를 수신하고, 수신된 정보 또는 데이터를 장치 컨트롤러(2350)로 전달할 수 있다. 또는 데이터 버퍼 회로(2350)는 장치 컨트롤러(2310)로부터 정보 또는 데이터를 수신하고, 수신된 정보 또는 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(1100)로 전달할 수 있다.

예시적으로, 데이터 버퍼 회로(2350)는 복수의 데이터 버퍼들(Data Buffer)을 포함할 수 있다. 복수의 데이터 버퍼들(Data Buffer) 각각은 프로세서(1100)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고 받을 수 있다. 또는 복수의 데이터 버퍼들 각각은 장치 컨트롤러(2310)와 신호를 주고 받을 수 있다. 예시적으로, 복수의 데이터 버퍼들 각각은 장치 컨트롤러(2310)의 제어에 따라 동작할 수 있다.

예시적으로, 장치 컨트롤러(2310)는 프로세서(1100)와의 인터페이스 프로토콜에 최적화된 구조의 램(2311)을 포함할 수 있다. 즉, 뱅크 그룹 단위로 또는 뱅크 단위로 구분되는 램(2311)을 통해서 프로세서(1100)는 불휘발성 메모리(2330)에 접근하기 위한 명령어, 어드레스, 데이터를 불휘발성 메모리 모듈(2300)에 제공할 수 있을 것이다.

도 18은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템의 다른 예를 예시적으로 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 18을 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), 불휘발성 메모리 모듈(3200), 칩셋(3400), GPU(3500), 입출력 장치(3600), 및 스토리지 장치(3700)를 포함한다. 프로세서(3100), 칩셋(3400), GPU(3500), 입출력 장치(3600), 및 스토리지 장치(3700)는 도 21의 그것들과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.

불휘발성 메모리 모듈(3200)은 프로세서(3100)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈(3200)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다.

불휘발성 메모리 모듈(3200)은 제어 회로(3210), 불휘발성 메모리 장치(3220), 및 램 장치(3230)를 포함할 수 있다. 도 21 내지 도 23의 불휘발성 메모리 모듈들(1300, 2300)과 달리, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220) 및 램 장치(3230)를 각각 엑세스할 수 있다. 좀 더 상세한 예로서, 제어 회로(3210)는 프로세서(3100)의 제어에 따라 수신된 데이터를 불휘발성 메모리 장치(3220)에 저장하거나 또는 램 장치(3230)에 저장할 수 있다. 또는 제어 회로(3210)는 프로세서(3100)의 제어에 따라 불휘발성 메모리 장치(3220)에 저장된 데이터를 프로세서(3100)로 전송하거나 또는 램 장치(3230)에 저장된 데이터를 프로세서(3100)로 전송할 수 있다. 즉, 프로세서(3100)는 불휘발성 메모리 모듈(3200)에 포함된 불휘발성 메모리 장치(3220) 및 램 장치(3230)를 각각 인식할 수 있다. 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다. 또는 프로세서(3100)는 램 장치(3230)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다.

예시적으로, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220)을 컴퓨팅 시스템(3000)의 스토리지 매체로서 사용할 수 있고, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 램 장치(3230)를 컴퓨팅 시스템(3000)의 메인 메모리로서 사용할 수 있다. 즉, 프로세서(3100)는 하나의 DIMM 소켓에 장착된 하나의 메모리 모듈에 포함된 불휘발성 메모리 장치 또는 램 장치를 각각 선택적으로 엑세스할 수 있다.

예시적으로, 프로세서(3100)는 DDR(Double Data Rate) 인터페이스(3300)를 통해 불휘발성 메모리 모듈(3200)과 통신할 수 있다.

도 19는 도 18의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 불휘발성 메모리 모듈(3200)은 제어 회로(3210), 불휘발성 메모리 장치(3220), 및 램 장치(3220)를 포함한다. 예시적으로, 불휘발성 메모리 장치(3220)는 복수의 불휘발성 메모리들을 포함할 수 있고, 램 장치(3230)는 복수의 DRAM들을 포함할 수 있다. 예시적으로, 복수의 불휘발성 메모리들은 프로세서(3100)에 의해 컴퓨팅 시스템(3000)의 스토리지로 사용될 수 있다. 예시적으로, 복수의 불휘발성 메모리들(NVM) 각각은 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다.

복수의 DRAM들은 프로세서(3100)에 의해 컴퓨팅 시스템(3000)의 메인 메모리로서 사용될 수 있다. 예시적으로, 램 장치(3230)는 DRAM, SRAM, SDRAM, PRAM, ReRAM, FRAM, MRAM 등과 같은 랜덤 엑세스 메모리 소자들을 포함할 수 있다.

제어 회로(3210)는 장치 컨트롤러(3211) 및 SPD(3212)를 포함한다. 장치 컨트롤러(3211)는 프로세서(3100)로부터 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 수신할 수 있다. 장치 컨트롤러(3211)는 프로세서(3100)로부터 수신된 신호들에 응답하여, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 불휘발성 메모리 장치(3220) 또는 램 장치(3230)에 선택적으로 저장할 수 있다. 또는 장치 컨트롤러(3211)는 프로세서(3100)로부터 수신된 신호들에 응답하여, 불휘발성 메모리 장치(3220) 또는 램 장치(3230)에 저장된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(3100)로 선택적으로 전송할 수 있다.

예시적으로, 프로세서(3100)는 커맨드(CMD), 어드레스(ADDR), 또는 별도의 신호 또는 별도의 정보를 통해 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 선택적으로 엑세스할 수 있다. 즉, 프로세서(3100)는 불휘발성 메모리 모듈(3200)에 포함된 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 선택적으로 엑세스할 수 있다. 예시적으로, 장치 컨트롤러(3211)는 도 1 내지 도 19에서 설명된 동작 방법에 따라 서브 데이터를 램(미도시)에 축적하고, 프로세서(3100)의 명령어에 따라 불휘발성 메모리 장치(3220)에 프로그램할 수 있다.

도 20은 도 18의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 예시적으로, 도 20의 불휘발성 메모리 모듈(4200)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 갖고, DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다.

도 18 및 도 20을 참조하면, 불휘발성 메모리 모듈(4200)은 제어 회로(4100), 불휘발성 메모리 장치(4220), 및 램 장치(4230)을 포함한다. 제어 회로(4210)는 장치 컨트롤러(4211), SPD(4212), 및 데이터 버퍼 회로(4213)를 포함한다.

장치 컨트롤러(4211)는 프로세서(3100)로부터 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 수신한다. 장치 컨트롤러(4211)는 수신된 신호들에 응답하여 불휘발성 메모리 장치(4220) 또는 램 장치(4230)를 제어할 수 있다. 프로세서(3100)는 불휘발성 메모리 장치(4220) 또는 램 장치(4230) 각각을 선택적으로 엑세스할 수 있다. 장치 컨트롤러(4231)는 프로세서(3100)의 제어에 따라 불휘발성 메모리 장치(4220) 또는 램 장치(4230)를 제어할 수 있다.

데이터 버퍼 회로(4213)는 프로세서(3100)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신하고, 수신된 신호들을 장치 컨트롤러(4211) 및 램 장치(4230)로 제공할 수 있다. 또는 데이터 버퍼 회로(4213)는 장치 컨트롤러(4211) 또는 램 장치(4230)로부터 수신된 데이터를, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 제공할 수 있다.

예시적으로, 프로세서(3100)가 불휘발성 메모리 장치(4220)에 데이터를 저장하는 경우, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신되는 데이터는 장치 컨트롤러(4211)로 제공되고, 장치 컨트롤러(4211)는 수신된 데이터를 가공하여 불휘발성 메모리 장치(4220)로 제공할 수 있다. 또는 프로세서(3100)가 불휘발성 메모리 장치(4220)에 저장된 데이터를 읽는 경우, 데이터 버퍼 회로(4213)는 장치 컨트롤러(4211)로부터 제공되는 데이터를, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 제공할 수 있다. 또는 프로세서(3100)가 램 장치(4230)에 데이터를 저장하는 경우, 데이터 버퍼 회로(4213)로 수신된 데이터는 램 장치(4230)로 제공되고, 장치 컨트롤러(4231)는 수신된 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 램 장치(4230)로 전달할 수 있다. 또는 프로세서(3100)가 램 장치(4230)에 저장된 데이터를 읽는 경우, 장치 컨트롤러(4231)는 수신된 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 램 장치(4230)로 전달하고, 램 장치(4230)는 전달된 신호들에 응답하여, 데이터를 데이터 버퍼 회로(4213)로 제공하고, 데이터 버퍼 회로(4213)는, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 데이터를 프로세서(3100)로 제공할 수 있다. 예시적으로, 장치 컨트롤러(3211)는 도 1에서 설명된 동작 방법에 따라 서브 데이터를 램(미도시)에 축적하고, 프로세서(3100)의 명령어에 따라 불휘발성 메모리 장치(4220)에 프로그램할 수 있다. .

도 21은 도 18의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 불휘발성 메모리 모듈(5200)은 제어 회로(5210), 불휘발성 메모리 장치(5220), 및 램 장치(5230)를 포함한다. 제어 회로(5210)는 장치 컨트롤러(5211) 및 SPD(5212)를 포함한다. 불휘발성 메모리 모듈(5200)은 도 26의 불휘발성 메모리 모듈(4200)과 유사하게 동작할 수 있다. 하지만, 불휘발성 메모리 모듈(5200)은 도 26의 불휘발성 메모리 모듈(4200)과 달리 데이터 버퍼 회로(4213)를 포함하지 않는다. 즉, 도 27의 불휘발성 메모리 모듈(5200)은 프로세서(3100)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 장치 컨트롤러(5211) 또는 램 장치(5230)로 직접 제공할 수 있다. 또는, 도 27의 불휘발성 메모리 모듈(5200)의 장치 컨트롤러(5211)로부터의 데이터 또는 램 장치(5230)로부터의 데이터는, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 직접 제공할 수 있다.

예시적으로, 도 20의 불휘발성 메모리 모듈(4200)은 LRDIMM(Load Redued DIMM) 형태의 메모리 모듈이고, 도 21의 불휘발성 메모리 모듈(5200)은 RDIMM(Registered DIMM) 형태의 메모리 모듈일 수 있다.

예시적으로, 장치 컨트롤러(5211)는 도 1 내지 도 12에서 설명된 바와 같은 구성 및 배치를 갖는 램을 포함할 것이다.

도 22는 본 발명의 실시 예에 따른 불휘발성 메모리 시스템이 적용된 서버 시스템을 예시적으로 보여주는 도면이다. 도 22를 참조하면, 서버 시스템(6000)은 복수의 서버 랙들(6100)을 포함할 수 있다. 복수의 서버 랙들(6100) 각각은 복수의 불휘발성 메모리 모듈들(6200)을 포함할 수 있다. 복수의 불휘발성 메모리 모듈들(6200)은 복수의 서버 랙들(6100) 각각에 포함된 프로세서들과 직접적으로 연결될 수 있다. 예를 들어, 복수의 불휘발성 메모리 모듈들(6200)은 듀얼 인-라인 메모리 모듈의 형태를 갖고, 프로세서와 전기적으로 연결된 DIMM 소켓에 장착되어 프로세서와 서로 통신할 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(6200)은 서버 시스템(6000)의 스토리지로서 사용될 수 있다.

본 발명에 따른 불휘발성 메모리 그리고/또는 장치 컨트롤러 등은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘발성 메모리 그리고/또는 장치 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

1. 적어도 하나의 불휘발성 메모리; 그리고
   호스트로부터의 상기 불휘발성 메모리를 접근하기 위한 제어 정보나 상기 불휘발성 메모리에 전달될 데이터를 저장하기 위한 램을 포함하는 장치 컨트롤러를 포함하되,
   상기 램은 상기 호스트와 상기 장치 컨트롤러 사이의 인터페이스 프로토콜에 규정된 어드레스 단위로 배치되는 불휘발성 메모리 모듈.
2. 제 1 항에 있어서,
   상기 인터페이스 프로토콜은 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC(Multimedia Card), embedded MMC, PCI (Peripheral Component Interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (Small Computer Small Interface), ESDI (Enhanced Small Disk Interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 중 적어도 하나를 포함하는 불휘발성 메모리 모듈.
3. 제 1 항에 있어서,
   상기 어드레스 단위는 뱅크 그룹 단위에 대응하고, 상기 램은 상기 뱅크 그룹 단위 각각에 하나의 에스램 장치로 제공되는 불휘발성 메모리 모듈.
4. 제 1 항에 있어서,
   상기 어드레스 단위는 뱅크 단위에 대응하고, 상기 램은 상기 뱅크 단위 각각에 하나의 에스램 장치로 제공되는 불휘발성 메모리 모듈.
5. 제 1 항에 있어서,
   상기 장치 컨트롤러는:
   상기 램을 포함하고, 상기 호스트와의 물리적인 인터페이싱을 제공하기 위한 물리 계층; 그리고
   상기 램에 저장된 상기 제어 정보나 상기 데이터를 상기 적어도 하나의 불휘발성 메모리 장치로 전달하는 DIMM 컨트롤러를 포함하는 불휘발성 메모리 모듈.
6. 제 5 항에 있어서,
   상기 물리 계층은 상기 호스트로부터 제공되는 램 어드레스, 램 명령어를 참조하여 상기 램에 제공되는 상기 제어 정보나 상기 데이터를 저장하도록 상기 램을 제어하는 램 컨트롤러를 포함하되,
   상기 램 컨트롤러는 상기 호스트에 의한 상기 램의 특정 어드레스 단위에 대한 접근 상태를 상기 DIMM 컨트롤러에 제공하는 불휘발성 메모리 모듈.
7. 제 6 항에 있어서,
   상기 DIMM 컨트롤러는 상기 호스트의 접근 상태 정보를 참조하여, 호스트가 접근 중인 뱅크 그룹이나 뱅크에 대한 접근 요청을 보류하는 불휘발성 메모리 모듈.
8. 제 5 항에 있어서,
   상기 물리 계층은 데이터 신호 또는 데이터 스트로브 신호에 따라 구분되는 복수의 데이터 슬라이스들을 포함하며, 상기 복수의 데이터 슬라이스들 각각은 상기 데이터 신호를 직렬 또는 병렬화하는 시리얼/디시리얼라이저를 포함하는 불휘발성 메모리 모듈.
9. 제 1 항에 있어서,
   상기 불휘발성 메모리 장치는 3차원 메모리 어레이를 포함하는 불휘발성 메모리 모듈.
10. 복수의 불휘발성 메모리;
    적어도 하나의 버퍼 메모리; 그리고
    제 1 인터페이스 프로토콜에 따라 호스트와 데이터를 교환하는 물리 계층;
    제 2 인터페이스 프로토콜 방식으로 상기 물리 계층과 상기 불휘발성 메모리, 상기 버퍼 메모리 사이에서 데이터를 교환하는 DIMM 컨트롤러를 포함하되,
    상기 물리 계층에는 상기 불휘발성 메모리에 접근하기 위한 제 1 명령어, 제 1 어드레스, 그리고 제 1 데이터를 저장하는 랜덤 액세스 메모리가 포함되고,
    상기 랜덤 액세스 메모리는 상기 제 1 인터페이스 프로토콜의 어드레스 구분 단위인 뱅크 그룹 또는 뱅크 단위로 배열되는 불휘발성 메모리 모듈.

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