JP7368169B2 - データ記憶回路及び電子機器 - Google Patents

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Description

本発明は、データ記憶回路及び電子機器に関する。
半導体集積回路においては、アルファ線や中性子線などの放射線により引き起こされるソフトエラーが問題となる。ソフトエラーは、ＤＲＡＭ、ＳＲＡＭなどのメモリにおいて特に問題視されていた。しかし、半導体の微細化が進むにつれてフリップフロップ回路でのソフトエラーも無視できないレベルになってきており、特に基幹システムや、車載、航空などの高い信頼性が求められる用途では、フリップフロップ回路に対しても対策を行うことが必要となる。
特開２０１０－４５６１０号公報
フリップフロップ回路におけるソフトエラーへの対策として、エラー訂正機能の付加又はエラー検出機能の付加がある。
エラー訂正機能が付加されると、フリップフロップ回路内でソフトエラーが発生したとしても、それが訂正されて出力データに影響が生じない。少ないオーバーヘッドでソフトエラーの訂正が可能となれば有益である。
エラー検出機能が付加されると、文字通り、ソフトエラーの発生を検出できる。ソフトエラーが検出された際に、例えば上位システムに対しエラー検出信号を出力すれば、装置にリセットをかける等の対応が可能となる。少ないオーバーヘッドでソフトエラーの検出が可能となれば有益である。
本発明は、少ないオーバーヘッドでソフトエラーの訂正又は検出を可能とするデータ記憶回路、及び、それを利用する電子機器を提供することを目的とする。
本発明に係るデータ記憶回路は、データ入力端子に入力される対象入力データを記憶して記憶データをデータ出力端子から対象出力データとして出力するデータ記憶回路において、基準クロック信号に基づくマスタクロック信号及びスレーブクロック信号を出力するクロック制御回路と、前記マスタクロック信号に基づいて前記対象入力データを取り込み、取り込んだデータを保持するとともにマスタ出力データとして出力するマスタラッチ回路と、前記スレーブクロック信号に基づいて前記マスタ出力データを取り込み、取り込んだデータを保持するとともにスレーブ出力データとして出力するスレーブラッチ回路と、前記対象出力データを生成する出力データ生成回路と、を備え、前記スレーブラッチ回路として複数のスレーブラッチ回路が設けられ、前記クロック制御回路は、前記対象入力データとして前記データ入力端子に入力された書き込み対象データが前記マスタラッチ回路及び前記複数のスレーブラッチ回路にて取り込まれた後、前記マスタラッチ回路及び前記複数のスレーブラッチ回路が全てデータ保持状態となるように前記マスタクロック信号及び前記スレーブクロック信号の信号レベルを固定するクロック停止状態に移行し、前記出力データ生成回路は、前記クロック停止状態において、前記マスタラッチ回路からの前記マスタ出力データ及び前記複数のスレーブラッチ回路からの複数のスレーブ出力データに基づき、多数決にて、前記対象出力データを生成する構成（第１の構成）である。
上記第１の構成に係るデータ記憶回路において、前記書き込み対象データ及び前記対象出力データの何れかを、入力される書き込み制御信号に応じて、選択的に、前記対象入力データとして前記データ入力端子に供給するセレクタを更に備えた構成（第２の構成）であっても良い。
上記第２の構成に係るデータ記憶回路において、前記セレクタにより前記書き込み対象データが前記データ入力端子に供給されて前記書き込み対象データが前記マスタラッチ回路及び前記複数のスレーブラッチ回路にて取り込まれた後、前記セレクタは前記対象出力データを前記データ入力端子に供給するフィードバック状態に移行し、前記クロック制御回路は前記クロック停止状態に移行する構成（第３の構成）であっても良い。
上記第３の構成に係るデータ記憶回路において、前記フィードバック状態且つ前記クロック停止状態への移行後、前記マスタ出力データ及び前記複数のスレーブ出力データの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、前記クロック制御回路は、前記クロック停止状態を一時的に解除することで、前記セレクタを通じ前記データ入力端子に供給される前記対象出力データにて前記マスタラッチ回路及び前記複数のスレーブラッチ回路の保持データを更新させ、その後、前記クロック停止状態に戻す構成（第４の構成）であっても良い。
上記第４の構成に係るデータ記憶回路において、前記マスタラッチ回路、前記複数のスレーブラッチ回路、前記出力データ生成回路及び前記セレクタを備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用し、前記フィードバック状態且つ前記クロック停止状態への移行後、何れかのブロックにて前記エラーが検出されたとき、前記クロック制御回路は、前記クロック停止状態を一時的に解除することで、各ブロックにおいて前記セレクタを通じ前記データ入力端子に供給される前記対象出力データにて前記マスタラッチ回路及び前記複数のスレーブラッチ回路の保持データを更新させ、その後、前記クロック停止状態に戻す構成（第５の構成）であっても良い。
上記第１～第４の構成の何れかに係るデータ記憶回路において、前記マスタラッチ回路、前記複数のスレーブラッチ回路及び前記出力データ生成回路を備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用した構成（第６の構成）であっても良い。
上記第１の構成に係るデータ記憶回路において、前記マスタ出力データ及び前記複数のスレーブ出力データの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、多数決により生成された前記対象出力データにて前記マスタラッチ回路及び前記複数のスレーブラッチ回路の保持データを更新する更新回路を更に備えた構成（第７の構成）であっても良い。
また、本発明に係るデータ記憶回路は、データ入力端子に入力される対象入力データを記憶して記憶データをデータ出力端子から対象出力データとして出力するデータ記憶回路において、基準クロック信号に基づくマスタクロック信号及びスレーブクロック信号を出力するクロック制御回路と、前記マスタクロック信号に基づいて前記対象入力データを取り込み、取り込んだデータを保持するとともにマスタ出力データとして出力するマスタラッチ回路と、前記スレーブクロック信号に基づいて前記マスタ出力データを取り込み、取り込んだデータを保持するとともにスレーブ出力データとして出力するスレーブラッチ回路と、前記対象出力データを生成する出力データ生成回路と、を備え、前記マスタラッチ回路として複数のマスタラッチ回路が設けられ、前記複数のマスタラッチ回路における１つのマスタラッチ回路からの前記マスタ出力データが前記スレーブラッチ回路に供給され、前記クロック制御回路は、前記対象入力データとして前記データ入力端子に入力された書き込み対象データが前記複数のマスタラッチ回路及び前記スレーブラッチ回路にて取り込まれた後、前記複数のマスタラッチ回路及び前記スレーブラッチ回路が全てデータ保持状態となるように前記マスタクロック信号及び前記スレーブクロック信号の信号レベルを固定するクロック停止状態に移行し、前記出力データ生成回は、前記クロック停止状態において、前記マスタラッチ回路からの複数のマスタ出力データ及び前記スレーブラッチ回路からの前記スレーブ出力データに基づき、多数決にて、前記対象出力データを生成する構成（第８の構成）である。
上記第８の構成に係るデータ記憶回路において、前記書き込み対象データ及び前記対象出力データの何れかを、入力される書き込み制御信号に応じて、選択的に、前記対象入力データとして前記データ入力端子に供給するセレクタを更に備えた構成（第９の構成）であっても良い。
上記第９の構成に係るデータ記憶回路において、前記セレクタにより前記書き込み対象データが前記データ入力端子に供給されて前記書き込み対象データが前記複数のマスタラッチ回路及び前記スレーブラッチ回路にて取り込まれた後、前記セレクタは前記対象出力データを前記データ入力端子に供給するフィードバック状態に移行し、前記クロック制御回路は前記クロック停止状態に移行する構成（第１０の構成）であっても良い。
上記第１０の構成に係るデータ記憶回路において、前記フィードバック状態且つ前記クロック停止状態への移行後、前記複数のマスタ出力データ及び前記スレーブ出力データの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、前記クロック制御回路は、前記クロック停止状態を一時的に解除することで、前記セレクタを通じ前記データ入力端子に供給される前記対象出力データにて前記複数のマスタラッチ回路及び前記スレーブラッチ回路の保持データを更新させ、その後、前記クロック停止状態に戻す構成（第１１の構成）であっても良い。
上記第１１の構成に係るデータ記憶回路において、前記複数のマスタラッチ回路、前記スレーブラッチ回路、前記出力データ生成回路及び前記セレクタを備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用し、前記フィードバック状態且つ前記クロック停止状態への移行後、何れかのブロックにて前記エラーが検出されたとき、前記クロック制御回路は、前記クロック停止状態を一時的に解除することで、各ブロックにおいて前記セレクタを通じ前記データ入力端子に供給される前記対象出力データにて前記複数のマスタラッチ回路及び前記スレーブラッチ回路の保持データを更新させ、その後、前記クロック停止状態に戻す構成（第１２の構成）であっても良い。
上記第８～第１１の構成の何れかに係るデータ記憶回路において、前記複数のマスタラッチ回路、前記スレーブラッチ回路及び前記出力データ生成回路を備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用した構成（第１３の構成）であっても良い。
上記第８の構成に係るデータ記憶回路において、前記複数のマスタ出力データ及び前記スレーブ出力データの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、多数決により生成された前記対象出力データにて前記複数のマスタラッチ回路及び前記スレーブラッチ回路の保持データを更新する更新回路を更に備えた構成（第１４の構成）であっても良い。
また、本発明に係るデータ記憶回路は、データ入力端子に入力される対象入力データを記憶して記憶データをデータ出力端子から対象出力データとして出力するデータ記憶回路において、基準クロック信号に基づくマスタクロック信号及びスレーブクロック信号を出力するクロック制御回路と、前記マスタクロック信号に基づいて前記対象入力データを取り込み、取り込んだデータを保持するとともにマスタ出力データとして出力するマスタラッチ回路と、前記スレーブクロック信号に基づいて前記マスタ出力データを取り込み、取り込んだデータを保持するとともにスレーブ出力データとして出力するスレーブラッチ回路と、エラー検出回路と、を備え、前記スレーブ出力データが前記対象出力データとして前記データ出力端子から出力され、前記クロック制御回路は、前記対象入力データとして前記データ入力端子に入力された書き込み対象データが前記マスタラッチ回路及び前記スレーブラッチ回路にて取り込まれた後、前記マスタラッチ回路及び前記スレーブラッチ回路の双方がデータ保持状態となるように前記マスタクロック信号及び前記スレーブクロック信号の信号レベルを固定するクロック停止状態に移行し、前記エラー検出回路は、前記クロック停止状態において、前記マスタ出力データ及び前記スレーブ出力データの値が不一致であるときに所定のエラー検出信号を出力し、当該データ記憶回路には更にセレクタが設けられ、前記セレクタは、前記書き込み対象データ、及び、前記対象出力データの何れかを、入力される書き込み制御信号に応じて、選択的に、前記対象入力データとして前記データ入力端子に供給する構成（第１５の構成）である。
上記第１５の構成に係るデータ記憶回路において、前記セレクタにより前記書き込み対象データが前記データ入力端子に供給されて前記書き込み対象データが前記マスタラッチ回路及び前記スレーブラッチ回路にて取り込まれた後、前記セレクタは前記対象出力データを前記データ入力端子に供給するフィードバック状態に移行し、前記クロック制御回路は前記クロック停止状態に移行する構成（第１６の構成）であっても良い。
上記第１５又は第１６の構成に係るデータ記憶回路において、前記マスタラッチ回路、前記スレーブラッチ回路、前記エラー検出回路及び前記セレクタを備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用した構成（第１７の構成）であっても良い。
本発明に係る電子機器は、上記第１～第１７の構成の何れかに係るデータ記憶回路と、前記データ記憶回路からの前記対象出力データを用いて動作するデータ利用部と、を備えた電子機器において、前記データ記憶回路にて記憶データの書き換えが不要となる区間が存在し、前記クロック制御回路は当該区間において前記クロック停止状態となる構成（第１８の構成）である。
本発明によれば、少ないオーバーヘッドでソフトエラーの訂正又は検出を可能とするデータ記憶回路、及び、それを利用する電子機器を提供することが可能となる。
本発明の第１実施形態に係るデータ記憶回路の構成図である。 本発明の第１実施形態に係り、基準クロック信号、マスタクロック信号及びスレーブクロック信号の関係図である。 本発明の第１実施形態に係り、マスタラッチ回路の一構成例を示す図である。 本発明の第１実施形態に係り、マスタラッチ回路のデータ透過状態及びデータ保持状態の説明図である。 本発明の第１実施形態に係り、スレーブラッチ回路の一構成例を示す図である。 本発明の第１実施形態に係り、スレーブラッチ回路のデータ透過状態及びデータ保持状態の説明図である。 本発明の第１実施形態に係るデータ記憶回路のタイミングチャートである。 本発明の第１実施形態に属する実施例ＥＸ１＿２に係るデータ記憶回路の構成図である。 オーバーラップ時間を説明するための図である。 ノンオーバーラップ時間を説明するための図である。 本発明の第２実施形態に係るデータ記憶回路の構成図である。 本発明の第２実施形態に属する実施例ＥＸ２＿１に係るフリップフロップ回路の内部構成図である。 本発明の第２実施形態に属する実施例ＥＸ２＿１に係るデータ記憶回路のタイミングチャートである。 本発明の第２実施形態に属する実施例ＥＸ２＿１に係り、正常状態復帰処理を説明するためのタイミングチャートである。 本発明の第２実施形態に属する実施例ＥＸ２＿２に係り、データ記憶回路の一部構成図である。 本発明の第２実施形態に属する実施例ＥＸ２＿３に係るフリップフロップ回路の内部構成図である。 本発明の第２実施形態に属する実施例ＥＸ２＿３に係るデータ記憶回路のタイミングチャートである。 本発明の第２実施形態に属する実施例ＥＸ２＿３に係り、正常状態復帰処理を説明するためのタイミングチャートである。 本発明の第２実施形態に属する実施例ＥＸ２＿４に係り、データ記憶回路の一部構成図である。 本発明の第２実施形態に属する実施例ＥＸ２＿５に係るデータ記憶回路の構成図である。 本発明の第３実施形態に係る電子機器の構成図である。 本発明の第３実施形態に属する実施例ＥＸ３＿２に係り、互いに分離した複数の書き換え不要区間の存在を示す図である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“１１１”によって参照されるマスタラッチ回路は（図１参照）、マスタラッチ回路１１１と表記されることもあるし、ラッチ回路１１１と略記されることもあり得るが、それらは全て同じものを指す。
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
或る任意の注目した信号について、注目した信号がハイレベルであるとき、当該注目した信号の反転信号はローレベルをとり、注目した信号がローレベルであるとき、当該注目した信号の反転信号はハイレベルをとる。
任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。
ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる区間をハイレベル区間と称し、当該信号のレベルがローレベルとなる区間をローレベル区間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は第１実施形態に係るデータ記憶回路１００の構成図である。第１実施形態に係るデータ記憶回路１００は、フリップフロップ回路１１０と、クロック制御回路１２０と、クロック有効制御回路１３０と、セレクタ１４０と、を備える。以下、フリップフロップ回路を“ＦＦ”と称することがある。データ記憶回路１００は、主として、一旦ＦＦ１１０に必要なデータを書き込んだ後はデータの書き換えが不要となる用途で用いられる。
ＦＦ１１０は、マスタラッチ回路１１１、スレーブラッチ回路１１２及びエラー検出回路１１３と、データ入力端子１１０ＩＮ及びデータ出力端子１１０ＯＵＴを備える。データ入力端子１１０ＩＮに対して入力されるデータを入力データＤＩＮと称する。データ出力端子１１０ＯＵＴから出力されるデータを出力データＱＯＵＴと称する。図１のデータ記憶回路１００は、ＦＦ１１０の機能により、データ入力端子１１０ＩＮに入力される入力データＤＩＮ（対象入力データ）を記憶して記憶データをデータ出力端子１１０ＯＵＴから出力データＱＯＵＴ（対象出力データ）として出力することができる。
クロック制御回路１２０には基準クロック信号ＣＬＫＩＮが入力される。クロック制御回路１２０は、基準クロック信号ＣＬＫＩＮに基づきマスタクロック信号ＣＬＫＭ及びスレーブクロック信号ＣＬＫＳを生成して、マスタクロック信号ＣＬＫＭ及びスレーブクロック信号ＣＬＫＳをＦＦ１１０に供給する。クロック制御回路１２０には、基準クロック信号ＣＬＫＩＮとは別に、クロック有効制御回路１３０からクロック有効制御信号ＣＬＫＣＮＴが入力されている。信号ＣＬＫＣＮＴは“１”又は“０”の値をとる二値化信号であり、クロック制御回路１２０は、信号ＣＬＫＣＮＴの値に応じてクロック信号ＣＬＫＭ及びＣＬＫＳを生成する。
図２に、信号ＣＬＫＣＮＴの値が“１”である状態でのクロック信号ＣＬＫＩＮ、ＣＬＫＭ及びＣＬＫＳの関係を示す。クロック信号ＣＬＫＩＮ、ＣＬＫＭ及びＣＬＫＳは何れもローレベル又はハイレベルをとる二値化信号である。基準クロック信号ＣＬＫＩＮは所定周波数を有する矩形波信号であって、図示されないクロック生成回路にて生成される。信号ＣＬＫＣＮＴの値が“１”であるとき、スレーブクロック信号ＣＬＫＳは基準クロック信号ＣＬＫＩＮと同じ信号とされ、マスタクロック信号ＣＬＫＭは基準クロック信号ＣＬＫＩＮの反転信号とされるものとする。故に、信号ＣＬＫＣＮＴの値が“１”であるとき、クロック信号ＣＬＫＩＮ、ＣＬＫＭ及びＣＬＫＳの周波数は共通となる。但し、クロック信号ＣＬＫＩＮとクロック信号ＣＬＫＭ及びＣＬＫＳとの関係を上述したものから逆にする変形や、クロック信号ＣＬＫＭ及びＣＬＫＳの周波数をクロック信号ＣＬＫＩＮの周波数と異ならせる変形も可能である。
信号ＣＬＫＣＮＴの値が“１”から“０”に切り替わると、クロック信号ＣＬＫＭ及びＣＬＫＳの信号レベルが共にローレベルで固定される状態（以下、クロック停止状態と称する）に移行するが、この移行の詳細については後述される。
クロック有効制御回路１３０は、書き込み制御信号ＣＮＴＷＲに基づいてクロック有効制御ＣＬＫＣＮＴを生成し、クロック制御回路１２０に供給する。
セレクタ１４０は、第１入力端、第２入力端及び制御端を有する。セレクタ１４０において、第１入力端にはデータ出力端子１１０ＯＵＴからの出力データＱＯＵＴが入力され、第２入力端にはデータＤＤが入力され、制御端には、図示されない書き込み制御回路からの書き込み制御信号ＣＮＴＷＲが入力される。セレクタ１４０の第２入力端には、図示されないデータ提供部からの書き込み対象データＤＷＲがデータＤＤとして入力されることもあるし、有意な値を持たない不定データがデータＤＤとして入力されることもある。セレクタ１４０は、制御端に加わる書き込み制御信号ＣＮＴＷＲに応じて、第１入力端及び第２入力端の何れかに入力されるデータを選択し、選択したデータを出力する。セレクタ１４０の出力データは入力データＤＩＮとしてデータ入力端子１１０ＩＮに供給される。書き込み制御信号ＣＮＴＷＲは“１”又は“０”の値をとる二値化信号であり、書き込み制御信号ＣＮＴＷＲの値が“０”、“１”であるときに、セレクタ１４０は、夫々、第１選択状態、第２選択状態となるものとする。セレクタ１４０において、第１選択状態では、第１入力端に入力されるデータ（出力データＱＯＵＴ）が選択されて入力データＤＩＮとしてデータ入力端子１１０ＩＮに入力される。セレクタ１４０において、第２選択状態では、第２入力端に入力されるデータＤＤが選択されて入力データＤＩＮとしてデータ入力端子１１０ＩＮに入力される。
マスタラッチ回路１１１には、データ入力端子１１０ＩＮに対する入力データＤＩＮがマスタ入力データＤＭとして入力される。マスタラッチ回路１１１は、クロック制御回路１２０からのマスタクロック信号ＣＬＫＭに基づいてマスタ入力データＤＭ（即ち入力データＤＩＮ）を取り込み、取り込んだデータを保持するとともにマスタ出力データＱＭとして出力する。
スレーブラッチ回路１１２には、マスタラッチ回路１１１からのマスタ出力データＱＭがスレーブ入力データＤＳとして入力される。スレーブラッチ回路１１２は、クロック制御回路１２０からのスレーブクロック信号ＣＬＫＳに基づいてスレーブ入力データＤＳ（即ちマスタ出力データＱＭ）を取り込み、取り込んだデータを保持するとともにスレーブ出力データＱＳとして出力する。ＦＦ１１０では、スレーブラッチ回路１１２からのスレーブ出力データＱＳが出力データＱＯＵＴとしてデータ出力端子１１０ＯＵＴから出力されることになる。
データＤＩＮ、ＤＭ、ＱＭ、ＤＳ、ＱＳ及びＱＯＵＴを示す信号は、夫々に、ローレベル又はハイレベルの信号レベルをとる１ビットのデジタル信号である。
図３に、マスタラッチ回路１１１として利用可能なマスタラッチ回路の一例としてマスタラッチ回路１６０を示す。マスタラッチ回路１６０は、スイッチ１６１及び１６２と、インバータ回路１６３及び１６４と、を備える。スイッチ１６１及び１６２並びに後述のスイッチ１７１及び１７２を含む任意のスイッチは、双方向スイッチとしてのアナログスイッチであり、例えば、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）の電界効果トランジスタを用いて構成されたトランスミッションゲートであって良い。スイッチ１６１及び１６２並びに後述のスイッチ１７１及び１７２を含む任意のスイッチは、第１端、第２端及び制御端を有し、制御端に供給される信号のレベルに応じて、第１端及び第２端が導通状態又は非導通状態（遮断状態）となる。第１端及び第２端が導通状態となることをオン状態と称し、第１端及び第２端が非導通状態（遮断状態）となることをオフ状態と称する。ここでは、スイッチ１６１及び１６２並びに後述のスイッチ１７１及び１７２を含む任意のスイッチについて、制御端への信号のレベルがハイレベルであるときに当該スイッチはオン状態となり、制御端への信号のレベルがローレベルであるときに当該スイッチはオフ状態となるものとする。尚、オン状態、オフ状態は、夫々、オン、オフと略記されることもある。
スイッチ１６１の第１端にはマスタ入力データＤＭを示す信号が入力され、スイッチ１６１の第２端はノード１６５に接続される。インバータ回路１６３の入力端はノード１６５に接続される。インバータ回路１６３は自身の入力端に加わる信号の反転信号を自身の出力端から出力する。インバータ回路１６３の出力信号がマスタ出力データＱＭを示す信号となる。インバータ回路１６３の出力端はインバータ回路１６４の入力端に接続される。インバータ回路１６４は自身の入力端に加わる信号の反転信号を自身の出力端から出力する。故に、マスタ出力データＱＭを示す信号の反転信号がインバータ回路１６４の出力端から出力される。スイッチ１６２の第１端はインバータ回路１６４の出力端に接続され、スイッチ１６２の第２端はノード１６５に接続される。
スイッチ１６１の制御端にはマスタクロック信号ＣＬＫＭが入力され、スイッチ１６２の制御端にはマスタクロック信号ＣＬＫＭの反転信号ＣＬＫＭ＿Ｂが入力される。このため、マスタクロック信号ＣＬＫＭがハイレベルであるときには、スイッチ１６１がオン状態且つスイッチ１６２がオフ状態となることでマスタラッチ回路１６０はデータ透過状態となり、マスタクロック信号ＣＬＫＭがローレベルであるときには、スイッチ１６１がオフ状態且つスイッチ１６２がオン状態となることでマスタラッチ回路１６０はデータ保持状態となる。図４（ａ）、（ｂ）に、マスタラッチ回路１６０のデータ透過状態、データ保持状態を模式的に示す。
マスタラッチ回路１６０において、データ透過状態では、現在のマスタ入力データＤＭがそのままマスタ出力データＱＭとして出力される。尚、マスタラッチ回路１６０において、データ透過状態では、データＤＭを示す信号レベルとデータＱＭを示す信号レベルとが反転することになるが、後述されるようにデータＤＭは正論理にて定義され且つデータＱＭは負論理にて定義される。このため、マスタラッチ回路１６０において、データ透過状態では、データＤＭが持つ論理値とデータＱＭが持つ論理値は同じとなる。これを、“現在のマスタ入力データＤＭがそのままマスタ出力データＱＭとして出力される”と表現している。マスタラッチ回路１６０において、データ保持状態では、現在のマスタ入力データＤＭに関係なくインバータ回路１６４によりノード１６５に保持されたデータがマスタ出力データＱＭとして出力される。つまり、マスタラッチ回路１６０では、マスタクロック信号ＣＬＫＭのアップエッジに同期してマスタ入力データＤＭがマスタラッチ回路１６０に取り込まれ、取り込まれたデータがマスタクロック信号ＣＬＫＭのダウンエッジに同期してマスタラッチ回路１６０にラッチ（保持）される。マスタクロック信号ＣＬＫＭのアップエッジ及びダウンエッジを経て、マスタクロック信号ＣＬＫＭがローレベルで固定されたならば、マスタラッチ回路１６０に取り込まれたデータがマスタラッチ回路１６０にて保持されるデータ保持状態が継続する。
図５に、スレーブラッチ回路１１２として利用可能なスレーブラッチ回路の一例としてスレーブラッチ回路１７０を示す。スレーブラッチ回路１７０は、スイッチ１７１及び１７２と、インバータ回路１７３及び１７４と、を備える。
スイッチ１７１の第１端にはスレーブ入力データＤＳを示す信号が入力され、スイッチ１７１の第２端はノード１７５に接続される。インバータ回路１７３の入力端はノード１７５に接続される。インバータ回路１７３は自身の入力端に加わる信号の反転信号を自身の出力端から出力する。インバータ回路１７３の出力信号がスレーブ出力データＱＳを示す信号となる。インバータ回路１７３の出力端はインバータ回路１７４の入力端に接続される。インバータ回路１７４は自身の入力端に加わる信号の反転信号を自身の出力端から出力する。故に、スレーブ出力データＱＳを示す信号の反転信号がインバータ回路１７４の出力端から出力される。スイッチ１７２の第１端はインバータ回路１７４の出力端に接続され、スイッチ１７２の第２端はノード１７５に接続される。
スイッチ１７１の制御端にはスレーブクロック信号ＣＬＫＳが入力され、スイッチ１７２の制御端にはスレーブクロック信号ＣＬＫＳの反転信号ＣＬＫＳ＿Ｂが入力される。このため、スレーブクロック信号ＣＬＫＳがハイレベルであるときには、スイッチ１７１がオン状態且つスイッチ１７２がオフ状態となることでスレーブラッチ回路１７０はデータ透過状態となり、スレーブクロック信号ＣＬＫＳがローレベルであるときには、スイッチ１７１がオフ状態且つスイッチ１７２がオン状態となることでスレーブラッチ回路１７０はデータ保持状態となる。図６（ａ）、（ｂ）に、スレーブラッチ回路１７０のデータ透過状態、データ保持状態を模式的に示す。
スレーブラッチ回路１７０において、データ透過状態では、現在のスレーブ入力データＤＳがそのままスレーブ出力データＱＳとして出力される。尚、スレーブラッチ回路１７０において、データ透過状態では、データＤＳを示す信号レベルとデータＱＳを示す信号レベルとが反転することになるが、後述されるようにデータＤＳは負論理にて定義され且つデータＱＳは正論理にて定義される。このため、スレーブラッチ回路１７０において、データ透過状態では、データＤＳが持つ論理値とデータＱＳが持つ論理値は同じとなる。これを、“現在のスレーブ入力データＤＳがそのままスレーブ出力データＱＳとして出力される”と表現している。スレーブラッチ回路１７０において、データ保持状態では、現在のスレーブ入力データＤＳに関係なくインバータ回路１７４によりノード１７５に保持されたデータがスレーブ出力データＱＳとして出力される。つまり、スレーブラッチ回路１７０では、スレーブクロック信号ＣＬＫＳのアップエッジに同期してスレーブ入力データＤＳがスレーブラッチ回路１７０に取り込まれ、取り込まれたデータがスレーブクロック信号ＣＬＫＳのダウンエッジに同期してスレーブラッチ回路１７０にラッチ（保持）される。スレーブクロック信号ＣＬＫＳのアップエッジ及びダウンエッジを経て、スレーブクロック信号ＣＬＫＳがローレベルで固定されたならば、スレーブラッチ回路１７０に取り込まれたデータがスレーブラッチ回路１７０にて保持されるデータ保持状態が継続する。
図１のマスタラッチ回路１１１及びスレーブラッチ回路１１２の具体的な構成は任意であるが、ここでは、図３のマスタラッチ回路１６０がマスタラッチ回路１１１として且つ図５のスレーブラッチ回路１７０がスレーブラッチ回路１１２として用いられるものとする。そうすると、データＤＩＮ、ＤＭ、ＱＳ及びＱＯＵＴは正論理にて定義され、データＱＭ及びＤＳは負論理にて定義されることになる。即ち、データＤＩＮ、ＤＭ、ＱＳ又はＱＯＵＴである注目データを示す信号の信号レベルがハイレベル、ローレベルであるとき、当該注目データは、夫々、“１”、“０”の論理値を有する。逆に、データＱＭ又はＤＳである注目データを示す信号の信号レベルがハイレベル、ローレベルであるとき、当該注目データは、夫々、“０”、“１”の論理値を有する。但し、正論理及び負論理の定め方は任意に変更可能である。
尚、任意のラッチ回路について、或るデータを示す信号の当該ラッチ回路への入力は、或るデータの当該ラッチ回路への入力と同義であり、或るデータを示す信号の当該ラッチ回路からの出力は、或るデータの当該ラッチ回路からの出力と同義である。故に例えば、マスタラッチ回路に対してマスタ入力データＤＭを示す信号が入力されることを、マスタラッチ回路に対するマスタ入力データＤＭの入力と表現したり、マスタラッチ回路からマスタ出力データＱＭを示す信号が出力されることを、マスタラッチ回路からのマスタ出力データＱＭの出力と表現したりすることがある。これはラッチ回路に限らず、セレクタ等でも同様であり、また後述の他の実施形態においても同様である。
図７はデータ記憶回路１００のタイミングチャートである。タイミングＴ１にて基準クロック信号ＣＬＫＩＮにアップエッジが生じるものとする。また、任意の整数ｉに関して、タイミングＴｉ＋１はタイミングＴｉよりも基準クロック信号ＣＬＫＩＮの周期の半分だけ後のタイミングであるものとし、基準クロック信号ＣＬＫＩＮのデューティは５０％であるとする。そうすると、タイミングＴ１、Ｔ３及びＴ５は、基準クロック信号ＣＬＫＩＮにおける３つの連続するアップエッジタイミングであり、タイミングＴ２、Ｔ４及びＴ６は、基準クロック信号ＣＬＫＩＮにおける３つの連続するダウンエッジタイミングである。
書き込み制御信号ＣＮＴＷＲの値は原則として“０”とされており、書き込み対象データＤＷＲをＦＦ１１０に書き込むのに必要な区間においてのみ書き込み制御信号ＣＮＴＷＲの値が“１”とされる。図７の例において、書き込み制御信号ＣＮＴＷＲの値は、タイミングＴ１及びＴ３間においてのみ“１”とされ、それ以外では“０”とされる。タイミングＴ１及びＴ３間において、ＦＦ１１０に書き込まれるべきデータ（換言すればＦＦ１１０にて記憶及び保持されるべきデータ）が書き込み対象データＤＷＲとしてセレクタ１４０の第２入力端に入力される。故に、タイミングＴ１及びＴ３間において、入力データＤＩＮはセレクタ１４０の第２入力端への入力データである書き込み対象データＤＷＲと一致する。タイミングＴ１及びＴ３間以外においてセレクタ１４０の第２入力端に入力されるデータＤＤは不定データとなりうる。
図７の例において、タイミングＴ５に至るまではクロック有効制御信号ＣＬＫＣＮＴは“１”の値を有しており、故に、少なくともタイミングＴ５に至るまでは基準クロック信号ＣＬＫＩＮのレベル変化に同期してクロック信号ＣＬＫＭ及びＣＬＫＳにもレベル変化が生じる。
結果、タイミングＴ２におけるマスタクロック信号ＣＬＫＭのアップエッジに同期して書き込み対象データＤＷＲがマスタラッチ回路１１１に取り込まれ且つマスタ出力データＱＭが書き込み対象データＤＷＲと一致する。続くタイミングＴ３におけるスレーブクロック信号ＣＬＫＳのアップエッジに同期して書き込み対象データＤＷＲと一致するマスタ出力データＱＭがスレーブラッチ回路１１２に取り込まれ且つスレーブ出力データＱＳ及び出力データＱＯＵＴが書き込み対象データＤＷＲと一致する（即ちスレーブ出力データＱＳ及び出力データＱＯＵＴの各値は書き込み対象データＤＷＲの値と一致する）。
図７の例では、タイミングＴ３を境に書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化しているが、タイミングＴ３以降は書き込み対象データＤＷＲの値と同じ値を有するデータが出力データＱＯＵＴとして現れるので、タイミングＴ１から続いてタイミングＴ３以降も書き込み対象データＤＷＲの値と同じ値を有するデータが入力データＤＩＮであり続ける。
クロック制御回路１２０は、セレクタ１４０を通じ入力データＤＩＮとしてデータ入力端子１１０ＩＮに入力された書き込み対象データＤＷＲがマスタラッチ回路１１１及びスレーブラッチ回路１１２の双方に取り込まれた後、クロック信号ＣＬＫＭ及びＣＬＫＳのレベル変化を停止させてクロック信号ＣＬＫＭ及びＣＬＫＳの信号レベルをローレベルで固定するクロック停止状態に移行する。クロック停止状態では、マスタラッチ回路１１１及びスレーブラッチ回路１１２の双方がデータ保持状態となる。
クロック有効制御回路１３０は、書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化するまではクロック有効制御信号ＣＬＫＣＮＴの値を“１”とし、書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化した後、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させ、以後、信号ＣＬＫＣＮＴの値を“０”で固定して良い。但し、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させるタイミングは、書き込み対象データＤＷＲがスレーブ出力データＱＳに現れた後のタイミングとされる。
クロック制御回路１２０は、信号ＣＬＫＣＮＴの値が“１”から“０”に変化した後、マスタクロック信号ＣＬＫＭの信号レベルがローレベルで固定されるようにマスタクロック信号ＣＬＫＭのレベル変化を停止させ、スレーブクロック信号ＣＬＫＳの信号レベルがローレベルで固定されるようにスレーブクロック信号ＣＬＫＳのレベル変化を停止させる。以下、“マスタクロック信号ＣＬＫＭの信号レベルがローレベルで固定されるようにマスタクロック信号ＣＬＫＭのレベル変化を停止させる”ことをマスタクロックの停止と称することがあり、“スレーブクロック信号ＣＬＫＳの信号レベルがローレベルで固定されるようにスレーブクロック信号ＣＬＫＳのレベル変化を停止させる”ことをスレーブクロックの停止と称することがある（後述の他の実施形態でも同様）。
図７の例では、タイミングＴ５にて信号ＣＬＫＣＮＴの値が“１”から“０”に変化しているため、タイミングＴ５又はタイミングＴ５より後にマスタクロック及びスレーブクロックが停止されているが、書き込み対象データＤＷＲがスレーブ出力データＱＳに現れた後であれば、任意のタイミングでマスタクロックを停止させて良く、任意のタイミングでスレーブクロックを停止させて良い。マスタクロックを停止させてからスレーブクロックを停止させても良いし、その逆でも良い。
但し、マスタクロック信号ＣＬＫＭがハイレベルとなった直後にマスタクロックが停止されると、マスタラッチ回路１１１の動作が不安定となる可能性もあるので、マスタクロック信号ＣＬＫＭがローレベルであるときにマスタクロックを停止させると良い。同様に、スレーブクロック信号ＣＬＫＳがローレベルであるときにスレーブクロックを停止させると良い。しかしながら例えば、タイミングＴ５及びＴ６間のちょうど中央のタイミングにてマスタクロックとスレーブクロックを同時に停止するといったことも可能である。
尚、図１では、クロック制御回路１２０とクロック有効制御回路１３０が別々の回路として示されているが、回路１３０は回路１２０に内包されると考えても良い。
マスタクロック及びスレーブクロックの停止にて実現されるクロック停止状態では、マスタラッチ回路１１１及びスレーブラッチ回路１１２がともに書き込み対象データＤＷＲを保持しているはずである。しかしながら、放射線等の影響によりラッチ回路１１１又は１１２の保持データが“１”から“０”へ又は“０”から“１”へ反転することがあり、この反転はエラーと称される。エラーとして、物理的な故障によるハードエラーと、放射線等の影響により一時的に誤動作が発生するソフトエラーとがあるが、ここでは、主としてソフトエラーに注目する。
エラー検出回路１１３は、クロック停止状態においてマスタ出力データＱＭ及びスレーブ出力データＱＳを比較し、データＱＭ及びＱＳの値が一致しておれば“０”の値を有する信号ＳＥＲＲを出力し、データＱＭ及びＱＳの値が不一致であれば“１”の値を有する信号ＳＥＲＲを出力する。“１”の値を有する信号ＳＥＲＲはエラーが発生していることを示す所定のエラー検出信号として機能する。“０”の値を有する信号ＳＥＲＲはエラー検出信号として機能しない。また、ＦＦ１１０がクロック停止状態とされていないときの信号ＳＥＲＲは無効である。排他的論理和回路などの簡素な比較回路でエラー検出回路１１３を構成することができる。
信号ＳＥＲＲは図示されない上位制御回路に供給される。上位制御回路は、クロック停止状態において“１”の値を有する信号ＳＥＲＲ（即ちエラー検出信号）を受けると所定のエラー対応処理を実行する。エラー対応処理では、例えば、データ記憶回路１００及び上位制御回路を備える装置全体にリセットをかける、データ記憶回路１００の出力データＱＯＵＴを利用して動作する回路の動作を停止させる、書き込み対象データＤＷＲを再度ＦＦ１１０に書き込む、といったことが考えられる。
以上の如く、データ記憶回路１００によれば、フリップフロップ回路１１０に本来備えられているマスタラッチ回路１１１とスレーブラッチ回路１１２の出力を用いて、ソフトエラーの検出が可能となる。この検出のために追加される回路は、簡素な比較回路で構成可能なエラー検出回路１１３とクロック制御回路１２０のみであり、オーバーヘッドも少なくて済む。尚、放射線に起因するソフトエラーだけでなく、ノイズ又はクロストーク等に起因するソフトエラーも検出可能となる。
また、上述の構成では、第２選択状態のセレクタ１４０により書き込み対象データＤＷＲがデータ入力端子１１０ＩＮに供給されて書き込み対象データＤＷＲがマスタラッチ回路１１１及びスレーブラッチ回路１１２にて取り込まれた後、セレクタ１４０は第２選択状態から第１選択状態に移行する、即ち書き込み対象データＤＷＲと一致するはずの出力データＱＯＵＴを継続的にデータ入力端子１１０ＩＮに供給する状態（この状態をフィードバック状態と称する）に移行し、一方で、クロック制御回路１２０はクロック停止状態に移行する。
これにより、書き込み対象データＤＷＲがマスタラッチ回路１１１及びスレーブラッチ回路１１２に取り込まれた後でありさえすれば、任意のタイミング且つ任意の順序でマスタクロック及びスレーブクロックを停止すれば良いことになるので、クロック制御回路１２０に複雑な構成は不要であり、タイミングに関わる煩雑な調整も不要となる。これは、ソフトエラー対策に関わるオーバーヘッドの抑制に繋がる。
尚、図１ではエラー検出回路１１３がＦＦ１１０の内部に設けられているが、エラー検出回路１１３をＦＦ１１０の外部に設けるようにしても良い。何れの場合であってもエラー検出回路１１３自体の回路面積に差は無い。但し、配線長を短くして配線による占有率の増加を抑えるためには、エラー検出回路１１３をＦＦ１１０の内部に設け、回路１１１～１１３をまとめてコンパクトに定義したライブラリを形成することが好ましい。
第１実施形態は、以下の実施例ＥＸ１＿１～ＥＸ１＿４を含む。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿４に適用され、各実施例において、第１実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿４の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図１のデータ記憶回路１００においてセレクタ１４０は必須ではない。この場合、データ入力端子１１０ＩＮに対してデータＤＤが直接入力される。そしてこの場合、クロック有効制御信号ＣＬＫＣＮＴの値は原則“１”とされ、データＤＤとしてデータ入力端子１１０ＩＮに入力された書き込み対象データＤＷＲがマスタラッチ回路１１１及びスレーブラッチ回路１１２の双方に取り込まれた後に信号ＣＬＫＣＮＴの値が“１”から“０”に切り替えられる。そして、マスタラッチ回路１１１及びスレーブラッチ回路１１２の双方にて書き込み対象データＤＷＲが保持されている状態で、まずマスタクロックを停止し、その後にスレーブクロックを停止すれば良い。
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。図１にはＦＦ１１０が１つしか示されていないが、データ記憶回路１００においてＦＦ１１０は複数設けられていても良い。そして、共通のクロックで動作可能なＦＦ１１０に対して１つのクロック制御回路１２０を割り当てておけば、クロック制御回路１２０の設置によるオーバーヘッドは最小化される。特に、共通のクロックで動作可能なＦＦ１１０が多数存在する場合にあっては、クロック制御回路１２０の設置によるオーバーヘッドは無視できる程度に小さくなる。
単純な例として、共通のクロックで動作可能な２つのＦＦ１１０に注目し、２つのＦＦ１１０を備えたデータ記憶回路１００であるデータ記憶回路１００’の構成を図８に示す。データ記憶回路１００’はＦＦ１１０及びセレクタ１４０から成るブロックを２つ分備え、各ブロックにおいてＦＦ１１０及びセレクタ１４０の構成及び接続関係並びに入出力データは上述した通りである。実施例ＥＸ１＿２において、第１ブロックとは１つのＦＦ１１０と１つのセレクタ１４０とから成るブロックを指し、第２ブロックとは他の１つのＦＦ１１０と他の１つのセレクタ１４０とから成るブロックを指す。
データ記憶回路１００’には、第１及び第２ブロックに共通して割り当てられる回路として、単一のクロック制御回路１２０と単一のクロック有効制御回路１３０が設けられる。
データ記憶回路１００’におけるクロック有効制御回路１３０は、各ブロックのセレクタ１４０に供給される書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化するまではクロック有効制御信号ＣＬＫＣＮＴの値を“１”とし、各ブロックのセレクタ１４０に供給される書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化した後、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させ、以後、信号ＣＬＫＣＮＴの値を“０”で固定して良い。但し、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させるタイミングは、各ＦＦ１１０において書き込み対象データＤＷＲがスレーブ出力データＱＳに現れた後のタイミングとされる。
第１及び第２ブロックのセレクタ１４０に供給される書き込み制御信号ＣＮＴＷＲは、第１及び第２ブロックに対して共通に供給される単一の書き込み制御信号ＣＮＴＷＲであっても良い。この場合、データＤＤとして供給される書き込み対象データＤＷＲがＦＦ１１０に書き込まれるタイミング（ＦＦ１１０のマスタラッチ回路１１１及びスレーブラッチ回路１１２に取り込まれるタイミング）は、第１及び第２ブロック間で共通となる。第１ブロックと第２ブロックに対して互いに異なる書き込み制御信号ＣＮＴＷＲが供給されても良い。この場合、データＤＤとして供給される書き込み対象データＤＷＲがＦＦ１１０に書き込まれるタイミング（ＦＦ１１０のマスタラッチ回路１１１及びスレーブラッチ回路１１２に取り込まれるタイミング）は、第１及び第２ブロック間で相違する。
クロック制御回路１２０の動作は上述した通りである。クロック制御回路１２０は、第１及び第２ブロックのＦＦ１１０において書き込み対象データＤＷＲの書き込みが完了した後（即ち、第１及び第２ブロックの夫々において書き込み対象データＤＷＲがマスタラッチ回路１１１及びスレーブラッチ回路１１２の双方に取り込まれた後）、マスタクロック及びスレーブクロックを停止させることで上記クロック停止状態に移行することになる。
各ブロックからの信号ＳＥＲＲは図示されない上位制御回路に供給される。上位制御回路は、クロック停止状態において、第１又は第２ブロックから“１”の値を有する信号ＳＥＲＲ（即ちエラー検出信号）を受けると所定のエラー対応処理を実行する。
第１及び第２ブロックを有するデータ記憶回路１００’を説明したが、３以上のブロックが存在する場合も同様であって良い。
またここでは、各ブロックにセレクタ１４０が含まれる構成を説明したが、各ブロックからセレクタ１４０が削除されても良い。この場合、クロック有効制御信号ＣＬＫＣＮＴの値は原則“１”とされ、データＤＤとしてデータ入力端子１１０ＩＮに入力された書き込み対象データＤＷＲがマスタラッチ回路１１１及びスレーブラッチ回路１１２の双方に取り込まれるという書き込み動作が全ブロックにて行われた後に信号ＣＬＫＣＮＴの値が“１”から“０”に切り替えられる。そして、クロック制御回路１２０は、全ブロックにおいてマスタラッチ回路１１１及びスレーブラッチ回路１１２の双方にて書き込み対象データＤＷＲが保持されている状態で、まずマスタクロックを停止し、その後にスレーブクロックを停止すれば良い。
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。実施例ＥＸ１＿２において単一のクロック制御回路１２０を複数のＦＦ１１０にて共用する技術を説明したが、１つのＦＦ１１０に対して１つのクロック制御回路１２０を割り当てても良く、この場合、各ＦＦ１１０にクロック制御回路１２０を内蔵させても良い。クロック有効制御回路１３０についても同様であって良い。
［実施例ＥＸ１＿４］
実施例ＥＸ１＿４を説明する。クロック制御回路１２０の設置によるオーバーヘッドを低減するためには実施例ＥＸ１＿２に示す如く単一のクロック制御回路１２０を複数のＦＦ１１０にて共用することが望ましい。しかしながら、そのような共用を行うと、クロック信号ＣＬＫＭ及びＣＬＫＳを伝搬する配線の引き延ばしに伴い、クロック信号ＣＬＫＭ及びＣＬＫＳ間でスキュー（伝搬遅延のばらつき）が大きくなり易い。スキューの影響により、１つのＦＦ１１０においてマスタラッチ回路１１１及びスレーブラッチ回路１１２が同時にデータ透過状態となるオーバーラップ時間が発生することがあるが（図９参照）、オーバーラップ時間の大きさによっては誤動作が発生しうる。
そこで、実施例ＥＸ１＿２に示す如く単一のクロック制御回路１２０を複数のＦＦ１１０にて共用する場合にあっては、各ＦＦ１１０においてマスタラッチ回路１１１及びスレーブラッチ回路１１２が同時にデータ透過状態とならないように、スキューを制御するか、或いは、クロック幅調整等によりノンオーバーラップ時間の確保を行うと良い。ノンオーバーラップ時間とは、図１０に示す如く、マスタクロック信号ＣＬＫＭ及びスレーブクロック信号ＣＬＫＳが共にローレベルとなる時間を指す。
ノンオーバーラップ時間を確保すべく、クロック制御回路１２０は、クロック停止状態でないときにおいて、マスタクロック信号ＣＬＫＭのデューティとスレーブクロック信号ＣＬＫＳのデューティとの和を１００％よりも小さくした上で、マスタクロック信号ＣＬＫＭのローレベル区間の中央とスレーブクロック信号ＣＬＫＳのハイレベル区間の中央とを一致させると良い（図１０参照）。任意のクロック信号に関し、クロック信号のデューティとは、クロック信号のハイレベル区間とローレベル区間との和に対する、ハイレベル区間の割合を指す。
必要なノンオーバーラップ時間の確保が難しい場合にあっては、実施例ＥＸ１＿３の方法を採用することが可能である。
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３実施形態は第１実施形態を基礎とする実施形態であり、第２及び第３実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２及び第３実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３実施形態についても同様）。
図１１は第２実施形態に係るデータ記憶回路２００の構成図である。第２実施形態に係るデータ記憶回路２００は、フリップフロップ回路２１０と、クロック制御回路２２０と、クロック有効制御回路２３０と、セレクタ２４０と、を備える。上述したように、フリップフロップ回路は“ＦＦ”と称されることがある。データ記憶回路２００は、主として、一旦ＦＦ２１０に必要なデータを書き込んだ後はデータの書き換えが不要となる用途で用いられる。
ＦＦ２１０はデータ入力端子２１０ＩＮ及びデータ出力端子２１０ＯＵＴを備える。第２実施形態において、入力データＤＩＮはデータ入力端子２１０ＩＮに対して入力されるデータを指し、出力データＱＯＵＴはデータ出力端子２１０ＯＵＴから出力されるデータを指す。図１１のデータ記憶回路２００は、ＦＦ２１０の機能により、データ入力端子２１０ＩＮに入力される入力データＤＩＮ（対象入力データ）を記憶して記憶データをデータ出力端子２１０ＯＵＴから出力データＱＯＵＴ（対象出力データ）として出力することができる。
クロック制御回路２２０には基準クロック信号ＣＬＫＩＮが入力される。クロック制御回路２２０は、基準クロック信号ＣＬＫＩＮに基づきマスタクロック信号ＣＬＫＭ及びスレーブクロック信号ＣＬＫＳを生成して、マスタクロック信号ＣＬＫＭ及びスレーブクロック信号ＣＬＫＳをＦＦ２１０に供給する。クロック制御回路２２０には、基準クロック信号ＣＬＫＩＮとは別に、クロック有効制御回路２３０からクロック有効制御信号ＣＬＫＣＮＴが入力されている。信号ＣＬＫＣＮＴは“１”又は“０”の値をとる二値化信号であり、クロック制御回路２２０は、信号ＣＬＫＣＮＴの値に応じてクロック信号ＣＬＫＭ及びＣＬＫＳを生成する。
信号ＣＬＫＣＮＴに応じたクロック信号ＣＬＫＭ及びＣＬＫＳの生成方法、並びに、クロック信号ＣＬＫＩＮ、ＣＬＫＭ及びＣＬＫＳ間の関係を含むクロック信号ＣＬＫＩＮ、ＣＬＫＭ及びＣＬＫＳの詳細は、第１実施形態で示した通りである（図２参照）。クロック制御回路２２０は図１のクロック制御回路１２０と同じものであって良い。
クロック有効制御回路２３０は、書き込み制御信号ＣＮＴＷＲに基づいてクロック有効制御ＣＬＫＣＮＴを生成し、クロック制御回路２２０に供給する。
セレクタ２４０は、第１入力端、第２入力端及び制御端を有する。セレクタ２４０において、第１入力端にはデータ出力端子２１０ＯＵＴからの出力データＱＯＵＴが入力され、第２入力端にはデータＤＤが入力され、制御端には、図示されない書き込み制御回路からの書き込み制御信号ＣＮＴＷＲが入力される。セレクタ２４０の第２入力端には、図示されないデータ提供部からの書き込み対象データＤＷＲがデータＤＤとして入力されることもあるし、有意な値を持たない不定データがデータＤＤとして入力されることもある。セレクタ２４０は、制御端に加わる書き込み制御信号ＣＮＴＷＲに応じて、第１入力端及び第２入力端の何れかに入力されるデータを選択し、選択したデータを出力する。セレクタ２４０の出力データは入力データＤＩＮとしてデータ入力端子２１０ＩＮに供給される。書き込み制御信号ＣＮＴＷＲは“１”又は“０”の値をとる二値化信号であり、書き込み制御信号ＣＮＴＷＲの値が“０”、“１”であるときに、セレクタ２４０は、夫々、第１選択状態、第２選択状態となるものとする。セレクタ２４０において、第１選択状態では、第１入力端に入力されるデータ（出力データＱＯＵＴ）が選択されて入力データＤＩＮとしてデータ入力端子２１０ＩＮに入力される。セレクタ２４０において、第２選択状態では、第２入力端に入力されるデータＤＤが選択されて入力データＤＩＮとしてデータ入力端子２１０ＩＮに入力される。
ＦＦ２１０は、マスタラッチ回路とスレーブラッチ回路を備えたマスタ－スレーブ方式のフリップフロップ回路であるが、マスタラッチ回路又はスレーブラッチ回路を多重化することで、内部で発生したエラーを訂正することができる。
第２実施形態は、以下の実施例ＥＸ２＿１～ＥＸ２＿８を含む。第２実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ２＿１～ＥＸ２＿８に適用され、各実施例において、第２実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ２＿１～ＥＸ２＿８の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。図１２に実施例ＥＸ２＿１に係るフリップフロップ回路２１０ａ（ＦＦ２１０ａ）の構成を示す。実施例ＥＸ２＿１では、図１１のＦＦ２１０としてＦＦ２１０ａが用いられる。ＦＦ２１０ａは、１つのマスタラッチ回路２１１ａと、２つのスレーブラッチ回路２１２ａと、出力データ生成回路２１３ａと、を備える。実施例ＥＸ２＿１では、１つのマスタラッチ回路２１１ａ及び２つのスレーブラッチ回路２１２ａを、３つのラッチ回路（２１１ａ、２１２ａ）と称することがある。
マスタラッチ回路２１１ａには、データ入力端子２１０ＩＮに対する入力データＤＩＮがマスタ入力データＤＭとして入力される。マスタラッチ回路２１１ａは、クロック制御回路２２０からのマスタクロック信号ＣＬＫＭに基づいてマスタ入力データＤＭ（即ち入力データＤＩＮ）を取り込み、取り込んだデータを保持するとともにマスタ出力データＱＭとして出力する。
各スレーブラッチ回路２１２ａには、マスタラッチ回路２１１ａからのマスタ出力データＱＭがスレーブ入力データＤＳとして入力される。各スレーブラッチ回路２１２ａは、クロック制御回路２２０からのスレーブクロック信号ＣＬＫＳに基づいてスレーブ入力データＤＳ（即ちマスタ出力データＱＭ）を取り込み、取り込んだデータを保持するとともにスレーブ出力データＱＳとして出力する。
出力データ生成回路２１３ａは、マスタラッチ回路２１１ａから供給されるマスタ出力データＱＭと、２つのスレーブラッチ回路２１２ａから供給される２つのスレーブ出力データＱＳとに基づいて出力データＱＯＵＴを生成し、生成した出力データＱＯＵＴをデータ出力端子２１０ＯＵＴから出力する。
第１実施形態で述べたように、データＤＩＮ、ＤＭ、ＱＭ、ＤＳ、ＱＳ及びＱＯＵＴを示す信号は、夫々に、ローレベル又はハイレベルの信号レベルをとる１ビットのデジタル信号である。図１２のマスタラッチ回路２１１ａ及び各スレーブラッチ回路２１２ａの具体的な構成は任意であるが、ここでは、図３のマスタラッチ回路１６０がマスタラッチ回路２１１ａとして且つ図５のスレーブラッチ回路１７０が各スレーブラッチ回路２１２ａとして用いられるものとする。そうすると、データＤＩＮ、ＤＭ及びＱＳは正論理にて定義され、データＱＭ及びＤＳは負論理にて定義されることになる。また、出力データＱＯＵＴは正論理にて定義されるものとする。但し、正論理及び負論理の定め方は任意に変更可能である。
出力データ生成回路２１３ａは、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳに基づき多数決で出力データＱＯＵＴを生成する。即ち、出力データ生成回路２１３ａは、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの値が全て“１”となる状態ａ１では出力データＱＯＵＴの値も“１”とし、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの値が全て“０”となる状態ａ２では出力データＱＯＵＴの値も“０”とする。出力データ生成回路２１３ａは、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの値の内、任意の２つのデータの値が“１”であって且つ残りの１つのデータの値が“０”となる状態ａ３では出力データＱＯＵＴの値を“１”とする。出力データ生成回路２１３ａは、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの値の内、任意の２つのデータの値が“０”であって且つ残りの１つのデータの値が“１”となる状態ａ４では出力データＱＯＵＴの値を“０”とする。
３つのラッチ回路（２１１ａ、２１２ａ）におけるラッチを通じＦＦ２１０ａへの書き込み対象データＤＷＲの書き込みが完了した後、マスタクロック及びスレーブクロックが停止されるクロック停止状態に移行するが、クロック停止状態とされる前の出力データＱＯＵＴは無効であって、データ書き込み完了後の出力データＱＯＵＴは有効であると解して良い。そして、出力データ生成回路２１３ａは、クロック停止状態において、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳに基づき多数決で有効な出力データＱＯＵＴを生成することになる。これにより、放射線等の影響により何れか１つのラッチ回路でエラーが発生したとしても、エラーが訂正されたデータを出力データＱＯＵＴとすることができる。
クロック停止状態において、上述の状態ａ１及びａ２は正常状態に属し、上述の状態ａ３及びａ４はエラー状態に属する。実施例ＥＸ２＿１においてエラー状態とは、３つのラッチ回路（２１１ａ、２１２ａ）の内、何れか１つのラッチ回路にてエラーが発生している状態を指し、この状態は、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの内、何れか１つのデータの値が他の２つのデータの値と異なる状態に相当する。正常状態は、３つのラッチ回路（２１１ａ、２１２ａ）にてエラーが１つも発生していない状態を指す。
図１３は実施例ＥＸ２＿１に係るデータ記憶回路２００のタイミングチャートである。タイミングＴＡ１にて基準クロック信号ＣＬＫＩＮにアップエッジが生じるものとする。また、任意の整数ｉに関して、タイミングＴＡｉ＋１はタイミングＴＡｉよりも基準クロック信号ＣＬＫＩＮの周期の半分だけ後のタイミングであるものとし、基準クロック信号ＣＬＫＩＮのデューティは５０％であるとする。そうすると、タイミングＴＡ１、ＴＡ３及びＴＡ５は、基準クロック信号ＣＬＫＩＮにおける３つの連続するアップエッジタイミングであり、タイミングＴＡ２、ＴＡ４及びＴＡ６は、基準クロック信号ＣＬＫＩＮにおける３つの連続するダウンエッジタイミングである。
書き込み制御信号ＣＮＴＷＲの値は原則として“０”とされており、書き込み対象データＤＷＲをＦＦ２１０ａに書き込むのに必要な区間においてのみ書き込み制御信号ＣＮＴＷＲの値が“１”とされる。図１３の例において、書き込み制御信号ＣＮＴＷＲの値は、タイミングＴＡ１及びＴＡ３間においてのみ“１”とされ、それ以外では“０”とされる。タイミングＴＡ１及びＴＡ３間において、ＦＦ２１０ａに書き込まれるべきデータ（換言すればＦＦ２１０ａにて記憶及び保持されるべきデータ）が書き込み対象データＤＷＲとしてセレクタ２４０の第２入力端に入力される。故に、タイミングＴＡ１及びＴＡ３間において、入力データＤＩＮはセレクタ２４０の第２入力端への入力データである書き込み対象データＤＷＲと一致する。タイミングＴＡ１及びＴＡ３間以外においてセレクタ２４０の第２入力端に入力されるデータＤＤは不定データとなりうる。
図１３の例において、タイミングＴＡ５に至るまではクロック有効制御信号ＣＬＫＣＮＴは“１”の値を有しており、故に、少なくともタイミングＴＡ５に至るまでは基準クロック信号ＣＬＫＩＮのレベル変化に同期してクロック信号ＣＬＫＭ及びＣＬＫＳにもレベル変化が生じる。
結果、タイミングＴＡ２におけるマスタクロック信号ＣＬＫＭのアップエッジに同期して書き込み対象データＤＷＲがマスタラッチ回路２１１ａに取り込まれ且つマスタ出力データＱＭが書き込み対象データＤＷＲと一致する。続くタイミングＴＡ３におけるスレーブクロック信号ＣＬＫＳのアップエッジに同期して書き込み対象データＤＷＲと一致するマスタ出力データＱＭが各スレーブラッチ回路２１２ａに取り込まれ且つ２つのスレーブ出力データＱＳは書き込み対象データＤＷＲと一致する。結果、タイミングＴＡ３以降、出力データ生成回路２１３ａからの出力データＱＯＵＴは書き込み対象データＤＷＲと一致する（即ち出力データＱＯＵＴの値は書き込み対象データＤＷＲの値と一致する）。
図１３の例では、タイミングＴＡ３を境に書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化しているが、タイミングＴＡ３以降は書き込み対象データＤＷＲの値と同じ値を有するデータが出力データＱＯＵＴとして現れるので、タイミングＴＡ１から続いてタイミングＴＡ３以降も書き込み対象データＤＷＲの値と同じ値を有するデータが入力データＤＩＮであり続ける。
クロック制御回路２２０は、セレクタ２４０を通じ入力データＤＩＮとしてデータ入力端子２１０ＩＮに入力された書き込み対象データＤＷＲがマスタラッチ回路２１１ａ及び２つのスレーブラッチ回路２１２ａの全てに取り込まれた後、クロック信号ＣＬＫＭ及びＣＬＫＳのレベル変化を停止させてクロック信号ＣＬＫＭ及びＣＬＫＳの信号レベルをローレベルで固定するクロック停止状態に移行する。クロック停止状態では、３つのラッチ回路（２１１ａ、２１２ａ）の全てがデータ保持状態となる。
クロック有効制御回路２３０は、書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化するまではクロック有効制御信号ＣＬＫＣＮＴの値を“１”とし、書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化した後、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させ、以後、信号ＣＬＫＣＮＴの値を“０”で固定して良い。但し、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させるタイミングは、書き込み対象データＤＷＲが各スレーブ出力データＱＳに現れた後のタイミングとされる。
クロック制御回路２２０は、信号ＣＬＫＣＮＴの値が“１”から“０”に変化した後、マスタクロックを停止し（即ち、マスタクロック信号ＣＬＫＭの信号レベルがローレベルで固定されるようにマスタクロック信号ＣＬＫＭのレベル変化を停止させ）、且つ、スレーブクロックを停止する（即ち、スレーブクロック信号ＣＬＫＳの信号レベルがローレベルで固定されるようにスレーブクロック信号ＣＬＫＳのレベル変化を停止させる）。
図１３の例では、タイミングＴＡ５にて信号ＣＬＫＣＮＴの値が“１”から“０”に変化しているため、タイミングＴＡ５又はタイミングＴＡ５より後にマスタクロック及びスレーブクロックが停止されているが、書き込み対象データＤＷＲが各スレーブ出力データＱＳに現れた後であれば、任意のタイミングでマスタクロックを停止させて良く、任意のタイミングでスレーブクロックを停止させて良い。マスタクロックを停止させてからスレーブクロックを停止させても良いし、その逆でも良い。
但し、マスタクロック信号ＣＬＫＭがハイレベルとなった直後にマスタクロックが停止されると、マスタラッチ回路２１１ａの動作が不安定となる可能性もあるので、マスタクロック信号ＣＬＫＭがローレベルであるときにマスタクロックを停止させると良い。同様に、スレーブクロック信号ＣＬＫＳがローレベルであるときにスレーブクロックを停止させると良い。しかしながら例えば、タイミングＴＡ５及びＴＡ６間のちょうど中央のタイミングにてマスタクロックとスレーブクロックを同時に停止するといったことも可能である。
尚、図１１では、クロック制御回路２２０とクロック有効制御回路２３０が別々の回路として示されているが、回路２３０は回路２２０に内包されると考えても良い。
マスタクロック及びスレーブクロックの停止にて実現されるクロック停止状態では、３つのラッチ回路（２１１ａ、２１２ａ）の全てにおいて書き込み対象データＤＷＲが保持されているはずである。しかしながら、放射線等の影響によりラッチ回路２１１ａ又は２１２ａの保持データが“１”から“０”へ又は“０”から“１”へ反転することがあり、この反転はエラーと称される。エラーとして、物理的な故障によるハードエラーと、放射線等の影響により一時的に誤動作が発生するソフトエラーとがあるが、ここでは、主としてソフトエラーに注目する。
クロック停止状態において、出力データ生成回路２１３ａは、上述したように１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳに基づき多数決で出力データＱＯＵＴを生成する。
これにより、放射線等の影響により何れか１つのラッチ回路でエラーが発生したとしても、当該エラーは出力データＱＯＵＴに反映されない。即ち、エラーが訂正されたデータを出力データＱＯＵＴとすることができる。この訂正のために追加される回路は、１つのスレーブラッチ回路２１２ａと、出力データ生成回路２１３ａと、クロック制御回路２２０のみであり、ＴＭＲ（Triple Modular Redundancy）などと比べて、遥かに少ないオーバーヘッドで訂正が可能となる。尚、放射線に起因するソフトエラーだけでなく、ノイズ又はクロストーク等に起因するソフトエラーも訂正可能となる。
また、上述の構成では、第２選択状態のセレクタ２４０により書き込み対象データＤＷＲがデータ入力端子２１０ＩＮに供給されて書き込み対象データＤＷＲが３つのラッチ回路（２１１ａ、２１２ａ）の全てに取り込まれた後、セレクタ２４０は第２選択状態から第１選択状態に移行する、即ち書き込み対象データＤＷＲと一致するはずの出力データＱＯＵＴを継続的にデータ入力端子２１０ＩＮに供給する状態（この状態をフィードバック状態と称する）に移行し、一方で、クロック制御回路２２０はクロック停止状態に移行する。
これにより、書き込み対象データＤＷＲが３つのラッチ回路（２１１ａ、２１２ａ）に取り込まれた後でありさえすれば、任意のタイミング且つ任意の順序でマスタクロック及びスレーブクロックを停止すれば良いことになるので、クロック制御回路２２０に複雑な構成は不要であり、タイミングに関わる煩雑な調整も不要となる。
尚、図１２では出力データ生成回路２１３ａがＦＦ２１０ａの内部に設けられているが、出力データ生成回路２１３ａをＦＦ２１０ａの外部に設けるようにしても良い。何れの場合であっても出力データ生成回路２１３ａ自体の回路面積に差は無い。但し、配線長を短くして配線による占有率の増加を抑えるためには、出力データ生成回路２１３ａをＦＦ２１０ａの内部に設け、回路２１１ａ～２１３ａをまとめてコンパクトに定義したライブラリを形成することが好ましい。
３つのラッチ回路（２１１ａ、２１２ａ）の内、１つのラッチ回路にてエラー（主としてソフトエラー）が発生して保持データの反転が起こったとしても、多数決により出力データＱＯＵＴに影響は出ないが、仮に、その後、他のラッチ回路でもエラーが発生すると、出力データＱＯＵＴにもエラーが発生する。これを防ぐべく、エラーが発生したラッチ回路の保持データを本来のデータに戻す正常状態復帰処理を行っても良い。
出力データ生成回路２１３ａは、クロック停止状態において、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳに基づき３つのラッチ回路（２１１ａ、２１２ａ）の何れかにエラーが発生しているか否かを検出できる。ここで検出されるエラーは、１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの内、何れか１つのデータの値が他の２つのデータの値と異なる状態を指し、出力データ生成回路２１３ａは、クロック停止状態において上述の状態ａ３又はａ４が観測されたとき、エラーが発生したと判断して所定のエラー検出信号を出力する。エラー検出信号の出力先にクロック制御回路２２０が含まれて良い。
図１４を参照して、クロック制御回路２２０により実現される正常状態復帰処理ＰＲａを説明する。ＦＦ２１０ａにて記憶されるべき書き込み対象データＤＷＲの値を正常値と称する。図１３のタイミングＴＡ１からタイミングＴＡ６までの動作を経てデータ記憶回路２００はフィードバック状態及びクロック停止状態となっており、フィードバック状態及びクロック停止状態となっている或るタイミングにおいて、出力データ生成回路２１３ａからクロック制御回路２２０に対しエラー検出信号が出力されたことを想定する。このエラー検出信号を受けて、クロック制御回路２２０は、クロック停止状態の一時的な解除による正常状態復帰処理ＰＲａを行う。
正常状態復帰処理ＰＲａでは、まずマスタクロックの停止を解除することで基準クロック信号ＣＬＫＩＮのレベル変化に同期してマスタクロック信号ＣＬＫＭにレベル変化を発生させる処理ＰＲａ１を行う。これにより、セレクタ２４０を通じてデータ入力端子２１０ＩＮに入力される、正常値を持った出力データＱＯＵＴがマスタラッチ回路２１１ａに取り込まれ、マスタ出力データＱＭの値は正常値となる。仮にマスタラッチ回路２１１ａにエラーが発生していたのであれば、この段階でエラーが解消されることになる。
正常状態復帰処理では、処理ＰＲａ１の後、スレーブクロックの停止を解除することで基準クロック信号ＣＬＫＩＮのレベル変化に同期してスレーブクロック信号ＣＬＫＳにレベル変化を発生させる処理ＰＲａ２を行う。これにより、正常値を持ったマスタ出力データＱＭが各スレーブラッチ回路２１２ａに取り込まれ、各スレーブ出力データＱＳの値も正常値となる。仮に一方のスレーブラッチ回路２１２ａにエラーが発生していたのであれば、この段階でエラーが解消されることになる。
クロック制御回路２２０は、処理ＰＲａ１及びＰＲａ２から成る正常状態復帰処理ＰＲａにより、マスタ出力データＱＭ及び各スレーブ出力データＱＳの値を正常値に戻した後、マスタクロック及びスレーブクロックを停止させるクロック停止状態に戻る。
図１４に示される正常状態復帰処理ＰＲａの例では、エラー検出信号を受け、タイミングＴＣ１及びＴＣ２間の区間だけマスタクロックの停止を解除することで処理ＰＲａ１を実現し、タイミングＴＣ２及びＴＣ３間の区間だけスレーブクロックの停止を解除することで処理ＰＲａ２を実現している。タイミングＴＣ１は基準クロック信号ＣＬＫＩＮにおける或る１つのダウンエッジタイミングであり、タイミングＴＣ３は基準クロック信号ＣＬＫＩＮにおける次のダウンエッジタイミングである。タイミングＴＣ２は、タイミングＴＣ１及びＴＣ３間における、基準クロック信号ＣＬＫＩＮのアップエッジタイミングである。故に、図１４の例では、タイミングＴＣ１、ＴＣ２にて、夫々、マスタクロック信号ＣＬＫＭにアップエッジ、ダウンエッジが生じ、タイミングＴＣ２、ＴＣ３にて、夫々、スレーブクロック信号ＣＬＫＳにアップエッジ、ダウンエッジが生じる。結果、タイミングＴＣ１におけるマスタクロック信号ＣＬＫＭのアップエッジに同期して正常値のデータがマスタラッチ回路２１１ａに取り込まれ、タイミングＴＣ２におけるスレーブクロック信号ＣＬＫＳのアップエッジに同期して正常値のデータが各スレーブラッチ回路２１２ａに取り込まれる。
このように、フィードバック状態且つクロック停止状態への移行後、出力データ生成回路２１３ａからエラー検出信号が出力されたとき、即ちマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、クロック制御回路２２０は正常状態復帰処理ＰＲａを行うことができる。正常状態復帰処理ＰＲａにおいて、クロック制御回路２２０は、クロック停止状態を一時的に解除することで、セレクタ２４０を通じデータ入力端子２１０ＩＮに供給される出力データＱＯＵＴ（正常値を持つと期待される出力データＱＯＵＴ）にて３つのラッチ回路（２１１ａ、２１２ａ）の保持データを更新させ、その後、クロック停止状態に戻す。
これにより、エラーの発生により値が反転したデータの値を容易に正常値に戻すことができる。
［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。実施例ＥＸ２＿２では実施例ＥＸ２＿１に対する変形技術を説明する。
実施例ＥＸ２＿１に係るデータ記憶回路２００においてセレクタ２４０は必須ではない。この場合、データ入力端子２１０ＩＮに対してデータＤＤが直接入力される。そしてこの場合、クロック有効制御信号ＣＬＫＣＮＴの値は原則“１”とされ、データＤＤとしてデータ入力端子２１０ＩＮに入力された書き込み対象データＤＷＲが３つのラッチ回路（２１１ａ、２１２ａ）の全てに取り込まれた後に信号ＣＬＫＣＮＴの値が“１”から“０”に切り替えられる。そして、３つのラッチ回路（２１１ａ、２１２ａ）の全てにおいて書き込み対象データＤＷＲが保持されている状態で、まずマスタクロックを停止し、その後にスレーブクロックを停止すれば良い。
セレクタ２４０が存在しない場合においても、エラーが発生したラッチ回路の保持データを本来のデータに戻す正常状態復帰処理を実行可能である。これを実現するには、クロック停止状態への移行後、出力データ生成回路２１３ａからエラー検出信号が出力されたとき、即ちマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、多数決により生成された出力データＱＯＵＴを用いて３つのラッチ回路（２１１ａ、２１２ａ）の保持データを更新すれば良く、この更新を行うための更新回路２１４ａをＦＦ２１０ａに別途に設けておけば良い（図１５参照）。
更新回路２１４ａは、上記のエラー検出信号を受けると、その時点における出力データＱＯＵＴ（多数決により生成された出力データＱＯＵＴ）を入力データＤＩＮとしてＦＦ２１０ａのデータ入力端子２１０ＩＮに入力する。そして、更新回路２１４ａは、その入力が行われている状態で、クロック停止状態を一時的に解除することでクロック信号ＣＬＫＭ及びＣＬＫＳをマスタラッチ回路２１１ａ及び各スレーブラッチ回路２１２ａに供給し、これによって上記更新を実現すれば良い。更新回路２１４ａは、上記更新を実現するために、クロック有効制御信号ＣＬＫＣＮＴの値を一時的に“０”から“１”に切り替えることで、クロック停止状態を一時的に解除することができて良い。
［実施例ＥＸ２＿３］
実施例ＥＸ２＿３を説明する。図１６に実施例ＥＸ２＿３に係るフリップフロップ回路２１０ｂ（ＦＦ２１０ｂ）の構成を示す。実施例ＥＸ２＿３では、図１１のＦＦ２１０としてＦＦ２１０ｂが用いられる。ＦＦ２１０ｂは、２つのマスタラッチ回路２１１ｂと、１つのスレーブラッチ回路２１２ｂと、出力データ生成回路２１３ｂと、を備える。実施例ＥＸ２＿３では、２つのマスタラッチ回路２１１ｂ及び１つのスレーブラッチ回路２１２ｂを、３つのラッチ回路（２１１ｂ、２１２ｂ）と称することがある。
各マスタラッチ回路２１１ｂには、データ入力端子２１０ＩＮに対する入力データＤＩＮがマスタ入力データＤＭとして入力される。各マスタラッチ回路２１１ｂは、クロック制御回路２２０からのマスタクロック信号ＣＬＫＭに基づいてマスタ入力データＤＭ（即ち入力データＤＩＮ）を取り込み、取り込んだデータを保持するとともにマスタ出力データＱＭとして出力する。
スレーブラッチ回路２１２ｂには、２つのマスタラッチ回路２１１ｂの内、一方のマスタラッチ回路２１１ｂからのマスタ出力データＱＭがスレーブ入力データＤＳとして入力される。スレーブラッチ回路２１２ｂは、クロック制御回路２２０からのスレーブクロック信号ＣＬＫＳに基づいてスレーブ入力データＤＳ（即ち一方のマスタラッチ回路２１１ｂからのマスタ出力データＱＭ）を取り込み、取り込んだデータを保持するとともにスレーブ出力データＱＳとして出力する。
出力データ生成回路２１３ｂは、２つのマスタラッチ回路２１１ｂから供給される２つのマスタ出力データＱＭと、１つのスレーブラッチ回路２１２ｂから供給される１つのスレーブ出力データＱＳとに基づいて出力データＱＯＵＴを生成し、生成した出力データＱＯＵＴをデータ出力端子２１０ＯＵＴから出力する。
第１実施形態で述べたように、データＤＩＮ、ＤＭ、ＱＭ、ＤＳ、ＱＳ及びＱＯＵＴを示す信号は、夫々に、ローレベル又はハイレベルの信号レベルをとる１ビットのデジタル信号である。図１６の各マスタラッチ回路２１１ｂ及びスレーブラッチ回路２１２ｂの具体的な構成は任意であるが、ここでは、図３のマスタラッチ回路１６０が各マスタラッチ回路２１１ｂとして且つ図５のスレーブラッチ回路１７０がスレーブラッチ回路２１２ｂとして用いられるものとする。そうすると、データＤＩＮ、ＤＭ及びＱＳは正論理にて定義され、データＱＭ及びＤＳは負論理にて定義されることになる。また、出力データＱＯＵＴは正論理にて定義されるものとする。但し、正論理及び負論理の定め方は任意に変更可能である。
出力データ生成回路２１３ｂは、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳに基づき多数決で出力データＱＯＵＴを生成する。即ち、出力データ生成回路２１３ｂは、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳの値が全て“１”となる状態ｂ１では出力データＱＯＵＴの値も“１”とし、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳの値が全て“０”となる状態ｂ２では出力データＱＯＵＴの値も“０”とする。出力データ生成回路２１３ｂは、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳの値の内、任意の２つのデータの値が“１”であって且つ残りの１つのデータの値が“０”となる状態ｂ３では出力データＱＯＵＴの値を“１”とする。出力データ生成回路２１３ｂは、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳの値の内、任意の２つのデータの値が“０”であって且つ残りの１つのデータの値が“１”となる状態ｂ４では出力データＱＯＵＴの値を“０”とする。
３つのラッチ回路（２１１ｂ、２１２ｂ）におけるラッチを通じＦＦ２１０ｂへの書き込み対象データＤＷＲの書き込みが完了した後、マスタクロック及びスレーブクロックが停止されるクロック停止状態に移行するが、クロック停止状態とされる前の出力データＱＯＵＴは無効であって、データ書き込み完了後の出力データＱＯＵＴは有効であると解して良い。そして、出力データ生成回路２１３ｂは、クロック停止状態において、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳに基づき多数決で有効な出力データＱＯＵＴを生成することになる。これにより、放射線等の影響により何れか１つのラッチ回路でエラーが発生したとしても、エラーが訂正されたデータを出力データＱＯＵＴとすることができる。
クロック停止状態において、上述の状態ｂ１及びｂ２は正常状態に属し、上述の状態ｂ３及びｂ４はエラー状態に属する。実施例ＥＸ２＿３においてエラー状態とは、３つのラッチ回路（２１１ｂ、２１２ｂ）の内、何れか１つのラッチ回路にてエラーが発生している状態を指し、この状態は、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳの内、何れか１つのデータの値が他の２つのデータの値と異なる状態に相当する。正常状態は、３つのラッチ回路（２１１ｂ、２１２ｂ）にてエラーが１つも発生していない状態を指す。
図１７は実施例ＥＸ２＿３に係るデータ記憶回路２００のタイミングチャートである。タイミングＴＢ１にて基準クロック信号ＣＬＫＩＮにアップエッジが生じるものとする。また、任意の整数ｉに関して、タイミングＴＢｉ＋１はタイミングＴＢｉよりも基準クロック信号ＣＬＫＩＮの周期の半分だけ後のタイミングであるものとし、基準クロック信号ＣＬＫＩＮのデューティは５０％であるとする。そうすると、タイミングＴＢ１、ＴＢ３及びＴＢ５は、基準クロック信号ＣＬＫＩＮにおける３つの連続するアップエッジタイミングであり、タイミングＴＢ２、ＴＢ４及びＴＢ６は、基準クロック信号ＣＬＫＩＮにおける３つの連続するダウンエッジタイミングである。
書き込み制御信号ＣＮＴＷＲの値は原則として“０”とされており、書き込み対象データＤＷＲをＦＦ２１０ｂに書き込むのに必要な区間においてのみ書き込み制御信号ＣＮＴＷＲの値が“１”とされる。図１７の例において、書き込み制御信号ＣＮＴＷＲの値は、タイミングＴＢ１及びＴＢ３間においてのみ“１”とされ、それ以外では“０”とされる。タイミングＴＢ１及びＴＢ３間において、ＦＦ２１０ｂに書き込まれるべきデータ（換言すればＦＦ２１０ｂにて記憶及び保持されるべきデータ）が書き込み対象データＤＷＲとしてセレクタ２４０の第２入力端に入力される。故に、タイミングＴＢ１及びＴＢ３間において、入力データＤＩＮはセレクタ２４０の第２入力端への入力データである書き込み対象データＤＷＲと一致する。タイミングＴＢ１及びＴＢ３間以外においてセレクタ２４０の第２入力端に入力されるデータＤＤは不定データとなりうる。
図１７の例において、タイミングＴＢ５に至るまではクロック有効制御信号ＣＬＫＣＮＴは“１”の値を有しており、故に、少なくともタイミングＴＢ５に至るまでは基準クロック信号ＣＬＫＩＮのレベル変化に同期してクロック信号ＣＬＫＭ及びＣＬＫＳにもレベル変化が生じる。
結果、タイミングＴＢ２におけるマスタクロック信号ＣＬＫＭのアップエッジに同期して書き込み対象データＤＷＲが２つのマスタラッチ回路２１１ｂに取り込まれ且つ２つのマスタ出力データＱＭが書き込み対象データＤＷＲと一致する。続くタイミングＴＢ３におけるスレーブクロック信号ＣＬＫＳのアップエッジに同期して書き込み対象データＤＷＲと一致するマスタ出力データＱＭがスレーブラッチ回路２１２ｂに取り込まれ且つスレーブ出力データＱＳは書き込み対象データＤＷＲと一致する。結果、タイミングＴＢ３以降、出力データ生成回路２１３ｂからの出力データＱＯＵＴは書き込み対象データＤＷＲと一致する（即ち出力データＱＯＵＴの値は書き込み対象データＤＷＲの値と一致する）。
図１７の例では、タイミングＴＢ３を境に書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化しているが、タイミングＴＢ３以降は書き込み対象データＤＷＲの値と同じ値を有するデータが出力データＱＯＵＴとして現れるので、タイミングＴＢ１から続いてタイミングＴＢ３以降も書き込み対象データＤＷＲの値と同じ値を有するデータが入力データＤＩＮであり続ける。
クロック制御回路２２０は、セレクタ２４０を通じ入力データＤＩＮとしてデータ入力端子２１０ＩＮに入力された書き込み対象データＤＷＲが２つのマスタラッチ回路２１１ｂ及び１つのスレーブラッチ回路２１２ｂの全てに取り込まれた後、クロック信号ＣＬＫＭ及びＣＬＫＳのレベル変化を停止させてクロック信号ＣＬＫＭ及びＣＬＫＳの信号レベルをローレベルで固定するクロック停止状態に移行する。クロック停止状態では、３つのラッチ回路（２１１ｂ、２１２ｂ）の全てがデータ保持状態となる。
クロック有効制御回路２３０は、書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化するまではクロック有効制御信号ＣＬＫＣＮＴの値を“１”とし、書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化した後、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させ、以後、信号ＣＬＫＣＮＴの値を“０”で固定して良い。但し、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させるタイミングは、書き込み対象データＤＷＲがスレーブ出力データＱＳに現れた後のタイミングとされる。
クロック制御回路２２０は、信号ＣＬＫＣＮＴの値が“１”から“０”に変化した後、マスタクロックを停止し（即ち、マスタクロック信号ＣＬＫＭの信号レベルがローレベルで固定されるようにマスタクロック信号ＣＬＫＭのレベル変化を停止させ）、且つ、スレーブクロックを停止する（即ち、スレーブクロック信号ＣＬＫＳの信号レベルがローレベルで固定されるようにスレーブクロック信号ＣＬＫＳのレベル変化を停止させる）。
図１７の例では、タイミングＴＢ５にて信号ＣＬＫＣＮＴの値が“１”から“０”に変化しているため、タイミングＴＢ５又はタイミングＴＢ５より後にマスタクロック及びスレーブクロックが停止されているが、書き込み対象データＤＷＲがスレーブ出力データＱＳに現れた後であれば、任意のタイミングでマスタクロックを停止させて良く、任意のタイミングでスレーブクロックを停止させて良い。マスタクロックを停止させてからスレーブクロックを停止させても良いし、その逆でも良い。
但し、マスタクロック信号ＣＬＫＭがハイレベルとなった直後にマスタクロックが停止されると、各マスタラッチ回路２１１ｂの動作が不安定となる可能性もあるので、マスタクロック信号ＣＬＫＭがローレベルであるときにマスタクロックを停止させると良い。同様に、スレーブクロック信号ＣＬＫＳがローレベルであるときにスレーブクロックを停止させると良い。しかしながら例えば、タイミングＴＢ５及びＴＢ６間のちょうど中央のタイミングにてマスタクロックとスレーブクロックを同時に停止するといったことも可能である。
尚、図１１では、クロック制御回路２２０とクロック有効制御回路２３０が別々の回路として示されているが、回路２３０は回路２２０に内包されると考えても良い。
マスタクロック及びスレーブクロックの停止にて実現されるクロック停止状態では、３つのラッチ回路（２１１ｂ、２１２ｂ）の全てにおいて書き込み対象データＤＷＲが保持されているはずである。しかしながら、放射線等の影響によりラッチ回路２１１ｂ又は２１２ｂの保持データが“１”から“０”へ又は“０”から“１”へ反転することがあり、この反転はエラーと称される。エラーとして、物理的な故障によるハードエラーと、放射線等の影響により一時的に誤動作が発生するソフトエラーとがあるが、ここでは、主としてソフトエラーに注目する。
クロック停止状態において、出力データ生成回路２１３ｂは、上述したように２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳに基づき多数決で出力データＱＯＵＴを生成する。
これにより、放射線等の影響により何れか１つのラッチ回路でエラーが発生したとしても、当該エラーは出力データＱＯＵＴに反映されない。即ち、エラーが訂正されたデータを出力データＱＯＵＴとすることができる。この訂正のために追加される回路は、１つのマスタラッチ回路２１１ｂと、出力データ生成回路２１３ｂと、クロック制御回路２２０のみであり、ＴＭＲ（Triple Modular Redundancy）などと比べて、遥かに少ないオーバーヘッドで訂正が可能となる。尚、放射線に起因するソフトエラーだけでなく、ノイズ又はクロストーク等に起因するソフトエラーも訂正可能となる。
また、上述の構成では、第２選択状態のセレクタ２４０により書き込み対象データＤＷＲがデータ入力端子２１０ＩＮに供給されて書き込み対象データＤＷＲが３つのラッチ回路（２１１ｂ、２１２ｂ）の全てに取り込まれた後、セレクタ２４０は第２選択状態から第１選択状態に移行する、即ち書き込み対象データＤＷＲと一致するはずの出力データＱＯＵＴを継続的にデータ入力端子２１０ＩＮに供給する状態（この状態をフィードバック状態と称する）に移行し、一方で、クロック制御回路２２０はクロック停止状態に移行する。
これにより、書き込み対象データＤＷＲが３つのラッチ回路（２１１ｂ、２１２ｂ）に取り込まれた後でありさえすれば、任意のタイミング且つ任意の順序でマスタクロック及びスレーブクロックを停止すれば良いことになるので、クロック制御回路２２０に複雑な構成は不要であり、タイミングに関わる煩雑な調整も不要となる。
尚、図１６では出力データ生成回路２１３ｂがＦＦ２１０ｂの内部に設けられているが、出力データ生成回路２１３ｂをＦＦ２１０ｂの外部に設けるようにしても良い。何れの場合であっても出力データ生成回路２１３ｂ自体の回路面積に差は無い。但し、配線長を短くして配線による占有率の増加を抑えるためには、出力データ生成回路２１３ｂをＦＦ２１０ｂの内部に設け、回路２１１ｂ～２１３ｂをまとめてコンパクトに定義したライブラリを形成することが好ましい。
３つのラッチ回路（２１１ｂ、２１２ｂ）の内、１つのラッチ回路にてエラー（主としてソフトエラー）が発生して保持データの反転が起こったとしても、多数決により出力データＱＯＵＴに影響は出ないが、仮に、その後、他のラッチ回路でもエラーが発生すると、出力データＱＯＵＴにもエラーが発生する。これを防ぐべく、エラーが発生したラッチ回路の保持データを本来のデータに戻す正常状態復帰処理を行っても良い。
出力データ生成回路２１３ｂは、クロック停止状態において、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳに基づき３つのラッチ回路（２１１ｂ、２１２ｂ）の何れかにエラーが発生しているか否かを検出できる。ここで検出されるエラーは、２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳの内、何れか１つのデータの値が他の２つのデータの値と異なる状態を指し、出力データ生成回路２１３ｂは、クロック停止状態において上述の状態ｂ３又はｂ４が観測されたとき、エラーが発生したと判断して所定のエラー検出信号を出力する。エラー検出信号の出力先にクロック制御回路２２０が含まれて良い。
図１８を参照して、クロック制御回路２２０により実現される正常状態復帰処理ＰＲｂを説明する。ＦＦ２１０ｂにて記憶されるべき書き込み対象データＤＷＲの値を正常値と称する。図１７のタイミングＴＢ１からタイミングＴＢ６までの動作を経てデータ記憶回路２００はフィードバック状態及びクロック停止状態となっており、フィードバック状態及びクロック停止状態となっている或るタイミングにおいて、出力データ生成回路２１３ｂからクロック制御回路２２０に対しエラー検出信号が出力されたことを想定する。このエラー検出信号を受けて、クロック制御回路２２０は、クロック停止状態の一時的な解除による正常状態復帰処理ＰＲｂを行う。
正常状態復帰処理ＰＲｂでは、まずマスタクロックの停止を解除することで基準クロック信号ＣＬＫＩＮのレベル変化に同期してマスタクロック信号ＣＬＫＭにレベル変化を発生させる処理ＰＲｂ１を行う。これにより、セレクタ２４０を通じてデータ入力端子２１０ＩＮに入力される、正常値を持った出力データＱＯＵＴが各マスタラッチ回路２１１ｂに取り込まれ、２つのマスタ出力データＱＭの値は正常値となる。仮に一方のマスタラッチ回路２１１ｂにエラーが発生していたのであれば、この段階でエラーが解消されることになる。
正常状態復帰処理では、処理ＰＲｂ１の後、スレーブクロックの停止を解除することで基準クロック信号ＣＬＫＩＮのレベル変化に同期してスレーブクロック信号ＣＬＫＳにレベル変化を発生させる処理ＰＲｂ２を行う。これにより、正常値を持ったマスタ出力データＱＭがスレーブラッチ回路２１２ｂに取り込まれ、スレーブ出力データＱＳの値も正常値となる。仮にスレーブラッチ回路２１２ｂにエラーが発生していたのであれば、この段階でエラーが解消されることになる。
クロック制御回路２２０は、処理ＰＲｂ１及びＰＲｂ２から成る正常状態復帰処理ＰＲｂにより、各マスタ出力データＱＭ及びスレーブ出力データＱＳの値を正常値に戻した後、マスタクロック及びスレーブクロックを停止させるクロック停止状態に戻る。
図１８に示される正常状態復帰処理ＰＲｂの例では、エラー検出信号を受け、タイミングＴＤ１及びＴＤ２間の区間だけマスタクロックの停止を解除することで処理ＰＲｂ１を実現し、タイミングＴＤ２及びＴＤ３間の区間だけスレーブクロックの停止を解除することで処理ＰＲｂ２を実現している。タイミングＴＤ１は基準クロック信号ＣＬＫＩＮにおける或る１つのダウンエッジタイミングであり、タイミングＴＤ３は基準クロック信号ＣＬＫＩＮにおける次のダウンエッジタイミングである。タイミングＴＤ２は、タイミングＴＤ１及びＴＤ３間における、基準クロック信号ＣＬＫＩＮのアップエッジタイミングである。故に、図１８の例では、タイミングＴＤ１、ＴＤ２にて、夫々、マスタクロック信号ＣＬＫＭにアップエッジ、ダウンエッジが生じ、タイミングＴＤ２、ＴＤ３にて、夫々、スレーブクロック信号ＣＬＫＳにアップエッジ、ダウンエッジが生じる。結果、タイミングＴＤ１におけるマスタクロック信号ＣＬＫＭのアップエッジに同期して正常値のデータが各マスタラッチ回路２１１ｂに取り込まれ、タイミングＴＤ２におけるスレーブクロック信号ＣＬＫＳのアップエッジに同期して正常値のデータがスレーブラッチ回路２１２ｂに取り込まれる。
このように、フィードバック状態且つクロック停止状態への移行後、出力データ生成回路２１３ｂからエラー検出信号が出力されたとき、即ち２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、クロック制御回路２２０は正常状態復帰処理ＰＲｂを行うことができる。正常状態復帰処理ＰＲｂにおいて、クロック制御回路２２０は、クロック停止状態を一時的に解除することで、セレクタ２４０を通じデータ入力端子２１０ＩＮに供給される出力データＱＯＵＴ（正常値を持つと期待される出力データＱＯＵＴ）にて３つのラッチ回路（２１１ｂ、２１２ｂ）の保持データを更新させ、その後、クロック停止状態に戻す。
これにより、エラーの発生により値が反転したデータの値を容易に正常値に戻すことができる。
［実施例ＥＸ２＿４］
実施例ＥＸ２＿４を説明する。実施例ＥＸ２＿４では実施例ＥＸ２＿３に対する変形技術を説明する。
実施例ＥＸ２＿３に係るデータ記憶回路２００においてセレクタ２４０は必須ではない。この場合、データ入力端子２１０ＩＮに対してデータＤＤが直接入力される。そしてこの場合、クロック有効制御信号ＣＬＫＣＮＴの値は原則“１”とされ、データＤＤとしてデータ入力端子２１０ＩＮに入力された書き込み対象データＤＷＲが３つのラッチ回路（２１１ｂ、２１２ｂ）の全てに取り込まれた後に信号ＣＬＫＣＮＴの値が“１”から“０”に切り替えられる。そして、３つのラッチ回路（２１１ｂ、２１２ｂ）の全てにおいて書き込み対象データＤＷＲが保持されている状態で、まずマスタクロックを停止し、その後にスレーブクロックを停止すれば良い。
セレクタ２４０が存在しない場合においても、エラーが発生したラッチ回路の保持データを本来のデータに戻す正常状態復帰処理を実行可能である。これを実現するには、クロック停止状態への移行後、出力データ生成回路２１３ｂからエラー検出信号が出力されたとき、即ち２つのマスタ出力データＱＭ及びスレーブ出力データＱＳの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、多数決により生成された出力データＱＯＵＴを用いて３つのラッチ回路（２１１ｂ、２１２ｂ）の保持データを更新すれば良く、この更新を行うための更新回路２１４ｂをＦＦ２１０ｂに別途に設けておけば良い（図１９参照）。
更新回路２１４ｂは、上記のエラー検出信号を受けると、その時点における出力データＱＯＵＴ（多数決により生成された出力データＱＯＵＴ）を入力データＤＩＮとしてＦＦ２１０ｂのデータ入力端子２１０ＩＮに入力する。そして、更新回路２１４ｂは、その入力が行われている状態で、クロック停止状態を一時的に解除することでクロック信号ＣＬＫＭ及びＣＬＫＳを各マスタラッチ回路２１１ｂ及びスレーブラッチ回路２１２ｂに供給し、これによって上記更新を実現すれば良い。更新回路２１４ｂは、上記更新を実現するために、クロック有効制御信号ＣＬＫＣＮＴの値を一時的に“０”から“１”に切り替えることで、クロック停止状態を一時的に解除することができて良い。
［実施例ＥＸ２＿５］
実施例ＥＸ２＿５を説明する。図１１にはＦＦ２１０が１つしか示されていないが、データ記憶回路２００においてＦＦ２１０は複数設けられていても良い。そして、共通のクロックで動作可能なＦＦ２１０に対して１つのクロック制御回路２２０を割り当てておけば、クロック制御回路２２０の設置によるオーバーヘッドは最小化される。特に、共通のクロックで動作可能なＦＦ２１０が多数存在する場合にあっては、クロック制御回路２２０の設置によるオーバーヘッドは無視できる程度に小さくなる。
単純な例として、共通のクロックで動作可能な２つのＦＦ２１０に注目し、２つのＦＦ２１０を備えたデータ記憶回路２００であるデータ記憶回路２００’の構成を図２０に示す。データ記憶回路２００’はＦＦ２１０及びセレクタ２４０から成るブロックを２つ分備え、各ブロックにおいてＦＦ２１０及びセレクタ２４０の構成及び接続関係並びに入出力データは上述した通りである。実施例ＥＸ２＿５において、第１ブロックとは１つのＦＦ２１０と１つのセレクタ２４０とから成るブロックを指し、第２ブロックとは他の１つのＦＦ２１０と他の１つのセレクタ２４０とから成るブロックを指す。
尚、データ記憶回路２００’に設けられる２つのＦＦ２１０を含め、実施例ＥＸ２＿５における各ＦＦ２１０は、実施例ＥＸ２＿１又はＥＸ２＿２に係るＦＦ２１０ａ（図１２参照）でも良いし、実施例ＥＸ２＿３又はＥＸ２＿４に係るＦＦ２１０ｂ（図１６参照）でも良い。各ＦＦ２１０がＦＦ２１０ａである場合、以下の３つのラッチ回路とは、ＦＦ２１０ａにおける１つのマスタラッチ回路２１１ａと２つのスレーブラッチ回路２１２ａを指し、各ＦＦ２１０がＦＦ２１０ｂである場合、以下の３つのラッチ回路とは、ＦＦ２１０ｂにおける２つのマスタラッチ回路２１１ｂと１つのスレーブラッチ回路２１２ｂを指す（後述の他の実施例及び後述の他の実施形態でも同様）。
データ記憶回路２００’には、第１及び第２ブロックに共通して割り当てられる回路として、単一のクロック制御回路２２０と単一のクロック有効制御回路２３０が設けられる。
データ記憶回路２００’におけるクロック有効制御回路２３０は、各ブロックのセレクタ２４０に供給される書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化するまではクロック有効制御信号ＣＬＫＣＮＴの値を“１”とし、各ブロックのセレクタ２４０に供給される書き込み制御信号ＣＮＴＷＲの値が“１”から“０”に変化した後、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させ、以後、信号ＣＬＫＣＮＴの値を“０”で固定して良い。但し、クロック有効制御信号ＣＬＫＣＮＴの値を“１”から“０”に変化させるタイミングは、各ＦＦ２１０において書き込み対象データＤＷＲがスレーブ出力データＱＳに現れた後のタイミングとされる。
第１及び第２ブロックのセレクタ２４０に供給される書き込み制御信号ＣＮＴＷＲは、第１及び第２ブロックに対して共通に供給される単一の書き込み制御信号ＣＮＴＷＲであっても良い。この場合、データＤＤとして供給される書き込み対象データＤＷＲがＦＦ２１０に書き込まれるタイミング（ＦＦ２１０の３つのラッチ回路に取り込まれるタイミング）は、第１及び第２ブロック間で共通となる。第１ブロックと第２ブロックに対して互いに異なる書き込み制御信号ＣＮＴＷＲが供給されても良い。この場合、データＤＤとして供給される書き込み対象データＤＷＲがＦＦ２１０に書き込まれるタイミング（ＦＦ２１０の３つのラッチ回路に取り込まれるタイミング）は、第１及び第２ブロック間で相違する。
クロック制御回路２２０の動作は上述した通りである。クロック制御回路２２０は、第１及び第２ブロックのＦＦ２１０において書き込み対象データＤＷＲの書き込みが完了した後（即ち、第１及び第２ブロックの夫々において書き込み対象データＤＷＲが３つのラッチ回路の全てに取り込まれた後）、マスタクロック及びスレーブクロックを停止させることで上記クロック停止状態に移行することになる。
一方で、第１及び第２ブロックのＦＦ２１０において書き込み対象データＤＷＲの書き込みが完了した後（即ち、第１及び第２ブロックの夫々において書き込み対象データＤＷＲが３つのラッチ回路の全てに取り込まれた後）、各ブロックでの書き込み制御信号ＣＮＴＷＲの値が“０”となることでフィードバック状態となる。
フィードバック状態且つクロック停止状態への移行後、何れかのブロックにてエラーが検出されたとき、即ち実施例ＥＸ２＿１又はＥＸ２＿３に示す方法に従い、何れかのブロックのＦＦ２１０に設けられた出力データ生成回路（２１３ａ又は２１３ｂ）からエラー検出信号が出力されたとき、クロック制御回路２２０は正常状態復帰処理を行うことができる。
データ記憶回路２００’における各ＦＦ２１０がＦＦ２１０ａであるならば正常状態復帰処理として実施例ＥＸ２＿１に示した正常状態復帰処理ＰＲａ（図１４参照）を行えば良く、データ記憶回路２００’における各ＦＦ２１０がＦＦ２１０ｂであるならば正常状態復帰処理として実施例ＥＸ２＿３に示した正常状態復帰処理ＰＲｂ（図１８参照）を行えば良い。
クロック制御回路２２０にて生成されるクロック信号ＣＬＫＭ及びＣＬＫＳは各ブロックのＦＦ２１０に対し共通に供給されるので、各ブロックに対し共通に正常状態復帰処理ＰＲａ又はＰＲｂが実行されることになる。
データ記憶回路２００’における各ＦＦ２１０がＦＦ２１０ａである場合において、フィードバック状態且つクロック停止状態へ移行した後、何れかのブロック（何れかのＦＦ２１０ａ）の出力データ生成回路２１３ａからエラー検出信号が出力されたとき、即ち何れかのＦＦ２１０ａにおける１つのマスタ出力データＱＭ及び２つのスレーブ出力データＱＳの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、クロック制御回路２２０は正常状態復帰処理ＰＲａを行うことができる。正常状態復帰処理ＰＲａにおいて、クロック制御回路２２０は、クロック停止状態を一時的に解除することで、セレクタ２４０を通じデータ入力端子２１０ＩＮに供給される出力データＱＯＵＴ（正常値を持つと期待される出力データＱＯＵＴ）にて３つのラッチ回路（２１１ａ、２１２ａ）の保持データを更新させる。この更新は各ブロックにて実行される。その後、クロック制御回路２２０はクロック信号ＣＬＫＭ及びＣＬＫＳの状態をクロック停止状態に戻す。
データ記憶回路２００’における各ＦＦ２１０がＦＦ２１０ｂである場合において、フィードバック状態且つクロック停止状態へ移行した後、何れかのブロック（何れかのＦＦ２１０ｂ）の出力データ生成回路２１３ｂからエラー検出信号が出力されたとき、即ち何れかのＦＦ２１０ｂにおける２つのマスタ出力データＱＭ及び１つのスレーブ出力データＱＳの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、クロック制御回路２２０は正常状態復帰処理ＰＲｂを行うことができる。正常状態復帰処理ＰＲｂにおいて、クロック制御回路２２０は、クロック停止状態を一時的に解除することで、セレクタ２４０を通じデータ入力端子２１０ＩＮに供給される出力データＱＯＵＴ（正常値を持つと期待される出力データＱＯＵＴ）にて３つのラッチ回路（２１１ｂ、２１２ｂ）の保持データを更新させる。この更新は各ブロックにて実行される。その後、クロック制御回路２２０はクロック信号ＣＬＫＭ及びＣＬＫＳの状態をクロック停止状態に戻す。
これにより、エラーの発生により値が反転したデータの値を容易に正常値に戻すことができる。
第１及び第２ブロックを有するデータ記憶回路２００’を説明したが、３以上のブロックが存在する場合も同様であって良い。
またここでは、各ブロックにセレクタ２４０が含まれる構成を説明したが、各ブロックからセレクタ２４０が削除されても良い。この場合、クロック有効制御信号ＣＬＫＣＮＴの値は原則“１”とされ、データＤＤとしてデータ入力端子２１０ＩＮに入力された書き込み対象データＤＷＲが３つのラッチ回路の全てに取り込まれるという書き込み動作が全ブロックにて行われた後に信号ＣＬＫＣＮＴの値が“１”から“０”に切り替えられる。そして、クロック制御回路２２０は、全ブロックにおいて３つのラッチ回路の全てにて書き込み対象データＤＷＲが保持されている状態で、まずマスタクロックを停止し、その後にスレーブクロックを停止すれば良い。
［実施例ＥＸ２＿６］
実施例ＥＸ２＿６を説明する。実施例ＥＸ２＿５において単一のクロック制御回路２２０を複数のＦＦ２１０にて共用する技術を説明したが、１つのＦＦ２１０に対して１つのクロック制御回路２２０を割り当てても良く、この場合、各ＦＦ２１０にクロック制御回路２２０を内蔵させても良い。クロック有効制御回路２３０についても同様であって良い。
［実施例ＥＸ２＿７］
実施例ＥＸ２＿７を説明する。クロック制御回路２２０の設置によるオーバーヘッドを低減するためには実施例ＥＸ２＿５に示す如く単一のクロック制御回路２２０を複数のＦＦ２１０にて共用することが望ましい。しかしながら、そのような共用を行うと、クロック信号ＣＬＫＭ及びＣＬＫＳを伝搬する配線の引き延ばしに伴い、クロック信号ＣＬＫＭ及びＣＬＫＳ間でスキュー（伝搬遅延のばらつき）が大きくなり易い。スキューの影響により、１つのＦＦ２１０においてマスタラッチ回路及びスレーブラッチ回路が同時にデータ透過状態となるオーバーラップ時間が発生することがあるが（図９参照）、オーバーラップ時間の大きさによっては誤動作が発生しうる。
そこで、実施例ＥＸ２＿５に示す如く単一のクロック制御回路２２０を複数のＦＦ２１０にて共用する場合にあっては、各ＦＦ２１０においてマスタラッチ回路及びスレーブラッチ回路が同時にデータ透過状態とならないように、スキューを制御するか、或いは、クロック幅調整等によりノンオーバーラップ時間の確保を行うと良い。ノンオーバーラップ時間とは、図１０に示す如く、マスタクロック信号ＣＬＫＭ及びスレーブクロック信号ＣＬＫＳが共にローレベルとなる時間を指す。
ノンオーバーラップ時間を確保すべく、クロック制御回路２２０は、クロック停止状態でないときにおいて、マスタクロック信号ＣＬＫＭのデューティとスレーブクロック信号ＣＬＫＳのデューティとの和を１００％よりも小さくした上で、マスタクロック信号ＣＬＫＭのローレベル区間の中央とスレーブクロック信号ＣＬＫＳのハイレベル区間の中央とを一致させると良い（図１０参照）。任意のクロック信号に関し、クロック信号のデューティとは、クロック信号のハイレベル区間とローレベル区間との和に対する、ハイレベル区間の割合を指す。
必要なノンオーバーラップ時間の確保が難しい場合にあっては、実施例ＥＸ２＿６の方法を採用することが可能である。
［実施例ＥＸ２＿８］
実施例ＥＸ２＿８を説明する。
実施例ＥＸ２＿１等に示したようにスレーブラッチ回路を多重化する際、１つのＦＦの中にスレーブラッチ回路を３以上含めるようにしても良い。つまり、２以上の任意の整数ｍを用いて一般化すると、上述のＦＦ２１０ａ（図１２参照）においてスレーブラッチ回路２１２ａをｍ個設け、出力データ生成回路２１３ａは、１つのマスタラッチ回路２１１ａからの１つのマスタ出力データＱＭと、ｍ個のスレーブラッチ回路２１２ａからのｍ個のスレーブ出力データＱＳとに基づき、多数決で出力データＱＯＵＴを生成しても良い。この際、１つのデータＱＭの値とｍ個のデータＱＳの内、“（１＋ｍ）／２”個以上のデータが“１”の値を有しておれば出力データＱＯＵＴの値も“１”とされ、そうでなければ出力データＱＯＵＴの値は“０”とされる。多数決の観点からすれば整数ｍは偶数であることが望ましい。
実施例ＥＸ２＿３等に示したようにマスタラッチ回路を多重化する際、１つのＦＦの中にマスタラッチ回路を３以上含めるようにしても良い。つまり、２以上の任意の整数ｍを用いて一般化すると、上述のＦＦ２１０ｂ（図１６参照）においてマスタラッチ回路２１１ｂをｍ個設け、出力データ生成回路２１３ｂは、ｍ個のマスタラッチ回路２１１ｂからのｍ個のマスタ出力データＱＭと、１つのスレーブラッチ回路２１２ｂからの１つのスレーブ出力データＱＳとに基づき、多数決で出力データＱＯＵＴを生成しても良い。この際、ｍ個のデータＱＭの値と１つのデータＱＳの内、“（１＋ｍ）／２”個以上のデータが“１”の値を有しておれば出力データＱＯＵＴの値も“１”とされ、そうでなければ出力データＱＯＵＴの値は“０”とされる。多数決の観点からすれば整数ｍは偶数であることが望ましい。
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。第３実施形態では、第１又は第２実施形態にて示したデータ記憶回路の利用形態などを説明する。
図２１に第３実施形態に係る電子機器３１０の構成を示す。電子機器３１０は、データ提供部３１１、データ記憶回路３１２及びデータ利用部３１３を備える。データ記憶回路３１２として第１及び第２実施形態に示した任意のデータ記憶回路を利用でき、従って例えば、データ記憶回路３１２は、上述のデータ記憶回路１００、１００’、２００及び２００’の何れかであって良い。電子機器３１０としては、ノート型パーソナルコンピュータ、情報端末機、デジタルカメラ、デジタルビデオカメラ、携帯電話機（スマートフォンに分類されるものを含む）、携帯オーディオプレイヤ、センサ機器などが例示される。
データ提供部３１１はデータ記憶回路３１２に対してデータＤＤを供給する。データ記憶回路３１２が上述のデータ記憶回路１００’又は２００’である場合など、複数のフリップフロップ回路を備えている場合には、データ提供部３１１は、複数のフリップフロップ回路に対する複数のデータＤＤをデータ記憶回路３１２に供給する。データ提供部３１１はデータＤＤとして書き込み対象データＤＷＲをデータ記憶回路３１２に供給することができる。
データ記憶回路３１２からの出力データＱＯＵＴはデータ利用部３１３に供給される。データ記憶回路３１２が上述のデータ記憶回路１００’又は２００’である場合など、複数のフリップフロップ回路を備えている場合には、複数のフリップフロップ回路からの出力データＱＯＵＴがデータ利用部３１３に供給される。
データ利用部３１３は、データ記憶回路３１２から供給される１つの出力データＱＯＵＴ又は複数の出力データＱＯＵＴを用いて動作する任意の装置である。
電子機器３１０では、データ記憶回路３１２に対するデータの書き込みが必要となる書き込み必要区間とは別に、データ記憶回路３１２にて記憶データの書き換えが不要となる書き換え不要区間が存在し、データ記憶回路３１２におけるクロック制御回路（１２０又は２２０）は、書き換え不要区間においてクロック停止状態となる。データ記憶回路３１２に対するデータの書き込みとは、データ記憶回路３１２に設けられたフリップフロップ回路に対するデータの書き込みを指す。データ記憶回路３１２にて記憶データの書き換えとは、データ記憶回路３１２に設けられたフリップフロップ回路の記憶データの書き換えを指す。
第３実施形態は、以下の実施例ＥＸ３＿１～ＥＸ３＿２を含む。第３実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ３＿１～ＥＸ３＿２に適用され、各実施例において、第３実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ３＿１～ＥＸ３＿２の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
尚、第３実施形態における以下の説明において、書き込み対象データＤＷＲ、出力データＱＯＵＴなどの任意のデータは１ビット又は複数ビット分のデータであると解して良い。書き込み対象データＤＷＲや出力データＱＯＵＴが１ビットのデータであるときには、データ記憶回路３１２はフリップフロップ回路を１つだけ備えたデータ記憶回路（例えば上述のデータ記憶回路１００又は２００）であると解され、書き込み対象データＤＷＲや出力データＱＯＵＴが複数ビット分のデータであるときには、データ記憶回路３１２は複数のフリップフロップ回路を備えたデータ記憶回路（例えば上述のデータ記憶回路１００’又は２００’）であると解される。
［実施例ＥＸ３＿１］
実施例ＥＸ３＿１を説明する。実施例ＥＸ３＿１では、データ記憶回路３１２の出力データＱＯＵＴがデータ利用部３１３のコンフィグレーションデータとして利用される。電子機器３１０の起動後、データ利用部３１３のコンフィグレーションデータは不変である。
例えば、データ利用部３１３が入力電圧から所望の電圧値を有する出力電圧を生成する電源回路である場合、製造上のばらつきに抗して出力電圧に所望の電圧値を持たせるためのパラメータデータが事前に設定され、パラメータデータが書き込み対象データＤＷＲとしてデータ提供部３１１に保存される。また例えば、データ利用部３１３が照度を検出するための照度センサである場合、製造上のばらつきに抗して照度の検出精度を仕様範囲内に収めるためのパラメータデータが事前に設定され、パラメータデータが書き込み対象データＤＷＲとしてデータ提供部３１１に保存される。この種のパラメータデータはトリミングデータと称されることもある。また例えば、データ利用部３１３がモータを駆動制御するためのモータドライバである場合、使用するモータに応じ適切なパラメータデータを設定する必要がある。
データ提供部３１１は、不揮発性メモリ（例えばＯＴＰＲＯＭ（one time programmable read only memory））、ツェナーザップ法、ポリシリコンフューズ法、又は、レーザーカット法など、周知の手法を用いてパラメータデータを不揮発的に保持し、電子機器３１０の起動後、所定のタイミングにてパラメータデータを書き込み対象データＤＷＲとしてデータ記憶回路３１２に供給する。
データ記憶回路３１２は、書き込み対象データＤＷＲを一旦記憶すると（即ちマスタラッチ回路及びスレーブラッチ回路で保持すると）、その記憶データを保持し続け、記憶データの書き換えは行われない。つまり、実施例ＥＸ３＿１では、書き込み必要区間にて書き込み対象データＤＷＲがデータ記憶回路３１２に記憶された後は、全て書き換え不要区間に属する。よって、図７、図１３又は図１７の例であれば、タイミングＴ３、ＴＡ３又はＴＢ３以降の区間は全て書き換え不要区間に属すると言える。
パラメータデータのようなコンフィグレーションデータの値が放射線等に起因するソフトエラーで反転すると、データ利用部３１３の動作が好ましくない動作となる。第１実施形態のデータ記憶回路を用いれば、ソフトエラーの検出を通じて所定のエラー対応処理を実行することができる。第２実施形態のデータ記憶回路を用いれば、ソフトエラーを訂正することができる。
［実施例ＥＸ３＿２］
実施例ＥＸ３＿２を説明する。実施例ＥＸ３＿２では、電子機器３１０の起動後、図２２に示す如く、互いに分離した複数の書き換え不要区間が発生するものとする。初回の書き換え不要区間の前の区間と、互いに隣接する任意の２つの書き換え不要区間の間の区間は、夫々に、書き込み必要区間である。
各書き込み必要区間において、データ記憶回路３１２におけるクロック有効制御回路（１３０、２３０）はクロック有効制御信号ＣＮＴＣＬＫの値を“１”とし、データ提供部３１１はデータＤＤとして書き込み対象データＤＷＲをデータ記憶回路３１２に与える。また、データ記憶回路３１２に上述のセレクタ（１４０、２４０）が設けられる場合にあっては、書き込み対象データＤＷＲがデータ記憶回路３１２に与えられるべき区間（書き込み必要区間）において書き込み制御信号ＣＮＴＷＲの値が“１”とされる。これにより、各書き込み必要区間において、書き込み対象データＤＷＲがデータ記憶回路３１２のＦＦ（１１０、２１０）に書き込まれる（即ち取り込まれて保持される）。尚、データ記憶回路３１２に上述のセレクタ（１４０、２４０）が設けられる場合にあっては、書き込み対象データＤＷＲがデータ記憶回路３１２のＦＦ（１１０、２１０）に書き込まれた後、書き込み制御信号ＣＮＴＷＲの値が“０”とされることでフィードバック状態となる。
或る１つの書き込み必要区間において、書き込み対象データＤＷＲがデータ記憶回路３１２のＦＦに書き込まれると、書き換え不要区間に移行する。書き込み対象データＤＷＲのデータ記憶回路３１２のＦＦに対する書き込みは、例えば、図７のタイミングＴ１～Ｔ３間の動作、図１３のタイミングＴＡ１～ＴＡ３間の動作、又は、図１７のタイミングＴＢ１～ＴＢ３間の動作により実現される。
各書き換え不要区間において、データ記憶回路３１２におけるクロック有効制御回路（１３０、２３０）はクロック有効制御信号ＣＮＴＣＬＫの値を“０”とし、データ記憶回路３１２におけるクロック制御回路（１２０、２２０）はクロック信号ＣＬＫＭ及びＣＬＫＳの状態をクロック停止状態とする。尚、データ記憶回路３１２に上述のセレクタ（１４０、２４０）が設けられる場合、書き換え不要区間では常にフィードバック状態とされる。
上述のようにしておくことで、第１実施形態のデータ記憶回路１００又は１００’ をデータ記憶回路３１２として用いた場合には、各書き換え不要区間において、データ記憶回路３１２中のＦＦ１１０にてソフトエラーが発生しているか否かを検出できる。第２実施形態のデータ記憶回路２００又は２００’をデータ記憶回路３１２として用いた場合には、各書き換え不要区間において、データ記憶回路３１２中のＦＦ２１０にてソフトエラーが発生したとしてもソフトエラーが訂正された出力データＱＯＵＴをデータ利用部３１３に出力できる。
実施例ＥＸ３＿２に示した上述の方法は、データの書き換えを頻繁に行う必要のないケースに好適である。データ提供部３１１、データ記憶回路３１２及びデータ利用部３１３から成る組がｎ組分設けられた電子機器３１０を想定して利用形態の例を説明する（ｎは２以上の任意の整数）。
例えば、各組において、データ記憶回路３１２のＦＦ（１１０、２１０）はステートマシンであり、データ提供部３１１はステートマシンに対して値を書き込むステート制御部であり、データ利用部３１３はスレートマシンの値に応じた処理を行う処理部である。
第１の組～第ｎの組は同時には動作せず、或る１つのタイミングには、第１の組～第ｎの組の内、１つの組だけが動作する。第１の組のみが動作すべき第１の区間と、第２の組のみが動作すべき第２の区間と、・・・、第ｎの組のみが動作すべき第ｎの区間とが、この順番で交互に繰り返し訪れるとする。この場合、第１の組にとっては、第１の区間のみが書き込み必要区間となり、第２～第ｎの区間は書き換え不要区間となる。第２の組にとっては、第２の区間のみが書き込み必要区間となり、第１の区間及び第３～第ｎの区間は書き換え不要区間となる。他の組も同様である。このようなデータの書き換えを頻繁に行う必要のないケース（換言すれば、複数の書き込み必要区間が分散して訪れるケース）において、実施例ＥＸ３＿２に示した方法は有益である。
尚、第１～第３実施形態で述べた任意のデータ記憶回路（１００、１００’、２００、２００’、３１２）は半導体集積回路の形態で形成されて良い。データ記憶回路を含む半導体集積回路と半導体集積回路を収容する筐体とを備えた半導体装置を構成できる。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
１００、１００’、２００、２００’、３１２ データ記憶回路
１１０、２１０、２１０ａ、２１０ｂ フリップフロップ回路
１１１、２１１ａ、２１１ｂ マスタラッチ回路
１１２、２１２ａ、２１２ｂ スレーブラッチ回路
１１３ エラー検出回路
２１３ａ、２１３ｂ 出力データ生成回路
１２０、２２０ クロック制御回路
１３０、２３０ クロック有効制御回路
１４０、２４０ セレクタ
ＤＩＮ 入力データ（対象入力データ）
ＱＯＵＴ 出力データ（対象出力データ）
ＤＷＲ 書き込み対象データ
ＤＭ マスタ入力データ
ＱＭ マスタ出力データ
ＤＳ スレーブ入力データ
ＱＳ スレーブ出力データ
ＣＬＫＩＮ 基準クロック信号
ＣＬＫＭ マスタクロック信号
ＣＬＫＳ スレーブクロック信号
ＣＮＴＷＲ 書き込み制御信号
ＣＮＴＣＬＫ クロック有効制御信号

Claims (7)

  1. データ入力端子に入力される対象入力データを記憶して記憶データをデータ出力端子から対象出力データとして出力するデータ記憶回路において、
    基準クロック信号に基づくマスタクロック信号及びスレーブクロック信号を出力するクロック制御回路と、
    前記マスタクロック信号に基づいて前記対象入力データを取り込み、取り込んだデータを保持するとともにマスタ出力データとして出力するマスタラッチ回路と、
    前記スレーブクロック信号に基づいて前記マスタ出力データを取り込み、取り込んだデータを保持するとともにスレーブ出力データとして出力するスレーブラッチ回路と、
    前記対象出力データを生成する出力データ生成回路と、を備え、
    前記スレーブラッチ回路として複数のスレーブラッチ回路が設けられ、
    前記クロック制御回路は、前記対象入力データとして前記データ入力端子に入力された書き込み対象データが前記マスタラッチ回路及び前記複数のスレーブラッチ回路にて取り込まれた後、前記マスタラッチ回路及び前記複数のスレーブラッチ回路が全てデータ保持状態となるように前記マスタクロック信号及び前記スレーブクロック信号の信号レベルを固定するクロック停止状態に移行し、
    前記出力データ生成回路は、前記クロック停止状態において、前記マスタラッチ回路からの前記マスタ出力データ及び前記複数のスレーブラッチ回路からの複数のスレーブ出力データに基づき、多数決にて、前記対象出力データを生成し、
    前記書き込み対象データ及び前記対象出力データの何れかを、入力される書き込み制御信号に応じて、選択的に、前記対象入力データとして前記データ入力端子に供給するセレクタを更に備え、
    前記セレクタにより前記書き込み対象データが前記データ入力端子に供給されて前記書き込み対象データが前記マスタラッチ回路及び前記複数のスレーブラッチ回路にて取り込まれた後、前記セレクタは前記対象出力データを前記データ入力端子に供給するフィードバック状態に移行し、前記クロック制御回路は前記クロック停止状態に移行し、
    前記フィードバック状態且つ前記クロック停止状態への移行後、前記マスタ出力データ及び前記複数のスレーブ出力データの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、前記クロック制御回路は、前記クロック停止状態を一時的に解除することで、前記セレクタを通じ前記データ入力端子に供給される前記対象出力データにて前記マスタラッチ回路及び前記複数のスレーブラッチ回路の保持データを更新させ、その後、前記クロック停止状態に戻す
    、データ記憶回路。
  2. 前記マスタラッチ回路、前記複数のスレーブラッチ回路、前記出力データ生成回路及び前記セレクタを備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用し、
    前記フィードバック状態且つ前記クロック停止状態への移行後、何れかのブロックにて前記エラーが検出されたとき、前記クロック制御回路は、前記クロック停止状態を一時的に解除することで、各ブロックにおいて前記セレクタを通じ前記データ入力端子に供給される前記対象出力データにて前記マスタラッチ回路及び前記複数のスレーブラッチ回路の保持データを更新させ、その後、前記クロック停止状態に戻す
    、請求項１に記載のデータ記憶回路。
  3. 前記マスタラッチ回路、前記複数のスレーブラッチ回路及び前記出力データ生成回路を備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用した
    、請求項１に記載のデータ記憶回路。
  4. データ入力端子に入力される対象入力データを記憶して記憶データをデータ出力端子から対象出力データとして出力するデータ記憶回路において、
    基準クロック信号に基づくマスタクロック信号及びスレーブクロック信号を出力するクロック制御回路と、
    前記マスタクロック信号に基づいて前記対象入力データを取り込み、取り込んだデータを保持するとともにマスタ出力データとして出力するマスタラッチ回路と、
    前記スレーブクロック信号に基づいて前記マスタ出力データを取り込み、取り込んだデータを保持するとともにスレーブ出力データとして出力するスレーブラッチ回路と、
    前記対象出力データを生成する出力データ生成回路と、を備え、
    前記マスタラッチ回路として複数のマスタラッチ回路が設けられ、前記複数のマスタラッチ回路における１つのマスタラッチ回路からの前記マスタ出力データが前記スレーブラッチ回路に供給され、
    前記クロック制御回路は、前記対象入力データとして前記データ入力端子に入力された書き込み対象データが前記複数のマスタラッチ回路及び前記スレーブラッチ回路にて取り込まれた後、前記複数のマスタラッチ回路及び前記スレーブラッチ回路が全てデータ保持状態となるように前記マスタクロック信号及び前記スレーブクロック信号の信号レベルを固定するクロック停止状態に移行し、
    前記出力データ生成回路は、前記クロック停止状態において、前記マスタラッチ回路からの複数のマスタ出力データ及び前記スレーブラッチ回路からの前記スレーブ出力データに基づき、多数決にて、前記対象出力データを生成し、
    前記書き込み対象データ及び前記対象出力データの何れかを、入力される書き込み制御信号に応じて、選択的に、前記対象入力データとして前記データ入力端子に供給するセレクタを更に備え、
    前記セレクタにより前記書き込み対象データが前記データ入力端子に供給されて前記書き込み対象データが前記複数のマスタラッチ回路及び前記スレーブラッチ回路にて取り込まれた後、前記セレクタは前記対象出力データを前記データ入力端子に供給するフィードバック状態に移行し、前記クロック制御回路は前記クロック停止状態に移行し、
    前記フィードバック状態且つ前記クロック停止状態への移行後、前記複数のマスタ出力データ及び前記スレーブ出力データの内、何れかのデータの値が他のデータの値と異なるエラーが検出されたとき、前記クロック制御回路は、前記クロック停止状態を一時的に解除することで、前記セレクタを通じ前記データ入力端子に供給される前記対象出力データにて前記複数のマスタラッチ回路及び前記スレーブラッチ回路の保持データを更新させ、その後、前記クロック停止状態に戻す
    、データ記憶回路。
  5. 前記複数のマスタラッチ回路、前記スレーブラッチ回路、前記出力データ生成回路及び前記セレクタを備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用し、
    前記フィードバック状態且つ前記クロック停止状態への移行後、何れかのブロックにて前記エラーが検出されたとき、前記クロック制御回路は、前記クロック停止状態を一時的に解除することで、各ブロックにおいて前記セレクタを通じ前記データ入力端子に供給される前記対象出力データにて前記複数のマスタラッチ回路及び前記スレーブラッチ回路の保持データを更新させ、その後、前記クロック停止状態に戻す
    、請求項４に記載のデータ記憶回路。
  6. 前記複数のマスタラッチ回路、前記スレーブラッチ回路及び前記出力データ生成回路を備えたブロックが複数設けられ、複数のブロックに対して単一のクロック制御回路を共用した
    、請求項４に記載のデータ記憶回路。
  7. 請求項１～６の何れかに記載のデータ記憶回路と、
    前記データ記憶回路からの前記対象出力データを用いて動作するデータ利用部と、を備えた電子機器において、
    前記データ記憶回路にて記憶データの書き換えが不要となる区間が存在し、前記クロック制御回路は当該区間において前記クロック停止状態となる
    、電子機器。
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