JP7359798B2 - 分散コンピュータシステムにおける少なくとも１つのプログラマブルゲート装置をプログラミングする方法 - Google Patents

Description

本発明は、プログラマブルゲート装置を備えた分散コンピュータシステムのプログラミングに関する。プログラマブルゲート装置は、相互に接続可能なデータ線路のネットワークを介して任意の方式で相互に接続可能なコンフィグレーション可能ロジックセルから成るマトリクスが格納されたチップであり、これにより、ほぼ任意であってかつ事後的に新たに再プログラミング可能な論理回路のプログラミングが可能となる。プログラマブルゲート装置の重要な例として、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）およびコンプレクスプログラマブルロジックデバイス（ＣＰＬＤ）が挙げられる。

特定の適用事例への高い適合可能性および多数のプロセスを並列処理する能力によって、プログラマブルゲート装置は、プロセッサに比べた速度の利点をしばしば有し、またそれゆえにリアルタイム用途で多く利用されている。例として、出願人が開発したバスＩＯＣＮＥＴ（I/O Carrier Network）が挙げられる。当該エコシステムは、多数のＦＰＧＡが実装された拡張カードを含む。ＩＯＣＮＥＴシステムは、ＦＰＧＡ拡張カードを含むすべての周辺コンポーネントのプログラミングのためのハブとして用いられるマスタプロセッサを含む。ＦＰＧＡは、自身をプログラミングするための専用のインタフェース、例えばＪＴＡＧ（Joint Test Action Group）インタフェースを含むが、ＦＰＧＡのプログラミングは、ＩＯＣＮＥＴ内のマスタプロセッサにより、正規のデータ線路を介して行われ、当該正規のデータ線路は、プログラミングが完了したコンピュータシステムの動作中、マスタプロセッサとＦＰＧＡ拡張カードとの間のデータ交換にも使用される。

こうした手法は、例えば、特許出願である欧州特許出願公開第２９７７９０５号明細書に開示されている。ここでは、ＦＰＧＡのプログラミングのための付加的なケーブルの配設が省略され、例えばＪＴＡＧ規格が設計していない大きな空間的距離にわたるプログラミングも可能である。しかし、ＦＰＧＡ拡張カードは、本来、こうしたタイプのプログラミングのために設計されていなければならない。ここで、例えば、ＩＯＣＮＥＴエコシステムのすべてのＦＰＧＡ拡張カード上には、マスタプロセッサからＦＰＧＡのプログラミングのためのビットストリームを受け取り当該ビットストリームによってＦＰＧＡをプログラミングすることのためのみに設計された付加的なＣＰＬＤが格納されている。ＩＯＣＮＥＴシステムでの使用のために相応に準備されていないサードパーティサプライヤのＦＰＧＡの統合は、これまで不可能であった。これは、ＩＯＣＮＥＴエコシステムにおいて適切なＦＰＧＡ拡張カードが設けられてない所定の顧客の希望が充足不能であることを意味する。

こうした背景から、本発明の課題は、ＦＰＧＡを含みかつ中央のインスタンスによってプログラミング可能な分散コンピュータシステムを種々の要求に適合させる適合可能性を改善することである。

この課題を解決するために、プログラマブルゲート装置上に構成可能な第１のコンフィグレーションロジックが提案される。当該第１のコンフィグレーションロジックは、第１のプログラマブルゲート装置のデータインタフェースで、第１のユーザロジックを第１のプログラマブルゲート装置上に構成するための第１のユーザビットストリームを受け取って、ビットストリームの記憶のために設けられた、第１のプログラマブルゲート装置の読み出し専用メモリに記憶するように構成されている。本発明の方法は、第１のコンフィグレーションロジックを第１のプログラマブルゲート装置上に構成するステップを含む。

ユーザロジックとは、第１のプログラマブルゲート装置上に構成され、コンピュータシステムのユーザが所望する方式でデータを処理するように構成された任意の論理回路であると理解されたい。

本発明の方法では、コンピュータシステムにおけるプログラマブルゲート周辺装置をプログラミングするために構成されたコンフィグレーションソフトウェアを準備するステップが行われる。このようなコンフィグレーションソフトウェアの例は、出願人にて入手可能なSoftware ConfigurationDeskである。また、方法は、コンピュータシステムの周辺装置に第１のプログラマブルゲート装置を統合するステップを含む。有利には、コンフィグレーションロジックは、統合の時点で既に第１のプログラマブルゲート装置上に構成されている。

第１のプログラマブルゲート装置は、第１のプログラマブルゲート装置上の論理回路を定義する少なくとも１つのビットストリームを記憶するための第１の読み出し専用メモリを含むべきである。第１の読み出し専用メモリが第１のプログラマブルゲート装置内に組み込まれているかまたはその外部に配置されているかにかかわらず、第１のプログラマブルゲート装置は、第１の読み出し専用メモリからビットストリームを読み出し、読み出したビットストリームの規定にしたがった論理回路を第１のプログラマブルゲート装置上に構成するように構成されなければならない。

方法は、第１のユーザビットストリームを、コンフィグレーションソフトウェアから、コンピュータシステムの少なくとも１つのデータ線路を介して、第１のプログラマブルゲート装置上に構成された第１のコンフィグレーションロジックに伝送し、当該第１のコンフィグレーションロジックにより、第１のユーザビットストリームを第１の読み出し専用メモリに記憶するステップを含む。方法はさらに、第１のユーザビットストリームを用いて、第１のユーザロジックを第１のプログラマブルゲート装置上に構成するステップを含む。

第１のコンフィグレーションロジックは、基本的に、必要なロジックセルのリソースを提供する各プログラマブルゲート装置上に構成可能である。第１のコンフィグレーションロジックを初期的に構成するプログラマブルゲート装置は、プログラマブルゲート装置のデータインタフェースに接続されたデータ線路を介して、第１のプログラマブルゲート装置の専用のプログラミングインタフェースを使用することなく、プログラミング可能である。これにより、本発明は、サードパーティサプライヤのプログラマブルゲート装置を、ＩＯＣＮＥＴシステムに、またはこれに技術的に対応するように構成された、データインタフェースを介してプログラマブルゲート周辺装置のプログラミングを行う規格に、統合することができる。別の利点として、本発明がハードウェアリソースを節約できることも挙げられ、これは、本発明にしたがってコンフィグレーションロジックが構成されているプログラマブルゲート装置を備えた拡張カード上には、プログラマブルゲート装置をプログラミングする別のインスタンス、例えば上述したＣＰＬＤを設ける必要がないためである。この場合、もちろん、コンピュータシステムの起動のたびにコンフィグレーションロジックが構成されることが保証されなければならない。技術的な実現手段を以下の説明に示す。

プログラマブルゲート装置上にコンフィグレーションロジックを構成することは、特許刊行物である米国特許出願公開第２００７／０１８２４４５号明細書から、ただし、デイジーチェーンとして後置接続されたプログラマブルゲート装置のプログラミングについてのみ、既に公知である。

有利には、第１のコンフィグレーションロジックは、第１のユーザロジックを第１のプログラマブルゲート装置上に構成するステップをトリガするインスタンスである。つまり、第１のコンフィグレーションロジックが第１のユーザビットストリームを第１の読み出し専用メモリに記憶した後、第１のコンフィグレーションロジックは、第１のプログラマブルゲート装置をトリガして第１のユーザビットストリームを用いて第１のプログラマブルゲート装置上に第１のユーザロジックを構成させる信号を形成する。ただし、基本的に、第１のユーザロジックを構成するための当該信号は、第１のコンフィグレーションロジックとは別のインスタンスから出力させることもできる。

第１のコンフィグレーションロジックを第１のプログラマブルゲート装置上に構成するために、初期ビットストリームは、特にコンピュータシステムの外部で、つまり第１のプログラマブルゲート装置をコンピュータシステムの周辺装置に統合する前に、第１のプログラマブルゲート装置の専用のプログラミングインタフェース、例えばＪＴＡＧインタフェースを介して、第１の読み出し専用メモリに記憶することができる。当該専用のプログラミングインタフェースは、第１のユーザビットストリームの伝送のために設けられたデータインタフェースとは同一でない。

第１のユーザロジックが第１のプログラマブルゲート装置上に構成された後に、第１のコンフィグレーションロジックまたは第１のコンフィグレーションロジックを第１のプログラマブルゲート装置上に構成するための初期ビットストリームのいずれかが残留する場合、特段の利点が得られる。当該構成では、第１のコンフィグレーションロジックが多重に適用可能であるので、第１のコンフィグレーションロジックを１回のみ有する第１のプログラマブルゲート装置を繰り返しコンピュータシステムの周辺装置に統合し、周辺装置への統合の後に反復してプログラミングすることができる。

可能な構成では、初期ビットストリームは、第１のユーザロジックが構成された後、第１の読み出し専用メモリに残留する。第１のユーザビットストリームと並行して初期ビットストリームを記憶するために、読み出し専用メモリには、論理的に分離された２つのメモリスロットを設けることができ、ここで、初期ビットストリームは第１の読み出し専用メモリの第１のメモリスロットに残留し、第１のユーザビットストリームは第１の読み出し専用メモリの第２のメモリスロットに残留する。このために、第１のプログラマブルゲート装置は、第１の読み出し専用メモリの第１のメモリスロットまたは第２のメモリスロットからビットストリームを選択的に読み出し、読み出したそれぞれのビットストリームの規定にしたがった論理回路を第１のプログラマブルゲート装置上に構成するように構成されなければならない。

当該構成では、第１のプログラマブルゲート装置は、コンピュータシステムのスイッチオン後、特に給電電圧が第１のプログラマブルゲート装置に印加された後、第１のメモリスロット内に記憶されているビットストリームを自動的に読み出し、第１のメモリスロット内に記憶されていたビットストリームの規定にしたがった論理回路を第１のプログラマブルゲート装置上に構成するように構成されている。当該構成では、第１のコンフィグレーションロジックは、第１のコンフィグレーションロジックまたはコンピュータシステムの別のインスタンスのどちらが第１のユーザロジックの構成をトリガするかにかかわらず、第１のユーザビットストリームが第２のメモリスロットに記憶され、またもちろん、第１のユーザロジックを構成するための第１のユーザビットストリームが第２のメモリスロットからローディングされるように構成される。

代替的な構成では、第１のユーザロジックにより、第１のプログラマブルゲート装置に監視ロジックが構成される。監視ロジックは、コンピュータシステムから第１のプログラマブルゲート装置へ供給される入力データを監視し、当該入力データのなかから第１のプログラマブルゲート装置を新たに構成するためのリセット命令を識別するように構成されている。コンフィグレーションソフトウェアがコンピュータシステムの少なくとも１つのデータ線路を介してリセット命令を監視ロジックに伝送すると、監視ロジックは第１のプログラマブルゲート装置を初期状態へ移行させる。当該初期状態では、第１のコンフィグレーションロジックが、新たなユーザロジックを第１のプログラマブルゲート装置上に構成するための新たなユーザビットストリームをコンフィグレーションソフトウェアから受け取って第１の読み出し専用メモリに記憶するように、第１のプログラマブルゲート装置上に構成されている。

好ましくは、監視ロジックは第１のユーザロジックに組み込まれるので、第１のユーザロジックを第１のプログラマブルゲート装置上に構成することにより、監視ロジックも第１のプログラマブルゲート装置上に構成され、これにより、第１のユーザロジックが第１のプログラマブルゲート装置上に構成された後、監視ロジックは残留する。このために、監視ロジックは、完成したモジュールとして、プログラマブルゲート装置用のプログラミング環境に、例えばプログラミング環境であるThe MathWorksのSimulink用のブロックの形態で格納可能であり、これにより、ユーザは、第１の監視ロジックをユーザロジックに簡単に統合することができる。

監視ロジックは、第１のメモリスロットに格納された初期ビットストリームに基づいて、第１のコンフィグレーションロジックの新たな構成をトリガするように構成可能である。代替的に、第１の監視ロジックは、第１の監視ロジックの機能が第１のコンフィグレーションロジックに組み込まれ、第１のプログラマブルゲート装置上に第１のユーザロジックを構成した後に第１のコンフィグレーションロジックがその内部に組み込まれた第１の監視ロジックと共に残留するという意味において、第１のコンフィグレーションロジックと同一であってもよい。この場合、初期ビットストリームとユーザロジックとを別個に記憶するための２つの別個のメモリスロットの配設を省略することができる。

有利には、第１のプログラマブルゲート装置は、コンピュータシステムのスイッチオン後、初期ビットストリームを用いて、第１のプログラマブルゲート装置上に第１のコンフィグレーションロジックを自動的に構成するように構成される。

特に有利には、方法は、第２のプログラマブルゲート装置をコンピュータシステムの周辺装置に統合するステップを含み、第２のプログラマブルゲート装置は、第２のプログラマブルゲート装置上の論理回路を定義する少なくとも１つのビットストリームを記憶するための第２の読み出し専用メモリを含み、かつ第２の読み出し専用メモリからビットストリームを読み出し、読み出したビットストリームの規定にしたがった論理回路を第２のプログラマブルゲート装置上に構成するように構成されている。

第２のプログラマブルゲート装置上には、第２のコンフィグレーションロジックが構成される。第２のコンフィグレーションロジックは、第２のユーザロジックを第２のプログラマブルゲート装置上に構成するための第２のユーザビットストリームを受け取って読み出し専用メモリに記憶するように構成されている。

第１のプログラマブルゲート装置上には、プログラミングロジックが構成される。プログラミングロジックは、第２のユーザビットストリームをコンフィグレーションソフトウェアから受け取ってコンピュータシステムの少なくとも１つのデータ線路を介して第２のコンフィグレーションロジックに伝送するように構成されている。コンフィグレーションソフトウェアは、第２のユーザビットストリームをプログラミングロジックへ伝送し、プログラミングロジックは、第１のユーザロジックが第１のプログラマブルゲート装置上に構成される前に、第２のユーザビットストリームを第２のコンフィグレーションロジックへ伝送する。当該第２のコンフィグレーションロジックは、第２のユーザロジックを第２のプログラマブルゲート装置上に構成するための第２のユーザビットストリームを、第２の読み出し専用メモリに格納する。

よって、本発明の一構成では、プログラミングロジックにより、少なくとも１つのプログラマブルゲート装置が、少なくとも１つのユーザビットストリームを、後置接続された別のプログラマブルゲート装置へ転送するように構成されており、ここではもちろん、後置接続されたすべてのプログラマブルゲート装置も同様に、さらに後置接続されている別の少なくとも１つのプログラマブルゲート装置を構成するように構成可能である。したがって、プログラミングロジックにより、複数のプログラマブルゲート装置から成るデイジーチェーンを構成してコンピュータシステムに統合し、本発明によりプログラミングすることができる。

デイジーチェーンとは、直列部の第１の回路以外では加入者がバスに直接にアクセスできず、データが加入者からそれぞれ後続の加入者へ転送される、バス加入者の直列配置状態であると理解されたい。例えば、技術書であるFriedrich Wittgruber, “Digitale Schnittstellen und Bussysteme: Einfuehrung fuer das technische Studium”, Verlag Vieweg, 2.Auflage (2002)の８１頁の定義を参照されたい。

プログラミングロジックは、第２のユーザビットストリームが伝送される前に、第２のプログラマブルゲート装置からステータスデータを読み出し、第２のプログラマブルゲート装置上への第２のユーザロジックの構成が終了した後に、第２のプログラマブルゲート装置のステータスデータによって定義されているステータスを再形成するように構成されていてよい。ステータスデータとは、特には、第２のプログラマブルゲート装置のバスアドレスであってよい。

プログラミングロジックは、もちろん、プログラミングロジックの機能が第１のコンフィグレーションロジックに組み込まれるという意味において、第１のコンフィグレーションロジックと同一であってもよい。特に有利には、第１のコンフィグレーションロジックと第２のコンフィグレーションロジックとはその技術的機能に関して同一であるので、ユーザには、初期ビットストリームを形成する唯一のモジュールが供給され、これに基づいて、各プログラマブルゲート装置上に、デイジーチェーンとして、少なくとも第１のコンフィグレーションロジックの機能、特に第１の監視ロジックの機能および／またはプログラミングロジックの機能を有する論理回路を構成することができる。

本発明を以下に図に即して詳細に説明する。図は、概略的であって、単なる例示であるＦＰＧＡとして構成された複数のプログラマブルゲート装置の本発明によるプログラミングについての、好ましいが例示的な構成を示すものである。

ＦＰＧＡ上に初期ビットストリームを構成するステップを示す図である。 分散コンピュータシステムにおける、初期ビットストリームによって構成されたＦＰＧＡから成るデイジーチェーンを示す図である。 ＦＰＧＡのプログラミングが開始された後のコンピュータシステムを示す図である。 プログラミングの進行した段階におけるコンピュータシステムを示す図である。 コンピュータシステムのプログラミングが終了した後のコンピュータシステムを示す図である。 コンフィグレーションロジックの論理構造を示す図である。 コンピュータシステムのプログラミング後に、ＦＰＧＡ上にコンフィグレーションロジックを維持するための第１の手法を示す図である。 コンピュータシステムのプログラミング後に、ＦＰＧＡ上にコンフィグレーションロジックを維持するための第２の手法を示す図である。

図１には、第１のＦＰＧＡ２が示されており、この第１のＦＰＧＡ２は、コンフィグレーション可能であって相互に接続可能なロジックセルから成る第１のマトリクス６と、フラッシュメモリとして構成された第１の読み出し専用メモリ４と、を有し、当該第１の読み出し専用メモリ４上には、論理回路を第１のマトリクス６上に構成するためのビットストリームが格納可能であることが示されている。第１のＦＰＧＡ２は、本来、信号に応じて第１の読み出し専用メモリ４からビットストリームを読み出し、読み出したビットストリームの規定にしたがった論理回路を第１のマトリクス６上に構成するように構成されている。当該信号は、第１のＦＰＧＡ２の外部に配置されたインスタンス、例えば分散コンピュータシステムのマスタプロセッサが形成したものであってもよいし、第１のマトリクス６上に構成された論理回路が形成したものであってもよい。第１のＦＰＧＡ２は、さらに、給電電圧が当該第１のＦＰＧＡ２に印加された後、第１の読み出し専用メモリ４からビットストリームを自動的に読み出し、読み出したビットストリームの規定にしたがった論理回路を第１のマトリクス６上に構成するように構成されている。

第１のＦＰＧＡ２は、ＪＴＡＧ規格に準拠して構成された、第１の読み出し専用メモリ４にビットストリームを記憶するためのプログラミングインタフェース１８ａと、さらなる複数のデータインタフェースと、を含み、当該さらなる複数のデータインタフェースのうち、第１のマトリクス６上に構成された論理回路と第１のＦＰＧＡ２の周辺装置との間のデータ交換のための第１のデータインタフェース８ａと第２のデータインタフェース１０ａとが代表として示されている。

コンピュータ１４は、第１のＦＰＧＡ２の本発明によるプログラミングを行う第１のステップとして、初期ビットストリーム１２を第１の読み出し専用メモリ４に記憶するために、ＪＴＡＧケーブル１６を介してプログラミングインタフェース１８に接続されている。初期ビットストリームは、第１のコンフィグレーションロジック２０ａをマトリクス６上に構成するように構成されている。

第１のＦＰＧＡ２は、初期ビットストリーム１２を第１の読み出し専用メモリ４に記憶することにより、分散コンピュータシステム３２への統合のために構成されている。図２には、接続されて起動されたがまだプログラミングは完了していない分散コンピュータシステム３２が示されており、ここでは、第１のＦＰＧＡ２と、同様に構成された周辺コンポーネントとしての第２のＦＰＧＡ２２と、が統合されている。コンピュータシステム３２は、マスタプロセッサ２４、ＦＰＧＡ拡張カード２６、ならびに、マスタプロセッサ２４とコンピュータシステム３２の周辺コンポーネントとの間のデータ交換およびコンピュータシステム３２の周辺コンポーネント間のデータ交換のためのバス３０を含んでいる。

コンピュータシステム３２は、ＩＯＣＮＥＴ規格に準拠して構成されている。したがって、マスタプロセッサ２４は、コンピュータシステム３２の周辺コンポーネントの初期プログラミングを実行するために設けられている。ＦＰＧＡ拡張カード２６上には、マスタプロセッサ２４によってプログラミング可能なＦＰＧＡが組み込まれている。

バス３０は、マスタプロセッサ２４とＦＰＧＡ拡張カード２６との間で交換されるすべてのデータ、すなわち処理動作中に交換される有効データだけでなく、ＦＰＧＡ拡張カード２６のプログラミングのためにマスタプロセッサ２４からＦＰＧＡ拡張カード２６へ伝送されるビットストリームも含めたデータの伝送に用いられる。つまり、ＦＰＧＡ拡張カードのプログラミングは、有効データの伝送にも用いられる同じバス３０を介して行われる。ＦＰＧＡ拡張カード２６上のＦＰＧＡは専用のプログラミングインタフェースを含んでいるが、当該プログラミングインタフェースは、存在する場合にも、ＦＰＧＡのプログラミングには関与しない。ＦＰＧＡ拡張カード２６は、ＩＯＣＮＥＴエコシステムの一部であり、このため、本来このタイプのプログラミングのために構成されたものである。ＦＰＧＡ拡張カード２６には、上述したＦＰＧＡの他、ＦＰＧＡのプログラミングのためにマスタプロセッサ２４からビットストリームを受け取ってＦＰＧＡをプログラミングするように構成された別のチップ、例えばＣＰＬＤも組み込まれている。

操作コンピュータ２８は、コンピュータシステム３２のインタフェースを介してマスタプロセッサ２４に接続されている。操作コンピュータ２８は、コンピュータシステム３２すなわちコンピュータシステム３２のマスタプロセッサおよびすべての周辺コンポーネントのマスタプロセッサ２４によるプログラミングのためのコンフィグレーションソフトウェアがインストールされた市販のパーソナルコンピュータである。コンフィグレーションソフトウェアは、コンピュータシステムのプログラミング可能なすべての周辺コンポーネントの見通しをユーザに提供し、ユーザが提示した、コンピュータシステム３２の周辺コンポーネントのプログラミングのための規定をマスタプロセッサ２４に伝送するように構成されている。

同様に、図１の第１のＦＰＧＡ２も、コンピュータシステム３２の周辺装置に統合されている。第１のＦＰＧＡ２は、サードパーティサプライヤから購入されたものであり、ＦＰＧＡ拡張カード２６とは異なってバス３０に接続可能でなく、本来は上述したようなマスタプロセッサ２４によるプログラミングのためには構成されていない。その代わりに、第１のＦＰＧＡ２の第２のデータインタフェース１０ａが、第１のデータケーブル接続部２９を介して、ＦＰＧＡ拡張カード２６のデータインタフェースに接続されている。コンピュータシステム３２は既に起動されており、このため第１のＦＰＧＡ２に給電電圧が印加されているので、第１のＦＰＧＡ２は、第１のマトリクス６上に、初期ビットストリーム１２の規定にしたがった第１のコンフィグレーションロジック２０ａを自動的に構成している。

第２のＦＰＧＡ２２は、第２の読み出し専用メモリ２３と、コンフィグレーション可能であって相互に接続可能なロジックセルから成る第２のマトリクス２５と、を含む。第２のＦＰＧＡ２２は、少なくとも上述した第１のＦＰＧＡ２の特性に関して第１のＦＰＧＡ２と同一に構成されており、同様に専用のプログラミングインタフェース１８ｂ、第１のデータインタフェース８ｂおよび第２のデータインタフェース１０ｂを含んでいる。第２の読み出し専用メモリ２３には、第１のＦＰＧＡ２の第１の読み出し専用メモリ４にも格納されている同じ初期ビットストリーム１２が格納されており、第２のＦＰＧＡ２２は、コンピュータシステム３２の起動時に給電電圧が印加された後、その機能に関して第１のコンフィグレーションロジック２０ａと同一である第２のコンフィグレーションロジック２０ｂを、第２のマトリクス２５上に構成している。第２のＦＰＧＡ２２もサードパーティサプライヤから購入されたものであり、バス３０に直接に統合可能でなく、また本来はマスタプロセッサ２４によるプログラミングのために構成されていない。第２のデータケーブル接続部３１を介して、第２のＦＰＧＡ２２の第２のデータインタフェース１０ｂは、第１のＦＰＧＡ２の第１のデータインタフェース８ａに接続されており、これにより、ＦＰＧＡ拡張カード２６、第１のＦＰＧＡ２および第２のＦＰＧＡ２２は、コンピュータシステム３２内にデイジーチェーンを形成しており、デイジーチェーンの第１の回路は、ＦＰＧＡ拡張カード２６であって、ＦＰＧＡ拡張カード２６は、デイジーチェーンの後続のすべての回路をバス３０に接続する。

既に述べたように、第１のコンフィグレーションロジック２０ａおよび第２のコンフィグレーションロジック２０ｂは、その機能に関して同一に構成されている。第１に、当該２つのロジックは、各第２のデータインタフェース１０ａ，１０ｂを介してユーザビットストリームを受け取って第１の読み出し専用メモリ４または第２の読み出し専用メモリ２３に記憶し、ユーザビットストリームの記憶が終了した後、適切な信号を形成し、当該信号によってユーザビットストリームの規定にしたがったユーザロジックの構成を行うように構成されている。第２に、当該２つのロジックは、デイジーチェーン内の後続のＦＰＧＡの構成のために設定されたユーザビットストリームを各第２のデータインタフェース１０ａ，１０ｂを介して受け取って、各第１のデータインタフェース８ａ，８ｂを介し、存在するかぎりのデイジーチェーン内の後続のＦＰＧＡに転送するように構成されている。

外部サプライヤの２つ以上のＦＰＧＡをデイジーチェーンに統合できるよう、すべてのコンフィグレーションロジックは、もちろん、ユーザビットストリームがデイジーチェーン内の後続のＦＰＧＡに対して定められたものであるか、または固有のＦＰＧＡに対して定められたものであるかを識別しなければならない。当該識別は、種々の方式で行うことができる。

すべてのＦＰＧＡ上に、例えばレジスタ設定によって、コンフィグレーションロジックにより読み出し可能な一義的な識別子、例えばバスアドレスを格納することができ、マスタプロセッサ２４またはコンフィグレーションソフトウェアは、該当する各識別子をヘッドデータとしてユーザビットストリームに付加するように構成される。すべてのコンフィグレーションロジックは、ユーザビットストリームに付加された識別子と固有のＦＰＧＡの識別子とを比較し、一致した場合にユーザビットストリームを読み出し専用メモリに記憶し、一致しなかった場合にユーザビットストリームを転送するように構成される。

マスタプロセッサ２４はまた、すべてのユーザビットストリームにルーティング情報を付与し、ユーザビットストリームがバス３０を通る経路において通過するルータが、当該ルーティング情報から、ユーザビットストリームを転送するためのルータポートを読み出すことができるように構成されていてもよい。当該構成では、初期ビットストリーム１２内に、コンフィグレーションロジック２０ａ，２０ｂのための対応するルータ機能が実装されていなければならない。すべてのコンフィグレーションロジックは、対応するルーティング情報が見出された場合にデイジーチェーン内の後続のＦＰＧＡにユーザビットストリームを転送し、ユーザビットストリームの転送のためのルーティング情報が見出されなかった場合にはユーザビットストリームを固有の読み出し専用メモリ４，２３に記憶するように構成可能である。

ＦＰＧＡ拡張カード２６上には、第３のコンフィグレーションロジック２０ｃが構成されている。第３のコンフィグレーションロジック２０ｃは、第１のコンフィグレーションロジック２０ａおよび第２のコンフィグレーションロジック２０ｂと同一であってよい。ただし、第３のコンフィグレーションロジック２０ｃは、バス３０からユーザビットストリームを受け取って第１のデータケーブル接続部２９を介して転送し、コンピュータシステム３２のプログラミング完了後に有効データをバス３０から第１のデータケーブル接続部２９へ転送することまたは逆方向に転送することにその機能が限定された、単純なコンフィグレーションロジック２０ｃとして構成されていてもよく、このことはもちろん、双方向につき、第１のデータケーブル接続部２９に適したプロトコルへのユーザビットストリームの翻訳も含みうる。つまり、ＦＰＧＡ拡張カード２６は、第３のコンフィグレーションロジック２０ｃの構成により、第１のＦＰＧＡ２および第２のＦＰＧＡをバス３０へ接続するゲートウェイ機能を担当する。

第３のコンフィグレーションロジック２０ｃは、ＩＯＣＮＥＴエコシステムの一部である拡張カードのログオン時点で設定されているように、バス３０を介して、マスタプロセッサ２４から規則的にＦＰＧＡ拡張カード２６へとプログラミングされる。初期ビットストリーム１２の格納は、図１に関連して上述したように、ＦＰＧＡ拡張カード２６では不要である。

第１のコンフィグレーションロジック２０ａを第１のＦＰＧＡ２上に構成し、第２のコンフィグレーションロジック２０ｂを第２のＦＰＧＡ２２上に構成することにより、第１のＦＰＧＡ２および第２のＦＰＧＡ２２がマスタプロセッサ２４によるプログラミングのために構成される。操作コンピュータ上のコンフィグレーションソフトウェアでは、第１のＦＰＧＡ２および第２のＦＰＧＡ２２が、正規のバス加入者、例えばＦＰＧＡ拡張カード２６のようなユーザに対し、バス３０のプログラミング可能な加入者として表示可能である。代替的に、第１のＦＰＧＡ２および第２のＦＰＧＡ２２は、コンフィグレーションソフトウェアにおいて、ユーザに対し、ＦＰＧＡ拡張カード２６の組み込みリソースとしても表示可能である。

図３には、第１のＦＰＧＡ２および第２のＦＰＧＡ２２をプログラミングする第１のステップが示されている。マスタプロセッサ２４は、まず、デイジーチェーン内の最後の回路、すなわち第２のＦＰＧＡ２２をプログラミングする。このために、マスタプロセッサ２４は、第２のＦＰＧＡ２２に対して設定された第２のユーザビットストリーム３４ｂを、バス３０を介してＦＰＧＡ拡張カード２６に伝送し、当該ＦＰＧＡ拡張カード２６が第２のユーザビットストリーム３４ｂを第１のコンフィグレーションロジック２０ａに転送する。第１のコンフィグレーションロジック２０ａは、第２のユーザビットストリーム３４ｂが第１のＦＰＧＡ２に対して設定されたものであるか否かを検査し、そうでないことを識別すると、これに応じて、第２のユーザビットストリーム３４ｂを第２のコンフィグレーションロジック２０ｂへ転送する。第２のコンフィグレーションロジックは、第２のユーザビットストリーム３４ｂが第２のＦＰＧＡ２２に対して設定されたものであるか否かを検査し、そうであることを識別すると、これに応じて、第２のユーザビットストリーム３４ｂを第２の読み出し専用メモリ２３に記憶する。

第２の読み出し専用メモリ２３への第２のユーザビットストリーム３４ｂの記憶が終了した後、第２のコンフィグレーションロジック２０ｂは、第２のＦＰＧＡ２２をトリガして第２のユーザビットストリーム３４ｂの規定にしたがった第２のユーザロジック３６ｂを第２のマトリクス２５上に構成させる信号を形成する。ここでは、第２のコンフィグレーションロジック２０ｂが上書きされる。

図４には、プログラミングが進行した段階にあるコンピュータシステム３２が示されている。第２のマトリクス２５上での第２のユーザロジック３６ｂの構成、ひいては第２のＦＰＧＡ２２のプログラミングは、終了している。これに応じて、マスタプロセッサ２４は、第１のユーザビットストリーム３４ａを第３のコンフィグレーションロジック２０ｃに送信し、当該第３のコンフィグレーションロジック２０ｃが第１のユーザビットストリーム３４ａを第１のコンフィグレーションロジック２０ａに転送する。第１のコンフィグレーションロジックは、第１のユーザビットストリーム３４が第１のＦＰＧＡ２に対して設定されたものであるか否かを検査し、そうであることを識別すると、これに応じて、第１のユーザビットストリーム３４ａを第１の読み出し専用メモリ４に記憶する。第１の読み出し専用メモリ４への第１のユーザビットストリーム３４ａの記憶が終了した後、第１のコンフィグレーションロジック２０ａは、第１のＦＰＧＡ２をトリガして第１のユーザビットストリーム３４ａの規定にしたがった第１のユーザロジック３６ａを第１のマトリクス６上に構成させる信号を形成する。ここでは、第１のコンフィグレーションロジック２０ａが上書きされる。

図５には、プログラミングが完了したコンピュータシステム３２が示されている。第１のユーザロジック３６ａが第１のＦＰＧＡ２上に構成され、ひいてはデイジーチェーンのすべての回路がプログラミングされた後、マスタプロセッサがさらに、規則的に、第３のユーザロジック３６ｃをＦＰＧＡ拡張カード２６上に構成する。

図中の３回路を連結したデイジーチェーンが例示に過ぎないことに注意されたい。基本的には、上述したのと同様に、任意の数のプログラマブルゲート装置をコンピュータシステム３２に統合およびプログラミングすることができる。この場合、デイジーチェーンの最後の回路がつねに最初にプログラミングされ、その後、列順にしたがって、まだプログラミングされていないそれぞれ最後のプログラマブルゲート装置がプログラミングされていく。こうした手段により、コンピュータシステム３２のプログラミング中、デイジーチェーン内に配置されたすべてのプログラマブルゲート装置が順に前方へとユーザビットストリームの転送のために構成されていくことが保証される。

図６には、例として、第１のコンフィグレーションロジック２０ａの論理構造が示されており、ここでは、第２のコンフィグレーションロジック２０ｂが第１のコンフィグレーションロジック２０ａと同一に構成されており、すなわち同じ機能を有する。

第１のコンフィグレーションロジック２０ａは、まず、第１のコンフィグレーションロジック２０ａの論理インタフェースを介して第１のＦＰＧＡ２の第１のデータインタフェース１０ａに接続された監視ロジック４０を含み、これにより、第１のコンフィグレーションロジック２０ａが構成されて、第１のデータインタフェース１０ａからデータが読み込まれ、当該データが第１のデータケーブル接続部２９を介してＦＰＧＡ拡張カード２６に伝送される。第１の監視ロジック４０は、第１のデータインタフェース１０ａをユーザインタフェースロジック４２またはプログラミングロジック４４またはリセットロジック４６のいずれかに接続するマルチプレクサとして構成されている。第１の監視ロジック４０は、第１のデータインタフェース１０ａを介して入力されるすべてのデータにつき、上述したように、これに応じて、固有のＦＰＧＡすなわち第１のＦＰＧＡ２に対して設定されたものであるか、またはデイジーチェーン内の他のプログラマブルゲート装置に対して設定されたものであるかを検査するように構成されている。

監視ロジック４０は、デイジーチェーンの別の回路に対して設けられたすべてのデータ、すなわちユーザビットストリームおよび有効データの双方を、プログラミングロジック４４に転送する。プログラミングロジック４４は、第１のコンフィグレーションロジック２０ａの論理インタフェースを介して第２のデータインタフェース１０ｂに接続されており、監視ロジック４０から得られたデータを第２のデータケーブル接続部３１を介してデイジーチェーン内の後続の回路すなわち第２のＦＰＧＡ２２へ転送するように構成されている。当該過程は逆方向にも機能する。すなわち、プログラミングロジック４４は、第２のＦＰＧＡ２２から第２のデータインタフェース１０ｂを介して伝送されてきた有効データを読み込み、監視ロジック４０へ転送するようにも構成されている。監視ロジック４０は、プログラミングロジック４４から得られた有効データを検査する。当該有効データが第１のＦＰＧＡ２に対して設定されたものである場合、監視ロジック４０は当該有効データをユーザインタフェースロジック４２に転送する。そうでない場合、監視ロジック４０は、有効データを第１のデータインタフェース１０ａに転送し、ここから、有効データは第１のデータケーブル接続部２９を介してＦＰＧＡ拡張カード２６に転送される。

第１の監視ロジック４０がプログラミングロジック４４からまたは第１のデータインタフェース１０ａから受け取った、第１のＦＰＧＡ２に対して定められた有効データは、監視ロジック４０により、ユーザインタフェースロジック４２へ伝送される。ユーザインタフェースロジック４２は、監視ロジック４０から伝送されてきた有効データを第１のコンフィグレーションロジック２０ａのユーザインタフェース４８へ供給し、当該ユーザインタフェース４８で有効データが第１のユーザロジック３６ａによって読み出し可能となるように構成されている。逆方向では、ユーザインタフェースロジック４２は、第１のユーザロジック３６からユーザインタフェースロジック４８に供給された有効データを読み出して監視ロジック４０へ伝送するように構成されている。

マスタプロセッサ２４は、第１のユーザロジック３６ａが第１のマトリクス上に構成された後、新たなユーザロジックによる新たなプログラミングのために第１のＦＰＧＡ２が構成されるよう、ユーザの入力に応答してリセット命令を監視ロジック４０に伝送するように構成されている。監視ロジック４０は、リセット命令を識別し、これに応じて各リセット命令につき、当該リセット命令が第１のＦＰＧＡ２に対して設定されたものであるかまたは別のＦＰＧＡに対して設定されたものであるかを検査するように構成されている。第１のＦＰＧＡ２に対して設定されていないリセット命令は、第２のＦＰＧＡ２２への転送のため、監視ロジックにより、プログラミングロジック４４へ伝送される。第１のＦＰＧＡ２に対して設定されたリセット命令が識別されると、監視ロジック４０は、続いて第１のデータインタフェース１０ａに入力されたデータをリセットロジック４６へ転送するようにトリガされる。これにより、第１のＦＰＧＡ２は、新たなユーザビットストリームの受け取りのために、第１のＦＰＧＡ２を新たにプログラミングするように構成される。

リセットロジック４６は、監視ロジック４０から得られたユーザビットストリームを第１の読み出し専用メモリ４に記憶し、当該記憶が有効に終了した後、記憶したユーザビットストリームのチェックサムを監視ロジック４０へ伝送する。監視ロジック４０は、マスタプロセッサ２４にチェックサムを伝送する。マスタプロセッサ２４はチェックサムの正否を検査し、チェックサムが正しい場合、第１のＦＰＧＡ２に対して設定された新たなプログラミングの命令を監視ロジック４０に伝送する。監視ロジック４０は、新たなプログラミングの命令をリセットロジック４６へ伝送する。リセットロジック４６は、新たなプログラミングの命令を受け取ったことに応じて、命令シーケンスを第１のＦＰＧＡ２のＩＣＡＰ（Internal Configuration Access Port）に送信する。当該命令シーケンスの全体によって第１のＦＰＧＡ２がトリガされてリセットが開始され、ユーザビットストリームが第１の読み出し専用メモリ４から読み出されて、当該ユーザビットストリームの規定にしたがったユーザロジックが第１のマトリクス６上に構成される。

コンピュータシステム３２のプログラミングをより効率的に行うために、リセットロジック４６はさらに、チェックサムを第１の読み出し専用メモリ４に記憶する。新たなユーザビットストリームの受け取りが遅れた場合、リセットロジック４６は、新たなユーザビットストリームのチェックサムと第１の読み出し専用メモリ４内に記憶されているチェックサムとを比較し、一致した場合には、第１のＦＰＧＡ２の新たなプログラミングの開始を省略する。

リセットロジック４６はさらに、リセットの開始前に、少なくとも１つのステータスデータ、特に第１のＦＰＧＡ２のバスアドレスを、デイジーチェーン内の前方のコンフィグレーションロジックへの転送のために監視ロジック４０に伝送するように構成されている。相応に、プログラミングロジックは、少なくとも１つのステータスデータを第２のコンフィグレーションロジック２０ｂから受け取って記憶し、第２のＦＰＧＡ２２の新たなプログラミング後、当該ステータスデータによって定義される第２のＦＰＧＡ２２のステータスを再形成するように構成されている。

第１のコンフィグレーションロジック２０ａの上述した多くの機能は、もちろん、第１のユーザロジック３６ａが第１のＦＰＧＡ２上に構成された後に第１のコンフィグレーションロジック２０ａが構成されたままとどまり、ただし、第１のユーザロジック３６ａの構成によって第１のコンフィグレーションロジック２０ａが上書きされる、ということを前提としている。このために、とりわけ、第２のＦＰＧＡ２２をデイジーチェーンに統合する手段と、図５のコンピュータシステム３２のプログラミングの終了後に第１のＦＰＧＡ２を新たにプログラミングする手段と、が挙げられる。図７および図８には、第１のコンフィグレーションロジック２０ａが第１のＦＰＧＡ２上に残留することを保証する、２つの異なる手段が示されている。

図７に示されているように、１つの手段は、第１のコンフィグレーションロジック２０ａを第１のユーザロジック３６ａに組み込むことにある。つまり、第１のユーザロジック３６ａは、第１のコンフィグレーションロジック２０ａが第１のユーザロジック３６ａの機能範囲の組み込み要素となるように構成されており、これにより、第１のコンフィグレーションロジック２０ａは、第１のユーザロジック３６ａが第１のマトリクス６上に構成される際に上書きされるものの、第１のユーザロジック３６ａの構成の途中で直ちに新たに構成される。第１のユーザロジック３６ａへの第１のコンフィグレーションロジック２０ａの組み込みは、第１のユーザロジック３６ａをプログラミングしたユーザの責に委ねられる。有利には、第１のコンフィグレーションロジック２０ａは、ユーザに対し、完成状態で簡単に第１のユーザロジック３６ａに組み込み可能なモジュールとして供給される。

図８には、第２の手段が示されている。第１のＦＰＧＡ２の第１の読み出し専用メモリ４内には、第１のメモリスロット５０と、当該第１のメモリスロットから論理的に分離された第２のメモリスロット５２と、が構成されている。初期ビットストリーム１２は、図１の第１のＦＰＧＡが準備される際に第１のメモリスロット５０に記憶され、第１のＦＰＧＡ２は、給電電圧が第１のＦＰＧＡ２に印加された後、第１のメモリスロット５０からビットストリームを自動的に読み出し、読み出したビットストリームの規定にしたがった論理回路を第１のマトリクス６上に構成するように構成されており、これにより、コンピュータシステム３２の起動後、第１のコンフィグレーションロジック２０ａが第１のマトリクス６上に構成される。

第１のコンフィグレーションロジック２０ａは、本発明の当該構成では、コンフィグレーションソフトウェアから受け取られた第１のユーザビットストリーム３４ａを第２のメモリスロット５２に記憶して命令シーケンスを形成するように構成されており、当該命令シーケンスの全体によって、第１のＦＰＧＡ２がトリガされてリセットが開始され、第２のメモリスロット５２から第１のユーザビットストリーム３４ａが読み出され、当該第１のユーザビットストリーム３４ａの規定にしたがった第１のユーザロジック３６ａが第１のマトリクス６上に構成される。

つまり、第１のメモリスロット５０は初期ビットストリーム１２の維持のみのために留保されているので、第１のコンフィグレーションロジック２０ａを構成する過程がコンピュータシステム３２の起動により任意の頻度で反復可能となる。こうした本発明の構成は、第１のコンフィグレーションロジック２０ａを第１のユーザロジック３６ａに組み込まなくても利用できる点で有利である。これにより、ユーザは、第１に、第１のマトリクス６上のより多くのリソースを第１のユーザロジック３６ａの形成に利用でき、第２に、コンフィグレーションロジックが組み込まれておらずその構成がユーザにとってもはや変更不能である、完成した第１のユーザロジック３６ａによって、作業を行うことができる。デイジーチェーン内にさらなるプログラマブルゲート装置を統合するには、有効データおよびユーザビットストリームを別のプログラマブルゲート装置に転送できかつこれらを別のプログラマブルゲート装置から受け取れるよう、第１のマトリクス６上に少なくともプログラミングロジック４４の機能を構成しなければならない。そうでない場合、当該構成では、サードパーティサプライヤの唯一のプログラマブルゲート装置しかデイジーチェーンに統合できない。

図７および図８に関連して説明した手法は、第２のＦＰＧＡ２２にも、デイジーチェーン内に統合された別の任意のプログラマブルゲート装置にも、同様に適用可能であることを理解されたい。

Claims (12)

1. 分散コンピュータシステム（３２）における少なくとも１つのプログラマブルゲート装置をプログラミングする方法であって、前記方法は、
   前記分散コンピュータシステム（３２）におけるプログラマブルゲート周辺装置をプログラミングするためのコンフィグレーションソフトウェアを準備する方法ステップと、
   前記分散コンピュータシステム（３２）の周辺装置に、第１のプログラマブルゲート装置（２）を統合する方法ステップと、
   を含み、
   前記第１のプログラマブルゲート装置（２）は、第１の読み出し専用メモリ（４）からビットストリームを読み出し、読み出したビットストリームの規定にしたがった論理回路を前記第１のプログラマブルゲート装置（２）上に構成するように構成されている方法において、前記方法は、
   第１のユーザロジック（３６ａ）を前記第１のプログラマブルゲート装置（２）上に構成するための第１のユーザビットストリーム（３４ａ）を前記コンフィグレーションソフトウェアから受け取って前記第１の読み出し専用メモリ（４）に記憶するように構成された第１のコンフィグレーションロジック（２０ａ）を、前記第１のプログラマブルゲート装置（２）上に構成する方法ステップと、
   前記第１のユーザビットストリーム（３４ａ）を、前記コンフィグレーションソフトウェアから前記分散コンピュータシステムの少なくとも１つのデータ線路を介して前記第１のコンフィグレーションロジック（２０ａ）に伝送し、前記第１のコンフィグレーションロジック（２０ａ）により、前記第１のユーザビットストリーム（３４ａ）を前記第１の読み出し専用メモリ（４）に記憶する方法ステップと、
   前記第１のユーザビットストリーム（３４ａ）を用いて、前記第１のユーザロジック（３６ａ）を前記第１のプログラマブルゲート装置（２）上に構成する方法ステップと、
   を含むことを特徴とする方法。
2. 前記第１のコンフィグレーションロジック（２０ａ）は、前記第１のユーザロジック（３６ａ）の構成をトリガする、
   請求項１記載の方法。
3. 前記第１のプログラマブルゲート装置（２）の専用のプログラミングインタフェース（１８ａ）、特にＪＴＡＧインタフェースによって、前記第１のコンフィグレーションロジック（２０ａ）を前記第１のプログラマブルゲート装置（２）上に構成するための初期ビットストリーム（１２）を、前記第１の読み出し専用メモリ（４）に記憶し、
   前記専用のプログラミングインタフェース（１８ａ）とは同一でない、前記第１のプログラマブルゲート装置（２）のデータインタフェース（１０ａ）により、前記第１のユーザビットストリーム（３４ａ）を前記第１のコンフィグレーションロジック（２０ａ）に伝送する、
   請求項１記載の方法。
4. 前記第１のユーザロジック（３６ａ）が前記第１のプログラマブルゲート装置（２）上に構成された後に、前記第１のコンフィグレーションロジック（２０ａ）または前記初期ビットストリーム（１２）が残留する、
   請求項３記載の方法。
5. 前記方法は、
   前記第１のユーザロジック（３６ａ）により、前記分散コンピュータシステム（３２）から前記第１のプログラマブルゲート装置（２）へ供給される入力データを監視し、前記入力データのなかから前記第１のプログラマブルゲート装置（２）を新たに構成するためのリセット命令を識別するように構成された第１の監視ロジック（４０）を、前記第１のプログラマブルゲート装置（２）上に構成する方法ステップと、
   前記リセット命令を、前記コンフィグレーションソフトウェアから前記分散コンピュータシステム（３２）の少なくとも１つのデータ線路を介して前記第１の監視ロジック（４０）に伝送する方法ステップと、
   前記第１の監視ロジック（４０）により、前記リセット命令が識別されたことに応じて、初期状態を再形成する方法ステップであって、前記初期状態では、前記第１のプログラマブルゲート装置上の前記第１のコンフィグレーションロジック（２０ａ）が、新たなユーザロジックを前記第１のプログラマブルゲート装置（２）上に構成するための新たなユーザビットストリームを前記コンフィグレーションソフトウェアから受け取って前記第１の読み出し専用メモリ（４）に記憶するように構成されている方法ステップと、
   を含む、
   請求項４記載の方法。
6. 前記初期ビットストリーム（１２）は、前記第１の読み出し専用メモリ（４）の第１のメモリスロット（５０）に残留し、前記第１のユーザビットストリーム（３４ａ）は、前記第１の読み出し専用メモリ（４）の第２のメモリスロット（５２）に残留し、
   前記第１のプログラマブルゲート装置（２）は、前記第１のメモリスロット（５０）または前記第２のメモリスロット（５２）からビットストリームを選択的に読み出し、読み出したビットストリームの規定にしたがった論理回路を前記第１のプログラマブルゲート装置（２）上に構成するように構成されており、
   前記第１のプログラマブルゲート装置（２）は、前記第１のメモリスロット（５０）内に記憶されているビットストリームを自動的に読み出し、前記第１のメモリスロット（５０）内に記憶されていたビットストリームの規定にしたがった論理回路を前記第１のプログラマブルゲート装置（２）上に構成するように構成されている、
   請求項４記載の方法。
7. 前記第１の監視ロジック（４０）は、前記第１のコンフィグレーションロジック（２０ａ）と同一である、
   請求項５記載の方法。
8. 前記第１のプログラマブルゲート装置（２）は、前記分散コンピュータシステム（３２）のスイッチオン後、前記初期ビットストリーム（１２）を用いて、前記第１のプログラマブルゲート装置（２）上に前記第１のコンフィグレーションロジック（２０ａ）を自動的に構成するように構成されている、
   請求項３から７までのいずれか１項記載の方法。
9. 前記方法は、
   前記分散コンピュータシステム（３２）の周辺装置に、第２のプログラマブルゲート装置（２２）を統合する方法ステップを含み、
   前記第２のプログラマブルゲート装置（２２）は、第２の読み出し専用メモリ（２３）からビットストリームを読み出し、読み出したビットストリームの規定にしたがった論理回路を前記第２のプログラマブルゲート装置（２２）上に構成し、
   前記方法は、
   第２のユーザロジック（３６ｂ）を前記第２のプログラマブルゲート装置（２２）上に構成するための第２のユーザビットストリーム（３４ｂ）を受け取って前記第２の読み出し専用メモリ（２３）に記憶するように構成された第２のコンフィグレーションロジック（２０ｂ）を、前記第２のプログラマブルゲート装置（２２）上に構成する方法ステップと、
   前記第２のユーザビットストリーム（３４ｂ）を前記コンフィグレーションソフトウェアから受け取って前記分散コンピュータシステム（３２）の少なくとも１つのデータ線路を介して前記第２のコンフィグレーションロジック（２０ｂ）に伝送するように構成されたプログラミングロジック（４４）を、前記第１のプログラマブルゲート装置（２）上に構成する方法ステップと、
   前記第２のユーザビットストリーム（３４ｂ）を前記コンフィグレーションソフトウェアから前記プログラミングロジック（４４）に伝送する方法ステップと、
   前記第１のユーザロジック（３６ａ）を前記第１のプログラマブルゲート装置（２）上に構成する前に、前記第２のユーザビットストリーム（３４ｂ）を前記プログラミングロジック（４４）から前記第２のコンフィグレーションロジック（２０ｂ）へ伝送する方法ステップと、
   前記第２のユーザビットストリーム（３４ｂ）を用いて、前記第２のユーザロジック（３６ｂ）を前記第２のプログラマブルゲート装置（２２）上に構成する方法ステップと、
   を含む、
   請求項１から８までのいずれか１項記載の方法。
10. 前記方法は、
    前記プログラミングロジック（４４）により、前記第２のプログラマブルゲート装置（２２）の少なくとも１つのステータスデータ、特にバスアドレスを読み込む方法ステップと、
    前記第２のユーザロジック（３６ｂ）を前記第２のプログラマブルゲート装置（２２）上に構成した後に、前記第２のプログラマブルゲート装置（２２）の前記ステータスデータによって定義されているステータスを再形成する方法ステップと、
    を含む、
    請求項９記載の方法。
11. 前記プログラミングロジック（４４）は、前記第１のコンフィグレーションロジック（２０ａ）と同一である、
    請求項９または１０記載の方法。
12. 前記第１のコンフィグレーションロジック（２０ａ）と前記第２のコンフィグレーションロジック（２０ｂ）とは、その技術的機能に関して同一である、
    請求項９から１１までのいずれか１項記載の方法。

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