JP2001117858A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル信号プロセッサチップ全体にわたっ
てメモリマップレジスタへの構成インターフェイスを提
供する構成バス相互接続プロトコルを得る。 【解決手段】 構成バス（３３０，３３２，３３６，３
３７）は通信プロトコルの並列セットであるが、データ
転送ではなく周辺装置を制御するためのものである。拡
張直接メモリアクセスプロセッサ（３５０）はデータ転
送を最大限とするために厳しく最適化されるが、実施お
よびポータビリティを容易にするために構成バスプロト
コルはできるだけ単純化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の技術分野はマイクロ
プロセッサ特にデジタル信号処理装置に使用されるデジ
タル装置ファンクションブロックである。

【０００２】

【従来の技術】本出願と同時に出願された米国特許出願
第ＸＸＸＸ号、“ＥＸＰＡＮＤＥＤＤＩＲＥＣＴ ＭＥ
ＭＯＲＹ ＡＣＣＥＳＳ ＰＲＯＣＥＳＳＯＲ ＷＩＴ
ＨＨＵＢ ＡＮＤ ＰＯＲＴＳ ＡＲＣＨＩＴＥＣＴＵ
ＲＥ”の主題は拡張直接メモリアクセスプロセッサであ
る。拡張直接メモリアクセスプロセッサはプロセッサシ
ステムおよび集中型機能内のその周辺装置全体にわたる
通信のタスクを引き受ける相互接続網である。拡張直接
メモリアクセスプロセッサ内で、多数のパイプラインに
より一緒に接続されるメインハブおよびポートシステム
がプロセッサと周辺装置間の全てのデータ通信に対する
媒体である。

【０００３】

【発明が解決しようとする課題】ハブインターフェイス
ユニットは包括的設計である。付属アプリケーションユ
ニットがコアプロセッサの高周波数で動作するかあるい
はある種の比較的低速の周辺装置の遥かに低い周波数で
動作するかにかかわらず、このハブインターフェイスユ
ニットは全ポートに対して同一とされる。アプリケーシ
ョンユニットは著しく多様な内部構成を有するカスタマ
イズされたデザインの多様な内部ポートインターフェイ
スを含んでいる。

【０００４】

【課題を解決するための手段】本発明は構成バス相互接
続プロトコルの新しい態様に関する。この構成バス相互
接続プロトコルはデジタル信号プロセッサチップのさま
ざまな部分にメモリマップレジスタをロードする。拡張
直接メモリアクセスプロセッサを含む集積回路は構成バ
スを使用して外部ポート全体にわたりコントロールレジ
スタを構成することができる。構成は通常ブートアップ
もしくは初期化プロセスを介したアプリケーション処理
への準備行為として行われる。本発明の構成バスを使用
する装置はプログラム制御下でのアプリケーション処理
中にダイナミックに再構成することもできる。

【０００５】構成バスはデータ転送ではなく周辺装置の
制御に使用する通信プロトコルの並列セットである。拡
張直接メモリアクセスプロセッサはデータ転送を最大限
とするためにきびしく最適化されるが、構成バスプロト
コルおよび構成バスインターフェイスは単純性、実施の
容易性およびポータビリティとすべく設計される。構成
バス信号は全アプリケーションユニットインターフェイ
スに対して一様な定義である。単一定義構成バスを広範
かつ多様なカスタマイズされた周辺装置とインターフェ
イスさせる能力が本発明の重要な特徴である。

【０００６】

【発明の実施の形態】図１は拡張直接メモリアクセスプ
ロセッサの主要な基本的特徴のブロック図である。拡張
直接メモリアクセスプロセッサは基本的にはそのフロン
トエンド部に、転送要求パケット１０１の形のデータを
受信、優先順位付けおよびディスパッチする要求キュー
コントローラ１００を有するデータ転送コントローラで
ある。要求キューコントローラ１００はハブユニット１
１０内でチャネルレジスタ１２０に接続され、それはデ
ータ転送要求パケットを受信し最初にそれらを優先順位
付けし各々が優先順位を表わすＮチャネルの１つを割り
当てることによりそれらを処理する。これらのチャネル
レジスタはソースパイプライン１３０およびデスティネ
ーションパイプライン１４０とインターフェイスする。
これらのパイプラインはソース（リード）およびデステ
ィネーション（ライト）動作に対するアドレス計算ユニ
ットである。

【０００７】これらのパイプラインからの出力はＭポー
ト１１１へ同報される。図１は６つのポート１５０−１
５５を示す。ポート１５０−１５５はメインプロセッサ
クロック周波数もしくはより低い（もしくは高い）外部
装置クロック周波数でクロックされる。ポート１５３の
デスティネーションライトアドレスを有するポート、例
えばポート１５０、からのリードデータはデータルータ
ユニット１６０を介してハブデスティネーションコント
ロールパイプラインへ戻される。

【０００８】ポート１５０−１５５は２つのセクション
へ分割される。特定用途デザイン（例えば、ホストポー
トインターフェイスＨＩＵもしくは外部メモリインター
フェイスＥＭＩＦ）はアプリケーションユニット（Ａ
Ｕ）と呼ばれる。ハブインターフェイス（ＨＩＵ）はア
プリケーションユニットおよび拡張直接メモリアクセス
プロセッサの他の部分を接続する。

【０００９】ハブインターフェイスはいくつかの機能を
受け持つ。ハブインターフェイスユニットはリードおよ
びライトデータをバッファしてライトドリブン処理をサ
ポートする。ハブインターフェイスは拡張直接メモリア
クセスプロセッサのソースパイプライン１３０およびデ
スティネーションパイプラインからのリードおよびライ
トコマンドを優先順位付けする。ポートには両方のアク
セスタイプが統合された単一インターフェイスに見え
る。ハブインターフェイスユニットは外部ポートインタ
ーフェイスクロックドメインをコアプロセッサクロック
ドメインから不結合にする。

【００１０】図２はクロックドメインＡ２０１およびク
ロックドメインＢ２０２へ分離されたハブインターフェ
イスユニットを含むポート１５０−１５５の１つのハイ
レベルブロック図である。クロックドメインＡ２０１は
コアプロセッサのレート、コアクロック１７０、で動作
する。クロックドメインＢ２０２はアプリケーションユ
ニットのレート、ＡＵ＿クロック２２１、で動作する。
図２にはアプリケーションユニット２３０を含む全ての
構成可能な装置へ構成コントロールデータを供給する構
成コントロールバスから生じる構成信号２００も示され
ている。構成動作は装置の実際のアプリケーション処理
の前に行われる。構成コントロールハードウェアは正規
のアプリケーション処理中は通常休止状態である。ハブ
インターフェイスユニットのコア機能ブロックはクロッ
クドメインＡ内に、ハブインターフェイスユニットコン
トロール論理ブロック２０４、ハブインターフェイスユ
ニットリードキュー２０５、ハブインターフェイスユニ
ットライト要求キュー２０６を含み、クロックドメイン
Ｂ内にハブインターフェイスユニットコントロールブロ
ック２０８、ハブインターフェイスユニット出力マルチ
プレクサ２０７、およびハブインターフェイスユニット
応答キュー２０３を含む。ハブインターフェイスユニッ
トのこれらのコア機能ブロックは拡張直接メモリアクセ
スプロセッサ側のハブユニット１１０とポート側のアプ
リケーションユニット２３０との間でデータ、コマンド
および状態信号（例えば、有効、肯定応答）を通す。図
１で前記したように、ハブユニット１１０はソースパイ
プライン１３０、デスティネーションパイプライン１４
０、データルータユニット１６０およびコアクロック１
７０を含んでいる。

【００１１】コマンド、アドレス、およびデータ情報は
ハブ１１０からハブインターフェイスユニットのＨＩＵ
リードキュー２０５およびＨＩＵライト要求キュー２０
６へ送られる。ハブインターフェイスユニットコントロ
ール論理ブロック２０４およびハブインターフェイスコ
ントロール論理ブロック２０８はこの情報セットを処理
してコマンド、有効、および肯定応答信号（ｃｍｄ／有
効信号２２３）を発生し、それは正規動作におけるデー
タおよび構成サイクル中の構成データと共にアプリケー
ションユニット２３０へ送られる。リード動作において
アプリケーションユニット２３０はそのリードデータ、
有効、および肯定応答信号（ｃｍｄ／有効信号２２３）
をハブインターフェイスユニットへ通す。ハブインター
フェイスユニット出力マルチプレクサ２０７はＨＩＵリ
ードキュー２０５およびＨＩＵライト要求キュー２０６
に接続されている。リードに対して、ＨＩＵ出力マルチ
プレクサ２０７はアプリケーションユニット２３０へア
ドレス２２４を供給する。リードデータ２２２はＨＩＵ
応答キュー２０３を介してハブユニットのデータルータ
ユニット１６０へ戻される。ライトに対して、ＨＩＵ出
力マルチプレクサ２０７はアプリケーションユニット２
３１へアドレス２２４およびライトデータ２２５の両方
を供給する。

【００１２】アプリケーションユニットインターフェイ
スはさまざまな外部周辺インターフェイスに対してデザ
インされたユニット間でその構成に著しい変動を有する
カスタムデザイン機能ブロックである。それはアプリケ
ーションユニットのコントロール論理は広範に変動する
ことがあるがハブインターフェイスユニットにより与え
られるコントロール信号およびインターフェイスは広範
かつ多様なカスタムアプリケーションユニット必要条件
とコンパチブルであることを意味する。アプリケーショ
ンユニットデータパス構造も周辺インターフェイスの種
類ごとに変動する。

【００１３】構成バス（ＣＦＧＢＵＳ）の目的はオンチ
ップ周辺装置、および中央処理装置レジスタファイル内
に直接アクセスできない他のメモリマップレジスタをコ
ントロールするための中央プロセッサユニットに対する
スケーラブル機構を提供することである。中央処理装置
は周辺コントロールであってもその他のコントロールで
あっても構成バスメモリスペース内の構造コントロール
レジスタ２３１の任意のコントロールレジスタをアクセ
ス（リードもしくはライト）することができる。中央処
理装置は特定のメモリ位置に対してロードもしくはスト
アするにすぎない。このコマンドはオンチップコントロ
ーラへ通されそこで構成バス要求として復号され構成バ
スは構造コントロールレジスタ２３１を直接アクセスす
るのに使用される。正規の拡張直接メモリアクセスプロ
セッサおよび外部直接メモリアクセス機構を介して周辺
装置への全データアクセスが実施される間このバスはコ
ントロール信号分配のために保存される。周辺装置への
コントロールアクセスをデータアクセスから分離し続け
ることにより、正規のデータバスがブロックされてもロ
ックした周辺機能は構成バスによりリセットすることが
できる。また、構成バスはそれがサポートする周波数お
よびレイテンシ範囲だけでなく付属周辺装置の数でも非
常にスケーラブルに維持される。

【００１４】図３は構成バスコントローラ３００と構成
バスノード３０１，３０２のチェーンの２つとの相互接
続を示す。各構成バスノード位置において最少受信ハー
ドウェアは構成バス制御装置である（ノード３０１内の
３２１およびノード３０２内の３６１）。これらの装置
はノード３０１内のメモリマップレジスタ３２２および
構成バスリードデータパス論理３２３およびノード３０
２内の構成バスリードデータパス論理３６３の制御を行
う。信号ｃｆｇｂｕｓ＿ａｃｃ３３０、ｃｆｇｂｕｓ＿
ｃｍｄ３３１、ｃｆｇｂｕｓ＿ｒｎｗ３３２、ｃｆｇｂ
ｕｓ＿ａｄｄｒ［１５：１］３３３、ｃｆｇｂｕｔ＿ｗ
ｒ＿ｄａｔａ［１５：０］３３４、ｃｆｇｂｕｓ＿ｒｄ
＿ｄａｔａ［１５：０］３３５、ｃｆｇｂｕｓ＿ｍｏｄ
＿ａｃｋ［１５：０］３３６およびｃｆｇｂｕｓ＿ｍｏ
ｄ＿ｓｅｌ［１５：０］３３７は構成バスノードの動作
特性を定義する。

【００１５】コアノード３０１において３つの要素構成
バスコントロール３２１、構成バスリードデータパス３
２３およびメモリマップレジスタ３２２は構造コントロ
ールビットを格納するためのパスを提供する。コアノー
ド３０１は構成バスコントローラ３００と同じコアクロ
ックによりクロックされしたがってシンクロナイザは不
要である。周辺装置ノード３０２において、メモリマッ
プレジスタ３７２が替わりにノードのアプリケーション
ユニット側に配置される。同期化ブロック３６５はコア
クロックのアプリケーションユニットクロックへの同期
化を行う。拡張直接メモリアクセスプロセッサ３５０と
アプリケーションユニット３７０間のハブインターフェ
イスユニット（ＨＩＵ）はコアクロックドメインＨＩＵ
コントロールブロック３５４およびアプリケーションユ
ニットクロックドメインＨＩＵコントロールブロック３
５５へ区切られる。

【００１６】構成バスプロトコルの主要な目標は周辺装
置および集積回路の他のユニットを駆動するメモリマッ
プレジスタのプロセッサによる初期化のためのできるだ
け単純なバスプロトコルを作り出すことである。この種
のインターフェイスは高速転送や迅速なターンアラウン
ドを必要とせず、簡単に実施され他のプラットフォーム
や他の周辺装置に対して完全にポータブルである。構成
バスのもう１つの主要な目的はその動作周波数に無関係
に任意の周辺装置に対する適応性である。それは構成バ
スがシンクロナイザ機能と容易にインターフェイスして
付属周辺装置の許容速度に制限を加えてはならないこと
を意味する。

【００１７】図３は構成バスコントローラおよびその連
続ノードが構成バスノードを通って両方向に通過する個
別の信号タイプを示している。構成バスは１６までの周
辺装置をサポートすることができる。１６の周辺装置の
各々がｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ［１５：０］信号
３３７の対応するビットｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ
［Ｎ］およびｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ［１５：
０］信号３３６の対応するビットｃｆｇｂｕｓ＿ｍｏｄ
＿ａｃｋ［Ｎ］を使用する。構成バスコントローラ３０
０は要求のアドレスを第Ｎ周辺装置の１つへ復号してｃ
ｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ［Ｎ］およびｃｆｇｂｕｓ
＿ｍｏｄ＿ａｃｋ［Ｎ］をその構成バスアクセスに対す
るコントロールビットとして使用する。同期化を簡単化
するために、構成バスプロトコルはｃｆｇｂｕｓ＿ｍｏ
ｄ＿ｓｅｌレベルを周辺装置へのアクセスを示すように
切替え、周辺装置が要求を完了した時にｃｆｇｂｕｓ＿
ｍｏｄ＿ａｃｋレベルのスイッチオンを検出する。

【００１８】図３に示すように、全ての周辺装置がｃｆ
ｇｂｕｓ＿ｒｄ＿ｄａｔａ［１５：０］３３５をチェー
ンに通さなければならない。ｃｆｇｂｕｓ＿ｒｄ＿ｄａ
ｔａ３３５を各周辺装置に通すことにより、ワイヤルー
ティングが簡単化され構成バスコントローラ３００の複
雑さが低減される。周辺装置はｃｆｇｂｕｓ＿ａｃｃ信
号３３０を監視してその周辺装置へのローカルアクセス
がない場合には、アップストリームｃｆｇｂｕｓ＿ｒｄ
＿ｄａｔａ３３５を下流へ通さなければならない。周辺
装置はその周辺装置へのローカルアクセスがある場合に
は、ｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ３３５を捕捉する。
構成バスコントローラ３００がライト動作を実施する時
は、ｃｆｇｂｕｓ＿ａｃｃ信号３３０ハイを表明して構
成バス上の新しいアクセスを表示し、ｃｆｇｂｕｓ＿ｒ
ｎｗ３３２ローを表明してライトを表示する。構成バス
コントローラ３００はまたｃｆｇｂｕｓ＿ａｄｄｒ３３
３上に１６ビットアドレスを配置し、ｃｆｇｂｕｓ＿ｗ
ｒ＿ｄａｔａ３３４上にライトデータを配置する。

【００１９】図４は構成バスにより構成可能な２種のロ
ーカルノードを示す。図４は構成可能な内部コア装置ノ
ードを有するＨＩＵ／ＡＵポートを対比している。構成
可能なアプリケーションユニット４０２および構成可能
な内部装置４１２を通る図３の構成バスコントローラ３
００からの信号３３０−３３７の信号フローが示されて
いる。

【００２０】ＨＩＵ／ＡＵポートローカルノードの構成
バスノード４０１および内部コア装置ノードの構成バス
ノード４１１は構成バス信号３３０−３３７を受信して
通す。ＨＩＵ／ＡＵポートローカルノードはｃｆｇｂｕ
ｓ＿ｍｏｄ＿ｓｅｌ［１５：０］内の適切なビットによ
り選択されたメモリマップレジスタ４０４内にデータを
格納する。同様に、構成バスノード４１１は含まれるメ
モリマップレジスタ内にデータを格納する。

【００２１】構成バスリードおよびライト動作のタイミ
ング詳細は図５、図６、および図７で説明される。最初
に、構成バスは構成可能な装置から適切な情報を読み出
さなければならない。このデータは構成に影響を及ぼす
装置タイプおよび任意の特殊なパラメータを識別する。
このリード動作が遂行されると、構成バスコントローラ
は必要な構成コントロールビットを展開する。次に、こ
れらのビットは構成バスライト動作においてメモリマッ
プレジスタ内に格納される。メモリマップレジスタがそ
の適切な構成コントロールビットを受信すると、これら
のビットは構成可能な装置内の機能への入力として使用
される。それによりそれらのモードコントロール、マル
チプレクサスイッチ位置もしくは他のこのような選択信
号が変えられることがある。それによりこれらの構成可
能な機能の初期化およびセットアップが遂行される。

【００２２】図５は構成バスリードサイクルのタイミン
グを示す。構成バスコントローラ３００がリード動作を
実施すると、タイムサイクルＴ１中にｃｆｇｂｕｓ＿ａ
ｃｃ信号３３０ハイを表明して構成バス上に新しいアク
セスを表示する。またタイムサイクルＴ１中にｃｆｇｂ
ｕｓ＿ｒｎｗ３３２ハイを表明してリード動作を表示
し、ｃｆｇｂｕｓ＿ｗｒ＿ｄａｔａ信号３３４上に１６
ビット語アドレスを配置する。さらに、それは全タイム
サイクルＴ１中にその周辺装置に対応するｃｆｇｂｕｓ
＿ｍｏｄ＿ｓｅｌ［Ｘ］３３７ビットのレベルを切り替
える。周辺装置はタイムサイクルＴ５中にリードを完了
すると、ｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ信号３３５上に
データを配置して、そのｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ
［Ｘ］３３６ビットのレベルを切り替える。構成バスコ
ントローラ３００はｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ
［Ｘ］切替を検出しｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ３３
５上のデータを感知する。

【００２３】構成バスノード３０１からのリードに対し
て、構成バスコントロールブロック３２１は対応するモ
ジュールセレクト信号ｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ３
３７を検出しさらにｃｆｇｂｕｓ＿ａｃｃ３３０が構成
バスアクセス中を示す場合にｃｆｇｂｕｓ＿ｒｎｗ３３
２により表示されるリードを検出する。アドレス信号ｃ
ｆｇｂｕｓ＿ａｄｄｒ３３３がメモリマップレジスタ／
ＲＡＭ３２２に加えられる。構成バスリードデータパス
３２３はデータパス３２３を読み出し、ｃｆｇｂｕｓ＿
ｍｏｄ＿ｓｅｌ３３７がその構成ノードを選択するとい
う構成バスコントロールブロック３２１からの信号に応
答して、下流ノードからのリードデータの送信をカット
オフする。替わりに、構成バスリードデータパス３２３
はメモリマップレジスタ／ＲＡＭ３２２から呼び戻した
リードデータをｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ３３５上
に供給する。前記したように、周辺装置の構成メモリス
ペース内に格納されたデータは装置タイプおよび構成に
影響を与える任意特殊なパラメータを識別する。

【００２４】構成バスノード３０２からのリードに対し
て、構成バスコントロールブロック３６１は対応するモ
ジュールセレクト信号ｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ３
３７を検出しかつｃｆｇｂｕｓ＿ａｃｃ３３０が構成バ
スアクセス中を示す場合にｃｆｇｂｕｓ＿ｒｎｗ３３２
により表示されるリードを検出する。アドレス信号ｃｆ
ｇｂｕｓ＿ａｄｄｒ３３３がアプリケーションユニット
３７０内のメモリマップレジスタ／ＲＡＭ３２２に加え
られる。構成バスリードデータパス３６３は、ｃｆｇｂ
ｕｓ＿ｍｏｄ＿ｓｅｌ３３７がその構成ノードを選択す
るという構成バスコントロールブロック３６１からの信
号に応答して、下流ノードからのリードデータの送信を
カットオフする。替わりに、構成バスリードデータパス
３６３はメモリマップレジスタ／ＲＡＭ３７２から呼び
戻したリードデータをｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ３
３５上に供給する。メモリマップレジスタ／ＲＡＭ３７
２からのメモリリードはアプリケーションユニット３７
０のクロックにタイミングがとられることに注意された
い。メモリマップレジスタ／ＲＡＭ３７２への入力は同
期化ブロック３６５および構成コントロールブロック３
７１を介してアプリケーションユニットクロックに同期
化される。アドレスした位置に格納されているデータが
メモリマップレジスタ／ＲＡＭ３７２から読み出されア
プリケーションユニットクロックド構成データパス３７
３およびコアクロックド構成データパス３６３を介して
ｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ３３５へ供給される。リ
ードが完了すると、すなわち有効データがｃｆｇｂｕｓ
＿ｒｄ＿ｄａｔａバス３３５へ供給されると、構成コン
トロールブロック３７１はシンクロナイザ３６５へ信号
を送る。それはコアクロックに同期化され構成バスコン
トロールブロック３６１に対応する肯定応答信号ｃｆｇ
ｂｕｓ＿ｍｏｄ＿ａｃｋ３３６を供給する。前記したよ
うに、周辺装置の構成メモリスペース内に格納されるデ
ータは装置タイプ、動作特性および構成に影響を与える
に任意の特殊なパラメータを識別する。このデータはハ
ブインターフェイスユニットコントロールブロック３５
５の制御下でＩ／Ｏインターフェイス３７４を介して周
辺装置からアクセスすることができる。

【００２５】次に図６について、構成バスコントローラ
３００はライト動作を実施すると、タイムサイクルＴ１
中ｃｆｇｂｕｓ＿ａｃｃ３３０ハイを表明して構成バス
上に新しいアクセスを表示する。またタイムサイクルＴ
１中にｃｆｇｂｕｓ＿ｒｎｗ３３２ローを表明してライ
トを表示する。構成バスコントローラ３００はまたｃｆ
ｇｂｕｓ＿ａｄｄｒ信号３３３上に１６ビットアドレス
を配置し、全タイムサイクルＴ１中ｃｆｇｂｕｓ＿ｗｒ
＿ｄａｔａ信号３３４上にデータを配置する。さらに構
成バスコントローラ３００はアクセスされる周辺装置に
対してタイムサイクルＴ１中対応するｃｆｇｂｕｓ＿ｍ
ｏｄ＿ｓｅｌ［Ｘ］３３７ビットを切り替える。周辺装
置はタイムサイクルＴ５内にライトを完了していると、
対応するｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ［Ｘ］３３６ビ
ットのレベルを切り替え、構成バスコントローラがつぎ
のコマンドへ進めるようにする。

【００２６】構成バスノード３０１へのライトに対し
て、構成バスコントロールブロック３２１は対応するモ
ジュールセレクト信号ｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ３
３７を検出しかつｃｆｇｂｕｓ＿ａｃｃ３３０が構成バ
スアクセス中を示す場合にｃｆｇｂｕｓ＿ｒｎｗ３３２
により表示されるリードを検出する。アドレス信号ｃｆ
ｇｂｕｓ＿ａｄｄｒ３３３がメモリマップレジスタ／Ｒ
ＡＭ３２２に加えられる。ライトデータｃｆｇｂｕｓ＿
ｗｒ＿ｄａｔａ３３４がメモリマップレジスタ／ＲＡＭ
３２２へ供給されｃｆｇｂｕｓ＿ａｄｄｒ３３３により
表示されるアドレスに格納される。ライトメモリマップ
レジスタ／ＲＡＭ３２２が完了すると構成バスコントロ
ール３２１に信号が送られ、対応する肯定応答信号がｃ
ｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ３３６上に供給される。メ
モリマップレジスタ／ＲＡＭ３２２内に書き込まれ現在
格納されているデータが本発明の詳細とは関係のない方
法で構成ノード３０１に対応するポートのオペレーティ
ング構成を制御することをお判り願いたい。

【００２７】構成バスノード３０２へのライトに対し
て、構成バスコントロールブロック３６１は対応するモ
ジュールセレクト信号ｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ３
３７を検出しかつｃｆｇｂｕｓ＿ａｃｃ３３０が構成バ
スアクセス中を示す場合にｃｆｇｂｕｓ＿ｒｎｗ３３２
により表示されるライトを検出する。アドレス信号ｃｆ
ｇｂｕｓ＿ａｄｄｒ３３３がアプリケーションユニット
３７０内のメモリマップレジスタ／ＲＡＭ３７２に加え
られる。構成バスライトデータｃｆｇｂｕｓ＿ｗｒ＿ｄ
ａｔａ３３４がシンクロナイザ３６５内でアプリケーシ
ョンユニットクロックに同期化される。このライトデー
タは次にアプリケーションユニットクロックド構成バス
コントロールブロック３７１を介してメモリマップレジ
スタ／ＲＡＭ３７２に加えられる。このデータはメモリ
マップレジスタ／ＲＡＭ３７２内のアドレスされた位置
に格納される。ライト動作が完了すると、構成バスコン
トロールブロック３７１はシンクロナイザ３６５を介し
てコアクロックに同期化される信号を供給しさらに構成
バスコントロールブロック３６１へ供給される。構成コ
ントロールブロック３６１は次に対応する信号をｃｆｇ
ｂｕｓ＿ｍｏｄ＿ａｃｋ３３６上に発生する。メモリマ
ップレジスタ／ＲＡＭ３７２内に格納されたデータは本
発明の詳細とは無関係な方法で構成ノード３０１に対応
するポートの動作構成を制御することに注意されたい。
このデータはハブインターフェイスユニットコントロー
ルブロック３５５の制御下でＩ／Ｏインターフェイス３
７４を介して周辺装置に結合される。

【００２８】図７は２つの連続する構成バスコマンド、
リードおよびそれに続くライト、を示す。リードコマン
ドでは構成バスコントローラはｃｆｇｂｕｓ＿ａｃｃ信
号３３０ハイを表明して構成バス上に新しいアクセスを
示す。またｃｆｇｂｕｓ＿ｒｎｗ３３２ハイを表明して
リード動作を表示し、ｃｆｇｂｕｓ＿ａｄｄｒ信号３３
３上に１６ビット語アドレスを配置する。さらに、それ
はその周辺装置に対して対応するｃｆｇｂｕｓ＿ｍｏｄ
＿ｓｅｌ［Ｘ］３３７ビットのレベルを切り替える。前
記したアクションは全てタイムサイクルＴ１中に生じ
る。

【００２９】周辺装置はタイムサイクルＴ４中にリード
を完了すると、ｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ信号３３
５上にリードデータを配置してそのｃｆｇｂｕｓ＿ｍｏ
ｄ＿ａｃｋ［Ｘ］３３６ビットのレベルを切り替える。
構成バスコントローラはｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ
［Ｘ］切替えを検出しｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ３
３５上のデータを感知する。

【００３０】それにはライトコマンドが続く。構成バス
コントローラはｃｆｇｂｕｓ＿ａｃｃ信号３３０ハイを
表明して構成バス上に新しいアクセスを表示し、かつｃ
ｆｇｂｕｓ＿ｒｎｗ３３２ローを表明してタイムサイク
ルＴ５中にライトボースを表示する。それは信号ｃｆｇ
ｂｕｓ＿ａｄｄｒ信号３３３上に新しい１６ビットアド
レスを配置し、ｃｆｇｂｕｓ＿ｗｒ＿ｄａｔａ信号３３
４上に新しいライトデータＤ２を配置する。構成バスコ
ントローラはまたアクセスされた周辺装置に対応するｃ
ｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ［Ｘ］信号３３７も切り替
える。周辺装置が後のクロックサイクルのライトを完了
しておれば、それはｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ
［Ｘ］３３６ビットのレベルを再度ローに切り替えるこ
とであり、構成バスコントローラは次のコマンドへ進む
ことができる。

【００３１】構成バスコントローラ３００はコマンドを
整然と処理し、各周辺装置が現在のコマンドを終了する
のを待って次のコマンドへ進むことに注意されたい。そ
れは現在のコマンドがリターンデータを必要としないラ
イトコマンドであっても生じる。それにより周辺装置内
のコントロールレジスタは引き続くコントロールレジス
タアクセスの前に順序および完了を保証するよう強制さ
れる。

【００３２】構成バスプロトコルの利点はｃｆｇｂｕｓ
＿ｍｏｄ＿ｓｅｌおよびｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ
信号上で、シンクロナイザ３６５等の、シンクロナイザ
を使用することにより、他の周波数で動作している周辺
装置でも修正なしで使用できることである。シンクロナ
イザはｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌおよびｃｆｇｂｕ
ｓ＿ｍｏｄ＿ａｃｋ信号を周辺装置周波数に変換し、そ
うでなければ周辺装置は通常どおりｃｆｇｂｕｓ＿ｒｎ
ｗ、ｃｆｇｂｕｓ＿ａｄｄｒ、ｃｆｇｂｕｓ＿ｒｄ＿ｄ
ａｔａ、およびｃｆｇｂｕｓ＿ｗｒ＿ｄａｔａを使用す
る。周辺装置はコマンドを終了すると通常どおりｃｆｇ
ｂｕｓ＿ｍｏｄ＿ａｃｋ信号を切り替え、シンクロナイ
ザはそれを構成バスコントローラ周波数へ変換し戻す。

【００３３】その利点は構成バスが構成バスコマンドに
応答する周辺装置の遅延について仮定することがない点
である。それは対応するｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ
ビットが切り替わるのを単に待つだけであり、さもなく
ば停止する。それにより各周辺装置はコマンドを実施す
るための任意の時間量をとることができ、低速もしくは
高速周辺装置を将来システムに修正せずに使用すること
ができる。異なる周波数で動作する周辺装置に対しては
１つだけ変更が必要である。上流データに対するｃｆｇ
ｂｕｓ＿ｒｄ＿ｄａｔａ上への多重化はｃｆｇｂｕｓ＿
ａｃｃ信号を使用してコアクロック周波数で行って上流
データが低速下流周辺装置によりブロックアウトされな
いことを保証しなければならない。例として、２０ＭＨ
ｚ周辺装置は２００ＭＨｚ周辺装置がそのｃｆｇｂｕｓ
＿ｒｄ＿ｄａｔａデータを送出す前にそのマルチプレク
サを切り替えてはならない。

【００３４】初期のテキサスインスツルメンツＴＭＳ３
２０Ｃ６０デジタル信号プロセッサのデザインでは、周
辺バス（Ｐ−ＢＵＳ）は本発明の構成バスに匹敵するタ
スクを実施していた。従来技術のＰ−ＢＵＳと構成バス
の主要な違いは（１）バスルーティング、（２）同期化
の利点および（３）レイテンシ必要条件である。

【００３５】従来技術のＰ−ＢＵＳでは、コマンドおよ
びライトデータは星の点もしくは車のスポークのような
レイアウトを形成する全ノードへ同報される。本発明の
構成ノードはコマンドをチェーン内のリンクを形成する
各ノードとチェーン接続する。従来技術のＰ−ＢＵＳは
各ノードからコントローラへ個別に戻るリードデータを
ルーティングする。本発明の構成バスはリードデータを
各ノードを介してコントローラへ戻るように鎖でつな
ぐ。従来技術のＰ−ＢＵＳでは、コントローラと各ノー
ド間を進む１６セットまでのデータがある。本発明の構
成バス内にはコントローラから第１のノードへ、１つの
ノードから次のノードへ、等の１セットのデータしかな
い。特にこれらのノードの配置が不明である場合、これ
らの要因は全て集積回路のルーティングを楽にする。

【００３６】従来技術のＰ−ＢＵＳモジュールセレクト
（ｍｏｄ＿ｓｅｌ）信号は全てパルスベースであった。
ｍｏｄ＿ｓｅｌ信号は１サイクルハイとなってトランザ
クションを示す。本発明の構成バスではｃｆｇｂｕｓ＿
ｍｏｄ＿ｓｅｌ信号およびｃｆｇｂｕｓ＿ｍｏｄ＿ａｃ
ｋ信号はレベルを切り替えてトランザクションを示すだ
けである。それによりシンクロナイザは変更せずに構成
バスｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌおよびｃｆｇｂｕｓ
＿ｍｏｄ＿ａｃｋで使用することができる。周辺クロッ
クが遥かに遅ければそれによりコアクロックパルスを見
ることができないため、従来技術のＰ−ＢＵＳｍｏｄ＿
ｓｅｌ信号をシンクロナイザに適用することはできな
い。

【００３７】前記した同期化問題により第３の違い、レ
イテンシ必要条件が導かれる従来技術のＰ−ＢＵＳはそ
のデスティネーションに無関係に３コアサイクル内にト
ランザクションを完了する必要がある。従来技術のＰ−
ＢＵＳリードインタイムサイクルＴ０は常にタイムサイ
クルＴ２内にデータを準備している。したがって、ｍｏ
ｄ＿ａｃｋ信号の必要性は全くない。この信号は従来技
術のＰ−ＢＵＳではセットされない。本発明の構成バス
ではこのタイミング必要条件は高速構成要素を必要とせ
ずに低速周辺装置を使用できるように緩和された。した
がって、ｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌは切り替わり構
成バスコントローラは関連するｃｆｇｂｕｓ＿ｍｏｄ＿
ａｃｋが切り替わるのを待ってからトランザクションが
完了していると推定する。それにより低速周辺装置を使
用できるだけでなく、他のハードウェアが必要とするこ
とがある１つのアクセスポートしかないことがあるある
メモリマップレジスタおよびランダムアクセスメモリに
対する保証された所要アクセスタイムを有することが回
避される。そのため、本発明の構成バスは他のハードウ
ェアがレジスタもしくはメモリによりなされるまで停止
するだけである。次に、構成バスアクセスを進める。従
来技術のＰ−ＢＵＳではリード／ライトはこれら３サイ
クル内に行わなければならずそうしないと消失する。

【００３８】初期のデジタル信号プロセッサデザインに
おける従来技術のＰ−ＢＵＳはタイミングに関してスケ
ーラブルではなかった。デジタル信号プロセッサ集積回
路の高周波数バージョンには適用されないことがある３
クロックサイクル内で全てのアクセスが完了するものと
仮定された。本発明の構成バスは同期アクセスを想定し
て設計される。それにより完全な周辺ブロックが単一ク
ロックドメイン内で動作することができる。好ましい実
施例では、構成バスシンクロナイザはハブインターフェ
イスユニット（ＨＩＵ）内に統合されている。

【００３９】簡単にいえば、同期化方法のプロセスは次
のようである。ハブインターフェイスユニットが中央処
理装置クロックド構成バスを取り入れ、ｃｆｇｂｕｓ＿
ｍｏｄ＿ｓｅｌおよびｃｆｇｂｕｓ＿ｍｏｄ＿ａｃｋ信
号をコアクロックおよび周辺装置クロック間で同期化さ
せ、他の全ての信号／バスを構成バスおよび周辺装置間
に直接通す。このようにして、構成バスデータは制御信
号が周辺装置と同期化される時間までに完全にセットア
ップされる。逆方向において、リードデータはｃｆｇｂ
ｕｓ＿ｍｏｄ＿ａｃｋ信号が中央処理装置クロックドメ
インに対して同期化される時間内に完全にセットアップ
される。同期化機構は現在周辺通信に対する拡張直接メ
モリアクセスプロセッサの各ハブインターフェイスユニ
ットにおけるものと同一である。それにはマルチドメイ
ンクロッキングを処理しなければならないところを、ハ
ブインターフェイスユニット内と周辺装置内の両方では
なく、ハブインターフェイスユニット内だけで分離でき
る利点がある。

【００４０】各構成バスノードと従来技術Ｐ−ＢＵＳの
コントローラ間でバスを専用とするのとは対照的に、本
発明の構成バスはチェインフローを使用してルーティン
グ必要条件を低減しコントローラにおいて多重化を行
う。チェインは各ノードの入力および出力をその近隣に
接続し、その近隣に１セットの信号だけを送って作られ
る。この情報はコントローラから直接変化するため、コ
マンド、アドレス、およびライトデータを表示するコン
トローラにより駆動される信号は１つのノードから次の
ノードへ通されるだけである。

【００４１】戻された肯定応答およびリードデータに対
しては、各ノードはコマンドがその特定の構成バスノー
ドに向けられた場合、また構成バスコントローラへ上向
きに送られる場合には下流近隣ノードへ向けられた場合
に、単にそのローカル肯定応答信号とリードデータ信号
間の多重化を行うだけである。移送遅延および信号が全
ての構成バスノードを単一サイクルで通過することはで
きないという事実をサポートするために、レジスタを各
ノードの内側に配置して近隣へデータを通す前にこれら
の信号を一時記憶することができる。

【００４２】図８に構成バスノード内で必要ならば使用
することができるタイプレジスタラッチの例を示す。図
８は構成バスノードのデータラッチングに関連する部分
しか例示していない。信号ｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅ
ｌ３３７が次の下流ノードから同期化および復号ブロッ
ク５０１へ供給される。同期化および復号ブロック５０
１は構成バス動作がそのノードへ向けられたことを信号
ｃｆｇｂｕｓ＿ｍｏｄ＿ｓｅｌ３３７が示すかどうかを
検出する。同期化および復号ブロック５０１はまたこの
信号を周辺クロックに同期化させる。図３に示す構成バ
スノード３０１等のコアクロックで動作する構成ノード
はこのような同期化は不要である点に注意されたい。同
期化および復号ブロック５０１はｃｆｇｂｕｓ＿ｍｏｄ
＿ａｃｋ３３６の対応するビット信号を次の上流ノード
へ供給する。この信号は必要ならば周辺クロックに従っ
て発生される信号から同期化される。同期化および復号
ブロック５０１は下流ノードからのｃｆｇｂｕｓ＿ｍｏ
ｄ＿ａｃｋ３３６のビットを変えずに通す。ライトデー
タｃｆｇｂｕｓ＿ｗｒ＿ｄａｔａ３３４がレジスタ５０
２内にラッチされる。レジスタ５０２の出力は現在ノー
ドおよび次の下流ノードへ供給される。したがって、ラ
イトデータｃｆｇｂｕｓ＿ｗｒ＿ｄａｔａ３３４は全構
成ノードへ供給される。次の下流ノードからのリードデ
ータｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ３３５はマルチプレ
クサ５０３の１入力へ加えられる。マルチプレクサ５０
３の第２の入力は現在ノードからリードデータを受信す
る。同期化および復号ブロック５０１はマルチプレクサ
５０３の選択を制御する。最後に受信したｃｆｇｂｕｓ
＿ｍｏｄ＿ｓｅｌ３３７が現在ノードの選択を示す場合
には、同期化および復号ブロック５０１は現在ノードか
らのリード信号を選択するようにマルチプレクサ５０３
を制御する。そうでなければ、同期化および復号ブロッ
ク５０１は下流ノードからのリード信号を選択するよう
にマルチプレクサ５０３を制御する。マルチプレクサ５
０３により選択されたリード信号はレジスタ５０４内に
ラッチされる。レジスタ５０４の出力はリードデータを
次の上流ノードへ供給する。したがって、選択されたノ
ードからのリードデータｃｆｇｂｕｓ＿ｒｄ＿ｄａｔａ
３３５は構成ノードのチェインの上流端の構成バスコン
トローラ３００へ供給される。

【００４３】図８に示すラッチ構造は各構成ノードで使
用する必要はない。回路設計者はシミュレートしたタイ
ミング結果を調べてノードのパス内のレジスタを使用す
るかどうか決定しなければならない。好ましくは、ここ
で設計レイアウトが配慮され個別の距離信号がノード間
を横切らなければならない。図８のラッチ構造を使用す
る必要があるのは単一コアクロックサイクル内に信号が
うまくノードを交差できない場合だけである。したがっ
て、各ノードでレジスタを挿入する場合に比べてより低
いレイテンシを構成バス上で達成することができる。

【００４４】図９は本発明のハブおよびポートを有する
転送コントローラを利用するマイクロプロセッサ集積回
路のより高いレベルからの全体図である。４つの主要な
機能ブロックがある。ハブおよびポート１１０を有する
転送コントローラおよび外部ポートインターフェイスユ
ニット２４０−２４３および内部メモリポート２５０を
含むポートが最初の２つの主要な機能ブロックである。
他の２つの主要な機能ブロックは転送要求供給機構２６
０およびデータ転送バス（ＤＴＢ）２５５である。これ
らは密接に関連する機能ユニットであるがハブおよびポ
ート１１０を有する転送コントローラの一部ではない。
転送要求供給機構２６０は複数の内部メモリポートノー
ド２７０，２７１，２７２に結合されている。これらの
各内部メモリポートノードは、デジタル信号プロセッサ
とすることができる、独立にプログラマブルなデータプ
ロセッサおよび対応するキャッシュメモリその他のロー
カルメモリを含んでいる。これらの内部メモリポートノ
ードの内部構造は本発明にとって重要ではない。本発明
の目的にとっては各内部メモリポートノードが転送要求
供給機構２６０を介して転送要求を出すことができまた
データのソースもしくはデスティネーションとすること
ができるメモリを有するということで十分である。転送
要求供給機構２６０は本発明とは無関係の方法でこれら
のパケット転送要求の優先順位付けを行う。内部メモリ
ポートノード２７０，２７１，２７２から生じるもしく
はそこへ送られる転送は転送バス２５５および内部メモ
リポートマスタ２５０を介してハブおよびポート１１０
を有する転送コントローラに結合される。前記したよう
に、内部メモリポートノード２７０，２７１，２７２が
ハブおよびポート１１０を有する転送コントローラのメ
モリ転送帯域幅と同等なメモリ転送帯域幅を有する場合
には、内部メモリポートマスタ２５０は本発明のライト
ドリブンプロセスを必要としないことがある。図９は多
数の内部メモリポートノード２７０，２７１，２７２へ
のデータ転送バス２５５の可能な接続および転送要求供
給機構２６０への多数の転送要求ノードの可能な接続を
強調している。それは本発明のライトドリブンプロセス
の使用状況だけでなく使用ノードの例を表わしている。

【００４５】図１０は図９の内部メモリポートノード２
７０，２７１，２７２を実現する好ましいプロセッサお
よびキャッシュメモリ組合せの例のブロック図である。
それは図９にはデジタル処理装置コア２７０として示さ
れている。好ましくは、各内部メモリポートノード２７
０，２７１，２７２はデジタル信号プロセッサコアおよ
び対応する命令およびデータキャッシュメモリを含んで
いる。ハブおよびポート１１０を有する転送コントロー
ラは内部メモリポートノード２７０，２７１，２７２、
外部入力／出力（Ｉ／Ｏ）装置および外部ポート２４０
−２４３の周辺装置間の全データ通信を提供する。好ま
しくは、各内部メモリポートノード２７０，２７１，２
７２は超長命令語（ＶＬＩＷ）デジタル信号プロセッサ
コア４４、プログラムメモリコントローラ（ＰＭＣ）４
６、データメモリコントローラ（ＤＭＣ）４８、エミュ
レーション、テスト、解析およびデバッグブロック５
０、ローカルメモリおよびデータ転送バス（ＤＴＢ）イ
ンターフェイス５２を含んでいる。内部メモリポートノ
ード２７０，２７１，２７２およびハブおよびポート１
１０を有する転送コントローラは一対のハイスループッ
トバスを介して通信する。転送要求供給機構２６０はハ
ブおよびポート１１０を有する転送コントローラ内のト
ランザクションを指定し要求するためにデジタル信号プ
ロセッサコア４４により使用される。データ転送バス
（ＤＴＢ）２５５はグローバルメモリマップ内のオブジ
ェクトからデータをロードし格納するのに使用される。
任意所与のデジタル信号プロセッサコア４４がハブおよ
びポート１１０を有する転送コントローラからの許可な
しにクラスタ内のそれ自体の内部ローカルメモリにアク
セスすることができるが、そのローカルメモリの外側の
グローバルメモリへの任意のアクセスは、それが外部メ
モリへのアクセスであってももう１つのデジタル信号プ
ロセッサローカルメモリへのアクセスであっても、転送
コントローラ指令データ転送を必要とする。全体アーキ
テクチュアはスケーラブルであり、多くの内部メモリノ
ードを実現できるが好ましい実施例では３つである。デ
ジタル信号プロセッサコア数等のアーキテクチュアの詳
細、およびそれらの命令セットアーキテクチュアは本発
明にとって重要ではない。このマイクロプロセッサアー
キテクチュアは例にすぎず、本発明は多くのマイクロプ
ロセッサアーキテクチュアに応用できる。

【００４６】図１１は図１０に示すデジタル信号プロセ
ッサコア４４のより詳細なブロック図である。デジタル
信号プロセッサコア４４は３２ビット８ウェイＶＬＩＷ
パイプラインプロセッサである。命令セットはデジタル
信号処理アプリケーションに調和される固定長３２ビッ
ト簡約命令セットコンピュータ（ＲＩＳＣ）タイプ命令
からなっている。ほとんど全ての命令はレジスタ対レジ
スタ演算を実施し全てのメモリアクセスが明確なロード
／ストア命令を使用して実施される。図１１に示すよう
に、命令パイプライン５８はフェッチ段６０および復号
段６２からなっている。フェッチ段６０はプログラム命
令コントローラ４６の制御下でプロセッサコア内へのプ
ログラムコードをフェッチパケットと呼ばれる８つの命
令のグループとして命令キャッシュ６４から検索する。
復号段６２はフェッチパケットを解析し、平列性および
リソース可用性を確認し８つまでの命令の実効パケット
を構成する。次に、実効パケット内の各命令が実効パイ
プライン６６内で適切なユニットを駆動するための制御
信号へ変換される。実効パイプライン６６は２つの対称
的データパス、データパスＡ６８およびデータパスＢ７
０、共通６４ビットロード／ストアユニットグループＤ
−ユニットグループ７２、および共通分岐ユニットグル
ープＰ−ユニットグループ７４からなっている。各デー
タパスは３２語レジスタファイル（ＲＦ）７６、および
４つの実効ユニットグループ、Ａ−ユニットグループ７
８、Ｃ−ユニットグループ８０、Ｓ−ユニットグループ
８２、およびＭ−ユニットグループ８４を含んでいる。
全体で実効パイプライン６６内には１０の別々のユニッ
トグループがある。これら８つのユニットグループはサ
イクル毎に同時にスケジュールすることができる。各機
能ユニットグループは複数の機能ユニットを含み、その
いくつかはユニットグループ間で重複されている。合計
９つの３２ビット加算器、４つの３２ビットシフタ、３
つのブール演算子、および２つの３２ビットｘ１６ビッ
ト乗算器がある。乗算器は各々が２つの１６ビットｘ１
６ビット乗算器もしくは４つの８ビットｘ８ビット乗算
器へ構成することができる。内部メモリノード２７０，
２７１，２７２におけるメモリは好ましくはプログラム
メモリコントローラ４６を介して制御される命令キャッ
シュメモリ６４およびデータメモリコントローラ４８を
介して制御されるランダムアクセスメモリ８８へ区切ら
れる。これらのメモリの区切りは従来の方法でデジタル
信号プロセッサコア４４により利用される。

【００４７】各デジタル信号プロセッサコア４４はいく
つかの方法でデータ転送を要求することができる。デジ
タル信号プロセッサコア４４は明確なデータ転送命令に
応答してハブおよびポート１１０を有する転送コントロ
ーラへデータ転送要求を送ることができる。データ転送
命令はデータソース、データデスティネーションおよび
データ量を指定しなければならない。これらの指定は命
令内のイミディエートフィールドもしくはレジスタある
いはメモリ内に格納されたパラメータにより行うことが
できる。好ましくは、各デジタル信号プロセッサコア４
４はハブおよびポート１１０を有する転送コントローラ
によりサービスすることができる任意のデータ転送を要
求することができる。したがって、任意の各デジタル信
号プロセッサコア４４が内部もしくは外部にデータを転
送し任意の内部メモリノードをロードもしくはリードす
ることができる。

【００４８】好ましくは、各デジタル信号プロセッサコ
ア４４はキャッシュサービスに対するデータ転送要求を
発生する自動機構も含んでいる。したがって、好ましく
は命令キャッシュミスによりプログラムメモリコントロ
ーラ４６はもう１つのデータソースからのデータ転送要
求を発生して命令キャッシュ６４の１行をキャッシュミ
スを発生するアドレスに格納されたプログラム命令を含
むデータで埋める。同様に、好ましくはデータリードに
おけるデータキャッシュミスによりデータメモリコント
ローラ４８はデータ転送要求を発生しデータを検索して
データキャッシュ／ランダムアクセスメモリ８８内の１
行を対応するデータで埋める。これらの命令およびデー
タはメモリのより高いレベルに格納される。メモリのこ
のより高いレベルは全てのデジタル信号プロセッサコア
４４に使用されるオンチップ結合キャッシュとするかあ
るいはマイクロプロセッサ集積回路の外部とすることが
できる。データライトにおけるデータキャッシュミスに
対する２つの代替策がある。ライトスルーモードでは、
データキャッシュ／ランダムアクセスメモリ８８をミス
するデジタルプロセッサコア４４によるデータライトに
よって、データメモリコントローラ４８はメモリのより
高いレベルの適切な位置にライトデータを格納するため
のデータ転送要求を発生する。ライトバックモードで
は、データキャッシュ／ランダムアクセスメモリ８８を
ミスするデジタルプロセッサコア４４によるデータライ
トによって、データメモリコントローラ４８はメモリの
より高いレベルから適切な位置における対応するデータ
を呼び戻してデータキャッシュ／ランダムアクセスメモ
リ８８内に格納するためのデータ転送要求を発生する。
次に、ライトデータがデータキャッシュ／ランダムアク
セスメモリ８８内に書き込まれメモリのより高いレベル
から呼び戻したばかりの対応するデータを上書きする。
このプロセスはデータキャッシュ内のライト割当てと呼
ばれる。

【００４９】好ましくは、データメモリコントローラ４
８もダーティエントリのキャッシュ駆逐時により高いレ
ベルのメモリへのデータライトバックを処理するデータ
転送要求を利用する。ダーティキャッシュエントリはメ
モリのより高いレベルから呼び戻されて以来修正されて
いるデータを含んでいる。この修正データはメモリのよ
り高いレベルに格納されているデータよりも後のプログ
ラムの状態に対応する。キャッシュ駆逐と呼ばれる、新
しいキャッシュデータのための場所を作るためにこのよ
うなデータを置換しなければならない場合には、このダ
ーティデータをメモリのより高いレベルに書き戻して適
切なプログラム状態を維持しなければならない。好まし
くは、駆逐したダーティキャッシュエントリのこのライ
トバックにはハブおよびポート１１０を有する転送コン
トローラが使用される。

【００５０】図１２は図９の代替デジタル信号プロセッ
サコア２７０，２７１，２７２の詳細を示すブロック図
である。図１２のデジタル信号プロセッサコアは３２ビ
ット８ウェイＶＬＩＷパイプラインプロセッサである。
デジタル信号プロセッサは図１２の右中央部に示す中央
処理装置１を含んでいる。デジタル信号プロセッサ２７
０はプログラムキャッシュとして随意使用することがで
きるプログラムメモリ２を含んでいる。デジタル信号プ
ロセッサコア２７０は変動するサイズおよびタイプのデ
ータメモリ３を有することもできる。デジタル信号プロ
セッサ２７０は周辺装置４−９も含むことができる。好
ましくは、これらの周辺装置は外部メモリインターフェ
イス（ＥＭＩＦ）４および直接メモリアクセス（ＤＭ
Ａ）コントローラ５を含んでいる。外部メモリインター
フェイス（ＥＭＩＦ）４は好ましくは同期および非同期
ＳＲＡＭおよび同期ＤＲＡＭへのアクセスをサポートす
る。直接メモリアクセス（ＤＭＡ）コントローラ５は好
ましくは２チャネルオートブートローディング直接メモ
リアクセスを提供する。これらの周辺装置はパワーダウ
ン論理６を含んでいる。パワーダウン論理６は好ましく
は中央処理装置アクティビティ、周辺装置アクティビテ
ィ、および位相同期ループ（ＰＬＬ）クロック同期化ア
クティビティを停止させて消費電力を低減することがで
きる。これらの周辺装置はホストポート７、シリアルポ
ート８およびプログラマブルタイマ９も含んでいる。

【００５１】デジタル信号プロセッサ２７０は３２ビッ
ト、バイトアドレス可能アドレススペースを有する。同
じ集積回路上の内部メモリは好ましくはデータメモリ３
を含むデータスペースおよびプログラムメモリ２を含む
プログラムスペース内に構成される。オフチップメモリ
が使用される場合には、好ましくはこれら２つのスペー
スは外部メモリインターフェイス（ＥＭＩＦ）４を介し
て単一メモリスペース内に統合される。

【００５２】プログラムメモリ３は２つの内部ポート３
ａ，３ｂを介して中央処理装置１により内部アクセスす
ることができる。各内部ポート３ａ，３ｂは好ましくは
データの３２ビットと３２ビットバイトアドレスリーチ
を有する。プログラムメモリ２は単一ポート２ａを介し
て中央処理装置１により内部アクセスすることができ
る。プログラムメモリ２のポート２ａは好ましくは２５
６ビットの命令フェッチ幅および、３２ビットバイトア
ドレスと同等の、３０ビット語（４バイト）アドレスを
有する。

【００５３】中央処理装置１はプログラムフェッチユニ
ット１０、命令ディスパッチユニット１１、命令復号ユ
ニット１２および２つのデータパス２０，３０を含んで
いる。第１のデータパス２０はＬ１ユニット２２、Ｓ１
ユニット２３、Ｍ１ユニット２４およびＤ１ユニット２
５の４つの機能ユニットおよびレジスタファイル２１を
形成する１６の３２ビットレジスタを含んでいる。第２
のデータパス３０は同様にＬ２ユニット３２、Ｓ２ユニ
ット３３、Ｍ２ユニット３４およびＤ２ユニット３５の
４つの機能ユニットおよびレジスタファイル３１を形成
する１６の３２ビットレジスタを含んでいる。中央処理
装置１はコントロールレジスタ１３、コントロール論理
１４、およびテスト論理１５、エミュレーション論理１
６および割込み論理１７を含んでいる。

【００５４】プログラムフェッチニット１０、命令ディ
スパッチユニット１１および命令デコード１２ユニット
はプログラムメモリ２からの命令を呼び戻し８つまでの
３２ビット命令を命令サイクル毎に機能ユニットへ送
る。処理は２つのデータパス２０，３０の各々で行われ
る。前記したように、各データパスは４つの対応する機
能ユニット（Ｌ，Ｓ，Ｍ，Ｄ）および１６の３２ビット
レジスタを含む対応するレジスタファイルを有する。各
機能ユニットは３２ビット命令により制御される。デー
タパスについてはさらに後述する。コントロールレジス
タファイル１３はさまざまなプロセッサ動作を構成およ
び制御する手段を提供する。

【００５５】図１３は中央処理装置１のデータパスを示
す。２つの汎用レジスタファイル２１，３１がある。各
汎用レジスタファイル２１，３１が１６の３２ビットレ
ジスタを含んでいる。これらのレジスタはレジスタファ
イル２１に対するレジスタＡ０−Ａ１５およびレジスタ
ファイル３１に対するレジスタＢ０−Ｂ１５である。こ
れらの汎用レジスタはデータ、データアドレスポインタ
もしくは状態レジスタとして使用することができる。

【００５６】８つの機能ユニットＬ１ユニット２２、Ｌ
２ユニット３２、Ｓ１ユニット２３、Ｓ２ユニット３
３、Ｍ１ユニット２４、Ｍ２ユニット３４、Ｄ１ユニッ
ト２５、Ｄ２ユニット３５がある。これら８つの機能ユ
ニットは対応するレジスタファイルに結合される４つの
（２２−２５および３２−３５）実質的に同一の２つの
グループへ分割することができる。４タイプの機能ユニ
ットＬ，Ｓ，Ｍ，Ｄがある。表１はこれら４タイプの機
能ユニットの機能的能力のリストである。

【００５７】

【表１】

【００５８】中央処理装置１内の大概のデータラインが
３２ビットオペランドをサポートする。いくつかのデー
タラインは長い（４０ビット）オペランドをサポートす
る。各機能ユニットは対応する汎用レジスタファイル内
へのそれ自体の３２ビットライトポートを有する。機能
ユニットＬ１ユニット２２、Ｓ１ユニット２３、Ｍ１ユ
ニット２４、Ｄ１ユニット２５はレジスタファイル２１
へ書き込む。機能ユニットＬ２ユニット３２、Ｓ２ユニ
ット３３、Ｍ２ユニット３４、Ｄ２ユニット３５はレジ
スタファイル３１へ書き込む。図１３で前記したよう
に、各機能ユニットは対応するレジスタファイルからの
各ソースオペランドｓｒｃ１，ｓｒｃ２に対する２つの
３２ビットリードポートを有する。４つの機能ユニット
Ｌ１ユニット２２、Ｌ２ユニット３２、Ｓ１ユニット２
３およびＳ２ユニット３３は４０ビット長リードに対す
る追加８ビット幅リードポートだけでなく４０ビット長
ライトに対する追加８ビット幅ライトポートを有する。
各機能ユニットはそれ自体の３２ビットライトポートを
有するため、全部で８つの機能ユニットを毎サイクル並
列に使用することができる。

【００５９】図１３は交差レジスタパス１Ｘ，２Ｘを示
す。機能ユニットＬ１ユニット２２、Ｓ１ユニット２
３、およびＭ１ユニット２４は交差レジスタパス１Ｘを
介してレジスタファイル３１から１つのオペランドを受
信することができる。機能ユニットＬ２ユニット３２、
Ｓ２ユニット３３、およびＭ２ユニット３４は交差レジ
スタパス２Ｘを介してレジスタファイル２１から１つの
オペランドを受信することができる。これらのパスによ
り各データパスからのＳ，Ｍ，Ｌユニットはレジスタフ
ァイル２１もしくは３１からのオペランドにアクセスす
ることができる。４つの機能ユニットＭ１ユニット２
４、Ｍ２ユニット３４、Ｓ１ユニット２３およびＳ２ユ
ニット３３は各交差パス１Ｘ，２Ｘを介して同じ側のレ
ジスタファイルもしくは反対のファイルを選択すること
ができる１つの３２ビット入力マルチプレクサを有す
る。マルチプレクサ２６はレジスタファイル２１もしく
は３１からのオペランドをＭユニット２４の第２のソー
ス入力ｓｒｃ２へ供給する。マルチプレクサ３６はレジ
スタファイル２１もしくは３１からのオペランドをＭユ
ニット３４の第２のソース入力ｓｒｃ２へ供給する。マ
ルチプレクサ２７はレジスタファイル２１もしくは３１
からのオペランドをＳユニット２３の第２のソース入力
ｓｒｃ２へ供給する。マルチプレクサ３７はレジスタフ
ァイル２１もしくは３１からのオペランドをＳユニット
３３の第２のソース入力ｓｒｃ２へ供給する。機能ユニ
ットＬ１ユニット２２およびＬ２ユニット３２の両方の
３２ビット入力が対応するレジスタファイルもしくは対
応する交差パスを選択することができるマルチプレクサ
を含んでいる。マルチプレクサ２８はＬユニット２２の
第１のソース入力ｓｒｃ１へ供給しマルチプレクサ２９
は第２のソース入力ｓｒｃ２へ供給する。マルチプレク
サ３８はＬユニット３２の第１のソース入力ｓｒｃ１へ
供給しマルチプレクサ３９は第２のソース入力ｓｒｃ２
へ供給する。

【００６０】メモリからレジスタファイルへデータをロ
ードするための２つの３２ビットパスがある。データパ
スＬＤ１はレジスタファイルＡのローディングをイネー
ブルしデータパスＬＤ２はレジスタファイルＢのローデ
ィングをイネーブルする。ここでもレジスタファイルか
らメモリへレジスタ値を格納するための２つの３２ビッ
トパスがある。データパスＳＴ１はレジスタファイルＡ
からメモリへのデータの格納をイネーブルしデータパス
ＳＴ２はレジスタファイルＢからメモリへのデータの格
納をイネーブルする。これらのストアパスＳＴ１，ＳＴ
２はＬユニットおよびＳユニットロングリードパスによ
り共有される。

【００６１】図１３には各Ｄユニット２５，３５からの
２つのデータアドレスパス（ＤＡ１，ＤＡ２）が示され
ている。これらのデータアドレスパスによりメモリアド
レスを指定するためにＤユニットにより発生されるデー
タアドレスを供給することができる。Ｄユニット２５，
３５の各々がアドレスマルチプレクサ４１，４２へ１つ
の入力を供給する。アドレスマルチプレクサ４１，４２
によりＤユニット２５はメモリからレジスタファイル２
１もしくは３１へのロードをサポートすることができか
つレジスタファイル２１もしくは３１からメモリへのス
トアをサポートすることができる。同様に、アドレスマ
ルチプレクサ４１，４２によりＤユニット３５はレジス
タファイル２１もしくは３１に関わるロードおよびスト
アをサポートすることができる。

【００６２】図１３はＳ２ユニット３３がコントロール
レジスタファイル１３に対してリードおよびライトでき
るようにするデータパスを示している。

【００６３】関連出願の相互参照 本出願は下記の係属特許出願に関連している。１９９９
年４月１６日出願の英国特許出願第ＸＸＸＸ号、“ＴＲ
ＡＮＳＦＥＲＣＯＮＴＲＯＬＬＥＲ ＷＩＴＨ ＨＵＢ
ＡＮＤ ＰＯＲＴＳ ＡＲＣＨＩＴＥＣＴＵＲＥ”
（代理人ドケット番号ＴＩ−２８９８３）、本出願と同
時出願の米国特許出願第ＸＸＸＸ号、“ＥＸＰＡＮＤＥ
Ｄ ＤＩＲＥＣＴ ＭＥＭＯＲＹ ＡＣＣＥＳＳ ＰＲ
ＯＣＥＳＳＯＲ ＷＩＴＨ ＨＵＢＡＮＤ ＰＯＲＴＳ
ＡＲＣＨＩＴＥＣＴＵＲＥ”（代理人ドケット番号Ｔ
Ｉ−２８９７７）、および、本出願と同時出願の米国特
許出願第ＸＸＸＸ号、“ＨＵＢ ＩＮＴＥＲＦＡＣＥ
ＵＮＩＴ ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮ ＵＮＩＴ
ＦＯＲ ＥＸＰＡＮＤＥＤ ＤＩＲＥＣＴ ＭＥＭＯ
ＲＹ ＡＣＣＥＳＳ ＰＲＯＣＥＳＳＯＲ”、（代理人
ドケット番号ＴＩ−２８９７９）

【００６４】以上の説明に関して更に以下の項を開示す
る。 （１）ライトデータバスおよびアドレスバスを有する構
成バスと、複数の構成可能な周辺装置インターフェイス
であって、各々が前記構成可能な周辺装置の構成を制御
するデータを格納する少なくとも１つのメモリマップレ
ジスタを有しかつ対応する周辺装置を接続するように動
作することができ、前記構成バスにチェーン接続される
複数の構成可能な周辺装置インターフェイスと、前記構
成バスに接続される構成コントローラであって、前記構
成バスのライトデータバスを介して前記複数の構成可能
な周辺装置インターフェイスの各々の前記少なくともメ
モリマップレジスタに構成データを書き込むように動作
することができる構成コントローラと、を含むデータ処
理装置。

【００６５】（２）第１項記載のデータ処理装置であっ
て、前記構成バスはさらに前記複数の構成可能な周辺装
置インターフェイスの各々に対するラインを有するモジ
ュールセレクトバスを含み、前記複数の構成可能な周辺
装置インターフェイスの各々が前記モジュールセレクト
バスの対応するライン上の第１のデジタル状態の信号に
応答して前記構成バスの前記データバス上のデータを読
み出し、前記モジュールセレクトバスの前記対応するラ
イン上の前記第１のデジタル状態とは反対の第２のデジ
タル状態の信号に関して前記構成バスの前記アドレスバ
ス上のアドレスに対応するメモリマップレジスタ内に前
記リードデータを格納して前記構成バスの前記データバ
スおよびアドレスバス上の信号を無視するデータ処理装
置。

【００６６】（３）第２項記載のデータ処理装置であっ
て、前記構成バスはさらに前記複数の構成可能な周辺装
置インターフェイスの各々に対するラインを有するモジ
ュール肯定応答バスを含み、前記構成バスの前記アドレ
スバス上のアドレスに対応するメモリマップレジスタ内
への前記読出しデータの格納が完了したら、前記複数の
構成可能な周辺装置インターフェイスの各々が前記モジ
ュール肯定応答バスの対応するライン上に肯定応答信号
を発生する、データ処理装置。

【００６７】（４）第２項記載のデータ処理装置であっ
て、前記構成バスはさらにアクセスラインを含み、前記
複数の構成可能な周辺装置インターフェイスの各々が前
記アクセスライン上の第１のデジタル信号に応答して前
記構成バスの前記データバス、前記アドレスバスおよび
前記モジュールセレクトバス上の信号を無視し、かつ前
記アクセスライン上の前記第１のデジタル信号とは反対
の第２のデジタル信号に応答して前記構成バスの前記デ
ータバス、前記アドレスバスおよび前記モジュールセレ
クトバスに応答する、データ処理装置。

【００６８】（５）第１項記載のデータ処理装置であっ
て、前記構成コントローラおよび前記構成バスは第１の
周波数でクロックされ、前記複数の構成可能な周辺装置
インターフェイスの少なくとも１つが、前記第１の周波
数でクロックされる第１のクロックドメインと、前記対
応する周辺装置の第２の周波数でクロックされる第２の
クロックドメインと、前記第１のクロックドメインと前
記第２のクロックドメインとの間に接続されてその間を
通過する信号を同期化するように動作するシンクロナイ
ザと、を含むデータ処理装置。

【００６９】（６）第２項記載のデータ処理装置であっ
て、前記複数の構成可能な周辺装置インターフェイスの
少なくとも１つがさらに前記構成バスの前記ライトデー
タバスを介して前記チェイン内の次に上流の構成可能な
周辺装置インターフェイスからライトデータを受信する
入力と前記チェイン内の次に下流の構成可能な周辺装置
インターフェイスへライトデータを供給する出力とを有
するライトデータラッチを含み、前記ライトデータラッ
チその中にライトデータを一時的に格納するデータ処理
装置。

【００７０】（７）第１項記載のデータ処理装置であっ
て、前記構成バスはさらにリードバスデータを含み、前
記複数の構成可能な周辺装置インターフェイスの少なく
とも１つはさらに対応する周辺装置を識別するデータを
格納する少なくとも１つのメモリマップレジスタを含む
読取可能な構成周辺装置インターフェイスであり、前記
構成コントローラはさらに前記構成バスの前記リードデ
ータバスを介して前記少なくとも１つの読取可能な構成
可能周辺装置インターフェイスの前記少なくとも１つの
メモリマップレジスタから構成データを読み出すように
動作することができる、データ処理装置。

【００７１】（８）第２項記載のデータ処理装置であっ
て、前記複数の構成可能な周辺装置インターフェイスの
少なくとも１つはさらに、前記構成バスの前記ライトデ
ータバスを介して前記チェイン内の次に上流の構成可能
な周辺装置インターフェイスからライトデータを受信す
る入力および前記チェイン内の次に下流の構成可能な周
辺装置インターフェイスへライトデータを供給する出力
を有し、その中に一時的にライトデータを格納するライ
トデータラッチと、前記構成可能な周辺装置インターフ
ェイスの前記メモリマップレジスタからリードデータを
受信する第１の入力と、前記チェイン内の次に下流の構
成可能な周辺装置インターフェイスからリードデータを
受信する第２の入力と、出力と制御入力とを有するマル
チプレクサと、前記マルチプレクサの前記出力に接続さ
れている入力および前記チェイン内の次に上流の構成可
能な周辺装置インターフェイスへデータを供給する出力
を有し、その中に一時的にリードデータを格納するリー
ドデータラッチと、前記モジュールセレクトラインおよ
び前記マルチプレクサの前記制御入力に接続されたデコ
ーダであって、前記マルチプレクサを制御して前記モジ
ュールセレクトラインの前記対応するラインが前記第１
のデジタル状態を有する場合には前記構成可能な周辺装
置インターフェイスの前記メモリマップレジスタから前
記リードデータを選択し、前記モジュールセレクトライ
ンの前記対応するラインが前記第２のデジタル状態を有
する場合には前記チェイン内の次に下流の前記構成可能
な周辺装置インターフェイスから前記リードデータを選
択するデコーダと、を含むデータ処理装置。

【００７２】（９）第１項記載のデータ処理装置であっ
て、さらに、データソース、データデスティネーション
および転送されるデータ品質を指定するデータ転送要求
をディスパッチするように接続されたデータ転送ハブを
含み、前記複数の前記構成可能な周辺装置インターフェ
イスの各々が前記データ転送ハブに接続されており、さ
らに、前記データ転送ハブに接続されたハブインターフ
ェイスユニットであって、各々に対する前記ハブインタ
ーフェイスユニットが同一構成とされているハブインタ
ーフェイスユニットと、前記対応するハブインターフェ
イスユニットに接続され前記構成可能な周辺装置インタ
ーフェイスに接続されると予期される外部メモリ／装置
に対して構成されるアプリケーションユニットインター
フェイスであって、前記ハブインターフェイスユニット
および前記アプリケーションユニットインターフェイス
は全ての前記構成可能な周辺装置インターフェイスに対
して同一な所定セットのインターフェイス信号ラインに
より両者間でデータを転送するように接続されるアプリ
ケーションユニットインターフェイスと、を含み、前記
データ転送ハブは前記データソースに対応するソース構
成可能周辺装置インターフェイスから前記データデステ
ィネーションに対応するデスティネーション構成可能周
辺装置インターフェイスへの現在実行中のデータ転送要
求の前記被転送データ量に対応する量のデータ転送を制
御する、データ処理装置。

【００７３】（１０）第９項記載のデータ処理装置であ
って、さらに、各々がデータソース、データデスティネ
ーションおよび被転送データ量を指定するデータ転送要
求を発生することができ、各々が前記データ転送ハブに
接続されている複数のデータプロセッサを含むデータ処
理装置。

【００７４】（１１）第１０項記載のデータ処理装置で
あって、前記複数のデータプロセッサ、前記データ転送
ハブ、前記構成バス、前記構成コントローラおよび前記
複数の構成可能な周辺装置インターフェイスの各々が単
一集積回路上に配置されているデータ処理装置。

【００７５】（１２）構成バス３３０，３３２，３３
６，３３７相互接続プロトコルはデジタル信号プロセッ
サチップ全体にわたってメモリマップレジスタ３２２，
３７２への構成インターフェイスを提供する。構成バス
３３０，３３２，３３６，３３７は通信プロトコルの並
列セットであるが、データ転送ではなく周辺装置を制御
するためのものである。拡張直接メモリアクセスプロセ
ッサ３５０はデータ転送を最大限とするために厳しく最
適化されるが、実施およびポータビリティを容易にする
ために構成バスプロトコルはできるだけ単純化される。

【図面の簡単な説明】

【図１】ハブおよびポートアーキテクチュアを有する拡
張直接メモリアクセスプロセッサの主要な特徴のブロッ
ク図である。

【図２】外部ポートの２つのセクション、ハブインター
フェイスユニット（ＨＩＵ）およびアプリケーションユ
ニット（ＡＵ）、への区画を示す図である。

【図３】構成バスコントローラおよび、（１）構成可能
な内部コア装置用および（２）構成可能な周辺装置用
の、２つの構成バスノードを示す図である。

【図４】２つのタイプのローカルノード（１）拡張直接
メモリアクセスへのハブインターフェイスユニット／ア
プリケーションユニットポートインターフェイスを有す
るアプリケーションユニットおよび（２）拡張直接メモ
リアクセスインターフェイスの無い構成可能な内部装置
を示す図である。

【図５】構成バスリード動作に対する信号タイミングを
示す図である。

【図６】構成バスライト動作に対する信号タイミングを
示す図である。

【図７】２つの連続する構成バス動作、リードおよびそ
れに続くライト、に対する信号タイミングを示す図であ
る。

【図８】構成バスノード内で随意使用されるラッチ構造
を示す図である。

【図９】転送コントローラハブおよび本発明を応用でき
るマルチプロセッサ集積回路の外部ポートおよび内部メ
モリポートマスタへのそのインターフェイスの機能ブロ
ックを示す図である。

【図１０】図９に示す多数のプロセッサの中の１つの例
をブロック図形式で示す図である。

【図１１】図１０に示す超長命令語デジタル信号プロセ
ッサコアのさらに詳細を示す図である。

【図１２】図９で使用するのに適したもう１つの超長命
令語デジタル信号プロセッサコアのさらに詳細を示す図
である。

【図１３】図１２のデジタル信号プロセッサのさらに詳
細を示す図である。

【符号の説明】

１００ 要求キューコントローラ １１０ ハブユニット １１１ Ｍポート １２０ Ｎチャネルレジスタ １３０ ソースパイプライン １４０ デスティネーションパイプライン １５０，１５１，１５２，１５３，１５４，１５５ ポ
ート １６０ データルータユニット ２０１ ＨＩＵドメインＡ ２０２ ＨＩＵドメインＢ ２０３ ＨＩＵ応答キュー ２０４ ＨＩＵコントロール論理 ２０５ ＨＩＵリードキュー ２０６ ＨＩＵライト要求キュー ２０７ ＨＩＵ出力マルチプレクサ ２３０，４０２ アプリケーションユニット ２３１ 構成コントロールレジスタ ３００ ＣＦＧＢＵＳコントローラ ３０１，３０２ ＣＦＧＢＵＳノード ３２１，３６１，３７１，３５５ ＣＦＧＢＵＳコント
ロール ３２２，３７２ メモリマップレジスタもしくはＲＡＭ ３２３，３６３ ＣＦＧＢＵＳリードデータパス ３５０ 拡張ＤＭＡプロセッサ ３５４ ＨＩＵコントロール ３７３ ＣＦＧＢＵＳデータパス ３７４ Ｉ／Ｏインターフェイス ４０１，４１１ ＣＦＧＢＵＳバスノード ４０３ ハブインターフェイスユニット ４１２ 構成可能内部装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） (72)発明者 サンジブ アガルワラ アメリカ合衆国 テキサス、リチャードソ ン、 フォックスクリーク ドライブ 2608

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ライトデータバスおよびアドレスバスを
   有する構成バスと、 複数の構成可能な周辺装置インターフェイスであって、
   各々が前記構成可能な周辺装置の構成を制御するデータ
   を格納する少なくとも１つのメモリマップレジスタを有
   しかつ対応する周辺装置を接続するように動作すること
   ができ、前記構成バスにチェーン接続される複数の構成
   可能な周辺装置インターフェイスと、 前記構成バスに接続される構成コントローラであって、
   前記構成バスのライトデータバスを介して前記複数の構
   成可能な周辺装置インターフェイスの各々の前記少なく
   ともメモリマップレジスタに構成データを書き込むよう
   に動作することができる構成コントローラと、 を含むデータ処理装置。