JP7354838B2 - 半導体装置、無線通信装置、センサー制御装置、および半導体装置の製造方法 - Google Patents

半導体装置、無線通信装置、センサー制御装置、および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置、無線通信装置、センサー制御装置、および半導体装置の製造方法に関する。
近年、非接触型のタグとして、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）技術を用いた無線通信システム（すなわちＲＦＩＤシステム）の開発が進められている。ＲＦＩＤシステムでは、リーダ／ライタと呼ばれる無線送受信機とＲＦＩＤタグとの間で、無線通信が行われる。
ＲＦＩＤタグは、物流管理、商品管理、万引き防止などの様々な用途での利用が期待されており、交通カードなどのＩＣカード、商品タグなどの用途の一部では、導入され始めている。ＲＦＩＤタグは、ＩＣチップと、リーダ／ライタとの無線通信を行うためのアンテナとを有している。ＲＦＩＤタグ内に設置されたアンテナが、リーダ／ライタから送信される無線信号を受信し、ＩＣチップ内の駆動回路が動作する。
ＲＦＩＤタグは、あらゆる商品で使用することが期待されている。そのためには、ＲＦＩＤタグの製造コストの低減が必要であり、ＲＦＩＤタグの製造プロセスとしては、真空や高温を使用する製造プロセスから脱却し、塗布・印刷技術を用いたフレキシブルで安価なものが検討されている。
例えば、ＩＣチップ内の駆動回路には、成形性に優れた有機半導体を半導体層として用いた電界効果型トランジスタ（以下、ＦＥＴという）が提案されている。有機半導体をインクとして利用することで、インクジェット技術やスクリーニング技術等により、フレキシブル基板上に直接、ＦＥＴなどの回路パターンを形成することが可能になる。そこで、従来の無機半導体に換わり、カーボンナノチューブ（ＣＮＴ）や有機半導体を用いたＦＥＴが盛んに検討され、それらを用いた回路の検討も行われている（例えば、特許文献１参照）。
ＲＦＩＤタグ内の駆動回路は、その消費電力を抑制するなどのため、ｐ型ＦＥＴとｎ型ＦＥＴとからなる相補型回路で構成するのが一般的である。しかし、ＣＮＴを用いたＦＥＴは、大気中では通常ｐ型半導体素子の特性を示すことが知られている。また、有機半導体を用いたＦＥＴは、単一チャネルである。このため、同一材料では相補型回路を構成できず、ｐ型ＦＥＴとｎ型ＦＥＴとで材料を別々に選択しなければならない。これに起因して、相補型回路の製造プロセスが煩雑になり、ＲＦＩＤタグの生産の効率低下と製造コストの増加という問題が生ずる。
そこで、例えば、ＣＮＴを用いたＦＥＴにおいては、ｐ型ＦＥＴを形成した後に、ｐ型特性をｎ型特性に改質するためのｎ型改質ポリマーの層を半導体層の上に形成することにより、ｎ型ＦＥＴを形成し、比較的容易なプロセスでの相補型回路を実現している（例えば、特許文献２参照）。
国際公開第２００９／１３９３３９号 国際公開第２００５／５７６６５号
しかしながら、相補型回路では、これまでに述べた通り、ｐ型ＦＥＴとｎ型ＦＥＴという、異なる導電型を有するＦＥＴが必要となり、同一の導電型のみのＦＥＴで形成されるＩＣチップと比較すると、チップ面積が増大し、コスト上昇を招くという課題があった。
例えば、特許文献２に記載の従来技術では、基材上にｎ型ＦＥＴを形成する場合、ソース電極やドレイン電極に比べ比較的厚い膜厚を有するｎ型改質ポリマーの層が必要となる。このため、ソース電極やドレイン電極、半導体層、ゲート電極などを備えるｐ型ＦＥＴの形成に必要な基材領域の最小面積に比べて、ｎ型改質ポリマーによるｎ型ＦＥＴの形成には、より多くの基材領域の面積が必要であった。
また、特許文献２では、インクジェット法により、ｎ型改質ポリマーの層を形成している。このため、特性を改質したいＦＥＴに対して選択的にｎ型改質ポリマーを塗布する必要があることから、塗布プロセスに要する時間が増加するのみならず、塗布位置のずれ及びばらつき対策のために、当該ポリマーが塗布されるＦＥＴとそれ以外のＦＥＴとの間のスペースを十分に確保することが必要であった。特に、特許文献２では、ＦＥＴ上にｎ型改質ポリマーの層を形成した後、このｎ型改質ポリマーの層にＣＮＴを滴下して当該ＦＥＴをｎ型ＦＥＴとする場合もある。この場合、ＦＥＴ上のｎ型改質ポリマーが導電性または半導体性を有することから、ＦＥＴの導電型によらず、各ＦＥＴ間での短絡を防止するために、隣り合うＦＥＴ同士の間のスペースを十分に確保することが必要であった。
つまり、図１４に例示される従来の半導体装置１１のような、基材１０上にｎ型ＦＥＴ２０とｐ型ＦＥＴ３０とが配置されてなる相補型回路において、ｎ型ＦＥＴ２０は、ｎ型改質ポリマー５０によりＦＥＴが被覆されることで、ｎ型特性を示すようになっている。ｎ型改質ポリマー５０は、基材１０上のＦＥＴに対してインクジェット法により滴下されることで、基材１０の面直方向から見た平面視で円形の平面形状をなしている。ｎ型改質ポリマー５０が塗布されるべきでないＦＥＴにｎ型改質ポリマー５０の層が触れないようにするためには、ｎ型ＦＥＴ２０とｐ型ＦＥＴ３０との間の距離、および互いに隣り合う各ｎ型ＦＥＴ２０同士の間の距離を十分にとる必要があった。
そこで、本発明は、上記事情に鑑みてなされたものであって、相補型回路に代表される、異なる電気的特性を有する複数種類の半導体素子を必要とする回路においてチップ面積および製造コストの増大を抑制することができる半導体装置を提供することを第１の目的とする。また、本発明は、当該半導体装置を用いた無線通信装置およびセンサー制御装置、並びに当該半導体装置の製造方法を提供することを第２の目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、基材上に、少なくとも、半導体素子が２個以上配置される第１の領域と、半導体素子が１個以上配置される第２の領域と、を含む半導体装置であって、前記第１の領域の半導体素子は、前記第１の領域のソース電極、前記第１の領域のドレイン電極、前記第１の領域のゲート電極、前記第１の領域のソース電極と前記第１の領域のドレイン電極とに接する前記第１の領域の半導体層、および前記第１の領域の半導体層と前記第１の領域のゲート電極とを絶縁する前記第１の領域のゲート絶縁層と、前記第１の領域のゲート絶縁層とは異なる位置で前記第１の領域の半導体層と接する第２絶縁層と、を前記基材上に備え、前記第２の領域の半導体素子は、前記第２の領域のソース電極、前記第２の領域のドレイン電極、前記第２の領域のゲート電極、前記第２の領域のソース電極と前記第２の領域のドレイン電極とに接する前記第２の領域の半導体層、および前記第２の領域の半導体層と前記第２の領域のゲート電極とを絶縁する前記第２の領域のゲート絶縁層を前記基材上に備え、前記第１の領域の半導体素子の電気伝導性は、前記第２絶縁層により、前記第２の領域の半導体素子の電気伝導性と相異し、前記第２絶縁層は、前記第１の領域の半導体素子の２個以上にわたって連続して配置される、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記基材上に、半導体素子が２個以上配置される第３の領域をさらに含み、前記第３の領域の半導体素子は、前記第３の領域のソース電極、前記第３の領域のドレイン電極、前記第３の領域のゲート電極、前記第３の領域のソース電極と前記第３の領域のドレイン電極とに接する前記第３の領域の半導体層、および前記第３の領域の半導体層と前記第３の領域のゲート電極とを絶縁する前記第３の領域のゲート絶縁層と、前記第３の領域のゲート絶縁層とは異なる位置で前記第３の領域の半導体層と接する第３絶縁層と、を備え、前記第２絶縁層を構成する組成物と前記第３絶縁層を構成する組成物とは、互いに異なる、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第２絶縁層は、前記第１の領域において、長短を有する形状となるように複数配置され、複数の前記第２絶縁層の長尺方向は、各々、互いに同一の方向である、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第２絶縁層および前記第３絶縁層は、各々、長短を有する形状となるように配置され、前記第２絶縁層の長尺方向と前記第３絶縁層の長尺方向とは、互いに同一の方向である、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記基材上の半導体層が、カーボンナノチューブ、カーボンナノコイル、フラーレン、グラフェン、ナノダイヤモンドの中から選ばれるいずれか１種類以上の半導体材料を含有する、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記基材上の半導体層が、カーボンナノチューブを含有する、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第２絶縁層が、窒素原子およびリン原子の中から選ばれるいずれか１種以上を有する電子供与性化合物を含有する、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、トランジスタのしきい値電圧の違いである、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、トランジスタの導電型の違いである、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、周囲温度に対する電気伝導性の違いである、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、周囲湿度に対する電気伝導性の違いである、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、入射光波長に対する電気伝導性の違いである、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、入射光量に対する電気伝導性の違いである、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、酸素量に対する電気伝導性の違いである、ことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記第３の領域の半導体素子の電気伝導性は、前記第３絶縁層により、前記第２の領域の半導体素子の電気伝導性と相異し、前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、トランジスタの導電型の違いであり、前記第３の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、トランジスタのしきい値電圧の違いである、ことを特徴とする。
また、本発明に係る半導体装置の製造方法は、上記の発明のいずれか一つに記載の半導体装置を製造する半導体装置の製造方法であって、前記第２絶縁層を形成するための組成物を、前記第１の領域の半導体素子の２個以上にわたって連続するように塗布する塗布工程を含む、ことを特徴とする。
また、本発明に係る半導体装置の製造方法は、上記の発明において、前記塗布工程は、インクジェット方式、ノズル塗布方式、スクリーン印刷方式、オフセット印刷方式、またはドロップキャスト塗布方式のいずれか１種によって前記組成物を塗布し、前記第２絶縁層を形成する、ことを特徴とする。
また、本発明に係る無線通信装置は、上記の発明のいずれか一つに記載の半導体装置を備える、ことを特徴とする。
また、本発明に係るセンサー制御装置は、上記の発明のいずれか一つに記載の半導体装置を備える、ことを特徴とする。
本発明によれば、相補型回路のチップ面積が小さく、しかも、製造プロセスに要する時間も短縮可能なことから、製造コストの増大を抑制して安価かつ小型な半導体装置を提供することが可能となる。また、本発明によれば、このような半導体装置を用いた無線通信装置およびセンサー制御装置を提供することが可能となる。
図１は、本発明の実施の形態１に係る半導体装置の一構成例を模式的に示す概略平面図である。 図２は、図１に示す半導体装置のＡ－Ｂ線断面の構成例を示す概略断面図である。 図３は、本発明の実施の形態２に係る半導体装置の一構成例を模式的に示す概略平面図である。 図４は、本発明の実施の形態２に係る半導体装置を適用したチャージポンプ回路の一構成例を示す模式回路図である。 図５は、本発明の実施の形態３に係る半導体装置の一構成例を模式的に示す概略平面図である。 図６は、本発明の実施の形態４に係る半導体装置の一構成例を模式的に示す概略平面図である。 図７は、本発明の実施の形態５に係る半導体装置の一構成例を模式的に示す概略平面図である。 図８は、本発明の実施の形態６に係る半導体装置の一構成例を模式的に示す概略平面図である。 図９は、本発明に係る半導体装置の製造方法の一例を示す模式断面図である。 図１０は、本発明に係る半導体装置を備えた無線通信装置の一構成例を示す模式ブロック図である。 図１１は、本発明の実施の形態１に係る半導体装置を備えたリングオシレータの一構成例を示す模式平面図である。 図１２は、本発明の実施の形態１に係る半導体装置を備えた分周回路の一構成例を示す模式平面図である。 図１３Ａは、本発明に対する比較例に係る半導体装置の一構成例を示す模式平面図である。 図１３Ｂは、本発明の実施例３に係る半導体装置の一構成例を示す模式平面図である。 図１４は、従来技術における半導体装置を例示する模式平面図である。
以下、添付図面を参照して、本発明に係る半導体装置、無線通信装置、センサー制御装置、および半導体装置の製造方法を実施するための形態（以下、「実施の形態」という）を説明する。なお、図面は模式的なものである。また、本発明は、以下に説明する実施の形態によって限定されるものではない。
＜半導体装置＞
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の一構成例を模式的に示す概略平面図である。図２は、図１に示す半導体装置のＡ－Ｂ線断面の構成例を示す概略断面図である。本発明の実施の形態１に係る半導体装置１０１は、基材上に、少なくとも、半導体素子が２個以上配置される第１の領域と、半導体素子が１個以上配置される第２の領域と、を含む半導体装置の一例である。本実施の形態１では、例えば図１に示すように、半導体装置１０１は、基材面における複数の領域として第１の領域１１０と第２の領域１２０とを含む基材１００を備える。また、半導体装置１０１は、この基材１００上のうち、第１の領域１１０に、第２絶縁層５００が設けられたＦＥＴ２００を複数（図１では８個）備え、第２の領域１２０に、第２絶縁層５００が設けられていないＦＥＴ３００を１個以上（図１では８個）備える。
詳細には、図１に示す半導体装置１０１において、基材１００は、ポリエチレンテレフタレート（ＰＥＴ）等からなるフィルム基材である。この基材１００の上には、第２絶縁層５００によって覆われた状態のＦＥＴ２００が８個配置されている第１の領域１１０と、第２絶縁層５００を有しない状態のＦＥＴ３００が８個配置されている第２の領域１２０とが存在する。第１の領域１１０と第２の領域１２０とは、基材１００の基材面上における互いに異なる領域であり、例えば図１に示すように、互いに隣接している。第１の領域１１０のうち、少なくとも複数のＦＥＴ２００が形成されている部分には、図１に示すように、第２絶縁層５００が、これら複数のＦＥＴ２００を覆うように設けられている。
ＦＥＴ２００は、第１の領域１１０の半導体素子の一例であり、本実施の形態１では、ｎ型特性を有するＦＥＴ（ｎ型ＦＥＴ）である。詳細には、図１、２に示すように、８個のＦＥＴ２００の各々は、第１の領域１１０のソース電極２１０と、第１の領域１１０のドレイン電極２２０と、第１の領域１１０のゲート電極２３０と、第１の領域１１０のゲート絶縁層２５０と、第１の領域１１０の半導体層２７０と、第２絶縁層５００と、を基材１００上に備える。ゲート絶縁層２５０は、ゲート電極２３０の少なくとも一部を覆い、これにより、半導体層２７０とゲート電極２３０とを電気的に絶縁する。半導体層２７０は、ソース電極２１０とドレイン電極２２０とに接する。本実施の形態１では、半導体層２７０は、ソース電極２１０およびドレイン電極２２０の双方に対し、少なくとも一部分において接する。第２絶縁層５００は、８個のＦＥＴ２００の各々において、ゲート絶縁層２５０とは異なる位置で半導体層２７０と接する。
特に、本実施の形態１において、第２絶縁層５００は、図１、２に示すように、第１の領域１１０のＦＥＴ２００の２個以上（図１では８個）にわたって連続して配置されている。このように第１の領域１１０に配置された状態の第２絶縁層５００は、これら８個のＦＥＴ２００の全てについて、ゲート絶縁層２５０とは異なる位置で半導体層２７０と接し、これにより、ＦＥＴ２００が本来有していたｐ型特性をｎ型特性に改質している。すなわち、第２絶縁層５００を有するＦＥＴ２００は、ｎ型特性を有している。
ＦＥＴ３００は、第２の領域１２０の半導体素子の一例であり、本実施の形態１では、ｐ型特性を有するＦＥＴ（ｐ型ＦＥＴ）である。詳細には、図１、２に示すように、８個のＦＥＴ３００の各々は、第２の領域１２０のソース電極３１０と、第２の領域１２０のドレイン電極３２０と、第２の領域１２０のゲート電極３３０と、第２の領域１２０のゲート絶縁層３５０と、第２の領域１２０の半導体層３７０と、を基材１００上に備える。ゲート絶縁層３５０は、ゲート電極３３０の少なくとも一部を覆い、これにより、半導体層３７０とゲート電極３３０とを電気的に絶縁する。半導体層３７０は、ソース電極３１０とドレイン電極３２０とに接する。本実施の形態１では、半導体層３７０は、ソース電極３１０およびドレイン電極３２０の双方に対し、少なくとも一部分において接する。
また、本実施の形態１における各ＦＥＴ２００、３００の電気伝導性に着目すると、第１の領域１１０のＦＥＴ２００の電気伝導性は、第２絶縁層５００により、第２の領域１２０のＦＥＴ３００の電気伝導性と相異する。具体的には、第１の領域１１０のＦＥＴ２００はｎ型特性を有し、第２の領域１２０のＦＥＴ３００はｐ型特性を有している。すなわち、第１の領域１１０のＦＥＴ２００と第２の領域１２０のＦＥＴ３００との電気伝導性の相異は、トランジスタの導電型の違いである。
本発明において、半導体装置１０１に含まれるｎ型のＦＥＴ２００およびｐ型のＦＥＴ３００の各配置数は、上述した８個に限られるものではない。第１の領域１１０に形成されるｎ型のＦＥＴ２００の配置数は２個以上であればよいし、第２の領域１２０に形成されるｐ型のＦＥＴ３００の配置数は１個以上であればよい。また、第１の領域１１０における複数のＦＥＴ２００の配置は、図１に例示される２行４列の配置に限定されず、１行以上および１列以上の配置であってもよく、複数行および複数列の配置であることが好ましい。これら複数のＦＥＴ２００の配置が複数行および複数列の配置である場合、１つの行に含まれるＦＥＴの数は１個以上であってもよいし、１つの列に含まれるＦＥＴの数は１個以上であってもよい。好ましくは、１つの行に含まれるＦＥＴの数は複数個であり、且つ、１つの列に含まれるＦＥＴの数は複数個である。これと同様に、第２の領域１２０における複数のＦＥＴ３００の配置は、図１に例示される２行４列の配置に限定されず、１行以上および１列以上の配置であってもよく、複数行および複数列の配置であることが好ましい。
また、ｎ型のＦＥＴ２００の１個に含まれるソース電極２１０、ドレイン電極２２０およびゲート電極２３０の数は、それぞれ１つ以上であればよい。同様に、ｐ型のＦＥＴ３００の１個に含まれるソース電極３１０、ドレイン電極３２０およびゲート電極３３０は、それぞれ１つ以上であればよい。
ｎ型のＦＥＴ２００のソース電極２１０と、ｐ型のＦＥＴ３００のソース電極３１０とは、互いに同一の材料および同一のプロセスによって形成されることが好ましい。また、同様に、ｎ型のＦＥＴ２００のドレイン電極２２０とｐ型のＦＥＴ３００のドレイン電極３２０、ｎ型のＦＥＴ２００のゲート電極２３０とｐ型のＦＥＴ３００のゲート電極３３０、ｎ型のＦＥＴ２００のゲート絶縁層２５０とｐ型のＦＥＴ３００のゲート絶縁層３５０、および、ｎ型のＦＥＴ２００の半導体層２７０とｐ型のＦＥＴ３００の半導体層３７０は、それぞれ、互いに同一の材料および同一のプロセスによって形成されることが好ましい。ただし、これらの各電極および各層を形成するための材料およびプロセスは、必ずしも、上記のように同一にする必要はない。所望の特性が得られる限りにおいては、これらの材料およびプロセスは特に限定しない。
本実施の形態１では、上述したように、第１の領域１１０の半導体素子としてｎ型のＦＥＴ２００が例示され、第２の領域１２０の半導体素子としてｐ型のＦＥＴ３００が例示されている。すなわち、第１の領域１１０の半導体素子と第２の領域１２０の半導体素子との電気伝導性の相異がトランジスタの導電型の違いである場合を例示したが、本発明は、これに限定されるものではない。第１の領域１１０の半導体素子は、第２の領域１２０の半導体素子とは異なる電気伝導性を有していればよい。例えば、第１の領域１１０の半導体素子と第２の領域１２０の半導体素子とが共にｎ型ＦＥＴであっても、これらの半導体素子の間で電気伝導性の違い（例えばトランジスタのしきい値電圧の違い）が存在すれば、その導電型は問わない。
本実施の形態１では、基材１００上に複数形成される半導体素子のドレイン電極、ソース電極、およびゲート電極について、配線による物理的な接続が省略されている。しかし、各ドレイン電極２２０、３２０、各ソース電極２１０、３１０、および各ゲート電極２３０、３３０については、これらの各々が、配線を介して所望の接続先に電気的に接続されている。これにより、基材１００上の複数の半導体素子を用いた回路が形成されることとなる。
本実施の形態１では、第２絶縁層５００が第１の領域１１０におけるＦＥＴ２００の２個以上にわたって連続して配置されるため、互いに電気伝導性が同一の半導体素子（例えばｎ型のＦＥＴ２００）を第１の領域１１０内にまとめて配置することが可能となる。それにより、第１の領域１１０を占める半導体素子の大きさと第２の領域１２０を占める半導体素子の大きさとを、ソース電極、ドレイン電極、ゲート電極、ゲート絶縁層および半導体層の加工プロセスの最小寸法、もしくはそれに準じる程度まで減少させることができる。その結果、第１の領域１１０の半導体素子と第２の領域１２０の半導体素子とを備える回路（例えば相補型回路）のチップ面積を増大させることなく、これらの半導体素子を、互いに異なる電気伝導性を有する半導体素子にして効率良く形成することが可能となる。
ゲート電極２３０、３３０、ソース電極２１０、３１０およびドレイン電極２２０、３２０に用いられる電極材料は、一般的に電極として使用されうる導電材料であれば、いかなるものでもよい。例えば、電極材料として、酸化錫インジウム（ＩＴＯ）、金、銀、銅、アルミニウム、ポリシリコン、導電性ポリマー、炭素材料などが挙げられる。これらの電極材料は、単独で用いてもよいし、複数の電極材料を積層または混合して用いてもよい。
また、本実施の形態１では、基材１００としてＰＥＴからなるフィルム基材を例示したが、基材１００は、上記フィルム基材に限定されず、少なくとも電極系が配置される面が絶縁されている基材であれば、いかなる材質のものでもよい。例えば、基材１００の材料として、シリコンウエハ、ガラス、ポリイミド、セラミックスなどが挙げられる。また、基材１００は、複数の材料が積層されたものであってもよい。
ゲート絶縁層２５０、３５０については、所望の絶縁性が得られる限りにおいて、その材料は特に限定されない。例えば、ゲート絶縁層２５０、３５０の材料として、酸化シリコン、アルミナ、酸化ハフニウム、ポリイミドなどが挙げられる。また、ゲート絶縁層２５０、３５０は、基材１００上の第１の領域１１０および第２の領域１２０にわたって一体形成されていたが、これに限定されず、ゲート電極と半導体層とを電気的に絶縁する態様で半導体素子毎に形成されていもよい。
半導体層２７０、３７０については、所望の電気伝導性を得られる限りにおいて、その材料および形成方法は特に限定されない。例えば、半導体層２７０、３７０の材料として、シリコンナノワイヤ、ＩＧＺＯ等の酸化物半導体材料、Ｃｕ－Ｓｎ－Ｉ系等のアモルファス半導体材料、有機半導体、カーボン材料等が挙げられる。これらの材料は、キャリア移動度の高い材料であることから、好ましく用いられる。また、これらの材料は、低コストで簡便な塗布プロセスを適用できるという観点から、好ましい。
有機半導体としては、具体的には、ポリチオフェン類、チオフェンユニットを主鎖中に含む化合物、ポリピロール類、ポリアニリン類、ポリアセチレン類、ポリジアセチレン類、ポリカルバゾール類、ポリフラン類、含窒素芳香環を構成単位とするポリヘテロアリール類、縮合多環芳香族化合物、複素芳香族化合物、芳香族アミン誘導体、ビスカルバゾール誘導体、ピラゾリン誘導体、スチルベン系化合物、ヒドラゾン系化合物、金属フタロシアニン類、金属ポルフィリン類、ジスチリルベンゼン誘導体、アミノスチリル誘導体、芳香族アセチレン誘導体、縮合環テトラカルボン酸ジイミド類、有機色素などが挙げられる。これらの有機半導体は、単独で用いてもよいし、２種類以上を含有して用いてもよい。
上述のように例示した有機半導体のうち、ポリチオフェン類としては、例えば、ポリ－３－ヘキシルチオフェン、ポリベンゾチオフェンなどが挙げられる。チオフェンユニットを主鎖中に含む化合物としては、例えば、ポリ（２，５－ビス（２－チエニル）－３，６－ジペンタデシルチエノ［３，２－ｂ］チオフェン）、ポリ（４，８－ジヘキシル－２，６－ビス（３－ヘキシルチオフェン－２－イル）ベンゾ［１，２－ｂ：４，５－ｂ’］ジチオフェン）、ポリ（４－オクチル－２－（３－オクチルチオフェン－２－イル）チアゾール）、ポリ（５，５’－ビス（４－オクチルチアゾール－２－イル）－２，２’－ビチオフェン）などが挙げられる。ポリ（ｐ－フェニレンビニレン）類としては、例えば、ポリ（ｐ－フェニレンビニレン）などが挙げられる。ポリフラン類としては、例えば、ポリフラン、ポリベンゾフランなどが挙げられる。含窒素芳香環を構成単位とするポリヘテロアリール類としては、例えば、ピリジン、キノリン、フェナントロリン、オキサゾール、オキサジアゾールなどが挙げられる。縮合多環芳香族化合物としては、例えば、アントラセン、ピレン、ナフタセン、ペンタセン、ヘキサセン、ルブレンなどが挙げられる。複素芳香族化合物としては、例えば、フラン、チオフェン、ベンゾチオフェン、ジベンゾフラン、ピリジン、キノリン、フェナントロリン、オキサゾール、オキサジアゾールなどが挙げられる。芳香族アミン誘導体としては、例えば、４，４’－ビス（Ｎ－（３－メチルフェニル）－Ｎ－フェニルアミノ）ビフェニル等が挙げられる。ビスカルバゾール誘導体としては、例えば、ビス（Ｎ－アリルカルバゾール）又はビス（Ｎ－アルキルカルバゾール）などが挙げられる。金属フタロシアニン類としては、例えば、銅フタロシアニンなどが挙げられる。金属ポルフィリン類としては、例えば、銅ポルフィリンなどが挙げられる。縮合環テトラカルボン酸ジイミド類としては、例えば、ナフタレン－１，４，５，８－テトラカルボン酸ジイミド、ペリレン－３，４，９，１０－テトラカルボン酸ジイミドなどが挙げられる。有機色素としては、例えば、メロシアニン、フェノキサジン、ローダミンなどが挙げられる。
また、カーボン材料としては、カーボンナノチューブ、カーボンナノコイル、フラーレン、グラフェン、ナノダイヤモンドなどが挙げられる。本実施の形態１に係る半導体装置１０１において、基材１００上の半導体層２７０、３７０は、カーボンナノチューブ、カーボンナノコイル、フラーレン、グラフェン、ナノダイヤモンドの中から選ばれるいずれか１種類以上の半導体材料を含有することが好ましい。これらの半導体材料（カーボン材料）は、２種類以上を含有して用いてもよい。半導体層２７０、３７０の材料をカーボン材料とすることは、高キャリア移動度に由来する高い電気的特性を実現し、且つ塗布による形成が容易となるから、より好ましい。特に、基材１００上の半導体層２７０、３７０は、カーボン材料として、カーボンナノチューブ（ＣＮＴ）を含有することが好ましい。半導体層２７０、３７０に含まれるＣＮＴとしては、表面の少なくとも一部に共役系重合体が付着したＣＮＴが、一層好ましい。
ＣＮＴとしては、１枚の炭素膜（グラフェン・シート）が円筒状に巻かれた単層ＣＮＴ、２枚のグラフェン・シートが同心円状に巻かれた２層ＣＮＴ、複数のグラフェン・シートが同心円状に巻かれた多層ＣＮＴのうち、いずれが用いられてもよい。これらの単層ＣＮＴ、２層ＣＮＴおよび多層ＣＮＴのうち、２種以上が用いられてもよい。中でも、半導体の特性を示すという観点から、ＣＮＴとしては、単層ＣＮＴを用いることが好ましい。特に、単層ＣＮＴは、半導体型単層ＣＮＴを９０重量％以上含むことがより好ましい。さらに好ましくは、単層ＣＮＴが半導体型単層ＣＮＴを９５重量％以上含むことである。
半導体型単層ＣＮＴの含有比率は、可視－近赤外吸収スペクトルの吸収面積比により算出できる。ＣＮＴは、アーク放電法、化学気相成長法（ＣＶＤ法）、レーザー・アブレーション法等の方法により得ることができる。
一方、第２絶縁層５００について、その材料は、絶縁性の材料であればよく、特に限定されない。第２絶縁層５００に含まれる樹脂としては、例えば、アクリル樹脂、メタクリル樹脂、オレフィンポリマー、シクロオレフィンポリマー、ポリスチレン、ポリシロキサン、ポリイミド、ポリカーボネート、ビニルアルコール系樹脂、フェノール系樹脂などがあげられる。
また、第２絶縁層５００の形状、大きさ、形成方法は、第１の領域１１０の半導体素子（例えば図１に示すＦＥＴ２００）の複数にわたって連続して配置されている限りにおいて、特に限定されない。例えば、第２絶縁層５００の形状としては、基材１００の面直方向から見た平面視で、円形、楕円形、六角形、正方形、長方形、角丸長方形、菱形、台形、凸型、半導体素子と同等の幅を有した線形状や、これらの複合形状等が挙げられる。これらの形状は、点状に形成された複数の樹脂が互いに接触して一体化した状態にある絶縁層の形状であってもよい。第２絶縁層５００が複数個の半導体素子に跨った線形状であることは、以下に示す第１～第３の観点から、より好ましい。第１の観点は、第２絶縁層５００の膜厚や線幅が安定するという観点である。第２の観点は、第２絶縁層５００の組成的に均質な膜を形成できることで特性のバラつきを抑えられるという観点である。第３の観点は、個々の半導体素子それぞれを覆う複数の絶縁層を、これら複数の絶縁層同士の間に所望のスペースをあけた状態となるよう配置する場合に比べ、第１の領域１１０における複数の半導体素子をもれなく覆うために第２絶縁層５００に必要とされるオーバーラップ量やそのマージンを低減できるという観点である。更に、第２絶縁層５００が複数列および複数行に配置（配列）された半導体素子を面状に覆った面形状であることは、第２絶縁層５００の縦横両方向の膜厚を平滑にしやすいという観点および上記第１～第３の観点から、特に好ましい。第２絶縁層５００が上記面形状である場合、この面形状の第２絶縁層５００に覆われる半導体素子は、上述したＦＥＴ２００について例示したように、複数行および複数列をなすように複数個配置されることが好ましい。これら複数の半導体素子の配置（複数行および複数列の配置）において、１つの行または１つの列に含まれる半導体素子の数は１個以上であってもよいが、特に、上記第３の観点から、１つの行に含まれる半導体素子の数および１つの列に含まれる半導体素子の数は、双方とも複数個であることが好ましい。
第２絶縁層５００は、半導体層２７０に対して電気的な伝導性を担う電子や正孔といったキャリアを供給する役割を果たすために、炭素原子と窒素原子との結合を含む有機化合物を含有することが好ましい。そのような有機化合物としては、いかなる有機化合物でもよく、例えば、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物などを挙げることができる。しかし、第２絶縁層５００に含まれる有機化合物は、これらに限定されるものではない。
特に、第２絶縁層５００は、窒素原子およびリン原子の中から選ばれるいずれか１種以上を有する電子供与性化合物を含有することが好ましい。第２絶縁層５００が電子供与性化合物を含有することで、ＦＥＴ２００の本来の導電型（ｐ型）をｎ型化するために必要な第２絶縁層５００の電子供与材料としての機能がより大きくなる。電子供与性化合物としては、いかなる有機化合物でもよいが、例えば、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物などが好ましい。
また、第２絶縁層５００には、半導体素子周囲の環境に対する特性変化の度合いを調整する役割を担わせることも可能である。そのため、本発明の実施の形態１に係る半導体装置１０１を、外部環境の変化を検知するセンサーなどとして利用する場合には、第２絶縁層５００に上記のような性質が備わっていることがより好ましい。
例えば、第２絶縁層５００の有無により、半導体装置１０１の複数の半導体素子に周囲温度による電気伝導性の違いを持たせた場合、半導体装置１０１の基材１００上には、周囲温度に対して異なる電気伝導性を有する２種以上の半導体素子（例えば第１の領域１１０のＦＥＴ２００および第２の領域１２０のＦＥＴ３００の２種類）が存在することになる。この場合、第１の領域１１０の半導体素子と第２の領域１２０の半導体素子との電気伝導性の相異は、周囲温度に対する電気伝導性の違いである。この構成により、半導体装置１０１は、周囲温度の検出や、特定温度域でのみ動作する回路を形成することが可能になるなど、より機能性に優れた回路の実現に寄与することができる。
また、第２絶縁層５００の有無により、半導体装置１０１の複数の半導体素子に周囲湿度による電気伝導性の違いを持たせた場合、半導体装置１０１の基材１００上には、周囲湿度に対して異なる電気伝導性を有する２種以上の半導体素子が存在することになる。この場合、第１の領域１１０の半導体素子と第２の領域１２０の半導体素子との電気伝導性の相異は、周囲湿度に対する電気伝導性の違いである。この構成により、半導体装置１０１は、周囲湿度の検出や、特定湿度でのみ動作する回路の実現に寄与することができる。
また、第２絶縁層５００の有無により、半導体装置１０１の複数の半導体素子に外部からの入射光波長による電気伝導性の違いを持たせた場合、半導体装置１０１の基材１００上には、入射光波長に対して異なる電気伝導性を有する２種以上の半導体素子が存在することになる。この場合、第１の領域１１０の半導体素子と第２の領域１２０の半導体素子との電気伝導性の相異は、入射光波長に対する電気伝導性の違いである。また、第２絶縁層５００の有無により、半導体装置１０１の複数の半導体素子に外部からの入射光量による電気伝導性の違いを持たせた場合、半導体装置１０１の基材１００上には、入射光量に対して異なる電気伝導性を有する２種以上の半導体素子が存在することになる。この場合、第１の領域１１０の半導体素子と第２の領域１２０の半導体素子との電気伝導性の相異は、入射光量に対する電気伝導性の違いである。上記のような入射光波長に対する電気伝導性の違いを有する２種以上の半導体素子を備えた半導体装置１０１と、上記のような入射光量に対する電気伝導性の違いを有する２種以上の半導体素子を備えた半導体装置１０１とを組み合わせることにより、外部から入射する光の種類や強さなどに応じて動作や機能が変化する回路を実現することができる。この結果、例えば、イメージセンサーなどの撮像素子や、紫外線の検出素子など、多岐にわたるアプリケーションへの適用が可能な回路を提供することができる。
さらに、第２絶縁層５００の有無により、半導体装置１０１の複数の半導体素子に外部からの酸素量による電気伝導性の違いを持たせた場合、半導体装置１０１の基材１００上には、酸素量に対して異なる電気伝導性を有する２種以上の半導体素子が存在することになる。この場合、第１の領域１１０の半導体素子と第２の領域１２０の半導体素子との電気伝導性の相異は、酸素量に対する電気伝導性の違いである。この構成により、半導体装置１０１は、酸素を検出するセンサーとしての利用も可能となるなど、多岐にわたる機能を実現することができる。
また、本実施の形態１におけるＦＥＴ２００、３００の構造は、図２に示したように、ゲート電極が半導体層の下側（基材側）に配置される、いわゆるボトムゲート構造である。しかし、本実施の形態１におけるＦＥＴ２００、３００の構造は、これに限定されるものではなく、例えば、ゲート電極が半導体層の上側（基材と反対側）に配置される、いわゆるトップゲート構造であってもよい。
また、本実施の形態１において、ｎ型のＦＥＴ２００のチャネル部分の縦構造は、下側から上側に向かって、基材１００、ゲート電極２３０、ゲート絶縁層２５０、半導体層２７０および第２絶縁層５００がこの順に並ぶ構造である。しかし、ｎ型のＦＥＴ２００のチャネル部分の縦構造は、これに限定されず、下側から上側に向かって、ゲート電極２３０、ゲート絶縁層２５０、半導体層２７０、第２絶縁層５００および基材１００がこの順に並ぶ構造であってもよい。これと同様に、ｐ型のＦＥＴ３００のチャネル部分の縦構造は、下側から上側に向かって基材１００、ゲート電極３３０、ゲート絶縁層３５０および半導体層３７０がこの順に並ぶ構造であるが、これに限定されず、下側から上側に向かってゲート電極３３０、ゲート絶縁層３５０、半導体層３７０および基材１００がこの順に並ぶ構造であってもよい。
また、これらＦＥＴ２００、３００のチャネル部分の横構造は、図２に示したように、右側から左側に向かって、ソース電極、半導体層およびドレイン電極がこの順に並ぶ構造である。しかし、これらのソース電極およびドレイン電極には対称性があることから、当該チャネル部分の横構造は、左右が逆の構造であってもよい。
（実施の形態２）
図３は、本発明の実施の形態２に係る半導体装置の一構成例を模式的に示す概略平面図である。図３に示すように、本実施の形態２に係る半導体装置１０２は、基材１００上に、上述した実施の形態１における第１の領域１１０に代えて第１の領域１１１を含み、この第１の領域１１１および第２の領域１２０に加えて、さらに、第３の領域１３０を含む。第１の領域１１１は、基材１００の面上において第２の領域１２０および第３の領域１３０と連続する領域（図３では、これらの双方と隣接する領域）であること以外、実施の形態１における第１の領域１１０と同じである。本実施の形態２において、第１の領域１１１には、２個以上の半導体素子の一例として、４個のＦＥＴ２０１が配置されている。これらのＦＥＴ２０１は、各々、実施の形態１における第２絶縁層５００と同様の第２絶縁層５１０を備える。これらのＦＥＴ２０１の各々は、実施の形態１における第１の領域１１０のＦＥＴ２００と同様のトランジスタ構造を有し、第２絶縁層５１０により、上述のＦＥＴ２００と同様の電気伝導性（例えばｎ型特性）を有する。第２絶縁層５１０は、第１の領域１１１の半導体素子の２個以上（図３では４個のＦＥＴ２０１）にわたって連続して配置される。その他の構成は実施の形態１と同じであり、同一構成部分には同一符号が付されている。
図３に示すように、第３の領域１３０は、基材１００上における複数の領域のうち、第１の領域１１１および第２の領域１２０以外の領域であって、半導体素子が２個以上配置される領域の一例である。本実施の形態２において、第３の領域１３０には、２個以上の半導体素子の一例として、４個のＦＥＴ２０２が配置されている。これらのＦＥＴ２０２の各々は、第３の領域１３０の半導体素子の一例である。特に図示しないが、これらのＦＥＴ２０２の各々は、第３の領域１３０のソース電極と、第３の領域１３０のドレイン電極と、第３の領域１３０のゲート電極と、第３の領域１３０の半導体層と、第３の領域１３０のゲート絶縁層と、第３絶縁層５２０とを備える。第３の領域１３０の半導体層は、第３の領域１３０のソース電極と第３の領域１３０のドレイン電極とに接する半導体層である。第３の領域１３０のゲート絶縁層は、第３の領域１３０の半導体層と第３の領域１３０のゲート電極とを絶縁する層である。第３の領域における、これらのソース電極、ドレイン電極、ゲート電極、半導体層およびゲート絶縁層は、各々、第１の領域１１１および第２の領域１２０におけるース電極、ドレイン電極、ゲート電極、半導体層およびゲート絶縁層と同様である。第３の領域１３０のＦＥＴ２０２のトランジスタ構造は、第３絶縁層５２０を備えること以外、第１の領域１１１のＦＥＴ２０１と同様である。
第３絶縁層５２０は、第３の領域１３０のゲート絶縁層とは異なる位置で第３の領域１３０の半導体層と接する絶縁層であり、第３の領域１３０の半導体素子の２個以上にわたって連続して配置される。本実施の形態２では、図３に示すように、第３絶縁層５２０は、４個のＦＥＴ２０２を覆う態様で、これらのＦＥＴ２０２にわたって連続して配置されている。上述の第２絶縁層５１０を構成する組成物と、この第３絶縁層５２０を構成する組成物とは、互いに異なる。
本発明において、「第２絶縁層を構成する組成物と第３絶縁層を構成する組成物とが互いに異なる」とは、これら第２絶縁層および第３絶縁層の各層を構成する化合物が異なるということをいう。例えば、当該「各層を構成する化合物が異なる」ことの一例として、例えば、当該各層同士で絶縁層を構成する樹脂が互いに異なる場合や、当該各層同士で、絶縁層を構成する樹脂は同じであるが、別途含まれる有機化合物や電子供与性化合物などの添加物が異なる場合が挙げられる。
第２絶縁層５１０は、実施の形態１で述べた第２絶縁層の好適例（例えば図１に示す第２絶縁層５００）と同じく、第１の領域１１１のＦＥＴ２０１の半導体層に対して電気的な伝導性を担う電子や正孔といったキャリアを供給する役割を実現できる限りにおいて、特に材料や形成方法を限定するものではない。
第３絶縁層５２０も、実施の形態１で述べた第２絶縁層の好適例と同じく、第３の領域１３０のＦＥＴ２０２の半導体層に対して電気的な伝導性を担う電子や正孔といったキャリアを供給する役割を実現できることが好ましい。すなわち、第３の領域１３０のＦＥＴ２０２は、第３絶縁層５２０によって所望の電気伝導性を有することが好ましい。例えば、第３の領域１３０のＦＥＴ２０２の電気伝導性は、第３絶縁層５２０により、第１の領域１１１のＦＥＴ２０１の電気伝導性および第２の領域１２０のＦＥＴ３００の電気伝導性の双方と相異し得る。この場合の具体例を挙げると、第１の領域１１１のＦＥＴ２０１と第２の領域１２０のＦＥＴ３００との電気伝導性の相異は、トランジスタの電動型の違いであり、且つ、第３の領域１３０のＦＥＴ２０２と第２の領域１２０のＦＥＴ３００との電気伝導性の相異は、トランジスタのしきい値電圧の違いである。
ただし、第３絶縁層５２０は、第３の領域１３０のＦＥＴ２０２の電気伝導性を、第１の領域１１１に配置されるＦＥＴ２０１および第２の領域１２０に配置されるＦＥＴ３００とは異なる電気伝導性に変化させるものに限定されない。例えば、第３絶縁層５２０は、第３の領域１３０を挟むようにして配置される配線間の絶縁性を高める役割や、製造プロセスにおける加工容易性や機械的強度等を向上させる役割を担うものとすることもできる。このとき、例えば、第１の領域１１１のＦＥＴ２０１と第３の領域１３０のＦＥＴ２０２とが、ともにｎ型特性を有するＦＥＴ（ｎ型ＦＥＴ）であってもよい。
上記の如き構成とすることにより、本実施の形態２に係る半導体装置１０２では、少なくとも、第１の領域１１１に配置されたＦＥＴ２０１と第３の領域１３０に配置されたＦＥＴ２０２とに、互いに異なる電気伝導性を持たせることが可能となる。例えば、第１の領域１１１のＦＥＴ２０１と、第２の領域１２０のＦＥＴ３００と、第３の領域１３０のＦＥＴ２０２とは、互いに異なる電気伝導性を有することができる。この結果、より複雑な回路を、半導体装置１０２の過度な面積の増大を招くことなく基材１００上に形成することが可能となる。具体的には、第２絶縁層５１０および第３絶縁層５２０は、互いに異なる組成を有し、第１の領域１１１におけるＦＥＴ２０１の半導体層と第３の領域１３０におけるＦＥＴ２０２の半導体層とに対して、互いに異なる電気伝導性を各々供与することとなる。これにより、例えば、これらのＦＥＴ２０１とＦＥＴ２０２との間にしきい値電圧の変化をもたらすことが可能となる。すなわち、第１の領域１１１のＦＥＴ２０１と第３の領域１３０のＦＥＴ２０２との電気伝導性の相異は、互いに導電型が相異するか否かによらず、トランジスタのしきい値電圧の違いとすることができる。この結果、半導体装置１０２のより複雑な回路の実現が、基材１００の面積の大幅な増加なく可能となる。
図４は、本発明の実施の形態２に係る半導体装置を適用したチャージポンプ回路の一構成例を示す模式回路図である。本実施の形態２では、例えば、半導体装置１０２等を用いることにより、図４に示すようなチャージポンプ回路を構成することができる。このチャージポンプ回路は、図４に示すように、複数（例えば２個）のインバータ６００と、クロック発生回路６０１と、複数（例えば２個）のＦＥＴ６０２と、コンデンサ６０３とを備える。これらのインバータ６００の各々は、半導体装置１０２における第１の領域１１１のＦＥＴ２０１（ｎ型ＦＥＴ）と第２の領域１２０のＦＥＴ３００（ｐ型ＦＥＴ）とを配線接続して組み合わせることによって構成される。クロック発生回路６０１は、これらのＦＥＴ２０１およびＦＥＴ３００を配線接続して複数個組み合わせることによって構成される。また、複数のＦＥＴ６０２は、半導体装置１０２における第３の領域１３０のＦＥＴ２０２を配線接続して複数個組み合わせることによって構成される。図４に示すチャージポンプ回路は、上記のように半導体装置１０２を用いて構成される複数のインバータ６００、クロック発生回路６０１および複数のＦＥＴ６０２と、コンデンサ６０３とを配線接続することによって構成される。
一般的に、コンデンサ６０３を用いたチャージポンプ回路と言われる電圧の昇圧回路では、可能な限り低いしきい値電圧であるＦＥＴ６０２が必要である。これに対して、このチャージポンプ回路を制御するための回路、例えば、クロック発生回路６０１（発振回路）の内部回路やインバータ６００などでは、これらを構成するトランジスタ（具体的にはｎ型のＦＥＴ２０１およびｐ型のＦＥＴ３００）のしきい値電圧を、通常のロジック回路で用いられるしきい値電圧（０．７Ｖ～１．２Ｖ程度）とすることが、半導体装置１０２の消費電流の観点から好ましい。したがって、このようなチャージポンプ回路には、少なくとも２種類のしきい値電圧をもつｎ型ＦＥＴが必要となる。このような場合において、本実施の形態２における第１の領域１１１のＦＥＴ２０１と第２の領域１２０のＦＥＴ３００と第３の領域１３０のＦＥＴ２０２とを備えた半導体装置１０２を用いることにより、回路面積が小さいＩＣチップを形成することができる。
また、このチャージポンプ回路を形成する場合は、半導体装置１０２において、第１の領域１１１のＦＥＴ２０１の半導体層と、第３の領域１３０のＦＥＴ２０２の半導体層とに対し、各々、第２絶縁層５１０および第３絶縁層５２０によって互いに異なる電気伝導性を供与することとなる。具体的には、これらのＦＥＴ２０１およびＦＥＴ２０２は双方ともｎ型ＦＥＴでありながら、チャージポンプ回路のＦＥＴ６０２を構成するＦＥＴ２０２のしきい値電圧は、インバータ６００やクロック発生回路６０１に用いられるＦＥＴ２０１のしきい値電圧よりも低いものとなる。
更に、このチャージポンプ回路を形成する場合において、ＦＥＴ６０２は、必ずしもｎ型ＦＥＴである必要はなく、例えば、しきい値電圧が可能な限り低いｐ型ＦＥＴであってもよい。この場合、ｐ型ＦＥＴである第３の領域１３０のＦＥＴ２０２の半導体層に対し、第３絶縁層５２０によって、ｐ型ＦＥＴである第２の領域１２０のＦＥＴ３００の半導体層とは異なる電気的特性を供与することとなる。具体的には、第１の領域１１１のＦＥＴ２０１はｎ型ＦＥＴであり、かつ第２の領域１２０のＦＥＴ３００および第３の領域１３０のＦＥＴ２０２は、上記ＦＥＴ２０１とは異なるｐ型ＦＥＴである。このようにＦＥＴ３００およびＦＥＴ２０２は双方ともｐ型ＦＥＴでありながら、チャージポンプ回路のＦＥＴ６０２を構成するＦＥＴ２０２のしきい値電圧は、インバータ６００やクロック発生回路６０１に用いられるＦＥＴ３００のしきい値電圧よりも低いものとなる。
なお、上述した実施の形態２では、基材上に第１～第３の領域を有する半導体装置を示したが、本発明は、これに限定されるものではない。本発明に係る半導体装置は、基材上に、上述した第２絶縁層および第３絶縁層とは組成の異なる絶縁層（２個以上の半導体素子を一括して覆う第４絶縁層や第５絶縁層等）が配置される第４の領域、第５の領域等の更なる領域を含む複数の領域を有していてもよい。また、第３の領域１３０における複数の半導体素子（例えばＦＥＴ２０２）の配置は、図３に例示される２行２列の配置に限定されず、１行以上および１列以上の配置であってもよく、複数行および複数列の配置であることが好ましい。これら複数の半導体素子の配置が複数行および複数列の配置である場合、１つの行に含まれる半導体素子の数は１個以上であってもよいし、１つの列に含まれる半導体素子の数は１個以上であってもよい。好ましくは、１つの行に含まれる半導体素子の数は複数個であり、且つ、１つの列に含まれる半導体素子の数は複数個である。第３の領域１３０における複数の半導体素子の配置を複数行および複数列の配置とすることが好ましい理由は、上述した実施の形態１において説明した第１の領域１１０における半導体素子の配置と同じである。また、上述した実施の形態２において詳しく説明しなかった事項であって、実施の形態１と共通する構成のものについては、実施の形態１と同一である。
（実施の形態３）
図５は、本発明の実施の形態３に係る半導体装置の一構成例を模式的に示す概略平面図である。図５に示すように、本実施の形態３に係る半導体装置１０３は、基材１００における第２の領域１２０に配置されたＦＥＴ３００上にも、第２絶縁層５５０を備える。その他の構成は実施の形態２と同じであり、同一構成部分には同一符号を付している。
上述した実施の形態１、２では、第２の領域１２０に第２絶縁層５５０が存在する必要性は、特に説明していなかった。しかし、実施の形態１において図１に示す第２絶縁層５００を例示して説明したように、第２絶縁層５５０は、半導体素子の電気伝導性を変化させる機能を有し、これに加えて、保護膜として周囲からのコンタミネーションやノイズ、環境変化から半導体素子を保護する機能を有する。そのため、第１の領域１１１におけるＦＥＴ２０１と第２の領域１２０におけるＦＥＴ３００とが互いに異なる電気伝導性を有する限りにおいて、第１の領域１１１および第２の領域１２０の両方に第２絶縁層が存在してもよい。
例えば図５に示すように、基材１００における第２の領域１２０には、第２絶縁層５５０が、第２の領域１２０に配置された１個以上（例えば８個）のＦＥＴ３００を覆うように設けられている。特に、第２の領域１２０に２個以上のＦＥＴ３００が配置される場合、第２絶縁層５５０は、これらのＦＥＴ３００の２個以上にわたって連続して配置される。このような第２絶縁層５５０は、第１の領域１１１の第２絶縁層５１０と同様に、第２の領域１２０のＦＥＴ３００のゲート絶縁層とは異なる位置で当該ＦＥＴ３００の半導体層と接する。第２絶縁層５５０の材料は、第２の領域１２０のＦＥＴ３００の電気伝導性を第１の領域１１１のＦＥＴ２０１の電気伝導性とは相異させる絶縁性の材料であれば、特に限定されない。
本実施の形態３では、第１の領域１１１の第２絶縁層５１０に加えて第２の領域１２０の第２絶縁層５５０が設けられる基材１００は、基材面が３つの領域に分けられるものであったが、本発明は、これに限定されるものではない。第２の領域１２０に第２絶縁層５５０が設けられる基材１００は、上述した実施の形態１に示したように基材面が２つの領域に分けられるものであってもよいし、基材面が４つ以上の領域に分けられるものであってもよい。また、第２の領域１２０における半導体素子（例えばＦＥＴ３００）の配置は、図５に例示される２行４列の配置に限定されず、１行以上および１列以上の配置であってもよく、複数行および複数列の配置であることが好ましい。第２の領域１２０における半導体素子の配置が複数行および複数列の配置である場合、１つの行に含まれる半導体素子の数は１個以上であってもよいし、１つの列に含まれる半導体素子の数は１個以上であってもよい。好ましくは、１つの行に含まれる半導体素子の数は複数個であり、且つ、１つの列に含まれる半導体素子の数は複数個である。第２の領域１２０における半導体素子の配置を複数行および複数列の配置とすることが好ましい理由は、上述した実施の形態１において説明した第１の領域１１０における半導体素子の配置と同じである。
（実施の形態４）
図６は、本発明の実施の形態４に係る半導体装置の一構成例を模式的に示す概略平面図である。図６に示すように、本実施の形態６に係る半導体装置１０４は、基材１００上にオーバーコート層５６０をさらに備える。オーバーコート層５６０は、第２絶縁層５１０、５５０および第３絶縁層５２０を覆うように、基材１００上に設けられている。その他の構成は実施の形態３と同じであり、同一構成部分には同一符号を付している。
図６に示すように、オーバーコート層５６０は、半導体装置１０４の基材１００上に配置され、第２絶縁層５１０、５５０および第３絶縁層５２０とともに基材１００上の半導体素子（第１の領域１１１のＦＥＴ２０１、第２の領域１２０のＦＥＴ３００および第３の領域１３０のＦＥＴ２０２）を覆う。これにより、オーバーコート層５６０は、これらの第２絶縁層５１０、５５０および第３絶縁層５２０と基材１００上の半導体素子とを外部から保護することができる。このようにオーバーコート層５６０を半導体装置１０４の基材１００上に配置することは、当該半導体素子の電気的特性の劣化抑制、コンタミネーションからの保護などの観点から好ましい。
なお、半導体装置１０４は、例えば、オーバーコート層５６０のみではなく、オーバーコート層５６０とは異なる組成を有する絶縁層をさらに備え、当該絶縁層を用いて基材１００上の各半導体素子の電気伝導性を調整してもよい。基材１００上の各半導体素子が所望の電気伝導性を有する限りにおいては、当該絶縁層の層数は特に限定されない。
また、本実施の形態４では、基材１００上の３つの領域に各々設けられた第２絶縁層５１０、５５０および第３絶縁層５２０を覆う態様のオーバーコート層５６０を例示したが、本発明は、これに限定されるものではない。本発明において、オーバーコート層５６０は、実施の形態１に係る半導体装置１０１の第２絶縁層５００およびＦＥＴ２００と第２の領域１２０のＦＥＴ３００とを覆うものであってもよいし、実施の形態２に係る半導体装置１０２の第２絶縁層５１０およびＦＥＴ２０１と第２の領域１２０のＦＥＴ３００と第３絶縁層５２０およびＦＥＴ２０２とを覆うものであってもよい。あるいは、オーバーコート層５６０は、基材１００上の４つ以上に分けられる各領域の半導体素子およびその上の絶縁層を適宜覆うものであってもよい。
（実施の形態５）
図７は、本発明の実施の形態５に係る半導体装置の一構成例を模式的に示す概略平面図である。図７に示すように、本実施の形態５に係る半導体装置１０５は、基材１００上に、上述した実施の形態１における第１の領域１１０に代えて第１の領域１１２を含み、第２の領域１２０に代えて第２の領域１２１を含む。また、半導体装置１０５は、第１の領域１１２に、上述した実施の形態１における２個以上のＦＥＴ２００に代えて２個以上のＦＥＴ２０３、２０４を備え、第２絶縁層５００に代えて２個以上のＦＥＴ２０３を覆う第２絶縁層５１１と２個以上のＦＥＴ２０４を覆う第２絶縁層５１２とを備える。また、半導体装置１０５は、第２の領域１２１に、上述した実施の形態１における１個以上のＦＥＴ３００に代えて１個以上のＦＥＴ３０１を備える。その他の構成は実施の形態１と同じであり、同一構成部分には同一符号を付している。
第１の領域１１２における２個以上のＦＥＴ２０３、２０４の各々は、実施の形態１における第１の領域１１０のＦＥＴ２００と同様のトランジスタ構造を有する。ＦＥＴ２０３は、第２絶縁層５１１を備え、この第２絶縁層５１１により、上述のＦＥＴ２００と同様の電気伝導性（例えばｎ型特性）を有する。また、ＦＥＴ２０４は、第２絶縁層５１２を備え、この第２絶縁層５１２により、上記のＦＥＴ２０３と同様の電気伝導性を有する。本実施の形態５では、図７に示すように、ＦＥＴ２０３は、長短を有する配置（例えば２行５列の配置）になるよう、第１の領域１１２に２個以上（例えば１０個）形成されている。また、ＦＥＴ２０４は、長短を有する配置（例えば１行６列の配置）になるよう、第１の領域１１２に２個以上（例えば６個）形成されている。本発明において、長短を有する配置とは、基材上に配置される複数の半導体素子の行または列のうち、いずれか一方が他方に比べて長い（半導体素子の配置数が多い）態様の配置である。
第２絶縁層５１１、５１２は、各々、実施の形態１における第２絶縁層５００と同様の組成物によって構成される。すなわち、第２絶縁層５１１を構成する組成物と第２絶縁層５１２を構成する組成物とは、互いに同一である。一方、これらの第２絶縁層５１１と第２絶縁層５１２とは、第１の領域１１２内において、互いに接することなく、各々独立した領域に設けられている。
また、第２絶縁層５１１は、第１の領域１１２における２個以上のＦＥＴ２０３、２０４のうち、ＦＥＴ２０４とは配置の群が異なるＦＥＴ２０３を一括して覆うように、ＦＥＴ２０３の２個以上（図７では１０個）にわたって連続して配置される。一方、第２絶縁層５１２は、これらのＦＥＴ２０３、２０４のうちＦＥＴ２０４を一括して覆うように、ＦＥＴ２０４の２個以上（図７では６個）にわたって連続して配置される。本実施の形態５では、これらの第２絶縁層５１１、５１２は、基材１００の面直方向から見た平面視で、角丸長方形の形状を有しているが、上述した実施の形態１～４における第２絶縁層と同様に、第２絶縁層５１１、５１２の形状は、特に角丸長方形に限定されるものではない。例えば、第２絶縁層５１１、５１２の形状としては、実施の形態１における第２絶縁層５００の場合と同様に、楕円形、長方形、角丸長方形や、半導体素子の配置に応じた幅および長さを有する形状（例えば線形状）などが挙げられる。
また、本実施の形態５では、図７に示すように、第２絶縁層５１１、５１２が、第１の領域１１２において、長短を有する形状となるように複数（例えば２個）配置されている。すなわち、第２絶縁層５１１、５１２は、それぞれ、ＦＥＴ２０３、２０４の配置に応じて長尺方向および短尺方向を有する形状をなしている。複数の第２絶縁層５１１、５１２がそれぞれ長尺方向および短尺方向を有する形状である場合、これら複数の第２絶縁層５１１、５１２の長尺方向は、各々、互いに同一の方向であることが好ましい。特に、第２絶縁層５１１、５１２をノズル塗布法等により塗布形成する場合、第２絶縁層５１１、５１２の長尺方向が半導体装置１０５の製造時における基材１００の搬送方向に対して平行となることが、製造タクト等の観点からより好ましい。また、第２絶縁層５１１、５１２をスクリーン印刷法等により塗布形成する場合、製造装置の設計容易性の観点から、第２絶縁層５１１、５１２の長尺方向が上記基材１００の搬送方向に対して垂直方向となることが好ましい。
上述した実施の形態５において詳しく説明しなかった事項であって、実施の形態１と共通する構成のものについては、実施の形態１と同一である。また、上述した実施の形態５では、２つの領域を含む基材１００上のうちの第１の領域に複数の第２絶縁層が設けられているが、本発明は、これに限定されるものではない。本発明において、複数の第２絶縁層は、実施の形態２～４に示されるように３つの領域を含む基材１００のうちの第１の領域に、複数の第２絶縁層が設けられていてもよい。また、第１の領域に設けられる第２絶縁層の個数は、上述した２個に限定されず、３個以上であってもよい。また、第１の領域１１２における複数の半導体素子（例えばＦＥＴ２０３、２０４）の配置は、図７に例示される２行５列または１行６列の配置に限定されず、１行以上および１列以上の配置であってもよく、複数行および複数列の配置であることが好ましい。これら複数の半導体素子の配置が複数行および複数列の配置である場合、１つの行に含まれる半導体素子の数は１個以上であってもよいし、１つの列に含まれる半導体素子の数は１個以上であってもよい。好ましくは、１つの行に含まれる半導体素子の数は複数個であり、且つ、１つの列に含まれる半導体素子の数は複数個である。第１の領域１１２における複数の半導体素子の配置を複数行および複数列の配置とすることが好ましい理由は、上述した実施の形態１において説明した第１の領域１１０における半導体素子の配置と同じである。
（実施の形態６）
図８は、本発明の実施の形態６に係る半導体装置の一構成例を模式的に示す概略平面図である。図８に示すように、本実施の形態６に係る半導体装置１０６は、基材１００上に、上述した実施の形態５における第１の領域１１２および第２の領域１２１に加え、さらに、第３の領域１３１を含む。第３の領域１３１は、基材１００の面上において、第１の領域１１２および第２の領域１２１と連続する領域（図８では、第１の領域１１２と第２の領域１２１とに挟まれる態様で隣接する領域）である。本実施の形態６において、第３の領域１３１には、２個以上の半導体素子の一例として、６個のＦＥＴ２０５が配置されている。これらのＦＥＴ２０５は、各々、第３絶縁層５２１を備える。その他の構成は実施の形態５と同じであり、同一構成部分には同一符号が付されている。
図８に示すように、第３の領域１３１は、基材１００上における複数の領域のうち、第１の領域１１２および第２の領域１２１以外の領域であって、半導体素子が２個以上配置される領域の一例である。本実施の形態６において、第３の領域１３１には、２個以上の半導体素子の一例として、６個のＦＥＴ２０５が配置されている。これらのＦＥＴ２０５は、長短を有する配置（例えば１行６列の配置）になるように第３の領域１３１に形成されている。これらのＦＥＴ２０５の各々は、第３の領域１３１の半導体素子の一例であり、第３絶縁層５２１を備えること以外、上述した実施の形態２における第３の領域１３０のＦＥＴ２０２と同様のトランジスタ構造を有する。
第３絶縁層５２１は、第３の領域１３１においてＦＥＴ２０５のゲート絶縁層とは異なる位置で当該ＦＥＴ２０５の半導体層と接する絶縁層であり、第３の領域１３１の半導体素子の２個以上にわたって連続して配置される。本実施の形態６では、図８に示すように、第３絶縁層５２１は、長短を有する配置で並ぶ６個のＦＥＴ２０５を覆う態様で、これらのＦＥＴ２０５にわたって連続して配置されている。この場合、第３絶縁層５２１は、図８に示すように、長短を有する形状（例えばＦＥＴ２０５の配置に応じた幅および長さを有する線形状）をなしている。また、第１の領域１１２の第２絶縁層５１１を構成する組成物と、この第３絶縁層５２１を構成する組成物とは、互いに異なる。
また、第３絶縁層５２１は、第３の領域１３１のＦＥＴ２０５の半導体層に対して電気的な伝導性を担う電子や正孔といったキャリアを供給する役割を実現できることが好ましい。すなわち、第３の領域１３１のＦＥＴ２０５は、第３絶縁層５２１によって所望の電気伝導性を有することが好ましい。例えば、第３の領域１３１のＦＥＴ２０５は、第３絶縁層５２１により、第１の領域１１２のＦＥＴ２０３と同じｎ型特性を有するとともに、第１の領域１１２のＦＥＴ２０３と異なるしきい値電圧を有するｎ型ＦＥＴである。第３絶縁層５２１は、上記のような機能を実現できる限りにおいて、その材料および形成方法が限定されるものではない。
また、本実施の形態６において、第１の領域１１２の第２絶縁層５１１および第３の領域１３１の第３絶縁層５２１は、例えば図８に示すように、各々、長短を有する形状となるように配置されている。この場合、第２絶縁層５１１の長尺方向と第３絶縁層の長尺方向とは、互いに同一の方向であることが好ましい。特に、第２絶縁層５１１および第３絶縁層５２１をノズル塗布法等により塗布形成する場合、第２絶縁層５１１および第３絶縁層５２１の長尺方向が半導体装置１０６の製造時における基材１００の搬送方向に対して平行となることが、製造タクト等の観点からより好ましい。また、第２絶縁層５１１および第３絶縁層５２１をスクリーン印刷法等により塗布形成する場合、製造装置の設計容易性の観点から、第２絶縁層５１１および第３絶縁層５２１の長尺方向が上記基材１００の搬送方向に対して垂直方向となることが好ましい。
上述した実施の形態６では、第１の領域１１２に１個の第２絶縁層５１１が設けられていたが、第１の領域１１２内での第２絶縁層５１１の個数は１個に限定されることはなく、複数個の第２絶縁層５１１が第１の領域１１２に設けられていてもよい。これと同様に、第３の領域１３１内での第３絶縁層５２１の個数も１個に限定されず、複数個の第３絶縁層５２１が第３の領域１３１に設けられていてもよい。また、上述した実施の形態２と同様に、本発明に係る半導体装置は、基材上に、上述した第２絶縁層および第３絶縁層とは組成の異なる絶縁層（２個以上の半導体素子を一括して覆う第４絶縁層や第５絶縁層等）が配置される第４の領域、第５の領域等の更なる領域を含む複数の領域を有していてもよい。第４の領域、第５の領域に関して第３の領域に共通する構成の事項については、第３の領域と同一である。
また、第２絶縁層５１１および第３絶縁層５２１の各形状は、上述した実施の形態５で示した第２絶縁層の形状と同様、特に限定されるものではない。例えば、半導体装置１０６の基材１００上に第２絶縁層５１１および第３絶縁層５２１が各々１個以上設けられ、これら第２絶縁層５１１および第３絶縁層５２１の各形状がそれぞれ長尺方向および短尺方向を有する形状である場合、半導体装置１０６における全ての第２絶縁層５１１および第３絶縁層５２１の長尺方向は、各々、互いに同一の方向であることが好ましい。
また、第３の領域１３１における複数の半導体素子（例えばＦＥＴ２０５）の配置は、図８に例示される１行６列の配置に限定されず、１行以上および１列以上の配置であってもよく、複数行および複数列の配置であることが好ましい。これら複数の半導体素子の配置が複数行および複数列の配置である場合、１つの行に含まれる半導体素子の数は１個以上であってもよいし、１つの列に含まれる半導体素子の数は１個以上であってもよい。好ましくは、１つの行に含まれる半導体素子の数は複数個であり、且つ、１つの列に含まれる半導体素子の数は複数個である。第３の領域１３１における複数の半導体素子の配置を複数行および複数列の配置とすることが好ましい理由は、上述した実施の形態１において説明した第１の領域１１０における半導体素子の配置と同じである。また、上述した実施の形態６において詳しく説明しなかった事項であって、実施の形態２および実施の形態５と共通する構成のものについては、実施の形態２および実施の形態５と同一である。
＜半導体装置の製造方法＞
次に、本発明に係る半導体装置の製造方法について説明する。図９は、本発明に係る半導体装置の製造方法の一例を示す模式断面図である。以下では、図１、２に示した実施の形態１に係る半導体装置１０１を製造する方法を例にして、本発明に係る半導体装置の製造方法を、図９を用いて詳細に説明する。
本発明に係る半導体装置の製造方法では、図９に示すように、まず、基材１００上にゲート電極２３０、３３０を形成するゲート電極形成工程が行われる（工程ＳＴ１）。この工程ＳＴ１では、まず、ＰＥＴフィルム等からなる基材１００の基板面上に、ゲート電極２３０およびゲート電極３３０の元となる電極層（例えば金属層）を成膜する。つぎに、この成膜した電極層を、レジスト塗布、露光、現像およびエッチング等の処理を含むプロセス、いわゆるフォトリソグラフィプロセスを用いて、所望の形状に加工する。これにより、図９に示すように、基材１００における第１の領域１１０にゲート電極２３０を形成し、且つ、基材１００における第２の領域１２０にゲート電極３３０を形成する。なお、ゲート電極２３０およびゲート電極３３０を形成するための材料や電極層の成膜方法、およびフォトリソグラフィプロセスの各々の詳細条件は、ゲート電極２３０およびゲート電極３３０の所望の形状が得られる限りにおいて、特に限定されない。
次に、図９に示すように、基材１００上にゲート絶縁層２５０、３５０を形成するゲート絶縁層形成工程が行われる（工程ＳＴ２）。この工程ＳＴ２では、基材１００の基板面上に、ゲート絶縁層２５０およびゲート絶縁層３５０を形成するための絶縁膜を成膜する。これにより、この絶縁膜のうち、第１の領域１１０におけるゲート電極２３０を覆う部分がゲート絶縁層２５０として形成され、且つ、第２の領域１２０におけるゲート電極３３０を覆う部分がゲート絶縁層３５０として形成される。ゲート絶縁層２５０およびゲート絶縁層３５０においても、その成膜方法は特に問わないが、例えば、塗布による成膜を行うことで、ゲート絶縁層２５０およびゲート絶縁層３５０を安価に形成できるというメリットがある。なお、ゲート絶縁層２５０およびゲート絶縁層３５０は、半導体素子を構成する部分のみが残るように、例えばフォトリソグラフィプロセスを用いて加工してもよいし、加工せず、これらのゲート絶縁層２５０、３５０を含む上記絶縁膜の全面が残ったままとしてもよい。ただし、この半導体装置の製造方法の例では省略するが、この半導体装置の製造方法に含まれる何れかの工程において、ゲート電極２３０およびゲート電極３３０への電気的接続を行うための配線を形成する工程は必要となる。
続いて、図９に示すように、基材１００上にソース電極２１０、３１０およびドレイン電極２２０、３２０を形成する電極形成工程が行われる（工程ＳＴ３）。この工程ＳＴ３では、基材１００上のうち、第１の領域１１０におけるゲート絶縁層２５０の上にソース電極２１０およびドレイン電極２２０を所望の形状に形成し、第２の領域１２０におけるゲート絶縁層３５０の上にソース電極３１０およびドレイン電極３２０を所望の形状に形成する。この際、例えば、上述した工程ＳＴ２において形成した絶縁膜（ゲート絶縁層２５０、３５０を含む絶縁膜）の上に、ソース電極２１０、３１０およびドレイン電極２２０、３２０の元となる金属層等の電極層を成膜する。つぎに、この成膜した電極層を、前述のフォトリソグラフィプロセスを用いて、所望の形状に加工する。これにより、図９に示すように、第１の領域１１０のソース電極２１０およびドレイン電極２２０と、第２の領域１２０のソース電極３１０およびドレイン電極３２０とを形成する。
この工程ＳＴ３においても、例えば、電極材料として塗布可能な材料を用いることで、より安価にソース電極２１０、３１０およびドレイン電極２２０、３２０を形成できるというメリットがある。しかし、ソース電極２１０、３１０およびドレイン電極２２０、３２０を形成するための材料、成膜方法、加工方法は、ソース電極２１０、３１０およびドレイン電極２２０、３２０の所望の形状および特性が得られる限りにおいて、特に限定されない。また、この半導体装置の製造方法の例では省略するが、この半導体装置の製造方法に含まれる何れかの工程において、ソース電極２１０、３１０およびドレイン電極２２０、３２０への電気的接続を行うための配線を形成する工程は必要となる。
次に、図９に示すように、基材１００上に半導体層２７０、３７０を形成する半導体層形成工程が行われる（工程ＳＴ４）。この工程ＳＴ４では、基材１００上のうち、第１の領域１１０におけるソース電極２１０およびドレイン電極２２０の間の領域に半導体層２７０を形成し、且つ、第２の領域１２０におけるソース電極３１０およびドレイン電極３２０の間の領域に半導体層３７０を形成する。なお、これらの半導体層２７０、３７０は、形成すべき領域をターゲットとして、例えば、インクジェット法による滴下などの方法で形成することが考えられる。しかし、半導体層２７０、３７０の形成方法は、半導体層２７０、３７０を所望の場所に形成できる限りにおいて、特に限定されない。また、この半導体装置の製造方法の例では、ソース電極やドレイン電極を形成した後に半導体を形成しているが、ソース電極やドレイン電極を形成する前に半導体層を形成してもよく、これらの形成工程の順序は特に限定されない。
次に、図９に示すように、基材１００における第１の領域１１０に第２絶縁層５００を形成する工程が行われる（工程ＳＴ５）。この工程ＳＴ５によって形成される第２絶縁層は、有機系の絶縁層であることが好ましい。また、この工程ＳＴ５における第２絶縁層５００の形成方法としては、特に制限はないが、第２絶縁層５００を形成するための組成物を塗布する方法が好ましい。すなわち、本発明に係る半導体装置の製造方法は、上記第２絶縁層５００に例示される第２絶縁層を形成するための組成物（以下、「第２絶縁層組成物」という）を、基材における第１の領域の半導体素子の２個以上にわたって連続するように塗布する塗布工程を含むことが好ましい。この塗布工程は、例えば、基材１００における第１の領域１１０に第２絶縁層５００を形成する工程ＳＴ５として行われる。また、この塗布工程では、第２絶縁層組成物を、第１の領域１１０における複数のＦＥＴ２００の各々に対して個別に塗布するよりも、２個以上のＦＥＴ２００、すなわち、第１の領域１１０における半導体素子の複数にわたって連続するように塗布する方が、製造コストの観点から好ましい。
塗布方法としては、例えば、インクジェット方式、ノズル塗布方式、スクリーン印刷方式、オフセット印刷方式、ドロップキャスト塗布方式などが挙げられる。工程ＳＴ５（塗布工程）では、これらの方式のいずれか１種によって第２絶縁層組成物を第１の領域１１０に塗布し、これにより、第１の領域１１０における複数のＦＥＴ２００を一括して覆う態様の第２絶縁層５００を形成する。工程ＳＴ５において行われる塗布方法は、各ＦＥＴ２００のサイズや第２絶縁層５００の材料に応じて、最適な方法を選択することが好ましい。第２絶縁層５００の製造コストおよび膜厚の均一性などの観点から、インクジェット方式など、比較的狭い範囲への第２絶縁層組成物の塗布を繰り返す塗布方式に比べ、スクリーン印刷など、比較的広い範囲へ一括して第２絶縁層組成物を塗布することが可能な塗布方式が、より好ましい。第２絶縁層５００の膜厚の均一性向上により、互いに近接するＦＥＴ２００同士の間における電気的特性のばらつきを可能な限り最小化し、特に相対精度を利用した回路において電気的特性を向上できることから、高性能な回路が実現できる。
以上の工程ＳＴ１～ＳＴ５を行うことにより、本発明の実施の形態１に示した構成での半導体装置を用いたチップ製造が可能となり、安価な製造コストで高機能あるいは高性能な回路を実現できる。また、これらの工程ＳＴ１～ＳＴ５は、実施の形態１に係る半導体装置の製造のみならず、実施の形態２～６に係る半導体装置の製造に適用することもできる。例えば、基材１００における第１の領域に複数の第２絶縁層を形成する場合、上述した工程ＳＴ５が、第１の領域内の複数箇所について適宜行われる。また、基材１００における第３の領域に半導体素子を形成する場合、上述した工程ＳＴ１～ＳＴ５の各工程が、第３の領域についても適宜行われる。
＜無線通信装置＞
本発明に係る半導体装置を備えた無線通信装置について説明する。この無線通信装置は、例えば、ＲＦＩＤタグのように、リーダ／ライタに搭載されたアンテナから送信される無線信号を受信することで電気通信を行う装置である。
上記無線通信装置の一例としてのＲＦＩＤタグの具体的な動作は、例えば、以下の通りである。すなわち、リーダ／ライタに搭載されたアンテナから送信された無線信号を、ＲＦＩＤタグのアンテナが受信する。受信された無線信号は、ＲＦＩＤタグの整流回路によって直流電流に変換される。この直流電流に基づいて、ＲＦＩＤタグが起電する。次に、起電されたＲＦＩＤタグは、リーダ／ライタからの無線信号をもとにコマンドを取得し、このコマンドに応じた動作を行う。例えば、ＲＦＩＤタグは、自身のメモリ回路に蓄積されたデータを無線信号に乗せ、この無線信号を自身のアンテナからリーダ／ライタのアンテナへ送信する。
本発明に係る無線通信装置は、上述した実施の形態１～６に係る半導体装置のうち何れか１種類以上の半導体装置を備える。例えば、本発明において、無線通信装置は、当該半導体装置が有するｎ型ＦＥＴおよびｐ型ＦＥＴ等を用いて構成することができる。このような構成を有する無線通信装置を用いることにより、安価なＲＦＩＤタグの実現が可能となる。
図１０は、本発明に係る半導体装置を備えた無線通信装置の一構成例を示す模式ブロック図である。この無線通信装置７００は、上述した実施の形態１～６に係る半導体装置のうち何れか１種類以上の半導体装置を用いて形成される回路と、アンテナ７０１とを組み合わせることにより、構成される。当該回路は、例えば、図１０に示す整流回路７０２、電源生成部７０３、ロジック回路７０４、メモリ回路７０５および出力部７０６によって構成される。すなわち、無線通信装置７００は、図１０に示すように、アンテナ７０１と、整流回路７０２と、電源生成部７０３と、ロジック回路７０４と、メモリ回路７０５と、出力部７０６とを備える。
整流回路７０２、電源生成部７０３、ロジック回路７０４、メモリ回路７０５および出力部７０６は、各々、上述した実施の形態１～６に係る半導体装置を適宜用いて形成される。例えば、電源生成部７０３は、実施の形態２に係る半導体装置等によって構成されるチャージポンプ回路（図４参照）を用いることにより、形成することができる。また、ロジック回路７０４は、上述した実施の形態１～６の何れか１種類以上の半導体装置が適用されたリングオシレータおよび分周回路等を用いることにより、形成することができる。これらのリングオシレータおよび分周回路は、当該半導体装置が有するｎ型ＦＥＴとｐ型ＦＥＴとを配線接続によって複数個組み合わせることにより、形成することができる。
上記のような構成を有する無線通信装置７００において、アンテナ７０１は、リーダ／ライタ等の外部装置から送信された無線信号を受信する。整流回路７０２は、アンテナ７０１で受信された無線信号を直流信号に整流する。電源生成部７０３は、この直流信号をもとに電源を生成し、生成した電源を無線通信装置７００の各構成部に供給する。ロジック回路７０４は、受信された無線信号に対して復調等の処理を行い、これによってコマンドを取得する。続いて、ロジック回路７０４は、このコマンドに基づいて、メモリ回路７０５からデータを読み出し、この読み出したデータを含む電気信号を生成する。出力部７０６は、ロジック回路７０４から電気信号を取得し、その都度、取得した電気信号をアンテナ７０１へ出力する。アンテナ７０１は、この出力部７０６からの電気信号を、上記データを含む無線信号として外部装置に送信する。
＜センサー制御装置＞
本発明に係る半導体装置を備えたセンサー制御装置について説明する。特に図示しないが、このセンサー制御装置は、上述した実施の形態１～６に係る半導体装置のうち何れか１種類以上の半導体装置を備える。詳細には、実施の形態１において例示したように、本発明に係る半導体装置では、任意の電気的特性（電気伝導性等）を有する半導体素子の作り分けが可能である。特に、第２絶縁層を備える半導体素子（例えば図１、２に示すＦＥＴ２００）と、第２絶縁層を備えない半導体素子（例えば図１、２に示すＦＥＴ３００）とを作り分けることにより、外部環境に対して敏感に反応する特性を有する半導体素子と、外部環境に対して鈍感な特性を有する半導体素子とを同一基材上に同時に形成することができる。このような互いに異なる特性を有する複数の半導体素子を備えた半導体装置は、センサー制御装置として利用することが可能となる。
具体的には、本発明において、周囲温度に対して異なる電気伝導性を有する２種類以上の半導体素子を第２絶縁層の有無によって作り分けた場合、上記の半導体装置を用いることにより、周囲温度の検出または特定温度域での動作を行うセンサー制御装置を構成することができる。また、周囲湿度に対して異なる電気伝導性を有する２種類以上の半導体素子を第２絶縁層の有無によって作り分けた場合、上記の半導体装置を用いることにより、周囲湿度の検出または特定湿度域での動作を行うセンサー制御装置を構成することができる。また、外部からの入射光波長に対して異なる電気伝導性を有する２種類以上の半導体素子を第２絶縁層の有無によって作り分けた場合、上記の半導体装置を用いることにより、外部からの入射光の波長（光の種類）に応じて動作や機能が変化するセンサー制御装置を構成することができる。また、外部からの入射光量に対して異なる電気伝導性を有する２種類以上の半導体素子を第２絶縁層の有無によって作り分けた場合、上記の半導体装置を用いることにより、外部からの入射光の強さに応じて動作や機能が変化するセンサー制御装置を構成することができる。
以下、本発明を実施例に基づいてさらに具体的に説明する。なお、本発明は下記の実施例に限定されるものではない。
＜実施例１＞
（第１項目：半導体溶液の作製）
半導体溶液の作製では、まず、純度が９５％のＣＮＴ（１．５ｍｇ）と、ドデシル硫酸ナトリウム（１．５ｍｇ）とを、水（３０ｍＬ）中に加え、氷冷しながら、超音波ホモジナイザーを用いて、出力を２５０Ｗとして３時間超音波撹拌した。この際、上記ＣＮＴは、ＣＮＩ社製の単層ＣＮＴを用いた。上記ドデシル硫酸ナトリウムは、和光純薬工業社製のものを用いた。この超音波攪拌により、溶媒に対するＣＮＴ複合体濃度が０．０５ｇ／ＬであるＣＮＴ複合体分散液を得た。つぎに、この得られたＣＮＴ複合体分散液を、遠心分離機（日立工機社製、ＣＴ１５Ｅ）を用いて、２１０００Ｇで３０分間遠心分離した。その後、このＣＮＴ複合体分散液の上澄みの８０体積％を取り出すことによって、半導体溶液Ａ１を得た。
（第２項目：ゲート絶縁層材料の作製）
ゲート絶縁層材料の作製では、まず、メチルトリメトキシシラン（６１．２９ｇ（０．４５ｍｏｌ））と、β－（３，４－エポキシシクロヘキシル）エチルトリメトキシシラン（１２．３１ｇ（０．０５ｍｏｌ））と、フェニルトリメトキシシラン（９９．１５ｇ（０．５ｍｏｌ））とを用いて、２０３．３６ｇの容量であり且つ沸点が１７０℃であるプロピレングリコールモノブチルエーテルに溶解させた。続いて、これに、水（５４．９０ｇ）とリン酸（０．８６４ｇ）とを、撹拌しながら加えた。これによって得られた溶液を、バス温を１０５℃として２時間加熱し、内温を９０℃まで上昇させて、主として副生するメタノールからなる成分を留出した。次に、バス温を１３０℃として２．０時間加熱し、内温を１１８℃まで上昇させて、主として水とプロピレングリコールモノブチルエーテルからなる成分を留出せしめ、その後、室温まで冷却した。これにより、固形分濃度が２６．０質量％であるゲート絶縁層材料Ａ２を得た。
（第３項目：半導体装置の作製）
本実施例１の半導体装置の作製では、上述した実施の形態１に例示されるように、ｎ型のＦＥＴ２００とｐ型のＦＥＴ３００とを含む半導体装置１０１を形成し、この半導体装置１０１を用いて、発振回路であるリングオシレータを作製した。図１１は、本発明の実施の形態１に係る半導体装置を備えたリングオシレータの一構成例を示す模式平面図である。図１１に示すように、このリングオシレータ６３２は、２１個のインバータ６１１～６３１を備える。リングオシレータ６３２は、これらのインバータ６１１～６３１を直列に２１段分接続することによって構成されるものとした。なお、図１１では、リングオシレータ６３２の構成を簡略に示すために、２１個のインバータ６１１～６３１のうち、繰り返しの構成となるインバータ６１４～６３０の図示は省略している。
インバータ６１１～６３１の各々は、図１に例示される半導体装置１０１における第１の領域１１０のＦＥＴ２００（ｎ型ＦＥＴ）と第２の領域１２０のＦＥＴ３００（ｐ型ＦＥＴ）とを配線接続して組み合わせることによって構成される。また、これらのインバータ６１１～６３１を各々構成する複数組のＦＥＴ２００、３００は、基材１００の基材面上に形成された配線（図示せず）によって接続される。このような複数組のＦＥＴ２００、３００の回路構成を有する半導体装置１０１を用いることにより、図１１に示すようなリングオシレータ６３２を作製することができる。なお、上述した図１には、ｎ型のＦＥＴ２００およびｐ型のＦＥＴ３００を各々８個備えた半導体装置１０１が例示されているが、本発明において、半導体装置１０１が備えるＦＥＴ２００、３００の個数は特に限定されない。すなわち、リングオシレータ６３２に適用される半導体装置１０１は、このリングオシレータ６３２の形成に必要な個数のｎ型のＦＥＴ２００およびｐ型のＦＥＴ３００を備えている。
本実施例１におけるリングオシレータ６３２の回路を構成し得る半導体装置１０１は、以下に示す各工程を順次行うことによって作製される。詳細には、ゲート電極形成工程において、基材１００としては、厚さ１ｍｍのガラス製基板を用い、この基材１００上に、抵抗加熱法により、厚さ１００ｎｍのアルミニウムを真空蒸着した。このアルミニウムの膜上に、フォトレジスト（商品名「ＬＣ１００－１０ｃＰ」、ローム・アンド・ハース社製）を、スピンコート塗布（１０００ｒｐｍ×２０秒）して１００℃で１０分加熱乾燥した。これによって作製したフォトレジスト膜を、パラレルライトマスクアライナー（キヤノン社製、ＰＬＡ－５０１Ｆ）を用いて、マスクを介してパターン露光した。その後、このフォトレジスト膜を、２．３８重量％の水酸化テトラメチルアンモニウム水溶液（商品名「ＥＬＭ－Ｄ」、三菱ガス化学社製）で３０秒間撹拌しながら現像し、次いで、水で３０秒間洗浄した。つぎに、このパターン状のフォトレジスト膜を介して、基材１００上のアルミニウムの膜を、混酸（商品名「ＳＥＡ－５」、関東化学社製）で６分間エッチング処理し、その後、水で３０秒間洗浄した。次いで、この基材１００をＡＺリムーバ１００（商品名、ＡＺエレクトロニックマテリアルズ社製）に２分間浸漬して上記フォトレジスト膜を剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥した。この結果、基材１００上にゲート電極を形成した。
上記ゲート電極形成工程の後、ゲート絶縁層形成工程では、上述したゲート絶縁層材料Ａ２（実施例１の第２項目参照）を基材１００上に滴下し、この基材１００を、スピンコーターにより、２００ｒｐｍの回転速度で５秒間回転させた後、７００ｒｐｍの回転速度で１５秒間回転させた。これにより、基材１００上にゲート絶縁層材料Ａ２を均一に塗布した。つぎに、この基材１００上のゲート絶縁層材料Ａ２の塗膜に対して、一定の熱処理を加えるアニール処理を行い、これにより、このゲート絶縁層材料Ａ２を硬化させて絶縁層を形成した。この結果、基材１００上に、厚さ３５０ｎｍのゲート絶縁層を得た。更に、このゲート絶縁層を、パラレルライトマスクアライナーを用いて、マスクを介してパターン露光し、その後、所定の位置のゲート絶縁層をＥＬＭ－Ｄで４０秒間、ディップ現像し、水で３０秒洗浄した。これにより、このゲート絶縁層からコンタクトホール部分の電極を露出させた。
上記ゲート絶縁層形成工程の後、電極形成工程では、基材１００のゲート絶縁層の上に金属膜を成膜し、この金属膜の上に、フォトレジストを、スピンコート塗布（１０００ｒｐｍ×２０秒）して１００℃で１０分加熱乾燥した。これによって作製したフォトレジスト膜を、パラレルライトマスクアライナーを用いて、マスクを介してパターン露光した。その後、このフォトレジスト膜を、自動現像装置（滝沢産業社製、ＡＤ－２０００）を用いてＥＬＭ－Ｄで３０秒間撹拌しながら現像し、次いで、水で３０秒間洗浄した。つぎに、このパターン状のフォトレジスト膜を介して、基材１００上の金属膜を、ＡＵＲＵＭ－３０２（商品名、関東化学社製）で６分間エッチング処理し、その後、水で３０秒間洗浄した。次いで、この基材１００をＡＺリムーバ１００に２分間浸漬して上記フォトレジスト膜を剥離し、水で３０秒間洗浄後、１２０℃で２０分間加熱乾燥した。この結果、基材１００上にソース電極およびドレイン電極を形成した。
上記電極形成工程の後、半導体層形成工程では、実施例１の第１項目に示したＣＮＴを含む半導体溶液Ａ１（１μＬ）を、インクジェット法により、基材１００上のソース電極とドレイン電極との間に滴下し、３０℃で１０分間、風乾した。つぎに、この風乾後の半導体溶液Ａ１に対して、ホットプレート上で窒素気流下、１５０℃、３０分の熱処理を行った。これにより、基材１００上の第１の領域１１０および第２の領域１２０における複数のＦＥＴの半導体層を形成した。この時点において、これら複数のＦＥＴは、ｐ型特性を有するｐ型ＦＥＴである。
上記半導体層形成工程の後、塗布工程では、基材１００の第１の領域１１０に存在する複数のＦＥＴの上部に、第２絶縁層組成物として、電子供与性を有するポリマー（ビックケミー・ジャパン社製、ＢＹＫ６９１９）を、ドロップキャスト法により、０．２μＬ／個の塗布条件で連続的に塗布した。これにより、これら複数のＦＥＴをその全数にわたって連続して覆うように、当該ポリマーを第１の領域１１０に塗布した。続いて、この塗布後のポリマーに対して１５０℃、３０分の熱処理を行い、これにより、第１の領域１１０に第２絶縁層５００を形成した。第１の領域１１０内の全てのＦＥＴは、半導体層に対する第２絶縁層５００により、本来有していたｐ型特性がｎ型特性へ改質され、この結果、ｎ型ＦＥＴとなった。本実施例１では、以上の工程を経て、リングオシレータ６３２の回路を含む半導体装置１０１を得た。
また、本実施例１では、リングオシレータ６３２を構成する半導体装置１０１の回路に電源電圧として５．０Ｖを印加し、オシロスコープ（Ｋｅｙｓｉｇｈｔ Ｔｅｃｈｎｏｌｏｇｙ社製、ＤＳＯＸ６００２Ａ）によって波形を観測し、リングオシレータ６３２の発振動作を確認した。この結果、第１の領域１１０におけるＦＥＴの複数にわたって連続して形成した第２絶縁層５００により、第１の領域１１０のＦＥＴ２００はｎ型ＦＥＴとなり、第２絶縁層５００を形成していない第２の領域１２０のＦＥＴ３００はｐ型ＦＥＴとなっていることが確認できた。
＜実施例２＞
本実施例２では、上述した実施の形態１に例示されるように、ｎ型のＦＥＴ２００とｐ型のＦＥＴ３００とを含む半導体装置１０１を形成し、この半導体装置１０１を用いて、分周回路を作製した。図１２は、本発明の実施の形態１に係る半導体装置を備えた分周回路の一構成例を示す模式平面図である。図１２に示すように、この分周回路６４２は、Ｄフリップフロップ６４０を備える。Ｄフリップフロップ６４０は、クロック入力端子（ＣＬＫ入力端子）と、データ入力端子（Ｄ端子）と、反転出力端子（ＱＢ端子）と、出力端子（Ｑ端子）とを有する。Ｄフリップフロップ６４０のＱＢ端子とＤ端子とは、配線６４１によって電気的に接続されている。Ｄフリップフロップ６４０は、ＣＬＫ入力端子へクロック信号を印加すると、２分周されたクロック信号をＱ端子から出力する。
Ｄフリップフロップ６４０は、図１に例示される半導体装置１０１における第１の領域１１０のＦＥＴ２００（ｎ型ＦＥＴ）と第２の領域１２０のＦＥＴ３００（ｐ型ＦＥＴ）とを各々複数個用い、これら複数個のＦＥＴ２００、３００を配線接続して組み合わせることによって構成される。このような複数個のＦＥＴ２００、３００の回路構成を有する半導体装置１０１を用いることにより、図１２に示すような分周回路６４２を作製することができる。なお、上述した図１には、ｎ型のＦＥＴ２００およびｐ型のＦＥＴ３００を各々８個備えた半導体装置１０１が例示されているが、本発明において、半導体装置１０１が備えるＦＥＴ２００、３００の個数は特に限定されない。すなわち、分周回路６４２に適用される半導体装置１０１は、この分周回路６４２の形成に必要な個数のｎ型のＦＥＴ２００およびｐ型のＦＥＴ３００を備えている。
本実施例２における半導体装置の製造方法は、上述した実施例１に示した工程と同様にした。また、本実施例２では、実施例１と同様に、分周回路６４２を構成する半導体装置１０１の回路に電源電圧として５．０Ｖを印加し、Ｄフリップフロップ６４０のＣＬＫ入力端子に所定の周波数で振幅が５．０Ｖの信号を入力すると、このＣＬＫ入力端子に入力した信号の１／２の周波数でＤフリップフロップ６４０のＱ端子から信号が出力されていることを確認した。すなわち、分周回路６４２の正常な分周動作を確認することができた。
＜実施例３および比較例＞
実施例３および当該実施例３に対する比較例について説明する。図１３Ａは、本発明に対する比較例に係る半導体装置の一構成例を示す模式平面図である。図１３Ｂは、本発明の実施例３に係る半導体装置の一構成例を示す模式平面図である。
図１３Ａに示すように、比較例に係る半導体装置１０７は、基材１００Ａと、複数個のＦＥＴ２０６、３０２とを備える。基材１００Ａは、上述した実施の形態１における基材１００と同様の材料によって形成される基材であり、その基材面に所定領域１１３と第２の領域１２２とを含む。基材１００Ａの所定領域１１３には、複数個のＦＥＴ２０６が配置されている。複数個のＦＥＴ２０６は、各々、第２絶縁層５１３を備え、第２絶縁層５１３によってｎ型ＦＥＴとなっている。また、比較例に係る半導体装置１０７において、第２絶縁層５１３は、複数個のＦＥＴ２０６の各々を個別に覆うように所定領域１１３に設けられている。一方、基材１００Ａの第２の領域１２２には、複数個のＦＥＴ３０２が配置されている。複数個のＦＥＴ３０２は、各々、第２絶縁層５１３を備えていないＦＥＴ、すなわち、ｐ型ＦＥＴである。比較例に係る半導体装置１０７は、第２絶縁層５１３がＦＥＴ２０６の各別に形成されること以外、実施例１と同様の条件および方法によって作製した。
また、図１３Ｂに示すように、本実施例３に係る半導体装置１０８は、基材１００Ｂと、複数個のＦＥＴ２０６、３０２とを備える。基材１００Ｂは、上述した実施の形態１における基材１００と同様の材料によって形成される基材であり、その基材面に第１の領域１１４と第２の領域１２２とを含む。基材１００Ｂの第１の領域１１４には、上記比較例と同様に、複数個のＦＥＴ２０６が配置されている。本実施例３において、複数個のＦＥＴ２０６は、各々、第２絶縁層５１４を備え、第２絶縁層５１４によってｎ型ＦＥＴとなっている。また、本実施例３に係る半導体装置１０８において、第２絶縁層５１４は、第１の領域１１４におけるＦＥＴ２０６の複数（例えば全数）にわたって連続するように配置され、これらのＦＥＴ２０６の全数を一括して覆っている。一方、基材１００Ｂの第２の領域１２２には、上記比較例と同様に、複数個のＦＥＴ３０２（ｐ型ＦＥＴ）が配置されている。本実施例３に係る半導体装置１０８は、実施例１と同様の条件および方法によって作製した。
特に、比較例の第２絶縁層５１３および実施例３の第２絶縁層５１４の形成においては、ディスペンサ装置（武蔵エンジニアリング社製、ＳＨＯＴｍｉｎｉ、ＭＬ－８０８―ＦＸ）を用い、第２絶縁層組成物として、電子供与性を有するポリマー（ビックケミー・ジャパン社製、ＢＹＫ６９１９）を１個の半導体素子あたりに１．０秒間吐出し、塗布した。このようにして、第２絶縁層５１３、５１４を各々形成した。この条件によって第２絶縁層組成物（第２絶縁層となる樹脂）を塗布した場合、当該樹脂の塗布形状は、基材の面直方向から見た平面視で円形または楕円形になり、当該樹脂の１回の吐出による塗布体の直径は１２００μｍ程度であった。また、当該樹脂の塗布位置のばらつきや当該樹脂の濡れ広がり等を加味した第２絶縁層の中心位置精度は、±４００μｍ程度であった。
比較例では、上述した樹脂の塗布体のサイズおよび第２絶縁層の中心位置精度等の知見に基づき、ｎ型のＦＥＴ２０６の素子間距離Ｌ１を２０００μｍとして、半導体装置１０７を作製した。また、本実施例３では、上記知見に基づき、ｎ型のＦＥＴ２０６の素子間距離Ｌ２を８００μｍとして、半導体装置１０８を作製した。これらの半導体装置１０７、１０８は、各々、図１１に示したリングオシレータ６３２を含む回路（リングオシレータ回路）を有したものである。第２絶縁層５１３、５１４の形成におけるポリマーの吐出条件は、１個の半導体素子あたりに１．０秒間という同一条件として、全てのＦＥＴ２０６の直上に、当該ポリマーを点状に吐出した。
このようにして作製した半導体装置１０７、１０８のうち、比較例に係る半導体装置１０７の第２絶縁層５１３は、図１３Ａに示すように、円形に独立した形状を有していた。この半導体装置１０７の基材１００Ａにおいて、ｎ型のＦＥＴ２０６および第２絶縁層５１３によって占められる所定領域１１３の面積は、約６７．８ｍｍ２であった。一方、本実施例３に係る半導体装置１０８の第２絶縁層５１４は、図１３Ｂに示すように、複数のＦＥＴ２０６に跨って角丸長方形状に一体化した形状を有していた。この半導体装置１０８の基材１００Ｂにおいて、第１の領域１１４の面積は、約１８．４ｍｍ２であった。上記のように比較例と本実施例３とを比較して分かるように、本実施例３に係る半導体装置１０８では、第２絶縁層５１４が第１の領域１１４におけるＦＥＴ２０６の複数にわたって連続して配置されているため、これらのＦＥＴ２０６および第２絶縁層５１４によって占められる第１の領域１１４の面積を、比較例に係る半導体装置１０７の所定領域１１３に比べて大幅に縮小することができた。この結果、本実施例３に係る半導体装置１０８のサイズ（基材面積およびＩＣチップ面積など）を比較例に係る半導体装置１０７に比べて小型化することができた。
また、これらの半導体装置１０７、１０８のリングオシレータ回路に、電源電圧として５．０Ｖを印加し、オシロスコープ（Ｋｅｙｓｉｇｈｔ Ｔｅｃｈｎｏｌｏｇｙ社製、ＤＳＯＸ６００２Ａ）によって波形を観測し、それぞれのリングオシレータ回路の発振動作を確認した。この結果、どちらのリングオシレータ回路も同等の回路特性を有することを確認した。
以上のように、本発明に半導体装置、無線通信装置、センサー制御装置、および半導体装置の製造方法は、相補型回路のチップ面積および製造コストの増大を抑制することができる半導体装置、および当該半導体装置を用いた無線通信装置およびセンサー制御装置の実現に適している。
１０、１００、１００Ａ、１００Ｂ 基材
１１、１０１～１０８ 半導体装置
２０ ｎ型ＦＥＴ
３０ ｐ型ＦＥＴ
５０ ｎ型改質ポリマー
１１０～１１２、１１４ 第１の領域
１１３ 所定領域
１２０～１２２ 第２の領域
１３０、１３１ 第３の領域
２００～２０６、３００～３０２ ＦＥＴ
２１０、３１０ ソース電極
２２０、３２０ ドレイン電極
２３０、３３０ ゲート電極
２５０、３５０ ゲート絶縁層
２７０、３７０ 半導体層
５００、５１０～５１４、５５０ 第２絶縁層
５２０、５２１ 第３絶縁層
５６０ オーバーコート層
６００ インバータ
６０１ クロック発生回路
６０２ ＦＥＴ
６０３ コンデンサ
６１１、６１２、６１３、６３１ インバータ
６３２ リングオシレータ
６４０ Ｄフリップフロップ
６４１ 配線
６４２ 分周回路
７００ 無線通信装置
７０１ アンテナ
７０２ 整流回路
７０３ 電源生成部
７０４ ロジック回路
７０５ メモリ回路
７０６ 出力部
Ｌ１、Ｌ２ 素子間距離

Claims (19)

  1. 基材上に、少なくとも、半導体素子が２個以上配置される第１の領域と、半導体素子が１個以上配置される第２の領域と、を含む半導体装置であって、
    前記第１の領域の半導体素子は、
    前記第１の領域のソース電極、前記第１の領域のドレイン電極、前記第１の領域のゲート電極、前記第１の領域のソース電極と前記第１の領域のドレイン電極とに接する前記第１の領域の半導体層、および前記第１の領域の半導体層と前記第１の領域のゲート電極とを絶縁する前記第１の領域のゲート絶縁層と、
    前記第１の領域のゲート絶縁層とは異なる位置で前記第１の領域の半導体層と接する第２絶縁層と、
    を前記基材上に備え、
    前記第２の領域の半導体素子は、
    前記第２の領域のソース電極、前記第２の領域のドレイン電極、前記第２の領域のゲート電極、前記第２の領域のソース電極と前記第２の領域のドレイン電極とに接する前記第２の領域の半導体層、および前記第２の領域の半導体層と前記第２の領域のゲート電極とを絶縁する前記第２の領域のゲート絶縁層を前記基材上に備え、
    前記第１の領域の半導体素子の電気伝導性は、前記第２絶縁層により、前記第２の領域の半導体素子の電気伝導性と相異し、
    前記第２絶縁層は、前記第１の領域の半導体素子の２個以上にわたって連続して配置される、
    ことを特徴とする半導体装置。
  2. 前記基材上に、半導体素子が２個以上配置される第３の領域をさらに含み、
    前記第３の領域の半導体素子は、
    前記第３の領域のソース電極、前記第３の領域のドレイン電極、前記第３の領域のゲート電極、前記第３の領域のソース電極と前記第３の領域のドレイン電極とに接する前記第３の領域の半導体層、および前記第３の領域の半導体層と前記第３の領域のゲート電極とを絶縁する前記第３の領域のゲート絶縁層と、
    前記第３の領域のゲート絶縁層とは異なる位置で前記第３の領域の半導体層と接する第３絶縁層と、
    を備え、
    前記第２絶縁層を構成する組成物と前記第３絶縁層を構成する組成物とは、互いに異なる、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２絶縁層は、前記第１の領域において、長短を有する形状となるように複数配置され、
    複数の前記第２絶縁層の長尺方向は、各々、互いに同一の方向である、
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記第２絶縁層および前記第３絶縁層は、各々、長短を有する形状となるように配置され、
    前記第２絶縁層の長尺方向と前記第３絶縁層の長尺方向とは、互いに同一の方向である、
    ことを特徴とする請求項２に記載の半導体装置。
  5. 前記基材上の半導体層が、カーボンナノチューブ、カーボンナノコイル、フラーレン、グラフェン、ナノダイヤモンドの中から選ばれるいずれか１種類以上の半導体材料を含有する、
    ことを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. 前記基材上の半導体層が、カーボンナノチューブを含有する、
    ことを特徴とする請求項５に記載の半導体装置。
  7. 前記第２絶縁層が、窒素原子およびリン原子の中から選ばれるいずれか１種以上を有する電子供与性化合物を含有する、
    ことを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
  8. 前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、トランジスタのしきい値電圧の違いである、
    ことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  9. 前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、トランジスタの導電型の違いである、
    ことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  10. 前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、周囲温度に対する電気伝導性の違いである、
    ことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  11. 前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、周囲湿度に対する電気伝導性の違いである、
    ことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  12. 前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、入射光波長に対する電気伝導性の違いである、
    ことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  13. 前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、入射光量に対する電気伝導性の違いである、
    ことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  14. 前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、酸素量に対する電気伝導性の違いである、
    ことを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  15. 前記第３の領域の半導体素子の電気伝導性は、前記第３絶縁層により、前記第２の領域の半導体素子の電気伝導性と相異し、
    前記第１の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、トランジスタの導電型の違いであり、
    前記第３の領域の半導体素子と前記第２の領域の半導体素子との電気伝導性の相異が、トランジスタのしきい値電圧の違いである、
    ことを特徴とする請求項２または４に記載の半導体装置。
  16. 請求項１～１５のいずれか一つに記載の半導体装置を製造する半導体装置の製造方法であって、
    前記第２絶縁層を形成するための組成物を、前記第１の領域の半導体素子の２個以上にわたって連続するように塗布する塗布工程を含む、
    ことを特徴とする半導体装置の製造方法。
  17. 前記塗布工程は、インクジェット方式、ノズル塗布方式、スクリーン印刷方式、オフセット印刷方式、またはドロップキャスト塗布方式のいずれか１種によって前記組成物を塗布し、前記第２絶縁層を形成する、
    ことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 請求項１～１５のいずれか一つに記載の半導体装置を備える、
    ことを特徴とする無線通信装置。
  19. 請求項１～１５のいずれか一つに記載の半導体装置を備える、
    ことを特徴とするセンサー制御装置。
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