JP7408947B2 - 炭化珪素半導体装置 - Google Patents

Description

この発明は、炭化珪素半導体装置に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。

このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域での電界集中によりエッジ終端領域に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、エッジ終端領域での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。

エッジ終端領域の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの耐圧構造をエッジ終端領域に配置した装置が公知である。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、エッジ終端領域に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である。

従来の高耐圧炭化珪素半導体装置の耐圧構造について、ＪＴＥ構造を備えたＭＯＳＦＥＴを例に説明する。図４は、従来の炭化珪素半導体装置の構造を示す断面図である。

図４に示す従来の炭化珪素半導体装置１７０は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体チップ）とする）に、活性領域１５０と、活性領域１５０の周囲を囲むエッジ終端領域１６０と、を備える。炭化珪素基体は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１のおもて面上に、炭化珪素からなるｎ型エピタキシャル層１０８と、炭化珪素からなるｎ⁺⁺型エピタキシャル層１０９と、炭化珪素からなるｎ^-型ドリフト領域１０２と、炭化珪素からなるｐ型ベース領域１０５と、を順に積層してなる。

また、ｎ^-型ドリフト領域１０２内に、ｎ型部分領域１０３およびｐ⁺型部分領域１０４が設けられている。ｐ⁺型部分領域１０４は、下部ｐ⁺型部分領域１０４ｂおよび上部ｐ⁺型部分領域１０４ａからなる。ｐ型ベース領域１０５内に、ｎ⁺型ソース領域（不図示）およびｐ⁺⁺型コンタクト領域１０６が設けられている。

活性領域１５０には、炭化珪素基体のおもて面（ｐ型ベース領域１０５側の面）側に、図４では記載を省略するトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が設けられている。ｎ⁺型ソース領域およびｐ⁺⁺型コンタクト領域１０６上にバリアメタル１１５を介して、ソース電極１１６が設けられ、ｎ⁺型炭化珪素基板１０１の裏面にドレイン電極１１７が設けられている。

活性領域１５０の端部では、ｐ⁺⁺型コンタクト領域１０６上にＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜１１２を介して、ポリシリコン層１２２が設けられる。

エッジ終端領域１６０では、ポリシリコン層１２２とゲートパッド電極（不図示）を接続するゲートランナー１１８が設けられる。ゲートランナー１１８が設けられている領域より外側（チップ端部側）のエッジ終端領域１６０は、ｐ型ベース領域１０５が除去され、炭化珪素基体のおもて面にエッジ終端領域１６０を活性領域１５０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ^-型ドリフト領域１０２が露出されている。また、エッジ終端領域１６０には、複数のｐ⁺型領域（ここでは２つ、ｐ⁺型ＪＴＥ領域１１９、ｐ型ＪＴＥ領域１２０）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側にチャネルストッパとして機能するｎ型チャネルストッパ領域１２１が設けられている。

また、主電流が流れる活性領域のコーナー部に、不純物濃度の高い半導体領域を設けることで、エッジ終端領域で発生した電荷（ホール）による、高抵抗であるｐ型炭化珪素層と素子周辺のゲート電極との間の酸化膜にかかる電界を緩和し、絶縁破壊を起こすことを防止する炭化珪素半導体装置が公知である（例えば、下記特許文献１参照）。

特開２０１８－２０６８７３号公報

しかしながら、従来の炭化珪素半導体装置では、ポリシリコン層１２２の下にはフィールド酸化膜１１０が部分的に存在している。このため、ポリシリコン層１２２には段差部１２４が存在している。段差部１２４は、電界が局所的に集中しやすく、ＨＴＯ膜１１２中で図４の斜線部で示す領域において、ポリシリコン層１２２とｐ⁺⁺型コンタクト領域１０６との間にＭＯＳのスイッチングの際に電界の集中が発生して素子破壊の原因となる。

これは、エッジ終端領域１６０で発生した電荷（ホール）がｐ型ベース領域１０５およびｐ⁺⁺型コンタクト領域１０６を流れ（図４の矢印Ａで示す経路）、活性領域１５０のソース電極１１２に引き抜かれ、この際に、高抵抗であるｐ⁺⁺型コンタクト領域１０６と素子周辺のポリシリコン層１２２との間のＨＴＯ膜１１２に電界がかかり、絶縁破壊を起こしていると考えられる。

このように、炭化珪素半導体基板を用いるため、炭化珪素半導体装置は絶縁破壊電圧が上がり高電圧での動作が可能になる。一方で、素子内に高電界が印加されやすくなるため、トレンチの底部やエッジ終端領域１６０において、電界を緩和するための構造を取り入れる必要性がでてきた。

従来の特許文献１の炭化珪素半導体装置では、フィールド酸化膜１１０端部のポリシリコン層１２２とｐ⁺⁺型コンタクト領域１０６との間にかかる電界を緩和するため、p型領域中に電荷（ホール）を引き抜くｐ⁺型領域を形成している。このｐ⁺領域を形成する際に、段差部１２４の下はより不純物濃度が低く高抵抗なｐ型半導体領域が残されている。これにより、エッジ終端領域１６０で発生した電荷が半導体領域を迂回することになり、段差部１２４での電界集中が緩和される。

しかしながら、従来の特許文献１の炭化珪素半導体装置では、ｐ⁺⁺型コンタクト領域１０６の直下のｐ型ベース領域１０５に電荷が流れるため、段差部１２４に集中する電界の緩和が不十分であるという課題がある。

この発明は、上述した従来技術による問題点を解消するため、フィールド酸化膜端部において、ゲート電極とｐ⁺⁺型コンタクト領域との間にかかる電界を緩和し、耐圧を高めることができる炭化珪素半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層が設けられる。前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２炭化珪素半導体層が設けられる。前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、前記第１半導体領域と接する第２導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第１炭化珪素半導体層の表面層に第２導電型の第３半導体領域が設けられる。前記トレンチの底部および前記第３半導体領域の底部に第２導電型の第４半導体領域が設けられる。前記第１半導体領域および前記第２半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。これらを主電流が流れる活性領域内に備える。前記活性領域の端部の前記第２半導体領域内に、前記第２炭化珪素半導体層と同じまたは低不純物濃度の第２導電型の第５半導体領域を備える。前記活性領域の端部に前記ゲート電極と電気的に接続されるポリシリコン層を備え、前記第５半導体領域は、前記ポリシリコン層の前記活性領域側の端と深さ方向に対向する位置に設けられる。前記第５半導体領域は、前記ポリシリコン層の前記活性領域側の端より、前記活性領域側に広がっている。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域の周囲を囲む終端領域は、前記第１炭化珪素半導体層と、前記第２炭化珪素半導体層と、前記第２半導体領域と、前記第２半導体領域の表面に設けられたフィールド酸化膜と、を備え、前記第５半導体領域は、前記フィールド酸化膜の前記活性領域側の端より、０．５μｍ以上５μｍ以下、前記終端領域側に広がっていることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域の幅は、１５μｍ以上４０μｍ以下であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域の端部の前記第３半導体領域内に、前記第５半導体領域と深さ方向に対向する位置に、前記第５半導体領域と同じ不純物濃度の前記第１炭化珪素半導体層に達しない第２導電型の第６半導体領域をさらに備えることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域および前記第６半導体領域は、前記第２半導体領域よりも１．０×１０¹⁸／ｃｍ³以上不純物濃度が低いことを特徴とする。

上述した発明によれば、ポリシリコン層と接するｐ⁺⁺型コンタクト領域（第２導電型の第２半導体領域）にｐ型部分領域（第２導電型の第５半導体領域）を設けている。これにより、エッジ終端領域で発生した電荷が、上部ｐ⁺型部分領域（第２導電型の第３半導体領域）に迂回されることになり、電界が局所的に集中しやすいポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界が緩和され、素子の耐圧を高めることが可能になる。

このように、上部ｐ⁺型部分領域に電荷をより大きく迂回させることができるため、ｐ⁺⁺型コンタクト領域の下部のｐ型ベース領域（第２導電型の第２炭化珪素半導体層）に電荷が流れることがない。このため、上部ｐ⁺型部分領域を設けていない形態よりもポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界がより緩和され、素子の耐圧をより高めることが可能になる。

本発明にかかる炭化珪素半導体装置によれば、フィールド酸化膜端部において、ゲート電極とｐ⁺⁺型コンタクト領域との間にかかる電界を緩和し、耐圧を高めることができるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置のＭＯＳ構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。

（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図２は、実施の形態１にかかる炭化珪素半導体装置のＭＯＳ構造を示す断面図である。

図１および図２に示すように、実施の形態１にかかる炭化珪素半導体装置７０は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）に、活性領域５０と、活性領域５０の周囲を囲むエッジ終端領域６０とを備える。活性領域５０は、オン状態のときに電流が流れる領域である。エッジ終端領域６０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。図１は、活性領域５０の端部とエッジ終端領域６０の構造を示し、図２は、活性領域５０のＭＯＳ構造を示す。

炭化珪素基体は、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板、第１導電型の炭化珪素半導体基板）１のおもて面上に、炭化珪素からなるｎ型エピタキシャル層８と、炭化珪素からなるｎ⁺⁺型エピタキシャル層９と、炭化珪素からなるｎ^-型ドリフト領域（第１導電型の第１炭化珪素半導体層）２と、炭化珪素からなるｐ型ベース領域（第２導電型の第２炭化珪素半導体層）５と、を順に積層してなる。ｎ⁺型炭化珪素基板１はドレイン領域として機能する。

ｎ⁺型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ^-型ドリフト領域２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ^-型ドリフト領域２とｎ⁺型炭化珪素基板１との間には、ｎ型エピタキシャル層８およびｎ⁺⁺型エピタキシャル層９が設けられていてもよい。ｎ型エピタキシャル層８およびｎ⁺⁺型エピタキシャル層９は、それぞれ、ｎ⁺型炭化珪素基板１から結晶欠陥が成長することを削減するバッファ層である。また、ｎ^-型ドリフト領域２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域２６が設けられていてもよい。ｎ型高濃度領域２６は、ｎ⁺型炭化珪素基板１よりも低くｎ^-型ドリフト領域２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。

ｎ^-型ドリフト領域２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース領域５が設けられている。ｐ型ベース領域５の不純物濃度は、例えば、３．５×１０¹⁷／ｃｍ³であり、部分的に５×１０¹⁷／ｃｍ³となるようにイオン注入されている。

ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素基体の裏面）には、裏面電極となるドレイン電極（第２電極）１７が設けられている。ドレイン電極１７の表面には、ドレイン電極パッド（不図示）が設けられている。

炭化珪素基体の第１主面側（ｐ型ベース領域５側）には、トレンチ構造が形成されている。具体的には、トレンチ２５は、ｐ型ベース領域５のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素基体の第１主面側）の表面からｐ型ベース領域５を貫通してｎ型高濃度領域２６（ｎ型高濃度領域２６を設けない場合にはｎ^-型ドリフト領域２、以下単に（２）と記載する）に達する。

トレンチ２５の内壁に沿って、トレンチ２５の底部および側壁にゲート絶縁膜１１が形成されており、トレンチ２５内のゲート絶縁膜１１の内側にゲート電極１３が形成されている。ゲート絶縁膜１１によりゲート電極１３が、ｎ型高濃度領域２６（２）およびｐ型ベース領域５と絶縁されている。ゲート電極１３の一部は、トレンチ２５の上方（後述するソース電極１６が設けられている側）からソース電極１６側に突出していてもよい。

ｎ型高濃度領域２６（２）のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素基体の第１主面側）の表面層には、上部ｐ⁺型部分領域（第２導電型の第３半導体領域）４ａが設けられている。上部ｐ⁺型部分領域４ａは、例えば、トレンチ２５の間に設けられている。また、ｎ型高濃度領域２６（２）内に、トレンチ２５の底部および上部ｐ⁺型部分領域４ａの底部と接する下部ｐ⁺型部分領域（第２導電型の第４半導体領域）４ｂが設けられている。トレンチ２５の底部と接する下部ｐ⁺型部分領域４ｂは、トレンチ２５の底部と深さ方向（ソース電極１２から裏面電極への方向）に対向する位置に設けられる。トレンチ２５の間の上部ｐ⁺型部分領域４ａと下部ｐ⁺型部分領域４ｂをあわせてｐ⁺型部分領域４となる。

下部ｐ⁺型部分領域４ｂの幅は、トレンチ２５の幅と同じかそれよりも広い。また、下部ｐ⁺型部分領域４ｂの幅は、上部ｐ⁺型部分領域４ａの幅と同じかそれよりも広い。ｐ⁺型部分領域４の不純物濃度は、例えば、６．５×１０¹⁸／ｃｍ³である。トレンチ２５の底部は、下部ｐ⁺型部分領域４ｂに達してもよいし、ｐ型ベース領域５と下部ｐ⁺型部分領域４ｂに挟まれたｎ型高濃度領域２６（２）内に位置していてもよい。

また、ｎ^-型ドリフト領域２内に、トレンチ２５間の下部ｐ⁺型部分領域４ｂよりも深い位置にｎ型高濃度領域２６（２）よりピーク不純物濃度が高いｎ型部分領域３が設けられてもよい。なお、深い位置とは、下部ｐ⁺型部分領域４ｂよりもドレイン電極１７に近い位置のことである。

ｐ型ベース領域５の内部には、炭化珪素基体の第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）７およびｐ⁺⁺型コンタクト領域（第２導電型の第２半導体領域）６が選択的に設けられている。また、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域６は互いに接する。ｎ⁺型ソース領域７の不純物濃度は、例えば、３×１０¹⁹／ｃｍ³である。ｐ⁺⁺型コンタクト領域６の不純物濃度は、例えば、３×１０²⁰／ｃｍ³である。

層間絶縁膜１４は、炭化珪素基体の第１主面側の全面に、トレンチ２５に埋め込まれたゲート電極１３を覆うように設けられている。ソース電極（第１電極）１６は、層間絶縁膜１４に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域６に接する。ソース電極１６は、層間絶縁膜１４によって、ゲート電極１３と電気的に絶縁されている。ソース電極１６上には、ソース電極パッド（不図示）が設けられている。ソース電極１６と層間絶縁膜１４との間に、例えばソース電極１６からゲート電極１３側への金属原子の拡散を防止するバリアメタル１５が設けられていてもよい。図２では、活性領域５０に２つのＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造のみを図示しているが、さらに多くのＭＯＳゲート構造が並列に配置されていてもよい。

活性領域５０の端部では、ソース電極１６と炭化珪素基体（例えば、ｐ⁺⁺型コンタクト領域６）の間に、ＨＴＯ膜１２と層間絶縁膜１４が設けられている。活性領域５０の端部とは、エッジ終端領域６０と接する活性領域５０の部分であり、具体的には、ソース電極１６と炭化珪素基体との間に層間絶縁膜１４が設けられている部分である。

活性領域５０端部のＨＴＯ膜１２上に部分的にポリシリコン層２２が設けられ、当該ポリシリコン層２２は、後述するゲートランナー１８に電気的に接続されている。

実施の形態１では、ポリシリコン層２２と接するｐ⁺⁺型コンタクト領域６内にｐ型部分領域（第２導電型の第５半導体領域）２３を設けている。ｐ型部分領域２３は、ｐ⁺⁺型コンタクト領域６を突き抜けて、ｐ型ベース領域５に達してもよいが、上部ｐ⁺型部分領域４ａには達しない。ｐ型部分領域２３の幅ｗ１は、活性領域５０端部のポリシリコン層２２の幅ｗ２と同程度以上（ｗ１≧ｗ２）であることが好ましい。ｐ型部分領域２３の幅ｗ１は、具体的に１５μｍ以上４０μｍ以下であることが好ましい。

また、ｐ型部分領域２３は、例えば、後述するフィールド酸化膜１０の活性領域５０側の端部からエッジ終端領域６０側に幅ｗ３分広がっていてもよい。ｐ型部分領域２３は、例えば、ｐ⁺⁺型コンタクト領域６の膜厚程度までエッジ終端領域６０側に広がっていてもよい。具体的には、０．５μｍ以上５μｍ以下程度エッジ終端領域６０側に広がっていることが好ましく、２μｍ以上５μｍ以下程度エッジ終端領域６０側に広がっていることがより好ましい。また、ｐ型部分領域２３は、ポリシリコン層２２の活性領域５０側の端部から活性領域５０側に幅ｗ４分広がっていてもよい。幅ｗ４は、幅ｗ３と同程度かより狭い（ｗ４≦ｗ３）ことが好ましい。

また、ｐ型部分領域２３の不純物濃度は、ｐ型ベース領域５の不純物濃度と同程度またはそれ以下の不純物濃度であり、ｐ⁺⁺型コンタクト領域６の不純物濃度より低くなっている。例えば、ｐ型部分領域２３は、ｐ⁺⁺型コンタクト領域６より１．０×１０¹⁸／ｃｍ³以上不純物濃度が低いことが好ましい。

実施の形態１の炭化珪素半導体装置では、エッジ終端領域６０で発生した電荷は、抵抗が高いｐ型部分領域２３およびｐ型ベース領域５を避け、抵抗が低い上部ｐ⁺型部分領域４ａを流れ（図１の矢印Ｂで示す経路）、活性領域５０のソース電極１６に引き抜かれる。このように、実施の形態１では、エッジ終端領域６０で発生した電荷が、上部ｐ⁺型部分領域４ａに迂回されることになり、段差部２４、ポリシリコン層２２およびｐ⁺⁺型コンタクト領域６にかかる電界が緩和され、素子の耐圧を高めることが可能になる。図示されていないが、ｐ型部分領域２３は、活性領域５０を取り囲むように設けられている。このため、どの方向から電荷が流れ込んでも、電荷を上部ｐ⁺型部分領域４ａに迂回させることができる。

また、実施の形態１では、ｐ⁺⁺型コンタクト領域６の下に、ｐ型ベース領域５があり、ｐ型ベース領域５の下に上部ｐ⁺型部分領域４ａが設けられている。このため、ｐ⁺⁺型コンタクト領域６の下部のｐ型ベース領域５に電荷が流れることがなく、エッジ終端領域６０で発生した電荷を、上部ｐ⁺型部分領域４ａを設けない場合よりも大きく迂回させることができる。このため、上部ｐ⁺型部分領域４ａを設けていない形態よりもポリシリコン層２２およびｐ⁺⁺型コンタクト領域６にかかる電界が緩和され、素子の耐圧をより高めることが可能になる。

図１には、ｐ型部分領域２３が記載されているが、ｐ型部分領域２３の代わりにｎ型部分領域であってもかまわない。ｎ型部分領域である場合、不純物濃度はどのような濃度であってもかまわない。ｎ型部分領域の場合も、ｐ型部分領域２３と同様の作用効果を有する。

エッジ終端領域６０においても、ｎ⁺型炭化珪素基板１のおもて面上に上述したｎ型エピタキシャル層８、ｎ⁺⁺型エピタキシャル層９、ｎ^-型ドリフト領域２、ｎ型高濃度領域２６、ｐ型ベース領域５、ｎ型部分領域３、上部ｐ⁺型部分領域４ａおよび下部ｐ⁺型部分領域４ｂが設けられる。

エッジ終端領域６０には、ポリシリコン層２２とゲートパッド電極を接続するゲートランナー１８が設けられる。ゲートランナー１８が設けられている領域以外のエッジ終端領域６０では、ｐ型ベース領域５、ｎ型部分領域３、上部ｐ⁺型部分領域４ａおよび下部ｐ⁺型部分領域４ｂが除去され、炭化珪素基体のおもて面にエッジ終端領域６０を活性領域５０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ^-型ドリフト領域２が露出されている。また、エッジ終端領域６０には、複数のｐ⁺型領域（図２では２つ、ｐ⁺型ＪＴＥ領域１９、ｐ型ＪＴＥ領域２０）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパとして機能するｎ型チャネルストッパ領域２１が設けられている。ＪＴＥ構造とｎ^-型ドリフト領域２とのｐｎ接合により、横方向の高耐圧が保持される。

エッジ終端領域６０は、フィールド酸化膜１０で覆われ、フィールド酸化膜１０上にＨＴＯ膜１２、層間絶縁膜１４が順に堆積されている。

実施の形態１にかかる炭化珪素半導体装置は、ｐ型部分領域２３以外は、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作製する場合と同様に作製することができる。ｐ型部分領域２３は、例えば、ｐ型ベース領域５上にｐ⁺⁺型コンタクト領域６を形成する際に、ｐ型部分領域２３が設けられる領域に、ｐ⁺⁺型コンタクト領域６を形成しないことで、形成することができる。この場合、ｐ型部分領域２３の不純物濃度は、ｐ型ベース領域５の不純物濃度と同程度になる。

また、上記のように形成したｐ型部分領域２３にｎ型の不純物をイオン注入することにより、ｐ型ベース領域５より、不純物濃度が低いｐ型部分領域２３を形成することができる。さらに、ｎ型の不純物をイオン注入して、ｎ型に反転させることで、ｎ型の部分領域を形成することもできる。ｎ型の不純物のイオン注入は、例えば、ｎ⁺型ソース領域７を形成する際のイオン注入と同時に行ってもよい。

以上、説明したように、実施の形態１によれば、ポリシリコン層と接するｐ⁺⁺型コンタクト領域にｐ型部分領域を設けている。これにより、エッジ終端領域で発生した電荷が、上部ｐ⁺型部分領域に迂回されることになり、電界が局所的に集中しやすいポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界が緩和され、素子の耐圧を高めることが可能になる。

このように、上部ｐ⁺型部分領域に電荷をより大きく迂回させることができるため、ｐ⁺⁺型コンタクト領域の下部のｐ型ベース領域に電荷が流れることがない。このため、上部ｐ⁺型部分領域を設けていない形態よりもポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界がより緩和され、素子の耐圧をより高めることが可能になる。

（実施の形態２）
図３は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置７１のＭＯＳ構造は、実施の形態１と同様であるため、記載を省略する。図３に示すように、実施の形態２にかかる炭化珪素半導体装置７１が、実施の形態１にかかる炭化珪素半導体装置７０と異なる点は、第２ｐ型部分領域（第２導電型の第６半導体領域）２７がさらに設けられた点である。

第２ｐ型部分領域２７は、上部ｐ⁺型部分領域４ａ内にｐ型部分領域２３と深さ方向に対向する位置に設けられている。第２ｐ型部分領域２７の幅は、ｐ型部分領域２３の幅と同程度またはより広いことが好ましい。第２ｐ型部分領域２７は、上部ｐ⁺型部分領域４ａを突き抜けて、下部ｐ⁺型部分領域４ｂに達してもよいが、ｎ型部分領域３には達しない。また、第２ｐ型部分領域２７の不純物濃度は、ｐ型部分領域２３の不純物濃度と同程度であり、上部ｐ⁺型部分領域４ａの不純物濃度より低くなっている。

これにより、エッジ終端領域６０で発生した電荷は、抵抗が高いｐ型部分領域２３、第２ｐ型部分領域２７およびｐ型ベース領域５を避け、抵抗が低い下部ｐ⁺型部分領域４ｂを流れ（図３の矢印Ｃで示す経路）、活性領域５０のソース電極１２に引き抜かれる。このように、実施の形態２では、エッジ終端領域６０で発生した電荷が、下部ｐ⁺型部分領域４ｂに迂回されることになり、段差部２４、ポリシリコン層２２およびｐ⁺⁺型コンタクト領域６にかかる電界が緩和され、素子の耐圧を高めることが可能になる。

また、実施の形態２では、ｐ⁺⁺型コンタクト領域６の下に、ｐ型ベース領域５があり、ｐ型ベース領域５の下に上部ｐ⁺型部分領域４ａが設けられている。このため、ｐ⁺⁺型コンタクト領域６の下部のｐ型ベース領域５および上部ｐ⁺型部分領域４ａに電荷が流れることがなく、エッジ終端領域６０で発生した電荷を、第２ｐ型部分領域２７を設けない実施の形態１の場合よりも大きく迂回させることができる。このため、実施の形態１よりもポリシリコン層２２およびｐ⁺⁺型コンタクト領域６にかかる電界が緩和され、素子の耐圧をより高めることが可能になる。

図３には、第２ｐ型部分領域２７が記載されているが、第２ｐ型部分領域２７の代わりに第２ｎ型部分領域であってもかまわない。第２ｎ型部分領域である場合、不純物濃度はどのような濃度であってもかまわない。第２ｎ型部分領域の場合も、第２ｐ型部分領域２７と同様の作用効果を有する。

実施の形態２にかかる炭化珪素半導体装置は、第２ｐ型部分領域２７以外は、実施の形態１と同様に作製することができる。第２ｐ型部分領域２７は、例えば、ｎ型高濃度領域２６（２）内に、ｐ型の不純物をイオン注入して、形成することができる。この場合、第２ｐ型部分領域２７の不純物濃度を、ｐ型ベース領域５の不純物濃度と同程度またはより低濃度になるようにイオンを注入する。

また、上部ｐ⁺型部分領域４ａを形成した後、ｎ型の不純物をイオン注入して、形成することもできる。さらに、ｎ型の不純物をイオン注入して、ｎ型に反転させることで、第２ｎ型部分領域を形成することもできる。ｎ型の不純物のイオン注入は、例えば、ｎ⁺型ソース領域７を形成する際のイオン注入と同時に行ってもよい。

このように、イオン注入により、ｐ型部分領域２３および第２ｐ型部分領域２７を形成する場合、第２ｐ型部分領域２７がｐ型部分領域２３より深い位置にあるため、注入したイオンの広がりが大きくなる。このため、同じマスクを使用しても第２ｐ型部分領域２７の幅がｐ型部分領域２３の幅よりも広くなる。

以上、説明したように、実施の形態２によれば、ポリシリコン層と接するｐ⁺⁺型コンタクト領域にｐ型部分領域を設け、ｐ型部分領域と深さ方向に対向する位置に第２ｐ型部分領域を設けている。これにより、エッジ終端領域で発生した電荷が、下部ｐ⁺型部分領域に迂回されることになり、電界が局所的に集中しやすいポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界が緩和され、素子の耐圧を高めることが可能になる。電流が下部ｐ⁺型部分領域に迂回されるため、実施の形態１の場合よりも大きく迂回させることができる。このため、実施の形態１よりもポリシリコン層およびｐ⁺⁺型コンタクト領域にかかる電界が緩和され、素子の耐圧をより高めることが可能になる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる炭化珪素半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ ｎ^-型ドリフト領域
３、１０３ ｎ型部分領域
４、１０４ ｐ⁺型部分領域
４ａ、１０４ａ 上部ｐ⁺型部分領域
４ｂ、１０４ｂ 下部ｐ⁺型部分領域
５、１０５ ｐ型ベース領域
６、１０６ ｐ⁺⁺型コンタクト領域
７ ｎ⁺型ソース領域
８、１０８ ｎ型エピタキシャル層
９、１０９ ｎ⁺⁺型エピタキシャル層
１０、１１０ フィールド酸化膜
１１ ゲート絶縁膜
１２、１１２ ＨＴＯ膜
１３、１１３ ゲート電極
１４、１１４ 層間絶縁膜
１５、１１５ バリアメタル
１６、１１６ ソース電極
１７、１１７ ドレイン電極
１８、１１８ ゲートランナー
１９、１１９ ｐ⁺型ＪＴＥ領域
２０、１２０ ｐ型ＪＴＥ領域
２１、１２１ ｎ型チャネルストッパ領域
２２、１２２ ポリシリコン層
２３ ｐ型部分領域
２４、１２４ 段差部
２５ トレンチ
２６ ｎ型高濃度領域
２７ 第２ｐ型部分領域
５０、１５０ 活性領域
６０、１６０ エッジ終端領域
７０、７１、１７０ 炭化珪素半導体装置

Claims (5)

1. 第１導電型の炭化珪素半導体基板と、
   前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素半導体層と、
   前記第１炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２炭化珪素半導体層と、
   前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
   前記第２炭化珪素半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた、前記第１半導体領域と接する第２導電型の第２半導体領域と、
   前記第１半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層に達するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられるゲート電極と、
   前記ゲート電極上に設けられた層間絶縁膜と、
   前記第１炭化珪素半導体層の表面層に設けられた第２導電型の第３半導体領域と、
   前記トレンチの底部および前記第３半導体領域の底部に設けられた第２導電型の第４半導体領域と、
   前記第１半導体領域および前記第２半導体領域の表面に設けられた第１電極と、
   前記炭化珪素半導体基板の裏面に設けられた第２電極と、
   を、主電流が流れる活性領域内に備え、
   前記活性領域の端部の前記第２半導体領域内に、前記第２炭化珪素半導体層と同じまたは低不純物濃度の第２導電型の第５半導体領域を備え、
   前記活性領域の端部に前記ゲート電極と電気的に接続されるポリシリコン層を備え、
   前記第５半導体領域は、前記ポリシリコン層の前記活性領域側の端と深さ方向に対向する位置に設けられ、
   前記第５半導体領域は、前記ポリシリコン層の前記活性領域側の端より、前記活性領域側に広がっていることを特徴とする炭化珪素半導体装置。
2. 前記活性領域の周囲を囲む終端領域は、
   前記第１炭化珪素半導体層と、
   前記第２炭化珪素半導体層と、
   前記第２半導体領域と、
   前記第２半導体領域の表面に設けられたフィールド酸化膜と、
   を備え、
   前記第５半導体領域は、前記フィールド酸化膜の前記活性領域側の端より、０．５μｍ以上５μｍ以下、前記終端領域側に広がっていることを特徴とする請求項１に記載の炭化珪素半導体装置。
3. 前記第５半導体領域の幅は、１５μｍ以上４０μｍ以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
4. 前記活性領域の端部の前記第３半導体領域内に、前記第５半導体領域と深さ方向に対向する位置に、前記第５半導体領域と同じ不純物濃度の前記第１炭化珪素半導体層に達しない第２導電型の第６半導体領域をさらに備えることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
5. 前記第５半導体領域および前記第６半導体領域は、前記第２半導体領域よりも１．０×１０ ¹⁸ ／ｃｍ ³ 以上不純物濃度が低いことを特徴とする請求項４に記載の炭化珪素半導体装置。

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