JP7338961B2 - セラミック電子部品およびその製造方法 - Google Patents
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Description
本発明は、セラミック電子部品およびその製造方法に関する。
積層セラミックコンデンサなどのセラミック電子部品においては、内部電極層と外部電極とのコンタクト不良が特性に大きい影響を及ぼす。そこで、内部電極層と外部電極とのコンタクト不良を抑制する技術が開示されている（例えば、特許文献１，２参照）。
小型大容量部品の開発において、誘電体層と共に内部電極層の薄層化も進められている。内部電極層の薄層化に伴い、焼成工程で生じる内部電極層の収縮は、面内方向に集中する傾向にある。そのため、上記技術では、内部電極層と外部電極とのコンタクト不良を抑制できないおそれがある。
特に、内部電極層と外部電極とを同時焼成する工法において、内部電極層の寸法変化率増大は、内部電極層と外部電極とのコンタクト不良に大きい影響を及ぼす。そのため、電極の薄層化に伴い、面内方向に集中する収縮応力を抑制することが望まれる。
本発明は、上記課題に鑑みなされたものであり、内部電極層における収縮応力を抑制することができるセラミック電子部品およびその製造方法を提供することを目的とする。
本発明に係るセラミック電子部品は、セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、前記２端面に形成された１対の外部電極と、を備え、前記複数の誘電体層のうち第１誘電体層は、積層方向の一方側に凹んだ第１凹部を有し、前記第１誘電体層に隣接する前記積層方向の他方側の第１内部電極層は、平面視した際に前記第１誘電体層が有する前記第１凹部と同じ領域に第２凹部を有し、前記第１凹部をまたぐとともに前記第２凹部に第１切欠きを有し、前記第１誘電体層に隣接する前記積層方向の一方側の第２内部電極層の周辺領域に設けられた逆パターン層、又は前記第２内部電極層及び前記逆パターン層の両方にまたがる領域は、平面視した際に前記第１誘電体層が有する前記第１凹部と同じ領域に第３凹部を有し、前記第３凹部に第２切欠きを有し、前記２端面が対向する方向及び複数の前記内部電極層の積層方向と直交する第１方向における前記第２切欠きの長さは、前記第２内部電極層の前記第１方向の幅の一部であることを特徴とする。
上記セラミック電子部品において、前記第１内部電極層は、前記１対の外部電極のうち第１外部電極に接続されており、前記第２切欠きは、前記１対の外部電極間の半分の位置よりも前記第１外部電極側に位置していてもよい。
上記セラミック電子部品において、前記第１凹部は、前記第１誘電体層に隣接する前記積層方向の一方側の層において、第２内部電極層の前記第１外部電極側端に位置していてもよい。
本発明に係るセラミック電子部品の製造方法は、主成分セラミック粒子を含むグリーンシート上に、金属導電ペーストの第１パターンを配置する第１工程と、前記グリーンシート上において前記金属導電ペーストの周辺領域に、主成分セラミック粒子を含む第２パターンを配置する第２工程と、前記第２工程によって得られた積層単位を、前記第１パターンの配置位置が交互にずれるように複数積層してセラミック積層体を得て、前記第１パターンを前記セラミック積層体の２端面に交互に露出させる第３工程と、前記第３工程で得られたセラミック積層体を焼成する第４工程と、を含み、焼成前の前記セラミック積層体において、複数の前記積層単位のうち第１積層単位は、前記第１積層単位の次に積層される第２積層単位側の表面に、前記第２積層単位の前記金属導電ペーストの領域の少なくともいずれかの位置に第１凹部を有し、前記第２積層単位が平面視した際に前記第１積層単位が有する前記第１凹部と同じ領域に第２凹部を有し、焼成後の前記第１積層単位の前記第２パターン、又は焼成後の前記第１積層単位の前記金属導電ペースト及び前記第２パターンの両方にまたがる領域に設けられた前記第１凹部に第１切欠きを有し、焼成後の前記第２積層単位の金属導電ペーストの前記第２凹部に第２切欠きを有し、前記２端面が対向する方向及び複数の前記積層単位の積層方向と直交する第１方向における前記第１切欠きの長さは、前記第２積層単位の前記金属導電ペーストの前記第１方向の幅の一部であることを特徴とする。
上記セラミック電子部品の製造方法において、前記第１凹部は、前記セラミック積層体の前記２端面間の半分よりも、前記第１積層単位の前記第１パターンが露出しない端面側に位置していてもよい。
上記セラミック電子部品の製造方法において、前記第１凹部は、前記第１積層単位の前記第１パターンが露出しない端面側の端と前記第２パターンとの境界に位置していてもよい。
上記セラミック電子部品の製造方法において、前記第４工程の前に前記セラミック積層体の前記２端面に金属ペーストを塗布し、その後に前記第４工程を行ってもよい。
上記セラミック電子部品において、前記２端面が対向する方向における前記第２切欠きの長さは、前記２端面が対向する方向における前記第１切欠きの長さよりも大きくてもよい。
上記セラミック電子部品において、前記２端面が対向する方向及び前記複数の内部電極層の積層方向と直交する第１方向における前記第１切欠きの長さは、前記第１内部電極層の前記第１方向の幅の半分以上３／４以下であってもよい。
上記セラミック電子部品において、２以上の前記第１内部電極層に前記第１切欠きが形成されていてもよい。
上記セラミック電子部品において、全ての前記第１内部電極層に前記第１切欠きが形成されていてもよい。
上記セラミック電子部品において、前記第１内部電極層及び前記第２内部電極層の両方に前記第１切欠きが形成されていてもよい。
上記セラミック電子部品の製造方法において、前記２端面が対向する方向における前記第１切欠きの長さは、前記２端面が対向する方向における前記第２切欠きの長さよりも大きくてもよい。
上記セラミック電子部品の製造方法において、前記２端面が対向する方向及び複数の前記積層単位の積層方向と直交する第１方向における前記第２切欠きの長さは、前記第２積層単位の前記金属導電ペーストの前記第１方向の幅の半分以上３／４以下であってもよい。
上記セラミック電子部品の製造方法において、２以上の焼成後の前記第２積層単位に前記第２切欠きが形成されていてもよい。
上記セラミック電子部品の製造方法において、全ての焼成後の前記第２積層単位に前記第２切欠きが形成されていてもよい。
上記セラミック電子部品の製造方法において、焼成後の前記第１積層単位及び前記第２積層単位の両方に前記第２切欠きが形成されていてもよい。
上記セラミック電子部品において、前記２端面が対向する方向における前記第２切欠きの長さは、前記２端面が対向する方向における前記第１切欠きの長さよりも大きくてもよい。
上記セラミック電子部品において、前記２端面が対向する方向及び前記複数の内部電極層の積層方向と直交する第１方向における前記第１切欠きの長さは、前記第１内部電極層の前記第１方向の幅の半分以上３／４以下であってもよい。
上記セラミック電子部品において、２以上の前記第１内部電極層に前記第１切欠きが形成されていてもよい。
上記セラミック電子部品において、全ての前記第１内部電極層に前記第１切欠きが形成されていてもよい。
上記セラミック電子部品において、前記第１内部電極層及び前記第２内部電極層の両方に前記第１切欠きが形成されていてもよい。
上記セラミック電子部品の製造方法において、前記２端面が対向する方向における前記第１切欠きの長さは、前記２端面が対向する方向における前記第２切欠きの長さよりも大きくてもよい。
上記セラミック電子部品の製造方法において、前記２端面が対向する方向及び複数の前記積層単位の積層方向と直交する第１方向における前記第２切欠きの長さは、前記第２積層単位の前記金属導電ペーストの前記第１方向の幅の半分以上３／４以下であってもよい。
上記セラミック電子部品の製造方法において、２以上の焼成後の前記第２積層単位に前記第２切欠きが形成されていてもよい。
上記セラミック電子部品の製造方法において、全ての焼成後の前記第２積層単位に前記第２切欠きが形成されていてもよい。
上記セラミック電子部品の製造方法において、焼成後の前記第１積層単位及び前記第２積層単位の両方に前記第２切欠きが形成されていてもよい。
本発明によれば、内部電極層における収縮応力を抑制することができる。
以下、図面を参照しつつ、実施形態について説明する。
（実施形態）
まず、積層セラミックコンデンサの概要について説明する。図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。なお、図１において、Ｘ軸方向（第１方向）は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第２方向）は、内部電極層１２の幅方向である。Ｚ軸方向は、積層方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。
まず、積層セラミックコンデンサの概要について説明する。図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。なお、図１において、Ｘ軸方向（第１方向）は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第２方向）は、内部電極層１２の幅方向である。Ｚ軸方向は、積層方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。
積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。
積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。
内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。
図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された２つの隣接する内部電極層１２が対向する領域である。
外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン領域１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン領域１５である。すなわち、エンドマージン領域１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン領域１５は、容量を生じない領域である。
図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン領域１６と称する。すなわち、サイドマージン領域１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。
図４（ａ）は、サイドマージン領域１６の断面の拡大図である。サイドマージン領域１６は、誘電体層１１と逆パターン層１７とが、容量領域１４における誘電体層１１と内部電極層１２との積層方向において交互に積層された構造を有する。容量領域１４の各誘電体層１１とサイドマージン領域１６の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とサイドマージン領域１６との段差が抑制される。
図４（ｂ）は、エンドマージン領域１５の断面の拡大図である。サイドマージン領域１６との比較において、エンドマージン領域１５では、積層される複数の内部電極層１２のうち、１つおきにエンドマージン領域１５の端面まで内部電極層１２が延在する。また、内部電極層１２がエンドマージン領域１５の端面まで延在する層では、逆パターン層１７が積層されていない。容量領域１４の各誘電体層１１とエンドマージン領域１５の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とエンドマージン領域１５との段差が抑制される。
このような構造を有する積層セラミックコンデンサ１００においては、内部電極層１２は、主成分金属の原材料粉末を焼成することによって得られる。小型大容量の積層セラミックコンデンサの開発において、誘電体層と共に内部電極層の薄層化も進められている。内部電極層の薄層化に伴い、焼成工程で生じる内部電極層の収縮は面内方向に集中する傾向にある。
図５で例示するように、内部電極層１２は、ＸＹ平面に平行に形成され、Ｚ軸方向に厚さを有している。内部電極層１２の収縮は、ＸＹ平面の面内方向に集中する。特に、当該収縮は、内部電極層１２の長手方向であるＸ軸方向に集中することになる。したがって、内部電極層１２と外部電極２０ａ，２０ｂとの間にコンタクト不良が生じるおそれがある。特に、内部電極層１２と外部電極２０ａ，２０ｂとを同時焼成する工法においては、焼成後の積層チップ１０の２端面を研磨して内部電極を露出させる工程なしに外部電極２０ａ，２０ｂを形成することになるため、内部電極層１２の寸法変化率増大は、内部電極層１２と外部電極２０ａ，２０ｂとのコンタクト不良に大きい影響を及ぼす。
そのため、内部電極層１２の薄層化に伴い、面内方向に集中する収縮応力を抑制することが望まれる。本実施形態に係る積層セラミックコンデンサ１００は、内部電極層１２の収縮応力を抑制する構成を有している。以下、詳細について説明する。
図６（ａ）は、内部電極層１２および逆パターン層１７を積層方向（図５のＺ軸方向）から見た平面図である。図６（ａ）では、図１の外部電極２０ａに接続される内部電極層１２が例示されている。図６（ａ）で例示するように、内部電極層１２に、切欠け１８が形成されている。切欠け１８が延びる方向は、Ｘ軸方向と交差していればよく、Ｙ軸方向と平行に延びていることが好ましい。この構成によれば、内部電極層１２の面内方向に収縮応力が生じた場合であっても、当該収縮応力が切欠け１８で開放される。それにより、内部電極層１２の面内方向における収縮応力が抑制される。その結果、内部電極層１２と外部電極２０ａとのコンタクト不良が抑制される。
図６（ｂ）は、図６（ａ）の内部電極層１２よりも１層下の内部電極層１２と、その周囲の逆パターン層１７の平面図である。すなわち、図６（ｂ）では、図１の外部電極２０ｂに接続される内部電極層１２が例示されている。図６（ｃ）は、図６（ａ）のＣ－Ｃ線断面図である。図６（ｂ）および図６（ｃ）で例示するように、Ｚ軸方向において、切欠け１８が形成されている内部電極層１２よりも誘電体層１１を挟んで１層下の内部電極層１２および逆パターン層１７において、切欠け１９が形成されている。切欠け１９は、切欠け１８と略同方向に延びており、Ｘ軸方向と交差していればよく、Ｙ軸方向と平行に延びていることが好ましい。切欠け１９は、内部電極層１２および逆パターン層１７のいずれかに形成されていてもよく、両方にまたがって形成されていてもよい。このように、切欠け１９が形成されていることから、切欠け１９上の誘電体層１１が当該切欠け１９内に凹むように褶曲する。それにより、切欠け１８が形成されるようになる。切欠け１９は、切欠け１８よりもＸ軸方向に大きく開口していることが好ましい。
以上のように、本実施形態においては、切欠け１９上の誘電体層１１（第１誘電体層）が積層方向の一方側に凹んだ凹部を有している。また、当該誘電体層１１に隣接する積層方向の他方側の内部電極層１２（第１内部電極層）は、当該凹部をまたぐとともに当該凹部に切欠け１８を有している。この構成により、当該内部電極層１２の面内方向における収縮応力が抑制されるのである。
なお、切欠け１８，１９の位置は、容量領域１４の電気容量に対する影響が小さい位置であることが好ましい。例えば、図６（ａ）で例示したように、内部電極層１２において、切欠け１８の位置は、Ｘ軸方向における積層チップ１０の半分の位置よりも、当該内部電極層１２が接続されている外部電極側（第１外部電極側）であることが好ましい。内部電極層１２の引出部分（エンドマージン領域１５の部分）にかかる収縮応力を小さくすることができるからである。
図６（ｂ）で例示したように、切欠け１９と、切欠け１９上の誘電体層１１における凹部とは、Ｘ軸方向における内部電極層１２（第２内部電極層）の外部電極２０ａ側端（内部電極層１２と逆パターン層１７との境界）に位置していることが好ましい。内部電極層１２の引出部分にかかる収縮応力を小さくすることができ、また、切欠け１９が容量領域１４の容量に及ぼす影響がより小さくなるからである。
切欠け１８の長手方向の長さは、特に限定されるものではないが、Ｘ軸方向の内部電極層１２の収縮応力を十分に抑制する観点から、内部電極層１２のＹ軸方向の幅に近いことが好ましい。例えば、切欠け１８の長手方向の長さは、内部電極層１２のＹ軸方向の幅の半分以上であることが好ましい。一方で、切欠け１８が長手方向に長過ぎると、内部電極層１２が分断されるおそれがある。そこで、切欠け１８の長手方向の長さは、内部電極層１２のＹ軸方向の幅の３／４以下であることが好ましい。
外部電極２０ａに接続される２以上の内部電極層１２において切欠け１８が形成されていることが好ましく、外部電極２０ａに接続される全ての内部電極層１２において切欠け１８が形成されていることが好ましい。
なお、本実施形態においては外部電極２０ａに接続される内部電極層１２に切欠け１８が形成されていたが、外部電極２０ｂに接続される内部電極層１２に切欠け１８が形成されていてもよい。また、外部電極２０ａに接続される内部電極層１２および外部電極２０ｂに接続される内部電極層１２の両方に切欠け１８が形成されていてもよい。
続いて、積層セラミックコンデンサ１００の製造方法について説明する。図７は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。
（原料粉末作製工程）
まず、図７で例示するように、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１を構成するセラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
まず、図７で例示するように、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１を構成するセラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム）、Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホロミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが挙げられる。
本実施形態においては、好ましくは、まず誘電体層１１を構成するセラミックの粒子に添加化合物を含む化合物を混合して８２０～１１５０℃で仮焼を行う。続いて、得られたセラミック粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック粉末を調製する。例えば、セラミック粉末の平均粒子径は、誘電体層１１の薄層化の観点から、好ましくは５０～３００ｎｍである。例えば、上記のようにして得られたセラミック粉末について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。
次に、エンドマージン領域１５およびサイドマージン領域１６を形成するための逆パターン材料を用意する。上記の誘電体材料の作製工程と同様の工程により得られたチタン酸バリウムのセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ，Ｍｎ，Ｖ，Ｃｒ，希土類元素(Ｙ,Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ,Ｈｏ,Ｅｒ，ＴｍおよびＹｂ)の酸化物、並びに、Ｃｏ，Ｎｉ，Ｌｉ，Ｂ，Ｎａ，ＫおよびＳｉの酸化物もしくはガラスが挙げられる。
本実施形態においては、好ましくは、まずエンドマージン領域１５およびサイドマージン領域１６を構成するセラミックの粒子に添加化合物を含む化合物を混合して８２０～１１５０℃で仮焼を行う。続いて、得られたセラミック粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック粉末を調製する。例えば、上記のようにして得られたセラミック粉末について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。
（積層工程）
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、第１基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１ａを塗工して乾燥させる。
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、第１基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１ａを塗工して乾燥させる。
次に、図８（ａ）で例示するように、誘電体グリーンシート５１ａの表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の第１パターン５２ａを配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。
次に、逆パターン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練して逆パターン層用の逆パターンペーストを得る。誘電体グリーンシート５１ａ上において、第１パターン５２ａが印刷されていない周辺領域に逆パターンペーストを印刷することで第２パターン５３ａを配置し、第１パターン５２ａとの段差を埋める。これらの誘電体グリーンシート５１ａ、第１パターン５２ａおよび第２パターン５３ａが、第１積層単位である。
図８（ｂ）で例示するように、同様の手順により、第２基材上に、誘電体グリーンシート５１ｂを塗工して乾燥させる。その後、誘電体グリーンシート５１ｂの表面に、内部電極層用の第１パターン５２ｂを形成する。その後、誘電体グリーンシート５１ｂ上において、第１パターン５２ｂが印刷されていない周辺領域に第２パターン５３ｂを形成する。これらの誘電体グリーンシート５１ｂ、第１パターン５２ｂ、および第２パターン５３ｂが、第２積層単位である。第２積層単位は、第１積層単位上に積層される。
図８（ａ）で例示するように、第１積層単位において、第２積層単位側の表面に、第２積層単位の第１パターン５２ｂが積層される領域の少なくともいずれかの位置に凹部が形成されている。具体的には、誘電体グリーンシート５１ａ上に開口５４を設ける。例えば、第１パターン５２ａの周縁部に凹部を形成する、誘電体グリーンシート５１ａ上において第１パターン５２ａが印刷されていない周辺領域の一部に第２パターン５３ａを配置しない、などの手法により開口５４を設けることができる。開口５４は、図６（ｂ）で説明した切欠け１９に対応する。
その後、第１基材および第２基材から剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１ａと誘電体グリーンシート５１ｂとを交互に積層する。例えば、合計の積層数を１００～５００層とする。
図９（ａ）は、第１積層単位と第２積層単位とを交互に積層した状態を例示する図である。図９（ａ）で例示するように、誘電体グリーンシート５１ａ上の開口５４上には、誘電体グリーンシート５１ｂが積層されている。
その後、積層した誘電体グリーンシートの積層体の上下にカバー層１３となるカバーシートを圧着することで、セラミック積層体を得る。この場合、図９（ｂ）で例示するように、開口５４に対して、誘電体グリーンシート５１ｂと、当該誘電体グリーンシート５１ｂ上の第１パターン５２ｂが凹むように褶曲する。
なお、同一面内に複数の誘電体グリーンシート５１ａが塗工されたシートと、同一面内に複数の誘電体グリーンシート５１ｂが塗工されたシートとを交互に積層して、所定のチップ寸法にカットすることで、セラミック積層体を得てもよい。
その後、得られたセラミック積層体（例えば１．０ｍｍ×０．５ｍｍ）に対して、２５０～５００℃のＮ２雰囲気中で脱バインダ処理する。その後に外部電極２０ａ，２０ｂとなる金属導電ペーストを、セラミック積層体の両側面にディップ法等で塗布して乾燥させる。これにより、積層セラミックコンデンサ１００の成型体が得られる。
（焼成工程）
このようにして得られた成型体を、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成することで、各化合物が焼結して粒成長する。このようにして、積層セラミックコンデンサ１００が得られる。
このようにして得られた成型体を、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成することで、各化合物が焼結して粒成長する。このようにして、積層セラミックコンデンサ１００が得られる。
焼結の過程において、内部電極層１２の収縮応力が褶曲部に集中するようになる。それにより、図９（ｃ）で例示するように、開口５４に対応する切欠け１９上の内部電極層１２に切れが生じて収縮応力が開放され、切欠け１８が生じるようになる。
（再酸化処理工程）
その後、Ｎ２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。
その後、Ｎ２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。
（めっき処理工程）
その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。
その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。
本実施形態によれば、焼成工程における内部電極層１２の寸法変化率が小さくなる。図１０（ａ）および図１０（ｂ）は、寸法変化率を説明するための図である。図１０（ａ）は、開口５４を設けずに内部電極層１２に切欠け１８が生じない場合の寸法を例示する図である。図１０（ａ）で例示するように、焼成工程前の第１パターン５２ｂのＸ軸方向の長さをＬ０とする。第１パターン５２ｂに対応する、焼成工程後の内部電極層１２のＸ軸方向の長さをＬ０´とする。収縮応力によって、Ｌ０´は、Ｌ０よりも小さくなる。この場合、内部電極層１２の寸法変化率ΔＬ０は、下記式（１）のように表すことができる。
ΔＬ０＝（Ｌ０－Ｌ０´）／Ｌ０ （１）
ΔＬ０＝（Ｌ０－Ｌ０´）／Ｌ０ （１）
図１０（ｂ）は、開口５４を設けて内部電極層１２に切欠け１８が生じる場合の寸法を例示する図である。図１０（ｂ）で例示するように、焼成工程前の第１パターン５２ｂにおいて、切欠け１８が生じる箇所から端面までの第１部分のＸ軸方向における長さをＬ１とする。切欠け１８が生じる箇所から他端までの第２部分のＸ軸方向における長さをＬ２とする。第１部分に対応する、焼成工程後のＸ軸方向の長さをＬ１´とする。第２部分に対応する、焼成工程後のＸ軸方向の長さをＬ２´とする。収縮応力によって、Ｌ１´はＬ１よりも小さくなり、Ｌ２´はＬ２よりも小さくなる。この場合、第１部分の寸法変化率ΔＬ１および第２部分の寸法変化率ΔＬ２は、下記式（２）および下記式（３）のように表すことができる。
ΔＬ１＝（Ｌ１－Ｌ１´）／Ｌ１ （２）
ΔＬ２＝（Ｌ２－Ｌ２´）／Ｌ２ （３）
ΔＬ１＝（Ｌ１－Ｌ１´）／Ｌ１ （２）
ΔＬ２＝（Ｌ２－Ｌ２´）／Ｌ２ （３）
切欠け１８が生じることで、収縮応力が切欠け１８で開放され、収縮率が低下する。この場合、ΔＬ２＜ΔＬ０となるとともに、ΔＬ１＜ΔＬ０となる。それにより、切欠け１８が生じることで、内部電極層１２の各部における寸法変化率が小さくなる。以上のことから、内部電極層１２と外部電極２０ａ，２０ｂとのコンタクト不良を抑制することができる。
開口５４は、焼成前のセラミック積層体の２端面間の半分よりも、第１積層単位の第１パターン５２ａが露出しない端面側に位置することが好ましい。内部電極層１２の引出部分にかかる収縮応力を小さくすることができるからである。
開口５４は、第１積層単位の第１パターン５２ａが露出しない端面側の端と第２パターン５３ａとの境界に位置することが好ましい。内部電極層１２の引出部分にかかる収縮応力を小さくすることができ、また、切欠け１９が容量領域１４の容量に及ぼす影響がより小さくなるからである。
なお、外部電極２０ａ，２０ｂとなる金属導電ペーストをセラミック積層体の両側面に塗布した後に焼成する同時焼成においては、焼成後の積層チップ１０の両端面を研磨して内部電極を露出させる工程をせずに外部電極が形成されることになる。したがって、本実施形態は、この同時焼成の場合に特に大きい効果を発揮する。
なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン領域
１６ サイドマージン領域
１７ 逆パターン層
１８ 切欠け
１９ 切欠け
２０ａ，２０ｂ 外部電極
５１ａ，５１ｂ 誘電体グリーンシート
５２ａ，５２ｂ 第１パターン
５３ａ，５３ｂ 第２パターン
５４ 開口
１００ 積層セラミックコンデンサ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン領域
１６ サイドマージン領域
１７ 逆パターン層
１８ 切欠け
１９ 切欠け
２０ａ，２０ｂ 外部電極
５１ａ，５１ｂ 誘電体グリーンシート
５２ａ，５２ｂ 第１パターン
５３ａ，５３ｂ 第２パターン
５４ 開口
１００ 積層セラミックコンデンサ
Claims (17)
- セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、
前記２端面に形成された１対の外部電極と、を備え、
前記複数の誘電体層のうち第１誘電体層は、積層方向の一方側に凹んだ第１凹部を有し、
前記第１誘電体層に隣接する前記積層方向の他方側の第１内部電極層は、平面視した際に前記第１誘電体層が有する前記第１凹部と同じ領域に第２凹部を有し、前記第１凹部をまたぐとともに前記第２凹部に第１切欠きを有し、
前記第１誘電体層に隣接する前記積層方向の一方側の第２内部電極層の周辺領域に設けられた逆パターン層、又は前記第２内部電極層及び前記逆パターン層の両方にまたがる領域は、平面視した際に前記第１誘電体層が有する前記第１凹部と同じ領域に第３凹部を有し、前記第３凹部に第２切欠きを有し、
前記２端面が対向する方向及び複数の前記内部電極層の積層方向と直交する第１方向における前記第２切欠きの長さは、前記第２内部電極層の前記第１方向の幅の一部であることを特徴とするセラミック電子部品。 - 前記第１内部電極層は、前記１対の外部電極のうち第１外部電極に接続されており、
前記第２切欠きは、前記１対の外部電極間の半分の位置よりも前記第１外部電極側に位置することを特徴とする請求項１記載のセラミック電子部品。 - 前記第１凹部は、前記第１誘電体層に隣接する前記積層方向の一方側の層において、第２内部電極層の前記第１外部電極側端に位置することを特徴とする請求項２記載のセラミック電子部品。
- 主成分セラミック粒子を含むグリーンシート上に、金属導電ペーストの第１パターンを配置する第１工程と、
前記グリーンシート上において前記金属導電ペーストの周辺領域に、主成分セラミック粒子を含む第２パターンを配置する第２工程と、
前記第２工程によって得られた積層単位を、前記第１パターンの配置位置が交互にずれるように複数積層してセラミック積層体を得て、前記第１パターンを前記セラミック積層体の２端面に交互に露出させる第３工程と、
前記第３工程で得られたセラミック積層体を焼成する第４工程と、を含み、
焼成前の前記セラミック積層体において、複数の前記積層単位のうち第１積層単位は、前記第１積層単位の次に積層される第２積層単位側の表面に、前記第２積層単位の前記金属導電ペーストの領域の少なくともいずれかの位置に第１凹部を有し、
前記第２積層単位が平面視した際に前記第１積層単位が有する前記第１凹部と同じ領域に第２凹部を有し、焼成後の前記第１積層単位の前記第２パターン、又は焼成後の前記第１積層単位の前記金属導電ペースト及び前記第２パターンの両方にまたがる領域に設けられた前記第１凹部に第１切欠きを有し、焼成後の前記第２積層単位の金属導電ペーストの前記第２凹部に第２切欠きを有し、
前記２端面が対向する方向及び複数の前記積層単位の積層方向と直交する第１方向における前記第１切欠きの長さは、前記第２積層単位の前記金属導電ペーストの前記第１方向の幅の一部であることを特徴とするセラミック電子部品の製造方法。 - 前記第１凹部は、前記セラミック積層体の前記２端面間の半分よりも、前記第１積層単位の前記第１パターンが露出しない端面側に位置することを特徴とする請求項４記載のセラミック電子部品の製造方法。
- 前記第１凹部は、前記第１積層単位の前記第１パターンが露出しない端面側の端と前記第２パターンとの境界に位置することを特徴とする請求項４記載のセラミック電子部品の製造方法。
- 前記第４工程の前に前記セラミック積層体の前記２端面に金属ペーストを塗布し、その後に前記第４工程を行うことを特徴とする請求項４～６のいずれか一項に記載のセラミック電子部品の製造方法。
- 前記２端面が対向する方向における前記第２切欠きの長さは、前記２端面が対向する方向における前記第１切欠きの長さよりも大きいことを特徴とする請求項１記載のセラミック電子部品。
- 前記２端面が対向する方向及び前記複数の内部電極層の積層方向と直交する第１方向における前記第１切欠きの長さは、前記第１内部電極層の前記第１方向の幅の半分以上３／４以下であることを特徴とする請求項１記載のセラミック電子部品。
- ２以上の前記第１内部電極層に前記第１切欠きが形成されていることを特徴とする請求項１記載のセラミック電子部品。
- 全ての前記第１内部電極層に前記第１切欠きが形成されていることを特徴とする請求項１記載のセラミック電子部品。
- 前記第１内部電極層及び前記第２内部電極層の両方に前記第１切欠きが形成されていることを特徴とする請求項１記載のセラミック電子部品。
- 前記２端面が対向する方向における前記第１切欠きの長さは、前記２端面が対向する方向における前記第２切欠きの長さよりも大きいことを特徴とする請求項４記載のセラミック電子部品の製造方法。
- 前記２端面が対向する方向及び複数の前記積層単位の積層方向と直交する第１方向における前記第２切欠きの長さは、前記第２積層単位の前記金属導電ペーストの前記第１方向の幅の半分以上３／４以下であることを特徴とする請求項４記載のセラミック電子部品の製造方法。
- ２以上の焼成後の前記第２積層単位に前記第２切欠きが形成されていることを特徴とする請求項４記載のセラミック電子部品の製造方法。
- 全ての焼成後の前記第２積層単位に前記第２切欠きが形成されていることを特徴とする請求項４記載のセラミック電子部品の製造方法。
- 焼成後の前記第１積層単位及び前記第２積層単位の両方に前記第２切欠きが形成されていることを特徴とする請求項４記載のセラミック電子部品の製造方法。
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