JP7334674B2 - switch drive circuit - Google Patents
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Description
本発明は、スイッチの駆動回路に関する。 The present invention relates to a drive circuit for a switch.
この種の駆動回路としては、例えば特許文献１，２に見られるように、Ｄｅｓａｔ方式によりスイッチ（例えばＩＧＢＴ）を短絡電流から保護するものが知られている。この駆動回路は、スイッチの高電位側端子にカソードが接続されたダイオードと、ダイオードのアノードとスイッチの低電位側端子とを接続するコンデンサと、ダイオードのアノードが接続された短絡検出用端子とを備えている。
Known as this type of drive circuit are those that protect a switch (for example, IGBT) from a short-circuit current by a Desat method, as seen in
Ｄｅｓａｔ方式の駆動回路においては、上述したダイオードやコンデンサ等、短絡検出のための専用素子が必要になったり、短絡検出用端子が必要になったりする。専用素子や短絡検出用端子は、短絡が発生していない場合におけるスイッチの駆動に用いられないため、専用素子及び短絡検出用端子を極力削減することが望まれる。 In the Desat type drive circuit, a dedicated element for short-circuit detection such as the above-described diode or capacitor is required, or a short-circuit detection terminal is required. Since the dedicated element and the short-circuit detection terminal are not used to drive the switch when no short-circuit occurs, it is desired to reduce the dedicated element and the short-circuit detection terminal as much as possible.
本発明は、短絡検出用の専用素子及び短絡検出用端子を極力削減できるスイッチの駆動回路を提供することを主たる目的とする。 SUMMARY OF THE INVENTION The main object of the present invention is to provide a switch drive circuit that can reduce the number of dedicated elements for short-circuit detection and terminals for short-circuit detection as much as possible.
本発明は、スイッチを駆動するスイッチの駆動回路において、
前記スイッチに対するオン指令がなされている期間において、前記スイッチのゲート電圧又は前記スイッチのゲートの充電電流に基づいて、前記スイッチのミラー期間に移行したか否かを判定する判定部と、
前記オン指令がなされてから、前記スイッチのゲート電圧が、該ゲート電圧の上限値よりも低くてかつ前記スイッチのミラー電圧よりも高い判定電圧に到達するまでの期間において、前記判定部によりミラー期間に移行したと判定されない場合、前記スイッチをオフ状態に切り替えるオフ切替部と、を備える。
The present invention provides a switch drive circuit for driving a switch,
a determination unit that determines whether or not a transition has occurred to a mirror period of the switch based on the gate voltage of the switch or the charging current of the gate of the switch during a period in which an ON command is issued to the switch;
During a period from when the ON command is issued until the gate voltage of the switch reaches a determination voltage that is lower than the upper limit value of the gate voltage and higher than the mirror voltage of the switch, the mirror period determined by the determination unit and an off-switching unit that switches the switch to an off state when it is not determined that the switch has shifted to the off-state.
スイッチに対するオン指令がなされることにより、スイッチのゲートに充電電流が供給される。この場合において、スイッチに短絡電流が流れていないとき、スイッチのゲート電圧がミラー電圧に維持されるミラー期間が出現する。これに対し、スイッチに短絡電流が流れ始めているとき、短絡電流がスイッチの帰還容量を介してゲートに影響を及ぼすため、ミラー期間は出現せず、ゲート電圧がその上限値に向かって上昇し続ける。 A charging current is supplied to the gate of the switch by issuing an ON command to the switch. In this case, when no short-circuit current flows through the switch, there appears a mirror period in which the gate voltage of the switch is maintained at the mirror voltage. In contrast, when the short-circuit current begins to flow through the switch, the short-circuit current affects the gate through the feedback capacitance of the switch, so the mirror period does not appear and the gate voltage continues to rise toward its upper limit. .
この点に鑑み、本発明では、スイッチに対するオン指令がなされている期間において、スイッチのゲート電圧又はスイッチのゲートの充電電流に基づいて、スイッチのミラー期間に移行したか否かが判定される。そして、オン指令がなされてから、ゲート電圧が判定電圧に到達するまでの期間において、ミラー期間に移行したと判定されない場合、スイッチがオフ状態に切り替えられる。判定電圧は、スイッチのゲート電圧の上限値よりも低くてかつミラー電圧よりも高い値である。 In view of this point, in the present invention, it is determined whether or not the transition to the mirror period of the switch has occurred based on the gate voltage of the switch or the charging current of the gate of the switch during the period in which the ON command is issued to the switch. If it is not determined that the mirror period has started during the period from when the ON command is issued until the gate voltage reaches the determination voltage, the switch is switched to the OFF state. The determination voltage is lower than the upper limit of the gate voltage of the switch and higher than the mirror voltage.
本発明によれば、Ｄｅｓａｔ方式で用いられるダイオード及びコンデンサ等の専用素子及び短絡検出用端子が不要となる。このため、短絡検出用の専用素子及び短絡検出用端子を極力削減することができる。 According to the present invention, dedicated elements such as diodes and capacitors used in the Desat method and terminals for short-circuit detection are not required. Therefore, the number of dedicated elements for short-circuit detection and terminals for short-circuit detection can be reduced as much as possible.
＜第１実施形態＞
以下、本発明に係る駆動回路を具体化した第１実施形態について、図面を参照しつつ説明する。
<First Embodiment>
DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment embodying a drive circuit according to the present invention will be described below with reference to the drawings.
図１に示すように、制御システムは、回転電機１０と、インバータとを備えている。インバータは、スイッチングデバイス部２０と、回転電機１０を制御対象とする制御部３０とを備えている。本実施形態において、回転電機１０は、星形結線された３相の巻線１１を備えている。本実施形態の制御システムは、車両に搭載されている。回転電機１０のロータは、車両の駆動輪と動力伝達が可能なように接続されている。回転電機１０は、例えば同期機である。
As shown in FIG. 1, the control system includes a rotating
回転電機１０は、スイッチングデバイス部２０を介して、直流電源２１に接続されている。本実施形態において、直流電源２１は２次電池である。なお、スイッチングデバイス部２０は、平滑コンデンサ２２を備えている。
The rotating
スイッチングデバイス部２０は、Ｕ，Ｖ，Ｗ相それぞれについて、上，下アームスイッチＳＷの直列接続体を備えている。本実施形態において、各スイッチＳＷはＩＧＢＴである。各スイッチＳＷには、フリーホイールダイオードが逆並列接続されている。本実施形態の各スイッチＳＷにおいて、高電位側端子がコレクタであり、低電位側端子がエミッタである。
The
各相において、上アームスイッチＳＷのエミッタと下アームスイッチＳＷのコレクタとの接続点には、巻線１１の第１端が接続されている。各相の巻線１１の第２端は、中性点で接続されている。 In each phase, a first end of winding 11 is connected to a connection point between the emitter of upper arm switch SW and the collector of lower arm switch SW. A second end of each phase winding 11 is connected at a neutral point.
制御部３０は、回転電機１０の制御量を指令値に制御すべく、スイッチングデバイス部２０の各スイッチＳＷを駆動する。制御量は、例えばトルクである。制御部３０は、デッドタイムを挟みつつ上，下アームスイッチＳＷを交互にオン状態とすべく、上，下アームスイッチＳＷに対応する駆動信号ＩＮを、上，下アームスイッチＳＷに対して個別に設けられた駆動回路Ｄｒに出力する。駆動信号ＩＮは、スイッチのオン状態への切り替えを指示するオン指令と、オフ状態への切り替えを指示するオフ指令とのいずれかをとる。
The
続いて、図２を用いて、駆動回路Ｄｒについて説明する。本実施形態の上，下アームの各駆動回路Ｄｒは、基本的には同じ構成である。 Next, the drive circuit Dr will be described with reference to FIG. The drive circuits Dr for the upper and lower arms of this embodiment basically have the same configuration.
駆動回路Ｄｒは、定電圧電源４０、充電スイッチ４１及び充電抵抗体４２を備えている。本実施形態の充電スイッチ４１はＰチャネルＭＯＳＦＥＴである。定電圧電源４０には、充電スイッチ４１及び充電抵抗体４２を介して、駆動回路Ｄｒのゲート用端子Ｔｇが接続されている。ゲート用端子Ｔｇには、スイッチＳＷのゲートが接続されている。定電圧電源４０の出力電圧Ｖｃｃ（例えば１５Ｖ）は、スイッチＳＷのゲートに供給される電源電圧となり、スイッチＳＷのゲート電圧の上限値に相当する。
The drive circuit Dr includes a constant
駆動回路Ｄｒは、放電抵抗体４３及び放電スイッチ４４を備えている。本実施形態の放電スイッチ４４はＮチャネルＭＯＳＦＥＴである。ゲート用端子Ｔｇには、放電抵抗体４３及び放電スイッチ４４を介して、グランド部としてのスイッチＳＷのエミッタが接続されている。
The drive circuit Dr includes a discharge resistor 43 and a
駆動回路Ｄｒは、駆動部５０を備えている。駆動部５０は、制御部３０から出力された駆動信号ＩＮを取得する。駆動部５０は、取得した駆動信号ＩＮがオン指令である場合、充電処理を行う。充電処理は、充電スイッチ４１をオン状態にして、かつ、放電スイッチ４４をオフ状態にする処理である。充電処理によれば、スイッチＳＷのゲート電圧が閾値電圧Ｖｔｈ以上となり、スイッチＳＷがオン状態に切り替えられる。
The drive circuit Dr includes a
駆動部５０は、取得した駆動信号ＩＮがオフ指令である場合、放電処理を行う。放電処理は、充電スイッチ４１をオフ状態にして、かつ、放電スイッチ４４をオン状態にする処理である。放電処理によれば、スイッチＳＷのゲート電圧が閾値電圧Ｖｔｈ未満となり、スイッチＳＷがオフ状態に切り替えられる。
The
なお、駆動部５０が提供する機能は、例えば、実体的なメモリ装置に記録されたソフトウェア及びそれを実行するコンピュータ、ハードウェア、又はそれらの組み合わせによって提供することができる。
The functions provided by the
駆動回路Ｄｒは、ミラー移行判定部４９、電圧検出部５１及び判定器５２を備えている。ミラー移行判定部４９は、スイッチＳＷのゲート電圧を検出し、検出したゲート電圧に基づいて、ミラー期間に移行したか否かを判定する。ミラー移行判定部４９は、例えば、駆動信号ＩＮがオン指令に切り替えられた後、検出したゲート電圧が一定電圧に維持される期間が出現したと判定した場合にミラー期間に移行したと判定すればよい。ミラー移行判定部４９は、判定結果を判定器５２に出力する。
The drive circuit Dr includes a mirror
電圧検出部５１は、スイッチＳＷのゲート電圧を検出し、検出したゲート電圧Ｖｇｒを判定器５２に出力する。
The
判定器５２は、駆動信号ＩＮがオン指令に切り替わってゲート電圧Ｖｇｒが上昇し始めた後、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するまでに、ミラー移行判定部４９からミラー期間に移行したとの判定結果が入力されなければ、駆動部５０に対してスイッチＳＷのオフ状態への切り替えを指示する。判定電圧Ｖｓｃは、スイッチＳＷのミラー電圧ＶＭよりも高くて、かつ、定電圧電源４０の出力電圧Ｖｃｃよりも低い値（例えば１２Ｖ）に設定されている。駆動部５０は、判定器５２からオフ状態への切り替え指示が入力された場合、駆動信号ＩＮがオン指令であっても、放電処理によりスイッチＳＷをオフ状態に切り替える。
After the drive signal IN is switched to the ON command and the gate voltage Vgr starts to rise, the
一方、判定器５２は、ゲート電圧Ｖｇｒが上昇し始めた後、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するまでに、ミラー移行判定部４９からミラー期間に移行したとの判定結果が入力された場合、駆動部５０に対してスイッチＳＷのオフ状態への切り替えを指示しない。
On the other hand, when the judgment result indicating that the mirror transition has occurred is input from the mirror
なお、本実施形態において、ミラー移行判定部４９が「判定部」に相当し、駆動部５０及び判定器５２が「オフ切替部」に相当する。
In this embodiment, the mirror
上述したスイッチＳＷの短絡保護処理は、スイッチＳＷに短絡電流が流れていない場合にはミラー期間が出現するのに対し、スイッチＳＷに短絡電流が流れ始めている場合にはミラー期間が出現しないことに鑑みた処理である。この処理により、ＴＹＰＥ１の短絡に適切に対処することができる。ＴＹＰＥ１の短絡とは、上，下アームスイッチのうち一方がショート故障する状況下において、他方がオフ状態からオン状態に切り替えられることにより上，下アームスイッチの双方がオン状態とされる上下アーム短絡のことである。
In the short-circuit protection processing of the switch SW described above, the mirror period appears when the short-circuit current does not flow through the switch SW, whereas the mirror period does not appear when the short-circuit current starts flowing through the switch SW. It is a process that takes into consideration. By this processing, it is possible to appropriately deal with the short circuit of TYPE1. A short circuit of
図３に、短絡保護処理のうち判定器５２により実行される処理の手順を示す。
FIG. 3 shows the procedure of processing executed by the
ステップＳ１０では、電圧検出部５１により検出されたゲート電圧Ｖｇｒが上昇し始めたか否かを判定する。
In step S10, it is determined whether or not the gate voltage Vgr detected by the
ステップＳ１０において肯定判定した場合には、ステップＳ１１に進み、ミラー期間に移行したとの判定結果がミラー移行判定部４９から通知されたか否かを判定する。
If an affirmative determination is made in step S10, the process advances to step S11 to determine whether or not the mirror
ステップＳ１１において通知されたと判定した場合には、ステップＳ１２に進み、短絡判定を無効化する。この場合、駆動部５０に対してスイッチＳＷのオフ状態への切り替えを指示しない。
If it is determined in step S11 that the notification has been given, the process proceeds to step S12 to invalidate the short-circuit determination. In this case, the
ステップＳ１１において否定判定した場合には、ステップＳ１３に進み、検出されたゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達したか否かを判定する。ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達していないと判定した場合には、ステップＳ１１に移行する。 If a negative determination is made in step S11, the process proceeds to step S13 to determine whether or not the detected gate voltage Vgr has reached the determination voltage Vsc. When it is determined that the gate voltage Vgr has not reached the determination voltage Vsc, the process proceeds to step S11.
一方、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達したと判定した場合には、ステップＳ１４に進み、ＴＹＰＥ１の短絡が発生したと判定する。そして、ステップＳ１５において、駆動部５０に対してスイッチＳＷのオフ状態への切り替えを指示する。
On the other hand, when it is determined that the gate voltage Vgr has reached the determination voltage Vsc, the process proceeds to step S14, and it is determined that a TYPE1 short circuit has occurred. Then, in step S15, the
なお、スイッチＳＷに短絡電流が流れる現象は、上下アーム短絡に限らず、例えば、相間短絡や地絡によっても発生し得る。 The phenomenon in which the short-circuit current flows through the switch SW is not limited to the upper and lower arm short-circuits, and can also occur due to, for example, inter-phase short-circuits and ground faults.
図４を用いて、短絡保護処理について説明する。図４（ａ）は駆動信号ＩＮの推移を示し、図４（ｂ）は上下アーム短絡が発生していない正常時におけるスイッチＳＷのゲート電圧Ｖｇｅの推移を示し、図４（ｃ）はＴＹＰＥ１の短絡が発生する場合におけるスイッチＳＷのゲート電圧Ｖｇｅの推移を示す。図４（ｄ）は判定器５２の判定結果の推移を示す。
Short-circuit protection processing will be described with reference to FIG. FIG. 4(a) shows the transition of the drive signal IN, FIG. 4(b) shows the transition of the gate voltage Vge of the switch SW in a normal state when the upper and lower arms are not short-circuited, and FIG. FIG. 10 shows transition of the gate voltage Vge of the switch SW when a short circuit occurs. FIG. FIG. 4(d) shows the transition of the determination result of the
まず、図４（ａ），（ｂ），（ｄ）を用いて、正常時における処理について説明する。 First, processing in a normal state will be described with reference to FIGS.
時刻ｔ１において、駆動信号ＩＮがオン指令に切り替えられる。このため、充電処理が開始され、ゲート電圧Ｖｇｅが０から上昇し始める。 At time t1, the drive signal IN is switched to an ON command. Therefore, the charging process is started, and the gate voltage Vge starts rising from zero.
その後時刻ｔ２において、ゲート電圧Ｖｇｅがミラー電圧ＶＭに到達する。その後、時刻ｔ３においてミラー期間が終了し、ゲート電圧Ｖｇｅが再度上昇し始める。時刻ｔ３の後、電圧検出部５１により検出されたゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するものの、判定器５２により短絡が発生したと判定されていないため、判定器５２から駆動部５０に対してスイッチＳＷのオフ状態への切り替え指示がなされない。なお、その後時刻ｔ６において、ゲート電圧Ｖｇｅが定電圧電源４０の出力電圧Ｖｃｃに到達する。
After that, at time t2, the gate voltage Vge reaches the mirror voltage VM. After that, the mirror period ends at time t3, and the gate voltage Vge begins to rise again. After time t3, although the gate voltage Vgr detected by the
続いて、図４（ａ），（ｃ），（ｄ）を用いて、ＴＹＰＥ１の短絡が発生する場合における処理について説明する。なお、以降の説明では、上，下アームスイッチのうち、ショート故障が発生しているスイッチを対向アームスイッチと称し、ショート故障が発生していないスイッチを自アームスイッチと称すことがある。 Next, processing when a TYPE1 short circuit occurs will be described with reference to FIGS. In the following description, among the upper and lower arm switches, the switch in which a short failure has occurred will be referred to as the opposing arm switch, and the switch in which no short failure has occurred will be referred to as the own arm switch.
時刻ｔ１において、自アームスイッチに対応する駆動信号ＩＮがオン指令に切り替えられるため、自アームスイッチのゲート電圧Ｖｇｅが０から上昇し始める。自アームスイッチがオン状態に切り替えられることにより、ＴＹＰＥ１の短絡が発生する。この場合、自アームスイッチのミラー期間が出現せず、自アームスイッチのゲート電圧Ｖｇｅは単調増加し続ける。これにより、判定器５２によりミラー期間に移行したと判定されることなく、時刻ｔ４において、電圧検出部５１により検出されたゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達し、判定器５２により短絡が発生したと判定される。その結果、判定器５２から駆動部５０へとスイッチＳＷのオフ状態への切り替えが指示され、自アームスイッチがオフ状態に切り替えられる。なお、その後時刻ｔ５において、ゲート電圧Ｖｇｅが定電圧電源４０の出力電圧Ｖｃｃに到達する。
At time t1, the drive signal IN corresponding to the own arm switch is switched to an ON command, so the gate voltage Vge of the own arm switch starts rising from zero. A short circuit of TYPE1 occurs when the own arm switch is switched to the ON state. In this case, the mirror period of the self-arm switch does not appear, and the gate voltage Vge of the self-arm switch continues to monotonically increase. As a result, the gate voltage Vgr detected by the
以上説明した本実施形態によれば、以下の効果が得られるようになる。 According to this embodiment described above, the following effects can be obtained.
駆動信号ＩＮがオン指令とされている期間において、ゲート電圧の検出値に基づいて、ミラー期間に移行したか否かが判定される。そして、オン指令に切り替えられてから、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するまでの期間において、ミラー期間に移行したと判定されない場合、オン指令がなされているときであってもスイッチＳＷをオフ状態に切り替える。これにより、Ｄｅｓａｔ方式で用いられるダイオード及びコンデンサや、センス電流方式で用いられるセンス抵抗体等の専用素子が不要となる。また、駆動回路Ｄｒの短絡検出用端子が不要となり、回転電機の制御量を指令値に制御する通常駆動においてスイッチＳＷのオンオフに用いられるゲート用端子Ｔｇを短絡検出に流用できる。このため、短絡検出用の専用素子及び短絡検出用端子を削減することができる。 During the period in which the drive signal IN is instructed to be ON, it is determined whether or not the transition to the mirror period has occurred based on the detected value of the gate voltage. If it is not determined that the transition to the mirror period has occurred during the period from when the ON command is applied until the gate voltage Vgr reaches the determination voltage Vsc, the switch SW is turned off even when the ON command is issued. switch to state. This eliminates the need for dedicated elements such as diodes and capacitors used in the Desat method and sense resistors used in the sense current method. Further, the short-circuit detection terminal of the drive circuit Dr becomes unnecessary, and the gate terminal Tg used for turning on/off the switch SW in the normal drive for controlling the control amount of the rotating electric machine to the command value can be diverted for short-circuit detection. Therefore, it is possible to reduce the dedicated element for short-circuit detection and the terminals for short-circuit detection.
＜第２実施形態＞
以下、第２実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、ミラー期間に移行したか否かの判定方法を変更する。
<Second embodiment>
The second embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, the method of determining whether or not the transition to the mirror period has been made is changed.
図５に、本実施形態に係る駆動回路Ｄｒを示す。なお、図５において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付している。 FIG. 5 shows the drive circuit Dr according to this embodiment. In addition, in FIG. 5, the same reference numerals are given to the same configurations as those shown in FIG. 2 for convenience.
駆動回路Ｄｒは、ミラー移行判定部４９に代えて、微分回路５３を備えている。微分回路５３は、スイッチＳＷのゲート電圧を入力電圧Ｖｉｎとして検出し、検出した入力電圧Ｖｉｎの時間微分値を出力電圧Ｖｏｕｔとして判定器５２に出力する。微分回路５３は、例えば図６に示すように、オペアンプ５３ａ、コンデンサ５３ｂ、抵抗体５３ｃ及び基準電圧源５３ｄを備えるものを用いることができる。図６のＶｂは、基準電圧源５３ｄの出力電圧（以下、規定電圧）を示す。
The driving circuit Dr includes a differentiating
駆動信号ＩＮがオン指令に切り替えられた後、スイッチＳＷのゲート電圧がミラー電圧ＶＭになるまでは、入力電圧Ｖｉｎが正の変化をするため、微分回路５３の出力電圧ＶｏｕｔがＬとなる。一方、ミラー期間においては、入力電圧Ｖｉｎがミラー電圧ＶＭに維持されるため、「Ｖｏｕｔ＝Ｖｂ」となる。つまり、微分回路５３の出力電圧ＶｏｕｔがＨとなる。以上から、微分回路５３の出力電圧ＶｏｕｔがＨになることを検出することにより、ミラー期間に移行したことを検出できる。
After the drive signal IN is switched to the ON command, the input voltage Vin changes positively until the gate voltage of the switch SW reaches the mirror voltage VM, so the output voltage Vout of the differentiating
判定器５２は、駆動信号ＩＮがオン指令に切り替わって検出したゲート電圧Ｖｇｒが上昇し始めた後、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するまでに、微分回路５３の出力電圧ＶｏｕｔがＨになったと判定しなければ、駆動部５０に対してスイッチＳＷのオフ状態への切り替えを指示する。
After the drive signal IN is switched to the ON command and the detected gate voltage Vgr starts to rise, the
なお、本実施形態において、微分回路５３が「微分値算出部」に相当し、判定器５２が「判定部」に相当し、駆動部５０及び判定器５２が「オフ切替部」に相当する。
In this embodiment, the differentiating
図７を用いて、正常時における駆動回路Ｄｒの動作について説明する。図７（ｃ）は微分回路５３の出力電圧Ｖｏｕｔの推移を示し、図７（ａ），（ｂ）は、先の図４（ａ），（ｂ）に対応している。
The operation of the drive circuit Dr during normal operation will be described with reference to FIG. FIG. 7(c) shows transition of the output voltage Vout of the differentiating
時刻ｔ１において駆動信号ＩＮがオン指令に切り替えられるため、ゲート電圧Ｖｇｅが上昇し始める。時刻ｔ１から、ゲート電圧Ｖｇｅがミラー電圧ＶＭに到達する時刻ｔ２までの期間においては、微分回路５３の出力電圧ＶｏｕｔがＬに維持される。
At time t1, the drive signal IN is switched to the ON command, so the gate voltage Vge begins to rise. During the period from time t1 to time t2 when the gate voltage Vge reaches the mirror voltage VM, the output voltage Vout of the differentiating
ミラー期間となる時刻ｔ２～ｔ３までにおいては、微分回路５３の出力電圧ＶｏｕｔがＨに維持される。その後、ゲート電圧Ｖｇｅが再度上昇し始める時刻ｔ３から、ゲート電圧Ｖｇｅが定電圧電源４０の出力電圧Ｖｃｃに到達するまでの期間においては、微分回路５３の出力電圧ＶｏｕｔがＬに維持される。時刻ｔ３の後、電圧検出部５１により検出されたゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するものの、微分回路５３の出力電圧ＶｏｕｔがＨになっていたため、判定器５２において短絡判定が無効化される。その結果、判定器５２から駆動部５０へとスイッチＳＷのオフ状態への切り替えが指示されない。
During the mirror period from time t2 to t3, the output voltage Vout of the differentiating
以上説明した本実施形態によれば、第１実施形態と同様の効果を奏することができる。 According to the present embodiment described above, the same effects as those of the first embodiment can be obtained.
＜第３実施形態＞
以下、第３実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図８に示す駆動回路Ｄｒが用いられる。なお、図８において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付している。
<Third Embodiment>
The third embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, the drive circuit Dr shown in FIG. 8 is used. In addition, in FIG. 8, the same reference numerals are given to the same configurations as those shown in FIG. 2 for the sake of convenience.
駆動回路Ｄｒは、基準電圧生成部６０を備えている。基準電圧生成部６０は、定電圧電源６１、充電スイッチ６２、充電抵抗体６３及びコンデンサ６６を備えている。本実施形態の充電スイッチ６２はＰチャネルＭＯＳＦＥＴである。図８において、Ｖｃｃは定電圧電源６１の出力電圧を示し、Ｃｒｅｆはコンデンサ６６の静電容量を示す。定電圧電源６１には、充電スイッチ６２を介してコンデンサ６６の第１端が接続されている。コンデンサ６６の第２端には、スイッチＳＷのエミッタが接続されている。
The drive circuit Dr includes a
基準電圧生成部６０は、放電抵抗体６４及び放電スイッチ６５を備えている。本実施形態の放電スイッチ６５はＮチャネルＭＯＳＦＥＴである。コンデンサ６６の第１端には、放電抵抗体６４及び放電スイッチ６５を介して、スイッチＳＷのエミッタが接続されている。基準電圧生成部６０は、コンデンサ６６の端子間電圧を基準電圧Ｖｒｅｆとして出力する。
The
駆動回路Ｄｒは、電圧バッファ部７０を備えている。電圧バッファ部７０は、基準電圧生成部６０からの基準電圧Ｖｒｅｆを電圧バッファリングする。本実施形態の電圧バッファ部７０は、図９に示すようにオペアンプを備える回路である。
The drive circuit Dr includes a
駆動回路Ｄｒは、検出用抵抗体７１を備えている。電圧バッファ部７０の出力端子には、検出用抵抗体７１を介してゲート用端子Ｔｇが接続されている。
The drive circuit Dr includes a
本実施形態において、駆動部５０が行う充電処理は、充電スイッチ６２がオン状態にされ、かつ、放電スイッチ６５がオフ状態にされる処理である。充電スイッチ６２がオン状態にされる期間において、基準電圧Ｖｒｅｆは、０から定電圧電源６１の出力電圧Ｖｃｃに向かって、充電抵抗体６３の抵抗値及びコンデンサ６６の静電容量Ｃｒｅｆにより定まる時定数τで単調増加する。
In this embodiment, the charging process performed by the
また、本実施形態の放電処理は、充電スイッチ６２がオフ状態にされ、かつ、放電スイッチ６５がオン状態にされる処理である。放電スイッチ６５がオン状態にされる期間において、基準電圧Ｖｒｅｆは、定電圧電源６１の出力電圧Ｖｃｃから０に向かって、放電抵抗体６４の抵抗値及びコンデンサ６６の静電容量Ｃｒｅｆにより定まる時定数で単調減少する。
Further, the discharging process of the present embodiment is a process in which the charging
駆動回路Ｄｒは、差電圧検出部７４と、電圧検出部５１と、判定器５２とを備えている。差電圧検出部７４は、検出用抵抗体７１の端子間電圧ΔＶｄを検出し、検出した端子間電圧ΔＶｄを判定器５２に出力する。端子間電圧ΔＶｄは、基準電圧Ｖｒｅｆとゲート電圧Ｖｇｅとの差である。
The drive circuit Dr includes a
充電スイッチ６２がオン状態に切り替えられた後、ゲート電圧Ｖｇｅが上昇してミラー電圧ＶＭになるまでは、電圧バッファ部７０によりゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆに制御される。このため、差電圧検出部７４により検出される端子間電圧ΔＶｄは０に維持される。その後、ゲート電圧Ｖｇｅがミラー電圧ＶＭに維持される期間においては、ゲート電圧Ｖｇｅに対する基準電圧Ｖｒｅｆの乖離が時間経過とともに大きくなる。その結果、差電圧検出部７４により検出される端子間電圧ΔＶｄは、時間経過とともに大きくなる。
After the charging
判定器５２は、駆動信号ＩＮがオン指令に切り替えられた後、差電圧検出部７４により検出された端子間電圧ΔＶｄが判定閾値Ｖαになるタイミングをミラー期間の移行タイミングとして判定する。
After the drive signal IN is switched to the ON command, the
判定器５２は、駆動信号ＩＮがオン指令に切り替わって検出したゲート電圧Ｖｇｒが上昇し始めた後、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するまでに、差電圧検出部７４により検出された端子間電圧ΔＶｄが判定閾値Ｖαまで上昇しない場合、駆動部５０に対して、放電処理によるスイッチＳＷのオフ状態への切り替えを指示する。
After the driving signal IN is switched to the ON command and the detected gate voltage Vgr starts to rise, the
一方、判定器５２は、ゲート電圧Ｖｇｒが上昇し始めた後、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するまでに、差電圧検出部７４により検出された端子間電圧ΔＶｄが判定閾値Ｖαに到達した場合、駆動部５０に対してスイッチＳＷのオフ状態への切り替えを指示しない。
On the other hand, the
なお、本実施形態において、判定器５２が「判定部」に相当し、駆動部５０及び判定器５２が「オフ切替部」に相当する。
In addition, in this embodiment, the
図１０を用いて、正常時における駆動回路Ｄｒの動作について説明する。図１０（ａ）は駆動信号ＩＮの推移を示し、図１０（ｂ）はゲート電圧Ｖｇｅ及び基準電圧Ｖｒｅｆの推移を示し、図１０（ｃ）は差電圧検出部７４により検出された端子間電圧ΔＶｄの推移を示し、図１０（ｄ）は判定器５２の判定結果の推移を示す。図１０（ｅ）はスイッチＳＷのゲートの充電電流Ｉｇの推移を示し、図１０（ｆ）は充電スイッチ６２の駆動状態の推移を示し、図１０（ｇ）は放電スイッチ６５の駆動状態の推移を示す。
The operation of the drive circuit Dr during normal operation will be described with reference to FIG. FIG. 10(a) shows the transition of the driving signal IN, FIG. 10(b) shows the transition of the gate voltage Vge and the reference voltage Vref, and FIG. FIG. 10(d) shows the transition of the judgment result of the judging
時刻ｔ１よりも前においては、駆動信号ＩＮがオフ指令とされ、充電スイッチ６２がオン状態にされてかつ放電スイッチ６５がオン状態とされていることにより、コンデンサ６６の蓄電電荷は０となっている。このため、「Ｖｒｅｆ＝Ｖｇｅ＝０」になっている。
Before time t1, drive signal IN is turned off, charging
時刻ｔ１において駆動信号ＩＮがオン指令に切り替えられるため、充電スイッチ６２がオン状態に切り替えられ、放電スイッチ６５がオフ状態に切り替えられる。これにより、基準電圧Ｖｒｅｆが上記時定数τで上昇し始める。なお、時刻ｔ１以降における基準電圧Ｖｒｅｆの上昇速度は、一定速度になるとは限らない。しかし、図１０（ｂ）には、便宜上、上昇速度が一定速度となる基準電圧Ｖｒｅｆの推移を示している。
At time t1, the drive signal IN is switched to the ON command, so the
基準電圧Ｖｒｅｆは電圧バッファ部７０に入力され、電圧バッファ部７０の出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと同等の電圧になる。このため、基準電圧Ｖｒｅｆの上昇に伴いゲート電圧Ｖｇｅが上昇する。ここで、ゲート電圧Ｖｇｅが上昇し始める時刻ｔ１から、ゲート電圧Ｖｇｅがミラー電圧ＶＭになる時刻ｔ２までの期間において、スイッチＳＷのゲートの充電電流Ｉｇ１は、下式（ｅｑ１）で表される。下式（ｅｑ１）において、ＣｇｅはスイッチＳＷの帰還容量を示す。
The reference voltage Vref is input to the
ミラー期間中の時刻ｔ３において、判定器５２は、差電圧検出部７４により検出された端子間電圧ΔＶｄが判定閾値Ｖαになったと判定し、ミラー期間に移行したと判定する。このため、時刻ｔ４の後、電圧検出部５１により検出されたゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するものの、判定器５２において短絡判定が無効化される。その結果、判定器５２から駆動部５０へとスイッチＳＷのオフ状態への切り替えが指示されない。
At time t3 during the mirror period, the
なお、その後、時刻ｔ５において基準電圧Ｖｒｅｆが定電圧電源６１の出力電圧Ｖｃｃに到達し、時刻ｔ６においてゲート電圧Ｖｇｅが定電圧電源６１の出力電圧Ｖｃｃに到達する。
After that, the reference voltage Vref reaches the output voltage Vcc of the constant
以上説明した本実施形態によれば、スイッチング損失を低減させる構成を流用して短絡を検出することができる。このため、駆動回路Ｄｒの部品数を削減することができる。 According to the present embodiment described above, it is possible to detect a short circuit by using a configuration that reduces switching loss. Therefore, the number of parts of the driving circuit Dr can be reduced.
＜第３実施形態の変形例＞
電圧バッファ部は、図１１に示すものであってもよい。図１１に示す電圧バッファ部７５は、定電圧電源７５ａと、ＮＰＮ型バイポーラトランジスタの第１スイッチ７５ｂと、ＰＮＰ型バイポーラトランジスタの第２スイッチ７５ｃとを備えている。電圧バッファ部７５の入力端子に接続される第１，第２スイッチ７５ｂ，７５ｃのベースには、基準電圧Ｖｒｅｆが印加される。第１，第２スイッチ７５ｂ，７５ｃそれぞれのエミッタに接続される出力端子には、検出用抵抗体７１の第１端が接続されている。
<Modified example of the third embodiment>
The voltage buffer section may be as shown in FIG. The
充電処理が行われて基準電圧Ｖｒｅｆが単調増加する期間においては、電圧バッファ部７５の出力電圧Ｖｏｕｔは、第１スイッチ７５ｂのベース及びエミッタ間電圧をＶｆ１とする場合、「Ｖｏｕｔ＝Ｖｒｅｆ－Ｖｆ１」となる。つまり、基準電圧Ｖｒｅｆが単調増加する期間においては、基準電圧Ｖｒｅｆに対してやや遅れを伴って出力電圧Ｖｏｕｔが増加する。
In the period in which the charging process is performed and the reference voltage Vref monotonically increases, the output voltage Vout of the
一方、放電処理が行われて基準電圧Ｖｒｅｆが単調減少する期間においては、電圧バッファ部７５の出力電圧Ｖｏｕｔは、第２スイッチ７５ｃのベース及びエミッタ間電圧をＶｆ２とする場合、「Ｖｏｕｔ＝Ｖｒｅｆ＋Ｖｆ２」となる。つまり、基準電圧Ｖｒｅｆが単調減少する期間においては、基準電圧Ｖｒｅｆに対してやや遅れを伴って出力電圧Ｖｏｕｔが減少する。
On the other hand, in the period in which the discharge process is performed and the reference voltage Vref monotonically decreases, the output voltage Vout of the
＜第４実施形態＞
以下、第４実施形態について、第３実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１２に示すように、駆動回路Ｄｒの構成が変更されている。なお、図１２において、先の図８に示した構成と同一の構成については、便宜上、同一の符号を付している。
<Fourth Embodiment>
The fourth embodiment will be described below with reference to the drawings, focusing on differences from the third embodiment. In this embodiment, as shown in FIG. 12, the configuration of the drive circuit Dr is changed. In addition, in FIG. 12, the same components as those shown in FIG. 8 are denoted by the same reference numerals for convenience.
駆動回路Ｄｒは、基準電圧生成部８０を備えている。基準電圧生成部８０は、定電圧電源８１、第１定電流電源８２、充電スイッチ８３、放電スイッチ８４、第２定電流電源８５及びコンデンサ８６を備えている。充電スイッチ８３及び放電スイッチ８４は、駆動部５０により駆動される。第１定電流電源８２は、定電圧電源８１から給電されて第１基準電流Ｉｒｅｆ１を出力する。第１定電流電源８２には、充電スイッチ８３を介してコンデンサ８６の第１端が接続されている。コンデンサ８６の第２端には、スイッチＳＷのエミッタが接続されている。基準電圧生成部８０は、コンデンサ８６の端子間電圧を基準電圧Ｖｒｅｆとして出力する。
The drive circuit Dr includes a
コンデンサ８６の第２端には、放電スイッチ８４及び第２定電流電源８５を介してスイッチＳＷのエミッタが接続されている。第２定電流電源８５は、第１放電スイッチ８４がオン状態にされる場合、コンデンサ８６からの放電電流を第２基準電流Ｉｒｅｆ２とするための構成である。
A second end of the
駆動回路Ｄｒは、電圧バッファ部９１を備えている。本実施形態の電圧バッファ部９１は、オペアンプを備える回路であり、基準電圧生成部８０からの基準電圧Ｖｒｅｆを電圧バッファリングする。駆動回路Ｄｒは、さらに、制限抵抗体９２、コンパレータ９３、基準電源９４、第１制御スイッチ９５及び第２制御スイッチ９６を備えている。本実施形態の各制御スイッチ９５，９６はＮＰＮ型バイポーラトランジスタである。電圧バッファ部９１、制限抵抗体９２、コンパレータ９３及び基準電源９４を備える構成によれば、電圧バッファ部９１の出力電流の最大値を電流制限値Ｉｌｉｍで制限しつつ、基準電圧Ｖｒｅｆを電圧バッファリングする機能を実現できる。
The drive circuit Dr includes a
電圧バッファ部９１の非反転入力端子には、コンデンサ８６の第１端が接続されている。電圧バッファ部９１の出力端子には、制限抵抗体９２の第１端と、基準電源９４の負極端子とが接続されている。制限抵抗体９２の第２端には、電圧バッファ部９１の反転入力端子と、コンパレータ９３の非反転入力端子と、ゲート用端子Ｔｇとが接続されている。基準電源９４の正極端子には、コンパレータ９３の反転入力端子が接続されている。制限抵抗体９２、コンパレータ９３、基準電源９４及び第１制御スイッチ９５は、ミラー期間中における基準電圧Ｖｒｅｆを、ミラー電圧ＶＭに基準電源９４の出力電圧（以下、オフセット値Ｖｈ）を加えた値に維持するための構成である。
A first end of the
コンパレータ９３の出力端子には、第１制御スイッチ９５及び第２制御スイッチ９６それぞれのベースが接続されている。第１制御スイッチ９５のコレクタには、制限抵抗体９２の第２端が接続され、第１制御スイッチ９５のエミッタには、コンデンサ８６の第１端が接続されている。
The bases of the
駆動回路Ｄｒは、抵抗体９７及び定電圧電源９８を備えている。第２制御スイッチ９６のコレクタには、抵抗体９７を介して定電圧電源９８が接続されている。第２制御スイッチ９６のエミッタには、コンデンサ８６の第１端が接続されている。第２制御スイッチ９６には、第１制御スイッチ９５に流れる電流に比例した電流が流れる。
The drive circuit Dr includes a
本実施形態において、充電処理は、充電スイッチ８３がオン状態にされ、かつ、放電スイッチ８４がオフ状態にされる処理である。また、本実施形態の放電処理は、充電スイッチ８３がオフ状態にされ、かつ、放電スイッチ８４がオン状態にされる処理である。充電スイッチ８３がオン状態にされる期間において、基準電圧Ｖｒｅｆは、０から定電圧電源８１の出力電圧Ｖｃｃに向かって一定速度（以下、充電側スルーレートＳＲＣ）で上昇する。充電側スルーレートＳＲＣは、第１定電流電源８２の第１基準電流Ｉｒｅｆ１及びコンデンサ８６の静電容量Ｃｒｅｆにより定まる。
In this embodiment, the charging process is a process in which the charging switch 83 is turned on and the discharging
駆動回路Ｄｒは、電圧検出部５１及び判定器５２を備えている。判定器５２は、第２制御スイッチ９６に流れる電流の相関値として、抵抗体９７の端子間電圧を検出する。充電スイッチ８３がオン状態に切り替えられると、スイッチＳＷのゲート電圧Ｖｇｅは、０から充電側スルーレートＳＲＣで上昇し始める。その後、ゲート電圧Ｖｇｅがミラー電圧ＶＭになるまでは、電圧バッファ部９１によりゲート電圧Ｖｇｅが基準電圧Ｖｒｅｆに制御される。この場合、第１制御スイッチ９５及び第２制御スイッチ９６がオフ状態にされ、第２制御スイッチ９６に電流は流れない。このため、判定器５２により検出される電流（端子間電圧）は０に維持される。
The drive circuit Dr includes a
その後、ゲート電圧Ｖｇｅがミラー電圧ＶＭに維持される期間においては、制限抵抗体９２、コンパレータ９３、基準電源９４及び第１制御スイッチ９５により、基準電圧Ｖｒｅｆが、ミラー電圧ＶＭにオフセット値Ｖｈを加えた値に維持されるように、第１制御スイッチ９５を介してコンデンサ８６に電流が流れる。この際、第１制御スイッチ９５に流れる電流に比例した電流が第２制御スイッチ９６に流れる。その結果、判定器５２により検出される端子間電圧が０よりも大きくなる。このため、この端子間電圧に基づいて、ミラー期間に移行したか否かを判定することができる。具体的には、判定器５２は、検出した端子間電圧が０から上昇して所定電圧（＞０）になったタイミングを、ミラー期間に移行したタイミングとして判定する。
After that, during the period in which the gate voltage Vge is maintained at the mirror voltage VM, the reference voltage Vref is increased by adding the offset value Vh to the mirror voltage VM by the limiting
判定器５２は、駆動信号ＩＮがオン指令に切り替わって検出したゲート電圧Ｖｇｒが上昇し始めた後、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するまでに、検出した抵抗体９７の端子間電圧が所定電圧まで上昇しない場合、駆動部５０に対して、放電処理によるスイッチＳＷのオフ状態への切り替えを指示する。
After the drive signal IN is switched to the ON command and the detected gate voltage Vgr starts to rise, the
一方、判定器５２は、ゲート電圧Ｖｇｒが上昇し始めた後、ゲート電圧Ｖｇｒが判定電圧Ｖｓｃに到達するまでに、検出した端子間電圧が所定電圧に到達した場合、駆動部５０に対してスイッチＳＷのオフ状態への切り替えを指示しない。
On the other hand, if the detected inter-terminal voltage reaches a predetermined voltage after the gate voltage Vgr starts to rise and before the gate voltage Vgr reaches the judgment voltage Vsc, the judging
なお、本実施形態において、判定器５２が「判定部」に相当し、判定器５２及び駆動部５０が「オフ切替部」に相当し、制限抵抗体９２、コンパレータ９３、基準電源９４及び第１制御スイッチ９５が「オフセット部」に相当する。
In this embodiment, the
図１３を用いて、正常時における駆動回路Ｄｒの動作について説明する。図１３（ａ）～（ｄ）は、先の図１０（ａ），（ｂ），（ｄ），（ｅ）に対応している。図１３（ｅ）は充電スイッチ８３の駆動状態の推移を示し、図１３（ｆ）は放電スイッチ８４の駆動状態の推移を示す。
The operation of the drive circuit Dr during normal operation will be described with reference to FIG. FIGS. 13(a) to (d) correspond to FIGS. 10(a), (b), (d) and (e). 13(e) shows transition of the drive state of the charge switch 83, and FIG. 13(f) shows transition of the drive state of the
時刻ｔ１よりも前においては、充電スイッチ８３がオフ状態とされてかつ放電スイッチ８４がオン状態にされ、コンデンサ８６の蓄電電荷が０となっている。このため、「Ｖｒｅｆ＝Ｖｇｅ＝０」になっている。
Before time t1, charging switch 83 is turned off, discharging
時刻ｔ１において駆動信号ＩＮがオン指令に切り替えられるため、充電スイッチ８３がオン状態に切り替えられ、放電スイッチ８４がオフ状態に切り替えられる。これにより、基準電圧Ｖｒｅｆが一定の充電側スルーレートＳＲＣで上昇し始める。
At time t1, the drive signal IN is switched to the ON command, so the charge switch 83 is switched to the ON state and the
基準電圧Ｖｒｅｆは電圧バッファ部９１に入力され、電圧バッファ部９１の出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと同等の電圧になる。このため、基準電圧Ｖｒｅｆの上昇に伴いゲート電圧Ｖｇｅも充電側スルーレートＳＲＣで上昇する。ここで、ゲート電圧Ｖｇｅが上昇し始める時刻ｔ１から、ゲート電圧Ｖｇｅがミラー電圧ＶＭになる時刻ｔ２までの期間において、スイッチＳＷのゲートの充電電流Ｉｇ１は、下式（ｅｑ３）で表される。帰還容量Ｃｇｅ、静電容量Ｃｒｅｆ及び第１基準電流Ｉｒｅｆ１が一定値であるため、充電電流Ｉｇ１は定電流となる。
The reference voltage Vref is input to the
以上説明した本実施形態によれば、基準電圧Ｖｒｅｆを「ＶＭ＋Ｖｈ」に維持するために供給される電流を利用して、ミラー期間に移行したことを判定できる。このため、駆動回路Ｄｒの部品数を削減することができる。 According to the present embodiment described above, it is possible to determine that the mirror period has started using the current supplied to maintain the reference voltage Vref at "VM+Vh". Therefore, the number of parts of the driving circuit Dr can be reduced.
＜第４実施形態の変形例＞
・図１２に示す駆動回路Ｄｒにおいて、第２制御スイッチ９６、抵抗体９７及び定電圧電源９８が設けられていなくてもよい。この場合、判定器５２は、例えば、第２制御スイッチ９６のコレクタ及びエミッタ間電圧を充電電流として検出し、その検出値に基づいてミラー期間に移行したか否かを判定すればよい。
<Modified example of the fourth embodiment>
- In the drive circuit Dr shown in FIG. 12, the
・図１２に示す駆動回路Ｄｒにおいて、電圧バッファ部９１、制限抵抗体９２、コンパレータ９３、基準電源９４及び第１制御スイッチ９５を備える構成に代えて、この構成と同様の機能を有する他の構成が設けられていてもよい。
In the drive circuit Dr shown in FIG. 12, instead of the configuration including the
＜第５実施形態＞
以下、第５実施形態について、第４実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１４に示すように、駆動回路Ｄｒの構成が変更されている。なお、図１４において、先の図１２に示した構成と同一の構成については、便宜上、同一の符号を付している。また、本実施形態では、先の図１２の電圧バッファ部９１、制限抵抗体９２、コンパレータ９３及び基準電源９４を、第１電圧バッファ部９１、第１制限抵抗体９２、第１コンパレータ９３及び第１基準電源９４と称すこととする。また、放電スイッチ８４を第１放電スイッチ８４と称すこととする。
<Fifth Embodiment>
The fifth embodiment will be described below with reference to the drawings, focusing on differences from the fourth embodiment. In this embodiment, as shown in FIG. 14, the configuration of the drive circuit Dr is changed. In addition, in FIG. 14, the same reference numerals are assigned to the same configurations as those shown in FIG. 12 for convenience. In this embodiment, the
駆動回路Ｄｒは、先の図１２に示した構成に加えて、ＴＹＰＥ２の短絡に対処するための構成を備えている。ＴＹＰＥ２の短絡とは、上，下アームスイッチのうち一方がオン状態とされる状況下において、他方がショート故障する上下アーム短絡のことである。
In addition to the configuration shown in FIG. 12, the drive circuit Dr has a configuration for coping with a TYPE2 short circuit. A
駆動回路Ｄｒは、ＴＹＰＥ２の短絡に対処するための構成として、第２電圧バッファ部１００、第２制限抵抗体１０１、第２コンパレータ１０２、第２基準電源１０３、第３制御スイッチ１０４、第４制御スイッチ１０５及び検出用抵抗体１０８を備えている。第２電圧バッファ部１００は、オペアンプを備える回路であり、基準電圧生成部８０からの基準電圧Ｖｒｅｆを電圧バッファリングする。本実施形態の各制御スイッチ１０４，１０５はＰＮＰ型バイポーラトランジスタである。
The drive circuit Dr includes a second
第２電圧バッファ部１００の出力端子には、第２制限抵抗体１０１の第１端と、第２コンパレータ１０２の反転入力端子とが接続されている。第２制限抵抗体１０１の第２端には、第２電圧バッファ部１００の反転入力端子と、第２基準電源１０３の負極端子と、ゲート用端子Ｔｇとが接続されている。第２基準電源１０３の正極端子には、第２コンパレータ１０２の非反転入力端子が接続されている。ちなみに、第２基準電源１０３と第１基準電源９４とを共通の基準電源とする等、図１４に示した構成と図１２に示した構成とで共通化できる構成は適宜共通化されていてもよい。
The output terminal of the second
駆動回路Ｄｒは、放電抵抗体１０６及び第２放電スイッチ１０７を備えている。本実施形態の第２放電スイッチ１０７はＮチャネルＭＯＳＦＥＴである。ゲート用端子Ｔｇには、放電抵抗体１０６及び第２放電スイッチ１０７を介してスイッチＳＷのエミッタが接続されている。
The drive circuit Dr has a
第２制限抵抗体１０１の第２端には、第３制御スイッチ１０４及び第４制御スイッチ１０５それぞれのエミッタが接続されている。第３制御スイッチ１０４のコレクタには、コンデンサ８６の第１端が接続されている。第４制御スイッチ１０５のコレクタには、検出用抵抗体１０８を介してスイッチＳＷのエミッタが接続されている。第３制御スイッチ１０４及び第４制御スイッチ１０５それぞれのベースには、第２コンパレータ１０２の出力端子が接続されている。第４制御スイッチ１０５には、第３制御スイッチ１０４に流れる電流に比例した電流が流れる。
The emitters of the
駆動信号ＩＮがオン指令に切り替えられた後、自アームスイッチのゲート電圧Ｖｇｅが定電圧電源８１の出力電圧Ｖｃｃに到達する。その後、オン指令がなされている期間において対向アームスイッチにショート故障が発生することにより、ＴＹＰＥ２の短絡が発生する。この場合、直流電源２１の出力電圧をＶＨとすると、「ＶＨ×Ｃｇｅ」の電荷が自アームスイッチのゲートに急激に供給される。この場合、自アームスイッチのゲート電圧が定電圧電源８１の出力電圧Ｖｃｃを超えて急激に上昇しようとする。しかし、本実施形態では、第２電圧バッファ部１００にゲート電荷が吸い込まれることにより、ゲート電圧の急激な上昇が抑制される。詳しくは、ゲート電圧は、第２基準電源１０３の出力電圧Ｖｈを基準電圧Ｖｒｅｆに加えた値（Ｖｒｅｆ＋Ｖｈ）に制限される。
After the drive signal IN is switched to the ON command, the gate voltage Vge of its own arm switch reaches the output voltage Vcc of the constant
この際、第３制御スイッチ１０４にゲートの放電電流が流れることから、この放電電流に比例した電流が第４制御スイッチ１０５にも流れる。判定器５２は、第４制御スイッチ１０５に流れる電流を、検出用抵抗体１０８の端子間電圧ΔＶｋとして検出する。本実施形態において、端子間電圧ΔＶｋは、スイッチＳＷのエミッタ側に対して第４制御スイッチ１０５のコレクタ側の電位が高い場合を正とする。判定器５２は、検出した端子間電圧ΔＶｋが閾値Ｖβ（＞０）を上回ったと判定した場合、ＴＹＰＥ２の短絡が発生していると判定し、第２電圧バッファ部１００に対して動作の停止を指示するイネーブル信号を出力するとともに、第２放電スイッチ１０７をオン状態に切り替える。放電抵抗体１０６及び第２放電スイッチ１０７を介したゲート電荷の放電速度は、第１放電スイッチ８４がオン状態にされる場合のゲート電荷の放電速度よりも低い速度に設定されている。
At this time, since the gate discharge current flows through the
図１５に、判定器５２により実行される処理の手順を示す。
FIG. 15 shows the procedure of processing executed by the
ステップＳ２０では、検出した端子間電圧ΔＶｋが閾値Ｖβを上回っているか否かを判定する。 In step S20, it is determined whether or not the detected inter-terminal voltage ΔVk exceeds a threshold value Vβ.
ステップＳ２０において肯定判定した場合には、ステップＳ２１に進み、ＴＹＰＥ２の短絡が発生していると判定する。そして、ステップＳ２２において、第２電圧バッファ部１００に対してイネーブル信号を出力するとともに、第２放電スイッチ１０７をオン状態に切り替える。
When an affirmative determination is made in step S20, the process proceeds to step S21, and it is determined that a TYPE2 short circuit has occurred. Then, in step S22, an enable signal is output to the second
図１６を用いて、ＴＹＰＥ２の短絡が発生する場合の駆動回路Ｄｒの動作について説明する。図１６（ａ）は自アームスイッチのゲート電圧Ｖｇｅの推移を示し、図１６（ｂ）は自アームスイッチのゲート電流Ｉｇの推移を示し、図１６（ｃ）は判定器５２の判定結果の推移を示し、図１６（ｄ）は第２放電スイッチ１０７の駆動状態の推移を示す。なお、図１６（ｂ）において、正のゲート電流Ｉｇは充電電流を示し、負のゲート電流Ｉｇは放電電流を示す。
The operation of the drive circuit Dr when a TYPE2 short circuit occurs will be described with reference to FIG. 16(a) shows the transition of the gate voltage Vge of the own arm switch, FIG. 16(b) shows the transition of the gate current Ig of the own arm switch, and FIG. 16(c) shows the transition of the determination result of the
時刻ｔ１において、駆動信号ＩＮがオン指令に切り替えられ、ゲート電圧Ｖｇｅが上昇し始める。その後、時刻ｔ２～ｔ３のミラー期間を経た後、時刻ｔ４において、ゲート電圧Ｖｇｅが定電圧電源８１の出力電圧Ｖｃｃに到達する。この場合、「ＶＣＣ＝Ｖｒｅｆ＝Ｖｇｅ」となる。
At time t1, the drive signal IN is switched to an ON command, and the gate voltage Vge begins to rise. Thereafter, after a mirror period from time t2 to t3, the gate voltage Vge reaches the output voltage Vcc of the constant
その後、時刻ｔ５において、対向アームスイッチにショート故障が発生し、ＴＹＰＥ２の短絡が発生する。この場合、自アームスイッチのコレクタ及びエミッタ間電圧Ｖｃｅがオン電圧ＶｏｎからＶＨとなり、「ＶＨ×Ｖｇｅ」のゲート電荷が自アームスイッチのゲートに急激に流れ込む。しかし、第２電圧バッファ部１００、第２制限抵抗体１０１、第２コンパレータ１０２、第２基準電源１０３及び第３制御スイッチ１０４により、ゲート電圧Ｖｇｅが「Ｖｒｅｆ＋Ｖｈ」で制限され、ゲート電圧Ｖｇｅの急激な上昇が抑制される。その後、時刻ｔ６において、第２電圧バッファ部１００の動作が停止されるとともに、第２放電スイッチ１０７がオン状態に切り替えられる。
After that, at time t5, a short failure occurs in the opposing arm switch, and a TYPE2 short circuit occurs. In this case, the collector-emitter voltage Vce of the own arm switch changes from the ON voltage Von to VH, and the gate charge of "VH×Vge" suddenly flows into the gate of the own arm switch. However, the gate voltage Vge is limited to "Vref+Vh" by the second
以上説明した本実施形態によれば、ＴＹＰＥ２の短絡が発生した場合であっても、自アームスイッチを適正に保護することができる。 According to the present embodiment described above, even if a TYPE2 short circuit occurs, the own arm switch can be properly protected.
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。
<Other embodiments>
It should be noted that each of the above-described embodiments may be modified as follows.
・第５実施形態の図１４に示した第２電圧バッファ部１００、第２制限抵抗体１０１、第２コンパレータ１０２、第２基準電源１０３、第３制御スイッチ１０４、第４制御スイッチ１０５及び検出用抵抗体１０８が先の図８に示した駆動回路Ｄｒに備えられていてもよい。
- The second
・第５実施形態の図１４に示す駆動回路Ｄｒにおいて、第４制御スイッチ１０５及び検出用抵抗体１０８が設けられていなくてもよい。この場合、判定器５２は、例えば、第３制御スイッチ１０４のコレクタ及びエミッタ間電圧を放電電流として検出し、その検出値に基づいてＴＹＰＥ２の短絡が発生したか否かを判定すればよい。
- In the drive circuit Dr shown in FIG. 14 of the fifth embodiment, the
・短絡検出用ではなく、短絡電流よりも小さいスイッチＳＷの過電流検出用に、センス電流方式で用いられるセンス抵抗体等の専用素子と、センス抵抗体で発生する電位差であるセンス電圧検出用の端子とが駆動回路Ｄｒに設けられていてもよい。 ・Not for short-circuit detection, but for overcurrent detection of the switch SW, which is smaller than the short-circuit current. terminal may be provided in the drive circuit Dr.
・スイッチングデバイス部を構成するスイッチとしては、ＩＧＢＴに限らず、例えばボディダイオードを内蔵するＮチャネルＭＯＳＦＥＴであってもよい。 - The switch that constitutes the switching device section is not limited to an IGBT, and may be an N-channel MOSFET that incorporates a body diode, for example.
・スイッチを備える電力変換器としては、インバータに限らず、例えば、入力電圧を変圧して出力するＤＣＤＣコンバータであってもよい。具体的には、ＤＣＤＣコンバータは、入力電圧を降圧して出力する降圧機能及び入力電圧を昇圧して出力する機能のうち、少なくとも一方を備えている。 - The power converter provided with a switch is not limited to an inverter, and may be, for example, a DCDC converter that transforms and outputs an input voltage. Specifically, the DCDC converter has at least one of a step-down function of stepping down an input voltage and outputting it, and a function of stepping up an input voltage and outputting it.
・本開示に記載の制御部及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウェア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリと一つ以上のハードウェア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。 - The controller and techniques described in this disclosure can be performed by a dedicated computer provided by configuring a processor and memory programmed to perform one or more functions embodied by a computer program; may be implemented. Alternatively, the controls and techniques described in this disclosure may be implemented by a dedicated computer provided by configuring the processor with one or more dedicated hardware logic circuits. Alternatively, the control units and techniques described in this disclosure can be implemented by a combination of a processor and memory programmed to perform one or more functions and a processor configured by one or more hardware logic circuits. It may also be implemented by one or more dedicated computers configured. The computer program may also be stored as computer-executable instructions on a computer-readable non-transitional tangible recording medium.
４９…ミラー移行判定部、５０…駆動部、５２…判定器、Ｄｒ…駆動回路、ＳＷ…スイッチ。 49...Mirror shift determination unit, 50...Drive unit, 52...Determinator, Dr...Drive circuit, SW...Switch.
Claims (6)
前記スイッチに対するオン指令がなされている期間において、前記スイッチのゲート電圧又は前記スイッチのゲートの充電電流に基づいて、前記スイッチのミラー期間に移行したか否かを判定する判定部（４９，５２）と、
前記オン指令がなされてから、前記スイッチのゲート電圧が、該ゲート電圧の上限値（Ｖｃｃ）よりも低くてかつ前記スイッチのミラー電圧（ＶＭ）よりも高い判定電圧（Ｖｓｃ）に到達するまでの期間において、前記判定部によりミラー期間に移行したと判定されない場合、前記スイッチをオフ状態に切り替えるオフ切替部（５０，５２）と、を備えるスイッチの駆動回路。 In a switch drive circuit (Dr) for driving a switch (SW),
A determination unit (49, 52) for determining whether or not the transition to the mirror period of the switch has occurred based on the gate voltage of the switch or the charging current of the gate of the switch during a period in which an ON command is issued to the switch. and,
After the ON command is issued, the gate voltage of the switch reaches a judgment voltage (Vsc) lower than the upper limit value (Vcc) of the gate voltage and higher than the mirror voltage (VM) of the switch and an OFF switching unit (50, 52) for switching the switch to an OFF state when the determining unit does not determine that the period has shifted to the mirror period.
前記判定部（５２）は、算出された時間微分値に基づいて、前記ミラー期間に移行したか否かを判定する請求項２に記載のスイッチの駆動回路。 A differential value calculation unit (53) that calculates a time differential value of the gate voltage based on the detected value of the gate voltage,
3. The switch drive circuit according to claim 2, wherein the determination unit (52) determines whether or not the transition to the mirror period has occurred based on the calculated time differential value.
前記スイッチのゲート電圧を前記基準電圧に制御する電圧バッファ部（７０，７５）と、を備え、
前記判定部（５２）は、前記スイッチのゲート電圧と前記基準電圧との電位差の検出値に基づいて、前記ミラー期間に移行したか否かを判定する請求項１に記載のスイッチの駆動回路。 a reference voltage generator (60) that outputs a reference voltage (Vref) that monotonously increases after the ON command is issued;
a voltage buffer unit (70, 75) for controlling the gate voltage of the switch to the reference voltage;
2. The switch drive circuit according to claim 1, wherein said determination unit (52) determines whether or not said transition to said mirror period has occurred based on a detected value of a potential difference between said gate voltage of said switch and said reference voltage.
前記スイッチのゲート電圧を前記基準電圧に制御する電圧バッファ部（９１）と、
前記ミラー期間の開始後、前記電圧バッファ部により前記ゲート電圧が前記基準電圧に制御される場合における前記ゲートの充電電流を前記基準電圧生成部に供給することにより、前記ミラー期間の開始後の前記基準電圧を前記ゲート電圧に対して所定のオフセット値（Ｖｈ）だけ高い値に維持するオフセット部（９２～９５）と、を備え、
前記判定部（５２）は、前記オフセット部によって前記基準電圧生成部に供給される充電電流又はその相関値を検出し、その検出値に基づいて、前記ミラー期間に移行したか否かを判定する請求項１に記載のスイッチの駆動回路。 a reference voltage generator (80) that outputs a reference voltage (Vref);
a voltage buffer unit (91) for controlling the gate voltage of the switch to the reference voltage;
After the start of the mirror period, by supplying the charging current of the gate when the gate voltage is controlled to the reference voltage by the voltage buffer unit to the reference voltage generation unit, an offset unit (92 to 95) that maintains the reference voltage at a value higher than the gate voltage by a predetermined offset value (Vh),
The determination unit (52) detects the charging current supplied to the reference voltage generation unit by the offset unit or its correlation value, and based on the detected value, determines whether or not transition has occurred to the mirror period. A drive circuit for a switch according to claim 1.
前記電圧バッファ部は第１電圧バッファ部であり、
前記スイッチのゲート電圧を前記基準電圧に制御する第２電圧バッファ部（１００）を備え、
前記オフ切替部は、前記オン指令がなされている期間のうち前記ゲート電圧が前記上限値に到達するタイミング以降において、前記第２電圧バッファ部により前記ゲート電圧が前記基準電圧に制御される場合における前記ゲートの放電電流又はその相関値を検出し、その検出値が閾値（Ｖβ）を超えた場合に前記スイッチをオフ状態に切り替える請求項４又は５に記載のスイッチの駆動回路。 The reference voltage generation unit (80) maintains the reference voltage at the upper limit value after monotonically increasing the reference voltage to the upper limit value during the period in which the ON command is issued,
the voltage buffer unit is a first voltage buffer unit;
a second voltage buffer unit (100) for controlling the gate voltage of the switch to the reference voltage;
After the timing when the gate voltage reaches the upper limit value during the period in which the ON command is issued, the OFF switching unit controls the gate voltage to the reference voltage by the second voltage buffer unit. 6. The switch drive circuit according to claim 4, wherein the gate discharge current or its correlation value is detected, and when the detected value exceeds a threshold value (V[beta]), the switch is turned off.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2020084897A JP7334674B2 (en) | 2020-05-14 | 2020-05-14 | switch drive circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020084897A JP7334674B2 (en) | 2020-05-14 | 2020-05-14 | switch drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021180564A JP2021180564A (en) | 2021-11-18 |
| JP7334674B2 true JP7334674B2 (en) | 2023-08-29 |
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ID=78510662
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020084897A Active JP7334674B2 (en) | 2020-05-14 | 2020-05-14 | switch drive circuit |
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| Country | Link |
|---|---|
| JP (1) | JP7334674B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7183375B1 (en) | 2021-11-25 | 2022-12-05 | 三菱電機株式会社 | Protection circuit and power converter |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009225506A (en) | 2008-03-13 | 2009-10-01 | Toshiba Corp | Power converter |
| JP2017079534A (en) | 2015-10-20 | 2017-04-27 | トヨタ自動車株式会社 | Gate control circuit |
| WO2019021590A1 (en) | 2017-07-28 | 2019-01-31 | 三菱電機株式会社 | Drive circuit for power semiconductor element |
| JP2019187024A (en) | 2018-04-05 | 2019-10-24 | 株式会社デンソー | Switch driving circuit |
-
2020
- 2020-05-14 JP JP2020084897A patent/JP7334674B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009225506A (en) | 2008-03-13 | 2009-10-01 | Toshiba Corp | Power converter |
| JP2017079534A (en) | 2015-10-20 | 2017-04-27 | トヨタ自動車株式会社 | Gate control circuit |
| WO2019021590A1 (en) | 2017-07-28 | 2019-01-31 | 三菱電機株式会社 | Drive circuit for power semiconductor element |
| JP2019187024A (en) | 2018-04-05 | 2019-10-24 | 株式会社デンソー | Switch driving circuit |
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|---|---|
| JP2021180564A (en) | 2021-11-18 |
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