JP7332239B2 - 半導体メモリ装置 - Google Patents
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Description
前記センス動作又は前記ライト動作を指定する動作指定コマンドと、自己の測定順番を指定する順番指定コマンドとを受け、遅延時間を表すタイミング信号を出力する第1の受信部と、
前記センス動作又は前記ライト動作の実行を指示するアクティブコマンドを受ける第2の受信部と、
前記第2の受信部から前記アクティブコマンドの供給を受け、前記第1の受信部から供給される前記タイミング信号に応じた遅延時間だけ前記アクティブコマンドを遅延させる遅延回路と、からなる調整回路を有している。
図6は、上記したように構成された複数のDRAM、すなわちDRAM1-DRAMnの各々に、センス動作において流れるセンス電流及び電源(PS)110の電圧変動を模式的に示す図である。DRAM1-DRAMnの各々の選択されたメモリセル(Cij)には、順次dTだけ遅延したタイミングでアクティブ信号ACT(すなわち、センスラッチ信号)が供給され、各DRAMにセンス電流が流れる。センス電流は、センス電流が流れる期間であるセンス期間SP内において電流ピークを有する。
Claims (5)
- 複数のメモリセルに対してセンス動作又はライト動作がなされる半導体メモリ装置であって、
前記センス動作又は前記ライト動作を指定する動作指定コマンドと、自己の測定順番を指定する順番指定コマンドとを受け、遅延時間を表すタイミング信号を出力する第1の受信部と、
前記センス動作又は前記ライト動作の実行を指示するアクティブコマンドを受ける第2の受信部と、
前記第2の受信部から前記アクティブコマンドの供給を受け、前記第1の受信部から供給される前記タイミング信号に応じた遅延時間だけ前記アクティブコマンドを遅延させる遅延回路と、からなる調整回路を有する半導体メモリ装置。 - 前記遅延回路は、測定順番(k)と次の測定順番(k+1)(k=1,2,・・・)との間の遅延時間が一定であるように構成されている請求項1に記載の半導体メモリ装置。
- 前記遅延回路の前記遅延時間(dT)は、前記センス動作のセンス期間(SP)又は前記ライト動作のライト期間(WP)以上である(SP,WP≦dT)、請求項1又は2に記載の半導体メモリ装置。
- 前記遅延回路の前記遅延時間(dT)及び前記ライト動作のライト期間(WP)は、WP/2≦dT≦WPを満たす請求項1又は2に記載の半導体メモリ装置。
- 複数のメモリセルに対してセンス動作又はライト動作がなされる半導体メモリ
装置であって、
前記センス動作又は前記ライト動作を指定する動作指定コマンドと、自己の測定順番を指定する順番指定コマンドとを受け、前記動作指定コマンドと遅延時間を表すタイミング信号を出力する第1の受信部と、
前記センス動作又は前記ライト動作の実行を指示するアクティブコマンドを受ける第2の受信部と、
互いに遅延時間の異なる第1及び第2の遅延部を有し、前記第1の受信部から供給される前記動作指定コマンドに応じて前記第1又は第2の遅延部を選択し、前記第2の受信部から前記アクティブコマンドの供給を受け、選択された遅延部により、前記第1の受信部から供給される前記タイミング信号に応じた遅延時間だけ前記アクティブコマンドを遅延させる遅延回路と、からなる調整回路を有することを特徴とする半導体メモリ装置。
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JP2000200484A (ja) | 1998-12-24 | 2000-07-18 | Hyundai Electronics Ind Co Ltd | 内部命令信号発生装置及びその方法 |
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JP2012022740A (ja) * | 2010-07-13 | 2012-02-02 | Toshiba Corp | マルチチップパッケージおよびメモリチップ |
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