JP7332239B2 - 半導体メモリ装置 - Google Patents

Description

本発明は、半導体メモリ装置、特にＲＡＭ（Random Access Memory）などの半導体メモリ装置に関する。

半導体記憶装置、例えば、多ビット構成のＤＲＡＭ（Dynamic RAM）でも、同時測定数を減らすことなくメモリテストを実行可能とすることを課題とした半導体記憶装置が記載されている。

特開平１１－２５６９８号公報

従来の、例えば、ＤＲＡＭ（Dynamic Random Access memory）やＳＲＡＭ（Static RAM）等の半導体メモリ装置の検査においては、複数の半導体メモリ装置を同時測定することでコスト低減が図られていた。すなわち、各々がＤＵＴ（Device under test）として搭載された複数の半導体メモリ装置（例えば、ＤＲＡＭ）は、センス動作や書込み動作を指示する外部コマンド信号に対して同時に動作していた。

すなわち、複数のＤＲＡＭを同時測定する際に、テスタからの外部コマンド信号に対し各ＤＲＡＭは同時に動作する。従って、電流消費の多いセンス動作や書込み動作などで、当該複数のＤＲＡＭのピーク電流が重複し、テスタ電源の電流が大きく変動して誤動作を招くため、同時測定数の上限が制限されるという問題があった。

本発明はかかる問題を解決するためなされたものであり、センス動作や書込み動作などにおいて、電源に与える変動やノイズが抑制され、同時測定数を増やすことが可能で、安定な測定が可能となる半導体メモリ装置を提供することを目的とする。また、電源への安定化コンデンサなどの複雑な電源安定化対策が不要となる半導体メモリ装置を提供することを目的とする。

本発明に係る半導体メモリ装置は、複数のメモリセルに対してセンス動作又はライト動作がなされる半導体メモリ装置であって、
前記センス動作又は前記ライト動作を指定する動作指定コマンドと、自己の測定順番を指定する順番指定コマンドとを受け、遅延時間を表すタイミング信号を出力する第１の受信部と、
前記センス動作又は前記ライト動作の実行を指示するアクティブコマンドを受ける第２の受信部と、
前記第２の受信部から前記アクティブコマンドの供給を受け、前記第１の受信部から供給される前記タイミング信号に応じた遅延時間だけ前記アクティブコマンドを遅延させる遅延回路と、からなる調整回路を有している。

本発明によれば、テスタ電源に与える変動やノイズを抑制し、同時測定数を増やすことが可能で、安定な測定が可能となる半導体メモリ装置が提供される。

実施例１の半導体メモリ装置１１の構成を示す図である。 複数の半導体メモリ１１を同時に測定する場合の構成を模式的に説明する図である。 半導体メモリ１１に設けられた調整回路１３の構成の一例を示す図である。 タイミングディレイ回路２３の具体的な構成の一例を示す図である。 タイミング信号ＴＳの一例を示す図である。 ＤＲＡＭ１－ＤＲＡＭｎの各々に、センス動作において流れるセンス電流及び電源（ＰＳ）１１０の電圧変動を模式的に示す図である。 従来のＤＲＡＭ等の半導体メモリをテストする場合におけるテスタ電源の電圧変動を模式的に示す図である。 実施例２に係る半導体メモリ装置１１のライト動作を説明する図である。 実施例３に係る半導体メモリ装置１１の構成を模式的に説明する図である。

以下に、本発明の実施例を図面を参照しつつ詳細に説明するが、これらを適宜改変し、組合せてもよい。また、以下の説明及び添付の図面において、実質的に同一又は等価な部分には同一の参照符を付して説明する。

なお、本発明は、ＳＤＲ／ＤＤＲ ＳＤＲＡＭ（Single-Data-Rate /Double-Data-Rate Synchronous DRAM）などのＤＲＡＭやＳＲＡＭ（Static RAM）等の半導体メモリ装置に適用が可能であるが、以下においては、半導体メモリ装置がＤＲＡＭである場合について説明する。

図１は、実施例１の半導体メモリ装置（以下、単に半導体メモリとも称する）１１の構成を示す図である。半導体メモリ１１は、メモリセルアレイ（以下、単にセルアレイとも称する）１２及び調整回路１３を有している。

図２は、複数の半導体メモリ１１を同時に測定する場合の構成を模式的に説明する図である。以下においては、ＤＵＴ（Device under test）としてのｎ個の半導体メモリ（ＤＲＡＭ）１１（１）－１１（ｎ）を半導体テスト装置（半導体テスタ）１００で同時に測定する場合を例に説明する。また、各半導体メモリを個別に区別する必要が無い場合には、単に半導体メモリ１１として説明する。

より具体的には、半導体テスタ１００には信号線（バス）ＤＢを介してｎ個のＤＲＡＭ１１（１）－１１（ｎ）（以下、単にＤＲＡＭ１－ＤＲＡＭｎとも表記する）が接続されている。半導体テスタ１００には、ＤＲＡＭ１１（１）－１１（ｎ）のセンス動作、書込み（ライト）動作をテストするための回路やソフトウエア、また電源（ＰＳ）１１０が設けられている。

図３は、半導体メモリ１１に設けられた調整回路１３の構成の一例を示す図である。調整回路１３は、受信回路２０、遅延回路であるタイミングディレイ回路２３及びタイミング制御回路２４を有する。受信回路２０は、第１の受信部としてのタイミングレジスタ２１及び第２の受信部としてのアクティブコマンドレジスタ２２を有する。なお、第１及び第２の受信部がレジスタである場合を例に説明するが、後述の機能を有する回路として構成されていればよい。また、第１及び第２の受信部として個別に設けられている必要はなく、１つの受信回路２０として構成されていてもよい。

タイミングレジスタ２１には、半導体テスタ１００から、センス動作又は書込み動作を指定するセンス／書込みコマンド信号（動作モード指定コマンド、又は単にモードコマンドともいう。）、すなわちセンス信号ＤＳＬ又はライト信号ＤＷＴが供給される。アクティブコマンドレジスタ２２には、半導体テスタ１００からセンス動作又は書込み動作の実行を指示するアクティブ信号ＡＣＴが供給される。

さらに、タイミングレジスタ２１及びアクティブコマンドレジスタ２２には、半導体テスタ１００からＤＵＴアドレス信号ＡＤＲが供給される。ＤＵＴアドレス信号ＡＤＲは、ＤＲＡＭ１－ＤＲＡＭｎの各々の測定順番を指定する信号である。例えば、ＤＲＡＭｊ（ｊ＝１，２，３，・・・，ｎ）の各々に対し、各測定順番（ｊ）を示す指定信号が供給される。

タイミングレジスタ２１は、自己の測定順番を指定する順番指定コマンドであるＤＵＴアドレス信号ＡＤＲを識別し、当該自己の測定順番に応じた遅延時間だけ前記アクティブコマンドを遅延させる。従って、各ＤＵＴ１－ＤＵＴｎにおいて、すなわちＤＲＡＭ１－ＤＲＡＭｎごとに異なるタイミングを示すタイミング信号ＴＳが生成される。当該タイミング信号ＴＳは、例えば、センス動作においてはセンスラッチタイミング信号であり、ライト動作においてはライトタイミング信号である。

アクティブコマンドレジスタ２２は、受信したアクティブコマンドＡＣＴをタイミングディレイ回路２３に供給する。タイミングディレイ回路２３は、タイミング信号ＴＳに応じてアクティブコマンドＡＣＴを遅延させる。従って、ＤＲＡＭ１－ＤＲＡＭｎごとにタイミングの異なるアクティブコマンドＡＣＴが生成され、各ＤＲＡＭのタイミング制御回路２４に供給される。すなわち、アクティブコマンドＡＣＴは、センス動作又は書込み動作の実行を指示するイネーブル信号であり、センス動作においてはセンスラッチ信号、書込み動作においてはライト信号である。

換言すれば、ＤＲＡＭ１－ＤＲＡＭｎのうちのＤＲＡＭｊ（ｊ＝１，２，３，・・・，ｎ）の受信回路２０は、自己を指定するＤＵＴアドレス信号ＡＤＲ（すなわち、ＡＤＲ＝ｊ）を識別し、タイミングレジスタ２１は、当該ＤＵＴアドレス信号ＡＤＲ（＝ｊ）に応じた遅延時間を表すタイミング信号ＴＳをタイミングディレイ回路２３に供給する。タイミングディレイ回路２３は、ＤＲＡＭ１－ＤＲＡＭｎの各アクティブコマンドＡＣＴをタイミング信号ＴＳに応じた遅延時間だけ遅延させる。これにより、各ＤＲＡＭのセンス動作又は書込み動作の実行開始タイミングが調整される。

タイミング制御回路２４は、調整回路１３にセンス信号ＤＳＬ又はライト信号ＤＷＴ、及びアクティブ信号ＡＣＴが供給された時点に対し、所定の期間を付加し、実際にＤＵＴ（ＤＲＡＭ）の選択されたメモリセルＣijのセンス動作又は書込み動作を開始するまでのタイミングを制御する。例えば、当該付加期間は、ＤＲＡＭ１－ＤＲＡＭｎの各々に共通な所定クロック数に対応する共通期間として定められており、ＤＲＡＭ１－ＤＲＡＭｎの遅延アクティブコマンドＡＣＴ間の遅延間隔は維持される。

図４は、タイミングディレイ回路２３の具体的な構成の一例を示す図である。より詳細には、タイミングディレイ回路２３は直列に接続されたｎ個のスイッチＳＷ１－ＳＷｎと、スイッチＳＷ１－ＳＷｎの各々に並列に接続されたｎ個のディレイ回路２３（１）－２３（ｎ）を有している。スイッチＳＷ１－ＳＷｎには、タイミングレジスタ２１からタイミング信号ＴＳが供給される。

図５は、タイミング信号ＴＳの一例を示す図である。より詳細には、タイミングレジスタ２１は、ＤＵＴアドレス信号ＡＤＲに応じた、ｎビットのタイミング信号ＴＳを生成し、出力する。図５に示すように、タイミング信号ＴＳは、例えば、ＤＵＴアドレス信号ＡＤＲ＝１のときは「１１１・・・１」、ＡＤＲ＝２のときは「０１１・・・１」、ＡＤＲ＝３のときは「００１・・・１」などであり、「ＳＷ１，ＳＷ２，ＳＷ３，・・・，ＳＷｎ」に対応する。なお、ビット値「１」、「０」はそれぞれＳＷｊ（ｊ＝１，２，３，・・・，ｎ）の"オン"、"オフ"に対応する。

従って、ｎ個のディレイ回路２３（１）－２３（ｎ）の各々が同一の遅延時間（ｄT）の遅延回路として構成されている場合、ＤＲＡＭｋに対するＤＲＡＭ（ｋ＋１）のアクティブコマンドＡＣＴの遅延時間（ｋ＝１，２，３，・・・，ｎ－１）はｄＴである。すなわち、自己（ＤＲＡＭｋ）の測定順番ｋに対し、次の測定順番（ｋ＋１）のＤＲＡＭ（ｋ＋１）（ｋ＝１，２，・・・）の遅延時間がｄＴ（一定）である
図６は、上記したように構成された複数のＤＲＡＭ、すなわちＤＲＡＭ１－ＤＲＡＭｎの各々に、センス動作において流れるセンス電流及び電源（ＰＳ）１１０の電圧変動を模式的に示す図である。ＤＲＡＭ１－ＤＲＡＭｎの各々の選択されたメモリセル（Ｃij）には、順次ｄＴだけ遅延したタイミングでアクティブ信号ＡＣＴ（すなわち、センスラッチ信号）が供給され、各ＤＲＡＭにセンス電流が流れる。センス電流は、センス電流が流れる期間であるセンス期間ＳＰ内において電流ピークを有する。

ＤＲＡＭ１－ＤＲＡＭｎのメモリセル（Ｃij）について一連のセンス動作が終了すると、半導体テスタ１００の制御によって、ＤＲＡＭ１－ＤＲＡＭｎにおける次のメモリセルについて一連のセンス動作が行われる。かかるセンス動作がＤＲＡＭ１－ＤＲＡＭｎのメモリセルに対して順次行われることによって、ＤＲＡＭ１－ＤＲＡＭｎの各セルアレイ１２の検査が終了する。

図６に示すように、ＤＲＡＭ１－ＤＲＡＭｎのセンス電流の電流ピークは、互いに遅延時間ｄＴだけ離れているため、ピーク電流は時間軸方向において分散される。従って、電源（ＰＳ）１１０の電圧変動やノイズは抑制される。このことは、図７に示す従来のＤＲＡＭ等の半導体メモリをテストする場合におけるテスタ電源の電圧変動を参照すれば明かである。従来の半導体メモリを用いた場合では、各ＤＵＴに対して同時にセンス動作（又は書込み動作）を行っていたので、ＤＵＴ（ＤＲＡＭ１－ＤＲＡＭｎ）の各々には同時にセンス電流が流れるので、電源には大きな電圧変動（ｄＶ）が生じる。

なお、ＤＲＡＭ１－ＤＲＡＭｎのメモリセルのセンス動作において、遅延時間ｄＴはセンス電流が流れる期間であるセンス期間ＳＰ以上である（ＳＰ≦ｄＴ）ことが好ましい。

上記においては、センス動作について説明したが、ライト動作についても同様に適用が可能である。

本実施例の半導体メモリ装置によれば、ＤＲＡＭ１－ＤＲＡＭｎのセンス動作又はライト動作において、センス電流又はライト電流の電流ピークが分散されるので、電源の電圧変動やノイズを抑制することができる。従って、同時測定数を増やすことが可能となる。また、電源への安定化コンデンサなどの複雑な電源安定化対策は不要となる。

図８は、実施例２に係る半導体メモリ装置１１の書込み（ライト）動作を説明する図である。具体的には、図８は、図６と同様な図であるが、ライト動作における、ＤＲＡＭ１－ＤＲＡＭｎの各々に流れるライト電流及び電源（ＰＳ）１１０の電圧変動を模式的に示す図である。

本実施例においては、ＤＲＡＭｋのアクティブコマンドＡＣＴに対するＤＲＡＭ（ｋ＋１）のアクティブコマンドＡＣＴの遅延時間（ｋ＝１，２，３，・・・，ｎ－１）がｄＴであり、遅延時間ｄＴと、ライト電流が流れる期間であるライト期間ＷＰは、ＷＰ／２≦ｄＴ≦ＷＰを満たすようにタイミングディレイ回路２３が構成されている。

図８に示すように、隣接するライト電流の電流ピークは、電流波形の裾野部分において部分的に重なるとしても、電源の電圧変動は抑制される。また、ＤＵＴ１～ＤＵＴｎ（ＤＲＡＭ～ＤＲＡＭｎ）の１のメモリセルを測定するのに要する時間を短縮できる。

従って、かかる構成によれば、各ＤＵＴ（ＤＲＡＭ）の測定時間を低減しつつ、ライト電流の電流ピークを分散し、電源の電圧変動やノイズを抑制することができる。従って、同時測定数を増やすことが可能となる。また、電源への安定化コンデンサなどの複雑な電源安定化対策は不要となる。

図９は、実施例３に係る半導体メモリ装置１１の構成を模式的に説明する図である。本実施例においては、タイミングディレイ回路２３は、遅延時間を可変な可変タイミングディレイ回路として構成されている。

より具体的には、タイミングレジスタ２１は、センス動作又はライト動作を指定する動作モード指定コマンドＤＳＬ又はＤＷＴを可変タイミングディレイ回路２３に供給する。可変タイミングディレイ回路２３は、互いに遅延時間の異なるタイミングディレイ回路－１及びタイミングディレイ回路－２を有している。

可変タイミングディレイ回路２３は、供給された動作モード指定コマンドに応じて、タイミングディレイ回路－１又はタイミングディレイ回路－２を選択する。具体的には、センス動作を指定する動作モード指定コマンドＤＳＬに応じてタイミングディレイ回路－１を選択し、ライト動作を指定する動作モード指定コマンドＤＷＴに応じてタイミングディレイ回路－２を選択する。

本実施例によれば、遅延時間を選択することにより、動作モードに応じて、ＤＵＴ（ＤＲＡＭ）の測定時間の短縮及び電源の電圧変動やノイズの抑制を図ることができる。

尚、上記した実施例における回路構成は一例に過ぎない。本発明の範囲から逸脱しない範囲で適宜改変して適用することができる。

１１：半導体メモリ装置、１２：メモリセルアレイ、１３：調整回路、２０：受信回路、２１：第１の受信部、２２：第２の受信部、２３：タイミングディレイ回路、２４：タイミング制御回路

Claims (5)

1. 複数のメモリセルに対してセンス動作又はライト動作がなされる半導体メモリ装置であって、
   前記センス動作又は前記ライト動作を指定する動作指定コマンドと、自己の測定順番を指定する順番指定コマンドとを受け、遅延時間を表すタイミング信号を出力する第１の受信部と、
   前記センス動作又は前記ライト動作の実行を指示するアクティブコマンドを受ける第２の受信部と、
   前記第２の受信部から前記アクティブコマンドの供給を受け、前記第１の受信部から供給される前記タイミング信号に応じた遅延時間だけ前記アクティブコマンドを遅延させる遅延回路と、からなる調整回路を有する半導体メモリ装置。
2. 前記遅延回路は、測定順番（ｋ）と次の測定順番（ｋ＋１）（ｋ＝１，２，・・・）との間の遅延時間が一定であるように構成されている請求項１に記載の半導体メモリ装置。
3. 前記遅延回路の前記遅延時間（ｄＴ）は、前記センス動作のセンス期間（ＳＰ）又は前記ライト動作のライト期間（ＷＰ）以上である（ＳＰ，ＷＰ≦ｄＴ）、請求項１又は２に記載の半導体メモリ装置。
4. 前記遅延回路の前記遅延時間（ｄＴ）及び前記ライト動作のライト期間（ＷＰ）は、ＷＰ／２≦ｄＴ≦ＷＰを満たす請求項１又は２に記載の半導体メモリ装置。
5. 複数のメモリセルに対してセンス動作又はライト動作がなされる半導体メモリ
   装置であって、
   前記センス動作又は前記ライト動作を指定する動作指定コマンドと、自己の測定順番を指定する順番指定コマンドとを受け、前記動作指定コマンドと遅延時間を表すタイミング信号を出力する第１の受信部と、
   前記センス動作又は前記ライト動作の実行を指示するアクティブコマンドを受ける第２の受信部と、
   互いに遅延時間の異なる第１及び第２の遅延部を有し、前記第１の受信部から供給される前記動作指定コマンドに応じて前記第１又は第２の遅延部を選択し、前記第２の受信部から前記アクティブコマンドの供給を受け、選択された遅延部により、前記第１の受信部から供給される前記タイミング信号に応じた遅延時間だけ前記アクティブコマンドを遅延させる遅延回路と、からなる調整回路を有することを特徴とする半導体メモリ装置。
   

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