JP7326447B2 - 接触抵抗が低減された半導体デバイスの作製方法 - Google Patents

接触抵抗が低減された半導体デバイスの作製方法 Download PDF

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Description

［０００１］本開示の実装態様は、概して、トランジスタを形成するための方法に関する。具体的には、ここに記載される実装態様は、概して、ソース／ドレイン接点を形成するための方法に関する。
関連技術の記載
［０００２］半導体の設計、製造、及び動作の重要な課題は接触抵抗である。例えば、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）装置のソース及びドレイン領域は、ソース／ドレイン接点トレンチを形成するためのエッチング処理により浸食される可能性があり、これは接触抵抗の増加に繋がる。接触抵抗が増加する結果、トランジスタ及び半導体基板上に形成されるその他の装置構造を含む回路装置の性能が低下する。
［０００３］接触抵抗が低減されたトランジスタを形成するための半導体処理方法が必要とされている。
［０００４］本開示の実装態様は、概して、トランジスタを形成するための方法に関する。具体的には、ここに記載される実装態様は、概して、ソース／ドレイン接点を形成するための方法に関する。一実装態様において、接点を形成するための方法は、ソース／ドレイン領域を露出させるために誘電体材料内にトレンチを形成すること、ソース／ドレイン領域に前洗浄処理を実施すること、ドープされた半導体層をソース／ドレイン領域に形成すること、及びコンダクタでトレンチを充填することを含む。
［０００５］別の実装態様では、半導体デバイスは、半導体構造から延びるソース／ドレイン領域、ソース／ドレイン領域の第１の部分に配置されたドープされた半導体層、ドープされた半導体層上に配置された金属ケイ化物層、金属ケイ化物層上に配置されたキャップ層、及びキャップ層上に配置されたコンダクタを含む。
［０００６］別の実装態様では、処理システムは、第１の移送チャンバ、第１の移送チャンバに連結された複数の処理チャンバ、及びソース／ドレイン領域に前洗浄処理を実施すること、ドープされた半導体層をソース／ドレイン領域に形成すること、及びコンダクタでトレンチを充填することを含む処理がシステム内で実施されるように構成されたコントローラを含む。
［０００７］本開示の上述の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な記載が実装態様を参照することによって得られろ。実装態様のうちのいくつかが、添付図面に例示されている。しかしながら、添付図面は例示的な実装態様を示しているにすぎず、したがってその範囲を限定すると見なすべきではなく、他の等しく有効な実装態様が許容され得ることに留意されたい。
［０００８］接点を形成するための方法のフロー図である。 ［０００９］図２Ａ－２Ｂは、図１の方法の異なる段階の間のトランジスタの種々のビューを示す。 図２Ｃ－２Ｄは、図１の方法の異なる段階の間のトランジスタの種々のビューを示す。 図２Ｅ－２Ｆは、図１の方法の異なる段階の間のトランジスタの種々のビューを示す。 図２Ｇは、図１の方法の１つの段階の間のトランジスタの１つのビューを示す。 ［００１０］図１の方法の実施に適した例示的なマルチチャンバ処理システムの概略上面図である。
［００１１］理解を容易にするために、可能な場合には、図に共通する同一要素を指し示すために同一の参照番号を使用した。一実装態様の要素及び特徴は、更なる記述がなくとも、他の実装態様に有益に組み込まれ得ると考慮される。
［００１２］本開示は、概して、トランジスタを形成するための方法に関する。具体的には、ここに記載される方法は、概して、ソース／ドレイン接点を形成するための方法に関する。ここに記載される１つ又は複数の実装態様を含むことができるか、又はそれらと組み合わせることのできる一実装態様において、この方法は、誘電体材料内にトレンチを形成してトランジスタのソース／ドレイン領域を露出させること、露出されたソース／ドレイン領域に前洗浄処理を実施すること、エピタキシャル堆積処理によりドープされた半導体層をソース／ドレイン領域に形成すること、及びトレンチをコンダクタで充填することを含む。ドープされた半導体層は、ドープされた半導体層におけるより高いドーパント濃度に起因して、ソース／ドレイン領域より低い電気抵抗を有する。結果として、ソース／ドレイン接点の接触抵抗は低減する。
［００１３］上記は、本開示に記載される技法の概要をまとめている。本開示の概念は、平面のトランジスタ装置又は三次元トランジスタ装置、例えばフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）、水平ゲートオールアラウンド（ＨＧＡＡ）ＦＥＴ、垂直ゲートオールアラウンド（ＶＧＡＡ）ＦＥＴ、ナノワイヤチャネルＦＥＴ、ストレインド半導体デバイスなどのために実施できると考慮される。
［００１４］図１は、接点を形成するための方法１００のフロー図である。図２Ａ－２Ｈは、図１の方法１００の異なる段階の間のトランジスタの様々なビューを示している。方法１００が、ここに提示されない他の任意の半導体構造を形成するために利用され得ることに留意されたい。当業者であれば、半導体デバイスを形成するための完全なプロセスとそれに関連する構造が図面に示されているわけではなく、またここに記載されているわけでないことを認識するであろう。種々の工程が図面に示され、且つここに記載されているが、このようなステップの順序又はステップの有無に関する制限はない。連続して図示又は記載される工程は、別段の断りがない限り、説明を目的としてそのように図示又は記載されているにすぎず、それぞれのステップが、全体的にでなくとも少なくとも部分的に、実際には同時に又は重複して実施される可能性を排除しない。
［００１５］方法１００は、基板２００を処理チャンバ中に配置することにより、工程１０２で開始される。処理チャンバは、エッチングチャンバであり得る。図２Ａに示されるように、基板２００は、半導体層２０２、半導体層２０２から延びる複数の半導体構造２０４（２つのみが図示されている）、及び半導体層２０２上で半導体構造２０４間に配置された誘電体材料２０６を含む。半導体構造２０４は半導体フィンであり得る。半導体層２０２は、シリコン、ゲルマニウム、シリコンゲルマニウム、又はＩＩＩ／Ｖ族化合物の半導体、例えばＧａＡ又はＩｎＧａＡから作製される。半導体層２０２は、ｐ型又はｎ型ドーパントでドープされていてよい。ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、半導体層２０２はｐ型ドーパント、例えばホウ素でドープされる。ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、半導体層２０２はｎ型ドーパント、例えばリン又はヒ素でドープされる。半導体構造２０４は、半導体層２０２と同じ材料から作製される。ここに記載される１つ又は複数の実装態様を含むか又はそれと組み合わせることのできる一実装態様において、半導体構造２０４は半導体層２０２と一体である。誘電体材料２０６は、シャロートレンチアイソレーション（ＳＴＩ）領域とすることができ、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、又は他の適切な誘電体材料から作製することができる。
［００１６］基板２００は、各半導体構造２０４から延びるソース／ドレイン領域２０８をさら含む。ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、ソース／ドレイン領域２０８は、ソース領域又はドレイン領域である。ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、ソース／ドレイン領域２０８は、図２Ａに示されるように、マージされたソース及びドレイン領域２０８を含む。いずれの実装態様においても、ソース／ドレイン領域２０８は、半導体構造２０４上にエピタキシャル成長させる半導体材料から作製される。ソース／ドレイン領域２０８は、シリコン、ゲルマニウム、シリコン－ゲルマニウム、又はＩＩＩ／Ｖ族化合物の半導体、例えばＧａＡ、ＩｎＧａＡから作製される。ソース／ドレイン領域２０８は、ｐ型又はｎ型ドーパントでドープされてもよい。一実施例において、ソース／ドレイン領域２０８は、ｐ型ドーパント、例えばホウ素でドープされる。代替的に、ソース／ドレイン領域２０８は、ｎ型ドーパント、例えばリン又はヒ素で．ドープされる。ソース／ドレイン領域２０８は、半導体構造２０４上にエピタキシャル成長させることができ、異なる表面平面上における異なる成長率のために、ソース／ドレイン領域２０８がダイヤモンド形状を有するようにファセットを形成することができる。
［００１７］接触エッチングストップ層（ＣＥＳＬ）２１０が、誘電体材料２０６及びソース／ドレイン領域２０８の上に形成される。ＣＥＳＬ２１０は、窒化ケイ素、酸窒化ケイ素、炭窒化ケイ素、又はこれらの組み合わせといった誘電体材料から作製される。誘電体材料２１２は、ＣＥＳＬ２１０の上に配置される。誘電体材料２１２は、層間誘電体とすることができ、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、又はこれらの組み合わせといった誘電体材料から作製され得る。基板２００は、ソース／ドレイン領域２０８を横切って配置される複数のゲート（図示しない）を含み得る。
［００１８］次に、工程１０４では、図２Ｂに示されるように、各ソース／ドレイン領域２０８を露出させるために、トレンチ２１４が誘電体材料２１２内に形成される。トレンチ２１４は、各ソース／ドレイン領域２０８の上に配置された誘電体材料２１２及びＣＥＳＬ２１０の一部分を除去することにより形成され、各ソース／ドレイン領域２０８の表面２１６が露出する。トレンチ２１４は、任意の適切な除去処理により形成され得る。一実施例において、トレンチ２１４は、反応性イオンエッチング（ＲＩＥ）処理により形成される。単一のソース又はドレイン領域２０８が各トレンチ２１４内に露出する。代替的には、図２Ｂに示されるように、マージされたソース及びドレイン領域２０８は、各トレンチ２１４内に露出する。ソース／ドレイン領域２０８の一部分は、トレンチ２１４形成の間に除去される。浸食されたソース／ドレイン領域２０８は、増加した接触抵抗を有する。トレンチ２１４は、反応性イオンエッチング（ＲＩＥ）チャンバ又は他の適切なエッチングチャンバ内に形成されてもよい。
［００１９］次に、工程１０６では、前洗浄処理が、ソース／ドレイン領域２０８の露出した表面２１６に対して実施される。前洗浄処理は、炭素又は酸化物汚染物質といった汚染物質を除去するために、ソース／ドレイン領域２０８の表面２１６に対して実施される。前洗浄処理は、ドライエッチング、湿式エッチング、又はこれらの組み合わせといった任意の適切なエッチング処理とすることができる。ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、前洗浄処理は、湿式エッチング処理と、それに続くドライエッチング処理とを含む。湿式エッチング処理は、アンモニア又はフッ化水素溶液を利用することができる。ドライエッチング処理は、プラズマエッチング処理とすることができ、エッチング液を含む水素又はフッ素を利用することができる。前洗浄処理は、ソース／ドレイン領域２０８のいかなる部分も実質的に除去しない。
［００２０］前洗浄処理は、処理システムの第１の処理チャンバ内で実施される。一実施例において、前洗浄処理は、遠隔プラズマ源を使用して処理チャンバ内で実施される。前洗浄処理を実施するために適した１つの例示的処理チャンバは、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．（Ｓａｎｔａ Ｃｌａｒａ，ＣＡ）から入手可能なＡＫＴＩＶ Ｐｒｅ－ＣｌｅａｎＴＭチャンバ又はＳＩＣＯＮＩ（登録商標）クリーンチャンバである。代替的に、前洗浄処理は、エッチングチャンバ、例えば誘導結合プラズマ（ＩＣＰ）源を使用してエッチングチャンバ内で実施される。１つの例示的なエッチングチャンバは、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ Ｉｎｃ．（Ｓａｎｔａ Ｃｌａｒａ，ＣＡ）から入手可能な改良型分離プラズマ窒化（ＤＰＮ）チャンバとすることができる。しかしながら、前洗浄処理を実施するために、他の製造者からの他の適切に構成されたチャンバも実装され得ると考慮される。
［００２１］工程１０８では、図２Ｃに示されるように、表面２１６からあらゆる汚染物質を除去する前洗浄処理の後で、ドープされた半導体層２２０が、ソース／ドレイン領域２０８の洗浄済み表面２１６上に形成される。ドープされた半導体層２２０は、選択的エピタキシャル堆積処理により形成され得る。ドープされた半導体層２２０は、表面２１６、即ち、トレンチ２１４の底部上に形成され、選択的エピタキシャル堆積処理の結果としてトレンチ２１４の側壁２１８上には形成されない。選択的エピタキシャル堆積処理は、基板が摂氏約４５０度未満の温度に維持される間に実施される。ドープされた半導体層２２０は、ドープされた半導体層２２０内のドーパント濃度がソース／ドレイン領域２０８内のドーパント濃度より実質的に高いことを例外として、ソース／ドレイン領域２０８と同じ材料から作製することができる。例えば、ドープされた半導体層２２０は、インシトゥでホウ素及びガリウムでドープされたゲルマニウム－ＴｉＮ（ＧｅＳｎ）、インシトゥでホウ素でドープされたシリコン－ゲルマニウム（ＳｉＧｅ）、インシトゥでホウ素及びガリウムでドープされたゲルマニウム（Ｇｅ）、又はインシトゥでリン及びヒ素でドープされたシリコンから作製される。ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、ドープされた半導体層２２０は、ドーパント浸漬処理により形成される。ドーパント浸漬処理の間に、ソース／ドレイン領域２０８の頂部、例えば表面２１６から所定の深さまでが、ドープされた半導体層２２０に変換される。例えば、ソース／ドレイン領域２０８の表面２１６は、ドーパント浸漬処理の間に、ガリウム、ホウ素、リン、及びヒ素といった１つ又は複数のドーパントを含有する１つ又は複数のガスに露出される。ドープされた半導体層２２０は、約数オングストロームから約１０ｎｍの範囲の厚さを有し得る。ソース／ドレイン領域２０８内のドーパント濃度は、ドープされた半導体層２２０内のドーパント濃度未満である。ドープされた半導体層２２０内の増加したドーパント濃度は、接触抵抗を低減する。
［００２２］ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、ドープされた半導体層２２０は、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．（Ｓａｎｔａ Ｃｌａｒａ，ＣＡ）から入手可能な減圧（ＲＰ）Ｅｐｉチャンバ内に形成される。しかしながら、他の製造者からの他の適切に構成されたチャンバを実装して、ドープされた半導体層２２０を形成するための選択的エピタキシャル堆積又はドーパント浸漬処理を実施してもよい。
［００２３］次に、工程１１０では、図２Ｄに示されるように、選択的エピタキシャル堆積処理により、ドープされた半導体層２２０の上に金属ケイ化物層２２２が形成される。金属ケイ化物層２２２は、ドープされた半導体層２２０、即ち、トレンチ２１４の底部上に形成され、選択的エピタキシャル堆積処理の結果としてトレンチ２１４の側壁２１８上には形成されない。金属ケイ化物層２２２は、ケイ化チタン、ケイ化コバルト、ケイ化ルテニウム、又は他の適切な金属ケイ化物とすることができる。金属ケイ化物層２２２は、数オングストロームから約１０ｎｍの範囲の厚さを有する。金属ケイ化物層２２２は、ドープされた半導体層２２０と同じ処理チャンバ内に形成されてもよい。
［００２４］次に、工程１１２では、図２Ｅに示されるように、金属ケイ化物層２２２の上にキャップ層２２４が形成される。キャップ層２２４は、窒化物又は酸化物材料、例えば窒化チタン、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、又は酸化マンガンから作製され得る。キャップ層２２４は、原子層堆積（ＡＬＤ）処理により形成することができ、図２Ｅに示されるようにキャップ層２２４は共形であり得る。キャップ層２２４がＡＬＤ 処理によって形成される場合、キャップ層２２４は側壁２１８及び金属ケイ化物層２２２両方の上に形成される。キャップ層２２４の堆積は、ＡＬＤチャンバ内で実施され得る。ＡＬＤチャンバの一実施例は、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．（Ｓａｎｔａ Ｃｌａｒａ，ＣＡ）から入手可能なＯＬＹＭＰＩＡ（登録商標）ＡＬＤチャンバであるが、他の適切なチャンバも利用可能である。
［００２５］いくつかの実装態様では、キャップ層２２４は、金属ケイ化物層を窒化することにより形成され、キャップ層２２４は金属ケイ素窒化物層である。窒化処理は、窒素原子が、金属ケイ化物層２２２の露出表面に常在する原子と化学反応して表面窒化物層（例えば、キャップ層２２４）を形成するように、窒素含有プラズマ又は窒素含有周囲環境に金属ケイ化物層２２２を露出させることを含み得る。窒化処理は、誘導結合プラズマ（ＩＣＰ）源、例えばＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．（Ｓａｎｔａ Ｃｌａｒａ，ＣＡ）から入手可能な改良型分離プラズマ窒化（ＤＰＮ）チャンバ、又は他の適切なチャンバを使用するプラズマチャンバ内で実施することができる。
［００２６］次に、工程１１４では、図２Ｆに示されるように、トレンチ２１４を充填するためにコンダクタ２２６がトレンチ２１４内に形成される。コンダクタ２２６は、金属などの導電性材料から作製される。一実施例において、コンダクタ２２６はコバルトから作製される。コンダクタ２２６は、１つ又は複数の堆積処理によって形成されてもよい。例えば、コンダクタ２２６は、まずシード層を形成し、次いでシード層にバルク充填することにより形成されてもよい。シード層及びバルク充填は、同じ材料から作製される。コンダクタ２２６は、化学気相堆積（ＣＶＤ）又は物理的気相堆積（ＰＶＤ）といった任意の適切な堆積方法により形成することができる。
［００２７］図２Ｇは、図２Ｆに示されるラインＡ－Ａにおける基板２００の断面図である。図２Ｇに示されるように、ソース／ドレイン領域２０８は、半導体構造２０４から延びる。ドープされた半導体層２２０は、ソース／ドレイン領域２０８に配置され、金属ケイ化物層２２２は、ドープされた半導体層２２０の上に配置され、キャップ層２２４は金属ケイ化物層２２２の上に配置される。図２Ｇに示されるように、ＣＥＳＬ２１０及び誘電体材料２１２は、ソース／ドレイン領域２０８の上方、例えばキャップ層２２４の上に配置され得る。隣接するソース／ドレイン領域２０８は、コンダクタ２３４により分離される。コンダクタ２３４は、トランジスタのゲートとして機能し得る。１つ又は複数の層が、ソース／ドレイン領域２０８とコンダクタ２３４の間に配置されてよい。例えば、図２Ｇに示されるように、スペーサ２２８、誘電体層２３０、及び仕事関数層２３２が、ソース／ドレイン領域２０８とコンダクタ２３４の間に配置される。スペーサ２２８は、酸化物又は窒化物といった誘電体材料から作製され得る。誘電体層２３０は、酸化ハフニウム又は酸化チタンといった高Ｋ誘電体層とすることができる。仕事関数層２３２は、窒化チタンといった窒化物層とすることができる。
［００２８］再び図１を参照すると、工程１０６、１０８、１１０、及び１１２は、トランジスタ内のソース／ドレイン接点の接触抵抗を低減するために実施される。いくつかの実装態様では、工程１０６、１０８、１１０、及び１１２のうちの１つ又は複数の工程が、依然として接触抵抗の低減をしながら省略されてもよい。
［００２９］ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様においては、工程１０６及び１０８が実施された後、工程１１０及び１１２が実施されることなく工程１１４が実施される。例えば、ドープされた半導体層２２０がソース／ドレイン領域２０８に形成された後、コンダクタ２２６が、トレンチ２１４内と、ドープされた半導体層２２０上とに形成される。
［００３０］ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、工程１１０は、工程１０４の後、工程１０６及び１０８が実施されることなく実施される。例えば、ソース／ドレイン領域２０８を露出させるためにトレンチ２１４が形成された後、露出したソース／ドレイン領域２０８に金属ケイ化物層２２２が形成される。工程１１２及び１１４は、工程１１０に続いて実施される。
［００３１］ここに記載される１つ又は複数の実装態様を含むか又はそれらと組み合わせることのできる一実装態様において、工程１１０は、工程１０６及び１０８が実施されることなく工程１０４の後で実施され、工程１１４は、工程１１２が実施されることなく工程１１０の後で実施される。例えば、ソース／ドレイン領域２０８を露出させるためにトレンチ２１４が形成された後、露出したソース／ドレイン領域２０８に金属ケイ化物層２２２が形成され、コンダクタ２２６がトレンチ２１４内と金属ケイ化物層２２２上とに形成される。
［００３２］ここに提供される教示に従って適切に改良され得る処理システムの例には、ＥＮＤＵＲＡ（登録商標）、ＰＲＯＤＵＣＥＲ（登録商標）又はＣＥＮＴＵＲＡ（登録商標）統合型処理システム又はカリフォルニア州サンタクララに所在のＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている他の適切な処理システムが含まれる。ここに記載される態様の恩恵を受けるために他の処理システム（他の製造者からのものを含む）が採用されてもよいと考慮される。図３は、本開示の実装態様による、図１に示される方法１００を完了するために使用することのできる例示的なマルチチャンバ処理システム３００の概略上面図である。図３に示されるように、複数の処理チャンバ３０２が、第１の移送チャンバ３０４に連結される。第１の移送チャンバ３０４には、通過チャンバ３０６の第１の対も連結される。第１の移送チャンバ３０４は、通過チャンバ３０６と処理チャンバ３０２の間で基板を移送するための、中央に配置された移送ロボット（図示せず）を有する。通過チャンバ３０６は第２の移送チャンバ３１０に連結され、第２の移送チャンバは、前洗浄処理（工程１０６）を実施するように構成された処理チャンバ３１４と、エピタキシャル堆積処理（工程１０８／１１０）を実施するように構成された処理チャンバ３１６とに連結される。第２の移送チャンバ３１０は、ロードロックチャンバ３１２の組と処理チャンバ３１４又は処理チャンバ３１６との間で基板を移送するための、中央に配置された移送ロボット（図示せず）を有する。ファクトリインターフェース３２０は、ロードロックチャンバ３１２によって第２の移送チャンバ３１０に接続される。ファクトリインターフェース３２０は、ロードロックチャンバ３１２の反対側で１つ又は複数のポッド３３０に連結される。ポッド３３０は一般的に、洗浄室からアクセス可能な前方開口型統一ポッド（ＦＯＵＰ）である。
［００３３］動作中、基板はまず処理チャンバ３１４に移送され、そこで基板のトランジスタのソース／ドレイン領域の露出表面から炭素又は酸化物汚染物といった汚染物質を除去するために前洗浄処理が実施される。汚染物質除去処理は、図１の工程１０６に記載されている。次いで基板は、工程１０８及び１１０が実施される処理チャンバ３１６に移送される。いくつかの実装態様では、処理チャンバ３１４及び／又は処理チャンバ３１６は、１つ又は複数の処理チャンバ３０２のうちのいずれかと入れ替えることができる。
［００３４］基板は次いで、工程１１２及び工程１１４が実施される１つ又は複数の処理チャンバ３０２に移送される。工程１０６、１０８、１１０、１１２のすべては同じ処理システム３００内で実施されるため、基板が種々のチャンバに移送される際に真空が破れることがなく、これにより汚染の可能性が低下し、堆積されるエピタキシャル膜の品質が改善される。
［００３５］いくつかの実装態様では、トレンチ形成処理（工程１０４）を実施するために、処理チャンバ３１４、３１６及び１つ又は複数の処理チャンバ３０２を含む処理システムの一部ではないエッチングチャンバに基板が提供される。トレンチが誘電体材料内に形成されると、次いで基板はポッド３３０に移送される。次いで基板は、工程１０６が実施される処理チャンバ３１４に移送される。次いで基板は、工程１０８、１１０、１１２、及び１１４が実施される処理チャンバ３０２のうちの少なくとも１つと処理チャンバ３１６とに移送される。
［００３６］システムコントローラ３８０は、処理システム３００又はその構成要素を制御するための処理システム３００に連結される。例えば、システムコントローラ３８０は、処理システム３００のチャンバ３０２、３０４、３０６、３１０、３１２、３１４、３１６、３２０、３３０の直接制御を使用して、又はチャンバ３０２、３０４、３０６、３１０、３１２、３１４、３１６、３２０、３３０、３６０に関連付けられるコントローラを制御することにより、処理システム３００の工程を制御することができる。動作中、システムコントローラ３８０は、処理システム３００の性能を調整するために、それぞれのチャンバからのデータ収集及びフィードバックを可能にする。
［００３７］システムコントローラ３８０は通常、中央処理装置（ＣＰＵ）３８２、メモリ３８４、及び支持回路３８６を含む。ＣＰＵ３８２は、工業環境で使用することのできる任意の形態の汎用プロセッサの１つであり得る。メモリ３８４、非一過性のコンピュータ可読媒体、又はマシン可読ストレージデバイスは、ＣＰＵ３８２によりアクセス可能であり、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、又はローカル若しくは遠隔の任意の他の形態のデジタルストレージといったメモリのうちの１つ又は複数とすることができる。支持回路３８６は、ＣＰＵ３８２に連結され、キャッシュ、クロック回路、入出力サブシステム、電源などを含み得る。システムコントローラ３８０は、メモリ３８４に記憶された方法１００を実施するように構成される。本開示に開示される種々の実装態様は通常、例えば、コンピュータプログラム製品又はソフトウエアルーチンとして、メモリ３８４（又は特定の処理チャンバ内のメモリ）内に記憶されたコンピュータ命令コードを実行することにより、ＣＰＵ３８２の制御下で実装され得る。つまり、コンピュータプログラム製品は、メモリ３８４（又は非一過性のコンピュータ可読媒体若しくはマシン可読ストレージデバイス）上に有形で実現される。コンピュータ命令コードがＣＰＵ３８２によって実行されると、ＣＰＵ３８２は、種々の実装態様に従って工程を実施するようにチャンバを制御する。
［００３８］要約すると、本開示の実装態様は、ソース／ドレイン接点形成の種々の工程を同じ処理システム内で実施することができる統合された処理を使用することにより、低減された接触抵抗でのソース／ドレイン接点の形成を可能にする。いくつかの実装態様では、接点トレンチの形成後、ソース／ドレイン領域における前洗浄処理と、ドープされた半導体層の形成とが実施される。ドープされた半導体層は、ソース／ドレイン領域より高いドーパント濃度を有し、より高いドーパント濃度は接触抵抗の低減をもたらす。
［００３９］以上の記述は、本開示の実装態様を対象としているが、本開示の基本的な範囲から逸脱することなく、本開示の他の実装態様及び更なる実装態様が想起可能であり、本開示の範囲は特許請求の範囲によって決定される。

Claims (18)

  1. 接点を形成するための方法であって、
    ソース／ドレイン領域を露出させるために誘電体材料内にトレンチを形成することと、
    前記ソース／ドレイン領域に前洗浄処理を実施することと、
    ドープされた半導体層を前記ソース／ドレイン領域に形成することと、
    選択的エピタキシャル堆積処理により、前記ドープされた半導体層上に金属ケイ化物層を形成することと、
    前記トレンチをコンダクタで充填することと
    を含む方法。
  2. 前記トレンチを前記コンダクタで充填することに先立ち、前記ドープされた半導体層上に前記金属ケイ化物層を形成することをさらに含む、請求項１に記載の方法。
  3. 前記金属ケイ化物層上にキャップ層を形成することをさらに含み、前記コンダクタは前記キャップ層上に配置される、請求項２に記載の方法。
  4. 前記ドープされた半導体層が、ドープされたシリコン、ドープされたゲルマニウム、ドープされたシリコン－ゲルマニウム、又はドープされたＩＩＩ／Ｖ族化合物の半導体を含み、前記ドープされた半導体層が選択的エピタキシャル堆積処理により形成される、請求項３に記載の方法。
  5. 前記金属ケイ化物層が、ケイ化チタン、ケイ化コバルト、又はケイ化ルテニウムを含む、請求項４に記載の方法。
  6. 前記キャップ層が、窒化チタン、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、又は酸化マンガンを含み、前記キャップ層が原子層堆積処理により形成される、請求項５に記載の方法。
  7. 前記コンダクタが金属を含む、請求項６に記載の方法。
  8. 半導体構造から延びるソース／ドレイン領域と、
    ソース／ドレイン領域の第１の部分に配置された、ドープされた半導体層と、
    前記ドープされた半導体層上に配置された、選択的エピタキシャル堆積処理により形成された金属ケイ化物層と、
    前記金属ケイ化物層上に配置されたキャップ層と、
    前記キャップ層上に配置されたコンダクタと
    を含む半導体デバイス。
  9. 前記ソース／ドレイン領域が、シリコン、ゲルマニウム、シリコン－ゲルマニウム、又はＩＩＩ／Ｖ族化合物の半導体を含む、請求項８に記載の半導体デバイス。
  10. 前記半導体構造が、シリコン、ゲルマニウム、シリコン－ゲルマニウム、又はＩＩＩ／Ｖ族化合物の半導体を含む、請求項９に記載の半導体デバイス。
  11. 前記ドープされた半導体層が、ドープされたシリコン、ドープされたゲルマニウム、ドープされたシリコン－ゲルマニウム、又はドープされたＩＩＩ／Ｖ族化合物の半導体を含み、前記ドープされた半導体層が選択的エピタキシャル堆積処理により形成される、請求項１０に記載の半導体デバイス。
  12. 前記金属ケイ化物層が、ケイ化チタン、ケイ化コバルト、又はケイ化ルテニウムを含む、請求項１１に記載の半導体デバイス。
  13. 前記キャップ層が、窒化チタン、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、又は酸化マンガンを含む、請求項１２に記載の半導体デバイス。
  14. 前記ソース／ドレイン領域の第２の部分上に配置された接触エッチング停止層をさらに含む、請求項８に記載の半導体デバイス。
  15. 前記接触エッチング停止層が、窒化ケイ素、酸窒化ケイ素、炭窒化ケイ素、又はこれらの組み合わせを含む、請求項１４に記載の半導体デバイス。
  16. 前記コンダクタが金属を含む、請求項１３に記載の半導体デバイス。
  17. 第１の移送チャンバ、
    前記第１の移送チャンバに連結された複数の処理チャンバ、並びに
    命令を記憶する非一過性のコンピュータ可読媒体であって、前記命令は、プロセッサによって実行されると前記処理チャンバのうちの１つ又は複数において方法を実施し、前記方法が：
    ソース／ドレイン領域に前洗浄処理を実施すること、
    ドープされた半導体層を前記ソース／ドレイン領域に形成すること、
    選択的エピタキシャル堆積処理により、前記ドープされた半導体層上に金属ケイ化物層を形成すること、及び
    前記ソース／ドレイン領域を露出させるために誘電体材料内に形成されているトレンチを、コンダクタで充填すること
    を含む、前記非一過性のコンピュータ可読媒体
    を備える基板処理システム。
  18. 前記方法が、前記第１の移送チャンバに連結された前記複数の処理チャンバのうちの１つにおいてエピタキシャル堆積処理を実施することをさらに含む、請求項１７に記載の処理システム。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11195923B2 (en) * 2018-12-21 2021-12-07 Applied Materials, Inc. Method of fabricating a semiconductor device having reduced contact resistance
US11107752B2 (en) * 2020-01-03 2021-08-31 International Business Machines Corporation Half buried nFET/pFET epitaxy source/drain strap
US11349005B2 (en) * 2020-05-22 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide structures in transistors and methods of forming
US20230187507A1 (en) * 2021-12-10 2023-06-15 Intel Corporation Wrap-around contact with reduced resistance
EP4287241A4 (en) 2022-04-18 2023-12-27 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF
CN116959984A (zh) * 2022-04-18 2023-10-27 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164529A (ja) 1998-11-27 2000-06-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001308322A (ja) 2000-04-26 2001-11-02 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004253797A (ja) 2003-02-21 2004-09-09 Hynix Semiconductor Inc エピタキシャルｃ４９相のチタニウムシリサイド層を有する半導体素子及びその製造方法
JP2009543357A (ja) 2006-06-30 2009-12-03 アプライド マテリアルズ インコーポレイテッド エピタキシーチャンバにおける基板の予備洗浄
JP2012156451A (ja) 2011-01-28 2012-08-16 Elpida Memory Inc 半導体装置及びその製造方法
US20160005824A1 (en) 2014-07-01 2016-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structures and methods of forming the same
US20160020301A1 (en) 2014-07-21 2016-01-21 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
JP2017224666A (ja) 2016-06-14 2017-12-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20180174913A1 (en) 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976976A (en) 1997-08-21 1999-11-02 Micron Technology, Inc. Method of forming titanium silicide and titanium by chemical vapor deposition
US6130145A (en) 1998-01-21 2000-10-10 Siemens Aktiengesellschaft Insitu doped metal policide
JP2003023000A (ja) * 2001-07-11 2003-01-24 Hitachi Ltd 半導体装置の製造方法
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US20070196011A1 (en) 2004-11-22 2007-08-23 Cox Damon K Integrated vacuum metrology for cluster tool
US20070048451A1 (en) * 2005-08-26 2007-03-01 Applied Materials, Inc. Substrate movement and process chamber scheduling
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
WO2007130916A2 (en) 2006-05-01 2007-11-15 Applied Materials, Inc. A method of ultra-shallow junction formation using si film alloyed with carbon
US7960236B2 (en) 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
WO2008078782A1 (ja) 2006-12-27 2008-07-03 Ntt Docomo, Inc. 動画像符号化装置、動画像復号装置、動画像符号化方法、動画像復号方法、動画像符号化プログラム及び動画像復号プログラム
US20090004875A1 (en) 2007-06-27 2009-01-01 Meihua Shen Methods of trimming amorphous carbon film for forming ultra thin structures on a substrate
JP5431752B2 (ja) * 2009-03-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7842622B1 (en) 2009-05-15 2010-11-30 Asm Japan K.K. Method of forming highly conformal amorphous carbon layer
US8178439B2 (en) * 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
WO2012122166A2 (en) 2011-03-07 2012-09-13 Clean Ethics, Llc Cleaning formulations and uses thereof
AT12563U1 (de) 2011-03-17 2012-07-15 Wollsdorf Leder Schmidt & Co Ges M B H Verfahren zur herstellung von leder zum beledern von flugzeugsitzen
US9059024B2 (en) 2011-12-20 2015-06-16 Intel Corporation Self-aligned contact metallization for reduced contact resistance
US9147765B2 (en) * 2012-01-19 2015-09-29 Globalfoundries Inc. FinFET semiconductor devices with improved source/drain resistance and methods of making same
JP5358725B1 (ja) 2012-07-02 2013-12-04 株式会社アライヘルメット マイクロフォンの保持装置及びオープンフェースヘルメット
US9177820B2 (en) 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
US8946029B2 (en) 2012-11-12 2015-02-03 GlobalFoundries, Inc. Methods of manufacturing integrated circuits having FinFET structures with epitaxially formed source/drain regions
US9076759B2 (en) * 2013-01-10 2015-07-07 United Microelectronics Corp. Semiconductor device and manufacturing method of the same
EP2818768B1 (en) 2013-06-28 2019-01-09 Honda Motor Co., Ltd. Shift position detecting device
US20150151329A1 (en) 2013-12-02 2015-06-04 Kabushiki Kaisha Toshiba Pattern Forming Method
DE202014103102U1 (de) 2014-07-07 2015-10-12 Grass Gmbh Vorrichtung zur Bewegungsführung eines Schubelements und Kücheneinrichtung
US9324843B2 (en) 2014-09-05 2016-04-26 International Business Machines Corporation High germanium content silicon germanium fins
US9362285B2 (en) * 2014-10-02 2016-06-07 International Business Machines Corporation Structure and method to increase contact area in unmerged EPI integration for CMOS FinFETs
US9412850B1 (en) 2015-01-15 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of trimming fin structure
KR102491118B1 (ko) 2015-07-03 2023-01-20 삼성디스플레이 주식회사 표시 패널 어셈블리 및 표시 패널 제조 방법
WO2017052905A1 (en) * 2015-09-22 2017-03-30 Applied Materials, Inc. Apparatus and method for selective deposition
US9812451B2 (en) 2016-02-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd Field effect transistor contact with reduced contact resistance
US9741812B1 (en) * 2016-02-24 2017-08-22 International Business Machines Corporation Dual metal interconnect structure
US9685439B1 (en) * 2016-05-02 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9853129B2 (en) 2016-05-11 2017-12-26 Applied Materials, Inc. Forming non-line-of-sight source drain extension in an nMOS finFET using n-doped selective epitaxial growth
US10128337B2 (en) 2016-06-03 2018-11-13 Applied Materials, Inc. Methods for forming fin structures with desired profile for 3D structure semiconductor applications
JP6805577B2 (ja) 2016-06-29 2020-12-23 富士ゼロックス株式会社 液滴吐出装置
US9893189B2 (en) 2016-07-13 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing contact resistance in semiconductor structures
US11195923B2 (en) * 2018-12-21 2021-12-07 Applied Materials, Inc. Method of fabricating a semiconductor device having reduced contact resistance
US11935887B2 (en) * 2019-03-28 2024-03-19 Intel Corporation Source or drain structures with vertical trenches

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164529A (ja) 1998-11-27 2000-06-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001308322A (ja) 2000-04-26 2001-11-02 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004253797A (ja) 2003-02-21 2004-09-09 Hynix Semiconductor Inc エピタキシャルｃ４９相のチタニウムシリサイド層を有する半導体素子及びその製造方法
JP2009543357A (ja) 2006-06-30 2009-12-03 アプライド マテリアルズ インコーポレイテッド エピタキシーチャンバにおける基板の予備洗浄
JP2012156451A (ja) 2011-01-28 2012-08-16 Elpida Memory Inc 半導体装置及びその製造方法
US20160005824A1 (en) 2014-07-01 2016-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structures and methods of forming the same
US20160020301A1 (en) 2014-07-21 2016-01-21 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
JP2017224666A (ja) 2016-06-14 2017-12-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20180174913A1 (en) 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method

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