JP7321723B2 - 撮像装置およびその制御方法 - Google Patents

Description

本発明は、撮像装置およびその制御方法に関する。

焦点検出を行う方法として位相差検出方式が知られている。
位相差検出方式は、撮影レンズの射出瞳領域を通過した光束を分割し、分割した光束に応じて得られた信号を比較することによって相対的なずれ量を算出し、焦点を合わせるためのフォーカスレンズの駆動量を求めるものである。近年では、撮像素子が有する各画素のマイクロレンズ下に複数の光電変換部(分割画素)を設けることによって瞳分割機能を付与し、撮像信号と位相差検出用の焦点検出信号を得ることが可能な撮像装置が知られている。特許文献１は、撮像素子から得られた一対の焦点検出用信号の位相差に基づいて焦点検出を行うとともに、１つのマイクロレンズを共有する複数の受光部の加算信号を撮像信号として利用する撮像装置を開示している。

特許文献２は、画素毎に１ｂｉｔ型ＡＤ変換とカウンタを有するイメージセンサにおいて、受光素子に一定の電荷が蓄積されるたびに蓄積容量をリセットする信号処理回路を開示している。このイメージセンサにおいて検出可能な光量は、蓄積容量の電圧が基準電圧と一致したときに出力されるパルスの回数を数えるカウンタの上限により定まる。また、受光素子に一定の電荷が蓄積されるたびに蓄積容量をリセットするため、光電変換素子で飽和することがない。

特開２００１－０８３４０７号公報 特開２０１５－１７３４３２号公報

しかしながら、特許文献２のイメージセンサでは、高輝度の被写体を撮影した場合に撮像信号や焦点検出信号で飽和が発生し、画質の劣化や焦点検出精度の低下につながる場合があった。

本発明は、ＡＤ変換とカウンタを有する撮像素子を備えた撮像装置であって、ダイナミックレンジを拡大した好適な信号を取得できる撮像装置を提供することを目的とする。

上記課題を解決するために、本発明の撮像装置は、画素部が複数の光電変換部を備える撮像素子から複数の信号を取得して位相差検出を行う撮像装置であって、前記複数の光電変換部がそれぞれ出力する信号を計数する複数の計数手段と、前記計数手段への入力または前記計数手段の回路を制御することにより前記計数を制御する制御手段と、を備える。前記制御手段は、それぞれの前記計数手段を、前記複数の光電変換部がそれぞれ出力する信号を個別に計数する第１の計数モードと、前記複数の光電変換部がそれぞれ出力する信号を合算して計数する第２の計数モードのいずれかで制御し、前記第１の計数モードの出力の一部を、前記第２の計数モードの前記計数手段に入力する。

本発明によれば、ＡＤ変換とカウンタを有する撮像素子を備えた撮像装置であって、ダイナミックレンジを拡大した好適な信号を取得できる撮像装置を提供することができる。

単位画素の構成を説明する図である。 カウンタ１０４Ａの構成を説明する図である。 カウンタ１０４Ｂの構成を説明する図である。 単位画素間の配線を説明する図である。 撮像素子の構成を示す図である。 撮像素子の出力データの一例を説明する図である。 撮像装置の構成を示す図である。 信号整形処理のタイミングを示す図である。 信号整形処理のタイミングを示す図である。

図１は、本実施形態に係る単位画素１００の構成を示す回路図である。単位画素１００は、図７に示される撮像装置７００が備える撮像素子５００が有する画素の１つである。撮像素子５００は、例えば、行方向および列方向に二次元状に配置された複数の単位画素１００を有している。単位画素１００は複数の光電変換部を備え、各光電変換部からの位相差を有する位相差検出用の信号に基づいて撮像光学系の焦点調節を行うことができる。本実施形態では、単位画素１００が２つの光電変換部を備える例を説明する。

単位画素１００は、アバランシェフォトダイオード（以下、ＡＰＤとする）１０１Ａ、ＡＰＤ１０１Ｂ、クエンチ抵抗１０２Ａ、クエンチ抵抗１０２Ｂ、波形整形回路１０３Ａ、波形整形回路１０３Ｂ、カウンタ１０４Ａおよびカウンタ１０４Ｂを備える。単位画素１００は、さらに、ＯＲ回路１０５、セレクタ１０６Ａおよびセレクタ１０６Ｂを備える。

ＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂは、受光した光を電気信号に変換する光電変換部である。ＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂは、具体的には、アバランシェ効果を用いた光電変換素子である。同一マイクロレンズを透過した光をＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂがそれぞれ受光することにより、射出瞳の領域の異なる一対の信号を得ることが可能である。ＡＰＤ１０１Ａは、クエンチ抵抗１０２Ａを介して逆バイアス電圧Ｖ_ＡＰＤと接続しており、所定電圧が供給される。ＡＰＤ１０１Ｂは、クエンチ抵抗１０２Ｂを介して逆バイアス電圧Ｖ_ＡＰＤと接続しており、所定電圧が供給される。そのため、ＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂに光子が入射するとアバランシェ増倍（アバランシェ効果）による電荷が発生し、発生した信号（ＡＰＤ＿Ａ，ＡＰＤ＿Ｂ）は波形整形回路１０３Ａ，波形整形回路１０３Ｂに入力される。

波形整形回路１０３Ａ，波形整形回路１０３Ｂは、ＡＰＤ１０１Ａ，ＡＰＤ１０１Ｂからの信号（ＡＰＤ＿Ａ，ＡＰＤ＿Ｂ）の波形整形を行う。例えば、波形整形回路１０３Ａ，波形整形回路１０３Ｂは比較回路を有し、信号（ＡＰＤ＿Ａ，ＡＰＤ＿Ｂ）に係る入力電圧を所定の閾値電圧と比較することにより、電圧パルス（ＰＬＳ＿Ａ，ＰＬＳ＿Ｂ）を出力する。すなわち、波形整形回路１０３Ａ，波形整形回路１０３Ｂは、光子の入射に応じた電荷の生成・排出による電位の変化に対し増幅・エッジ検出を行うことにより、電圧パルス（ＰＬＳ＿Ａ，ＰＬＳ＿Ｂ）をそれぞれ生成する。このように、ＡＰＤ１０１、クエンチ抵抗１０２および波形整形回路１０３は、光の入射を電圧パルスに変換することにより、１ｂｉｔ型ＡＤ変換部として機能する。

セレクタ１０６Ａ，セレクタ１０６Ｂは、波形整形回路１０３Ａ，波形整形回路１０３Ｂが出力した電圧パルス（ＰＬＳ＿Ａ，ＰＬＳ＿Ｂ）から、カウンタ１０４Ａ，カウンタ１０４Ｂに入力する電圧パルスを選択する。セレクタ１０６Ａ，セレクタ１０６Ｂは、単位画素１００の外部から入力されるセレクタ制御信号に応じて動作する。本実施形態では、セレクタ制御信号として‘０’もしくは‘１’が設定される。

セレクタ制御信号が‘０’の場合、２つの光電変換部が出力する信号を個別に読み出す制御が行われる。以下、セレクタ制御信号が‘０’の場合を第１の計数モードという。２つの光電変換部が出力する信号を個別に読み出すため、位相差方式による焦点検出が可能となる。また、個別に読み出した信号を合成することで、撮像信号を生成することも可能である。したがって、第１の計数モードでは、焦点検出信号（Ａ像信号およびＢ像信号）と撮像信号（Ａ＋Ｂ像信号）を取得することができる。セレクタ制御信号が‘０’の場合、セレクタ１０６Ａは電圧パルスＰＬＳ＿Ａをカウンタ１０４Ａの入力電圧パルスとして選択し、セレクタ１０６Ｂは電圧パルスＰＬＳ＿Ｂをカウンタ１０４Ｂの入力電圧パルスとして選択する。

一方、セレクタ制御信号が‘１’の場合、２つの光電変換部が出力する信号を合算して読み出す制御が行われる。以下、セレクタ制御信号が‘１’の場合を第２の計数モードという。第２の計数モードでは、撮像信号（Ａ＋Ｂ像信号）を取得することができる。セレクタ制御信号が‘１’の場合、セレクタ１０６Ａは、ＯＲ回路１０５を介して生成される電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの論理和をカウンタ１０４Ａの入力電圧パルスとして選択する。そして、セレクタ１０６Ｂはカウンタ１０４Ａの桁上がり信号Ａをカウンタ１０４Ｂの入力電圧パルスとして選択する。ＯＲ回路１０５は、２入力１出力の論理回路であり、波形整形回路１０３Ａの出力信号である電圧パルスＰＬＳ＿Ａおよび波形整形回路１０３Ｂの出力信号である電圧パルスＰＬＳ＿Ｂを取得し、論理和演算を行って信号をカウンタ１０４Ａに出力する。

カウンタ１０４Ａ，カウンタ１０４Ｂは、セレクタ１０６Ａ，セレクタ１０６Ｂによって選択された電圧パルスをカウントする計数部である。カウンタ１０４Ａ，カウンタ１０４Ｂは、カウント値（計数値）を示す出力信号と最上位ビットの桁上がり信号を出力する。カウンタ１０４Ａ，カウンタ１０４Ｂのリセットおよび計数のイネーブルは、単位画素１００に入力される駆動信号により制御される。また、カウンタ１０４Ｂは、別の単位画素１００に構成されるカウンタ１０４Ａ，カウンタ１０４Ｂの桁上がり信号およびセレクタ制御信号を受け付けることが可能となっている。

次に、図２および図３を参照し、カウンタ１０４Ａおよびカウンタ１０４Ｂについて説明する。本実施形態では、カウンタ１０４Ａおよびカウンタ１０４Ｂを最大４ビットの非同期カウンタとして構成した場合について説明を行うが、カウンタのビット数は４ビットに限られるものではない。

図２は、カウンタ１０４Ａの回路の構成を示す図である。カウンタ１０４Ａは、データを保持する複数のフリップフロップ２００によって構成される。本実施形態においては、カウンタ１０４Ａは、４つのフリップフロップ２００を備える。カウンタ１０４Ａは、入力としてセレクタ１０６Ａからの電圧パルスと、単位画素１００に入力される駆動信号に含まれるリセット信号（ＲＳＴ）を受け付け可能である。

フリップフロップ２００は、Ｄ端子に入力された信号をＣＬＫ端子の立ち上がりエッジでＱ端子に正論理、Ｑ端子と対になるＱ^＊端子に負論理で出力する。なお、Ｑ^＊端子は図中では下記のように表示する。

初段のフリップフロップ２００のＣＬＫ端子には、電圧パルスが入力される。フリップフロップ２００のＱ^＊端子からの出力は、後段のフリップフロップ２００のＣＬＫ端子に接続する。初段以外のフリップフロップ２００のＣＬＫ端子を前段のフリップフロップ２００のＱ^＊端子に接続することにより、Ｑ^＊端子の出力を桁上がり信号として使用することができる。フリップフロップ２００のそれぞれのＱ端子出力による４ビットの信号はカウンタ１０４Ａの出力信号Ａとして外部へと出力される。また、最後段のフリップフロップ２００のＱ^＊端子の出力の出力であるＱ^＊信号は、桁上がり信号Ａとしてカウンタ１０４Ａの外部へと出力される。

図３は、カウンタ１０４Ｂの回路の構成を示す図である。カウンタ１０４Ｂは、データを保持する複数のフリップフロップ２００と、複数のセレクタによって構成される。本実施形態においては、カウンタ１０４Ｂは、４つのフリップフロップ２００とセレクタ３０１およびセレクタ３０２を備える。カウンタ１０４Ｂは、入力としてセレクタ１０６Ｂからの電圧パルスと、単位画素１００に入力される駆動信号に含まれるリセット信号（ＲＳＴ）を受け付け可能である。さらに、カウンタ１０４Ｂは、入力として外部桁上がり信号Ａ、外部桁上がり信号Ｂ、セレクタ制御信号を受け付け可能である。

セレクタ３０１は、３段目のフリップフロップ２００の入力信号のセレクタである。セレクタ３０１は、制御信号が‘０’の場合は、２段目のフリップフロップ２００のＱ^＊端子出力を選択して３段目のフリップフロップ２００に出力する。一方、セレクタ３０１は、セレクタ制御信号が‘１’の場合は、外部桁上がり信号Ａを選択して３段目のフリップフロップ２００に出力する。

セレクタ３０２は４段目のフリップフロップ２００の入力信号のセレクタである。セレクタ３０２は、制御信号が‘０’の場合は３段目のフリップフロップ２００のＱ^＊端子出力を選択して４段目のフリップフロップ２００に出力する。一方、セレクタ３０２は、セレクタ制御信号が‘０’の場合は、外部桁上がり信号Ｂを選択して４段目のフリップフロップ２００に出力する。

各フリップフロップ２００のＱ端子の出力からなる４ビットの信号は、カウンタの出力信号Ｂとしてカウンタ１０４Ｂの外部へと出力される。また、最後段のフリップフロップ２００のＱ^＊端子の出力であるＱ^＊信号は、桁上がり信号Ｂとしてカウンタ１０４Ｂの外部へと出力される。

以上説明したように、セレクタ制御信号が‘０’の場合は、カウンタ１０４Ｂは電圧パルスを計数する４ビットの非同期カウンタとして動作する。一方、セレクタ制御信号が‘１’の場合、１段目および２段目が電圧パルスを計数する２ビットカウンタ、３段目が外部桁上がり信号Ａを保持する１ビットのフリップフロップ、４段目が外部桁上がり信号Ｂを計数する１ビットのフリップフロップとして動作する。

単位画素１００の８ビットからなる出力は、下位４ビットがカウンタ１０４Ａの出力に対応し、上位４ビットがカウンタ１０４Ｂの出力に対応する。セレクタ制御信号が‘０’の場合は、下位４ビットがカウンタ１０４Ａの出力である電圧パルスＰＬＳ＿Ａのカウント値に対応し、上位４ビットがカウンタＢの出力である電圧パルスＰＬＳ＿Ｂのカウント値に対応する。一方、セレクタ制御信号が‘１’の場合は、下位４ビットがカウンタ１０４Ａの出力である電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和のカウント値に対応する。そして、上位４ビットのうち２ビットがカウンタ１０４Ｂに入力されたカウンタ１０４Ａの桁上がり信号に対応し、残りの２ビットが、カウンタ１０４Ｂに入力された外部桁上がり信号に対応する。即ち、セレクタ制御信号が‘１’の場合は、下位６ビットが電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和のカウント値に、上位２ビットが外部桁上がり信号に対応している。

図４は、単位画素間の配線を説明する図である。単位画素４００および単位画素４１０は、単位画素１００と同様の構成を有する。単位画素４００は撮像素子上のある位置に配置され、単位画素４１０は単位画素４００に対して垂直方向に隣接して配置される。単位画素４００および単位画素４１０は、外部桁上がり信号を相互に配線する関係にある一対の単位画素１００である。単位画素４００から出力される桁上がり信号Ａ，桁上がり信号Ｂは、外部桁上がり信号として単位画素４１０に入力される。単位画素４１０から出力される桁上がり信号Ａ，桁上がり信号Ｂは、外部桁上がり信号として単位画素４００に入力される。単位画素４１０から単位画素４００に入力され桁上がり信号Ａ，桁上がり信号Ｂは、単位画素４１０の出力信号を整形する際に信号整形部７０４により利用される。

図５は、撮像素子５００の構成を示すブロック図である。撮像素子５００は、画素部５０１、出力制御回路５０２、タイミング制御回路５０３、セレクタ制御回路５０４を備える。画素部５０１は、行列状に配置した複数の単位画素１００を有する。具体的には、画素部５０１には、白塗りで示される単位画素４００と単位画素４００の垂直方向に隣接する斜線塗りで示される単位画素４１０の組み合わせが多数配置される。なお、本実施形態では単位画素４００と単位画素４１０が垂直方向に交互に配置される例を説明するが、これに限られるものではない。例えば、単位画素４００と単位画素４１０が水平方向に交互に配置されていてもよいし、水平方向および垂直方向に交互に配置されていてもよい。

出力制御回路５０２には、画素部５０１に配置された単位画素４００，単位画素４１０の出力Ａ，出力Ｂがそれぞれ入力される。出力制御回路５０２は、入力された信号から出力する単位画素の信号を選択し制御する。タイミング制御回路５０３は、画素部５０１に駆動信号を出力する他、出力制御回路５０２の駆動タイミングを制御する。セレクタ制御回路５０４は、画素部５０１の単位画素４００，単位画素４１０に入力されるセレクタ制御信号を制御する。セレクタ制御回路５０４と単位画素４００は、セレクタ制御信号線５０５により接続される。また、セレクタ制御回路５０４と単位画素４１０は、セレクタ制御信号線５０６により接続される。タイミング制御回路５０３およびセレクタ制御回路５０４は、後述するシステム制御部７０７により制御される。

図６は、撮像素子５００の出力データの一例を説明する図である。撮像素子５００は、出力制御回路５０２により選択される単位画素１００の出力Ａおよび出力Ｂを連結し、８ビットの信号として順次外部に出力する。本実施形態では、例えば図６に示されるように、８ビットのうち下位４ビットを単位画素１００の出力Ａ、上位４ビットを単位画素１００の出力Ｂに割り当てる。

図７は、撮像装置７００の構成を示す図である。撮像装置７００は、撮像光学系７０１、撮像素子５００、信号整形部７０４、画像処理部７０５、焦点検出部７０６、光学駆動部７０２、撮像素子駆動部７０３およびシステム制御部７０７を備える。撮像光学系７０１は、撮像素子５００に被写体の光学像を結像するための光学系であり、シフトレンズやズームレンズなどの複数のレンズや絞りを含む。光学駆動部７０２は、焦点検出部７０６から出力されるフォーカス情報やシステム制御部７０７の光学系駆動情報に応じて、撮像光学系７０１を制御する。なお、本実施形態では、レンズとカメラ本体とが一体となった撮像装置を例に説明するが、これに限られるものではなく、レンズが着脱可能なレンズ交換式の撮像装置であってもよい。

撮像素子５００は、撮像光学系７０１を介して結像された被写体の光学像を電気的な信号に変換する。撮像素子５００については、図５を用いてその詳細を説明した。撮像素子５００は、撮像素子駆動部７０３からの指示に基づき、セレクタ制御回路５０４によるセレクタ制御信号を決定する。撮像素子駆動部７０３は、システム制御部７０７からの撮像素子の駆動指示情報に応じて、撮像素子５００を制御する。

信号整形部７０４は、撮像素子５００から出力される８ビットの出力信号を所定の手順に従って整形し、撮像信号および焦点検出用信号を生成する。信号整形部７０４は、単位画素４００により構成されるラインの出力信号と単位画素４１０により構成されるラインの出力信号との待ち合わせ用にラインメモリを備える。信号整形部７０４による信号整形処理の詳細については後述する。なお、本実施形態では水平方向に並ぶ単位画素を１つのラインとして扱い、単位画素４００により構成されるラインと出力信号と単位画素４１０により構成されるラインが垂直方向に交互に配置されるようにしているが、これに限られるものではない。垂直方向に並ぶ単位画素を１つのラインとして扱い、単位画素４００により構成されるラインと出力信号と単位画素４１０により構成されるラインが水平方向に交互に配置されるようにしてもよい。また、単位画素４００と単位画素４１０が水平垂直方向に交互に配置されるようにしてもよい。

画像処理部７０５は、信号整形部７０４で生成された画像信号に対し、例えば、ホワイトバランス等の画像処理を行う。画像処理部７０５で各種画像処理が行われた画像信号は、不図示の圧縮部にて圧縮符号化され、記録媒体に記録される。記録媒体は、撮像装置に対して着脱可能であってもよいし、撮像装置に内蔵されていてもよい。

焦点検出部７０６は、信号整形部７０４から得られた２つの瞳分割像から位相差測距を行うための位相差評価値を算出し、撮像光学系７０１のフォーカス位置を制御するためのフォーカス情報を算出する。システム制御部７０７は、各種演算を行い、撮像装置７００全体を制御するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。システム制御部７０７は、撮影シーンや撮像モードなどから得られる撮影情報に基づいて、光学駆動部７０２へズームや絞りなどの光学系の駆動情報を送る。また、システム制御部７０７は、撮像素子駆動部７０３へ露光時間やセレクタ制御回路の設定指示などの撮像素子の駆動情報を送る。

次に、図８および図９を参照し、セレクタ制御信号の設定および信号整形部７０４による信号整形処理について説明する。本実施形態の撮像装置７００は、第１の撮像モードおよび第２の撮像モードが設定可能である。第１の撮像モードは、撮像素子５００の画素部５０１の全ラインから撮像信号および焦点検出用信号を取得するモードである。第２の撮像モードは、撮像素子５００の画素部５０１のうち、撮像信号のみ取得するラインと、撮像信号と焦点検出用信号の両方を取得するラインとを交互に配置するモードである。

第２のモードでは、撮像信号のみ取得するラインと、撮像信号と焦点検出用信号の両方を取得するラインが混在している。撮像信号と焦点検出用信号の両方を取得する場合、下位４ビットが電圧パルスＰＬＳ＿Ａのカウント値、上位４ビットが電圧パルスＰＬＳ＿Ｂのカウント値に対応している出力信号を整形すると、４ビットの焦点検出用信号と５ビットの撮像信号が取得される。撮像信号のみ取得する場合、電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和である８ビットの出力信号から、８ビットの撮像信号を取得することも可能である。しかし、撮像信号と焦点検出用信号の両方を取得する場合の撮像信号のビット数と、撮像信号のみを取得する場合の撮像信号のビット数に２ビット以上の差があると、それらを合わせて画像を生成した場合に不自然な画像となってしまう。そのため、公的な撮像画像を得るためには、撮像信号のみを取得する場合の撮像信号のビット数は、撮像信号と焦点検出用信号の両方を取得する場合のビット数＋１に収めることが望ましい。そのため、本実施形態では、像信号のみを取得する場合の撮像信号のビット数が５＋１＝６ビットとなるように制御する。したがって、撮像信号のみ取得する場合、８ビットの出力信号のうち６ビットを撮像信号に対応する各単位画素の電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和のカウント値とする。そして、残りの２ビットを、撮像信号と焦点検出用信号のダイナミックレンジを拡張するために利用する外部桁上がり信号に使用する。したがって、第２の撮像モードは撮像信号と焦点検出用信号のダイナミックレンジを拡張可能なモードである。

システム制御部７０７は、設定された撮像モードに応じて撮像素子駆動部７０３および信号整形部７０４の駆動方法を切り替える。第１の撮像モードが設定されている場合、システム制御部７０７は、撮像素子駆動部７０３を介してセレクタ制御信号線５０５およびセレクタ制御信号線５０６を共に‘０’に設定するように、セレクタ制御回路５０４へ駆動指示を出す。セレクタ制御回路５０４は、システム制御部７０７の指示に基づき、セレクタ制御信号線５０５およびセレクタ制御信号線５０６に‘０’を設定する。

先に説明したように、セレクタ制御信号が‘０’の場合、セレクタ１０６Ａは電圧パルスＰＬＳ＿Ａをカウンタ１０４Ａの入力電圧パルスとして選択し、セレクタ１０６Ｂは電圧パルスＰＬＳ＿Ｂをカウンタ１０４Ｂの入力電圧パルスとして選択する。そのため、第１の撮像モードでは、各単位画素に構成されるカウンタ１０４Ａ，カウンタ１０４Ｂはそれぞれ４ビットのカウンタとして動作する。したがって、第１の撮像モードでは、撮像素子５００の出力信号は８ビット中の下位４ビットが各単位画素の電圧パルスＰＬＳ＿Ａのカウント値、上位４ビットが各単位画素の電圧パルスＰＬＳ＿Ｂのカウント値となる。

一方、第２の撮像モードが設定されている場合、システム制御部７０７は、撮像素子駆動部７０３を介してセレクタ制御信号線５０５を‘１’、セレクタ制御信号線５０６を‘０’に設定するように、セレクタ制御回路５０４へ駆動指示を出す。セレクタ制御回路５０４はシステム制御部７０７の指示に基づき、セレクタ制御信号線５０５には‘１’、セレクタ制御信号線５０６には‘０’を設定する。

まず、第２の撮像モードにいてセレクタ制御信号として‘１’が入力される単位画素４００について説明する。先に説明したように、セレクタ制御信号が‘１’の場合、セレクタ１０６ＡはＯＲ回路１０５を介して生成される電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの論理和をカウンタ１０４Ａの入力電圧パルスとして選択する。そして、セレクタ１０６Ｂはカウンタ１０４Ａの桁上がり信号Ａをカウンタ１０４Ｂの入力電圧パルスとして選択する。そのため、第２の撮像モードでセレクタ制御信号が‘１’に設定される単位画素４００は、カウンタ１０４Ａ，カウンタ１０４Ｂを直列に接続する。そして、カウンタ１０４Ｂの３ビット目と４ビット目はそれぞれ対応する単位画素４１０の桁上がり信号を計数するように動作する。第２の撮像モードにおいて単位画素４００により構成されるラインでは、撮像素子５００の出力信号８ビット中の下位６ビットが各単位画素の電圧パルスＰＬＳ＿Ａと電圧パルスＰＬＳ＿Ｂの和のカウント値となる。そして、撮像素子５００の出力信号８ビット中の上位２ビットが対応する単位画素４１０の桁上がり信号Ａ，桁上がり信号Ｂとなる。

次に、第２の撮像モードにいてセレクタ制御信号として‘０’が入力される単位画素４１０について説明する。先に説明したように、セレクタ制御信号が‘０’の場合、セレクタ１０６Ａは、電圧パルスＰＬＳ＿Ａをカウンタ１０４Ａの入力電圧パルスとして選択し、セレクタ１０６Ｂは電圧パルスＰＬＳ＿Ｂをカウンタ１０４Ｂの入力電圧パルスとして選択する。そのため、単位画素４１０により構成されるラインにおいては、出力信号８ビット中の下位４ビットが単位画素４１０の電圧パルスＰＬＳ＿Ａのカウント値、上位４ビットが単位画素４１０の電圧パルスＰＬＳ＿Ｂのカウント値となる。

図８および図９は、撮像モード毎の信号整形部７０４の各信号の遷移を示すタイミングチャートである。信号整形部７０４は、撮像素子５００から出力された出力信号を整形処理し、整形信号を生成する。タイミングｔ８０１およびｔ９０１は、単位画素４００により構成されるラインの出力信号の転送開始タイミングを表している。タイミングｔ８０２およびｔ９０２は、単位画素４００により構成されるラインの出力信号の転送終了タイミングおよび単位画素４１０により構成されるラインの出力信号の転送開始タイミングを表している。タイミングｔ８０３およびｔ９０３は、単位画素４１０により構成されるラインの出力信号の転送終了タイミングを表している。タイミングｔ８０３以降はタイミングｔ８０１からタイミングｔ８０３に示す信号の遷移が、撮像素子５００の最終ラインまで繰り返しているものとする。同様に、タイミングｔ９０３以降はタイミングｔ９０１からタイミングｔ９０３に示す信号の遷移が、撮像素子５００の最終ラインまで繰り返しているものとする。

出力信号は、撮像素子５００から出力される８ビットのデータを示している。遅延信号は、信号整形部７０４に内蔵される１ライン分の出力信号を保持可能なラインメモリを介して出力される遅延信号である。Ａ整形信号、Ｂ整形信号、Ａ＋Ｂ整形信号は、撮像素子５００からの出力信号に基づいて信号整形処理により生成される信号整形部７０４の出力信号である。有効信号Ａ、有効信号Ｂ、有効信号Ａ＋Ｂは、整形信号Ａ、整形信号Ｂ、整形信号Ａ＋Ｂに対して有効なデータ区間であることを示す制御用の出力信号である。有効信号Ａ、有効信号Ｂ、有効信号Ａ＋Ｂでは、データが有効な期間は‘Ｈ’（Ｈｉｇｈ）を、データが無効な期間は‘Ｌ’（Ｌｏｗ）を示す。

まず、図８を参照し、第１の撮像モードにおける信号整形部７０４の信号整形処理と各信号の遷移について説明する。第１の撮像モードにおける信号整形部７０４は、出力信号に対し、下位４ビットと上位４ビットに分離し、それぞれを整形信号Ａ、整形信号Ｂの値とする。また、整形信号Ａと整形信号Ｂを加算した値を、整形信号Ａ＋Ｂの値とする。

一例として、タイミングｔ８０４のタイミングにおける信号整形処理について説明する。タイミングｔ８０４において、撮像素子５００の出力信号は０ｘＢＣである。このとき、出力信号の上位４ビットと下位４ビットに信号を分離すると、出力信号の上位４ビットは０ｘ０Ｂ、下位４ビットは０ｘ０Ｃとなる。出力信号の下位４ビットの値０ｘ０Ｃは整形信号Ａ、上位４ビットの０ｘＢは整形信号Ｂの値として取り扱われる。また、整形信号Ａと整形信号Ｂの加算信号は０ｘ１７となり、整形信号Ａ＋Ｂの値として取り扱われる。

タイミングｔ８０２からタイミングｔ８０３の期間においても同様に、出力信号に対し、下位４ビットを整形信号Ａ、上位４ビットを整形信号Ｂ、整形信号Ａと整形信号Ｂの加算信号を整形信号Ａ＋Ｂとする。なお、第１の撮像モードにおいては全ラインにおいて整形信号Ａ、整形信号Ｂ、整形信号Ａ＋Ｂに対応する有効信号Ａ、有効信号Ｂ、有効信号Ａ＋Ｂを‘Ｈ’としている。したがって、すべてのラインにおいて出力信号に対して整形処理された、整形信号Ａ、整形信号Ｂ、整形信号Ａ＋Ｂが並列で後段へと出力される。このように、第１の撮像モードにおいては、信号整形処理によって全ラインの単位画素毎に４ビットの整形信号Ａ、４ビットの整形信号Ｂ、５ビットの整形信号Ａ＋Ｂが生成され、後段へと出力される。

次に、図９を参照し、第２の撮像モードにおける信号整形部７０４の信号整形処理と各信号の遷移について説明する。第２の撮像モードにおける信号整形部７０４は、単位画素４００により構成されるラインと、単位画素４１０により構成されるラインで信号整形処理方法を切り替える。

最初に単位画素４００により構成されるラインの信号整形処理について説明する。タイミングｔ９０１からタイミングｔ９０２に示す単位画素４００の信号出力期間においては、出力信号のうち下位６ビットがＰＬＳ＿ＡとＰＬＳ＿Ｂの論理和のカウント値である。そして、出力信号のうち上位２ビットが対応する単位画素４１０のカウンタ１０４Ａ、カウンタ１０４Ｂの桁上がり信号のカウント値である。

信号整形部７０４は、タイミングｔ９０１からタイミングｔ９０２の期間中は出力信号の下位６ビットを整形信号Ａ＋Ｂとして取り扱うとともに、出力信号を不図示のラインメモリに入力する。なお、タイミングｔ９０１からタイミングｔ９０２の期間においては整形信号Ａ＋Ｂに対応する有効信号Ａ＋Ｂを‘Ｈ’、整形信号Ａおよび整形信号Ｂに対応する有効信号Ａおよび有効信号Ｂついては‘Ｌ’としている。

タイミングｔ９０２からタイミングｔ９０３に示す単位画素４１０の信号出力期間においては、出力信号の内訳は下位４ビットが単位画素４１０のＰＬＳ＿Ａのカウント値、上位４ビットが単位画素４１０のＰＬＳ＿Ｂのカウント値となる。また、不図示のラインメモリにより、１ライン前の出力信号、即ち単位画素４００により構成されるラインの出力信号が、対応する単位画素４１０と同期して遅延信号として出力される。

信号整形部７０４は、タイミングｔ９０２からタイミングｔ９０３の期間中は出力信号の下位４ビットと遅延信号の７ビット目を結合し、５ビットの信号を生成して整形信号Ａとして取り扱う。即ち、信号整形部７０４は、単位画素４１０に構成されるカウンタ１０４Ａの桁上がり信号Ａが接続されたフリップフロップの出力ビットを結合し、５ビットの信号を生成して整形信号Ａとして取り扱う。

また、信号整形部７０４は、出力信号の上位４ビットと遅延信号の８ビット目を結合し、５ビットの信号を生成して整形信号Ｂとして取り扱う。即ち、信号整形部７０４は、単位画素４１０に構成されるカウンタ１０４Ｂの桁上がり信号Ｂが接続されたフリップフロップの出力ビットを結合し、５ビットの信号を生成して整形信号Ｂとして取り扱う。また、信号整形部７０４は、整形信号Ａと整形信号Ｂを加算した値を、６ビットの整形信号Ａ＋Ｂとして取り扱う。

なお、タイミングｔ９０２からタイミングｔ９０３の期間において、整形信号Ａ、整形信号Ｂ、および整形信号Ａ＋Ｂに対応する有効信号Ａ、有効信号Ｂ、有効信号Ａ＋Ｂは‘Ｈ’となる。したがって、出力信号に対して整形処理された、整形信号Ａ、整形信号Ｂ、整形信号Ａ＋Ｂが並列で後段へと出力される。

一例として、タイミングｔ９０５、タイミングｔ９０６のタイミングにおける信号整形処理を説明する。タイミングｔ９０５において、出力信号は０ｘＥ４である。このとき、出力信号の下位６ビットは０ｘ２４となる。また、出力信号の上位２ビットは０ｘ３である。出力信号の下位６ビットの値０ｘ２４は、整形信号Ａ＋Ｂの値として取り扱われる。

タイミングｔ９０６において、出力信号は０ｘ２２である。このとき、出力信号の上位４ビットと下位４ビットに信号を分離すると、出力信号の上位４ビットは０ｘ２、下位４ビットは０ｘ２となる。また、遅延信号には、対応する単位画素４００の出力信号０ｘＥＡが同期して入力される。

出力信号の下位４ビットの値０ｘ２と遅延信号の７ビット目の値‘１’を出力信号の下位４ビットの最上位ビットに結合した値を、整形信号Ａの値として取り扱う。即ち、整形信号Ａは０ｘ１２となる。また、出力信号の上位４ビットの値０ｘ２と遅延信号の８ビット目の値‘１’を出力信号の上位４ビットの最上位ビットに結合した値を、整形信号Bの値として取り扱う。即ち、整形信号Ｂは０ｘ１２となる。整形信号ＡとＢの加算信号は０ｘ２４となり、整形信号Ａ＋Ｂの値として取り扱われる。

このように、第２の撮像モードにおいては、単位画素４００により構成されるラインでは、６ビットの整形信号Ａ＋Ｂが生成され、後段へと出力される。また、単位画素４１０により構成されるラインでは、５ビットのＡ整形信号、５ビットのＢ整形信号、６ビットのＡ＋Ｂ整形信号が生成され、後段へと出力される。本実施形態のよると、第１の撮像モードにおける各整形信号に対し、第２の撮像モードにおける各整形信号は１ビット分のデータレンジを拡張した状態で計数することが可能となり、高輝度被写体を撮影する場合でも飽和の発生を抑制することが可能となる。

なお、本実施形態では、単位画素４００を撮像信号のみ取得で、単位画素４１０を撮像信号と焦点検出用信号の両方を取得可能としたが、これに限定されるものではない。例えば、単位画素４００で撮像信号と焦点検出用信号の両方を取得し、単位画素４１０で撮像信号のみ所得する場合にも適用可能である。この場合、システム制御部７０７は撮像素子駆動部７０３を介して単位画素４００のセレクタ制御信号を‘０’、単位画素４１０のセレクタ制御信号を‘１’に設定するように駆動指示を出し、信号整形部７０４での整形方法を適当な形に変えればよい。

また、本実施形態では、垂直方向の隣接単位画素を一対のペアとして取り扱う例を示したが、これに限定されるものではなく、直列接続したカウンタの一部のビットを、並列接続で動作するカウンタの拡張ビットとして利用できるように構成されていればよい。例えば、水平方向の隣接単位画素により一対のペアを形成してもよいし、あるいは、隣接ではない単位画素間で配線を行うようにしてもよい。また、本実施形態では、単位画素１００が計数手段であるカウンタ１０４Ａおよびカウンタ１０４Ｂを備える例を説明したが、計数手段は必ずしも単位画素１００に備えられている必要はなく、単位画素１００と対応するように配置されていればよい。

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、これらの実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。

１００ 単位画素
１０４Ａ カウンタ
１０４Ｂ カウンタ
５００ 撮像素子
５０４ セレクタ制御回路
７０７ システム制御部
７０４ 信号整形部

Claims (10)

1. 画素部が複数の光電変換部を備える撮像素子から複数の信号を取得して位相差検出を行う撮像装置であって、
   前記複数の光電変換部がそれぞれ出力する信号を計数する複数の計数手段と、
   前記計数手段への入力または前記計数手段の回路を制御することにより前記計数を制御する制御手段と、を備え、
   前記制御手段は、それぞれの前記計数手段を、前記複数の光電変換部がそれぞれ出力する信号を個別に計数する第１の計数モードと、前記複数の光電変換部がそれぞれ出力する信号を合算して計数する第２の計数モードのいずれかで制御し、前記第１の計数モードにおける前記計数手段の出力の一部を、前記第２の計数モードの前記計数手段に入力する
   ことを特徴とする撮像装置。
2. 前記第１の計数モードにおいて、
   前記複数の光電変換部のうち、第１の光電変換部が出力する第１の信号を計数する第１の計数手段と、
   前記複数の光電変換部のうち、第２の光電変換部が出力する第２の信号を計数する第２の計数手段と、を備える
   ことを特徴とする請求項１に記載の撮像装置。
3. 前記第２の計数モードにおいて、
   前記第１の計数手段は、前記第１の信号および前記第２の信号の論理和を計数し、
   前記第２の計数手段は、対となる前記第１の計数手段の出力の一部と、前記第１の計数モードで動作する前記第１の計数手段および前記第２の計数手段の出力の一部を計数することを特徴とする請求項２に記載の撮像装置。
4. 前記計数手段の出力に基づいて信号の整形処理を行う整形手段と、
   前記整形手段が出力した位相差検出用の信号に基づいて位相差検出を行う焦点検出手段と、を備えることを特徴とする請求項３に記載の撮像装置。
5. 前記第１の計数モードにおいて、
   前記整形手段は、前記第１の計数手段の計数値に対応する位相差検出用の信号である第１の整形信号と、前記第２の計数手段の計数値に対応する位相差検出用の信号である第２の整形信号と、前記第１の整形信号と前記第２の整形信号を加算した撮像信号である第３の整形信号とを整形することを特徴とする請求項４に記載の撮像装置。
6. 全ての画素から位相差検出用の信号と撮像信号を取得する第１の撮像モードが設定された場合、前記制御手段は、全ての前記計数手段を前記第１の計数モードで制御し、一部の画素から位相差検出用の信号と撮像信号を取得し、その他の画素から撮像信号を取得する第２の撮像モードが設定された場合、前記制御手段は、前記一部の画素に対応する前記計数手段を前記第１の計数モードで制御し、前記その他の画素に対応する前記計数手段を前記第２の計数モードで制御することを特徴とする請求項５に記載の撮像装置。
7. 前記第２の撮像モードにおいて、
   前記第１の計数モードで制御される前記第１の計数手段を第１のカウンタ、前記第２の計数手段を第２のカウンタ、前記第２の計数モードで制御される前記第１の計数手段を第３のカウンタ、前記第１のカウンタ乃至前記第３のカウンタの出力の一部が入力される前記第２の計数手段を第４のカウンタとすると、
   前記整形手段は、前記第１のカウンタの計数値および前記第４のカウンタの計数値のうち前記第１のカウンタの出力に対応する計数値に基づいて、前記第１の整形信号を整形し、前記第２のカウンタの計数値および前記第４のカウンタの計数値のうち前記第２のカウンタの出力に対応する計数値に基づいて、前記第２の整形信号を整形することを特徴とする請求項６に記載の撮像装置。
8. 前記制御手段は、前記撮像素子のラインごとに前記第１の計数モードと前記第２の計数モードの制御を行う
   ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
9. 前記光電変換部はアバランシェ効果を用いた光電変換素子を有し、複数の前記光電変換素子の出力信号からそれぞれ生成されるパルスを前記複数の計数手段により計数する
   ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
10. 画素部が複数の光電変換部を備える撮像素子から複数の信号を取得して位相差検出を行う撮像装置の制御方法であって、
    前記複数の光電変換部がそれぞれ出力する信号を複数のカウンタで計数する計数工程と、
    前記カウンタへの入力または前記カウンタの回路を制御することにより前記計数を制御する制御工程と、を備え、
    前記制御工程では、それぞれの前記カウンタを、前記複数の光電変換部がそれぞれ出力する信号を個別に計数する第１の計数モードと、前記複数の光電変換部がそれぞれ出力する信号を合算して計数する第２の計数モードのいずれかで制御し、前記第１の計数モードにおける前記カウンタの出力の一部を、前記第２の計数モードの前記カウンタに入力する
    ことを特徴とする制御方法。

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