JP7320902B2 - メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 - Google Patents
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Description
本出願は、2014年8月15日に出願され、“APPARATUSES AND METHODS FOR CONCURRENTLY ACCESSING DIFFERENT MEMORY PLANES OF A MEMORY”と題された米国非仮特許出願整理番号14/461,152に対する優先権を享受する権利を主張し、米国非仮特許出願整理番号14/461,152は、あらゆる目的のために、その全体において参照によって本明細書に組み入れられる。
メモリは、コンピュータまたは、ポータブルメモリデバイス、ソリッドステートドライブ、音楽プレイヤー、カメラ、電話、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲームシステム、乗用車および家電製品を含むがそれらに限定はされない他のデバイスなどの様々な装置で提供されてもよい。揮発性メモリ(例えば、ダイナミックランダムアクセスメモリ(DRAM))および不揮発性メモリ(例えば、フラッシュメモリ)を含む様々な種類の多数のメモリが存在する。フラッシュメモリアーキテクチャは、NANDまたはNORアーキテクチャを含むことができる。
不揮発性メモリ(例えば、NANDフラッシュメモリ)においては、メモリアレイは、プレーンに分割されることが出来る。メモリをメモリプレーンに分割することによって、メモリアクセス動作中にアクセスするために、行または列をより小さなセクションに分割することができる。メモリをメモリプレーンに分割することは、また、メモリアレイの二つ以上の部分に同時にアクセスする機会をもたらすことがある。典型的には、同時アクセスは、同一の其々のアクセス線ドライバに結合されたメモリセルのアクセスを必要とすることがあり、これによって、ランダムメモリアクセス要求中に異なるメモリプレーンに同時にアクセスする性能を制限することがある。
本明細書には例示的装置が記述される。例示的装置は、複数のメモリプレーンを含むメモリアレイを含むことができる。複数のメモリプレーンの各々は、複数のメモリセルを含むことができる。例示的装置は、メモリコマンドおよびアドレス対のグループを受信するように構成されたコントローラをさらに含む。メモリコマンドおよびアドレス対のグループのうちの、各メモリコマンドおよびアドレス対は、複数のメモリプレーンのうちの其々のメモリプレーンに関連付けられることができる。コントローラは、グループの対に関連付けられたページタイプとは関係なく、メモリコマンドおよびアドレス対のグループのうちの各メモリコマンドおよびアドレス対に関連付けられたメモリアクセス動作を同時に実施するように構成されることができる。
別の例示的装置は、複数のメモリプレーンと、複数のアクセス線ドライバ回路とを有するメモリアレイを含むことができる。複数のアクセス線ドライバ回路のうちのアクセス線ドライバ回路は、複数のメモリプレーンのうちの其々のメモリプレーンのアクセス線に電圧を提供するように構成されることができる。例示的装置は、複数のアクセス線ドライバ回路に結合されたコントローラをさらに含むことが出来、同時のメモリアクセス動作のために複数のアクセス線ドライバ回路を順に構成するように構成されることができる。コントローラは、同時のメモリアクセス動作中に、複数のアクセス線ドライバ回路の各々を順に構成した後、複数のメモリプレーンに同時にアクセスするようにさらに構成されることができる。
別の例示的装置は、第一のメモリプレーンと、第二のメモリプレーンとを有するメモリアレイを含むことができる。第一のメモリプレーンはアクセス線を含むことが出来、第二のメモリプレーンはアクセス線を含むことができる。例示的装置は、第一のメモリプレーンのアクセス線に電圧を提供するように構成された第一のアクセス線ドライバ回路と、第二のメモリプレーンのアクセス線に電圧を提供するように構成された第二のアクセス線ドライバ回路と、を含むことができる。例示的装置は、第一のアクセス線ドライバ回路と第二のアクセス線ドライバ回路とに結合されたマルチスレッドコントローラをさらに含むことができ、同時のメモリアクセス動作のために、第一のアクセス線ドライバ回路および第二のアクセス線ドライバ回路を同時に構成するように構成されることが出来る。マルチスレッドコントローラは、第一のメモリプレーンおよび第二のメモリプレーンにおいて同時にアクセスされるページタイプに関係なく、同時のメモリアクセス動作中に第一のメモリプレーンと第二のメモリプレーンとに同時にアクセスするようにさらに構成されることができる。
例示的方法が開示される。例示的一方法は、メモリにおいて複数のメモリコマンドおよびアドレス対を受信することを含むことができる。複数のメモリコマンドおよびアドレス対のうちの各々は、複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、メモリのメモリプレーンと関連付けられることができる。例示的方法は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、同時のメモリアクセス動作のために、メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンに結合されたアクセス線ドライバ回路を順に構成することをさらに含むことができる。例示的方法は、同時のメモリアクセス動作中に、構成されたアクセス線ドライバ回路に基づいて、メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンの各々からデータをパラレルに取得することをさらに含むことができる。
別の例示的方法は、メモリにおいて複数のメモリコマンドおよびアドレス対を受信することをさらに含むことができる。複数のメモリコマンドおよびアドレス対の各々は、複数のメモリコマンドおよびアドレス対のうちの他のメモリコマンドおよびアドレス対とは異なる、メモリのメモリプレーンと関連付けられることができる。例示的方法は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、メモリのメモリプレーンのうちの二つ以上に対してメモリアクセス動作を同時に実施することをさらに含むことができる。
異なるメモリプレーンに同時にアクセスするための装置および方法が本明細書に開示される。本開示の実施形態の十分な理解を提供するために、ある詳細事項が以下に説明される。しかしながら、本開示の実施形態は、これらの特定の詳細事項がなくても実施されることができることは当業者に明らかであろう。さらに、本明細書に記述された本開示の特定の実施形態は、例示として提供されるものであって、本開示の範囲をこれらの特定の実施形態に限定するために用いられるべきではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本開示を不必要に不明瞭にするのを防ぐために詳細に示されていない。
図1は、本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリを含む装置100(例えば、集積回路、メモリデバイス、メモリシステム、電子デバイスまたはシステム、スマートフォン、タブレット、コンピュータ、サーバなど)のブロック図である。装置100は、メモリ150を含むことができる。幾つかの実施形態においては、メモリ150は、コマンド、アドレスおよびデータ(CAD)バス130を介して、コントローラ110に結合されることができる。メモリ150は、CADバス130を介して、コントローラ110からコマンドおよび/またはアドレスを受信するように構成されることができ、メモリは、CADバス130を介して、データを受信する、および/またはデータを提供するように構成されることができる。
幾つかの例においては、メモリ150は、NAND、NORまたはPCMフラッシュメモリなどの不揮発性メモリとすることができる。メモリ150は、複数のプレーン(例えば、パーティション)に組織化されたセルのアレイを含むことができる。メモリプレーンは、メモリセルページのブロックに分割されることが出来る。各ページは、其々のアクセス線に結合されたメモリセルの行または列を含むことができる。メモリ150は、メモリセルのページを消去、プログラム、および/または、メモリセルのページから読み出すために、メモリアクセス動作中にアクセス線に電圧を提供することが出来る。メモリセルのページのデータにアクセスするために必要とされるアクセス線電圧は、ページタイプに依存することがある。ページタイプは、ページ内のメモリセルの種類(例えば、シングルレベルセルSLC、マルチレベルセルMLC、トリプルレベルセルTLCなど)およびアクセスされるメモリセルのレベル(例えば、SLC/MLC/TLCページに対しての上位ページUP、下位ページLP、中間ページMP)に基づくことができる。メモリ150は、二つ以上のメモリプレーンの同時のメモリページアクセスを実施する回路を含むことができる。例えば、メモリ150は、メモリ150の各メモリプレーンに対して其々のアクセス線ドライバ回路と電源回路とを含むことができ、異なるページタイプを含む、二つ以上のメモリプレーンのページの同時アクセスを容易にする。幾つかの実施形態においては、メモリページアクセスは同時であり、例えば、其々のメモリページに対するメモリアクセス動作は、少なくとも部分的に、一時的に重複する。幾つかの実施形態においては、其々のメモリページに対するメモリアクセス動作は、同時に起こり得るが、本発明の実施形態は、同時のメモリアクセス動作に限定されない。
幾つかの例においては、メモリ150は、異なるメモリプレーンに同時にアクセスするために、ユニバーサルアルゴリズムを実行するように構成された内部コントローラを含むことができる。ユニバーサルアルゴリズムは、同時のメモリアクセス動作のために、其々のページタイプ(例えば、UP、MP、LP、SLC/MLC/TLCページ)に基づいて、二つ以上のメモリプレーンに対して電源回路およびアクセス線ドライバ回路を順に構成することができる。ユニバーサルアルゴリズムは、例えば、二つ以上のメモリプレーンの各々に関連付けられたページバッファを制御すること、ページバッファからデータを取得すること、および/またはページバッファにデータを提供することによって、同時のメモリアクセス動作中に二つ以上のメモリプレーンの各々の其々のページに同時にアクセスすることができる。別の例においては、メモリ150は、メモリ150の二つ以上のメモリプレーンに対して、メモリアクセス動作を同時に実施するように構成されたマルチスレッドコントローラを含むことができる。即ち、マルチスレッドコントローラは、(例えば、其々のページバッファを制御すること、其々のページバッファからのデータにアクセスすること、および/または其々のページバッファにデータを提供することによって)同時のメモリアクセス動作中に、二つ以上のメモリプレーンの各々の其々のページに同時にアクセスするのに加えて、同時のメモリアクセス動作のために、アクセス線ドライバ回路および電源回路を同時に制御することが出来る。
動作中、メモリ150は、メモリコマンドおよびアドレス対のグループを受信することが出来る。メモリコマンドおよびアドレス対の受信されたグループは、コントローラ110によって提供されることが出来る。メモリ150は、メモリコマンドおよびアドレス対のグループに関連付けられた異なるメモリプレーンに対して、同時のメモリ動作(例えば、読み出し動作またはプログラム動作)を実施するように構成されることができる。例えば、メモリコマンドおよびアドレス対のグループが読み出しコマンドであるとき、メモリ150は、メモリ150の異なるメモリプレーンから其々の読み出しデータを同時に取得することができる。さらに、メモリコマンドおよびアドレス対のグループが、共通のページタイプに関連付けられたプログラムコマンドであるとき、メモリ150は、メモリ150の異なるメモリプレーンに、各メモリコマンドおよびアドレス対に関連付けられたデータを同時にプログラムすることが出来る。メモリ150は、CADバス130を介してコントローラ110に読み出しデータを提供することが出来、コントローラ110からデータを受信することが出来る。メモリ150は、特定のコマンドに応じて、CADバス130を介してコントローラ110にさらなる情報を提供することが出来る。その情報は、例えば、メモリ150がメモリ動作を実施するために使用可能か否か、および/または、メモリ150がメモリ動作を実施するために使用可能と成り得る前の時間量を示すことができる。
典型的には、メモリアクセス動作中、ページのデータにアクセスするための手順は、ページタイプに依存することがある。即ち、MLCまたはTLCページからデータを読み出すために、読み出し電圧は、ページの各メモリセルのどのレベル(例えば、ビット)が読み出されているかに依存することがある。例えば、MLCページのUPにおけるビットが読み出されている場合、読み出し動作中に、第一の読み出し電圧が、関連付けられたアクセス線に提供(例えば、印加)されることができる。MLCページのLPにおけるビットが読み出されている場合、読み出し動作中に、第二および/または第三の読み出し電圧が、関連付けられたアクセス線に提供されることが出来る。
幾つかの例においては、メモリ150は、ページタイプに関係なく、異なるメモリプレーンに同時にアクセスするために、ユニバーサルアルゴリズムを実行するように構成された内部コントローラを含むことができる。内部コントローラは、同時のメモリアクセス動作のために、其々のページタイプ(例えば、UP、MP、LP、SLC/MLC/TLCページ)に基づいて、二つ以上のメモリプレーンに対して、電源回路およびアクセス線ドライバ回路を順に構成するために、ユニバーサルアルゴリズムを実行することができる。幾つかの実施形態においては、各メモリプレーンは、其々の電源回路および其々のアクセス線ドライバ回路に関連付けられ、内部コントローラは、関連付けられたメモリプレーンに対して、特定のメモリアクセスに従って、其々の電源回路およびアクセス線ドライバ回路を構成する。例えば、内部コントローラは、UP読み出しのために、第一のメモリプレーンに関連付けられた第一のアクセス線ドライバ回路および第一の電源回路を構成することができる。内部コントローラは、LP読み出しのために、第二のメモリプレーンに関連付けられた第二のアクセス線ドライバ回路および第二の電源回路を、その後構成することができる。アクセス線ドライバ回路と電源回路が構成された後、ユニバーサルアルゴリズムを実行する内部コントローラは、二つ以上のメモリプレーンの各々の其々のページに同時にアクセスすることが出来、例えば、同時のメモリアクセス動作中にデータの取得やデータのプログラムを行う。同時のメモリアクセス動作は、例えば、其々のページバッファにおいて、ビット線をチャージすること、データを検知してラッチすることを含むことができる。
別の例においては、メモリ150は、メモリ150の二つ以上のメモリプレーンに対して、メモリアクセス動作を同時に実施するように構成されたマルチスレッドコントローラを含むことができる。即ち、マルチスレッドコントローラは、同時のメモリアクセス動作中に、二つ以上のメモリプレーンの各々の其々のページに同時にアクセスするのに加えて、同時のメモリアクセス動作のために、其々のページタイプ(例えば、UP、MP、LP、SLC/MLC/TLCページ)に基づいて、二つ以上のメモリプレーンに対して電源回路およびアクセス線ドライバ回路を同時に構成することができる。
ユニバーサルアルゴリズムのシリアルな態様によって、ユニバーサルアルゴリズムを実行するように構成された内部コントローラを含む例は、マルチスレッドコントローラを含む例に対するレイテンシーよりも高いレイテンシーを有することができる。マルチスレッドコントローラは、時間性能を改善することが出来るが、ユニバーサルアルゴリズムを実行するように構成された内部コントローラよりも大きい回路面積を必要とする。ユニバーサルアルゴリズムを実行するように構成された内部コントローラと、マルチスレッドコントローラは、各々、異なるメモリプレーンの同時アクセスをサポートしないか、または異なるメモリプレーンの限定された同時アクセスをサポートするだけの内部コントローラを有するメモリと比較して、メモリ150の効率(例えば、ランダムアドレスメモリアクセス要求が受信されたときの効率)と性能とを改善することが出来る。
図2は、本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ200を示す。メモリ200は、複数のメモリセルを有するメモリアレイ230を含む。メモリセルは、NANDフラッシュセルなどの不揮発性メモリセルとすることができるか、または一般的にあらゆる種類のメモリセルとすることができる。メモリ200は、図1のメモリ150を含むことができる。幾つかの例においては、メモリアレイ230は、複数のメモリプレーンに分割されることが出来る。
コマンド信号、アドレス信号およびデータ信号は、コマンド、アドレスおよびデータ(CAD)バス226を介して伝送される連続的な入力/出力(“I/O”)信号の集合としてメモリ200に提供されることが出来る。同様に、データ信号は、CADバス226を介してメモリ200から提供されることが出来る。CADバスは、内部コントローラ226に接続されたI/Oバス228を含むことができる。I/Oバス228は、内部コントローラ260に対して、コマンド信号、アドレス信号およびデータ信号を提供することが出来る。内部コントローラ260は、I/Oバス228と内部データバス222間およびI/Oバス228と内部アドレスバス224間で信号をルーティングすることができる。内部コントローラ260は、図1のメモリ150に含まれてもよい。内部コントローラ260は、メモリ200の動作を制御するために、CADバス226を介して、多数の制御信号を受信することが出来る。内部コントローラ260は、メモリアレイ230の異なるメモリプレーンの同時のメモリアクセスを容易にすることが出来る。幾つかの例においては、内部コントローラ260は、ページタイプとは関係なく、異なるメモリプレーンに同時にアクセスするために、ユニバーサルアルゴリズムを実行するように構成されることができる。例えば、内部コントローラ260は、メモリコマンドおよびアドレス対を受信することが出来、受信されたメモリコマンドおよびアドレス対に基づいて、其々のページタイプに基づいて、メモリアレイ230の二つ以上のメモリプレーンに対して、電源回路およびアクセス線ドライバ回路を構成するために、列デコーダ250および/または行デコーダ240に信号をシリアルに提供(例えば、送信)することができる。内部コントローラ260は、メモリアレイ230の二つ以上のメモリプレーンの各々の其々のページに同時にアクセスすることが出来、例えば、二つ以上のメモリプレーンの各々に関連付けられたページバッファを制御すること、ページバッファからデータを取得すること、および/またはページバッファにデータを提供することによって、例えば、同時のメモリアクセス動作中にデータの取得やデータのプログラムを行う。同時のメモリアクセス動作は、例えば、ページバッファにおいて、ビット線をチャージすること、データを検知してラッチすることを含むことができる。
別の例においては、内部コントローラは、メモリアレイ230の二つ以上のメモリプレーンに対して、メモリアクセス動作を同時に実施するように構成されたマルチスレッドコントローラを含むことができる。例えば、内部コントローラ260の一部は、マルチスレッドコントローラの各スレッドに関連付けられることができる。例えば、内部コントローラ260は、同時のメモリアクセス動作のために、列デコーダ250および/または行デコーダ240のアクセス線ドライバ回路および電源回路を、同時かつ独立して制御するために、スレッドを含むことができる。内部コントローラ260は、メモリアレイ230の二つ以上のメモリプレーンの各々の其々のページにアクセスするためにスレッドを含むことが出来、例えば、二つ以上のメモリプレーンの各々に関連づけられた個々のページバッファを制御すること、ページバッファからデータを取得すること、および/またはページバッファにデータを提供することによって、同時のメモリアクセス動作中に、例えば、データの取得やデータのプログラムを行う。
アドレスバス224は、行デコーダ240にブロック行アドレス信号を提供し、列デコーダ250に列アドレス信号を提供する。行デコーダ240および列デコーダ250は、例えば、読み出し動作、プログラム動作、および消去動作などのメモリ動作用に、メモリのブロックまたはメモリセルを選択するために用いられることができる。列デコーダ250は、列アドレス信号に対応するメモリの列にデータ信号を提供することを可能とすることが出来、列アドレス信号に対応する列からデータ信号を提供することを可能とすることができる。幾つかの例においては、列デコーダ250および/または行デコーダ240は、メモリアレイ230の各メモリプレーンに対して、其々のアクセス線ドライバ回路および電源回路を含むことができる。アクセス線ドライバ回路は、其々の複数のグローバルアクセス線を介して、其々のメモリプレーンに結合されることができる。
内部コントローラ260によってデコードされるメモリコマンドに応じて、アレイ230内のメモリセルが読み出され、プログラムされ、または消去される。メモリアレイ230に結合された読み出し・プログラム・消去回路268は、内部コントローラ260から制御信号を受信し、読み出し動作、プログラム動作、および消去動作のために、様々なポンプ電圧を提供するための電圧発生器を含む。
行アドレス信号がアドレスバス224に提供された後、内部コントローラ260は、プログラム動作のために、キャッシュレジスタ270にデータ信号を提供する(例えば、ルーティングする)。データ信号は、I/Oバス228の幅に対応するサイズを各々有する連続的な集合でキャッシュレジスタ270に格納される。キャッシュレジスタ270は、アレイ230のメモリセルのページ(例えば、行)全体に対して、データ信号の集合を順次格納する。格納されたデータ信号の全ては、アドレスバス224を介して結合されたブロック行アドレスによって選択されたアレイ230内のメモリセルのページをプログラムするために、その後用いられる。同様な方法で、読み出し動作中、アドレスバス224を介して結合されたブロック行アドレスによって選択されるメモリセルのページからのデータ信号は、データレジスタ280内に格納される。I/Oバス228の幅に対応するサイズのデータ信号の集合は、レジスタ270からI/Oバス228に、内部コントローラ260を介して、その後、順次転送される。
図3は、本開示の一実施形態による、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ300を示す。メモリ300は、其々の複数のメモリセルを各々含む、複数のメモリプレーン372(0)-372(3)を有するメモリアレイ370を含む。メモリ300は、異なるメモリプレーン372(0)-372(3)に対してメモリアクセス動作を同時に実施するために、電力制御回路362とアクセス制御回路364とを含む内部コントローラ360をさらに含むことができる。メモリ300は、図1のメモリ150、および/または図2のメモリ200で実装されることができる。メモリセルは、NANDフラッシュセル等の不揮発性メモリセルとすることが出来、または一般的に、あらゆる種類のメモリセルとすることができる。
メモリプレーン372(0)-372(3)はデータブロックに各々分割されることが出来、メモリプレーン372(0)-372(3)の各々の、異なる其々のデータブロックは、メモリアクセス動作中に同時にアクセス可能である。例えば、メモリアクセス動作中、メモリプレーン372(0)のデータブロック382、メモリプレーン372(1)のデータブロック383、メモリプレーン372(2)のデータブロック384およびメモリプレーン372(3)のデータブロック385は、各々同時にアクセスされることができる。
メモリプレーン372(0)-372(3)の各々は、其々のページバッファ376(0)-376(3)に結合されることができる。各ページバッファ376(0)-373(3)は、其々のメモリプレーン372(0)-372(3)にデータを提供するか、または其々のメモリプレーン372(0)-372(3)からデータを受信するように構成されることができる。ページバッファ376(0)-376(3)は、内部コントローラ360によって制御されることが出来る。其々のメモリプレーン372(0)-372(3)から受信されたデータは、其々ページバッファ376(0)-376(3)でラッチされ、内部コントローラ360によって取得され、CADバス226に提供されることができる。
メモリプレーン372(0)―372(3)の各々は、其々のアクセス線(A/L)ドライバ回路374(0)-374(3)にさらに結合されることができる。A/Lドライバ回路374(0)-374(3)は、データをプログラムすること、データを読み出すこと、またはデータを消去することなどのメモリアクセス動作のために、関連付けられたメモリプレーン372(0)-372(3)の其々のブロックのページを調整するように構成されることができる。A/Lドライバ回路374(0)-374(3)の各々は、其々のメモリプレーン372(0)-372(3)に関連付けられた複数の其々のグローバルアクセス線に結合されることができる。複数のグローバルアクセス線の各々は、ブロック内のページに関連付けられたメモリアクセス動作中に、プレーンのブロック内の其々の複数のローカルアクセス線に選択的に結合されることができる。A/Lドライバ回路374(0)-374(3)は、内部コントローラ360からの信号に基づいて制御されることが出来る。A/Lドライバ回路374(0)-374(3)の各々は、其々の電源回路380(0)-380(3)に結合されることが出来、其々の電源回路380(0)-380(3)によって提供される電圧に基づいて、其々のアクセス線に電圧を提供することが出来る。電源回路380(0)-380(3)によって提供される電圧は、内部コントローラ360から受信された信号に基づくことができる。
内部コントローラ360は、A/Lドライバ回路374(0)-374(3)、ページバッファ376(0)-376(3)および電源回路380(0)-380(3)を制御することが出来、(例えば、図1の110などのコントローラから受信される)メモリコマンドおよびアドレス対のグループの各々に関連付けられたメモリアクセス動作を同時に実施する。例えば、内部コントローラ360は、A/Lドライバ回路374(0)-374(3)、ページバッファ376(0)-376(3)および電源回路380(0)-380(3)を制御することが出来、同時のメモリアクセス動作を実施する。内部コントローラ360は、例えば、図2の内部コントローラ260で実装されることができる。
内部コントローラ360は、A/Lドライバ回路374(0)-374(3)、ページバッファ376(0)-376(3)および電源回路380(0)-380(3)を制御するためにユニバーサルアルゴリズムを実行するように構成されることができ、同時のメモリアクセス動作を実施する。内部コントローラ360は、同時のメモリアクセス動作のために、A/Lドライバ回路374(0)-374(3)および電源回路380(0)-380(3)の対のうちの二つ以上を順に構成する電力制御回路362を含むことができる。内部コントローラ360は、ページバッファ376(0)-376(3)のうちの二つ以上を制御するように構成されたアクセス制御回路364をさらに含むことが出来、其々のメモリプレーン372(0)-372(3)からのデータを検知してラッチするか、または其々のメモリプレーン372(0)-372(3)へのデータをプログラムし、同時のメモリアクセス動作を実施する。
動作においては、内部コントローラ360は、CADバス226を介してメモリコマンドおよびアドレス対のグループを受信することが出来、各対は、パラレルまたはシリアルに到達する。幾つかの例においては、メモリコマンドおよびアドレス対のグループは、メモリアレイ370の異なる其々のメモリプレーン372(0)-372(3)に各々関連付けられることができる。内部コントローラ360は、メモリコマンドおよびアドレス対のグループに応じて、メモリアレイ370の異なるメモリプレーン372(0)-372(3)に対して同時のメモリアクセス動作(例えば、読み出し動作またはプログラム動作)を実施するように構成されることができる。
内部コントローラ360は、ページタイプとは関係なく、異なるメモリプレーンに同時にアクセスするために、メモリ回路を制御するためのユニバーサルアルゴリズムを実行するように構成されることができる。例えば、内部コントローラ360の電力制御回路362は、同時のメモリアクセス動作のために、其々のページタイプ(例えば、UP、MP、LP、SLC/MLC/TLCページ)に基づいて、メモリコマンドおよびアドレス対のグループに関連付けられた二つ以上のメモリプレーン372(0)-372(3)に対して、電源回路380(0)-380(3)およびアクセス線ドライバ回路374(0)-374(3)を順に構成することができる。電源回路380(0)-380(3)およびアクセス線ドライバ回路374(0)-374(3)が構成された後、内部コントローラ360のアクセス制御回路364は、同時のメモリアクセス動作中に、データの取得またはデータの書き込みなど、メモリコマンドおよびアドレス対のグループに関連付けられた二つ以上のメモリプレーン372(0)-372(3)の各々の其々のページにアクセスするために、ページバッファ376(0)-376(3)を同時に制御することができる。例えば、アクセス制御回路364は、ページバッファ376(0)-376(3)を同時に(例えば、パラレルにおよび/または同時期に)制御することが出来、ビット線をチャージ/ディスチャージし、二つ以上のメモリプレーン372(0)-372(3)からのデータを検知し、および/またはそのデータをラッチする。
内部コントローラ360から受信された信号に基づいて、メモリコマンドおよびアドレスコマンド対のグループに関連付けられたメモリプレーン372(0)-372(3)に結合されたA/Lドライバ回路374(0)-374(3)は、読み出し動作、プログラム動作、および/または消去動作などのメモリ動作のために、関連付けられたメモリプレーン372(0)-372(3)からメモリのブロックまたはメモリセルを選択することができる。A/Lドライバ回路374(0)-374(3)は、其々のメモリプレーン372(0)-372(3)に関連付けられた複数のグローバルアクセス線内の其々の異なるグローバルアクセス線を駆動することができる。一例として、A/Lドライバ回路374(0)は、メモリプレーン372(0)に関連付けられた第一の複数のグローバルアクセス線の第一のグローバルアクセス線で第一の電圧を駆動することが出来、A/Lドライバ回路374(1)は、メモリプレーン372(1)に関連付けられた第二の複数のグローバルアクセス線の第三のグローバルアクセス線で第二の電圧を駆動することができ、A/Lドライバ回路374(2)は、メモリプレーン372(2)に関連付けられた第三の複数のグローバルアクセス線の第七のグローバルアクセス線で第三の電圧を駆動することができる、等であって、他の電圧は、複数の第一、第二、第三等のグローバルアクセス線の残りのグローバルアクセス線の各々で駆動されることができる。幾つかの例においては、パス電圧は、アクセスされるべきメモリプレーン372(0)-372(3)のページに関連付けられたアクセス線以外の全てのアクセス線で提供されることが出来る。内部コントローラ360、A/Lドライバ回路374(0)-374(3)、および電源回路380(0)-380(3)は、メモリセルの、異なる其々のブロック内の異なる其々のページおよびページバッファ376(0)-376(3)に同時にアクセスすることを可能にすることができる。例えば、第一のメモリプレーンの第一のブロックの第一のページは、ページタイプとは関係なく、第二のメモリプレーンの第二のブロックの第二のページと同時にアクセスされることができる。
ページバッファ376(0)-376(3)は、内部コントローラ360および其々のメモリプレーン372(0)-372(3)からの信号に応じて、メモリアクセス動作中に内部コントローラ360にデータを提供するか、または内部コントローラ360からデータを受信することができる。内部コントローラ360は、図1のコントローラ110などのコントローラに、受信されたデータを提供することができる。
メモリ300は、4つより多いか、または4つ未満のメモリプレーン、A/Lドライバ回路、電源回路、およびページバッファを含むことができることが理解されるだろう。また、其々の複数のグローバルアクセス線は、8、16、32、64、128本などのグローバルアクセス線を含むことが出来ることも理解されるだろう。内部コントローラ360、A/Lドライバ回路374(0)-374(3)、および電源回路380(0)-380(3)は、異なる其々のページが異なるページタイプであるときには、異なるメモリプレーンの異なる其々のブロック内の異なる其々のページに同時にアクセスすることができる。
図4は、本開示の一実施形態により、異なるメモリプレーンに対して同時のメモリアクセス動作を実施するための方法に対するフローチャート400である。フローチャート400によって図示される方法は、図1のメモリ150、図2のメモリ200および/または図3のメモリ300によって実装されることができる。
方法400は、ステップ410で、メモリにおいて、複数のメモリコマンドおよびアドレス対を受信することを含むことができる。複数のメモリコマンドおよびアドレス対の各々は、複数のメモリコマンドおよびアドレス対のうちの、他のメモリコマンドおよびアドレス対とは異なる、当該メモリのメモリプレーン(例えば、図3のメモリプレーン372(0)-372(3))と関連付けられることができる。メモリコマンドおよびアドレス対は、図2の内部コントローラ260および/または図3の内部コントローラ310などの内部コントローラで受信されることが出来る。
方法400は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、ステップ420で、其々のメモリプレーンで格納されたデータにアクセスするために、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンに結合されたアクセス線ドライバ回路(例えば、図3のアクセス線ドライバ回路374(0)-374(3))を、同時のメモリアクセス動作のために、順に構成することをさらに含むことができる。方法400は、複数のメモリコマンドおよびアドレス対を受信するのに応じて、アクセス線ドライバに結合された電源回路(例えば、図3の電源回路380(0)-380(3))を、同時のメモリアクセス動作のために、順に構成することをさらに含むことができる。アクセス線ドライバ回路および/または電源回路を順に構成することは、図3の電力制御回路362によって実施されることができる。方法400は、アクセス線ドライバ回路の各々から其々のメモリプレーンに対して、其々のアクセス線に沿って其々の電圧を提供することをさらに含むことができる。
方法400は、ステップ430において、同時のメモリアクセス動作中に、構成されたアクセス線ドライバ回路に基づいて、メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンの各々からデータをパラレルに取得することをさらに含むことができる。複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々からデータをパラレルに取得することは、図3のアクセス制御回路364によって実施されることができる。複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々からデータをパラレルに取得することは、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々の其々のビット線を同時にチャージすることを含むことができる。複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々からデータをパラレルに取得することは、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々でデータを同時に検知することをさらに含むことができる。メモリコマンドおよびアドレス対のグループに関連付けられたメモリプレーンの各々からデータをパラレルに取得することは、複数のメモリコマンドおよびアドレス対に関連付けられたメモリプレーンの各々に結合された其々のページバッファでデータを同時にラッチすることをさらに含むことができる。
方法400は、例えば、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、中央処理装置(CPU)等の処理ユニット、デジタル信号プロセッサ(DSP)、回路、別のハードウェアデバイス、ファームウェアデバイス、またはその任意の組み合わせによって実装されることができる、コントローラによって実装されることができる。
図5は、本開示の一実施形態により、異なるメモリプレーンの同時のメモリアクセスを実施するように構成されたメモリ500を示す。メモリ500は、其々の複数のメモリセルを各々含む複数のメモリプレーン372(0)-372(3)を有するメモリアレイ370を含む。メモリ500は、異なるメモリプレーン372(0)-372(3)に対してメモリアクセス動作を同時に実施するためにメモリ回路を制御するように構成されたマルチスレッド内部コントローラ560をさらに含むことができる。メモリ500は、図2のメモリ200および/または図3のメモリ300に関して前述された素子を含む。これらの素子は、図2および/または図3で用いられたのと同一の参照番号を用いて図5で示され、共通の素子の動作は、前述されたものと同様である。その結果、これらの素子の動作の詳細な記述は、簡略にするため繰り返されない。メモリ500は、図1のメモリ150および/または図2のメモリ200で実装されることができる。メモリセルは、NANDフラッシュセルなどの不揮発性メモリセルとすることができるか、または、一般的に任意の種類のメモリセルとすることができる。
マルチスレッド内部コントローラ560は、其々の制御回路560(0)-560(3)を含むことが出来、その各々は、其々のメモリプレーン372(0)-372(3)に関連付けられる。其々の制御回路560(0)-560(3)は、(例えば、図1の110などのコントローラから受信された)メモリコマンドおよびアドレス対のグループの各々に関連付けられたメモリアクセス動作を同時に実施するために、其々のメモリ回路を制御するために独立して動作することが出来る。其々の制御回路560(0)-560(3)の各々は、例えば、個々のアクセス制御回路および電力制御回路を含むことができる。マルチスレッド内部コントローラ560の其々の制御回路560(0)-560(3)の各々は、其々のA/Lドライバ回路374(0)-374(3)、其々のページバッファ376(0)-376(3)および其々の電源回路380(0)-380(3)を制御することが出来、同時のメモリアクセス動作を実施する。マルチスレッド内部コントローラ560は、図2の内部コントローラ260で実装されることができる。
動作においては、マルチスレッド内部コントローラ560は、メモリコマンドおよびアドレス対のグループを受信することが出来、CADバス226を介してパラレルまたはシリアルに各対が到達する。幾つかの例においては、メモリコマンドおよびアドレス対のグループは、メモリアレイ370の異なる其々のメモリプレーン372(0)-372(3)と各々関連付けられることができる。マルチスレッド内部コントローラ560は、メモリ回路を制御するように構成されることが出来、メモリコマンドおよびアドレス対のグループに応じて、メモリアレイ370の異なるメモリプレーン372(0)-372(3)に対して同時のメモリ動作(例えば、読み出し動作またはプログラム動作)を実施する。
前述されたように、マルチスレッド内部コントローラ560の其々の制御回路560(0)-560(3)の各々は、其々のメモリプレーン372(0)-372(3)に関連付けられることができる。其々の制御回路560(0)-560(3)の各々は、マルチスレッド内部コントローラ560によって受信されたメモリコマンドおよびアドレス対のグループのうちの其々のメモリコマンドおよびアドレス対を提供されることが出来る。マルチスレッド内部コントローラ560の二つ以上の制御スレッドは、其々のメモリプレーン372(0)-372(3)に向けられたメモリコマンドおよびアドレス対のグループのうちの其々のメモリコマンドおよびアドレス対を、独立して、同時に処理することが出来る。其々の制御回路560(0)-560(3)は、同時のメモリアクセス動作のために、アクセス線ドライバ回路374(0)-374(3)および電源回路380(0)-380(3)を同時に独立して構成することができる。其々の制御回路560(0)-560(3)は、例えば、電力制御回路を用いて、メモリアクセス動作中にページバッファ376(0)-376(3)の制御およびページバッファ376(0)-376(3)からのデータ取得を、さらに同時に独立して行うことができる。
マルチスレッド内部コントローラ560の其々の制御回路560(0)-560(3)から受信された信号に基づいて、メモリコマンドおよびアドレスコマンド対のグループに関連付けられたメモリプレーン372(0)-372(3)に結合されたA/Lドライバ回路374(0)-374(3)は、読み出し動作、プログラム動作、および/または消去動作などのメモリ動作のために、関連付けられたメモリプレーン372(0)-372(3)からメモリのブロックまたはメモリセルを選択することができる。A/Lドライバ回路374(0)-374(3)は、其々の複数のグローバルアクセス線のうちの異なる其々のグローバルアクセス線を駆動することができる。マルチスレッド内部コントローラ560の其々の制御回路560(0)-560(3)、A/Lドライバ回路374(0)-374(3)、および電源回路380(0)-380(3)は、メモリセルの、異なる其々のブロック内の異なる其々のページに同時にアクセスすることを可能にすることができる。例えば、第一のメモリプレーンの第一のブロックの第一のページは、ページタイプとは関係なく、第二のメモリプレーンの第二のブロックの第二のページと同時にアクセスされることができる。
ページバッファ376(0)-376(3)は、其々の制御回路560(0)-560(3)および其々のメモリプレーン372(0)-372(3)からの信号に応じて、メモリアクセス動作中に、其々の制御回路560(0)-560(3)にデータを提供することができるか、または其々の制御回路560(0)-560(3)からデータを受信することができる。マルチスレッド内部コントローラ560は、図1のコントローラ110などのコントローラに、受信されたデータを提供することが出来る。
メモリ500は、4つより多いか、または4つ未満のメモリプレーン、A/Lドライバ回路、電源回路およびページバッファを含むことが出来ることが理解されるだろう。また、其々の複数のグローバルアクセス線は、8、16、32、64、128本などのグローバルアクセス線を含むことが出来ることも理解されるだろう。マルチスレッド内部コントローラ560の其々の制御回路560(0)-560(3)、A/Lドライバ回路574(0)-574(3)および電源回路374(0)-374(3)は、異なるメモリプレーンの異なる其々のブロック内の異なる其々のページに同時にアクセスすることが出来、それによって、メモリ500のランダムアドレシング中の同時アクセスを改善することが出来る。
前述から、本明細書には本開示の特定の実施形態が例示として記述されてきたが、本開示の趣旨および範囲から逸脱することなく、様々な改変が行われてもよいことが理解されるであろう。したがって、本開示は、添付の請求項以外によっては限定されない。
Claims (16)
- 複数のメモリプレーンを含むメモリアレイと、
前記メモリアレイと動作可能に結合されたコントロールロジックと
を含み、
前記コントロールロジックは、
複数のメモリアクセスコマンドを受信することであって、前記複数のメモリプレーンにおける異なる其々のメモリプレーンに各メモリアクセスコマンドが関連付けられている、前記受信することと、
前記複数のメモリアクセスコマンドを受信することに応じて、前記複数のメモリプレーンに対応する複数の電源回路を、同時のメモリアクセス動作のために、構成することと、
前記構成した複数の電源回路に基づいて、前記複数のメモリプレーン上での前記同時のメモリアクセス動作をパラレルに実行することと
を含む動作を実行する
メモリ装置。 - 前記コントロールロジックは、
前記複数のメモリアクセスコマンドを受信することに応じて、前記複数のメモリプレーンに対応する複数の其々のドライバ回路を、同時のメモリアクセス動作のために、構成すること
をさらに含む動作を実行する
請求項1に記載のメモリ装置。 - 前記複数の其々のドライバ回路を構成することは、其々のメモリアクセスコマンドに基づいて、前記複数の其々のドライバ回路における其々のドライバ回路と前記複数の電源回路における其々の電源回路とを順に構成することを含む請求項2に記載のメモリ装置。
- 前記コントロールロジックは、
前記複数のメモリプレーンにおける対応するメモリプレーンに関連付けられた其々のドライバ回路の各々に、其々のグローバル電圧を提供すること
をさらに含む動作を実行する
請求項2に記載のメモリ装置。 - 前記コントロールロジックは、
其々のドライバ回路の各々から前記複数のメモリプレーンに対して、其々のアクセス線に沿って其々の電圧を提供すること
をさらに含む動作を実行する
請求項2に記載のメモリ装置。 - 前記複数のメモリプレーン上での前記同時のメモリアクセス動作をパラレルに実行することは、前記複数のメモリアクセスコマンドに関連付けられた前記複数のメモリプレーンの各々の其々のビット線を同時にチャージすることを含む請求項1に記載のメモリ装置。
- 前記複数のメモリプレーン上での前記同時のメモリアクセス動作をパラレルに実行することは、前記複数のメモリアクセスコマンドに関連付けられた前記複数のメモリプレーンの各々でデータを同時に検知することをさらに含む請求項6に記載のメモリ装置。
- 前記複数のメモリプレーン上での前記同時のメモリアクセス動作をパラレルに実行することは、前記複数のメモリアクセスコマンドに関連付けられた前記複数のメモリプレーンに結合された複数の其々のページバッファで前記データを同時にラッチすることをさらに含む請求項7に記載のメモリ装置。
- 複数のメモリアクセスコマンドを受信することであって、メモリ装置の複数のメモリプレーンにおける異なる其々のメモリプレーンに各メモリアクセスコマンドが関連付けられている、前記受信することと、
前記複数のメモリアクセスコマンドを受信することに応じて、前記複数のメモリプレーンに対応する複数の電源回路を、同時のメモリアクセス動作のために、構成することと、
前記構成した複数の電源回路に基づいて、前記複数のメモリプレーン上での前記同時のメモリアクセス動作をパラレルに実行することと
を含む方法。 - 前記複数のメモリアクセスコマンドを受信することに応じて、前記複数のメモリプレーンに対応する複数の其々のドライバ回路を、同時のメモリアクセス動作のために、構成すること
をさらに含む請求項9に記載の方法。 - 前記複数の其々のドライバ回路を構成することは、其々のメモリアクセスコマンドに基づいて、前記複数の其々のドライバ回路における其々のドライバ回路と前記複数の電源回路における其々の電源回路とを順に構成することを含む請求項10に記載の方法。
- 前記複数のメモリプレーンにおける対応するメモリプレーンに関連付けられた其々のドライバ回路の各々に、其々のグローバル電圧を提供すること
をさらに含む請求項10に記載の方法。 - 其々のドライバ回路の各々から前記複数のメモリプレーンに対して、其々のアクセス線に沿って其々の電圧を提供すること
をさらに含む請求項10に記載の方法。 - 前記複数のメモリプレーン上での前記同時のメモリアクセス動作をパラレルに実行することは、前記複数のメモリアクセスコマンドに関連付けられた前記複数のメモリプレーンの各々の其々のビット線を同時にチャージすることを含む請求項9に記載の方法。
- 前記複数のメモリプレーン上での前記同時のメモリアクセス動作をパラレルに実行することは、前記複数のメモリアクセスコマンドに関連付けられた前記複数のメモリプレーンの各々でデータを同時に検知することをさらに含む請求項14に記載の方法。
- 前記複数のメモリプレーン上での前記同時のメモリアクセス動作をパラレルに実行することは、前記複数のメモリアクセスコマンドに関連付けられた前記複数のメモリプレーンに結合された複数の其々のページバッファで前記データを同時にラッチすることをさらに含む請求項15に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/461,152 | 2014-08-15 | ||
US14/461,152 US9691452B2 (en) | 2014-08-15 | 2014-08-15 | Apparatuses and methods for concurrently accessing different memory planes of a memory |
JP2020096938A JP2020144946A (ja) | 2014-08-15 | 2020-06-03 | メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020096938A Division JP2020144946A (ja) | 2014-08-15 | 2020-06-03 | メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022126731A JP2022126731A (ja) | 2022-08-30 |
JP7320902B2 true JP7320902B2 (ja) | 2023-08-04 |
Family
ID=55302209
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017507858A Active JP6869885B2 (ja) | 2014-08-15 | 2015-07-29 | メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 |
JP2020096938A Ceased JP2020144946A (ja) | 2014-08-15 | 2020-06-03 | メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 |
JP2022096141A Active JP7320902B2 (ja) | 2014-08-15 | 2022-06-15 | メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017507858A Active JP6869885B2 (ja) | 2014-08-15 | 2015-07-29 | メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 |
JP2020096938A Ceased JP2020144946A (ja) | 2014-08-15 | 2020-06-03 | メモリの異なるメモリプレーンに同時にアクセスするための装置および方法 |
Country Status (7)
Country | Link |
---|---|
US (5) | US9691452B2 (ja) |
EP (1) | EP3180698B1 (ja) |
JP (3) | JP6869885B2 (ja) |
KR (1) | KR101957614B1 (ja) |
CN (1) | CN106575259B (ja) |
TW (1) | TWI537727B (ja) |
WO (1) | WO2016025173A1 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9691452B2 (en) | 2014-08-15 | 2017-06-27 | Micron Technology, Inc. | Apparatuses and methods for concurrently accessing different memory planes of a memory |
US10466908B2 (en) * | 2015-08-25 | 2019-11-05 | Toshiba Memory Corporation | Memory system that buffers data before writing to nonvolatile memory |
WO2017035298A1 (en) | 2015-08-26 | 2017-03-02 | 3M Innovative Properties Company | Collimating step-wedge light guide |
US9910594B2 (en) | 2015-11-05 | 2018-03-06 | Micron Technology, Inc. | Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation |
US10719237B2 (en) | 2016-01-11 | 2020-07-21 | Micron Technology, Inc. | Apparatuses and methods for concurrently accessing multiple partitions of a non-volatile memory |
US11017838B2 (en) | 2016-08-04 | 2021-05-25 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices |
KR102620562B1 (ko) * | 2016-08-04 | 2024-01-03 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
CN108735263A (zh) * | 2017-04-19 | 2018-11-02 | 北京兆易创新科技股份有限公司 | 一种提高操作效率的方法和装置 |
DE112018000842T5 (de) * | 2017-06-12 | 2019-12-24 | Sandisk Technologies Llc | Mehrkern-on-die-speichermikrocontroller |
US11210019B2 (en) | 2017-08-23 | 2021-12-28 | Micron Technology, Inc. | Memory with virtual page size |
US10394456B2 (en) | 2017-08-23 | 2019-08-27 | Micron Technology, Inc. | On demand memory page size |
US10922017B2 (en) * | 2018-08-07 | 2021-02-16 | Micron Technology, Inc. | Memories for reading data corresponding to multiple addresses associated with a read command |
KR102527265B1 (ko) * | 2018-08-23 | 2023-05-02 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 |
US10782911B2 (en) * | 2018-11-19 | 2020-09-22 | Micron Technology, Inc. | Data migration dynamic random access memory |
US11163473B2 (en) | 2018-11-19 | 2021-11-02 | Micron Technology, Inc. | Systems, devices, techniques, and methods for data migration |
US11256437B2 (en) | 2018-11-19 | 2022-02-22 | Micron Technology, Inc. | Data migration for memory operation |
US11182090B2 (en) | 2018-11-19 | 2021-11-23 | Micron Technology, Inc. | Systems, devices, and methods for data migration |
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US11157416B2 (en) * | 2020-02-27 | 2021-10-26 | Micron Technology, Inc. | Firmware loading for a memory controller |
KR20210111565A (ko) * | 2020-03-03 | 2021-09-13 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
US11231883B1 (en) | 2020-07-02 | 2022-01-25 | Western Digital Technologies, Inc. | Detecting last page written in multi-plane non-volatile memory |
US11354067B2 (en) | 2020-08-05 | 2022-06-07 | Micron Technology, Inc. | Asymmetric plane driver circuits in a multi-plane memory device |
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JP2024508064A (ja) * | 2022-01-28 | 2024-02-22 | 長江存儲科技有限責任公司 | メモリ、メモリの制御方法及びメモリシステム |
Family Cites Families (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2775382B1 (fr) | 1998-02-25 | 2001-10-05 | St Microelectronics Sa | Procede de controle du rafraichissement d'un plan memoire d'un dispositif de memoire vive dynamique, et dispositif de memoire vive correspondant |
KR100463197B1 (ko) | 2001-12-24 | 2004-12-23 | 삼성전자주식회사 | 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치 |
JP4270994B2 (ja) * | 2003-09-29 | 2009-06-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR20050112973A (ko) * | 2004-05-28 | 2005-12-01 | 삼성전자주식회사 | 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법 |
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-
2014
- 2014-08-15 US US14/461,152 patent/US9691452B2/en active Active
-
2015
- 2015-07-29 CN CN201580043743.XA patent/CN106575259B/zh active Active
- 2015-07-29 EP EP15832199.2A patent/EP3180698B1/en active Active
- 2015-07-29 KR KR1020177006785A patent/KR101957614B1/ko active IP Right Grant
- 2015-07-29 WO PCT/US2015/042660 patent/WO2016025173A1/en active Application Filing
- 2015-07-29 JP JP2017507858A patent/JP6869885B2/ja active Active
- 2015-08-07 TW TW104125867A patent/TWI537727B/zh active
-
2017
- 2017-06-05 US US15/614,072 patent/US10083727B2/en active Active
-
2018
- 2018-08-22 US US16/109,628 patent/US10755755B2/en active Active
-
2020
- 2020-06-03 JP JP2020096938A patent/JP2020144946A/ja not_active Ceased
- 2020-08-05 US US16/986,032 patent/US11462250B2/en active Active
-
2022
- 2022-06-15 JP JP2022096141A patent/JP7320902B2/ja active Active
- 2022-10-03 US US17/959,078 patent/US11955204B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US9691452B2 (en) | 2017-06-27 |
US20160048343A1 (en) | 2016-02-18 |
JP2017527897A (ja) | 2017-09-21 |
US11462250B2 (en) | 2022-10-04 |
US20170270983A1 (en) | 2017-09-21 |
EP3180698B1 (en) | 2020-09-02 |
US10083727B2 (en) | 2018-09-25 |
US20210090623A1 (en) | 2021-03-25 |
KR20170041885A (ko) | 2017-04-17 |
US20180366167A1 (en) | 2018-12-20 |
TWI537727B (zh) | 2016-06-11 |
JP6869885B2 (ja) | 2021-05-12 |
US10755755B2 (en) | 2020-08-25 |
WO2016025173A1 (en) | 2016-02-18 |
US11955204B2 (en) | 2024-04-09 |
JP2022126731A (ja) | 2022-08-30 |
KR101957614B1 (ko) | 2019-03-12 |
EP3180698A1 (en) | 2017-06-21 |
US20230105956A1 (en) | 2023-04-06 |
JP2020144946A (ja) | 2020-09-10 |
TW201617882A (zh) | 2016-05-16 |
CN106575259A (zh) | 2017-04-19 |
CN106575259B (zh) | 2020-03-10 |
EP3180698A4 (en) | 2018-04-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220715 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230620 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230719 |
|
R150 | Certificate of patent or registration of utility model |
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