JP7309088B1 - CURRENT DETECTION DEVICE AND CURRENT DETECTION METHOD - Google Patents
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Abstract
電流検出装置は、第１のスイッチング素子に流れる電流を検出する複数の第１のロゴスキーコイルと、第２のスイッチング素子に流れる電流を検出する複数の第２のロゴスキーコイルと、リセット機能を有し、第１のロゴスキーコイルの出力を積分して第１検出信号を出力する複数の第１積分回路と、リセット機能を有し、第２のロゴスキーコイルの出力を積分して第２検出信号を出力する複数の第２積分回路と、第１検出信号と第２検出信号とに基づいて、インバータ部に流れる電流を検出する検出処理部と、全ての第１のスイッチング素子が非導通状態である第１期間に、複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力部と、全ての第２のスイッチング素子が非導通状態である第２期間に、複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力部とを備える。The current detection device includes a plurality of first Rogowski coils that detect a current flowing through a first switching element, a plurality of second Rogowski coils that detect a current flowing through a second switching element, and a reset function. a plurality of first integrating circuits that integrate the output of the first Rogowski coil and output the first detection signal; and a plurality of first integrating circuits that integrate the output of the second Rogowski coil and output the first detection signal; A plurality of second integration circuits that output detection signals, a detection processing section that detects the current flowing through the inverter section based on the first detection signal and the second detection signal, and all the first switching elements are non-conductive. A first reset output section outputs a first reset signal for resetting a plurality of first integrating circuits during a first period in which a plurality of and a second reset output section that outputs a second reset signal for resetting the second integrating circuit.
Description
本発明は、電流検出装置、及び電流検出方法に関する。 The present invention relates to a current detection device and a current detection method.
近年、モータ駆動制御などの電流を検出する技術として、ロゴスキーコイルを使用する技術が知られている（例えば、特許文献１を参照）。このような従来技術では、ロゴスキーコイルの出力をリセット付きの積分器を用いて積分して、電流を検出している。
2. Description of the Related Art In recent years, a technology using a Rogowski coil is known as a technology for detecting current such as motor drive control (see
しかしながら、上述した従来技術では、例えば、３相駆動のインバータ部に流れる電流を検出する場合に、各ロゴスキーコイルに対して、１つのリセット出力回路を備える必要であり、構成が複雑化するという課題があった。 However, in the conventional technology described above, for example, when detecting the current flowing in the three-phase drive inverter section, it is necessary to provide one reset output circuit for each Rogowski coil, which complicates the configuration. I had a problem.
本発明は、上記問題を解決すべくなされたもので、その目的は、構成を簡素化することができる電流検出装置、及び電流検出方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a current detection device and a current detection method that can be simplified in configuration.
上記問題を解決するために、本発明の一態様は、直列に接続された第１のスイッチング素子及び第２のスイッチング素子の組を複数有し、複数相の交流信号を生成するインバータ部に流れる電流を検出する電流検出装置であって、それぞれが前記第１のスイッチング素子に１対１に対応し、前記第１のスイッチング素子に流れる電流を検出する複数の第１のロゴスキーコイルと、それぞれが前記第２のスイッチング素子に１対１に対応し、前記第２のスイッチング素子に流れる電流を検出する複数の第２のロゴスキーコイルと、それぞれが前記第１のロゴスキーコイルに１対１に対応し、リセット機能を有し、前記第１のロゴスキーコイルの出力を積分して第１検出信号を出力する複数の第１積分回路と、それぞれが前記第２のロゴスキーコイルに１対１に対応し、リセット機能を有し、前記第２のロゴスキーコイルの出力を積分して第２検出信号を出力する複数の第２積分回路と、前記第１検出信号と前記第２検出信号とに基づいて、前記インバータ部に流れる電流を検出する検出処理部と、全ての前記第１のスイッチング素子が非導通状態である第１期間に、前記複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力部と、全ての前記第２のスイッチング素子が非導通状態である第２期間に、前記複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力部と、遅延回路と論理回路との組合せにより、前記第１期間の一部期間の第１リセットタイミング信号、及び前記第２期間の一部期間の第２リセットタイミング信号を生成するタイミング生成部とを備え、前記第１リセット出力部は、前記タイミング生成部が生成した前記第１リセットタイミング信号に基づいて、前記第１リセット信号を出力し、前記第２リセット出力部は、前記タイミング生成部が生成した前記第２リセットタイミング信号に基づいて、前記第２リセット信号を出力する電流検出装置である。 In order to solve the above problem, according to one aspect of the present invention, a plurality of sets of first switching elements and second switching elements connected in series are provided, and a multi-phase AC signal is generated by an inverter unit that generates a multi-phase AC signal. A current detection device for detecting current, wherein each of the first Rogowski coils corresponds to the first switching element one-to-one and detects the current flowing through the first switching element; correspond to the second switching elements one-to-one, a plurality of second Rogowski coils for detecting the current flowing through the second switching elements, and a plurality of second Rogowski coils each corresponding to the first Rogowski coils one-to-one and a plurality of first integration circuits each corresponding to the second Rogowski coil and having a reset function for integrating the output of the first Rogowski coil and outputting a first detection signal. 1, has a reset function, and integrates the output of the second Rogowski coil to output a second detection signal; the first detection signal and the second detection signal; a detection processing unit for detecting the current flowing through the inverter unit; a first reset output unit that outputs a reset signal; Timing generation for generating a first reset timing signal for a partial period of the first period and a second reset timing signal for a partial period of the second period by a combination of a reset output section, a delay circuit, and a logic circuit. wherein the first reset output unit outputs the first reset signal based on the first reset timing signal generated by the timing generation unit, and the second reset output unit outputs the timing generation a current detection device that outputs the second reset signal based on the second reset timing signal generated by the unit .
また、本発明の一態様は、上記の電流検出装置において、前記第１リセット出力部は、前記第１期間の一部期間に、前記複数の第１積分回路の全てがリセット状態になるように、前記第１リセット信号を出力し、前記第２リセット出力部は、前記第２期間の一部期間に、前記複数の第２積分回路の全てがリセット状態になるように、前記第２リセット信号を出力してもよい。 Further, according to one aspect of the present invention, in the current detection device described above, the first reset output unit is arranged so that all of the plurality of first integration circuits are in a reset state during a partial period of the first period. , the first reset signal is output, and the second reset output unit outputs the second reset signal so that all of the plurality of second integration circuits are reset during a partial period of the second period. may be output.
また、本発明の一態様は、上記の電流検出装置において、前記第１積分回路のリセットタイミング及び前記第２積分回路のリセットタイミングを生成するタイミング生成部を備え、前記第１リセット出力部は、前記タイミング生成部が生成した前記第１積分回路のリセットタイミングに基づいて、前記複数の第１積分回路の全てがリセット状態になるように、前記第１リセット信号を出力し、前記第２リセット出力部は、前記タイミング生成部が生成した前記第２積分回路のリセットタイミングに基づいて、前記複数の第２積分回路の全てがリセット状態になるように、前記第２リセット信号を出力してもよい。 Further, according to one aspect of the present invention, the current detection device described above further includes a timing generation section that generates a reset timing for the first integration circuit and a reset timing for the second integration circuit, wherein the first reset output section includes: Based on the reset timing of the first integration circuit generated by the timing generator, the first reset signal is output and the second reset output is generated so that all of the plurality of first integration circuits are reset. The unit may output the second reset signal so that all of the plurality of second integration circuits are reset based on the reset timing of the second integration circuits generated by the timing generation unit. .
また、本発明の一態様は、上記の電流検出装置において、前記第１のスイッチング素子及び前記第２のスイッチング素子のスイッチングを制御する制御部を備え、前記制御部は、前記タイミング生成部を備えてもよい。 Further, according to one aspect of the present invention, in the above-described current detection device, a control section that controls switching of the first switching element and the second switching element is provided, and the control section includes the timing generation section. may
また、本発明の一態様は、上記の電流検出装置において、前記タイミング生成部は、前記複数相に対応する前記第１のスイッチング素子の制御信号に基づいて、前記第１積分回路のリセットタイミングを生成し、前記複数相に対応する前記第２のスイッチング素子の制御信号に基づいて、前記第２積分回路のリセットタイミングを生成する論理回路を備えてもよい。 In one aspect of the present invention, in the above-described current detection device, the timing generator determines reset timing of the first integration circuit based on control signals for the first switching elements corresponding to the plurality of phases. A logic circuit may be provided which generates a reset timing for the second integration circuit based on the control signals for the second switching elements corresponding to the plurality of phases.
また、本発明の一態様は、直列に接続された第１のスイッチング素子及び第２のスイッチング素子の組を複数有し、複数相の交流信号を生成するインバータ部に流れる電流を検出する電流検出方法であって、複数の第１積分回路のそれぞれが、前記複数相のそれぞれに対応する前記第１のスイッチング素子に流れる電流を検出する第１のロゴスキーコイルの出力を積分して第１検出信号を出力する第１積分ステップと、複数の第２積分回路のそれぞれが、前記複数相のそれぞれに対応する前記第２のスイッチング素子に流れる電流を検出する第２のロゴスキーコイルの出力を積分して第２検出信号を出力する第２積分ステップと、検出処理部が、前記第１検出信号と前記第２検出信号とに基づいて、前記インバータ部に流れる電流を検出する検出処理ステップと、第１リセット出力部が、全ての前記第１のスイッチング素子が非導通状態である第１期間に、前記複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力ステップと、第２リセット出力部が、全ての前記第２のスイッチング素子が非導通状態である第２期間に、前記複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力ステップとを含み、遅延回路と論理回路との組合せにより、前記第１期間の一部期間の第１リセットタイミング信号、及び前記第２期間の一部期間の第２リセットタイミング信号を生成するタイミング生成部を備えており、前記第１リセット出力ステップにおいて、前記第１リセット出力部が、前記タイミング生成部によって生成された前記第１リセットタイミング信号に基づいて、前記第１リセット信号を出力し、前記第２リセット出力ステップにおいて、前記第２リセット出力部が、前記タイミング生成部によって生成された前記第２リセットタイミング信号に基づいて、前記第２リセット信号を出力する電流検出方法である。 In addition, one embodiment of the present invention is a current detector that includes a plurality of sets of first switching elements and second switching elements that are connected in series and that detects current flowing through an inverter portion that generates a multi-phase AC signal. In the method, each of a plurality of first integration circuits performs a first detection by integrating an output of a first Rogowski coil that detects a current flowing through the first switching element corresponding to each of the plurality of phases. A first integration step for outputting a signal, and each of the plurality of second integration circuits integrates the output of the second Rogowski coil for detecting the current flowing through the second switching element corresponding to each of the plurality of phases. a second integration step of outputting a second detection signal; a detection processing step of detecting current flowing through the inverter unit based on the first detection signal and the second detection signal; a first reset output step in which a first reset output unit outputs a first reset signal for resetting the plurality of first integration circuits during a first period in which all the first switching elements are in a non-conducting state; a second reset output step in which a second reset output unit outputs a second reset signal for resetting the plurality of second integration circuits during a second period in which all the second switching elements are in a non-conducting state; and a timing generator that generates a first reset timing signal for a partial period of the first period and a second reset timing signal for a partial period of the second period by a combination of a delay circuit and a logic circuit. wherein, in the first reset output step, the first reset output unit outputs the first reset signal based on the first reset timing signal generated by the timing generation unit; In the reset output step, the second reset output section outputs the second reset signal based on the second reset timing signal generated by the timing generation section.
本発明によれば、電流検出装置は、全ての第１のスイッチング素子が非導通状態である第１期間に、複数の第１のロゴスキーコイルに対応する複数の第１積分回路をリセットする第１リセット信号を出力し、全ての第２のスイッチング素子が非導通状態である第２期間に、複数の第２のロゴスキーコイルに対応する複数の第２積分回路をリセットする第２リセット信号を出力する。そのため、電流検出装置は、複数の第１積分回路のためのリセット信号を共通化することができるとともに、複数の第２積分回路のためのリセット信号を共通化することができる。このように、リセット信号を２系統に共通化できるため、電流検出装置は、構成を簡素化することができる。 According to the present invention, the current detection device resets the plurality of first integrating circuits corresponding to the plurality of first Rogowski coils during the first period in which all the first switching elements are in a non-conducting state. 1 reset signal is output, and a second reset signal for resetting a plurality of second integration circuits corresponding to a plurality of second Rogowski coils in a second period in which all the second switching elements are in a non-conducting state; Output. Therefore, the current detection device can share the reset signal for the plurality of first integration circuits, and can share the reset signal for the plurality of second integration circuits. Since the reset signal can be shared between the two systems in this way, the configuration of the current detection device can be simplified.
以下、本発明の一実施形態による電流検出装置、及び電流検出方法について図面を参照して説明する。 A current detection device and a current detection method according to an embodiment of the present invention will be described below with reference to the drawings.
図１は、本実施形態によるモータ制御装置１の一例を示すブロック図である。
図１に示すように、モータ制御装置１は、直流電源２と、平滑コンデンサ４と、電流検出装置１０と、インバータ部２０と、モータ制御部３０とを備える。
また、モータ制御装置１は、モータ３に接続されている。FIG. 1 is a block diagram showing an example of a
As shown in FIG. 1 , the
The
直流電源２は、例えば、バッテリなどであり、モータ制御装置１に直流電力を供給する。
モータ３は、例えば、正弦波駆動の３相ブラシレスモータであり、モータ制御装置１のインバータ部２０から駆動信号として供給される交流信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）によって駆動される。The
The
平滑コンデンサ４は、直流電源２の正極端子に接続された電源線Ｌ１と、直流電源２の負極端子に接続されたグランド線Ｌ２との間に接続され、直流電源２から供給された直流電圧を平滑化する。
The
インバータ部２０は、モータ制御部３０の制御に基づいて、モータ３を駆動する交流信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）を生成する。インバータ部２０は、スイッチング素子２１－１～２１－３と、スイッチング素子２２－１～２２－３とを備えている。インバータ部２０は、スイッチング素子２１－１～２１－３、及びスイッチング素子２２－１～２２－３のスイッチングにより、例えば、１２０度位相のズレた３相の正弦波の電流信号を、駆動信号として生成する。
The
なお、本実施形態において、スイッチング素子２１－１～２１－３は、上側のスイッチング素子（第１のスイッチング素子）であるハイアームに対応し、インバータ部２０が備える任意の上側のスイッチング素子を示す場合、又は特に区別しない場合には、スイッチング素子２１として説明する。
In the present embodiment, the switching elements 21-1 to 21-3 correspond to the high arm, which is the upper switching element (first switching element), and indicate any upper switching element included in the
また、スイッチング素子２２－１～２２－３は、下側のスイッチング素子（第２のスイッチング素子）であるロウアームに対応し、インバータ部２０が備える任意の下側のスイッチング素子を示す場合、又は特に区別しない場合には、スイッチング素子２２として説明する。
In addition, the switching elements 22-1 to 22-3 correspond to the lower switching elements (second switching elements), ie, the lower arms. When not distinguished, the switching
スイッチング素子２１とスイッチング素子２２とは、電源線Ｌ１とグランド線Ｌ２との間に直列に接続され、フルブリッジ回路を構成する。また、スイッチング素子２１（２１－１～２１－３）、及びスイッチング素子２２（２２－１～２２－３）は、例えば、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。スイッチング素子２１とスイッチング素子２２とは、ゲート端子（制御端子）が、Ｈｉｇｈ状態である場合に、オン状態（導通状態）になり、ゲート端子（制御端子）が、Ｌｏｗ状態である場合に、オフ状態（非導通状態）になる。
The
スイッチング素子２１－１とスイッチング素子２２－１とは、電源線Ｌ１とグランド線Ｌ２との間に直列に接続され、Ｕ相の駆動信号であるＵ相信号を生成するフルブリッジ回路を構成する。スイッチング素子２１－１及びスイッチング素子２２－１は、モータ制御部３０から出力された制御信号（Ｓ１、Ｓ２）に基づいてスイッチングされ、直列に接続されたスイッチング素子２１－１及びスイッチング素子２２－１との間のノードＮ１からＵ相信号を出力する。
The switching element 21-1 and the switching element 22-1 are connected in series between the power supply line L1 and the ground line L2 to form a full bridge circuit that generates a U-phase signal that is a U-phase drive signal. The switching element 21-1 and the switching element 22-1 are switched based on the control signals (S1, S2) output from the
スイッチング素子２１－２とスイッチング素子２２－２とは、電源線Ｌ１とグランド線Ｌ２との間に直列に接続され、Ｖ相の駆動信号であるＶ相信号を生成するフルブリッジ回路を構成する。スイッチング素子２１－２及びスイッチング素子２２－２は、モータ制御部３０から出力された制御信号（Ｓ３、Ｓ４）に基づいてスイッチングされ、直列に接続されたスイッチング素子２１－２及びスイッチング素子２２－２との間のノードＮ２からＶ相信号を出力する。
The switching element 21-2 and the switching element 22-2 are connected in series between the power supply line L1 and the ground line L2 to form a full bridge circuit that generates a V-phase signal that is a V-phase drive signal. The switching element 21-2 and the switching element 22-2 are switched based on the control signals (S3, S4) output from the
スイッチング素子２１－３とスイッチング素子２２－３とは、電源線Ｌ１とグランド線Ｌ２との間に直列に接続され、Ｗ相の駆動信号であるＷ相信号を生成するフルブリッジ回路を構成する。スイッチング素子２１－３及びスイッチング素子２２－３は、モータ制御部３０から出力された制御信号（Ｓ５、Ｓ６）に基づいてスイッチングされ、直列に接続されたスイッチング素子２１－３及びスイッチング素子２２－３との間のノードＮ３からＷ相信号を出力する。
The switching element 21-3 and the switching element 22-3 are connected in series between the power supply line L1 and the ground line L2 to form a full bridge circuit that generates a W-phase signal that is a W-phase drive signal. The switching element 21-3 and the switching element 22-3 are switched based on the control signals (S5, S6) output from the
このように、インバータ部２０は、直列に接続されたスイッチング素子２１及びスイッチング素子２２の組を複数（例えば、３組）有し、スイッチング素子２１とスイッチング素子２２との複数の組のそれぞれに対応した互いに位相の異なる複数相（例えば、３相）交流信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）を生成する。
In this way, the
電流検出装置１０は、インバータ部２０に流れる電流を検出する。電流検出装置１０は、例えば、インバータ部２０が生成する各相の駆動信号（交流信号）の出力電流を検出する。また、電流検出装置１０は、直流電源２からの入力電流（インバータ部２０の入力電流）を検出する。
電流検出装置１０は、ロゴスキーコイル１１－１～１１－３と、ロゴスキーコイル１２－１～１２－３と、電流検出部１３とを備える。The
The
なお、本実施形態において、ロゴスキーコイル１１－１～１１－３は、スイッチング素子２１（２１－１～２１－３）に流れる電流を検出する空芯コイルであり、電流検出装置１０が備える任意のスイッチング素子２１用のロゴスキーコイル（第１のロゴスキーコイル）を示す場合、又は特に区別しない場合には、ロゴスキーコイル１１として説明する。
In the present embodiment, the Rogowski coils 11-1 to 11-3 are air-core coils for detecting the current flowing through the switching elements 21 (21-1 to 21-3), and are arbitrary coils included in the
また、ロゴスキーコイル１２－１～１２－３は、スイッチング素子２２（２２－１～２２－３）に流れる電流を検出する空芯コイルであり、電流検出装置１０が備える任意のスイッチング素子２２用のロゴスキーコイル（第２のロゴスキーコイル）を示す場合、又は特に区別しない場合には、ロゴスキーコイル１２として説明する。
Further, the Rogowski coils 12-1 to 12-3 are air-core coils for detecting current flowing through the switching elements 22 (22-1 to 22-3), and are used for
ロゴスキーコイル１１（第１のロゴスキーコイル）は、スイッチング素子２１に流れる電流を検出する。例えば、ロゴスキーコイル１１－１は、スイッチング素子２１－１のドレイン端子と電源線Ｌ１とを接続する信号線に配置されており、スイッチング素子２１－１に流れる電流を検出する。また、ロゴスキーコイル１１－２は、スイッチング素子２１－２のドレイン端子と電源線Ｌ１とを接続する信号線に配置されており、スイッチング素子２１－２に流れる電流を検出する。また、ロゴスキーコイル１１－３は、スイッチング素子２１－３のドレイン端子と電源線Ｌ１とを接続する信号線に配置されており、スイッチング素子２１－３に流れる電流を検出する。
The Rogowski coil 11 (first Rogowski coil) detects the current flowing through the switching
また、例えば、ロゴスキーコイル１２－１は、スイッチング素子２２－１のソース端子とグランド線Ｌ２とを接続する信号線に配置されており、スイッチング素子２２－１に流れる電流を検出する。また、ロゴスキーコイル１２－２は、スイッチング素子２２－２のソース端子とグランド線Ｌ２とを接続する信号線に配置されており、スイッチング素子２２－２に流れる電流を検出する。また、ロゴスキーコイル１２－３は、スイッチング素子２２－３のソース端子とグランド線Ｌ２とを接続する信号線に配置されており、スイッチング素子２２－３に流れる電流を検出する。 Further, for example, the Rogowski coil 12-1 is arranged on the signal line connecting the source terminal of the switching element 22-1 and the ground line L2, and detects the current flowing through the switching element 22-1. The Rogowski coil 12-2 is arranged on the signal line connecting the source terminal of the switching element 22-2 and the ground line L2, and detects the current flowing through the switching element 22-2. The Rogowski coil 12-3 is arranged on the signal line connecting the source terminal of the switching element 22-3 and the ground line L2, and detects the current flowing through the switching element 22-3.
このように、電流検出装置１０は、スイッチング素子２１とスイッチング素子２２との複数の組のそれぞれに対応したロゴスキーコイル１１及びロゴスキーコイル１２を備えている。すなわち、複数（３個）のロゴスキーコイル１１は、それぞれがスイッチング素子２１に１対１に対応し、スイッチング素子２１に流れる電流を検出する。また、複数（３個）のロゴスキーコイル１２は、それぞれがスイッチング素子２２に１対１に対応し、スイッチング素子２２に流れる電流を検出する。
As described above, the
電流検出部１３は、インバータ部２０に流れる電流を検出する処理を実行する。電流検出部１３は、例えば、ロゴスキーコイル１１の出力を積分した第１検出信号と、ロゴスキーコイル１２の出力を積分した第２検出信号とを加算した合成信号を生成し、当該合成信号に基づいて、交流信号の出力電流を検出する。電流検出部１３は、複数の組のそれぞれに対応した合成信号を生成し、当該合成信号に基づいて、位相の異なる交流信号ごとの出力電流を検出する。具体的に、電流検出部１３は、生成した合成信号を、モータ３の駆動信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）の出力電流を示す電流信号として、出力する。
なお、電流検出部１３の構成の詳細については、図２を参照して後述する。The
The details of the configuration of the
また、モータ制御部３０は、例えば、ＣＰＵ（Central Processing Unit）を含むプロセッサであり、電流検出装置１０及びモータ制御装置１を統括的に制御する。モータ制御部３０は、例えば、ＣＰＵに不図示の記憶部が記憶するプログラムを実行させることで、各種処理を実行する。
Also, the
モータ制御部３０は、例えば、電流検出部１３が出力した駆動信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）の出力電流を示す電流信号をＡＤＣを介して取得して、当該電流信号の電流値を検出する。モータ制御部３０は、検出した駆動信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）の電流値に基づいて、スイッチング素子２１及びスイッチング素子２２のスイッチングを制御する。
また、モータ制御部３０は、タイミング生成部３１を備える。For example, the
The
タイミング生成部３１は、後述する電流検出部１３の積分回路４１及び積分回路４２のリセットタイミングを生成し、電流検出部１３に供給する。なお、タイミング生成部３１の構成の詳細については、図２を参照して後述する。
The
次に、図２を参照して、上述した電流検出部１３の構成の詳細について説明する。
図２は、本実施形態における電流検出部１３の一例を示すブロック図である。
図２に示すように、電流検出部１３は、積分回路４１－１～４１－３及び積分回路４２－１～４２－３と、検出処理部１３１と、第１リセット出力部１３２と、第２リセット出力部１３３とを備える。Next, with reference to FIG. 2, the details of the configuration of the
FIG. 2 is a block diagram showing an example of the
As shown in FIG. 2, the
なお、本実施形態において、積分回路４１－１～４１－３は、同一の構成であり、ロゴスキーコイル１１に対応する任意の積分回路を示す場合に、積分回路４１として説明する。本実施形態において、積分回路４１は、第１積分回路の一例である。
In the present embodiment, the integration circuits 41-1 to 41-3 have the same configuration, and an arbitrary integration circuit corresponding to the
また、本実施形態において、積分回路４２－１～４２－３は、同一の構成であり、ロゴスキーコイル１２に対応する任意の積分回路を示す場合に、積分回路４２として説明する。本実施形態において、積分回路４２は、第２積分回路の一例である。
Further, in the present embodiment, the integration circuits 42-1 to 42-3 have the same configuration, and when an arbitrary integration circuit corresponding to the
複数（３個）の積分回路４１は、それぞれがロゴスキーコイル１１に１対１に対応し、リセット機能を有し、ロゴスキーコイル１１の出力を積分して第１検出信号（検出信号ＵＨ、検出信号ＶＨ、検出信号ＷＨ）を出力する。ここで、検出信号ＵＨ、検出信号ＶＨ、及び検出信号ＷＨは、第１検出信号に対応する。
A plurality (three) of
また、複数（３個）の積分回路４２は、それぞれがロゴスキーコイル１２に１対１に対応し、リセット機能を有し、ロゴスキーコイル１２の出力を積分して第２検出信号（検出信号ＵＬ、検出信号ＶＬ、検出信号ＷＬ）を出力する。ここで、検出信号ＵＬ、検出信号ＶＬ、及び検出信号ＷＬは、第２検出信号に対応する。
A plurality (three) of
具体的に、積分回路４１－１は、ロゴスキーコイル１１－１に接続されており、ロゴスキーコイル１１－１の出力を積分した検出信号ＵＨを出力する。また、積分回路４２－１は、ロゴスキーコイル１２－１に接続されており、ロゴスキーコイル１２－１の出力を積分した検出信号ＵＬを出力する。 Specifically, the integration circuit 41-1 is connected to the Rogowski coil 11-1 and outputs a detection signal UH obtained by integrating the output of the Rogowski coil 11-1. The integration circuit 42-1 is connected to the Rogowski coil 12-1 and outputs a detection signal UL obtained by integrating the output of the Rogowski coil 12-1.
また、積分回路４１－２は、ロゴスキーコイル１１－２に接続されており、ロゴスキーコイル１１－２の出力を積分した検出信号ＶＨを出力する。また、積分回路４２－２は、ロゴスキーコイル１２－２に接続されており、ロゴスキーコイル１２－２の出力を積分した検出信号ＶＬを出力する。 The integration circuit 41-2 is connected to the Rogowski coil 11-2 and outputs a detection signal VH obtained by integrating the output of the Rogowski coil 11-2. The integrating circuit 42-2 is connected to the Rogowski coil 12-2 and outputs a detection signal VL obtained by integrating the output of the Rogowski coil 12-2.
また、積分回路４１－３は、ロゴスキーコイル１１－３に接続されており、ロゴスキーコイル１１－３の出力を積分した検出信号ＷＨを出力する。また、積分回路４２－３は、ロゴスキーコイル１２－３に接続されており、ロゴスキーコイル１２－３の出力を積分した検出信号ＷＬを出力する。 The integration circuit 41-3 is connected to the Rogowski coil 11-3 and outputs a detection signal WH obtained by integrating the output of the Rogowski coil 11-3. The integrating circuit 42-3 is connected to the Rogowski coil 12-3 and outputs a detection signal WL obtained by integrating the output of the Rogowski coil 12-3.
積分回路４１（４１－１～４１－３）及び積分回路４２（４２－１～４２－３）は、リセット機能を有し、ロゴスキーコイル（１１、１２）の出力を積分する。ここで、図３を参照して、積分回路４１（４２）の詳細な構成について説明する。
図３は、本実施形態における積分回路４１（４２）の一例を示す回路図である。The integrating circuits 41 (41-1 to 41-3) and integrating circuits 42 (42-1 to 42-3) have a reset function and integrate the outputs of the Rogowski coils (11, 12). Now, with reference to FIG. 3, the detailed configuration of the integration circuit 41 (42) will be described.
FIG. 3 is a circuit diagram showing an example of the integration circuit 41 (42) in this embodiment.
図３に示すように、積分回路４１（４２）は、抵抗４３と、オペアンプ４４と、コンデンサ４５と、リセットスイッチ４６とを備えている。
抵抗４３は、ロゴスキーコイル１１（１２）の一端とオペアンプ４４の反転入力端子との間に接続されている。また、コンデンサ４５は、オペアンプ４４の反転入力端子（ノードＮ５）と、オペアンプ４４の出力端子（ノードＮ５）との間に接続されている。As shown in FIG. 3, the integrating circuit 41 (42) includes a
The
オペアンプ４４は、抵抗４３及びコンデンサ４５が接続されることにより、積分回路として機能する。オペアンプ４４は、反転入力端子に抵抗４３を介してロゴスキーコイル１１（１２）の一端が接続され、非反転入力にロゴスキーコイル１１（１２）の他端が接続されている。オペアンプ４４は、ロゴスキーコイル１１（１２）の出力を入力信号（ＩＮ）とし、ロゴスキーコイル１１（１２）の出力を積分した出力信号（ＯＵＴ）を出力する。
The
リセットスイッチ４６は、コンデンサ４５と並列に、オペアンプ４４の反転入力端子（ノードＮ４）と、オペアンプ４４の出力端子（ノードＮ５）との間に接続されている。リセットスイッチ４６は、積分回路４１（４２）の出力電位をリセットするスイッチであり、例えば、制御信号Ｓによるパルス信号により導通状態が制御される。なお、リセットスイッチ４６は、積分回路４１（４２）をリセットする際に、導通状態（オン状態）に制御される。
The
ここで、積分回路４１の制御信号Ｓには、第１リセット出力部１３２が出力するリセット信号ＲＳＴ１（第１リセット信号）が供給される。また、積分回路４２の制御信号Ｓには、第２リセット出力部１３３が出力するリセット信号ＲＳＴ２（第２リセット信号）が供給される。
なお、積分回路４１（４２）は、制御信号Ｓにより、リセットスイッチ４６が非導通状態（オフ状態）に制御されると、積分回路として機能する。Here, the control signal S of the
Note that the integrating circuit 41 (42) functions as an integrating circuit when the
図２の説明に戻り、検出処理部１３１は、第１検出信号（検出信号ＵＨ、検出信号ＶＨ、検出信号ＷＨ）と第２検出信号（検出信号ＵＬ、検出信号ＶＬ、検出信号ＷＬ）とに基づいて、インバータ部２０に流れる電流を検出する。検出処理部１３１は、加算器５０－１～５０－３を備える。
Returning to the description of FIG. 2, the
なお、加算器５０－１～５０－３は、同一の構成であり、検出処理部１３１が備える任意の加算器を示す場合、又は特に区別しない場合には、加算器５０として説明する。
Note that the adders 50-1 to 50-3 have the same configuration, and will be described as the
加算器５０は、２入力のアナログ加算器であり、例えば、オペアンプを使用した加算回路により実現される。加算器５０は、２つの入力信号を加算した合成信号を出力する。
The
例えば、加算器５０－１には、検出信号ＵＨと検出信号ＵＬとが２つの入力信号として入力され、加算器５０－１は、検出信号ＵＨと検出信号ＵＬとを加算した合成信号を、Ｕ相電流信号ＵＣとして出力する。 For example, the detection signal UH and the detection signal UL are input to the adder 50-1 as two input signals, and the adder 50-1 adds the detection signal UH and the detection signal UL to form a combined signal of U Output as a phase current signal UC.
また、加算器５０－２には、検出信号ＶＨと検出信号ＶＬとが２つの入力信号として入力され、加算器５０－２は、検出信号ＶＨと検出信号ＶＬとを加算した合成信号を、Ｖ相電流信号ＶＣとして出力する。 The detection signal VH and the detection signal VL are input to the adder 50-2 as two input signals. Output as a phase current signal VC.
また、加算器５０－３には、検出信号ＷＨと検出信号ＷＬとが２つの入力信号として入力され、加算器５０－３は、検出信号ＷＨと検出信号ＷＬとを加算した合成信号を、Ｗ相電流信号ＷＣとして出力する。 The detection signal WH and the detection signal WL are input to the adder 50-3 as two input signals. Output as a phase current signal WC.
このように、検出処理部１３１は、スイッチング素子２１及びスイッチング素子２２の複数の組のそれぞれに対応した合成信号（Ｕ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、Ｗ相電流信号ＷＣ）を生成し、当該合成信号に基づいて、位相の異なる駆動信号（交流信号）ごとの出力電流を検出する。すなわち、検出処理部１３１は、生成した合成信号（Ｕ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、Ｗ相電流信号ＷＣ）を駆動信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）ごとの出力電流を示す電流信号として出力する。
In this manner, the
第１リセット出力部１３２は、全てのスイッチング素子２１がオフ状態である第１期間ＴＲｒｓｔ１に、複数（例えば、３個）の積分回路４１をリセットするリセット信号ＲＳＴ１を出力する。すなわち、第１リセット出力部１３２は、スイッチング素子２１－１～２１－３の全てがオフ状態の期間を、第１期間ＴＲｒｓｔ１とし、当該第１期間ＴＲｒｓｔ１に、リセット信号ＲＳＴ１を出力する。また、第１リセット出力部１３２は、第１期間ＴＲｒｓｔ１の一部期間（例えば、中央部分）に、複数（例えば、３個）の積分回路４１の全てがリセット状態になるように、リセット信号ＲＳＴ１を出力する。
The first
なお、第１リセット出力部１３２は、例えば、モータ制御部３０のタイミング生成部３１が出力する論理信号を、上述したリセットスイッチ４６の制御用の信号に変換する変換回路である。第１リセット出力部１３２は、タイミング生成部３１が生成した積分回路４１のリセットタイミングに基づいて、複数（例えば、３個）の積分回路４１の全てがリセット状態になるように、リセット信号ＲＳＴ１を出力する。すなわち、第１リセット出力部１３２は、リセットタイミングを示すリセットタイミング信号ＲＴ１に基づいて、リセット信号ＲＳＴ１を、積分回路４１－１～４１－３に出力する。
The first
また、第２リセット出力部１３３は、全てのスイッチング素子２２がオフ状態である第２期間ＴＲｒｓｔ２に、複数（例えば、３個）の積分回路４２をリセットするリセット信号ＲＳＴ２を出力する。すなわち、第２リセット出力部１３３は、スイッチング素子２２－１～２２－３の全てがオフ状態の期間を、第２期間ＴＲｒｓｔ２とし、当該第２期間ＴＲｒｓｔ２に、リセット信号ＲＳＴ２を出力する。また、第２リセット出力部１３３は、第２期間ＴＲｒｓｔ２の一部期間（例えば、中央部分）に、複数（例えば、３個）の積分回路４２の全てがリセット状態になるように、リセット信号ＲＳＴ２を出力する。
Also, the second
なお、第２リセット出力部１３３は、例えば、モータ制御部３０のタイミング生成部３１が出力する論理信号を、上述したリセットスイッチ４６の制御用の信号に変換する変換回路である。第２リセット出力部１３３は、タイミング生成部３１が生成した積分回路４２のリセットタイミングに基づいて、複数（例えば、３個）の積分回路４２の全てがリセット状態になるように、リセット信号ＲＳＴ２を出力する。すなわち、第２リセット出力部１３３は、リセットタイミングを示すリセットタイミング信号ＲＴ２に基づいて、リセット信号ＲＳＴ２を、積分回路４１－１～４１－３に出力する。
The second
タイミング生成部３１は、積分回路４１のリセットタイミング及び積分回路４２のリセットタイミングを生成する。タイミング生成部３１は、例えば、ハイアームのスイッチング素子２１－１～２１－３の全てがオフ状態となる第１期間ＴＲｒｓｔ１の中央のタイミングを、積分回路４１のリセットタイミングとして、リセットタイミング信号ＲＴ１を第１リセット出力部１３２に出力する。
The
また、タイミング生成部３１は、例えば、ロウアームのスイッチング素子２２－１～２２－３の全てがオフ状態となる第２期間ＴＲｒｓｔ２の中央のタイミングを、積分回路４２のリセットタイミングとして、リセットタイミング信号ＲＴ２を第２リセット出力部１３３に出力する。
Further, the
次に、図面を参照して、本実施形態による電流検出装置１０の動作について説明する。
まず、図４を参照して、電流検出装置１０の検出処理部１３１による電流信号の生成処理について説明する。
図４は、本実施形態における合成信号の生成処理を説明する図である。Next, the operation of the
First, with reference to FIG. 4, current signal generation processing by the
4A and 4B are diagrams for explaining the process of generating a synthesized signal in this embodiment.
図４において、波形Ｗ１は、検出信号ＵＨの電圧波形を示し、波形Ｗ２は、検出信号ＵＬの電圧波形を示している。また、波形Ｗ３は、Ｕ相電流信号ＵＣの電圧波形を示している。 In FIG. 4, waveform W1 indicates the voltage waveform of detection signal UH, and waveform W2 indicates the voltage waveform of detection signal UL. A waveform W3 indicates the voltage waveform of the U-phase current signal UC.
図４に示すように、検出処理部１３１の積分回路４１－１は、ロゴスキーコイル１１－１の出力を積分して、波形Ｗ１に示すような検出信号ＵＨを出力する。
なお、時刻Ｔｒ１１～時刻Ｔｒ１５の各タイミングは、タイミング生成部３１が生成した積分回路４１のリセットタイミングを示しており、このタイミングで、第１リセット出力部１３２は、リセット信号ＲＳＴ１を積分回路４１に出力する。As shown in FIG. 4, the integration circuit 41-1 of the
Each timing from time Tr11 to time Tr15 indicates the reset timing of the
また、検出処理部１３１の積分回路４２－１は、ロゴスキーコイル１２－１の出力を積分して、波形Ｗ２に示すような検出信号ＵＬを出力する。
なお、時刻Ｔｒ２１～時刻Ｔｒ２５の各タイミングは、タイミング生成部３１が生成した積分回路４２のリセットタイミングを示しており、このタイミングで、第２リセット出力部１３３は、リセット信号ＲＳＴ２を積分回路４２に出力する。Further, the integration circuit 42-1 of the
Each timing from time Tr21 to time Tr25 indicates the reset timing of the
次に、加算器５０－１は、波形Ｗ１に示すような検出信号ＵＨと、波形Ｗ２に示すような検出信号ＵＬとを加算した合成信号として、波形Ｗ３に示すようなＵ相電流信号ＵＣを出力する。このＵ相電流信号ＵＣは、Ｕ相の駆動信号の出力電流（正電流）を電圧に変換した信号である。 Next, the adder 50-1 generates a U-phase current signal UC as shown in waveform W3 as a combined signal obtained by adding the detection signal UH as shown in waveform W1 and the detection signal UL as shown in waveform W2. Output. This U-phase current signal UC is a signal obtained by converting the output current (positive current) of the U-phase drive signal into a voltage.
なお、Ｖ相電流信号ＶＣ及びＷ相電流信号ＷＣについても、検出処理部１３１は、Ｕ相電流信号ＵＣと同様に生成して、出力する。すなわち、検出処理部１３１は、下記の式（１）～式（３）により、Ｕ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、及びＷ相電流信号ＷＣを生成する。
Note that the
Ｕ相電流信号ＵＣ＝検出信号ＵＨ＋検出信号ＵＬ ・・・ （１）
Ｖ相電流信号ＶＣ＝検出信号ＶＨ＋検出信号ＶＬ ・・・ （２）
Ｗ相電流信号ＷＣ＝検出信号ＷＨ＋検出信号ＷＬ ・・・ （３）U-phase current signal UC=detection signal UH+detection signal UL (1)
V-phase current signal VC=detection signal VH+detection signal VL (2)
W-phase current signal WC=detection signal WH+detection signal WL (3)
モータ制御部３０は、検出処理部１３１が生成したＵ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、及びＷ相電流信号ＷＣを、不図示のＡＤＣを介して取得し、各相の出力電流のゼロクロスポイントの検出に利用する。モータ制御部３０は、検出したゼロクロスポイントに基づいて、スイッチング素子２１－１～２１－３、及びスイッチング素子２２－１～２２－３のスイッチング制御を行う。
The
次に、図５～図７を参照して、本実施形態による電流検出装置１０の電流検出方法について説明する。
図５は、本実施形態による電流検出装置１０の出力電流の検出処理の一例を示すフローチャートである。Next, a current detection method of the
FIG. 5 is a flowchart showing an example of detection processing of the output current of the
図５に示すように、電流検出装置１０は、インバータ部２０の各相の出力電流（正電流）を検出する場合に、まず、上側のロゴスキーコイル１１の出力を積分して第１の検出信号を生成する（ステップＳ１０１）。例えば、電流検出装置１０の電流検出部１３において、積分回路４１－１が、ロゴスキーコイル１１－１の出力を積分して、検出信号ＵＨを生成し、積分回路４１－２が、ロゴスキーコイル１１－２の出力を積分して、検出信号ＶＨを生成する。また、積分回路４１－３が、ロゴスキーコイル１１－３の出力を積分して、検出信号ＷＨを生成する。
As shown in FIG. 5, when detecting the output current (positive current) of each phase of the
次に、電流検出装置１０は、下側のロゴスキーコイル１２の出力を積分して第２の検出信号を生成する（ステップＳ１０２）。例えば、電流検出部１３において、積分回路４２－１が、ロゴスキーコイル１２－１の出力を積分して、検出信号ＵＬを生成し、積分回路４２－２が、ロゴスキーコイル１２－２の出力を積分して、検出信号ＶＬを生成する。また、積分回路４２－３が、ロゴスキーコイル１２－３の出力を積分して、検出信号ＷＬを生成する。
Next,
なお、電流検出部１３は、ステップＳ１０１の処理とステップＳ１０２の処理とを、逆の順番で実行してもよいし、例えば、図２に示す構成を用いて並列に実行してもよい。
Note that the
次に、電流検出装置１０は、第１の検出信号と、第２の検出信号とを加算して合成信号を生成する（ステップＳ１０３）。例えば、電流検出部１３の検出処理部１３１において、加算器５０－１が、検出信号ＵＨと、検出信号ＵＬとを加算して、合成信号として、Ｕ相電流信号ＵＣを生成する。また、加算器５０－２が、検出信号ＶＨと、検出信号ＶＬとを加算して、合成信号として、Ｖ相電流信号ＶＣを生成する。また、加算器５０－３が、検出信号ＷＨと、検出信号ＷＬとを加算して、合成信号として、Ｗ相電流信号ＷＣを生成する。
Next, the
次に、電流検出装置１０は、合成信号に基づいて、出力電流を検出する（ステップＳ１０４）。例えば、電流検出部１３の検出処理部１３１が、各相の出力電流を示す電流信号として、Ｕ相電流信号ＵＣ、Ｖ相電流信号ＶＣ、及びＷ相電流信号ＷＣをモータ制御部３０に出力する。ステップＳ１０４の処理後に、電流検出装置１０は、出力電流の検出処理を終了する。
Next, the
次に、図６から図９を参照して、本実施形態における積分回路４１（４２）のリセット信号の生成処理について説明する。
図６は、本実施形態における第１積分回路（積分回路４１）のリセット信号ＲＳＴ１の生成処理の一例を示す図である。Next, referring to FIGS. 6 to 9, the process of generating the reset signal of the integrating circuit 41 (42) in this embodiment will be described.
FIG. 6 is a diagram showing an example of processing for generating the reset signal RST1 of the first integration circuit (integration circuit 41) in this embodiment.
図６において、波形Ｗ４は、スイッチング素子２１のＵ相の制御信号Ｓ１の波形を示し、波形Ｗ５は、スイッチング素子２１のＶ相の制御信号Ｓ３の波形を示している。まや、波形Ｗ６は、スイッチング素子２１のＷ相の制御信号Ｓ５の波形を示し、波形Ｗ７は、リセット信号ＲＳＴ１の波形を示している。また、横軸は、時間を示している。
In FIG. 6 , a waveform W4 indicates the waveform of the U-phase control signal S1 for the switching
タイミング生成部３１は、ハイアームのスイッチング素子２１におけるＵ相の制御信号Ｓ１（波形Ｗ４）、Ｖ相の制御信号Ｓ３（波形Ｗ５）、及びＷ相の制御信号Ｓ５（波形Ｗ６）に基づいて、全てのスイッチング素子２１がオフ状態になる第１期間ＴＲｒｓｔ１を生成し、第１期間ＴＲｒｓｔ１の中央の期間に、リセットタイミングを生成する。第１リセット出力部１３２は、タイミング生成部３１が生成したリセットタイミングに基づいて、波形Ｗ７に示すような、リセット信号ＲＳＴ１を、積分回路４１（４１－１～４１－３）に出力する。
Based on the U-phase control signal S1 (waveform W4), the V-phase control signal S3 (waveform W5), and the W-phase control signal S5 (waveform W6) in the high
また、図７は、本実施形態による第１積分回路（積分回路４１）のリセット信号ＲＳＴ１のタイミング生成の一例を示すフローチャートである。 FIG. 7 is a flowchart showing an example of timing generation of the reset signal RST1 of the first integration circuit (integration circuit 41) according to this embodiment.
図７に示すように、タイミング生成部３１は、まず、スイッチング素子２１（２１－１～２１－３）の全てがオフ状態であるか否かを判定する（ステップＳ２０１）。タイミング生成部３１は、スイッチング素子２１（２１－１～２１－３）の全てがオフ状態である場合（ステップＳ２０１：ＹＥＳ）に、処理をステップＳ２０２に進める。また、タイミング生成部３１は、スイッチング素子２１（２１－１～２１－３）のいずれかがオン状態である場合（ステップＳ２０１：ＮＯ）に、処理をステップＳ２０１に戻す。
As shown in FIG. 7, the
ステップＳ２０２において、タイミング生成部３１は、積分回路４１（４１－１～４１－３）のリセットタイミングを生成する。タイミング生成部３１は、例えば、スイッチング素子２１（２１－１～２１－３）の全てがオフ状態である第１期間ＴＲｒｓｔ１の中央部分で、積分回路４１（４１－１～４１－３）にリセットがかかるように、リセットタイミング信号ＲＴ１を出力する。
In step S202, the
次に、第１リセット出力部１３２は、リセットタイミングに基づいて、リセット信号ＲＳＴ１を出力する（ステップＳ２０３）。第１リセット出力部１３２は、リセットタイミング信号ＲＴ１を、積分回路４１のリセットスイッチ４６の制御用の信号に変換して、リセット信号ＲＳＴ１を出力する。ステップＳ２０３の処理後に、タイミング生成部３１は、処理をステップＳ２０１に戻す。
Next, the first
また、図８は、本実施形態における第２積分回路（積分回路４２）のリセット信号ＲＳＴ２の生成処理の一例を示す図である。 FIG. 8 is a diagram showing an example of processing for generating the reset signal RST2 of the second integration circuit (integration circuit 42) in this embodiment.
図８において、波形Ｗ８は、スイッチング素子２２のＵ相の制御信号Ｓ２の波形を示し、波形Ｗ９は、スイッチング素子２２のＶ相の制御信号Ｓ４の波形を示している。まや、波形Ｗ１０は、スイッチング素子２２のＷ相の制御信号Ｓ６の波形を示し、波形Ｗ１１は、リセット信号ＲＳＴ２の波形を示している。また、横軸は、時間を示している。
In FIG. 8, a waveform W8 indicates the waveform of the U-phase control signal S2 of the switching
タイミング生成部３１は、ロウアームのスイッチング素子２２におけるＵ相の制御信号Ｓ２（波形Ｗ８）、Ｖ相の制御信号Ｓ４（波形Ｗ９）、及びＷ相の制御信号Ｓ６（波形Ｗ１０）に基づいて、全てのスイッチング素子２２がオフ状態になる第２期間ＴＲｒｓｔ２を生成し、第２期間ＴＲｒｓｔ２の中央の期間に、リセットタイミングを生成する。第２リセット出力部１３３は、タイミング生成部３１が生成したリセットタイミングに基づいて、波形Ｗ１１に示すような、リセット信号ＲＳＴ２を、積分回路４２（４２－１～４２－３）に出力する。
Based on the U-phase control signal S2 (waveform W8), the V-phase control signal S4 (waveform W9), and the W-phase control signal S6 (waveform W10) in the switching
また、図９は、本実施形態による第２積分回路（積分回路４２）のリセット信号ＲＳＴ２のタイミング生成の一例を示すフローチャートである。 FIG. 9 is a flow chart showing an example of timing generation of the reset signal RST2 of the second integration circuit (integration circuit 42) according to this embodiment.
図９に示すように、タイミング生成部３１は、まず、スイッチング素子２２（２２－１～２２－３）の全てがオフ状態であるか否かを判定する（ステップＳ２１１）。タイミング生成部３１は、スイッチング素子２２（２２－１～２２－３）の全てがオフ状態である場合（ステップＳ２１１：ＹＥＳ）に、処理をステップＳ２１２に進める。また、タイミング生成部３１は、スイッチング素子２２（２２－１～２２－３）のいずれかがオン状態である場合（ステップＳ２１１：ＮＯ）に、処理をステップＳ２１１に戻す。
As shown in FIG. 9, the
ステップＳ２１２において、タイミング生成部３１は、積分回路４２（４２－１～４２－３）のリセットタイミングを生成する。タイミング生成部３１は、例えば、スイッチング素子２２（２２－１～２２－３）の全てがオフ状態である第２期間ＴＲｒｓｔ２の中央部分で、積分回路４２（４２－１～４２－３）にリセットがかかるように、リセットタイミング信号ＲＴ２を出力する。
In step S212, the
次に、第２リセット出力部１３３は、リセットタイミングに基づいて、リセット信号ＲＳＴ２を出力する（ステップＳ２１３）。第２リセット出力部１３３は、リセットタイミング信号ＲＴ２を、積分回路４２のリセットスイッチ４６の制御用の信号に変換して、リセット信号ＲＳＴ２を出力する。ステップＳ２１３の処理後に、タイミング生成部３１は、処理をステップＳ２１１に戻す。
Next, the second
以上説明したように、本実施形態による電流検出装置１０は、インバータ部２０に流れる電流を検出する電流検出装置であって、複数のロゴスキーコイル１１（第１のロゴスキーコイル）と、複数のロゴスキーコイル１２（第２のロゴスキーコイル）と、複数の積分回路４１（第１積分回路）と、複数の積分回路４２（第２積分回路）と、検出処理部１３１と、第１リセット出力部１３２と、第２リセット出力部１３３とを備える。インバータ部２０は、直列に接続されたスイッチング素子２１（第１のスイッチング素子）及びスイッチング素子２２（第２のスイッチング素子）の組を複数（例えば、３個）有し、複数相（例えば、３相）の交流信号（Ｕ相信号、Ｖ相信号、Ｗ相信号）を生成する。複数のロゴスキーコイル１１は、それぞれがスイッチング素子２１に１対１に対応し、スイッチング素子２１に流れる電流を検出する。複数のロゴスキーコイル１２は、それぞれがスイッチング素子２２に１対１に対応し、スイッチング素子２２に流れる電流を検出する。複数の積分回路４１は、それぞれがロゴスキーコイル１１に１対１に対応し、リセット機能を有し、ロゴスキーコイル１１の出力を積分して第１検出信号（検出信号ＵＨ、検出信号ＶＨ、検出信号ＷＨ）を出力する。複数の積分回路４２は、それぞれがロゴスキーコイル１２に１対１に対応し、リセット機能を有し、ロゴスキーコイル１２の出力を積分して第２検出信号（検出信号ＵＬ、検出信号ＶＬ、検出信号ＷＬ）を出力する。検出処理部１３１は、第１検出信号と第２検出信号とに基づいて、インバータ部２０に流れる電流を検出する。第１リセット出力部１３２は、全てのスイッチング素子２１がオフ状態（非導通状態）である第１期間ＴＲｒｓｔ１に、複数の積分回路４１をリセットするリセット信号ＲＳＴ１（第１リセット信号）を出力する。第２リセット出力部１３３は、全てのスイッチング素子２２がオフ状態（非導通状態）である第２期間ＴＲｒｓｔ２に、複数の積分回路４２をリセットするリセット信号ＲＳＴ２（第２リセット信号）を出力する。
As described above, the
これにより、本実施形態による電流検出装置１０は、全てのスイッチング素子２１がオフ状態（非導通状態）である第１期間ＴＲｒｓｔ１に、複数のロゴスキーコイル１１に対応する複数の積分回路４１をリセットするリセット信号ＲＳＴ１を出力する。また、本実施形態による電流検出装置１０は、全てのスイッチング素子２２がオフ状態（非導通状態）である第２期間ＴＲｒｓｔ２に、複数のロゴスキーコイル１２に対応する複数の積分回路４２をリセットするリセット信号ＲＳＴ２を出力する。そのため、本実施形態による電流検出装置１０は、複数の積分回路４１のためのリセット信号を共通化することができるとともに、複数の積分回路４２のためのリセット信号を共通化することができる。このように、リセット信号を２系統に共通化できるため、本実施形態による電流検出装置１０は、構成を簡素化することができる。
As a result, the
また、本実施形態では、第１リセット出力部１３２は、第１期間ＴＲｒｓｔ１の一部期間に、複数の積分回路４１の全てがリセット状態になるように、リセット信号ＲＳＴ１を出力する。また、第２リセット出力部１３３は、第２期間ＴＲｒｓｔ２の一部期間に、複数の積分回路４２の全てがリセット状態になるように、リセット信号ＲＳＴ２を出力する。
Further, in the present embodiment, the first
これにより、本実施形態による電流検出装置１０は、第１期間ＴＲｒｓｔ１の一部期間（例えば、中央の期間）及び第２期間ＴＲｒｓｔ２の一部期間（例えば、中央の期間）に、リセット信号ＲＳＴ１及びリセット信号ＲＳＴ２を出力するため、共通化したリセット信号で、複数の積分回路４１及び複数の積分回路４２を確実且つ適切にリセット（初期化）することができる。よって、本実施形態による電流検出装置１０は、検出精度を高めることができる。
As a result, the
また、本実施形態による電流検出装置１０は、積分回路４１のリセットタイミング及び積分回路４２のリセットタイミングを生成するタイミング生成部３１を備える。第１リセット出力部１３２は、タイミング生成部３１が生成した積分回路４１のリセットタイミングに基づいて、複数の積分回路４１の全てがリセット状態になるように、リセット信号ＲＳＴ１を出力する。第２リセット出力部１３３は、タイミング生成部３１が生成した積分回路４２のリセットタイミングに基づいて、複数の積分回路４２の全てがリセット状態になるように、リセット信号ＲＳＴ２を出力する。
The
これにより、本実施形態による電流検出装置１０は、タイミング生成部３１を備え、リセットタイミングを生成することで、簡易な構成により適切に、複数の積分回路４１及び複数の積分回路４２をリセット（初期化）することができる。
As a result, the
また、本実施形態による電流検出装置１０は、スイッチング素子２１及びスイッチング素子２２のスイッチングを制御するモータ制御部３０を備える。モータ制御部３０は、タイミング生成部３１を備える。
Further, the
これにより、本実施形態による電流検出装置１０は、モータ制御部３０のＣＰＵによるソフトウェア処理により、リセットタイミングを生成することができるため、さらに簡易な構成により適切に、複数の積分回路４１及び複数の積分回路４２をリセット（初期化）することができる。
As a result, the
また、本実施形態による電流検出方法は、直列に接続されたスイッチング素子２１及びスイッチング素子２２の組を複数有し、複数相の交流信号を生成するインバータ部２０に流れる電流を検出する電流検出方法であって、第１積分ステップと、第２積分ステップと、検出処理ステップと、第１リセット出力ステップと、第２リセット出力ステップとを含む。第１積分ステップにおいて、複数（例えば、３個）の積分回路４１のそれぞれが、複数相（例えば、３相）のそれぞれに対応するスイッチング素子２１に流れる電流を検出するロゴスキーコイル１１の出力を積分して第１検出信号を出力する。第２積分ステップにおいて、複数の積分回路４２のそれぞれが、複数相のそれぞれに対応するスイッチング素子２２に流れる電流を検出するロゴスキーコイル１２の出力を積分して第２検出信号を出力する。検出処理ステップにおいて、検出処理部１３１が、第１検出信号と第２検出信号とに基づいて、インバータ部２０に流れる電流を検出する。第１リセット出力ステップにおいうて、第１リセット出力部３２が、全てのスイッチング素子２１がオフ状態（非導通状態）である第１期間ＴＲｒｓｔ１に、複数の積分回路４１をリセットするリセット信号ＲＳＴ１（第１リセット信号）を出力する。第２リセット出力ステップにおいて、第２リセット出力部３３が、全てのスイッチング素子２２がオフ状態（非導通状態）である第２期間ＴＲｒｓｔ２に、複数の積分回路４２をリセットするリセット信号ＲＳＴ２（第２リセット信号）を出力する。
Further, the current detection method according to the present embodiment has a plurality of sets of switching
これにより、本実施形態による電流検出方法は、上述した電流検出装置１０と同様の効果を奏し、電流検出装置１０の構成を簡素化することができる。
As a result, the current detection method according to the present embodiment has the same effect as the
なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の各実施形態において、電流検出装置１０は、モータ制御装置１に含まれ、モータ３の駆動を制御するための電流検出に適用する例を説明したが、これに限定されるものではない。例えば、電流検出装置１０は、電源装置などのモータ制御装置１以外に使用するインバータ部の電流検出に適用してもよい。It should be noted that the present invention is not limited to the above embodiments, and can be modified without departing from the gist of the present invention.
For example, in each of the above-described embodiments, the
また、上記の実施形態において、モータ制御部３０が、タイミング生成部３１を備える例を説明したが、これに限定されるものではなく、タイミング生成部３１をモータ制御部３０の外部に備え、タイミング生成部３１を論理回路により実現してもよい。
In the above embodiment, an example in which the
図１０は、本実施形態におけるタイミング生成部３１の変形例を示す図である。図１０に示すタイミング生成部３１ａは、論理回路により実現した変形例を示している。
FIG. 10 is a diagram showing a modification of the
図１０に示すように、タイミング生成部３１ａは、ＮＯＲ回路（３１１－１、３１１－２）と、ディレイ回路（３１２－１、３１２－２、３１３－１、３１３－２）と、インバータ回路（３１４－１、３１４－２）と、ＡＮＤ回路（３１５－１、３１５－２）とを備える。
As shown in FIG. 10, the
ＮＯＲ回路３１１－１及びＮＯＲ回路３１１－２は、３入力の否定論理和回路である。ＮＯＲ回路３１１－１は、スイッチング素子２１におけるＵ相の制御信号Ｓ１（波形Ｗ４）、Ｖ相の制御信号Ｓ３（波形Ｗ５）、及びＷ相の制御信号Ｓ５（波形Ｗ６）の否定論理和の出力信号を出力する。
The NOR circuits 311-1 and 311-2 are 3-input NOR circuits. The NOR circuit 311-1 outputs the NOR of the U-phase control signal S1 (waveform W4), the V-phase control signal S3 (waveform W5), and the W-phase control signal S5 (waveform W6) in the switching
ディレイ回路３１２－１及びディレイ回路３１２－２は、遅延回路である。ディレイ回路３１２－１は、ＮＯＲ回路３１１－１の出力を所定の期間遅延させて、次段のディレイ回路３１３－１及びＡＮＤ回路３１５－１に出力する。 A delay circuit 312-1 and a delay circuit 312-2 are delay circuits. The delay circuit 312-1 delays the output of the NOR circuit 311-1 for a predetermined period and outputs the delayed output to the delay circuit 313-1 and the AND circuit 315-1 in the next stage.
また、ディレイ回路３１２－２は、ＮＯＲ回路３１１－２の出力を所定の期間遅延させて、次段のディレイ回路３１３－２及びＡＮＤ回路３１５－２に出力する。 Also, the delay circuit 312-2 delays the output of the NOR circuit 311-2 by a predetermined period, and outputs the delayed output to the next-stage delay circuit 313-2 and AND circuit 315-2.
ディレイ回路３１３－１及びディレイ回路３１３－２は、遅延回路である。ディレイ回路３１３－１は、ディレイ回路３１２－１の出力を所定の期間遅延させて、インバータ回路３１４－１に出力する。また、ディレイ回路３１３－２は、ディレイ回路３１２－２の出力を所定の期間遅延させて、インバータ回路３１４－２に出力する。 A delay circuit 313-1 and a delay circuit 313-2 are delay circuits. The delay circuit 313-1 delays the output of the delay circuit 312-1 by a predetermined period and outputs the delayed output to the inverter circuit 314-1. Also, the delay circuit 313-2 delays the output of the delay circuit 312-2 by a predetermined period and outputs the delayed output to the inverter circuit 314-2.
インバータ回路３１４－１及びインバータ回路３１４－２は、論理反転回路である。インバータ回路３１４－１は、ディレイ回路３１３－１の出力を論理反転して、ＡＮＤ回路３１５－１に出力する。また、インバータ回路３１４－２は、ディレイ回路３１３－２の出力を論理反転して、ＡＮＤ回路３１５－２に出力する。 The inverter circuit 314-1 and the inverter circuit 314-2 are logic inverting circuits. The inverter circuit 314-1 logically inverts the output of the delay circuit 313-1 and outputs it to the AND circuit 315-1. Also, the inverter circuit 314-2 logically inverts the output of the delay circuit 313-2 and outputs the result to the AND circuit 315-2.
ＡＮＤ回路３１５－１及びＡＮＤ回路３１５－２は、論理積回路である。ＡＮＤ回路３１５－１は、ディレイ回路３１２－１の出力と、インバータ回路３１４－１とを論理積した出力信号を、リセットタイミング信号ＲＴ１として出力する。また、ＡＮＤ回路３１５－２は、ディレイ回路３１２－２の出力と、インバータ回路３１４－２とを論理積した出力信号を、リセットタイミング信号ＲＴ２として出力する。 The AND circuits 315-1 and 315-2 are AND circuits. The AND circuit 315-1 outputs an output signal obtained by ANDing the output of the delay circuit 312-1 and the inverter circuit 314-1 as the reset timing signal RT1. The AND circuit 315-2 outputs an output signal obtained by ANDing the output of the delay circuit 312-2 and the inverter circuit 314-2 as the reset timing signal RT2.
なお、図１０において、ＮＯＲ回路３１１－１と、ディレイ回路（３１２－１、３１３－１）と、インバータ回路３１４－１と、ＡＮＤ回路３１５－１とにより構成される論理回路が、積分回路４１のリセットタイミング信号ＲＴ１を生成する。
In FIG. 10, a logic circuit composed of a NOR circuit 311-1, delay circuits (312-1, 313-1), an inverter circuit 314-1, and an AND circuit 315-1 is the
また、ＮＯＲ回路３１１－２と、ディレイ回路（３１２－２、３１３－２）と、インバータ回路３１４－２と、ＡＮＤ回路３１５－２とにより構成される論理回路が、積分回路４２のリセットタイミング信号ＲＴ２を生成する。
A logic circuit composed of a NOR circuit 311-2, delay circuits (312-2, 313-2), an inverter circuit 314-2, and an AND circuit 315-2 generates a reset timing signal for the
このように、本実施形態では、タイミング生成部３１ａは、複数相に対応するスイッチング素子２１の制御信号（Ｓ１、Ｓ３、Ｓ５）に基づいて、積分回路４１のリセットタイミングを生成し、複数相に対応するスイッチング素子２２の制御信号（Ｓ２、Ｓ４、Ｓ６）に基づいて、積分回路４２のリセットタイミングを生成する論理回路を備えてもよい。
As described above, in the present embodiment, the
これにより、本実施形態による電流検出装置１０は、簡易な構成である論理回路により適切に、複数の積分回路４１及び複数の積分回路４２をリセット（初期化）することができる。
As a result, the
また、上記の実施形態において、電流検出部１３（検出処理部１３１）は、電流波形を電圧に変換した信号を出力し、モータ制御部３０が、不図示のＡＤＣを介して電流値を取得する例を説明したが、これに限定されるものではない。電流検出部１３（検出処理部１３１）は、例えば、ＡＤＣを含むようにしてもよい。すなわち、電流検出部１３（検出処理部１３１）が、モータ制御部３０の一部機能を備えるようにしてもよい。また、モータ制御部３０が、電流検出部１３（検出処理部１３１）の一部又は全部の機能を備えるようにしてもよい。
In the above embodiment, the current detection unit 13 (detection processing unit 131) outputs a signal obtained by converting the current waveform into a voltage, and the
また、上記の実施形態において、電流検出装置１０は、３相の交流信号に対応して電流を検出する例を説明したが、これに限定されるものではなく、３相未満、又は４相以上の用途に適用してもよい。
In the above embodiment, the
なお、上述したモータ制御装置１及び電流検出装置１０が備える各構成は、内部に、コンピュータシステムを有している。そして、上述したモータ制御装置１及び電流検出装置１０が備える各構成の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより上述したモータ制御装置１及び電流検出装置１０が備える各構成における処理を行ってもよい。ここで、「記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行する」とは、コンピュータシステムにプログラムをインストールすることを含む。ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
Each component of the
また、「コンピュータシステム」は、インターネットやＷＡＮ、ＬＡＮ、専用回線等の通信回線を含むネットワークを介して接続された複数のコンピュータ装置を含んでもよい。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。このように、プログラムを記憶した記録媒体は、ＣＤ－ＲＯＭ等の非一過性の記録媒体であってもよい。 A "computer system" may also include a plurality of computer devices connected via a network including communication lines such as the Internet, WAN, LAN, and dedicated lines. The term "computer-readable recording medium" refers to portable media such as flexible discs, magneto-optical discs, ROMs and CD-ROMs, and storage devices such as hard discs incorporated in computer systems. Thus, the recording medium storing the program may be a non-transitory recording medium such as a CD-ROM.
１ モータ制御装置
２ 直流電源
３ モータ
４ 平滑コンデンサ
１０ 電流検出装置
１１、１１－１、１１－２、１１－３、１２、１２－１、１２－２、１２－３ ロゴスキーコイル
１３ 電流検出部
２０ インバータ部
２１、２１－１、２１－２、２１－３、２２、２２－１、２２－２、２２－３ スイッチング素子
３０ モータ制御部
３１、３１ａ タイミング生成部
４１、４１－１、４１－２、４１－３、４２、４２－１、４２－２、４２－３ 積分回路
４３ 抵抗
４４ オペアンプ
４５ コンデンサ
４６ リセットスイッチ
５０、５０－１、５０－２、５０－３ 加算器
１３１ 検出処理部
１３２ 第１リセット出力部
１３３ 第２リセット出力部
３１１－１、３１１－２ ＮＯＲ回路
３１２－１、３１２－２、３１３－１、３１３－２ ディレイ回路
３１４－１、３１４－２ インバータ回路
３１５－１、３１５－２ ＡＮＤ回路1
Claims (4)
それぞれが前記第１のスイッチング素子に１対１に対応し、前記第１のスイッチング素子に流れる電流を検出する複数の第１のロゴスキーコイルと、
それぞれが前記第２のスイッチング素子に１対１に対応し、前記第２のスイッチング素子に流れる電流を検出する複数の第２のロゴスキーコイルと、
それぞれが前記第１のロゴスキーコイルに１対１に対応し、リセット機能を有し、前記第１のロゴスキーコイルの出力を積分して第１検出信号を出力する複数の第１積分回路と、
それぞれが前記第２のロゴスキーコイルに１対１に対応し、リセット機能を有し、前記第２のロゴスキーコイルの出力を積分して第２検出信号を出力する複数の第２積分回路と、
前記第１検出信号と前記第２検出信号とに基づいて、前記インバータ部に流れる電流を検出する検出処理部と、
全ての前記第１のスイッチング素子が非導通状態である第１期間に、前記複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力部と、
全ての前記第２のスイッチング素子が非導通状態である第２期間に、前記複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力部と、
遅延回路と論理回路との組合せにより、前記第１期間の一部期間の第１リセットタイミング信号、及び前記第２期間の一部期間の第２リセットタイミング信号を生成するタイミング生成部と
を備え、
前記第１リセット出力部は、前記タイミング生成部が生成した前記第１リセットタイミング信号に基づいて、前記第１リセット信号を出力し、
前記第２リセット出力部は、前記タイミング生成部が生成した前記第２リセットタイミング信号に基づいて、前記第２リセット信号を出力する
電流検出装置。 A current detection device having a plurality of sets of first switching elements and second switching elements connected in series and detecting a current flowing through an inverter section that generates a multi-phase AC signal,
a plurality of first Rogowski coils each corresponding to the first switching element on a one-to-one basis and detecting a current flowing through the first switching element;
a plurality of second Rogowski coils each corresponding to the second switching element on a one-to-one basis and detecting a current flowing through the second switching element;
a plurality of first integration circuits each corresponding to the first Rogowski coil on a one-to-one basis, having a reset function, and integrating an output of the first Rogowski coil to output a first detection signal; ,
a plurality of second integration circuits each corresponding to the second Rogowski coil on a one-to-one basis, having a reset function, and integrating the output of the second Rogowski coil to output a second detection signal; ,
a detection processing unit that detects current flowing through the inverter unit based on the first detection signal and the second detection signal;
a first reset output unit configured to output a first reset signal for resetting the plurality of first integration circuits during a first period in which all of the first switching elements are in a non-conducting state;
a second reset output unit for outputting a second reset signal for resetting the plurality of second integration circuits during a second period in which all the second switching elements are in a non-conducting state ;
a timing generator that generates a first reset timing signal for a partial period of the first period and a second reset timing signal for a partial period of the second period by a combination of a delay circuit and a logic circuit;
with
The first reset output unit outputs the first reset signal based on the first reset timing signal generated by the timing generation unit,
The second reset output section outputs the second reset signal based on the second reset timing signal generated by the timing generation section.
Current detection device.
前記第２リセット出力部は、前記第２期間の一部期間に、前記複数の第２積分回路の全てがリセット状態になるように、前記第２リセット信号を出力する
請求項１に記載の電流検出装置。 The first reset output unit outputs the first reset signal so that all of the plurality of first integration circuits are in a reset state during a partial period of the first period;
2. The current according to claim 1, wherein the second reset output unit outputs the second reset signal so that all of the plurality of second integration circuits are reset during a partial period of the second period. detection device.
請求項１又は請求項２に記載の電流検出装置。 The timing generator generates the first reset timing signal based on a control signal for the first switching elements corresponding to the plurality of phases, and controls the second switching elements corresponding to the plurality of phases. The current detection device according to claim 1 or 2 , wherein the second reset timing signal is generated based on the signal.
複数の第１積分回路のそれぞれが、前記複数相のそれぞれに対応する前記第１のスイッチング素子に流れる電流を検出する第１のロゴスキーコイルの出力を積分して第１検出信号を出力する第１積分ステップと、
複数の第２積分回路のそれぞれが、前記複数相のそれぞれに対応する前記第２のスイッチング素子に流れる電流を検出する第２のロゴスキーコイルの出力を積分して第２検出信号を出力する第２積分ステップと、
検出処理部が、前記第１検出信号と前記第２検出信号とに基づいて、前記インバータ部に流れる電流を検出する検出処理ステップと、
第１リセット出力部が、全ての前記第１のスイッチング素子が非導通状態である第１期間に、前記複数の第１積分回路をリセットする第１リセット信号を出力する第１リセット出力ステップと、
第２リセット出力部が、全ての前記第２のスイッチング素子が非導通状態である第２期間に、前記複数の第２積分回路をリセットする第２リセット信号を出力する第２リセット出力ステップと
を含み、
遅延回路と論理回路との組合せにより、前記第１期間の一部期間の第１リセットタイミング信号、及び前記第２期間の一部期間の第２リセットタイミング信号を生成するタイミング生成部を備えており、
前記第１リセット出力ステップにおいて、前記第１リセット出力部が、前記タイミング生成部によって生成された前記第１リセットタイミング信号に基づいて、前記第１リセット信号を出力し、
前記第２リセット出力ステップにおいて、前記第２リセット出力部が、前記タイミング生成部によって生成された前記第２リセットタイミング信号に基づいて、前記第２リセット信号を出力する
電流検出方法。 A current detection method for detecting a current flowing through an inverter unit that has a plurality of sets of first switching elements and second switching elements connected in series and generates multi-phase AC signals,
Each of the plurality of first integration circuits integrates the output of the first Rogowski coil for detecting the current flowing through the first switching element corresponding to each of the plurality of phases and outputs a first detection signal. one integration step;
Each of the plurality of second integration circuits integrates the output of the second Rogowski coil for detecting the current flowing through the second switching element corresponding to each of the plurality of phases and outputs a second detection signal. 2 integral steps;
a detection processing step in which a detection processing unit detects current flowing through the inverter unit based on the first detection signal and the second detection signal;
a first reset output step in which a first reset output unit outputs a first reset signal for resetting the plurality of first integration circuits during a first period in which all the first switching elements are in a non-conducting state;
a second reset output step in which a second reset output unit outputs a second reset signal for resetting the plurality of second integration circuits during a second period in which all the second switching elements are in a non-conducting state; including
a timing generation unit that generates a first reset timing signal for a partial period of the first period and a second reset timing signal for a partial period of the second period by a combination of a delay circuit and a logic circuit; ,
In the first reset output step, the first reset output unit outputs the first reset signal based on the first reset timing signal generated by the timing generation unit;
In the second reset output step, the second reset output section outputs the second reset signal based on the second reset timing signal generated by the timing generation section.
Current detection method.
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Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815391A (en) * | 1996-03-19 | 1998-09-29 | International Rectifier Corporation | Current sensing circuit for pulse width modulated motor drive |
| JP2001165965A (en) * | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | Dc-current detecting method and dc-current detecting apparatus for power conversion device |
| JP2011064559A (en) * | 2009-09-17 | 2011-03-31 | Hitachi Automotive Systems Ltd | Voltage detection apparatus and power conversion apparatus using the same |
| JP2011254561A (en) * | 2010-05-07 | 2011-12-15 | Panasonic Corp | Motor current detection ic, and current detector and motor controller using the same |
| WO2013058282A1 (en) * | 2011-10-17 | 2013-04-25 | アイシン・エィ・ダブリュ株式会社 | Current detection device |
| JP2013231601A (en) * | 2012-04-27 | 2013-11-14 | Mitsubishi Electric Corp | Current detection device for electric power converter, and semiconductor module having the same |
| JP2019149860A (en) * | 2018-02-26 | 2019-09-05 | 新電元工業株式会社 | Switching power supply device |
| WO2019167244A1 (en) * | 2018-03-02 | 2019-09-06 | 三菱電機株式会社 | Power conversion device and electric motor system |
| WO2021066153A1 (en) * | 2019-10-04 | 2021-04-08 | 新電元工業株式会社 | Electric current detection device, motor control device, and electric current detection method |
| JP2022021850A (en) * | 2020-07-22 | 2022-02-03 | 株式会社Soken | Current sensor |
-
2022
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815391A (en) * | 1996-03-19 | 1998-09-29 | International Rectifier Corporation | Current sensing circuit for pulse width modulated motor drive |
| JP2001165965A (en) * | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | Dc-current detecting method and dc-current detecting apparatus for power conversion device |
| JP2011064559A (en) * | 2009-09-17 | 2011-03-31 | Hitachi Automotive Systems Ltd | Voltage detection apparatus and power conversion apparatus using the same |
| JP2011254561A (en) * | 2010-05-07 | 2011-12-15 | Panasonic Corp | Motor current detection ic, and current detector and motor controller using the same |
| WO2013058282A1 (en) * | 2011-10-17 | 2013-04-25 | アイシン・エィ・ダブリュ株式会社 | Current detection device |
| JP2013231601A (en) * | 2012-04-27 | 2013-11-14 | Mitsubishi Electric Corp | Current detection device for electric power converter, and semiconductor module having the same |
| JP2019149860A (en) * | 2018-02-26 | 2019-09-05 | 新電元工業株式会社 | Switching power supply device |
| WO2019167244A1 (en) * | 2018-03-02 | 2019-09-06 | 三菱電機株式会社 | Power conversion device and electric motor system |
| WO2021066153A1 (en) * | 2019-10-04 | 2021-04-08 | 新電元工業株式会社 | Electric current detection device, motor control device, and electric current detection method |
| JP2022021850A (en) * | 2020-07-22 | 2022-02-03 | 株式会社Soken | Current sensor |
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