JP7302358B2 - SUBSTRATE PROCESSING APPARATUS AND SUBSTRATE PROCESSING METHOD - Google Patents

SUBSTRATE PROCESSING APPARATUS AND SUBSTRATE PROCESSING METHOD Download PDF

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Description

本開示は、基板処理装置及び基板処理方法に関する。 The present disclosure relates to a substrate processing apparatus and a substrate processing method.

半導体デバイスの製造工程においては、基板である半導体ウエハ（以下、ウエハと記載する）に対してフォトリソグラフィが行われる。このフォトリソグラフィを行うための基板処理装置としては、各々異なる処理を行う複数の処理モジュールに対して、搬送機構が順番にウエハを搬送するように構成される場合が有る。また、同じロットのウエハに同一の処理を並行して行うことができるように、上記の処理モジュールについては同一のものが複数設けられる場合が有る。 2. Description of the Related Art In a manufacturing process of a semiconductor device, photolithography is performed on a semiconductor wafer (hereinafter referred to as a wafer) which is a substrate. A substrate processing apparatus for performing this photolithography may be configured such that a transport mechanism sequentially transports wafers to a plurality of processing modules that perform different processes. In some cases, a plurality of the same processing modules are provided so that the same processing can be performed on wafers of the same lot in parallel.

特許文献１では、複数の単位ブロックが積層されて構成される処理ブロックを備え、上記のようにウエハに異なる処理を行う処理モジュール、及び同一の処理を行う処理モジュールが、各単位ブロックに設けられた塗布、現像装置について示されている。この塗布、現像装置では、各処理モジュールにおける処理時間を同じ処理を行う処理モジュールの数で除した値の最大値と、基板搬送機構が単位ブロックを１周回する最短時間とのうちの長い方が、基板搬送機構が単位ブロックを１周回する時間（サイクルタイム）とされる。このサイクルタイムと、処理モジュールに含まれる加熱モジュールの処理時間と、に基づいて当該加熱モジュールにおけるウエハの滞在サイクル数（基板搬送機構の周回動作の回数）が決定されて、単位ブロック内におけるウエハの搬送スケジュールが設定される。 In Japanese Unexamined Patent Application Publication No. 2002-100000, a processing block configured by stacking a plurality of unit blocks is provided, and a processing module that performs different processing on a wafer as described above and a processing module that performs the same processing are provided in each unit block. A coating and developing apparatus is shown. In this coating and developing apparatus, the longer of the maximum value obtained by dividing the processing time in each processing module by the number of processing modules performing the same processing and the shortest time required for the substrate transport mechanism to make one turn around the unit block is , the time (cycle time) for the substrate transfer mechanism to make one turn around the unit block. Based on this cycle time and the processing time of the heating module included in the processing module, the number of cycles in which the wafer stays in the heating module (the number of revolutions of the substrate transfer mechanism) is determined. A transfer schedule is set.

特開２０１０－１４７４２４号公報JP 2010-147424 A

本開示は、モジュールにおける必要な滞在時間が互いに異なる複数のロットの基板を順次搬送して処理を行うにあたり、基板搬送機構の負荷を抑えて装置のスループットの向上を図ることができる技術を提供する。 The present disclosure provides a technology capable of reducing the load on a substrate transport mechanism and improving the throughput of an apparatus when sequentially transporting and processing a plurality of lots of substrates that require different residence times in a module. .

本開示の基板処理装置は、上流側のモジュールから下流側のモジュールへと基板を順次搬送して処理する処理ブロックを備える基板処理装置において、
前記基板が格納されるキャリアと前記処理ブロックとの間で前記基板を受け渡し、当該処理ブロックへの前記基板の搬入出を行う搬入出用搬送機構と、
前記搬入出用搬送機構によって前記処理ブロックから搬出される処理済みの前記基板が載置される搬出モジュールと、
前記処理ブロックにおける前記基板の搬送の順番が互いに同じである前記搬出モジュールの上流側の複数のモジュールにより構成されるマルチモジュールと、
互いに独立して各モジュールに対して進退する複数の基板保持部を備え、前記処理ブロックに設けられる搬送路を周回して、モジュール間で前記基板を受け渡す主搬送機構と、
前記主搬送機構が前記搬送路を１周する時間をサイクルタイムとすると、
前記制御部は、
前記主搬送機構の搬送工程数に対応する基板の搬送時間、または前記マルチモジュールを含むと共に前記基板に複数ステップの処理を行うように前記処理ブロックに設けられるモジュール群のうち、同じステップにおける使用可能なモジュールの数で当該ステップのモジュールにおける必要な基板の滞在時間を除することにより、各ステップについて得られる時間のうちの最大時間である時間のパラメータと、
前記マルチモジュールを構成するモジュールにおける前記必要な基板の滞在時間と、
前記サイクルタイムと、に基づいた、
前記マルチモジュールのうちの前記基板の搬送先となるモジュール数の決定及び前記マルチモジュールに基板が搬入されてから当該基板が搬出されるまでに前記主搬送機構が周回する回数である滞在サイクル数の決定を含む第１の搬送スケジュールの設定を行う。 A substrate processing apparatus of the present disclosure includes a processing block that sequentially transports and processes substrates from an upstream module to a downstream module,
a loading/unloading transport mechanism for delivering the substrate between a carrier in which the substrate is stored and the processing block, and loading and unloading the substrate to and from the processing block;
an unloading module on which the processed substrate unloaded from the processing block by the loading/unloading transport mechanism is mounted;
a multi-module configured by a plurality of modules on the upstream side of the unloading module in which the order of transporting the substrates in the processing block is the same;
a main transport mechanism including a plurality of substrate holding units that move independently of each other to advance and retreat from each module, and that circulates a transport path provided in the processing block and transfers the substrate between modules;
Assuming that the cycle time is the time taken for the main transport mechanism to complete one round of the transport path,
The control unit
Substrate transfer time corresponding to the number of transfer steps of the main transfer mechanism, or a group of modules including the multi-module and provided in the processing block so as to perform multi-step processing on the substrate, which can be used in the same step a time parameter, which is the maximum time obtained for each step by dividing the required substrate residence time in the module of that step by the number of modules in question;
the required residence time of the substrate in the modules that make up the multi-module;
based on the cycle time and
Determination of the number of modules to which the substrate is to be transferred among the multi-modules, and a staying cycle number which is the number of times the main transfer mechanism rotates from when the substrate is transferred into the multi-module to when the substrate is transferred out. Set up a first transfer schedule including decisions.

本開示によれば、モジュールにおける必要な滞在時間が互いに異なる複数のロットの基板を順次搬送して処理を行うにあたり、基板搬送機構の負荷を抑えて装置のスループットの向上を図ることができる。 According to the present disclosure, it is possible to reduce the load on the substrate transport mechanism and improve the throughput of the apparatus when sequentially transporting and processing a plurality of lots of substrates that require different residence times in the module.

本開示の一実施形態である塗布、現像装置の横断側面図である。1 is a cross-sectional side view of a coating and developing apparatus that is an embodiment of the present disclosure; FIG. 前記塗布、現像装置の縦断側面図である。2 is a vertical cross-sectional view of the coating and developing device; FIG. 比較例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of a comparative example; 比較例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of a comparative example; 実施例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of an example; FIG. 実施例の搬送スケジュールを示す表図である。It is a table|surface figure which shows the conveyance schedule of an Example. 比較例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of a comparative example; 比較例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of a comparative example; FIG. 実施例の搬送スケジュールを示す表図である。It is a table|surface figure which shows the conveyance schedule of an Example. 実施例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of an example; FIG. 実施例の搬送スケジュールの設定フローを示すチャート図である。FIG. 10 is a chart diagram showing a transfer schedule setting flow of the embodiment; 塗布、現像装置の単位ブロックを示す模式図である。It is a schematic diagram showing a unit block of a coating and developing device. 搬送スケジュールを設定するための滞在サイクル数の設定手順を示すフロー図である。FIG. 10 is a flow diagram showing a procedure for setting the number of staying cycles for setting a transport schedule; 実施例の搬送スケジュールを示す表図である。It is a table|surface figure which shows the conveyance schedule of an Example. 実施例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of an example; FIG. 実施例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of an example; FIG. 実施例の搬送スケジュールを示す表図である。FIG. 11 is a table showing a transportation schedule of an example; FIG. 実施例の搬送スケジュールを示す表図である。It is a table|surface figure which shows the conveyance schedule of an Example. 実施例の搬送スケジュールを示す表図である。It is a table|surface figure which shows the conveyance schedule of an Example.

本開示の基板処理装置の一実施形態である塗布、現像装置１について、図１の平面図、図２の縦断側面図を夫々参照しながら説明する。塗布、現像装置１は、互いに区画されたキャリアブロックＤ１と、処理ブロックＤ２と、インターフェイスブロックＤ３と、をこの順に前方から後方に向かって接続して構成されている。インターフェイスブロックＤ３の後方には露光機Ｄ４が接続されている。キャリアブロックＤ１には、多数枚のウエハＷを格納するキャリア１０の載置台１１と、開閉部１２と、開閉部１２を介してキャリア１０からウエハＷを搬送するための搬送機構１３と、が設けられている。 A coating and developing apparatus 1, which is an embodiment of the substrate processing apparatus of the present disclosure, will be described with reference to the plan view of FIG. 1 and the longitudinal side view of FIG. 2, respectively. The coating and developing apparatus 1 is configured by connecting a carrier block D1, a processing block D2, and an interface block D3, which are partitioned from each other, in this order from the front to the rear. An exposure machine D4 is connected behind the interface block D3. The carrier block D1 is provided with a mounting table 11 for a carrier 10 storing a large number of wafers W, an opening/closing section 12, and a transfer mechanism 13 for transferring the wafers W from the carrier 10 via the opening/closing section 12. It is

処理ブロックＤ２は、ウエハＷに液処理及び加熱処理を行う単位ブロックＥ１～Ｅ６が下から順に積層されて構成されており、単位ブロックＥ１～Ｅ６は互いに区画されている。この例では、単位ブロックＥ１～Ｅ３は互いに同様に構成されており、液処理として、薬液の塗布による反射防止膜の形成及びレジストの塗布によるレジスト膜の形成を行う。また、単位ブロックＥ４～Ｅ６は互いに同様に構成されており、液処理として現像によるレジストパターンの形成を行う。各単位ブロックＥ（Ｅ１～Ｅ６）において、互いに並行してウエハＷの搬送及び処理が行われる。 The processing block D2 is constructed by stacking unit blocks E1 to E6 for performing liquid processing and heat processing on the wafer W, and the unit blocks E1 to E6 are partitioned from each other. In this example, the unit blocks E1 to E3 are configured in the same manner as each other, and as the liquid treatment, formation of an antireflection film by application of a chemical solution and formation of a resist film by application of a resist are performed. Further, the unit blocks E4 to E6 are configured in the same manner as each other, and a resist pattern is formed by development as liquid processing. In each unit block E (E1 to E6), wafers W are transferred and processed in parallel.

単位ブロックＥ１～Ｅ６のうち代表して、図１に示した単位ブロックＥ６について説明する。単位ブロックＥ６の左右の中央には、前後方向に伸びるウエハＷの搬送路１４が形成されている。搬送路１４の左右の一方側には、４つの現像モジュールが設けられており、各現像モジュールをＤＥＶ１～ＤＥＶ４として表している。搬送路１４の他方側には、載置されたウエハＷが加熱されるように熱板を備える加熱モジュールが前後に多数並べて設けられている。熱板の温度、即ちウエハＷの加熱温度は変更自在である。この加熱モジュールとしては、露光後、現像前の加熱処理であるＰＥＢ（Post Exposure Bake）を行うＣＳＷＰ１～ＣＳＷＰ３と、現像後の加熱処理を行うＣＧＨＰ１～ＣＧＨＰ３とが設けられている。 The unit block E6 shown in FIG. 1 will be described as a representative of the unit blocks E1 to E6. A transport path 14 for the wafer W extending in the front-rear direction is formed in the left-right center of the unit block E6. Four development modules are provided on one of the left and right sides of the transport path 14, and each development module is represented as DEV1 to DEV4. On the other side of the transfer path 14, a large number of heating modules each having a heating plate are arranged in front and behind so that the mounted wafer W is heated. The temperature of the hot plate, that is, the heating temperature of the wafer W can be changed. As the heating modules, CSWP1 to CSWP3 for PEB (Post Exposure Bake), which is a heat treatment before development after exposure, and CGHP1 to CGHP3 for heat treatment after development are provided.

上記の搬送路１４には、単位ブロックＥ６でウエハＷを搬送する搬送アームＦ６が設けられている。搬送アームＦ６は、搬送路１４を昇降移動、前後移動、垂直軸周りに回動自在な基台２１を備えている。基台２１上にはウエハＷを各々支持可能な２つの基板保持部２２が設けられ、基板保持部２２は互いに独立して基台２１に対して進退することができる。後述のようにウエハＷを搬送フローの下流側のモジュールへと搬送するにあたり、一方の基板保持部２２が進退することでモジュールからウエハＷを受け取り、続いて他方の基板保持部２２が当該モジュールに進入し、保持しているウエハＷを当該モジュールに送出することができる。つまり、モジュールにおいてウエハＷを入れ替えるように搬送することが可能であり、このような搬送を入れ替え搬送とする。なお、モジュールとはウエハＷが載置される場所であり、ウエハＷに処理を行うモジュールについては処理モジュールと記載する場合が有る。 The transfer path 14 is provided with a transfer arm F6 for transferring the wafer W in the unit block E6. The transport arm F6 has a base 21 that can move up and down along the transport path 14, move back and forth, and rotate about a vertical axis. Two substrate holders 22 each capable of supporting a wafer W are provided on the base 21 , and the substrate holders 22 can advance and retreat with respect to the base 21 independently of each other. As will be described later, when transferring the wafer W to a module on the downstream side of the transfer flow, one substrate holding part 22 advances and retreats to receive the wafer W from the module, and then the other substrate holding part 22 moves to the module. It can enter and deliver the wafer W it holds to the module. In other words, it is possible to transfer wafers W in a module so as to exchange them, and such transfer is referred to as exchange transfer. A module is a place where the wafer W is placed, and a module for processing the wafer W may be referred to as a processing module.

単位ブロックＥ１～Ｅ３について、単位ブロックＥ６との差異点を中心に説明すると、単位ブロックＥ１～Ｅ３は、現像モジュールＤＥＶ（ＤＥＶ１～ＤＥＶ４）の代わりに、反射防止膜形成モジュール及びレジスト膜形成モジュールを備えている。レジスト膜形成モジュールは、ウエハＷに薬液としてレジストを供給してレジスト膜を形成する。反射防止膜形成モジュールは反射防止膜形成用の薬液をウエハＷに供給して反射防止膜を形成する。また、単位ブロックＥ１～Ｅ３においては、加熱モジュールＣＳＷＰ（ＣＳＷＰ１～ＣＳＷＰ３）及びＣＧＨＰ（ＣＧＨＰ１～ＣＧＨＰ３）の代わりに、反射防止膜形成後、レジスト膜形成後のウエハＷを各々加熱するための加熱モジュールが設けられる。図２では、搬送アームＦ６に相当する各単位ブロックＥ１～Ｅ５の搬送アームについて、Ｆ１～Ｆ５として示しており、主搬送機構である搬送アームＦ１～Ｆ６は互いに同様に構成されている。 Regarding the unit blocks E1 to E3, the differences from the unit block E6 will be mainly described. The unit blocks E1 to E3 have an antireflection film forming module and a resist film forming module instead of the developing modules DEV (DEV1 to DEV4). I have. The resist film forming module supplies a resist as a chemical solution to the wafer W to form a resist film. The antireflection film forming module supplies a chemical solution for forming an antireflection film to the wafer W to form an antireflection film. In the unit blocks E1 to E3, instead of the heating modules CSWP (CSWP1 to CSWP3) and CGHP (CGHP1 to CGHP3), heating modules for respectively heating the wafers W after formation of the antireflection film and after formation of the resist film. is provided. In FIG. 2, the transfer arms of the unit blocks E1 to E5 corresponding to the transfer arm F6 are shown as F1 to F5.

処理ブロックＤ２におけるキャリアブロックＤ１側には、各単位ブロックＥ１～Ｅ６に跨って上下に伸び、互いに積層された多数のモジュールからなるタワーＴ１が設けられている。このタワーＴ１には、受け渡しモジュールＴＲＳ１０、ＴＲＳ２０、ＴＲＳ１～ＴＲＳ３と、温度調整モジュールＳＣＰＬ１、ＳＣＰＬ２と、温度調整モジュールＳＣＰＬ′１、ＳＣＰＬ′２と、が設けられている。 On the side of the carrier block D1 in the processing block D2, a tower T1 is provided which extends vertically across the unit blocks E1 to E6 and is composed of a large number of mutually stacked modules. The tower T1 is provided with delivery modules TRS10, TRS20, TRS1 to TRS3, temperature adjustment modules SCPL1, SCPL2, and temperature adjustment modules SCPL'1, SCPL'2.

受け渡しモジュールＴＲＳ１～ＴＲＳ３は、搬送アームＦ１～Ｆ３が各々アクセス可能な高さに設けられている。温度調整モジュールＳＣＰＬ（ＳＣＰＬ１、ＳＣＰＬ２）及びＳＣＰＬ′（ＳＣＰＬ′１、ＳＣＰＬ′２）は、搬送アームＦ４、Ｆ５、Ｆ６が各々アクセス可能な高さに設けられている。これら温度調整モジュールＳＣＰＬ、ＳＣＰＬ′については、載置されたウエハＷを冷却して温度調整するステージを備えている。加熱モジュールＣＳＷＰの次にウエハＷが搬送される温度調整モジュールをＳＣＰＬとし、加熱モジュールＣＧＨＰの次にウエハＷが搬送される温度調整モジュールをＳＣＰＬ′としている。温度調整モジュールＳＣＰＬ′については、単位ブロックＥ４～Ｅ６で処理済みのウエハＷを、当該単位ブロックＥ４～Ｅ６から搬出するために載置する搬出モジュールである。また、タワーＴ１の近傍には、タワーＴ１を構成する各モジュールにアクセス可能で昇降自在な搬送機構１５が設けられている。 The transfer modules TRS1 to TRS3 are provided at heights accessible by the transfer arms F1 to F3. The temperature regulation modules SCPL (SCPL1, SCPL2) and SCPL' (SCPL'1, SCPL'2) are provided at a height accessible by the transfer arms F4, F5, F6, respectively. These temperature adjustment modules SCPL and SCPL' are provided with a stage for cooling the mounted wafer W to adjust the temperature. The temperature adjustment module to which the wafer W is transferred next to the heating module CSWP is SCPL, and the temperature adjustment module to which the wafer W is transferred next to the heating module CGHP is SCPL'. The temperature adjustment module SCPL' is an unloading module for unloading the wafers W processed in the unit blocks E4 to E6 from the unit blocks E4 to E6. In the vicinity of the tower T1, there is provided a transport mechanism 15 that can be moved up and down so that each module that constitutes the tower T1 can be accessed.

続いて、インターフェイスブロックＤ３について説明する。このインターフェイスブロックＤ３は、単位ブロックＥ１～Ｅ６に跨がるように上下に伸びるタワーＴ２～Ｔ４を備えている。このタワーＴ２には、多数の受け渡しモジュールＴＲＳが積層されて設けられている。そして、この受け渡しモジュールＴＲＳは単位ブロックＥ１～Ｅ６に対応する各高さに設けられている。単位ブロックＥ１～Ｅ３に対応する高さの受け渡しモジュールをＴＲＳ１１～ＴＲＳ１３、単位ブロックＥ４～Ｅ６に対応する高さの受け渡しモジュールをＴＲＳ４～ＴＲＳ６として夫々示している。受け渡しモジュールＴＲＳ４～ＴＲＳ６は、単位ブロックＥ４～Ｅ６へウエハＷを各々搬入するための搬入モジュールである。 Next, the interface block D3 will be explained. The interface block D3 has towers T2 to T4 extending vertically across the unit blocks E1 to E6. A large number of transfer modules TRS are stacked on the tower T2. The transfer module TRS is provided at each height corresponding to the unit blocks E1 to E6. The height transfer modules corresponding to the unit blocks E1 to E3 are shown as TRS11 to TRS13, and the height transfer modules corresponding to the unit blocks E4 to E6 are shown as TRS4 to TRS6, respectively. The transfer modules TRS4 to TRS6 are loading modules for loading the wafers W into the unit blocks E4 to E6, respectively.

タワーＴ３、Ｔ４は、タワーＴ２を左右から挟むように設けられている。タワーＴ３、Ｔ４には、各種のモジュールが含まれるが、図示及び説明を省略する。また、インターフェイスブロックＤ３は、各タワーＴ２～Ｔ４に対してウエハＷを搬送する搬送機構１６～１８を備えている。搬送機構１６は、タワーＴ２及びタワーＴ３に対してウエハＷの受け渡しを行うための昇降自在な搬送機構であり、搬送機構１７は、タワーＴ２及びタワーＴ４に対してウエハＷの受け渡しを行うための昇降自在な搬送機構である。搬送機構１８は、タワーＴ２と露光機Ｄ４との間でウエハＷの受け渡しを行うための搬送機構である。搬送機構１３、１５、１６～１８は、キャリア１０と処理ブロックＤ２との間でウエハＷを受け渡す搬入出用搬送機構を構成する。 The towers T3 and T4 are provided so as to sandwich the tower T2 from left and right. Although the towers T3 and T4 include various modules, illustration and description thereof are omitted. The interface block D3 also includes transfer mechanisms 16 to 18 for transferring the wafers W to the respective towers T2 to T4. The transport mechanism 16 is a vertically movable transport mechanism for transferring wafers W to and from towers T2 and T3, and the transport mechanism 17 is for transferring wafers W to and from towers T2 and T4. It is a transport mechanism that can move up and down. The transport mechanism 18 is a transport mechanism for transferring the wafer W between the tower T2 and the exposing machine D4. The transfer mechanisms 13, 15, 16 to 18 constitute a transfer mechanism for loading and unloading the wafer W between the carrier 10 and the processing block D2.

続いて、塗布、現像装置１におけるウエハＷの搬送フローについて説明する。ウエハＷは、キャリア１０から搬送機構１３により、タワーＴ１の受け渡しモジュールＴＲＳ１０に搬送される。ウエハＷは、この受け渡しモジュールＴＲＳ１０から搬送機構１５により受け渡しモジュールＴＲＳ１～ＴＲＳ３に振り分けられる。そして、当該ウエハＷは、受け渡しモジュールＴＲＳ１～ＴＲＳ３から搬送アームＦ１～Ｆ３により、単位ブロックＥ１～Ｅ３に取り込まれ、反射防止膜形成モジュール→加熱モジュール→レジスト膜形成モジュール→加熱モジュールの順で搬送される。それによって反射防止膜、レジスト膜がウエハＷに順に形成された後、当該ウエハＷは受け渡しモジュールＴＲＳ１１～ＴＲＳ１３に搬送され、搬送機構１６、１８により、露光機Ｄ４へ搬送され、レジスト膜が所定のパターンに沿って露光される。 Next, the transfer flow of the wafer W in the coating and developing apparatus 1 will be described. The wafer W is transported from the carrier 10 by the transport mechanism 13 to the transfer module TRS10 of the tower T1. The wafers W are distributed from the transfer module TRS10 to the transfer modules TRS1 to TRS3 by the transfer mechanism 15. FIG. Then, the wafer W is transferred from the transfer modules TRS1 to TRS3 to the unit blocks E1 to E3 by the transfer arms F1 to F3, and transferred in the order of the antireflection film forming module→heating module→resist film forming module→heating module. be. After the antireflection film and the resist film are formed on the wafer W in this order, the wafer W is transferred to the transfer modules TRS11 to TRS13, transferred to the exposing machine D4 by the transfer mechanisms 16 and 18, and the resist film is formed to a predetermined value. It is exposed along the pattern.

露光後のウエハＷは、搬送機構１８により露光機Ｄ４から取り出され、タワーＴ４のモジュールを介して搬送機構１７に受け取られる。搬送機構１７は、ウエハＷを受け渡しモジュールＴＲＳ４、ＴＲＳ５、ＴＲＳ６の順に繰り返し搬送し、ウエハＷをこれらの受け渡しモジュールに振り分ける。そして、受け渡しモジュールＴＲＳ４～ＴＲＳ６に搬送されたウエハＷは、搬送アームＦ４～Ｆ６により加熱モジュールＣＳＷＰ→温度調整モジュールＳＣＰＬ→現像モジュールＤＥＶ→加熱モジュールＣＧＨＰ→温度調整モジュールＳＣＰＬ′の順で搬送される。それにより、ウエハＷに形成されたレジスト膜について、ＰＥＢ、温度調整、現像、温度調整が順に行われる。然る後、ウエハＷは搬送機構１５により、単位ブロックＥ４～Ｅ６から搬出されて受け渡しモジュールＴＲＳ２０に搬送され、搬送機構１３によってキャリア１０に戻される。 The exposed wafer W is taken out from the exposure machine D4 by the transport mechanism 18 and received by the transport mechanism 17 via the module of the tower T4. The transfer mechanism 17 repeatedly transfers the wafer W to the transfer modules TRS4, TRS5, and TRS6 in this order, and distributes the wafer W to these transfer modules. Then, the wafer W transferred to the transfer modules TRS4 to TRS6 is transferred by the transfer arms F4 to F6 in the order of the heating module CSWP→temperature adjustment module SCPL→development module DEV→heating module CGHP→temperature adjustment module SCPL'. As a result, the resist film formed on the wafer W is sequentially subjected to PEB, temperature adjustment, development, and temperature adjustment. Thereafter, the wafer W is unloaded from the unit blocks E4 to E6 by the transport mechanism 15, transported to the transfer module TRS20, and returned to the carrier 10 by the transport mechanism 13. FIG.

ところで、上記のようにウエハＷが搬送されるにあたり、単位ブロックＥにおいて搬送の順番が同じである同一の複数のモジュールについては、マルチモジュールとする。従って、現像モジュールＤＥＶ１～ＤＥＶ４が同じマルチモジュールを構成し、温度調整モジュールＳＣＰＬ１、ＳＣＰＬ２が同じマルチモジュールを構成し、温度調整モジュールＳＣＰＬ′１、ＳＣＰＬ′２が同じマルチモジュールを構成している。また、加熱モジュールＣＳＷＰ１～ＣＳＷＰ３が同じマルチモジュールを構成し、加熱モジュールＣＧＨＰ１～ＣＧＨＰ３が同じマルチモジュールを構成している。また、上記の搬送フローにおける各処理工程をステップとして記載する場合が有る。即ち、同じマルチモジュールを構成する各モジュールは、互いに同じステップを実施するためのモジュールである。なお、上記のように搬送フローが設定されているため、加熱モジュールＣＳＷＰ、温度調整モジュールＳＣＰＬについては上流側のマルチモジュールに相当し、現像モジュールＤＥＶ、加熱モジュールＣＧＨＰについては下流側のマルチモジュールに相当する。 By the way, when the wafer W is transported as described above, a plurality of identical modules in the unit block E that are transported in the same order are referred to as multi-modules. Accordingly, the development modules DEV1 to DEV4 constitute the same multi-module, the temperature adjustment modules SCPL1 and SCPL2 constitute the same multi-module, and the temperature adjustment modules SCPL'1 and SCPL'2 constitute the same multi-module. Further, the heating modules CSWP1 to CSWP3 constitute the same multi-module, and the heating modules CGHP1 to CGHP3 constitute the same multi-module. Further, each processing process in the above transfer flow may be described as a step. That is, each module constituting the same multi-module is a module for performing the same steps as each other. Since the transfer flow is set as described above, the heating module CSWP and the temperature adjustment module SCPL correspond to the upstream multi-module, and the developing module DEV and the heating module CGHP correspond to the downstream multi-module. do.

そして、塗布、現像装置１にて搬送されるウエハＷについては、プロセスジョブ（ＰＪ）によって設定されている。ＰＪは、ウエハＷにおける処理レシピ（どの種類のモジュールに搬送して処理するかという搬送レシピも含む）、搬送するウエハＷを指定する情報である。同じＰＪとして設定されたウエハＷについては同種の処理を受ける、同じロットのウエハＷである。上記の処理レシピにより、使用可能モジュール数や処理内容が指定され、この処理内容に基づいて各モジュールにおけるウエハＷの処理時間が算出される。また、処理レシピに基づいて各種の演算が行われることで、後述のＯＨＴ（Over Head Time）が算出される。なお、上記の処理内容（処理パラメータ）には、加熱モジュールＣＳＷＰ１～ＣＳＷＰ３、ＣＧＨＰ１～ＣＧＨＰ３における熱板の温度が含まれる。 The wafer W to be transported by the coating and developing apparatus 1 is set by a process job (PJ). PJ is information specifying a processing recipe for the wafer W (including a transfer recipe indicating to which type of module the wafer W is to be transferred and processed) and the wafer W to be transferred. Wafers W set as the same PJ are wafers W of the same lot that undergo the same type of processing. The processing recipe specifies the number of usable modules and processing details, and the processing time for the wafer W in each module is calculated based on the processing details. Further, OHT (Over Head Time), which will be described later, is calculated by performing various calculations based on the processing recipe. The processing contents (processing parameters) described above include the temperatures of the hot plates in the heating modules CSWP1 to CSWP3 and CGHP1 to CGHP3.

上記の処理レシピで指定される、あるいは処理レシピに基づいて算出される各パラメータについて説明する。使用可能モジュール数とは、同じマルチモジュールを各々構成すると共に、ウエハＷの処理時に使用可能となるモジュールの数である。以下の説明では、各ＰＪのウエハＷの処理に、既述した各モジュールが全て用いられるものとする。従って、例えば現像モジュールＤＥＶについてはＤＥＶ１～ＤＥＶ４の４つが設けられているため、使用可能モジュール数は４である。また、ＯＨＴとは、モジュールへのウエハＷの搬入から処理までに必要な時間と、ウエハＷの処理後、モジュールから当該ウエハＷが搬出可能になるまでに必要な時間との合計である。ところで、モジュールにおけるウエハＷの処理時間とＯＨＴとの合計が、ウエハＷがモジュールに滞在するにあたり、少なくとも必要な滞在時間（ＭＵＴ：Module Using Time）である。上記のように処理レシピに基づいて、ウエハＷの処理時間及びＯＨＴが算出されることになり、さらにこのＭＵＴについても算出されることになる。 Each parameter specified by the above processing recipe or calculated based on the processing recipe will be described. The number of usable modules is the number of modules that constitute the same multi-module and that can be used when wafers W are processed. In the following description, it is assumed that all the modules described above are used for processing wafers W in each PJ. Therefore, for example, four developing modules DEV1 to DEV4 are provided, so the number of usable modules is four. The OHT is the sum of the time required from loading the wafer W into the module to processing and the time required until the wafer W can be unloaded from the module after processing the wafer W. By the way, the sum of the processing time of the wafer W in the module and the OHT is at least the staying time (MUT: Module Using Time) necessary for the wafer W to stay in the module. Based on the processing recipe as described above, the processing time and OHT for the wafer W are calculated, and the MUT is also calculated.

例えばロットが異なるウエハＷは互いに異なるキャリア１０に格納され、一のキャリア１０からのウエハＷの払い出しが終わると、次のキャリア１０からのウエハＷの払い出しが行われる。塗布、現像装置１では、装置に搬入されたウエハＷが順番に下流側に向かうように搬送される。即ち後から搬入されたウエハＷが、先に搬入されたウエハＷを追い越して下流側のモジュールへ移動しないように搬送が行われる。従って、各単位ブロックＥには同じロットのウエハＷがまとまって、即ち同じＰＪのウエハＷがまとまって搬入される。 For example, wafers W of different lots are stored in different carriers 10, and when wafers W from one carrier 10 have been delivered, wafers W from the next carrier 10 are delivered. In the coating and developing apparatus 1, the wafers W loaded into the apparatus are sequentially transported toward the downstream side. That is, the transfer is performed so that the wafer W loaded later does not overtake the wafer W loaded earlier and moves to the module on the downstream side. Accordingly, wafers W of the same lot are collectively loaded into each unit block E, that is, wafers W of the same PJ are collectively loaded.

搬送アームＦ（Ｆ１～Ｆ６）については、単位ブロックＥ（Ｅ１～Ｅ６）においてアクセスするモジュールの間を順番にサイクリックに移動して、ウエハＷを１枚ずつ、上流側のモジュールから下流側のモジュールへ受け渡すサイクル搬送を行う。つまり単位ブロックＥ６であれば、搬送アームＦ６が搬送路１４を繰り返し周回移動し、単位ブロックＥ６への搬入モジュールである受け渡しモジュールＴＲＳ６側から、搬出モジュールである温度調整モジュールＳＣＰＬ′側へ向かうウエハＷの搬送が繰り返し行われる。搬送アームＦが搬送路１４を１周する時間をサイクルタイムとする。そして、ウエハＷに順番を割り当て、ウエハＷの順番と搬送先のモジュールとを対応付けて、上記の搬送アームＦによるサイクルを指定したデータを時系列に並べて作成したものを搬送スケジュールとする。塗布、現像装置１へ搬入される前に予め作成された搬送スケジュールに従って、ウエハＷは当該塗布、現像装置１内を搬送される。 The transfer arms F (F1 to F6) cyclically move between the modules to be accessed in the unit block E (E1 to E6), and transfer the wafers W one by one from the module on the upstream side to the module on the downstream side. Carry out cyclic transport to pass to the module. In other words, in the case of the unit block E6, the transfer arm F6 repeatedly moves around the transfer path 14, and the wafer W moves from the transfer module TRS6 side, which is the loading module into the unit block E6, to the temperature adjustment module SCPL' side, which is the unloading module. is repeated. The cycle time is defined as the time taken for the transport arm F to go around the transport path 14 once. A transfer schedule is created by assigning an order to the wafer W, associating the order of the wafer W with the module of the transfer destination, and arranging the data specifying the cycle by the transfer arm F in time series. The wafer W is transported through the coating and developing apparatus 1 according to a transport schedule prepared in advance before being loaded into the coating and developing apparatus 1 .

以下、この塗布、現像装置１における搬送スケジュール及びその設定方法について説明するために、先に比較例の搬送スケジュールについて説明する。図３の表は、第１のロットであるＰＪ－ＡのウエハＷ、第２のロットであるＰＪ－ＢのウエハＷをこの順に連続して搬送アームＦ６によって搬送する場合に設定される、比較例１の搬送スケジュールについて示している。このように表として示される搬送スケジュールについて説明する。横方向に並んだセルの１列は１つのサイクルを表し、表の下方に向かうほど後の時間のサイクルである。縦方向に並んだセルの列は、ウエハＷの搬送先のモジュールを表している。そして、セル内に記載されたＩＤ番号とＩＤ番号から下方に伸びる矢印とにより、どのサイクルで、どのモジュールに、どのウエハＷが搬送されて滞在するかが示されている。 In the following, in order to explain the transport schedule in the coating and developing apparatus 1 and the setting method thereof, a transport schedule of a comparative example will be described first. The table of FIG. 3 is set when the wafer W of the first lot PJ-A and the wafer W of the second lot PJ-B are successively transferred in this order by the transfer arm F6. 1 shows the transfer schedule of Example 1. FIG. The transfer schedule shown as a table in this way will be described. One horizontal row of cells represents one cycle, and the lower the table, the later the cycle. Columns of cells arranged in the vertical direction represent modules to which wafers W are to be transferred. An ID number written in the cell and an arrow extending downward from the ID number indicate which wafer W is transferred to which module and stays in which cycle.

具体的に時系列で見ると、ＩＤ番号を付したセルのサイクルにてウエハＷはモジュールに搬送され、矢印を付したセルに対応するサイクルでは、当該ウエハＷはサイクルの初めから終わりまでモジュールに滞在する。そして、矢印を付したセルの一つ下の矢印が付されていないセルのサイクルで、当該ウエハＷはモジュールから搬出される。また、ウエハＷがモジュールに滞在するサイクルの数を、そのモジュールにおけるウエハＷの滞在サイクル数とする。具体的に述べると、搬送スケジュールの表において、ＩＤ番号を付したセルの数（＝１）＋当該ＩＤ番号を付したセルの下方に位置して矢印が付されたセルの数＝滞在サイクル数である。例えば図３より、加熱モジュールＣＳＷＰについてはＩＤ番号を付したセルの下方に矢印を付したセルが２つ並べられるため、当該加熱モジュールＣＳＷＰにおける滞在サイクル数は３である。 Specifically, in chronological order, the wafer W is transferred to the module in the cycle of the cell with the ID number, and the wafer W is transferred to the module from the beginning to the end of the cycle in the cycle corresponding to the cell with the arrow. Stay. Then, the wafer W is unloaded from the module in the cycle of the cell not marked with an arrow, which is one cell below the cells marked with an arrow. Also, the number of cycles in which the wafer W stays in the module is defined as the number of cycles in which the wafer W stays in the module. Specifically, in the transfer schedule table, the number of cells with an ID number (= 1) + the number of cells with an arrow below the cell with the ID number = number of staying cycles is. For example, as shown in FIG. 3, the heating module CSWP has two cells with arrows below the cells with ID numbers, so the number of stay cycles in the heating module CSWP is three.

Ａ０１～Ａ２０、Ｂ０１～Ｂ２０として示す上記のＩＤ番号について、英字はウエハＷに設定されているＰＪを表し、数字は一つのＰＪにおける単位ブロックＥ６への搬入順を表している。従ってこの搬送スケジュールは、ＰＪ－Ａ、ＰＪ－Ｂについて夫々２０枚のウエハＷを搬送する例を示している。以降の説明では、各ウエハＷについて言及する際に、ＩＤ番号を用いる場合が有る。 Regarding the above ID numbers indicated as A01 to A20 and B01 to B20, alphabetic characters represent the PJs set on the wafer W, and numbers represent the order of loading to the unit block E6 in one PJ. Therefore, this transfer schedule shows an example of transferring 20 wafers W for each of PJ-A and PJ-B. In the following description, when referring to each wafer W, an ID number may be used.

下記の表１、表２は夫々ＰＪ－Ａ、ＰＪ－Ｂについて、単位ブロックＥ６の各モジュールに関して設定されているパラメータを示したものである。 Tables 1 and 2 below show the parameters set for each module of the unit block E6 for PJ-A and PJ-B, respectively.

Figure 0007302358000001
Figure 0007302358000001

Figure 0007302358000002
Figure 0007302358000002

以下、比較例１の搬送スケジュールを設定するにあたって適用されているルールについて説明する。比較例１では、マルチモジュールを構成する各モジュールにおけるウエハＷの滞在サイクル数について、ＰＪ－Ａ、ＰＪ－Ｂ共に当該マルチモジュールを構成する使用可能モジュール数と同じ数としている。従って、ＰＪ－Ａ及びＰＪ－Ｂについて、ＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰ、ＣＧＨＰの滞在サイクル数が夫々３、２、４、３とされている。なお、この図３及び後述の各図に示す搬送スケジュールは、搬送アームＦ６についての動作を示す搬送スケジュールである。単位ブロックＥ６からの搬出モジュールであるＳＣＰＬ′について搬送アームＦ６は搬入のみ行い、ＳＣＰＬ′からのウエハＷの搬出は他の搬送機構が行う。そのため、ＳＣＰＬ′の滞在サイクル数については、このＳＣＰＬ′への搬入に要するサイクルのみカウントし、１としている。 The rules applied in setting the transfer schedule of Comparative Example 1 will be described below. In Comparative Example 1, the number of residence cycles of the wafer W in each module constituting the multi-module is the same as the number of usable modules constituting the multi-module for both PJ-A and PJ-B. Therefore, for PJ-A and PJ-B, the numbers of staying cycles of CSWP, SCPL, DEV, CGHP, and CGHP are 3, 2, 4, and 3, respectively. Note that the transfer schedule shown in FIG. 3 and each figure described later is a transfer schedule showing the operation of the transfer arm F6. The transfer arm F6 only carries in the SCPL', which is the carry-out module from the unit block E6, and another carrying mechanism carries out the carry-out of the wafer W from the SCPL'. Therefore, the number of staying cycles of SCPL' is set to 1, counting only the cycles required for loading into SCPL'.

また、比較例１では、同じマルチモジュールを構成するモジュールについて、所定の順番に従って、繰り返しウエハＷが搬送されるようにする。さらに、サイクルタイムについて、１つのサイクルに含まれるＰＪが１つのみの場合は当該ＰＪに対応するサイクルタイムとし、１つのサイクルにＰＪが複数含まれる場合は最も遅いＰＪに対応するサイクルタイムとしている。後に算出方法を説明するが、ＰＪ－Ａのサイクルタイムは１２秒、ＰＪ－Ｂのサイクルタイムは１８秒である。それ故に、このＰＪ－ＡのウエハＷ、ＰＪ－ＢのウエハＷが共に単位ブロックＥ６に搬入されている期間Ｒ０の各サイクルにおけるサイクルタイムは、ＰＪ－Ｂのサイクルタイムである１８秒としている。 Further, in Comparative Example 1, wafers W are repeatedly transported according to a predetermined order for modules constituting the same multi-module. Furthermore, regarding the cycle time, when only one PJ is included in one cycle, the cycle time corresponds to that PJ, and when multiple PJs are included in one cycle, the cycle time corresponds to the slowest PJ. . The calculation method will be explained later, but the cycle time of PJ-A is 12 seconds and the cycle time of PJ-B is 18 seconds. Therefore, the cycle time in each cycle of the period R0 during which both the wafer W of PJ-A and the wafer W of PJ-B are loaded into the unit block E6 is set to 18 seconds, which is the cycle time of PJ-B.

上記のようなルールに沿って搬送スケジュールを設定するのは、搬出モジュールであるＳＣＰＬ′の上流側の各モジュールについて、入れ替え搬送が行われる回数を多くするためである。既述のように入れ替え搬送によれば、１つのモジュールに対してウエハＷの搬入、搬出が行われるため、当該入れ替え搬送が多く行われるほど、搬送アームＦ６のモジュール間での移動を抑制し、搬送アームＦ６の動作工程数を低減させることができる。そして、そのように搬送アームＦ６の動作工程数が低減される結果として、単位ブロックＥ６における一連の処理が搬送アームＦ６の動作によって律速されてしまうことを防ぐことができるので、単位ブロックＥ６のスループットの低下が抑制されることになる。なお、搬送スケジュールの表は既述のようなルールをもって表示されるため、一のモジュールについて、一のウエハＷが搬入されるサイクルの直前（一つ前）のサイクルで他のウエハＷが滞在するように示されていれば、これらのウエハＷについて入れ替え搬送される。 The transfer schedule is set in accordance with the above rules in order to increase the number of times that each module on the upstream side of SCPL', which is the carry-out module, is replaced and transferred. As described above, according to the exchange transfer, the wafer W is loaded into and unloaded from one module. It is possible to reduce the number of operation steps of the transfer arm F6. As a result of the reduction in the number of operation steps of the transfer arm F6, it is possible to prevent the series of processes in the unit block E6 from being rate-determined by the operation of the transfer arm F6. This means that the decrease in Since the transfer schedule table is displayed according to the rules described above, for one module, another wafer W stays in the cycle immediately before (one before) the cycle in which one wafer W is loaded. , these wafers W are exchanged and transported.

図３から明らかなように、比較例１の搬送スケジュールでは、ＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰの各モジュールについて、２回目以降に搬送アームＦ６がアクセスする際には入れ替え搬送が行われる。そして、１サイクルにおける搬送アームＦ６のＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰ、ＳＣＰＬ′への各アクセスは１回以下に抑えられている。つまり、搬送アームＦ６について動作工程数が抑制されている。 As is clear from FIG. 3, according to the transfer schedule of Comparative Example 1, each of the modules CSWP, SCPL, DEV, and CGHP is exchanged and transferred when the transfer arm F6 accesses the module from the second time onward. Each access to CSWP, SCPL, DEV, CGHP, and SCPL' by the transfer arm F6 in one cycle is suppressed to one or less. That is, the number of operation steps is suppressed for the transfer arm F6.

ただし、比較例１の搬送スケジュールでは、上記のようにマルチモジュールを構成するモジュールにおけるウエハＷの滞在サイクル数＝マルチモジュールにおける使用可能モジュール数としている。それ故に使用可能モジュール数が多いと、ウエハＷがモジュールから搬出可能になった後に、当該モジュールにて待機する時間が比較的長くなってしまう。また、上記のように１つのサイクルにＰＪが複数含まれる場合は、サイクルタイムについては遅いＰＪのサイクルタイムに設定されるため、本来は短いサイクルタイムで搬送可能なウエハＷの搬送が遅くなる。具体的に述べると、上記の期間Ｒ０より前では単位ブロックＥ６の出口となるＳＣＰＬ′へのＰＪ－ＡのウエハＷの搬送間隔は１２秒であるが、既述したように期間Ｒ０では当該搬送間隔は１８秒である。そのため、期間Ｒ０ではＰＪ－ＡのウエハＷのスループットが低下していることになる。なお、一つのＰＪについて、先頭のウエハＷがＣＳＷＰに搬送されるサイクルから最後のウエハＷがＳＣＰＬ′に搬送されるサイクルまでの期間をＰＪの滞在期間とすると、比較例１ではＰＪ－Ａの滞在期間Ｒ１は４５６秒、ＰＪ－Ｂの滞在期間Ｒ２は５７６秒である。 However, in the transfer schedule of Comparative Example 1, as described above, the number of stay cycles of wafers W in the modules constituting the multi-module=the number of usable modules in the multi-module. Therefore, if the number of usable modules is large, the waiting time in the modules becomes relatively long after the wafer W becomes ready to be unloaded from the modules. In addition, when one cycle includes a plurality of PJs as described above, the cycle time is set to the cycle time of the slow PJ, so the transfer of the wafer W, which could originally be transferred in a short cycle time, is delayed. Specifically, before period R0, the transfer interval of wafers W of PJ-A to SCPL', which is the exit of unit block E6, is 12 seconds. The interval is 18 seconds. Therefore, the throughput of wafers W in PJ-A is reduced in period R0. For one PJ, if the period from the cycle in which the first wafer W is transferred to the CSWP to the cycle in which the last wafer W is transferred to the SCPL' is defined as the stay period of the PJ, then in Comparative Example 1, the PJ-A The period of stay R1 is 456 seconds, and the period of stay R2 of PJ-B is 576 seconds.

上記の比較例１の搬送スケジュールよりも、高いスループットが得られる搬送スケジュールを設定することについて検討する。そのように高いスループットを得るために、各サイクルのサイクルタイムは、単位ブロックＥ６に搬送されるウエハＷの各ＰＪのサイクルタイムのうち、例えば最小のサイクルタイムに設定する。そして、搬送フローの各ステップのウエハＷの滞在サイクル数を、ＭＵＴ／サイクルタイムの値（小数点以下の数値は切り上げ）に設定する。これらのルールに従って作成されるＰＪ－Ａ、ＰＪ－Ｂの搬送スケジュールを、比較例２の搬送スケジュールとして図４に示す。 Consider setting a transfer schedule that provides a higher throughput than the transfer schedule of Comparative Example 1 described above. In order to obtain such a high throughput, the cycle time of each cycle is set to, for example, the minimum cycle time among the cycle times of the PJs of the wafers W transferred to the unit block E6. Then, the number of cycles in which the wafer W stays in each step of the transfer flow is set to the value of MUT/cycle time (numbers after the decimal point are rounded up). Transfer schedules for PJ-A and PJ-B created according to these rules are shown in FIG.

比較例１の搬送スケジュールとの差異点を中心に、比較例２の搬送スケジュールについて説明する。塗布、現像装置１に搬送されるウエハＷの各ＰＪのサイクルタイムのうち、最小のサイクルタイムは、ＰＪ－Ａのサイクルタイムであるものとする。そのため、比較例２では上記のルールに従って、各サイクルのサイクルタイムは、当該ＰＪ－Ａのサイクルタイムである１２秒に設定されている。 The transfer schedule of Comparative Example 2 will be described, focusing on the differences from the transfer schedule of Comparative Example 1. FIG. It is assumed that the minimum cycle time among the cycle times of the PJs of the wafer W transported to the coating and developing apparatus 1 is the cycle time of PJ-A. Therefore, in Comparative Example 2, the cycle time of each cycle is set to 12 seconds, which is the cycle time of the PJ-A, according to the above rule.

そして、比較例２では既述のルールに従って滞在サイクル数が設定されていることにより、ＰＪ－ＡのウエハＷについて、ＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰの滞在サイクル数は、比較例１と同じく夫々３、２、４、３に設定されている。しかし、ＰＪ－ＢのウエハＷについては、ＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰの滞在サイクル数は、夫々４、２、６、４として設定されている。ＰＪ－ＢのウエハＷにおけるＣＳＷＰの滞在サイクル数の計算について具体的に示しておくと、ＭＵＴ（４７．０秒）／サイクルタイム（１２秒）＝３．９であるため、小数点以下を切り上げ、滞在サイクル数は４である。比較例２ではこのようにＰＪ－Ａ、ＰＪ－Ｂで各モジュールにおける滞在サイクル数が異なる。そのため比較例１では各サイクルで単位ブロックＥ６の出口であるＳＣＰＬ′に、ウエハＡ２０が搬入される次のサイクルでウエハＢ０１が搬入されるが、比較例２ではウエハＡ２０が搬入されてから数サイクル後にウエハＢ０１が搬入される。なお、この比較例２では、マルチモジュールを構成する各モジュールについて、比較例１と同様にモジュールに設定された所定の順番に従ってウエハＷが搬送されるように設定している。 In Comparative Example 2, since the number of stay cycles is set according to the above-described rule, the number of stay cycles of CSWP, SCPL, DEV, and CGHP for wafer W of PJ-A is 3, as in Comparative Example 1. , 2, 4, 3. However, for wafer W of PJ-B, the numbers of stay cycles of CSWP, SCPL, DEV, and CGHP are set to 4, 2, 6, and 4, respectively. Specifically, the calculation of the number of CSWP residence cycles on the wafer W of PJ-B is MUT (47.0 seconds)/cycle time (12 seconds) = 3.9. The number of staying cycles is four. In Comparative Example 2, the number of staying cycles in each module is different between PJ-A and PJ-B. Therefore, in Comparative Example 1, wafer B01 is loaded in the next cycle after wafer A20 is loaded into SCPL' which is the exit of unit block E6 in each cycle. The wafer B01 is loaded later. In Comparative Example 2, each module constituting the multi-module is set so that wafers W are transferred according to a predetermined order set in each module as in Comparative Example 1. FIG.

比較例２では、上記のようにＰＪ間でサイクルタイムを一定とし、各ＰＪのウエハＷについてこのサイクルタイムに応じて算出される必要な滞在サイクル数だけ、モジュールに滞在するように搬送スケジュールを設定している。それにより、モジュールからウエハＷが搬出可能になってから当該ウエハＷが搬出されるまでの時間が長くなることが抑制されている。 In Comparative Example 2, the cycle time is constant between PJs as described above, and the transfer schedule is set so that the wafer W in each PJ stays in the module for the required number of stay cycles calculated according to this cycle time. are doing. As a result, it is possible to suppress the lengthening of the time from when the wafer W can be unloaded from the module to when the wafer W is unloaded.

しかし、この比較例２では上記のようにサイクルタイム及び滞在サイクル数を設定したことに起因して、滞在サイクル数＞使用可能モジュール数となるステップが発生している。そのようなステップがあることで、単位ブロックＦ６内の他のステップでは入れ替え搬送が行われないケースが発生する。具体的にはＰＪ－Ｂの現像モジュールＤＥＶにおいて、滞在サイクル数＝６、使用可能モジュール数＝４であるので滞在サイクル数＞使用可能モジュール数である。そして、この現像モジュールＤＥＶで入れ替え搬送が行われるために、ＣＳＷＰ、ＳＣＰＬ、ＣＧＨＰでは、入れ替え搬送が行われないケースが発生している。入れ替え搬送が行われないことで、既述したように搬送アームＦ６の動作工程数が多くなってしまう。 However, in this comparative example 2, due to the setting of the cycle time and the number of staying cycles as described above, there occurs a step where the number of staying cycles>the number of usable modules. Due to the presence of such a step, there may be a case where the replacement transport is not performed in other steps within the unit block F6. Specifically, in the development module DEV of PJ-B, since the number of staying cycles=6 and the number of usable modules=4, the number of staying cycles>the number of usable modules. Since the exchange conveyance is performed in this developing module DEV, there are cases where the exchange conveyance is not performed in CSWP, SCPL, and CGHP. Since the replacement transfer is not performed, the number of operation steps of the transfer arm F6 increases as described above.

具体的に、図４に示したサイクルＣ１における搬送アームＦ６の動作について説明しておく。搬送アームＦ６は、加熱モジュールＣＳＷＰ１に対してウエハＢ０５を受け取り、ウエハＢ０８を送出する。次いで、温度調整モジュールＳＣＰＬ１に対してウエハＢ０５を送出するが、ウエハの受け取りは行わない。続いて、温度調整モジュールＳＣＰＬ２に対してウエハＢ０４を受け取り、ウエハＷの送出は行わない。その後、現像モジュールＤＥＶ４に対してウエハＢ０４を送出し、ウエハＷの受け取りは行わない。然る後、加熱モジュールＣＧＨＰ１に対してウエハＡ１９を受け取り、ウエハＷの送出は行わない。その後、温度調整モジュールＳＣＰＬ′１に対してウエハＡ１９を送出する。このように１サイクルで、ＳＣＰＬ１、ＳＣＰＬ２の両方に搬送アームＦ６がウエハＷの受け渡しが行われている。即ち、このサイクルＣ１は、比較例１のサイクルに比べると搬送アームＦ６の動作工程が多いサイクルとなっている。図示されるように、このサイクルＣ１の他にも当該サイクルＣ１と同様に、搬送アームＦ６の動作工程が多いサイクルが存在している。 Specifically, the operation of the transfer arm F6 in the cycle C1 shown in FIG. 4 will be described. Transfer arm F6 receives wafer B05 from heating module CSWP1 and delivers wafer B08. Next, the wafer B05 is delivered to the temperature adjustment module SCPL1, but no wafer is received. Subsequently, the wafer B04 is received by the temperature adjustment module SCPL2, and the wafer W is not delivered. After that, the wafer B04 is delivered to the development module DEV4, and the wafer W is not received. After that, the wafer A19 is received by the heating module CGHP1, and the wafer W is not delivered. After that, the wafer A19 is delivered to the temperature adjustment module SCPL'1. In this manner, transfer arm F6 transfers wafer W to both SCPL1 and SCPL2 in one cycle. That is, the cycle C1 is a cycle in which the transfer arm F6 has more operation processes than the cycle of the first comparative example. As shown in the figure, in addition to this cycle C1, there are other cycles in which the transfer arm F6 has a large number of operation steps, similar to the cycle C1.

図５に示す実施例１の搬送スケジュールは、このような入れ替え搬送とはならない搬送の回数を低減できるように設定されている。この実施例１の搬送スケジュールについては、比較例２の搬送スケジュールと同様にサイクルタイム及び滞在サイクル数が決定されるが、マルチモジュールにおけるウエハＷの搬送先については、比較例２とは異なるルールに従って設定されている。 The transfer schedule of Example 1 shown in FIG. 5 is set so as to reduce the number of times of transfer that does not result in such replacement transfer. Regarding the transfer schedule of the first embodiment, the cycle time and the number of staying cycles are determined in the same manner as the transfer schedule of the second comparative example, but the transfer destination of the wafer W in the multi-module is determined according to a rule different from that of the second comparative example. is set.

以下、実施例１において、ウエハＷの搬送先を決めるルールについて説明する。この実施例１では、各ウエハＷについて単位ブロックＥ６に搬入される順に、マルチモジュールを構成する複数のモジュールのうち、いずれのモジュールを搬送先とするかを決める。そして、この搬送先の決定については、先ず、搬送先を決めるウエハＷが当該マルチモジュールに搬送されるサイクル（説明の便宜上、基準サイクルとする）で、使用可能なマルチモジュールのうち、いくつのモジュールに搬送可能かについて判断される。即ち、基準サイクルにおいてウエハＷを搬送する際にウエハＷに占有されていないモジュールがいくつ有るかについて判断される。この判断の結果、マルチモジュールの中で搬送可能なモジュールが１つしかない場合には、その搬送可能なモジュールが搬送先として決められる。 Hereinafter, rules for determining the transfer destination of the wafer W in the first embodiment will be described. In the first embodiment, the order in which each wafer W is carried into the unit block E6 determines which of the modules constituting the multi-module is to be transferred. Regarding the determination of the transfer destination, first, in a cycle (referred to as a reference cycle for convenience of explanation) in which the wafer W for which the transfer destination is to be decided is transferred to the multi-module, the number of modules among the available multi-modules is determined. It is determined whether it can be transported to That is, it is determined how many modules are not occupied by the wafer W when the wafer W is transferred in the reference cycle. As a result of this determination, if there is only one transportable module among the multi-modules, that transportable module is determined as the transport destination.

一方、マルチモジュールの中で搬送可能なモジュールが複数有ると判断された場合、搬送可能なモジュールのうち、基準サイクルに最も近いサイクルで、搬送先を決定するウエハＷよりも先に当該マルチモジュールに搬送されたウエハＷが搬出されるモジュールはどれかが判断される。この基準サイクルに最も近いサイクルとしては、基準サイクルと同一のサイクルも含む。そして、そのように最も近いサイクルでウエハＷが搬出されると判断されたモジュールが、ウエハＷの搬送先として決定される。ＰＪ－Ａ及びＰＪ－Ｂの各ウエハＷについて、さらに各マルチモジュールについて、このようなルールで各ウエハＷの搬送先が決定される。 On the other hand, if it is determined that there are a plurality of modules that can be transferred among the multi-modules, the multi-module is transferred to the multi-module prior to the wafer W, which determines the transfer destination, in the cycle closest to the reference cycle among the modules that can be transferred. It is determined to which module the transferred wafer W is unloaded. The cycle closest to this reference cycle includes the same cycle as the reference cycle. Then, the module from which the wafer W is unloaded in the closest cycle is determined as the wafer W transport destination. For each wafer W of PJ-A and PJ-B, and further for each multi-module, the transfer destination of each wafer W is determined according to such rules.

例えば、ＳＣＰＬ（ＳＣＰＬ１、ＳＣＰＬ２）において、ウエハＡ０１、Ａ０２・・・Ａ２０、Ｂ０１・・・Ｂ２０の順にウエハＷの搬送先を決めていくにあたり、ウエハＢ０４の搬送先を決定する工程について、具体的に説明する。図５中にて、ウエハＢ０４がＳＣＰＬに搬送されるサイクルをＣ２として示しており、この例では、当該サイクルＣ２が上記の基準サイクルである。この搬送スケジュールの表に示されるように、サイクルＣ２の１つ前のサイクルでウエハＢ０２がＳＣＰＬ１から搬出され、サイクルＣ２でウエハＢ０３がＳＣＰＬ２から搬出される。従って、ウエハＢ０４は、ＳＣＰＬ１、ＳＣＰＬ２のいずれであっても搬送可能である。そして、サイクルＣ２から見て、ＳＣＰＬ１よりもＳＣＰＬ２の方が、ウエハＷが搬出されるサイクルが近く、サイクルＣ２と同一である。従って、ＳＣＰＬ２をウエハＢ０４の搬送先として決定する。 For example, in SCPL (SCPL1, SCPL2), when determining the transfer destination of wafer W in the order of wafers A01, A02 . . . A20, B01 . to explain. In FIG. 5, the cycle in which the wafer B04 is transferred to the SCPL is indicated as C2, and in this example, the cycle C2 is the above reference cycle. As shown in this transfer schedule table, wafer B02 is unloaded from SCPL1 in the cycle immediately preceding cycle C2, and wafer B03 is unloaded from SCPL2 in cycle C2. Therefore, the wafer B04 can be transferred by either SCPL1 or SCPL2. When viewed from cycle C2, SCPL2 is closer to the cycle in which wafer W is unloaded than SCPL1, and is the same as cycle C2. Therefore, SCPL2 is determined as the transfer destination of wafer B04.

この実施例１の搬送スケジュール（第２の搬送スケジュール）ではＰＪ－Ａの滞在期間Ｒ１は３８４秒、ＰＪ－Ｂの滞在期間Ｒ２は５４０秒である。従って、実施例１の搬送スケジュールと比較例１の搬送スケジュールとを比べると、滞在期間Ｒ１、Ｒ２共に実施例１の搬送スケジュールの方が短い。また、実施例１の搬送スケジュールと比較例２の搬送スケジュールとを比較すると、ＰＪ－Ａの滞在期間Ｒ１及びＰＪ－Ｂの滞在期間Ｒ２は互いに同じである。ただし、実施例１では上記のようにウエハＷの搬送先が設定されているため、図４、図５を比較して明らかなように、比較例２の搬送スケジュールよりも実施例１の搬送スケジュールの方が、入れ替え搬送が行われる回数が多い。従って、この実施例１の搬送スケジュールでは、搬送アームＦ６の負荷が抑制され、単位ブロックＥ６におけるスループットの向上を図ることができる。 In the transport schedule (second transport schedule) of the first embodiment, the stay period R1 of PJ-A is 384 seconds, and the stay period R2 of PJ-B is 540 seconds. Therefore, when the transportation schedule of the first embodiment and the transportation schedule of the comparative example 1 are compared, the transportation schedule of the first embodiment has shorter stay periods R1 and R2. Further, when comparing the transportation schedule of Example 1 and the transportation schedule of Comparative Example 2, the period of stay R1 of PJ-A and the period of stay R2 of PJ-B are the same. However, since the transfer destination of the wafer W is set as described above in Example 1, the transfer schedule of Example 1 is higher than the transfer schedule of Comparative Example 2, as is apparent from a comparison of FIGS. In the case of , the number of times of exchange transportation is increased. Therefore, according to the transfer schedule of the first embodiment, the load on the transfer arm F6 is suppressed, and the throughput in the unit block E6 can be improved.

ところで既述の図５は、ＰＪ－Ａ、ＰＪ－Ｂについて、加熱モジュールＣＧＨＰにおける熱板の温度（ウエハＷの加熱温度）が互いに同じものとして決定される搬送スケジュールの表である。以下、ＰＪ－Ａ、ＰＪ－Ｂについて、加熱モジュールＣＧＨＰにおける熱板の温度が互いに異なる場合について説明する。この場合は、ＰＪ－Ｂにおいて先頭から数えて、加熱モジュールＣＧＨＰの使用可能モジュール数と同じ数のウエハＷについて、図５で説明したルール（通常ルールとする）とは異なるルール（例外ルールとする）が適用されて、ＣＧＨＰ１～ＣＧＨＰ３のうちのいずれを搬送先とするかが決定される。加熱モジュールＣＧＨＰの使用可能モジュール数は３であるため、ウエハＢ０１～Ｂ０３の３枚について例外ルールが適用される。なお、ＰＪ－ＡのウエハＷ、及びウエハＢ０１～ウエハＢ０３以外のＰＪ－ＢのウエハＷについては、通常ルールが適用されて搬送先が決められる。 By the way, FIG. 5 already described is a transfer schedule table in which the temperatures of the hot plates (heating temperature of the wafer W) in the heating module CGHP are determined to be the same for PJ-A and PJ-B. A case where the temperatures of the hot plates in the heating module CGHP are different from each other will be described below for PJ-A and PJ-B. In this case, a rule different from the rule (regular rule) explained in FIG. ) is applied to determine which of CGHP1-CGHP3 is the destination. Since the number of usable modules of the heating module CGHP is 3, the exception rule is applied to the 3 wafers B01 to B03. For the wafer W of PJ-A and the wafer W of PJ-B other than the wafers B01 to B03, the normal rule is applied to determine the transfer destination.

上記の例外ルールについて、通常ルールとの差異点を中心に説明する。搬送先を決めるウエハＷをマルチモジュールに搬送するサイクルを基準サイクルとすると、基準サイクルに最も遠い（時間的に離れた）サイクルで、当該マルチモジュールに先に搬送されたウエハＷが搬出されるモジュールはどれかが判断される。そして、そのように最も遠いサイクルでウエハＷが搬出されると判断されたモジュールが、ウエハＷの搬送先として決定される。 The above exceptional rule will be explained, focusing on the points of difference from the normal rule. Assuming that the cycle for transferring the wafer W to the multi-module which determines the transfer destination is the reference cycle, the module in which the wafer W previously transferred to the multi-module is transferred in the cycle furthest (in terms of time) from the reference cycle. is determined. Then, the module from which the wafer W is unloaded in the farthest cycle is determined as the wafer W transport destination.

図６を参照して、例外ルールが適用されてウエハＢ０１～Ｂ０３の搬送先が決められるプロセスについて説明する。なお、説明の便宜上、図６ではＣＧＨＰにおけるＰＪ－Ｂの滞在サイクル数を２として示している。そして、ウエハＢ０１、Ｂ０２、Ｂ０３を夫々ＣＧＨＰに搬送するサイクルをＣ３、Ｃ４、Ｃ５とする。つまり、これらサイクルＣ３～Ｃ５は、ウエハＢ０１～Ｂ０３の搬送先を決めるにあたっての基準サイクルである。 Referring to FIG. 6, the process of determining the transfer destinations of wafers B01 to B03 by applying exception rules will be described. For convenience of explanation, FIG. 6 shows that the number of staying cycles of PJ-B in CGHP is two. The cycles in which the wafers B01, B02 and B03 are transferred to the CGHP are assumed to be C3, C4 and C5, respectively. In other words, these cycles C3 to C5 are reference cycles for determining the transfer destinations of the wafers B01 to B03.

先ず、ウエハＢ０１の搬送先を決める。図６の表より、ウエハＢ０１はＣＧＨＰ１～ＣＧＨＰ３のいずれにも搬送可能であるが、ＣＧＨＰ１～ＣＧＨＰ３のうちＣＧＨＰ３において、サイクルＣ３から最も遠いサイクルでウエハＷ（Ａ１８）の搬出が行われている。従って、ウエハＢ０１の搬送先をＣＧＨＰ３に決定する。次にウエハＢ０２の搬送先を決める。ウエハＢ０２は、ＣＧＨＰ１、ＣＧＨＰ２のいずれかに搬送可能であるが、これらＣＧＨＰ１、ＣＧＨＰ２のうちＣＧＨＰ１において、サイクルＣ４から最も遠いサイクルでウエハＷ（Ａ１９）の搬出が行われている。従って、ウエハＢ０２の搬送先をＣＧＨＰ１に決定する。続いて、ウエハＢ０３の搬送先を決める。ウエハＢ０３は、ＣＧＨＰ２、ＣＧＨＰ３のいずれかに搬送可能であるが、これらＣＧＨＰ２、ＣＧＨＰ３のうちＣＧＨＰ２において、サイクルＣ４から最も遠いサイクルでウエハＷ（Ａ２０）の搬出が行われている。従って、ウエハＢ０３の搬送先をＣＧＨＰ２に決定する。 First, the transfer destination of the wafer B01 is determined. From the table of FIG. 6, wafer B01 can be transferred to any of CGHP1 to CGHP3, but wafer W (A18) is unloaded in CGHP3 of CGHP1 to CGHP3 in the farthest cycle from cycle C3. Therefore, the transfer destination of the wafer B01 is determined to be CGHP3. Next, the transfer destination of the wafer B02 is determined. Wafer B02 can be transferred to either CGHP1 or CGHP2, but in CGHP1 of these CGHP1 and CGHP2, wafer W (A19) is unloaded in the cycle farthest from cycle C4. Therefore, the transfer destination of wafer B02 is determined to be CGHP1. Next, the transfer destination of the wafer B03 is determined. Wafer B03 can be transferred to either CGHP2 or CGHP3, and wafer W (A20) is unloaded in CGHP2 in the cycle farthest from cycle C4. Therefore, the transfer destination of the wafer B03 is determined to be CGHP2.

なお、例外ルールについて補足しておくと、上記のように基準サイクルに最も遠いサイクルで、当該マルチモジュールに先に搬送されたウエハＷが搬出されるモジュールを搬送先として決める。このモジュールから搬出されるウエハＷとは、各基準サイクルに直近のサイクルで各モジュールから搬出されるウエハＷを指している。従って、図６の搬送スケジュールでは、ＣＧＨＰ１～ＣＧＨＰ３には、ウエハＡ１８～Ａ２０の前にウエハＡ１５～Ａ１７が搬出されるが、上記のようにウエハＡ１８～Ａ２０の搬出状況に基づいて、ウエハＢ０１～Ｂ０３の搬送先を決める。 As a supplement to the exception rule, the module to which the wafer W previously transferred to the multi-module is transferred is determined as the transfer destination in the cycle furthest from the reference cycle as described above. The wafer W unloaded from this module refers to the wafer W unloaded from each module in the cycle immediately preceding each reference cycle. Therefore, in the transfer schedule of FIG. 6, the wafers A15 to A17 are transferred to the CGHP1 to CGHP3 before the wafers A18 to A20. Determine the destination of B03.

ウエハＢ０１～Ｂ０３をこのような例外ルールによって搬送しているのは、加熱モジュールＣＧＨＰでＰＪ－ＡのウエハＷの処理が終わった後、ＰＪ－ＢのウエハＷが搬送されるまでの間に、熱板の温度整定を行い、温度を安定化させるためである。なお、例えばＰＪ－Ａと、ＰＪ－Ｂとの間で、加熱モジュールＣＳＷＰの熱板の温度が異なる場合も、同様にこの例外ルールが適用されて、ウエハＷの搬送先が決定される。 The reason why the wafers B01 to B03 are transferred according to such an exception rule is that after the heating module CGHP finishes processing the wafer W of PJ-A and before the wafer W of PJ-B is transferred, This is for stabilizing the temperature by setting the temperature of the hot plate. Incidentally, even if the temperature of the hot plate of the heating module CSWP is different between PJ-A and PJ-B, for example, this exceptional rule is similarly applied and the transfer destination of the wafer W is determined.

さらに他の搬送スケジュールの設定例について説明する。以下に説明する搬送スケジュールを設定するにあたり、単位ブロックへの搬入モジュールである受け渡しモジュールＴＲＳ４～ＴＲＳ６へウエハＷを搬送する搬送機構１７について、単位ブロックＥ４～Ｅ６のサイクルタイムに同期して動作するものとする。具体的に、搬送機構１７は上記のように受け渡しモジュールＴＲＳ４～ＴＲＳ６に繰り返し順番にウエハＷを搬送するが、１サイクルタイム毎に１枚のウエハＷを搬送する。つまり、単位ブロックＥ４～Ｅ６の各々に、３サイクル毎に１枚ウエハＷが搬送される。また、説明の便宜上、ＰＪ－Ａについて、上記の表１で示したパラメータ値とは異なるパラメータ値のものを表３に示す。表３に示すＰＪ－Ａのサイクルタイムについては、表１に示したＰＪ－Ａと同じ１２秒であり、単位ブロックＥ６に搬送されるウエハＷのＰＪの中で最小であるものとする。 Further, another setting example of the transfer schedule will be described. In setting the transfer schedule described below, the transfer mechanism 17 for transferring wafers W to transfer modules TRS4 to TRS6, which are modules for loading into unit blocks, operates in synchronization with the cycle time of unit blocks E4 to E6. and Specifically, the transfer mechanism 17 sequentially transfers the wafers W to the transfer modules TRS4 to TRS6 as described above, and transfers one wafer W for each cycle time. That is, one wafer W is transferred to each of the unit blocks E4 to E6 every three cycles. For convenience of explanation, Table 3 shows parameter values different from those shown in Table 1 above for PJ-A. The cycle time of PJ-A shown in Table 3 is 12 seconds, which is the same as that of PJ-A shown in Table 1, and is the shortest among the PJs of wafers W transported to unit block E6.

Figure 0007302358000003
Figure 0007302358000003

そのサイクルタイムを用いて、比較例２と同様のルールで各モジュールにおける滞在サイクル数を決める。既述した演算が行われ、表３のＰＪ－ＡにおけるＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰ、ＳＣＰＬ′の滞在サイクル数は夫々８、２、１１、２、１となる。これらを補正前の滞在サイクル数とする。図７は、補正前の滞在サイクル数を用いると共に比較例１、２と同様にマルチモジュールを構成する各モジュールに所定の順番に従ってウエハＷを搬送するものとして設定された、単位ブロックＥ６におけるＰＪ－Ａの搬送スケジュールである。これを比較例３の搬送スケジュールとする。 Using the cycle time, the number of stay cycles in each module is determined according to the same rule as in Comparative Example 2. FIG. The calculations described above are performed, and the number of staying cycles of CSWP, SCPL, DEV, CGHP, and SCPL' in PJ-A in Table 3 are 8, 2, 11, 2, and 1, respectively. Let these be the number of stay cycles before correction. FIG. 7 shows PJ-1 in unit block E6, which is set such that the number of stay cycles before correction is used and the wafer W is transferred to each module constituting the multi-module in a predetermined order as in Comparative Examples 1 and 2. A's transportation schedule. This is the transfer schedule of Comparative Example 3.

比較例３の搬送スケジュールについては、図７に示されるように、入れ替え搬送とはならない搬送が比較的多く行われるように設定されている。そこで、搬出モジュールであるＳＣＰＬ′の上流側の各モジュールについて、上記の滞在サイクル数の補正を行う。この補正としては、Ｎ回（Ｎは整数）のサイクルに１回ウエハＷが単位ブロックＥ６に搬送されるものとして、補正前の滞在サイクル数の値以上で、Ｎの整数倍であり、且つ例えば補正後の値がなるべく小さくなるように行う。上記のようにこの例ではＮ＝３である。従って、ＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰについて、補正前は夫々８、２、１１、２であった滞在サイクル数は、９、３、１２、３に夫々補正される。 As shown in FIG. 7, the transfer schedule of Comparative Example 3 is set so that transfers that do not result in replacement transfers are performed relatively frequently. Therefore, the number of stay cycles is corrected for each module on the upstream side of SCPL', which is the carry-out module. Assuming that the wafer W is transported to the unit block E6 once every N cycles (N is an integer), this correction should be equal to or greater than the value of the number of stay cycles before correction, an integer multiple of N, and, for example, This is done so that the value after correction is as small as possible. As noted above, N=3 in this example. Therefore, for CSWP, SCPL, DEV, and CGHP, the number of stay cycles, which were 8, 2, 11, and 2 before correction, are corrected to 9, 3, 12, and 3, respectively.

図８はこのように補正した滞在サイクル数を用いて設定されたＰＪ－Ａの搬送スケジュールであり、比較例４の搬送スケジュールとする。比較例４の搬送スケジュールとしては、マルチモジュールを構成するモジュールへの搬送先について、比較例１～３と同様に所定の順番に搬送されるように設定されている。図７，８から明らかなように、比較例４の搬送スケジュールでは比較例３の搬送スケジュールに比べて入れ替え搬送が行われる回数が多いため、比較例３に比べて単位ブロックＥ６のスループットを高くすることができる。 FIG. 8 shows the transfer schedule of PJ-A set using the number of stay cycles corrected in this way, which is the transfer schedule of Comparative Example 4. In FIG. As for the transfer schedule of Comparative Example 4, the transfer destinations to the modules constituting the multi-module are set so that the transfer is performed in a predetermined order as in Comparative Examples 1-3. As is clear from FIGS. 7 and 8, in the transfer schedule of Comparative Example 4, the number of exchange transfers is greater than in the transfer schedule of Comparative Example 3, so the throughput of the unit block E6 is set higher than in Comparative Example 3. be able to.

この比較例４と同様に滞在サイクル数を補正した上で、実施例１で説明した通常ルール及び例外ルールを用いてウエハＷの搬送先を決めることで、搬送スケジュールを設定する。つまり、滞在サイクル数の演算、演算した滞在サイクル数の補正、ウエハＷの搬送先の決定という手順を踏んで、搬送スケジュールを設定する。図９は、そのような手順により設定されたＰＪ－Ａの搬送スケジュールであり、実施例２の搬送スケジュールとする。図８、図９から明らかなように、この実施例２の搬送スケジュールでは、比較例４に比べて入れ替え搬送が行われる回数がさらに多いので、単位ブロックＥ６のスループットをより高くすることができる。なお、既述のように単位ブロックＥ４～Ｅ６は互いに同様に構成される。従って、単位ブロックＥ４、Ｅ５についても単位ブロックＥ６と同様の搬送スケジュールが設定されるため、単位ブロックＥ４～Ｅ６でスループットの向上を図ることができる。 After correcting the number of stay cycles in the same manner as in the fourth comparative example, the transfer schedule is set by determining the transfer destination of the wafer W using the normal rule and the exception rule described in the first embodiment. That is, the transfer schedule is set by performing the steps of calculating the number of stay cycles, correcting the calculated number of stay cycles, and determining the transfer destination of the wafer W. FIG. FIG. 9 shows the transfer schedule of PJ-A set by such a procedure, which is the transfer schedule of the second embodiment. As is clear from FIGS. 8 and 9, in the transfer schedule of the second embodiment, the number of exchange transfers is greater than in the fourth comparative example, so the throughput of the unit block E6 can be increased. Note that the unit blocks E4 to E6 are configured similarly to each other as described above. Therefore, since the transfer schedule similar to that for the unit block E6 is set for the unit blocks E4 and E5, the throughput can be improved for the unit blocks E4 to E6.

図１０は滞在サイクル数の補正を行わず、実施例１で説明したルールに従って、ウエハＷの搬送先を設定した表３のＰＪ－Ａの搬送スケジュールであり、実施例３の搬送スケジュールとする。つまり、この実施例３の搬送スケジュールは、滞在サイクル数の演算、ウエハＷの搬送先の決定という手順を踏むことにより設定されている。実施例２、実施例３の搬送スケジュールを互いに比べると、実施例２の搬送スケジュールの方が、入れ替え搬送が行われる回数が多い。従って、実施例２のように滞在サイクル数の演算、滞在サイクル数の補正、ウエハＷの搬送先の決定という手順で搬送スケジュールを設定することがより好ましい。なお、実施例２、３については、ＰＪ－ＡのウエハＷのみの搬送スケジュールとして例示しているが、実施例１と同様に、他のＰＪのウエハＷについても搬送スケジュールが設定されるものとする。 FIG. 10 shows the transfer schedule of PJ-A in Table 3 in which the transfer destination of the wafer W is set according to the rule described in the first embodiment without correcting the number of stay cycles. In other words, the transfer schedule of the third embodiment is set by taking steps of calculating the number of stay cycles and determining the transfer destination of the wafer W. FIG. Comparing the transfer schedules of the second and third embodiments, the transfer schedule of the second embodiment has a larger number of exchange transfers. Therefore, it is more preferable to set the transfer schedule by the procedure of calculating the number of staying cycles, correcting the number of staying cycles, and determining the transfer destination of the wafer W as in the second embodiment. In addition, in Examples 2 and 3, transfer schedules for only wafers W in PJ-A are illustrated, but transfer schedules are set for wafers W in other PJs as in Example 1. do.

図１に戻って、塗布、現像装置１に設けられる制御部１００について説明する。制御部１００は、コンピュータであり、コンパクトディスク、ハードディスク、メモリーカード及びＤＶＤなどの記憶媒体に格納されたプログラムがインストールされる。インストールされたプログラムにより、塗布、現像装置１の各部に制御信号が出力される。それによって、既述したウエハＷの搬送及び処理が行えるように、プログラムには命令（各ステップ）が組み込まれている。そして、当該プログラムは、図９の実施例２の搬送スケジュールを設定する手順と同様の手順で、搬送スケジュールを設定する。従って、各実施例及び各比較例で説明した搬送スケジュールを設定するための各判断については、当該プログラムが行う。 Returning to FIG. 1, the control section 100 provided in the coating and developing apparatus 1 will be described. The control unit 100 is a computer, and programs stored in storage media such as compact discs, hard disks, memory cards, and DVDs are installed. A control signal is output to each part of the coating and developing apparatus 1 by the installed program. Instructions (each step) are incorporated in the program so that the wafer W can be transported and processed as described above. Then, the program sets the transfer schedule in the same procedure as the procedure for setting the transfer schedule in the second embodiment shown in FIG. Therefore, each determination for setting the transfer schedule described in each example and each comparative example is performed by the program.

また、制御部１００はデータ受信部と、メモリと、を備えている。データ受信部は例えば、塗布、現像装置１へのウエハＷの搬送を制御する上位コンピュータに接続される。そしてデータ受信部は、上位コンピュータから、塗布、現像装置１へ順次搬送されるウエハＷについての情報を受信する。メモリには、そのように取得した情報に基づいて上記のＰＪを生成して、既述の処理レシピ、搬送するウエハＷの指定を行うことができるように、各種のデータについて記憶される。また、当該メモリには、例えば予め各ＰＪの搬送に共通に用いられるサイクルタイムが記憶されている。つまり、メモリには上記の実施例として説明した搬送スケジュールを設定するために必要な各種の情報が格納される。 Also, the control unit 100 includes a data receiving unit and a memory. The data receiving unit is connected to, for example, a host computer that controls transportation of the wafer W to the coating and developing apparatus 1 . The data receiving section receives information about the wafers W successively transported to the coating and developing apparatus 1 from the host computer. Various data are stored in the memory so that the above PJ can be generated based on the information obtained in this way, and the processing recipe described above and the wafer W to be transferred can be specified. Further, the memory stores, for example, a cycle time commonly used for transporting each PJ in advance. That is, the memory stores various information necessary for setting the transfer schedule described in the above embodiment.

図１１は、上記の制御部１００によって実施される単位ブロックＥ６の搬送スケジュールの設定フローを示している。先ず、単位ブロックＥ６に搬送されるウエハＷの各ＰＪについての情報が取得される。そして比較例２で詳細に説明したように、ＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰについて、ＰＪで規定されるＭＵＴ（処理時間＋ＯＨＴ）と、メモリに記憶されたサイクルタイムとに基づいて、ＰＪ毎に滞在サイクル数が算出される（ステップＳ１）。 FIG. 11 shows the setting flow of the transfer schedule for the unit block E6 executed by the control unit 100 described above. First, information about each PJ of the wafer W transported to the unit block E6 is obtained. Then, as described in detail in Comparative Example 2, for CSWP, SCPL, DEV, and CGHP, stay for each PJ based on the MUT (processing time + OHT) defined by the PJ and the cycle time stored in the memory. The number of cycles is calculated (step S1).

続いて、比較例３で詳細に説明したように単位ブロックＥ６へのウエハＷの搬入間隔に基づいて、算出された各滞在サイクル数の補正が行われる（ステップＳ２）。そして、補正した滞在サイクル数を用いて、実施例１で詳細に説明したように、単位ブロックＥ６に搬入されるウエハＷについて順番に、既述した通常ルール及び例外ルールを用いて搬送先が決められる。つまり、先にマルチモジュールに搬入されたウエハＷが当該マルチモジュールから搬出されるサイクルに基づいて、後からマルチモジュールに搬送されるウエハＷの搬送先が決められる。そのように各ウエハＷのマルチモジュールにおける搬送先を決めて、搬送スケジュールが設定される（ステップＳ３）。搬送スケジュールの設定後は、この搬送スケジュールに基づいて、各ＰＪのウエハＷが搬送されて処理が行われる。 Subsequently, as described in detail in Comparative Example 3, the calculated number of stay cycles is corrected based on the interval at which wafers W are transferred to unit block E6 (step S2). Then, using the corrected number of stay cycles, as described in detail in the first embodiment, the transfer destinations of the wafers W to be transferred into the unit block E6 are determined in order using the above-described normal rule and exception rule. be done. That is, the transfer destination of the wafer W to be transferred to the multi-module later is determined based on the cycle in which the wafer W previously transferred to the multi-module is transferred out of the multi-module. In this way, the transfer destination of each wafer W in the multi-module is determined, and the transfer schedule is set (step S3). After the transfer schedule is set, the wafers W of each PJ are transferred and processed based on this transfer schedule.

上記の塗布、現像装置１によれば、上記のフローで説明したように搬送スケジュールが設定される。この搬送スケジュールによれば、ウエハＷがモジュールから搬出可能となった後に長く当該モジュールに滞在することが抑制されると共に、入れ替え搬送が多く行われることで搬送アームＦ４～Ｆ６の負荷が抑制される。その結果として、単位ブロックＥ４～Ｅ６のスループットの向上を図ることができる。なお、塗布、現像装置１においては、実施例２の搬送スケジュールの設定が行われるものとしたが、他の実施例の搬送スケジュールの設定が行われるようにしてもよい。従って、図１１のフローにおけるステップＳ２の滞在サイクル数の補正は行わなくてもよいが、既述したようにスループットを確実に高くするために当該補正を行うことが好ましい。 According to the coating and developing apparatus 1, the transfer schedule is set as described in the flow above. According to this transfer schedule, it is suppressed that the wafer W stays in the module for a long time after it becomes possible to be carried out from the module. . As a result, it is possible to improve the throughput of the unit blocks E4 to E6. In addition, in the coating and developing apparatus 1, the transfer schedule of the second embodiment is set, but the transfer schedule of another embodiment may be set. Therefore, it is not necessary to correct the number of staying cycles in step S2 in the flow of FIG. 11, but it is preferable to correct it in order to reliably increase the throughput as described above.

ところで、上記の単位ブロックＥ６にはマルチモジュールとして、ウエハＷの表面のレジスト膜全体に光照射を行う光照射部を備えた露光モジュールを、例えば加熱モジュールＣＳＷＰ、ＣＧＨＰに積層されるように設けることができる。露光モジュールは、ＰＥＢ後、現像前のウエハＷの表面のレジスト膜を露光する。露光モジュールによる露光により、レジスト膜において露光機Ｄ４にて露光された箇所のみが、供給された露光エネルギー量の合計が基準値を超えることで変質し、現像時にレジストパターンが形成されるようにする。露光モジュールにおける光照射部によるウエハＷへの光の照射強度は、変更自在とされる。 By the way, in the above-mentioned unit block E6, as a multi-module, an exposure module having a light irradiation unit for irradiating light onto the entire resist film on the surface of the wafer W may be provided so as to be stacked on the heating modules CSWP and CGHP, for example. can be done. After PEB, the exposure module exposes the resist film on the surface of the wafer W before development. Through exposure by the exposure module, only the portion of the resist film exposed by the exposure device D4 is altered by the total amount of exposure energy supplied exceeding a reference value, and a resist pattern is formed during development. . The irradiation intensity of the light to the wafer W by the light irradiation unit in the exposure module is changeable.

そして、ＰＪで指定される処理パラメータとして光照射部の照射強度も含まれるようにする。さらに図５などで示したようにＰＪ－ＡのウエハＷ、ＰＪ－ＢのウエハＷが単位ブロックＥ６に連続して搬送され、ＰＪ－ＡとＰＪ－Ｂとの間で照射強度が異なるものとする。つまり、ＰＪ－ＡのウエハＷの処理後、ＰＪ－ＢのウエハＷの処理前に、露光モジュールで照射強度の変更が行われるものとする。その場合は、ＰＪ間で熱板の温度が変更される場合と同様に例外ルールが適用され、ＰＪ－Ｂの各ウエハＷは、複数の露光モジュールのうちのいずれを搬送先とするか決定されるようにすることができる。そのように搬送先を決定することで、照射強度が変更されて安定した状態でＰＪ－ＢのウエハＷを処理することができる。 The irradiation intensity of the light irradiation unit is also included as a processing parameter designated by PJ. Further, as shown in FIG. 5, the wafer W of PJ-A and the wafer W of PJ-B are continuously transferred to the unit block E6, and the irradiation intensity differs between PJ-A and PJ-B. do. In other words, it is assumed that the irradiation intensity is changed in the exposure module after processing the wafer W of PJ-A and before processing the wafer W of PJ-B. In that case, the exception rule is applied in the same way as when the hot plate temperature is changed between PJs, and each wafer W in PJ-B is determined to be transferred to which of the plurality of exposure modules. can be made By determining the transfer destination in this manner, the wafer W of PJ-B can be processed in a stable state with the irradiation intensity changed.

つまり、熱板の温度や照射強度など、処理パラメータのうち予め決められたものについてＰＪ間で異なる値が設定される場合に、既述の例外ルールが適用されてウエハＷの搬送先が決まるように制御部１００を構成することができる。なお、露光モジュールについては、不要なレジスト膜を除去するために、現像前にウエハＷの周縁部のみを露光するものであってもよい。 That is, when predetermined processing parameters such as the temperature of the hot plate and the irradiation intensity are set to different values between the PJs, the above-described exception rule is applied so that the transfer destination of the wafer W is determined. , the control unit 100 can be configured as follows. Note that the exposure module may expose only the peripheral portion of the wafer W before development in order to remove the unnecessary resist film.

ところで、比較例１にてＰＪ－Ａが１２秒、ＰＪ－Ｂが１８秒として述べたように、各ＰＪに対応したサイクルタイムが決められている。このサイクルタイムは、単位ブロックＥにおけるスループットがボトルネックとなるマルチモジュールに、搬送アームＦが１サイクルに１回アクセスできるように決められるものである。より詳しくは、各モジュールについてＭＵＴを使用可能モジュール数で除した除算値を求め、求めた除算値のうちの最大値以上の値として、サイクルタイムが設定される。 By the way, as described in Comparative Example 1 with PJ-A being 12 seconds and PJ-B being 18 seconds, the cycle time corresponding to each PJ is determined. This cycle time is determined so that the transport arm F can access the multi-module, the bottleneck of which is the throughput in the unit block E, once in one cycle. More specifically, a division value obtained by dividing the MUT by the number of usable modules is obtained for each module, and the cycle time is set as a value equal to or larger than the maximum value among the obtained division values.

具体的に説明すると、上記の表１より、ＰＪ－Ａについての上記の各除算値は、ＣＳＷＰについて３６．０秒／３＝１２．０秒、ＳＣＰＬについて２２．５秒／２＝１１．２５秒、ＤＥＶについて４７．０秒／４＝１１．７５秒、ＣＧＨＰについて３３．０秒／３＝１１．０秒、ＳＣＰＬ′について１９．０秒／２＝９．５秒である。従って、得られた除算値のうちの最大値はＣＳＷＰの１２．０秒であり、この１２．０秒をＰＪ－Ａのサイクルタイムとしている。 Specifically, from Table 1 above, each of the above division values for PJ-A is 36.0 seconds/3=12.0 seconds for CSWP and 22.5 seconds/2=11.25 for SCPL. seconds, 47.0 seconds/4=11.75 seconds for DEV, 33.0 seconds/3=11.0 seconds for CGHP, and 19.0 seconds/2=9.5 seconds for SCPL'. Therefore, the maximum value among the obtained division values is 12.0 seconds for CSWP, and this 12.0 seconds is taken as the cycle time for PJ-A.

そして、上記の表２より、ＰＪ－Ｂについての上記の各除算値は、ＣＳＷＰについて４７．０秒／３＝１５．６６秒、ＳＣＰＬについて２２．５秒／２＝１１．２５秒、ＤＥＶについて７２．０秒／４＝１８．０秒、ＣＧＨＰについて４７．０秒／３＝１５．６秒、ＳＣＰＬ′について１９．０秒／２＝９．５秒である。得られた除算値のうちの最大値はＤＥＶの１８．０秒であり、この１８．０秒をＰＪ－Ａのサイクルタイムとしている。 And from Table 2 above, each of the above division values for PJ-B is 47.0 seconds/3=15.66 seconds for CSWP, 22.5 seconds/2=11.25 seconds for SCPL, and 72.0 sec/4=18.0 sec, 47.0 sec/3=15.6 sec for CGHP, 19.0 sec/2=9.5 sec for SCPL'. The maximum value among the obtained division values is 18.0 seconds for DEV, and this 18.0 seconds is taken as the cycle time for PJ-A.

このようにサイクルタイムは既述した処理レシピ、処理レシピで指定されるパラメータに基づいて算出することができる。従って、塗布、現像装置１に搬送される見込みの各ＰＪのサイクルタイムのうちの最小値を予め制御部１００のメモリに記憶させておくことには限られない。つまり、装置の起動時にサイクルタイムがメモリに記憶されていることには限られない。装置の起動後、装置に搬送されるウエハＷの各ＰＪの情報を受信した制御部１００が、各ＰＪからサイクルタイムを算出し、算出されたサイクルタイムのうちの最小のものを選択して、搬送スケジュールが設定されるようにすることができる。また、一のＰＪから得られるサイクルタイム、他のＰＪから得られるサイクルタイムのうちのより小さい方を搬送スケジュールの設定に用いればよい。即ち、多数のＰＪから得られるサイクルタイムのうち、最小のサイクルタイムを搬送スケジュールの設定に用いることには限られない。 Thus, the cycle time can be calculated based on the processing recipe and the parameters specified by the processing recipe. Therefore, it is not limited to pre-storing the minimum value of the cycle time of each PJ expected to be conveyed to the coating and developing apparatus 1 in the memory of the control unit 100 . That is, the cycle time is not limited to being stored in the memory when the device is started. After starting the apparatus, the control unit 100 receives the information of each PJ of the wafer W to be transferred to the apparatus, calculates the cycle time from each PJ, selects the minimum one of the calculated cycle times, A transport schedule can be set. Also, the cycle time obtained from one PJ or the cycle time obtained from another PJ, whichever is smaller, may be used to set the transfer schedule. That is, of the cycle times obtained from a large number of PJs, the minimum cycle time is not limited to be used for setting the transport schedule.

また、マルチモジュールとしては例えばインターフェイスブロックＤ３のタワーＴ２に設けてもよく、そのようにマルチモジュールが設置される場合には、当該マルチモジュールの設置場所も処理ブロックに含まれる。つまり、マルチモジュールとしては搬送アームＦがアクセス可能な範囲に設けられ、そのマルチモジュールが設けられる場所は、処理ブロックに含まれる。 Also, the multi-module may be installed, for example, in the tower T2 of the interface block D3, and when such a multi-module is installed, the installation location of the multi-module is also included in the processing block. In other words, the multi-module is provided within an accessible range of the transfer arm F, and the place where the multi-module is provided is included in the processing block.

ところで、本開示は単位ブロックＥ４～Ｅ６の搬送スケジュールの設定に適用されることには限られず、例えば単位ブロックＥ１～Ｅ３の搬送スケジュールの設定に適用してもよい。単位ブロックも既述の数に限られず、また、処理ブロックは、単位ブロックとして複数に分割されていなくてもよい。そして、処理ブロックに搭載されるモジュールとしては上記の例に限られず、従って本開示の基板処理装置としては、塗布、現像装置１として構成されることには限られない。例えば、絶縁膜を形成する薬液を塗布するモジュール、ウエハＷを洗浄する洗浄液を供給するモジュール、ウエハＷを互いに貼り合わせるための接着剤を供給するモジュールなどが処理ブロックに設けられる装置構成とされてもよい。 By the way, the present disclosure is not limited to being applied to the setting of the transfer schedule for the unit blocks E4 to E6, and may be applied to the setting of the transfer schedule for the unit blocks E1 to E3, for example. The number of unit blocks is not limited to the number described above, and the processing block does not have to be divided into a plurality of unit blocks. The modules mounted on the processing block are not limited to the above examples, and therefore the substrate processing apparatus of the present disclosure is not limited to being configured as the coating and developing apparatus 1 . For example, a module for applying a chemical solution for forming an insulating film, a module for supplying a cleaning solution for cleaning the wafer W, a module for supplying an adhesive for bonding the wafers W together, and the like are provided in the processing block. good too.

なお、サイクルタイム（ＣＴ）について各種の設定例を述べたが、既述した設定例には限られない。例えば塗布、現像装置１において、比較的多く指定されることが見込まれる特定のＰＪに対応するＣＴを、各ＰＪのウエハＷの搬送スケジュールを設定するにあたって共通のＣＴとして用いてもよい。つまり、複数のＰＪについて共通のＣＴを設定するにあたり、塗布、現像装置１で指定される各ＰＪに対応するＣＴのうち、より時間が短いものを選択して搬送スケジュールを設定することには限られない。 Although various setting examples have been described for the cycle time (CT), the setting examples are not limited to those described above. For example, in the coating and developing apparatus 1, a CT corresponding to a specific PJ, which is expected to be specified relatively often, may be used as a common CT when setting the transfer schedule of wafers W for each PJ. In other words, in setting a common CT for a plurality of PJs, it is limited to selecting a CT having a shorter time among the CTs corresponding to each PJ designated by the coating and developing apparatus 1 and setting the transport schedule. can't

ところで塗布、現像装置１における単位ブロックＥ１～Ｅ３も、搭載されるモジュールの種類が異なることを除いて、単位ブロックＥ４～Ｅ６と同様に構成されている。そして、単位ブロックＥ１～Ｅ３は互いに同様に構成され、ウエハＷに互いに同じ処理を行う。図１２に示す例では、単位ブロックＥ１～Ｅ３において、温度調整モジュールＳＣＰＬ、レジスト膜形成モジュールＣＯＴ、加熱モジュールＣＧＨＰ、周縁露光モジュールＷＥＥ、受け渡しモジュールＴＲＳが設けられ、この順でウエハＷが搬送されるものとする。そして１つの単位ブロックに、温度調整モジュールＳＣＰＬ及びレジスト膜形成モジュールＣＯＴは２個ずつ設けられ、加熱モジュールＣＧＨＰは３ずつ個設けられ、周縁露光モジュールＷＥＥ及び受け渡しモジュールＴＲＳは１個ずつ設けられるとする。そして、ＭＵＴについては、温度調整モジュールＳＣＰＬが２８秒、レジスト膜形成モジュールＣＯＴが６７．１秒、加熱モジュールＣＧＨＰが７７．０秒、周縁露光モジュールＷＥＥが１８．０秒であるものとする。 By the way, the unit blocks E1 to E3 in the coating and developing apparatus 1 are also constructed in the same manner as the unit blocks E4 to E6, except that the types of modules to be mounted are different. The unit blocks E1 to E3 are configured similarly to each other, and perform the same processing on the wafer W as each other. In the example shown in FIG. 12, the unit blocks E1 to E3 are provided with a temperature adjustment module SCPL, a resist film forming module COT, a heating module CGHP, a peripheral exposure module WEE, and a transfer module TRS, and the wafer W is transferred in this order. shall be In one unit block, two temperature adjustment modules SCPL and two resist film forming modules COT are provided, three heating modules CGHP are provided, and one edge exposure module WEE and one transfer module TRS are provided. . As for MUT, the temperature adjustment module SCPL is 28 seconds, the resist film formation module COT is 67.1 seconds, the heating module CGHP is 77.0 seconds, and the edge exposure module WEE is 18.0 seconds.

同じステップのモジュールのＭＵＴを、単位ブロック間で使用可能なモジュールの合計数で除した値をＭＵＴサイクルタイム（ＭＵＴＣＴ）とする。使用不可モジュールが無い場合のＭＵＴＣＴについては、ＳＣＰＬが２８．０秒／６≒４．６７秒、ＣＯＴが６７．１秒／６≒１１．１８秒、ＣＧＨＰが７７．０秒／９≒８．５６秒、ＷＥＥが１８．０秒／３＝６．０秒であり、この中ではＣＯＴの１１．１８秒が最大値（最大時間）である。従って、単位ブロックＥ１～Ｅ３のスループットについては、後述する基板の搬送時間であるアームサイクルタイムを考慮しないとすると、ＣＯＴにおける処理により律速される。 The MUT cycle time (MUTCT) is obtained by dividing the MUT of modules in the same step by the total number of modules that can be used between unit blocks. For MUTCT without disabled modules, SCPL is 28.0 seconds/6≈4.67 seconds, COT is 67.1 seconds/6≈11.18 seconds, and CGHP is 77.0 seconds/9≈8. 56 seconds, WEE is 18.0 seconds/3=6.0 seconds, and the maximum value (maximum time) of COT is 11.18 seconds. Therefore, the throughput of the unit blocks E1 to E3 is rate-determined by the processing in the COT if the arm cycle time, which is the substrate transfer time, which will be described later, is not considered.

一方、単位ブロックＥ１～Ｅ３における搬送アームＦ１～Ｆ３の搬送工程数（アーム工程数）が多いと、モジュールの処理ではなく搬送アームＦ１～Ｆ３によるウエハＷの搬送動作が、単位ブロックＥ１～Ｅ３におけるスループットの律速となる。アーム工程数は、処理ブロック（単位ブロック）に搬入された基板を処理ブロック（単位ブロック）の搬出モジュールに搬送するために要する搬送アームＦの工程数である。この例では、ＳＣＰＬ（搬入モジュール）→ＣＯＴ→ＣＧＨＰ→ＷＥＥ→ＴＲＳ（搬出モジュール）の５つのモジュール間でウエハＷが搬送されるので、アーム工程数はこれらのモジュール間の数である４となる。１つのアーム工程に要する時間は予め決められており、例えば３．７秒とする。そして、アームサイクルタイム（ＡＣＴ）＝アーム工程数×設定時間÷該当する単位ブロックの積層数とすると、この単位ブロックＥ１～Ｅ３の各ＡＣＴは、４×３．７÷３≒４．９秒である。このようにＡＣＴは搬送アームＦの搬送工程数と、ウエハＷに同様の処理を行う単位ブロックの積層数Ｎ（Ｎは整数）と、に対応する。 On the other hand, if the number of transfer steps (the number of arm steps) of the transfer arms F1 to F3 in the unit blocks E1 to E3 is large, the transfer operation of the wafer W by the transfer arms F1 to F3 instead of the module processing is performed in the unit blocks E1 to E3. Rate limiting for throughput. The number of arm steps is the number of steps of the transfer arm F required to transfer the substrate loaded into the processing block (unit block) to the unloading module of the processing block (unit block). In this example, the wafer W is transferred between the five modules SCPL (loading module)→COT→CGHP→WEE→TRS (unloading module), so the number of arm processes is 4, which is the number between these modules. . The time required for one arm process is predetermined, for example, 3.7 seconds. Then, arm cycle time (ACT) = number of arm processes x set time/number of stacks of corresponding unit blocks, then each ACT of unit blocks E1 to E3 is 4 x 3.7/3 = 4.9 seconds. be. Thus, ACT corresponds to the number of transfer steps of the transfer arm F and the number N (N is an integer) of stacked unit blocks in which the wafer W is subjected to the same processing.

ＭＵＴＣＴの最大値と、ＡＣＴとを比較すると、この例ではＭＵＴＣＴの最大値である１１．１８秒の方が、ＡＣＴの９．２秒よりも大きい。それ故に、この例では単位ブロックＥ１～Ｅ３の生産性の律速となるのは、搬送アームＦ１～Ｆ３の動作ではなく、レジスト膜形成モジュールＣＯＴにおける処理である。このようにＭＵＴＣＴの最大値と、ＡＣＴとを比較して、大きい方をブロックサイクルタイム（ブロックＣＴ）とする。従って、この例ではＣＯＴのＭＵＴＣＴである１１．１８秒がブロックＣＴである。つまり当該ブロックＣＴは、ウエハＷが通過するブロック（ここでは単位ブロックＥ１～Ｅ３）で、ウエハＷを処理するサイクルにおいて、モジュール及び搬送アームのうち最も時間を要するものについての時間のパラメータである。 Comparing the maximum value of MUTCT and ACT, in this example, the maximum MUTCT value of 11.18 seconds is greater than the ACT of 9.2 seconds. Therefore, in this example, it is not the operation of the transfer arms F1 to F3 but the processing in the resist film forming module COT that determines the productivity of the unit blocks E1 to E3. In this way, the maximum value of MUTCT and ACT are compared, and the larger one is taken as the block cycle time (block CT). Therefore, in this example, 11.18 seconds, which is the MUTCT of COT, is the block CT. That is, the block CT is a time parameter for the module and the transfer arm that require the most time in the cycle of processing the wafer W in the blocks (here, the unit blocks E1 to E3) through which the wafer W passes.

ところで、上記のように単位ブロックＥ１～Ｅ３は互いに同様に構成されているので、使用不可モジュールが無い場合には、ウエハＷの搬入枚数の比率について、単位ブロックＥ１～Ｅ３間で等しくなるようにウエハＷを搬入することが、最もスループットが高くなる。しかし、使用不可モジュールが発生したとする。その場合は、使用可能なモジュールの数に対応するように、制御部１００が単位ブロックＥ１～Ｅ３間における上記の搬入枚数の比率を変更することが考えられる。具体的には例えば単位ブロックＥ３のＣＧＨＰが１つ使用不可となり、単位ブロックＥ１～Ｅ３でＣＧＨＰの合計数が８となったとすると、当該搬入枚数の比率について、単位ブロックＥ１：Ｅ２：Ｅ３＝３：３：２として変更することが考えられる。 By the way, since the unit blocks E1 to E3 are configured similarly to each other as described above, if there is no unusable module, the ratio of the number of wafers W carried in should be equal among the unit blocks E1 to E3. Carrying in the wafer W provides the highest throughput. However, suppose that an unusable module occurs. In that case, it is conceivable that the control unit 100 changes the ratio of the number of incoming sheets between the unit blocks E1 to E3 so as to correspond to the number of modules that can be used. Specifically, for example, if one CGHP in the unit block E3 becomes unusable, and the total number of CGHPs in the unit blocks E1 to E3 is 8, the ratio of the number of sheets to be brought in is set to 3 in the unit block E1:E2:E3. :3:2.

しかしそのようにＣＧＨＰの１つが使用不可となっても、当該ＣＧＨＰのＭＵＴＣＴは、７７．０秒／８≒９．６３秒であり、上記したＣＯＴのＭＵＴＣＴである１１．１８秒よりも小さい。即ち、ブロックＣＴの変動は無く、依然として単位ブロックＥ１～Ｅ３のスループットについては、ＣＯＴに影響されることになる。従って、上記のＣＧＨＰの数に応じたウエハＷの搬入枚数の比率の変更は適切な変更ではなく、当該変更を行ったことで単位ブロックＥ１～Ｅ３のスループットが低下してしまう。後に、単位ブロックＥ１～Ｅ３間におけるウエハＷの搬入枚数の比率を適切に設定する実施例５について説明する。 However, even with one of the CGHPs disabled, the MUTCT for that CGHP is 77.0 seconds/8≈9.63 seconds, which is less than the COT MUTCT of 11.18 seconds discussed above. That is, there is no change in block CT, and the throughput of unit blocks E1 to E3 is still affected by COT. Therefore, changing the ratio of the number of wafers W carried in according to the number of CGHPs is not an appropriate change, and the change causes a decrease in the throughput of the unit blocks E1 to E3. A fifth embodiment for appropriately setting the ratio of the number of wafers W carried in between the unit blocks E1 to E3 will be described later.

（実施例４）
続いて、各ステップのマルチモジュールで入れ替え搬送を行うために、上記したブロックＣＴを利用する手順により、各マルチモジュールにおける滞在サイクル数を設定する実施例４について、既述の各実施例との差異点を中心に説明する。この実施例４では、既述した単位ブロックＥ６におけるＰＪ－Ａ、ＰＪ―Ｂの搬送スケジュールの設定方法について示す。この実施例４の概要を述べると、各ステップのマルチモジュールにおいて使用されるモジュール数が、単位ブロックＥ６のスループットが低下せず、且つより少ないモジュール数となるように、必要モジュール数として決定される。その上で、決定した必要モジュール数に基づいて、各ステップのモジュールにおけるウエハＷの滞在サイクル数が決定される。 (Example 4)
Next, in order to carry out exchange transportation in the multi-modules of each step, a fourth embodiment in which the number of stay cycles in each multi-module is set by the above-described procedure using the block CT is described. We will focus on points. In the fourth embodiment, a method of setting the transfer schedule for PJ-A and PJ-B in the unit block E6 described above will be described. To give an overview of this fourth embodiment, the number of modules used in the multi-module of each step is determined as the required number of modules so that the throughput of the unit block E6 is not reduced and the number of modules is reduced. . Then, based on the determined required number of modules, the number of stay cycles of the wafer W in each step module is determined.

サイクルタイム（ＣＴ）は１２秒であり、ＰＪ－Ａ、ＰＪ－Ｂの各ブロックＣＴは１８．５秒であるものとする。下記の表４、表５は、夫々ＰＪ－Ａ、ＰＪ－Ｂに関するパラメータを示したものである。表中に記載の必要滞在サイクル数、必要モジュール数、補正値、滞在サイクル数の算出方法について、以下に説明する。なお、互い同じ構成の単位ブロックＥ４～Ｅ６の各々でウエハＷを搬送する実施例５と異なり、この実施例４は、単位ブロックＥ４～Ｅ６のうち、Ｅ６に限定して搬送を行う場合における搬送スケジュールの設定例である。 It is assumed that the cycle time (CT) is 12 seconds and that each block CT of PJ-A and PJ-B is 18.5 seconds. Tables 4 and 5 below show the parameters for PJ-A and PJ-B, respectively. The method of calculating the number of required stay cycles, the number of required modules, the correction value, and the number of stay cycles described in the table will be described below. Unlike the fifth embodiment in which the wafer W is transferred in each of the unit blocks E4 to E6 having the same structure, the fourth embodiment is limited to the unit blocks E4 to E6, and the transfer is limited to the block E6. It is an example of setting a schedule.

Figure 0007302358000004
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Figure 0007302358000005
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図１３を参照しながら説明する。先ず、手順Ｒ１として、各ステップのモジュールにおいて、処理に必要な滞在サイクル数（整数値）を算出する。この滞在サイクル数は、ＭＵＴ／ＣＴを演算し、この演算値の小数点以下の値が０では無い場合には切り上げて、必要滞在サイクル数とする。例として、ＣＳＷＰについての滞在サイクル数を得るための計算を具体的に示すと、ＰＪ－Ａでは滞在サイクル数＝３６．０秒／１２秒＝３、ＰＪ－Ｂでは滞在サイクル数＝４７．０秒／１２秒＝３．９≒４である。 Description will be made with reference to FIG. First, as procedure R1, the number of stay cycles (integer value) required for processing is calculated in each step module. This stay cycle number is calculated by calculating MUT/CT, and if the value after the decimal point of this calculated value is not 0, it is rounded up to be the required stay cycle number. As an example, specifically showing the calculation for obtaining the number of staying cycles for CSWP, the number of staying cycles = 36.0 seconds/12 seconds = 3 for PJ-A, and the number of staying cycles = 47.0 for PJ-B. Seconds/12 seconds=3.9≈4.

そして手順Ｒ２として、各ステップにおけるブロックＣＴを満たすために必要なモジュール数（整数値）を算出する。具体的には各ステップのモジュールのＭＵＴ／ブロックＣＴを演算し、この演算値の小数点以下の値が０では無い場合には切り上げて、必要モジュール数とする。つまり、この手順Ｒ２は使用可能モジュールのうち、いくつのモジュールを使うかを決定する手順であるが、上記のようにＭＵＴＣＴ及びＡＣＴから決められるブロックＣＴを変動させず、且つその数が最小となるように、モジュールの数を決定する。 Then, as procedure R2, the number of modules (integer value) required to satisfy the block CT in each step is calculated. Specifically, the MUT/block CT of the module of each step is calculated, and if the value below the decimal point of this calculated value is not 0, it is rounded up to be the required number of modules. In other words, this procedure R2 is a procedure for determining how many modules are to be used among the available modules. So to determine the number of modules.

例として、ＣＳＷＰについての必要モジュール数を得るための計算を具体的に示すと、ＰＪ－Ａでは必要モジュール数＝３６．０秒／１８．５秒＝１．９４≒２、ＰＪ－Ｂでは必要モジュール数＝４７．０秒／１８．５秒＝２．５４≒３である。このように必要モジュール数は、ＭＵＴ／ＣＴに対応する値（計算値そのものか、少数点以下を切り上げた値）である。なお、この実施例４では単位ブロックＥ４～Ｅ６でウエハＷが振り分けられる後述の実施例５と異なり、上記のようにウエハＷは単位ブロックＥ４～Ｅ６のうちでＥ６のみを通過するものとする。従って、後述の滞在サイクル数の計算時には、ここで算出した値をそのまま用いる。なお、マルチモジュールを構成するモジュールに対して予め設定された若い番号の順から、必要モジュール数として決定された数となるように、使用するモジュールが決定される。従って、この必要モジュール数の決定は、使用するモジュールの決定に相当する。 As an example, specifically showing the calculation for obtaining the required number of modules for CSWP, the required number of modules for PJ-A = 36.0 seconds / 18.5 seconds = 1.94 ≈ 2, and the required number for PJ-B Number of modules=47.0 seconds/18.5 seconds=2.54≈3. Thus, the required number of modules is a value corresponding to MUT/CT (calculated value itself or a value rounded up to the nearest decimal point). It is to be noted that, in this embodiment 4, wafers W are assumed to pass through only block E6 among unit blocks E4 to E6, as described above, unlike embodiment 5 described later in which wafers W are distributed among unit blocks E4 to E6. Therefore, the value calculated here is used as it is when calculating the number of stay cycles, which will be described later. The modules to be used are determined in ascending order of numbers preset for the modules constituting the multi-module so that the required number of modules is determined. Therefore, determining the required number of modules corresponds to determining the modules to be used.

手順Ｒ１、Ｒ２を実施した後、各ステップのモジュールについて、補正値として、手順Ｒ１の算出結果／手順Ｒ２の算出結果を演算する。この演算値の小数点以下の値が０ではない場合には切り上げ、補正値についても整数値として算出する。このように算出される補正値は、既述のブロックＣＴを満たす（ブロックＣＴを変動させない）ようにするために、モジュールにおいて何サイクルに１回ウエハＷの入れ替えを行う必要があるかというサイクル数に相当する。そして、各モジュールについて各々補正値を取得した後、取得した補正値の中から最大値（最大補正値）を選択する。つまり、すべてのステップのモジュールにおいて、少なくともウエハＷを１回入れ替えることができるサイクル数を最大補正値として決定する。この最大補正値を取得する一連の手順を、Ｒ３とする。 After performing procedures R1 and R2, the calculation result of procedure R1/the calculation result of procedure R2 is calculated as a correction value for each step module. If the value after the decimal point of this calculated value is not 0, it is rounded up, and the correction value is also calculated as an integer value. The correction value calculated in this manner is the number of cycles in which the wafer W needs to be exchanged once in the module in order to satisfy the block CT described above (do not change the block CT). corresponds to Then, after obtaining the correction values for each module, the maximum value (maximum correction value) is selected from the obtained correction values. That is, in all step modules, the maximum correction value is determined as the number of cycles in which at least one wafer W can be replaced. A series of procedures for obtaining this maximum correction value is assumed to be R3.

ＰＪ－Ａの各ステップにおける補正値を得るための計算を具体的に示すと、ＣＳＷＰの補正値＝３／２＝１．５≒２、ＳＣＰＬの補正値＝２／２＝１、ＤＥＶの補正値＝４／３＝１．３３≒２、ＣＧＨＰの補正値＝３／２＝１．５≒２である。この中での最大値はＣＳＷＰ、ＤＥＶ、ＣＧＨＰについての２であるため、当該２が最大補正値として決定される。同様にＰＪ－Ｂの各ステップにおける補正値の計算を具体的に示すと、ＣＳＷＰの補正値＝４／３≒２、ＳＣＰＬの補正値＝２／２＝１、ＤＥＶの補正値＝６／４≒２、ＣＧＨＰの補正値＝４／３≒２である。この中での最大値はＣＳＷＰ、ＤＥＶ、ＣＧＨＰについての２であるため、当該２が最大補正値として決定される。 Specifically showing the calculation for obtaining the correction value in each step of PJ-A, CSWP correction value = 3/2 = 1.5 ≈ 2, SCPL correction value = 2/2 = 1, DEV correction Value=4/3=1.33≈2, CGHP correction value=3/2=1.5≈2. Since the maximum value among them is 2 for CSWP, DEV, and CGHP, 2 is determined as the maximum correction value. Similarly, to specifically show the calculation of the correction value in each step of PJ-B, the correction value of CSWP = 4/3 ≈ 2, the correction value of SCPL = 2/2 = 1, the correction value of DEV = 6/4. ≈2, CGHP correction value=4/3≈2. Since the maximum value among them is 2 for CSWP, DEV, and CGHP, 2 is determined as the maximum correction value.

そして手順Ｒ４として、各ステップのモジュールについて下記の演算式１による演算が行われ、当該演算式１による演算値を滞在サイクル数として決定する。あるモジュールについて入れ替え搬送を行うためには、滞在サイクル数を当該モジュールについて必要なモジュール数の倍数とする必要が有るが、この倍数として上記の最大補正値を用いることで、全てのステップのモジュールで入れ替え搬送が行える滞在サイクル数としている。
手順Ｒ３で算出した最大補正値×手順Ｒ２で算出した必要モジュール数＝滞在サイクル数・・・演算式１ Then, as a procedure R4, the following calculation formula 1 is performed for the modules of each step, and the calculation value obtained by the calculation formula 1 is determined as the number of staying cycles. In order to replace and transport a certain module, the number of staying cycles must be a multiple of the number of modules required for that module. It is the number of stay cycles in which exchange transportation can be performed.
Maximum correction value calculated in procedure R3×necessary number of modules calculated in procedure R2=number of stay cycles Equation 1

具体的に、ＰＪ－Ａについては、ＣＳＷＰの滞在サイクル数＝２×２＝４、ＳＣＰＬの滞在サイクル数＝２×２＝４、ＤＥＶの滞在サイクル数＝３×２＝６、ＣＧＨＰの滞在サイクル数＝２×２＝４として夫々決定される。同様にＰＪ－Ｂについては、ＣＳＷＰの滞在サイクル数＝３×２＝６、ＳＣＰＬの滞在サイクル数＝２×２＝４、ＤＥＶの滞在サイクル数＝４×２＝８、ＣＧＨＰの滞在サイクル数＝３×２＝６として夫々決定される。 Specifically, for PJ-A, the number of stay cycles of CSWP = 2 × 2 = 4, the number of stay cycles of SCPL = 2 × 2 = 4, the number of stay cycles of DEV = 3 × 2 = 6, and the number of stay cycles of CGHP Each is determined as number=2×2=4. Similarly, for PJ-B, the number of staying cycles of CSWP = 3 x 2 = 6, the number of staying cycles of SCPL = 2 x 2 = 4, the number of staying cycles of DEV = 4 x 2 = 8, the number of staying cycles of CGHP = Each is determined as 3×2=6.

このように必要モジュール数及び滞在サイクル数について決定されると、各ＰＪについて番号が若いウエハＷから順に搬送先を割り当てる。必要モジュール数が複数である、即ち複数のモジュールを使用するように決定されている場合は、使用することが決定されているモジュールに順番に繰り返し、ウエハＷが搬送されるように搬送スケジュールが設定される。つまり例えばＰＪ－ＡについてＣＳＷＰのうちＣＳＷＰ１、ＣＳＷＰ２が使用するモジュールとして決定されていると、ＣＳＷＰ１、ＣＳＷＰ２、ＣＳＷＰ１、ＣＳＷＰ２・・・の順にウエハＷが搬送されるように搬送スケジュールが設定される。 When the required number of modules and the number of staying cycles are determined in this way, the transfer destination is assigned to each PJ in ascending order of the wafer number. If the required number of modules is plural, that is, if it is decided to use a plurality of modules, the transfer schedule is set so that the wafer W is transferred in order repeatedly to the modules that have been decided to be used. be done. For example, if CSWP1 and CSWP2 among CSWPs are determined as modules to be used for PJ-A, the transfer schedule is set so that wafers W are transferred in the order of CSWP1, CSWP2, CSWP1, CSWP2, . . .

図１４は、表４に示したように各ステップの必要モジュール数、各ステップにおける滞在数サイクル数が決定された上で設定された、単位ブロックＥ６におけるＰＪ－Ａ、ＰＪ－Ｂの搬送スケジュール（第１の搬送スケジュール）を示している。この図１４の搬送スケジュールの表に示されるように、単位ブロックＥ１～Ｅ３において、ＣＳＷＰ、ＳＣＰＬ、ＤＥＶ、ＣＧＨＰの各々で、入れ替え搬送が行われる。また、これらのモジュールにおいて、毎回ウエハＷを搬出する際には入れ替え搬送となる。従って、このように搬送スケジュールを設定することで、搬送アームＦ６の負荷を抑制し、単位ブロックＥ６におけるスループットの向上を図ることができる。 FIG. 14 shows a transport schedule for PJ-A and PJ-B in unit block E6 ( 1st transportation schedule). As shown in the transfer schedule table of FIG. 14, exchange transfer is performed in each of CSWP, SCPL, DEV, and CGHP in unit blocks E1 to E3. In addition, in these modules, each time the wafer W is unloaded, it is replaced and transported. Therefore, by setting the transfer schedule in this way, it is possible to reduce the load on the transfer arm F6 and improve the throughput in the unit block E6.

（実施例５）
続けて実施例５として、互いに同様の構成の単位ブロックＥ１～Ｅ３における搬送スケジュールの設定例を、実施例４との差異点を中心に説明する。この実施例５においては、単位ブロックＥ１～Ｅ３間でウエハＷの搬入枚数の比率が適切となるように、ブロックＣＴとＭＵＴと使用可能なモジュールの数とに基づいて当該比率の設定が行われる。この実施例５においても、実施例４と同様に各ステップのモジュールで入れ替え搬送が行われるように、手順Ｒ１～４が行われて、必要モジュール数及び滞在サイクル数が算出される。 (Example 5)
Subsequently, as a fifth embodiment, an example of setting the transfer schedule in the unit blocks E1 to E3 having the same configuration will be described, focusing on the differences from the fourth embodiment. In this fifth embodiment, the ratio is set based on the block CT, the MUT, and the number of usable modules so that the ratio of the number of wafers W carried in between the unit blocks E1 to E3 is appropriate. . In the fifth embodiment, as in the fourth embodiment, procedures R1 to R4 are performed to calculate the required number of modules and the number of staying cycles so that the modules at each step are exchanged and transported.

なお説明の便宜上、この実施例５の単位ブロックＥ１～Ｅ３は、図１２で示した例とは種類が異なるモジュール群を含む。具体的には、温度調整モジュールＳＣＰＬ、レジスト膜形成モジュールＣＯＴ、加熱モジュールＣＰＨＰ、温度調整モジュールＳＣＰＬ′、薬液塗布モジュールＩＴＣ、加熱モジュールＣＧＨＰ、周縁露光モジュールＷＥＥ及び受け渡しモジュールＴＲＳが各々設けられ、この順にウエハＷが搬送される。温度調整モジュールＳＣＰＬ、ＳＣＰＬ′については、例えばタワーＴ１に設けられる。そして、温度調整モジュールＳＣＰＬは単位ブロックＥ１～Ｅ３へのウエハＷの搬入用モジュールであり、搬送機構１５によりウエハＷが搬送される。即ち、上記の単位ブロックＥ１～Ｅ３間でのウエハＷの搬入枚数の比率が決定されると、この決定に応じて搬送機構１５による各単位ブロックＥ１～Ｅ３のＳＣＰＬへの搬送が制御されることになる。 For convenience of explanation, the unit blocks E1 to E3 of the fifth embodiment include a group of modules different in type from the example shown in FIG. Specifically, a temperature adjustment module SCPL, a resist film formation module COT, a heating module CPHP, a temperature adjustment module SCPL', a chemical solution coating module ITC, a heating module CGHP, a peripheral exposure module WEE, and a transfer module TRS are provided in this order. A wafer W is transferred. The temperature regulation modules SCPL, SCPL' are provided, for example, in tower T1. The temperature adjustment module SCPL is a module for loading the wafers W into the unit blocks E1 to E3, and the wafers W are transferred by the transfer mechanism 15. FIG. That is, when the ratio of the number of wafers W to be carried in between the unit blocks E1 to E3 is determined, the transport of the unit blocks E1 to E3 to the SCPL by the transport mechanism 15 is controlled according to this determination. become.

受け渡しモジュールＴＲＳについては、単位ブロックＥ１～Ｅ３からウエハＷを搬出するための搬出モジュール（出口）であり、タワーＴ２に設けられる。薬液塗布モジュールＩＴＣは、レジスト膜を保護する保護膜を形成するための薬液をウエハＷに塗布する液処理モジュールである。ＣＯＴ、ＩＴＣは、単位ブロックＥ４～Ｅ６でＤＥＶが設けられる位置に対応する位置に設けられ、ＣＰＨＰ、ＣＧＨＰ、ＷＥＥは、単位ブロックＥ４～Ｅ６でＣＳＷＰ、ＣＧＨＰが設けられる位置に対応する位置に設けられている。 The delivery module TRS is a carry-out module (exit) for carrying out the wafers W from the unit blocks E1 to E3, and is provided in the tower T2. The chemical liquid coating module ITC is a liquid processing module that coats the wafer W with a chemical liquid for forming a protective film that protects the resist film. COT and ITC are provided at positions corresponding to the positions where DEV is provided in unit blocks E4 to E6, and CPHP, CGHP and WEE are provided at positions corresponding to positions where CSWP and CGHP are provided in unit blocks E4 to E6. It is

１つの単位ブロックにおけるＳＣＰＬ、ＣＯＴ、ＣＰＨＰ、ＳＣＰＬ′、ＩＴＣ、ＣＧＨＰ、ＷＥＥ、ＴＲＳの設置数は、夫々２、２、４、２、２、４、１、２である。そしてＳＣＰＬ、ＣＯＴ、ＣＰＨＰ、ＳＣＰＬ′、ＩＴＣ、ＣＧＨＰ、ＷＥＥの処理時間は、夫々２０．０秒、５５．０秒、７５．０秒、３０．０秒、６５．０秒、７５．０秒、１０．０秒である。さらにＳＣＰＬ、ＣＯＴ、ＣＰＨＰ、ＳＣＰＬ′、ＩＴＣ、ＣＧＨＰ、ＷＥＥ、ＴＲＳのＭＵＴは、夫々２８．０秒、６２．０秒、８７．０秒、３２．５秒、７２．０秒、８７．０秒、１８．０秒である。また、サイクルタイム（ＣＴ）は１０秒に設定されているものとする。 The numbers of installed SCPL, COT, CPHP, SCPL', ITC, CGHP, WEE and TRS in one unit block are 2, 2, 4, 2, 2, 4, 1 and 2, respectively. The processing times for SCPL, COT, CPHP, SCPL', ITC, CGHP and WEE are 20.0 seconds, 55.0 seconds, 75.0 seconds, 30.0 seconds, 65.0 seconds and 75.0 seconds, respectively. , 10.0 seconds. Furthermore, the MUTs of SCPL, COT, CPHP, SCPL', ITC, CGHP, WEE and TRS are 28.0 seconds, 62.0 seconds, 87.0 seconds, 32.5 seconds, 72.0 seconds and 87.0 seconds, respectively. seconds, 18.0 seconds. It is also assumed that the cycle time (CT) is set to 10 seconds.

下記の表６、表７は上記のようＣＴやＭＵＴが設定された状態で、単位ブロックＥ１～Ｅ３の搬送スケジュールを設定するために算出するパラメータをまとめたものである。この搬送スケジュールを設定するにあたり、単位ブロックＥ１のＣＯＴが１つ、単位ブロックＥ２のＣＧＨＰが２つ夫々使用不可になっているものとする。つまり、単位ブロックＥ１で使用可能なＣＯＴは２つ、単位ブロックＥ２で使用可能なＣＧＨＰは２つである。 Tables 6 and 7 below summarize the parameters calculated for setting the transfer schedule for the unit blocks E1 to E3 in the state where the CT and MUT are set as described above. In setting this transfer schedule, it is assumed that one COT in the unit block E1 and two CGHPs in the unit block E2 are disabled. That is, two COTs can be used in the unit block E1, and two CGHPs can be used in the unit block E2.

Figure 0007302358000006
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Figure 0007302358000007
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以下、表６、表７に記載した各パラメータの算出手順について説明する。ＭＵＴと使用可能なモジュール数とから、図１２で述べたＭＵＴＣＴを算出する。代表して、ＣＯＴ及びＣＰＨＰのＭＵＴＣＴの算出方法について具体的に説明する。ＣＯＴについては、単位ブロックＥ１～Ｅ３で使用可能なモジュールの合計が１＋２＋２＝５である。従ってＣＯＴのＭＵＴＣＴ＝６２．０秒／５＝１２．４秒である。ＣＰＨＰについては、単位ブロックＥ１～Ｅ３で使用可能なモジュールの合計が４＋４＋４＝１２である。従ってＣＰＨＰのＭＵＴＣＴ＝８７．０秒／１２≒７．３秒である。他のモジュールについても同様にＭＵＣＴが算出されるが、単位ブロックからの出口であるＴＲＳについては、単位ブロックＥ４～Ｅ６のＳＣＰＬ′と同様に滞在サイクル数は１として固定されるので、当該ＭＵＴＣＴの算出及び手順Ｒ１～Ｒ４による各パラメータの算出は行わない。 The procedure for calculating each parameter shown in Tables 6 and 7 will be described below. The MUTCT described with reference to FIG. 12 is calculated from the MUT and the number of usable modules. As a representative, the method of calculating the MUTCT of COT and CPHP will be specifically described. For COT, the total number of modules that can be used in unit blocks E1 to E3 is 1+2+2=5. Therefore, MUTCT of COT=62.0 seconds/5=12.4 seconds. For CPHP, the total number of modules that can be used in the unit blocks E1 to E3 is 4+4+4=12. Therefore, MUTCT of CPHP=87.0 seconds/12≈7.3 seconds. MUCT is similarly calculated for other modules, but for TRS, which is the exit from the unit block, the number of stay cycles is fixed at 1, like the SCPL' of unit blocks E4 to E6. Calculation of each parameter by calculation and procedures R1 to R4 is not performed.

このように各モジュールについてのＭＵＴＣＴを算出し、算出した値から最大値を選ぶ。この例では、ＣＯＴのＭＵＴＣＴが最大値である。そして、既述したようにＡＣＴ（アームサイクルタイム）＝アーム工程数×設定時間／単位ブロックＥ１～Ｅ３の積層数＝７×３．７秒÷３＝８．６３秒と大きさを比較する。比較してＣＯＴのＭＵＴＣＴの方が大きいため、当該ＭＵＴＣＴをブロックＣＴとして決定する。なお、既述のように、搬送アームの動作の必要時間であるＡＣＴの方が大きければ、当該ＡＣＴをブロックＣＴとする。 The MUTCT for each module is thus calculated, and the maximum value is selected from the calculated values. In this example, MUTCT of COT is the maximum value. Then, as described above, ACT (arm cycle time)=number of arm processes×set time/number of stacked unit blocks E1 to E3=7×3.7 seconds/3=8.63 seconds. Since the MUTCT of the COT is larger than that, the MUTCT is determined as the block CT. As described above, if the ACT, which is the time required for the operation of the transfer arm, is longer, the ACT is set as the block CT.

続いて手順Ｒ１として、各ステップのモジュールにおける、処理に必要な滞在サイクル数の算出を行う。つまり、ＭＵＴ／ＣＴを演算する。例としてＣＯＴ及びＣＰＨＰの滞在サイクル数を算出する手順を具体的に示す。ＣＯＴの必要滞在サイクル数＝６２．０秒／１０秒＝６．２≒７である。そして、ＣＰＨＰの必要滞在サイクル数＝８７．０秒／１０秒＝８．７≒９である。そして、手順Ｒ２として、各ステップでＭＵＴＣＴを満たすために必要なモジュール数の算出を行う。つまり、ＭＵＴ／ブロックＣＴを演算する。例としてＣＯＴ及びＣＰＨＰの必要モジュール数を算出する手順を具体的に示す。ＣＯＴの必要モジュール数＝６２．０秒／１２．４秒≒５である。そして、ＣＰＨＰの必要モジュール数＝８７．０秒／１２．４秒＝７．０１≒８である。なお、このように算出される必要モジュール数は、単位ブロックＥ１～Ｅ３全体における必要なモジュール数である。つまり、ＣＯＴについては単位ブロックＥ１～Ｅ３全体で５つ必要である。 Subsequently, as procedure R1, the number of stay cycles necessary for processing is calculated in each step module. That is, MUT/CT is calculated. As an example, a specific procedure for calculating the number of stay cycles of COT and CPHP will be shown. The number of required stay cycles of COT=62.0 seconds/10 seconds=6.2≈7. Then, the number of required stay cycles of CPHP=87.0 seconds/10 seconds=8.7≈9. Then, as procedure R2, the number of modules required to satisfy MUTCT is calculated at each step. That is, MUT/block CT is calculated. As an example, a procedure for calculating the required number of modules for COT and CPHP will be specifically shown. Required number of modules for COT=62.0 seconds/12.4 seconds≈5. Then, the number of modules required for CPHP=87.0 seconds/12.4 seconds=7.01≈8. The required number of modules calculated in this way is the required number of modules for the entire unit blocks E1 to E3. In other words, five COTs are required for the entire unit blocks E1 to E3.

この単位ブロックＥ１～Ｅ３全体の必要モジュール数から、各単位ブロックの使用可能なモジュール数に基づいて、単位ブロックＥ１～Ｅ３毎の必要モジュール数が決定される。使用不可モジュールが含まれるステップについては、使用不可モジュールを含む単位ブロックの使用可能なモジュールは、その全てが使用されるように決定される。そして、不足分は、使用不可モジュールを含まない単位ブロック間で均等割りされて決められる。一方、使用不可モジュールが含まれないステップについて見ると、単位ブロックＥ１～Ｅ３全体の必要モジュール数が、各単位ブロックで均等割りされて決められる。なお、モジュール数は整数であるため、均等割りした数の少数点以下の数が０でない場合には切り上げる。 The required number of modules for each of the unit blocks E1 to E3 is determined based on the number of modules that can be used in each unit block from the required number of modules for the entire unit blocks E1 to E3. For a step that includes a disabled module, it is determined that all available modules of the unit block that includes the disabled module are used. The shortfall is determined by dividing equally between unit blocks that do not include unusable modules. On the other hand, when looking at steps that do not include unusable modules, the total number of required modules for the unit blocks E1 to E3 is determined by evenly dividing each unit block. Since the number of modules is an integer, if the number after the decimal point of the evenly divided number is not 0, it is rounded up.

具体的に、ＣＯＴ及びＣＰＨＰについて、各単位ブロックＥ１～Ｅ３の必要モジュール数の決定手順を説明する。ＣＯＴについては、単位ブロックＥ１のＣＯＴが使用不可であり、この単位ブロックＥ１のＣＯＴのうち、使用可能なもう１つのモジュールは使用されるように決定する。上記のようにＣＯＴについて単位ブロックＥ１～Ｅ３全体で必要なモジュール数は５であるため、残りは４であるが、この残りの４については単位ブロックＥ２、Ｅ３で均等割りされ、単位ブロックＥ２、Ｅ３の各々の必要モジュール数は２とされる。ＣＰＨＰについては、単位ブロックＥ１～Ｅ３で使用不可のものが無い。そして単位ブロックＥ１～Ｅ３全体で必要なモジュール数は８であるため、この８を単位ブロックＥ１～Ｅ３の数の３で割った値の２．６≒３を、単位ブロックＥ１～Ｅ３の必要モジュール数とする。なお、この実施例５で示す単位ブロックＥ１～Ｅ３の搬送スケジュールの設定は、搬送アームＦ１～Ｆ３による動作を設定するためのものであるが、上記のように搬入モジュールＳＣＰＬのウエハＷの搬入については搬送機構１５が行う。従って、搬入モジュールＳＣＰＬについての必要モジュール数の算出と、それに基づいた補正値及び滞在サイクルについては行われない。 Specifically, for COT and CPHP, the procedure for determining the required number of modules for each unit block E1 to E3 will be described. As for the COT, it is determined that the COT of the unit block E1 is unusable and another usable module of the COT of the unit block E1 is used. As described above, the total number of modules required for the unit blocks E1 to E3 for the COT is 5, so there are 4 remaining modules. The required number of modules for each E3 is two. Regarding CPHP, none of the unit blocks E1 to E3 cannot be used. Since the total number of modules required for the unit blocks E1 to E3 is 8, the value obtained by dividing this 8 by 3, the number of the unit blocks E1 to E3, is 2.6≈3, which is the number of required modules for the unit blocks E1 to E3. number. The setting of the transfer schedule for the unit blocks E1 to E3 shown in the fifth embodiment is for setting the operations of the transfer arms F1 to F3. is performed by the transport mechanism 15 . Therefore, the calculation of the required number of modules for the carry-in module SCPL and the correction value and stay cycle based thereon are not performed.

そして手順Ｒ３として、手順Ｒ１の算出結果／手順Ｒ２の算出結果が演算され、各ステップにおける補正値が算出される。手順Ｒ２で、単位ブロック毎に各ステップの必要モジュール数を算出しているため、この手順Ｒ３の補正値も、単位ブロック毎の各ステップについて算出される。具体的な例として、ＣＯＴ及びＣＰＨＰについての補正値の算出手順を示す。ＣＯＴについては、単位ブロックＥ１の補正値＝単位ブロックＥ１の必要滞在サイクル数／単位ブロックＥ１の必要モジュール数＝７／１＝７である。同様に、ＣＯＴについての単位ブロックＥ２、Ｅ３の補正値＝７／２＝３．５≒４である。また、ＣＰＨＰについては、単位ブロックＥ１、Ｅ２、Ｅ３の補正値＝９／３＝３である。 Then, as procedure R3, the calculation result of procedure R1/the calculation result of procedure R2 are calculated, and the correction value in each step is calculated. Since the number of required modules for each step is calculated for each unit block in procedure R2, the correction value for this procedure R3 is also calculated for each step for each unit block. As a specific example, a procedure for calculating correction values for COT and CPHP will be shown. As for the COT, the correction value of the unit block E1=the required stay cycle number of the unit block E1/the required number of modules of the unit block E1=7/1=7. Similarly, the correction values of the unit blocks E2 and E3 for COT=7/2=3.5≈4. As for CPHP, the correction value for the unit blocks E1, E2, and E3=9/3=3.

そして、このような補正値の算出後、単位ブロック毎に補正値の最大値が選ばれ、最大補正値として決定される。表６に示す例では、単位ブロックＥ１における補正値は、ＣＯＴが７、ＣＰＨＰが３、ＳＣＰＬ′が４、ＩＴＣが４、ＣＧＨＰが５、ＷＥＥが２であり、この中でＣＯＴの７が最大なので、７が最大補正値として決定される。同様に、単位ブロックＥ２、Ｅ３の最大補正値は、夫々５、４として決定される。 After such calculation of the correction value, the maximum correction value is selected for each unit block and determined as the maximum correction value. In the example shown in Table 6, the correction values in the unit block E1 are 7 for COT, 3 for CPHP, 4 for SCPL', 4 for ITC, 5 for CGHP, and 2 for WEE. Therefore, 7 is determined as the maximum correction value. Similarly, the maximum correction values of unit blocks E2 and E3 are determined as 5 and 4, respectively.

続いて手順Ｒ４として、手順Ｒ３で算出した最大補正値×手順Ｒ２で算出した必要なモジュール数の演算が行われ、単位ブロック毎に各ステップのモジュールにおけるウエハＷの滞在サイクル数が算出される。具体的にＣＯＴ及びＣＰＨＰについての滞在サイクル数の算出手順を示すと、ＣＯＴについては、単位ブロックＥ１では７×１＝７、単位ブロックＥ２では５×２＝１０、単位ブロックＥ３では４×２＝８として、滞在サイクル数が夫々算出される。同様にＣＰＨＰについては、単位ブロックＥ１では７×３＝２１、単位ブロックＥ２では５×３＝１５、単位ブロックＥ３では４×３＝１２として滞在サイクル数が、夫々算出される。 Subsequently, in step R4, the maximum correction value calculated in step R3×the required number of modules calculated in step R2 is calculated, and the number of stay cycles of wafer W in each step module is calculated for each unit block. Specifically, the procedure for calculating the number of staying cycles for COT and CPHP is as follows: for COT, 7×1=7 for unit block E1, 5×2=10 for unit block E2, and 4×2= for unit block E3. 8, the number of stay cycles is calculated respectively. Similarly, for CPHP, the number of staying cycles is calculated as 7×3=21 for the unit block E1, 5×3=15 for the unit block E2, and 4×3=12 for the unit block E3.

さらに単位ブロックＥ１～Ｅ３毎に、各ステップにおけるモジュールのＭＵＴ／使用可能モジュールが演算され、そのうちの最大値がスタックサイクルタイム（スタックＣＴ）として決定される。そして、各単位ブロックＥ１～Ｅ３のスタックＣＴ／ブロックＣＴを算出し、小数点以下が０でない場合には切り上げを行い、得られた値が、各単位ブロックＥ１～Ｅ３へのウエハＷの搬入間隔とされる。この各単位ブロックの搬入間隔は、対象の単位ブロックに１回ウエハＷを搬送するために、単位ブロックＥ１～Ｅ３全体へのウエハＷの搬送が何回行われるかを示す。 Furthermore, for each unit block E1 to E3, the MUT/usable modules of the modules in each step are calculated, and the maximum value thereof is determined as the stack cycle time (stack CT). Then, the stack CT/block CT of each of the unit blocks E1 to E3 is calculated, and rounding up is performed when the fractional part is not 0, and the obtained value is the loading interval of the wafers W to each of the unit blocks E1 to E3. be done. The transfer interval of each unit block indicates how many times the wafer W is transferred to all of the unit blocks E1 to E3 in order to transfer the wafer W once to the target unit block.

この搬入間隔の計算手順を具体的に示す。単位ブロックＥ１の各ステップにおけるＭＵＴ／使用可能モジュールを示すと、ＣＯＴについて６２．０秒／１、ＣＰＨＰについて８７．０秒／４、ＳＣＰＬ′について３２．５秒／２、ＩＴＣについて７２．０秒／２、ＣＧＨＰについて８７．０秒／４、ＷＥＥについて１８．０秒／１である。従って、この中ではＣＯＴの６２．０秒／１＝６２．０秒が最大値であるため、当該６２．０秒がスタックＣＴとされる。従って、搬入間隔としては６２．０秒／１２．４秒＝５であるため、単位ブロックＥ１～Ｅ３全体でウエハＷを５回搬入するうちの１回の搬入先が単位ブロックＥ１となるものとされる。つまり、単位ブロックＥ１では６２秒で１枚のウエハＷが処理可能であること、及び単位ブロックＥ１～Ｅ３全体で見た場合には１２．４秒に１枚のウエハＷが処理される状況に適合するように、単位ブロックＥ１におけるウエハＷの搬入間隔が算出されることになる。 A procedure for calculating this carry-in interval will be specifically shown. MUT/usable modules in each step of the unit block E1 are 62.0 seconds/1 for COT, 87.0 seconds/4 for CPHP, 32.5 seconds/2 for SCPL', and 72.0 seconds for ITC. /2, 87.0 sec/4 for CGHP, and 18.0 sec/1 for WEE. Therefore, 62.0 seconds/1=62.0 seconds of the COT is the maximum value in this, and the 62.0 seconds is taken as the stack CT. Therefore, since the transfer interval is 62.0 seconds/12.4 seconds=5, the unit block E1 is assumed to be the destination for one of the five transfers of the wafers W in the unit blocks E1 to E3. be done. In other words, one wafer W can be processed in the unit block E1 in 62 seconds, and one wafer W can be processed in 12.4 seconds in the unit blocks E1 to E3 as a whole. The loading interval of the wafers W in the unit block E1 is calculated so as to be suitable.

同様に、単位ブロックＥ２においては、ＳＣＴ＝ＣＧＨＰの８７．０秒／２＝４３．５秒であり、ＳＣＴ／ブロックＣＴについては、４３．５秒／１２．４秒＝３．５≒４である。従って、単位ブロックＥ１～Ｅ３にウエハＷを４回搬入するうちの１回の搬入先が単位ブロックＥ２となるものとされる。単位ブロックＥ３においては、ＳＣＴ＝ＩＴＣの７２．０秒／２＝３６．０秒であり、ＳＣＴ／ブロックＣＴについては、３６．０秒／１２．４秒＝２．９≒３である。従って、単位ブロックＥ１～Ｅ３にウエハＷを３回搬入するうちの１回の搬入先が単位ブロックＥ３となるものとされる。ウエハＷの枚数で見ると、単位ブロックＥ１：Ｅ２：Ｅ３＝（５＋４＋３）／５：（５＋４＋３）／４：（５＋４＋３）／３＝１２：１５：２０である。即ち、単位ブロックＥ１～Ｅ３全体において等間隔でウエハＷが順次搬入されるとして、単位時間あたりに１２枚、１５枚、２０枚の比率で、ウエハＷが単位ブロックＥ１、Ｅ２、Ｅ３に夫々搬送されるように、搬入枚数の比率が決定される。 Similarly, in unit block E2, SCT=87.0 seconds/2 of CGHP=43.5 seconds, and for SCT/block CT, 43.5 seconds/12.4 seconds=3.5≈4. be. Therefore, the unit block E2 is the destination of one of the wafers W that are transferred four times into the unit blocks E1 to E3. In unit block E3, SCT=72.0 sec/2 of ITC=36.0 sec, and for SCT/block CT, 36.0 sec/12.4 sec=2.9≈3. Therefore, the unit block E3 is the destination of one of the wafers W that are transferred three times into the unit blocks E1 to E3. In terms of the number of wafers W, unit blocks E1:E2:E3=(5+4+3)/5:(5+4+3)/4:(5+4+3)/3=12:15:20. That is, assuming that the wafers W are successively loaded into the unit blocks E1 to E3 at regular intervals, the wafers W are transported to the unit blocks E1, E2, and E3 at a rate of 12, 15, and 20 wafers per unit time. The ratio of the number of incoming sheets is determined so that

図１５、図１６は、表６、７に対応するＰＪ－ＡのウエハＷの搬送スケジュールである。即ち、当該搬送スケジュールは、上記のように単位ブロックＥ１～Ｅ３間におけるウエハＷの搬入枚数の比率、各ステップの必要モジュール数、各ステップにおける滞在サイクル数が決定された上で、実施例４で述べたように搬送先が割り当てられて設定されている。なお、図示の便宜上、スケジュール表を上下に分割して図１５、図１６として示すと共に、図１５のスケジュール表の下端部、図１６のスケジュール表の上端部は同じサイクルを示しており、スケジュール表中、ＷＥＥはＷＥとして示している。当該ＰＪ－ＡのウエハＷについて、単位ブロックＥ１～Ｅ３への搬入順にＡ０１～Ａ５０の番号で示している。そしてこの搬送スケジュールに示されるように、単位ブロックＥ１～Ｅ３において、ＣＯＴ、ＣＰＨＰ、ＳＣＰＬ′、ＩＴＣ、ＣＧＨＰ、ＷＥＥの夫々で、入れ替え搬送が行われる。また、これらのモジュールにおいて、毎回ウエハＷを搬出する際には入れ替え搬送となる。従って、搬送アームＦ１～Ｆ３の負荷を抑制することができる。 15 and 16 are transfer schedules of wafers W of PJ-A corresponding to Tables 6 and 7. FIG. That is, the transfer schedule is determined in the fourth embodiment after determining the ratio of the number of wafers W carried in between the unit blocks E1 to E3, the required number of modules in each step, and the number of stay cycles in each step, as described above. Destinations are assigned and set as described. 15 and 16, and the lower end of the schedule table in FIG. 15 and the upper end of the schedule table in FIG. 16 indicate the same cycle. In the middle, WEE is indicated as WE. The wafers W of the PJ-A are indicated by numbers A01 to A50 in the order of loading into the unit blocks E1 to E3. As shown in this transport schedule, in unit blocks E1 to E3, COT, CPHP, SCPL', ITC, CGHP, and WEE are replaced and transported. In addition, in these modules, each time the wafer W is unloaded, it is replaced and transported. Therefore, the load on the transfer arms F1 to F3 can be suppressed.

（実施例６）
実施例５で述べたようにウエハＷの搬入枚数の比率を設定すると、ウエハＷの搬入枚数の比率が小さい単位ブロックにおいては、ウエハＷの搬入枚数の比率が大きい単位ブロックよりも、単位ブロックの出口となるＴＲＳに先のウエハＷが搬送されてから次のウエハＷが到達するまでの間隔が長くなる。また、単位ブロックＥ１～Ｅ３の後段においても、ウエハＷの搬送順が保持されるように、ウエハＷは単位ブロックＥ１～Ｅ３に搬入された順にＴＲＳから搬出される。つまりＡ０１、Ａ０２、Ａ０３・・・の順にＴＲＳから搬出される。従って、搬入枚数の比率が小さい（搬入間隔が長い）単位ブロックについては、ウエハＷがＴＲＳに長く滞留することになる。また、ウエハＷの搬入間隔が長い単位ブロックについては、出口であるＴＲＳ以外の各モジュールにおいても、ウエハＷが搬送されてから次に当該ウエハＷと入れ替えるためのウエハＷが搬送されるまでの間隔が長い。そのため、一つのステップから次のステップにウエハＷを搬送するまでに要する時間も長くなる。実施例６では、これらの状況が発生することを防止できるように滞在サイクル数が設定される。以下、実施例６について、実施例５との差異点を中心に説明する。 (Example 6)
When the ratio of the number of wafers W to be carried in is set as described in the fifth embodiment, a unit block having a small ratio of the number of wafers W to be carried has a higher ratio than a unit block to a unit block having a large ratio of the number of wafers W to be carried. The interval from the transfer of the previous wafer W to the TRS serving as the exit until the arrival of the next wafer W becomes longer. In addition, the wafers W are unloaded from the TRS in the order in which they were loaded into the unit blocks E1 to E3 so that the transport order of the wafers W is maintained in the subsequent stages of the unit blocks E1 to E3. That is, they are carried out from the TRS in the order of A01, A02, A03, . . . Therefore, in a unit block with a small ratio of the number of wafers W to be transferred (long transfer interval), the wafers W stay in the TRS for a long time. For a unit block with a long transfer interval of wafers W, the interval from the transfer of the wafer W to the transfer of the next wafer W to be replaced with the wafer W in each module other than the TRS, which is the exit, is is long. Therefore, it takes a long time to transfer the wafer W from one step to the next step. In Example 6, the number of stay cycles is set so as to prevent these situations from occurring. The sixth embodiment will be described below, focusing on differences from the fifth embodiment.

実施例６の概要を述べると、ウエハＷの搬入枚数の比率が最も大きい単位ブロックについては、実施例５と同様に手順Ｒ１～Ｒ４を実施して、各モジュールで入れ替え搬送が行われるようにウエハＷの滞在サイクル数を算出する。他の単位ブロックについては、手順Ｒ１～Ｒ３を実施するが、手順Ｒ４については実施せず、代わりに後述する手順Ｒ５を用いて滞在サイクル数を算出し、各モジュールで必ずしも入れ替え搬送が行われない滞在サイクル数とする。手順Ｒ５は以下の通りである。
手順Ｒ２で取得される必要モジュール数＝ａ、
手順Ｒ３で取得される最大補正値＝ｂ、
手順Ｒ１で取得される処理に必要な滞在サイクル数＝ｃとすると、第２の演算式である（ａ－１）×ｂ＋１による演算が行われる。そして、この演算値とｃの値とを比較し、大きい方の値を滞在サイクル数として決定する。
このように実施例６ではウエハＷの搬入枚数の比率の順番に応じて手順Ｒ４の第１の演算式または手順Ｒ５の第２の演算式が用いられ、その算出結果に基づいて、各単位ブロックのモジュールの滞在サイクル数が決定される。なお、上記のように手順Ｒ５の演算式２は、手順Ｒ３の最大補正値を用いることから、手順１の演算式１と同様に必要モジュール数の他に、ＭＵＴ及びＣＴについてもパラメータとして適用される演算式である。 To describe the outline of the sixth embodiment, for the unit block having the largest ratio of the number of wafers W carried in, the procedures R1 to R4 are performed in the same manner as in the fifth embodiment, and the wafers are exchanged and transferred in each module. Calculate the number of staying cycles of W. For other unit blocks, procedures R1 to R3 are carried out, but procedure R4 is not carried out. Instead, procedure R5, which will be described later, is used to calculate the number of stay cycles. The number of stay cycles. Procedure R5 is as follows.
Required number of modules acquired in procedure R2=a,
Maximum correction value obtained in procedure R3 = b,
Assuming that the number of staying cycles necessary for the process acquired in procedure R1=c, the calculation is performed by (a−1)×b+1, which is the second calculation formula. Then, this calculated value and the value of c are compared, and the larger value is determined as the number of staying cycles.
As described above, in the sixth embodiment, the first arithmetic expression of procedure R4 or the second arithmetic expression of procedure R5 is used according to the order of the ratio of the number of wafers W carried in, and each unit block is calculated based on the calculation result. is determined. As described above, the calculation formula 2 of the procedure R5 uses the maximum correction value of the procedure R3. Therefore, in addition to the required number of modules, the MUT and CT are also applied as parameters as in the calculation formula 1 of the procedure 1. is an arithmetic expression that

上記の手順Ｒ５を行う理由を説明するために、或るステップのモジュールについて、必要モジュール数ａ＝２、最大補正値ｂ＝７と算出されたものとする。つまり、モジュールを２つ用いることで７サイクルに１回、ウエハＷを搬入できることになっている。このときに第２の演算式によれば、滞在サイクル数は８と算出される。仮に滞在サイクル数が８よりも１つ少ない７であるとすると、上記のように７サイクルに１回ウエハＷを搬入できることから、必要モジュール数は２つではなく１つでよいことになる。つまり、第２の演算式は、必要モジュール数が変動しないように、最小の滞在サイクル数を算出するための式である。ただし、処理を行う上でｃ以上の滞在サイクル数とする必要があることから、上記のように当該第２の演算式による演算値とｃとの比較が行われて、滞在サイクル数が決定される。ウエハＷの搬入枚数の比率が最大ではない単位ブロックについて、このような手順Ｒ５により滞在サイクル数を決定することで、各単位ブロックでウエハＷが搬入されてから出口であるＴＲＳに搬送されるまでの時間の差を抑制する。 In order to explain the reason for performing the above procedure R5, it is assumed that the number of required modules a=2 and the maximum correction value b=7 are calculated for modules of a certain step. That is, by using two modules, the wafer W can be loaded once every seven cycles. At this time, the number of stay cycles is calculated as 8 according to the second arithmetic expression. Assuming that the number of staying cycles is 7, which is one less than 8, the wafer W can be loaded once every 7 cycles as described above, so the number of required modules is one instead of two. That is, the second arithmetic expression is an expression for calculating the minimum number of stay cycles so that the number of required modules does not fluctuate. However, since it is necessary to set the number of stay cycles to c or more in order to perform processing, the value calculated by the second arithmetic expression is compared with c as described above, and the number of stay cycles is determined. be. By determining the number of stay cycles according to the procedure R5 for a unit block in which the ratio of the number of wafers W loaded is not the maximum, the number of cycles from the loading of the wafers W in each unit block to the transport to the TRS, which is the exit, is calculated. suppress the time difference between

実施例６では単位ブロックＥ１～Ｅ３の構成、使用不可モジュールの数、処理時間、ＭＵＴについて、実施例５と同様であるものとする。また、ＣＴについても実施例５と同様に１０秒であるとする。従って、単位ブロックＥ１～Ｅ３のウエハＷの搬入間隔は、上記の表７に示したとおりである。そして、下記の表８は、この実施例６で上記のように算出されるパラメータを示している。各単位ブロックＥ１～Ｅ３について手順Ｒ１～Ｒ３が行われる。そして実施例５の説明で示したように、本例では最もウエハＷの搬入枚数の比率が大きい（搬入間隔が短い）単位ブロックはＥ３であることから、単位ブロックＥ１及びＥ２について手順Ｒ５が、単位ブロックＥ３について手順Ｒ４が夫々行われて、滞在サイクル数が算出される。従って、表８は、単位ブロックＥ１、Ｅ２の滞在サイクル数を除いて、表６と同様である。 In the sixth embodiment, the configuration of the unit blocks E1 to E3, the number of unusable modules, the processing time, and the MUT are the same as those in the fifth embodiment. Also, the CT is assumed to be 10 seconds as in the fifth embodiment. Therefore, the loading intervals of the wafers W in the unit blocks E1 to E3 are as shown in Table 7 above. Table 8 below shows the parameters calculated as described above in this sixth embodiment. Procedures R1 to R3 are performed for each unit block E1 to E3. As shown in the explanation of the fifth embodiment, in this example, the unit block E3 has the largest ratio of the number of wafers W carried in (the shortest carry-in interval). Procedure R4 is performed for each unit block E3 to calculate the number of staying cycles. Therefore, Table 8 is the same as Table 6 except for the number of staying cycles of unit blocks E1 and E2.

Figure 0007302358000008
Figure 0007302358000008

具体的に、単位ブロックＥ１のＣＯＴにおける滞在サイクル数の算出手順について説明すると、必要モジュール数＝１、最大補正値＝７、処理に必要な滞在サイクル数＝７であり、上記の手順Ｒ５の第２の演算式により（１－１）×７＋１＝０である。当該演算式の演算結果である０よりも処理に必要な滞在サイクル数＝７の方が大きいため、７を滞在サイクル数として決定する。同様に、単位ブロックＥ２のＣＯＴにおける滞在サイクル数の算出手順について説明すると、必要モジュール数＝２、最大補正値＝５、処理に必要な滞在サイクル数＝７であり、上記の手順Ｒ５の第２の演算式により（２－１）×５＋１＝６である。当該第２の演算式の演算結果である６より、処理に必要な滞在サイクル数である７の方が大きいため、７を滞在サイクル数として決定する。単位ブロックＥ１のＣＰＨＰにおける滞在サイクル数の算出手順について説明すると、必要モジュール数＝３、最大補正値＝７、処理に必要な滞在サイクル数＝９であり、上記の手順Ｒ５の第２の演算式により（３－１）×７＋１＝１５である。当該演算式の演算結果である１５の方が、処理に必要な滞在サイクル数である９よりも大きいため、１５を滞在サイクル数として決定する。同様に単位ブロックＥ２のＣＰＨＰにおける滞在サイクル数の算出手順について説明すると、必要モジュール数＝３、最大補正値＝５、処理に必要な滞在サイクル数＝７であり、上記の手順Ｒ５の第２の演算式により（３－１）×５＋１＝１１である。当該演算式の演算結果である１１の方が、処理に必要な滞在サイクル数である７より大きいため、１１を滞在サイクル数として決定する。 Specifically, the procedure for calculating the number of stay cycles in the COT of the unit block E1 is as follows: number of required modules=1, maximum correction value=7, number of stay cycles required for processing=7, and 2, (1−1)×7+1=0. Since the number of staying cycles required for processing=7 is larger than 0 which is the calculation result of the equation, 7 is determined as the number of staying cycles. Similarly, to explain the procedure for calculating the number of staying cycles in the COT of the unit block E2, the required number of modules=2, the maximum correction value=5, and the number of staying cycles required for processing=7. is (2−1)×5+1=6. Since 7, which is the number of stay cycles required for processing, is larger than 6, which is the result of the second arithmetic expression, 7 is determined as the number of stay cycles. The procedure for calculating the number of staying cycles in the CPHP of the unit block E1 will be described. Required number of modules=3, maximum correction value=7, number of staying cycles required for processing=9 Therefore, (3−1)×7+1=15. Since 15, which is the calculation result of the arithmetic expression, is larger than 9, which is the number of stay cycles necessary for processing, 15 is determined as the number of stay cycles. Similarly, the procedure for calculating the number of staying cycles in the CPHP of the unit block E2 will be described. It is (3−1)×5+1=11 according to the arithmetic expression. Since 11, which is the calculation result of the arithmetic expression, is larger than 7, which is the number of stay cycles required for processing, 11 is determined as the number of stay cycles.

図１７、図１８、図１９は、夫々単位ブロックＥ１、Ｅ２、Ｅ３における、表８に対応するＰＪ－ＡのウエハＷの搬送スケジュールを示している。なお、図１６では１つの図に単位ブロックＥ１～Ｅ３の搬送スケジュールの表を示したが、図１７～図１９では図を見やすくするために、１つの単位ブロックＥの搬送スケジュールを１つの図に示している。つまり図１６と同じく、図１７～図１９の表で、高さが同じセルは、同じサイクルを表している。単位ブロックＥ３については、実施例５と同様に、ＣＯＴ、ＣＰＨＰ、ＳＣＰＬ′、ＩＴＣ、ＣＧＨＰ、ＷＥＥについては入れ替え搬送が行われる。つまり、ウエハＷが搬送されるように決定されたモジュールについて、先に搬入されたウエハＷが搬出されるサイクルで後続のウエハＷが搬入される。単位ブロックＥ１、Ｅ２におけるＣＯＴ、ＣＰＨＰ、ＳＣＰＬ′、ＩＴＣ、ＣＧＨＰ、ＷＥＥについては入れ替え搬送が行われない。つまり、ウエハＷが搬送されるように決定されたモジュールについて、先に搬入されたウエハＷが搬出されるサイクルよりも後のサイクルで後続のウエハＷが搬入される。入れ替え搬送が行われない単位ブロックＥ１、Ｅ２においては、ウエハＷが単位ブロックに搬入されてから出口であるＴＲＳに搬送されるまでのサイクル数が抑えられる。それにより、ＰＪ－Ａの先頭のウエハＷが単位ブロックＥ１～Ｅ３に搬入されてから、ＰＪ－Ａの最後のウエハＷがＴＲＳに搬送されるまでのサイクル数が、実施例５よりも短い。従って、この実施例６によれば、単位ブロックＥ１～Ｅ３におけるスループットを、より高くすることができる。 17, 18, and 19 show transfer schedules of PJ-A wafers W corresponding to Table 8 in unit blocks E1, E2, and E3, respectively. In FIG. 16, the transfer schedule table of the unit blocks E1 to E3 is shown in one figure, but in FIGS. showing. In other words, as in FIG. 16, cells with the same height in the tables of FIGS. 17 to 19 represent the same cycle. As for the unit block E3, as in the fifth embodiment, COT, CPHP, SCPL', ITC, CGHP, and WEE are exchanged and transported. In other words, with respect to the module for which the wafer W is determined to be transferred, the succeeding wafer W is transferred in the same cycle as the previously transferred wafer W is transferred. COT, CPHP, SCPL', ITC, CGHP, and WEE in unit blocks E1 and E2 are not transported in exchange. In other words, with respect to the module for which the wafer W is determined to be transferred, the succeeding wafer W is transferred in the cycle after the cycle in which the previously transferred wafer W is transferred out. In the unit blocks E1 and E2 in which exchange transfer is not performed, the number of cycles from when the wafer W is loaded into the unit block to when it is transferred to the exit TRS is reduced. Therefore, the number of cycles from the loading of the first wafer W of PJ-A into the unit blocks E1 to E3 to the transport of the last wafer W of PJ-A to the TRS is shorter than in the fifth embodiment. Therefore, according to the sixth embodiment, the throughput in the unit blocks E1 to E3 can be made higher.

なお、既述した手順Ｒ１～Ｒ５の各種の演算、及び算出された必要モジュール数及び滞在サイクル数を用いた搬送スケジュールの設定は制御部１０が行う。つまり、制御部１０のプログラムは、そのような搬送スケジュールの設定を行うことができるように構成されている。ところで既述した例では、上記のようにＭＵＴＣＴのうちの最大値と、ＡＣＴとを比較することでブロックＣＴを決定している。しかし、非常に少ないステップ数となるように単位ブロックを構成し、ＭＵＴＣＴの最大値の方が、ＡＣＴよりも確実に大きくなるような場合、制御部１０は上記の比較を行わず、ＭＵＴＣＴのみに基づいてブロックＣＴを決定することができる。一方で、非常に多いステップ数となるように単位ブロックを構成する場合、制御部１０は上記の比較を行わず、ＡＣＴをブロックＣＴとして決定することができる。このように、制御部１０によるＭＵＴＣＴの最大値とＡＣＴとの比較が行われなくてもよい。 The control unit 10 performs various calculations in the procedures R1 to R5 described above, and sets the transfer schedule using the calculated required number of modules and the number of staying cycles. In other words, the program of the control unit 10 is configured to be able to set such a transfer schedule. By the way, in the example already described, the block CT is determined by comparing the maximum value of MUTCT and ACT as described above. However, when the unit block is configured so as to have a very small number of steps and the maximum value of MUTCT is certainly larger than ACT, the control unit 10 does not perform the above comparison, and uses only MUTCT. block CT can be determined based on On the other hand, when a unit block is configured to have a very large number of steps, the control section 10 can determine ACT as block CT without performing the above comparison. Thus, the control unit 10 may not compare the maximum value of MUTCT with ACT.

また上記の実施例６では、入れ替え搬送が行われるようにするための手順Ｒ４は最もウエハＷの搬入枚数の比率が大きい単位ブロックについてのみ行われるようにしているが、そのようにすることには限られない。同じ構成の単位ブロックが３つ以上有る場合は、例えば搬入枚数の比率が最も大きい単位ブロック、及び２番目に大きい単位ブロックについて、手順Ｒ４を実施して滞在サイクル数を決定してもよい。ただし、実施例６のように最もウエハＷの搬入枚数の比率が大きい単位ブロックについてのみ、手順Ｒ４を行うことが、スループットを高くするために有効である。また、既述のように基板処理装置については処理ブロックが単位ブロック（層）として複数に分割されていない、即ち単位ブロックが１個のみ設けられる構成であってもよい。その場合には、既述の手順Ｒ１～Ｒ４を実施することで、当該単位ブロックの搬送スケジュールを設定することができる。なお、手順Ｒ１～Ｒ５によらずにウエハＷの搬送スケジュールを設定する実施例１～３を示したが、これらの実施例１～３を行う場合にも実施例５で説明したように単位ブロックＥ間でのウエハＷの搬入枚数の比率を設定してもよい。 Further, in the sixth embodiment, the procedure R4 for carrying out the replacement transfer is carried out only for the unit block having the largest number of wafers W carried in. Not limited. If there are three or more unit blocks with the same configuration, the procedure R4 may be carried out to determine the number of stay cycles for the unit block with the largest ratio of the number of incoming sheets and the unit block with the second largest ratio. However, it is effective to increase the throughput to perform the procedure R4 only for the unit block having the largest proportion of the number of wafers W carried in, as in the sixth embodiment. Further, as described above, the substrate processing apparatus may have a configuration in which the processing block is not divided into a plurality of unit blocks (layers), that is, only one unit block is provided. In that case, the transfer schedule for the unit block can be set by performing the above-described procedures R1 to R4. Although the first to third embodiments have been described in which the transfer schedule of the wafer W is set without depending on the procedures R1 to R5, the unit blocks as described in the fifth embodiment can also be applied to the first to third embodiments. A ratio of the number of loaded wafers W between E may be set.

なお、今回開示された実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の特許請求の範囲及びその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよいし、互いに組み合わされてもよい。 It should be noted that the embodiments disclosed this time should be considered as examples in all respects and not restrictive. The above-described embodiments may be omitted, substituted, changed in various ways, and combined with each other without departing from the scope and spirit of the appended claims.

評価試験１
シミュレーションにより行われた評価試験１について説明する。この評価試験１では、塗布、現像装置１と同様に単位ブロックＥ６を備えた試験用装置において、ＰＪ－ＡのウエハＷ群、ＰＪ－ＢのウエハＷ群、ＰＪ－ＣのウエハＷ群、ＰＪ－ＤのウエハＷ群を順にキャリア１０から搬送して処理し、キャリア１０に戻した。これら４つのＰＪのウエハＷを搬送するにあたり、比較例１の手法で搬送スケジュールを設定した場合と、実施例２の手法で搬送スケジュールを設定した場合とにおける、各ＰＪにおける単位ブロックへの到達時間、単位ブロック内処理時間、ＰＪ処理時間を夫々測定した。単位ブロックまでの到達時間とは、ＰＪの先頭のウエハＷをキャリア１０から搬出した時点から、当該先頭のウエハＷを単位ブロックＥ６の入口（受け渡しモジュールＴＲＳ６）に搬入する時点までの時間である。単位ブロック内処理時間とはＰＪの先頭のウエハＷを単位ブロックＥ６の入口に搬入した時点から、当該先頭のウエハＷを単位ブロックの出口（温度調整モジュールＳＣＰＬ′）に搬入する時点までの時間である。ＰＪ処理時間とは、ＰＪの先頭のウエハＷをキャリア１０から搬出した時点から、当該ＰＪの最終ウエハをキャリア１０に搬入した時点までの時間である。そして、これら単位ブロックへの到達時間、単位ブロック内処理時間、ＰＪ処理時間について、比較例１の手法で搬送スケジュールを設定した場合の結果から実施例２の手法で搬送スケジュールを設定した場合の結果を減算した差分値を取得した。 Evaluation test 1
Evaluation test 1 performed by simulation will be described. In this evaluation test 1, in a test apparatus having a unit block E6 like the coating and developing apparatus 1, a wafer W group of PJ-A, a wafer W group of PJ-B, a wafer W group of PJ-C, and a wafer W group of PJ-C were used. The group of wafers W of -D was transferred from the carrier 10 in order, processed, and then returned to the carrier 10 . When transferring wafers W of these four PJs, the arrival time to the unit block in each PJ when the transfer schedule is set by the method of Comparative Example 1 and when the transfer schedule is set by the method of Example 2 , unit block processing time, and PJ processing time were measured. The arrival time to the unit block is the time from the time when the leading wafer W of PJ is unloaded from the carrier 10 to the time when the leading wafer W is loaded into the entrance (transfer module TRS6) of the unit block E6. The intra-unit-block processing time is the time from when the first wafer W of PJ is loaded into the entrance of the unit block E6 to when the top wafer W is loaded into the exit of the unit block (temperature adjustment module SCPL'). be. The PJ processing time is the time from when the leading wafer W of the PJ is unloaded from the carrier 10 to when the final wafer of the PJ is loaded into the carrier 10 . Then, regarding the arrival time to the unit block, the processing time within the unit block, and the PJ processing time, the results obtained when the transfer schedule is set by the method of the second embodiment from the results when the transfer schedule is set by the method of the comparative example 1 are shown. was subtracted to obtain the difference value.

下記の表４は上記の差分値をまとめたものである。また、比較例１の手法で搬送スケジュールを設定した場合は、単位ブロック内処理時間について、ＰＪ－Ｃ＞ＰＪ－Ａ＞ＰＪ－Ｄ＞ＰＪ－Ｂであり、実施例２の手法で搬送スケジュールを設定した場合は、単位ブロック内処理時間について、ＰＪ－Ｂ＞ＰＪ－Ｄ＞ＰＪ－Ｃ＞ＰＪ－Ａであった。 Table 4 below summarizes the above differential values. Further, when the transfer schedule is set by the method of Comparative Example 1, the processing time in the unit block is PJ-C>PJ-A>PJ-D>PJ-B, and the transfer schedule is set by the method of Example 2. When they were set, PJ-B>PJ-D>PJ-C>PJ-A with respect to the processing time within the unit block.

Figure 0007302358000009
Figure 0007302358000009

表９に示すように、ＰＪ－Ａ、ＰＪ－Ｃの単位ブロック内処理時間について、実施例２の手法で搬送スケジュールを設定することで、大きく短縮された。これは、実施例２の手法で搬送スケジュールを設定することで、本来はスループットが高いＰＪ－Ａ、ＰＪ－Ｃが、スループットが低いＰＪ－Ｂ、ＰＪ－Ｄの影響を受けなくなったためである。単位ブロック内処理時間が短縮化されたことにより、ＰＪ－Ａ、ＰＪ－Ｃについては、ＰＪ処理時間も大きく短縮化されている。また表４に示すように、実施例２の手法で搬送スケジュールを設定することで、ＰＪ－Ｂ、ＰＪ－Ｄについても、単位ブロック内処理時間及びＰＪ処理時間が短縮化されている。従って、この評価試験から高いスループットが得られるという上記の塗布、現像装置１の効果が確認された。 As shown in Table 9, the processing time in the unit blocks of PJ-A and PJ-C was greatly shortened by setting the transfer schedule by the method of the second embodiment. This is because PJ-A and PJ-C, which originally have high throughput, are not affected by PJ-B and PJ-D, which have low throughput, by setting the transfer schedule according to the method of the second embodiment. The PJ processing time for PJ-A and PJ-C is also greatly shortened due to the shortening of the processing time within the unit block. Further, as shown in Table 4, by setting the transfer schedule by the method of the second embodiment, the unit block processing time and the PJ processing time are shortened for PJ-B and PJ-D as well. Therefore, this evaluation test confirmed the effect of the coating and developing apparatus 1 that a high throughput can be obtained.

評価試験２
評価試験２として、塗布、現像装置１と略同様の構成の塗布、現像装置において、実施例の手法または比較例の手法で搬送スケジュールを設定し、一つのＰＪにおける搬送所要時間を、シミュレーションにより測定した。この搬送所要時間は、ＰＪの先頭のウエハＷがキャリアＣから搬出されてから、ＰＪの最後のウエハＷがキャリアＣに戻されるまでに要する時間である。そして、上記の実施例の手法は、上記の実施例６で説明した手順Ｒ１～Ｒ５を用いた滞在サイクル数の決定及び各単位ブロックの搬入比率の決定を行う手法である。比較例の手法は、手順Ｒ１～５を用いず、且つ単位ブロック間における使用可能モジュールの数に応じた各単位ブロックの搬入比率の決定を行う手法である。 Evaluation test 2
As an evaluation test 2, in a coating and developing apparatus having substantially the same configuration as the coating and developing apparatus 1, a transportation schedule was set by the method of the embodiment or the method of the comparative example, and the required transportation time in one PJ was measured by simulation. bottom. This transfer required time is the time required from when the first wafer W in the PJ is unloaded from the carrier C until when the last wafer W in the PJ is returned to the carrier C. FIG. The method of the above embodiment is a method of determining the number of stay cycles and the carry-in ratio of each unit block using the procedures R1 to R5 described in the sixth embodiment. The method of the comparative example is a method of determining the carry-in ratio of each unit block according to the number of usable modules between unit blocks without using procedures R1 to R5.

この評価試験２で用いる塗布、現像装置としては、キャリアＣ→ＴＲＳ→ＡＤＨ→ＳＣＰＬ→ブロックＣＴ→ＣＰＨＰ→ＳＣＰＬ→ＣＰＴ→ＣＧＣＨ→ＷＥＥ→ＴＲＳ→ＢＳＴ→ＩＣＰＬ→ＴＲＳの順で露光前のウエハＷを搬送する。露光後のウエハＷは、ＴＲＳ→ＣＰＨＰ→ＳＣＰＬ→ＤＥＶ→ＣＬＨＡ→ＳＣＰＬ→ＴＲＳの順で搬送されてキャリアＣに戻される。ＡＤＨは疎水化処理モジュール、ＢＣＴは反射防止膜形成モジュール、ＢＳＴは裏面洗浄モジュール、ＩＣＰＬは温度調整モジュール、ＣＬＨＡは加熱モジュールである。また、上記のＰＪは、２５枚のウエハＷを搬送するＰＪである。下記の表１０は、各モジュールについて使用可能な数と処理時間とを示したものである。また、シミュレーションとしては、一部の使用可能なモジュールについてブロッキング（搬入禁止のモジュールとして設定すること）を行う場合と、当該ブロッキングを行わない場合との各々について行った。ブロッキングは、単位ブロックＥ１の１つのブロックＣＴ及び単位ブロックＥ２の２個のＰＡＢについて行った。つまり、ブロッキングが行われたモジュールについては、使用不可モジュールと同じ状態となる。 As a coating and developing apparatus used in this evaluation test 2, wafers W before exposure are arranged in the order of carrier C→TRS→ADH→SCPL→block CT→CPHP→SCPL→CPT→CGCH→WEE→TRS→BST→ICPL→TRS. to convey. After the exposure, the wafer W is transported in the order TRS→CPHP→SCPL→DEV→CLHA→SCPL→TRS and returned to the carrier C. As shown in FIG. ADH is a hydrophobizing module, BCT is an antireflection film forming module, BST is a back surface cleaning module, ICPL is a temperature control module, and CLHA is a heating module. In addition, the above PJ is a PJ for transferring 25 wafers W. As shown in FIG. Table 10 below shows the available number and processing time for each module. In addition, the simulations were performed for a case where some usable modules were blocked (set as import-prohibited modules) and a case where the blocking was not performed. Blocking was performed for one block CT of the unit block E1 and two PABs of the unit block E2. In other words, the blocked module is in the same state as the disabled module.

Figure 0007302358000010
Figure 0007302358000010

この評価試験２の結果として、ブロッキングを行う場合及びブロッキングを行わない場合の両方において、実施例の手法を用いた場合方が比較例の手法を用いた場合よりも搬送所要時間が短かった。実施例の手法を用いた場合の搬送所要時間と比較例の手法を用いた場合の搬送所要時間との差としては、ブロッキングを行う場合で５７．１２秒、ブロッキングを行わない場合で２３５．１３秒であった。このようにブロッキングを行った場合には、特に搬送所要時間を短縮することができた。従って、この評価試験２からは、装置のスループットを高くすることができるという実施例６の効果が示された。 As a result of this evaluation test 2, the time required for transportation was shorter in the case of using the method of the example than in the case of using the method of the comparative example, both when blocking was performed and when blocking was not performed. The difference between the required transportation time when using the method of the embodiment and the required transportation time when using the method of the comparative example is 57.12 seconds when blocking is performed, and 235.13 seconds when blocking is not performed. was seconds. When the blocking was performed in this way, it was possible to shorten the time required for transportation. Therefore, this evaluation test 2 showed the effect of Example 6 that the throughput of the apparatus can be increased.

１ 塗布、現像装置
１０ キャリア
１７ 搬送機構
１００ 制御部
２２ 基板保持部
ＳＣＰＬ 温度調整モジュール
Ｄ２ 処理ブロック
Ｆ１～Ｆ６ 搬送アーム 1 Coating and developing device 10 Carrier 17 Transport mechanism 100 Control unit 22 Substrate holding unit SCPL Temperature adjustment module D2 Processing blocks F1 to F6 Transport arm

Claims (14)

上流側のモジュールから下流側のモジュールへと基板を順次搬送して処理する処理ブロックを備える基板処理装置において、
前記基板が格納されるキャリアと前記処理ブロックとの間で前記基板を受け渡し、当該処理ブロックへの前記基板の搬入出を行う搬入出用搬送機構と、
前記搬入出用搬送機構によって前記処理ブロックから搬出される処理済みの前記基板が載置される搬出モジュールと、
前記処理ブロックにおける前記基板の搬送の順番が互いに同じである前記搬出モジュールの上流側の複数のモジュールにより構成されるマルチモジュールと、
互いに独立して各モジュールに対して進退する複数の基板保持部を備え、前記処理ブロックに設けられる搬送路を周回して、モジュール間で前記基板を受け渡す主搬送機構と、
を備え、
前記主搬送機構が前記搬送路を１周する時間をサイクルタイムとすると、
前記制御部は、
前記処理ブロックに搬入された基板を前記搬出モジュールに搬送するために要する前記主搬送機構の搬送工程数に対応する基板の搬送時間と、前記マルチモジュールを含むと共に前記基板に複数ステップの処理を行うように前記処理ブロックに設けられるモジュール群のうち、同じステップにおける使用可能なモジュールの数で当該ステップのモジュールにおける必要な基板の滞在時間を除することにより、各ステップについて得られる時間のうちの最大時間と、のうちの大きい方の時間である時間のパラメータと、
前記マルチモジュールを構成するモジュールにおける前記必要な基板の滞在時間と、
前記サイクルタイムと、に基づいた、
前記マルチモジュールのうちの前記基板の搬送先となるモジュール数の決定及び前記マルチモジュールに基板が搬入されてから当該基板が搬出されるまでに前記主搬送機構が周回する回数である滞在サイクル数の決定を含む、第１の搬送スケジュールの設定を行い、
前記処理ブロックは、前記搬出モジュール、前記モジュール群及び前記主搬送機構を各々備えて前記基板に各々同じ処理を行うＮ個（Ｎは整数）の単位ブロックにより構成され、
前記基板の搬送時間は、前記搬送工程数及び前記Ｎに対応する時間であり、
前記同じステップにおける使用可能なモジュールの数は、各単位ブロック間の同じステップにおける使用可能なモジュールの合計数であり、
前記基板の搬送先となるモジュール数及び前記滞在サイクル数は、前記単位ブロック毎に決定される基板処理装置。 In a substrate processing apparatus comprising a processing block that sequentially transports and processes substrates from an upstream module to a downstream module,
a loading/unloading transport mechanism for delivering the substrate between a carrier in which the substrate is stored and the processing block, and loading and unloading the substrate to and from the processing block;
an unloading module on which the processed substrate unloaded from the processing block by the loading/unloading transport mechanism is mounted;
a multi-module configured by a plurality of modules on the upstream side of the unloading module in which the order of transporting the substrates in the processing block is the same;
a main transport mechanism including a plurality of substrate holding units that move independently of each other to advance and retreat from each module, and that circulates a transport path provided in the processing block and transfers the substrate between modules ;
with
Assuming that the cycle time is the time taken for the main transport mechanism to complete one round of the transport path,
The control unit
A substrate transfer time corresponding to the number of transfer steps of the main transfer mechanism required to transfer the substrate loaded into the processing block to the unloading module , and the multi-module, and performing a plurality of steps of processing on the substrate. Among the modules provided in the processing block, the maximum time obtained for each step by dividing the necessary residence time of the substrate in the module of the step by the number of modules that can be used in the same step a time parameter that is the greater of time and
the required residence time of the substrate in the modules that make up the multi-module;
based on the cycle time and
Determination of the number of modules to which the substrate is to be transferred among the multi-modules, and a staying cycle number which is the number of times the main transfer mechanism rotates from when the substrate is transferred into the multi-module to when the substrate is transferred out. setting a first transfer schedule, including determination ;
The processing block is composed of N (N is an integer) unit blocks each having the unloading module, the group of modules, and the main transport mechanism and performing the same processing on the substrate,
The substrate transfer time is a time corresponding to the number of transfer steps and the N,
the number of usable modules in the same step is the total number of usable modules in the same step between each unit block;
The substrate processing apparatus, wherein the number of modules to which the substrate is transferred and the number of staying cycles are determined for each unit block. 前記制御部は、
前記各ステップにおける前記モジュールの必要な基板の滞在時間を、前記使用可能なモジュール数で除した値についての前記単位ブロック毎の最大値と、前記時間のパラメータと、に基づいて、
前記各単位ブロック間における前記基板の搬入枚数の比率を決定する請求項１記載の基板処理装置。 The control unit
Based on the maximum value for each unit block of the value obtained by dividing the residence time of the board necessary for the module in each step by the number of usable modules, and the time parameter,
2. The substrate processing apparatus according to claim 1 , wherein a ratio of the number of substrates carried in between the unit blocks is determined. 前記各単位ブロックに設けられる前記マルチモジュールにおける前記基板の搬送先となるモジュールの数は、当該モジュールにおける必要な基板の滞在時間を、前記時間のパラメータで除して得られる値に対応する値として決定され、
前記制御部は、
前記基板の搬送先となるモジュールの数と、前記モジュールにおいて必要な基板の滞在時間と、前記サイクルタイムと、が適用されると共に、搬入枚数の比率の順番に対応する演算式に基づいて、各単位ブロックの前記マルチモジュールにおける前記基板の滞在サイクル数を決定する請求項２記載の基板処理装置。 The number of modules to which the substrate is to be transferred in the multi-module provided in each unit block is a value corresponding to a value obtained by dividing the required residence time of the substrate in the module by the time parameter. decided,
The control unit
The number of modules to which the substrates are to be transferred, the required residence time of the substrates in the modules, and the cycle time are applied. 3. The substrate processing apparatus according to claim 2 , wherein the number of staying cycles of said substrate in said multi-module of a unit block is determined. 前記Ｎ個の単位ブロックは、第１の単位ブロック、第２の単位ブロックを含み、
前記基板の搬入枚数の比率について、第１の単位ブロックは第２の単位ブロックよりも大きいとすると、
同じロットの基板を搬送するにあたり、
前記マルチモジュールのうち、前記基板が搬送されるように決定されたモジュールについて、
前記第１の単位ブロックでは先に当該モジュールに搬入された基板が搬出されるサイクルで後続の基板が搬入され、
前記第２の単位ブロックでは先に当該モジュールに搬入された基板が搬出されるサイクルよりも後のサイクルで後続の基板が搬入される請求項３記載の基板処理装置。 the N unit blocks include a first unit block and a second unit block;
Assuming that the first unit block is larger than the second unit block with respect to the ratio of the number of substrates carried in,
When transporting substrates of the same lot,
Among the multi-modules, for the module determined to transport the substrate,
Subsequent substrates are loaded into the first unit block in a cycle in which the substrate previously loaded into the module is unloaded,
4. The substrate processing apparatus according to claim 3 , wherein a subsequent substrate is loaded in said second unit block in a cycle after a cycle in which a substrate previously loaded into said module is unloaded. 前記マルチモジュールにおける前記基板の搬送先となるモジュール数は、当該モジュールにおける必要な基板の滞在時間を、前記時間のパラメータで除した値に対応する値として決定され、当該モジュール数に基づいて前記滞在サイクル数が決定される請求項１ないし４のいずれか一つに記載の基板処理装置。 The number of modules to which the board is to be transferred in the multi-module is determined as a value corresponding to a value obtained by dividing the required stay time of the board in the module by the time parameter. 5. A substrate processing apparatus according to any one of claims 1 to 4, wherein the number of cycles is determined. 上流側のモジュールから下流側のモジュールへと基板を順次搬送して処理する処理ブロックを備える基板処理装置において、
前記基板が格納されるキャリアと前記処理ブロックとの間で前記基板を受け渡し、当該処理ブロックへの前記基板の搬入出を行う搬入出用搬送機構と、
前記搬入出用搬送機構によって前記処理ブロックから搬出される処理済みの前記基板が載置される搬出モジュールと、
前記処理ブロックにおける前記基板の搬送の順番が互いに同じである前記搬出モジュールの上流側の複数のモジュールにより構成されるマルチモジュールと、
互いに独立して各モジュールに対して進退する複数の基板保持部を備え、前記処理ブロックに設けられる搬送路を周回して、モジュール間で前記基板を受け渡す主搬送機構と、
を備え、
前記主搬送機構が前記搬送路を１周する時間をサイクルタイムとすると、
前記制御部は、
前記サイクルタイムと前記マルチモジュールを構成するモジュールにおいて必要な基板の滞在時間とに基づいて、前記滞在サイクル数を算出し、
各基板について、前記滞在サイクル数に基づいて先に前記処理ブロックに搬入される基板から順に前記マルチモジュールを構成する各モジュールへの搬送先を割り振るにあたり、
Ａ．基板を搬送可能な複数のモジュールのうち、搬送先を決定する基板がマルチモジュールに搬送される基準サイクルに最も近いサイクルにて、当該搬送先を決定する基板よりも先に当該マルチモジュールに搬送された基板が搬出されるモジュールが搬送先となるように各基板の搬送先を決定する第２の搬送スケジュールの設定を行い、
前記処理ブロックに順次搬送される前記基板のロットを、第１のロット、第２のロットとすると、
前記第１のロットの基板及び前記第２のロットの基板における前記滞在サイクル数の算出は、当該第１のロット及び第２のロットに共通に設定された前記サイクルタイムに基づいて行われる基板処理装置。 In a substrate processing apparatus comprising a processing block that sequentially transports and processes substrates from an upstream module to a downstream module,
a loading/unloading transport mechanism for delivering the substrate between a carrier in which the substrate is stored and the processing block, and loading and unloading the substrate to and from the processing block;
an unloading module on which the processed substrate unloaded from the processing block by the loading/unloading transport mechanism is mounted;
a multi-module configured by a plurality of modules on the upstream side of the unloading module in which the order of transporting the substrates in the processing block is the same;
a main transport mechanism including a plurality of substrate holding units that move independently of each other to advance and retreat from each module, and that circulates a transport path provided in the processing block and transfers the substrate between modules ;
with
Assuming that the cycle time is the time taken for the main transport mechanism to complete one round of the transport path,
The control unit
calculating the number of residence cycles based on the cycle time and the residence time of the substrate required in the modules constituting the multi-module;
For each substrate, in allocating the transfer destination to each module constituting the multi-module in order from the substrate that is first carried into the processing block based on the number of staying cycles,
A. Of the plurality of modules capable of transporting substrates, the substrate determining the transport destination is transported to the multi-module earlier than the substrate determining the transport destination in the cycle closest to the reference cycle in which the substrate is transported to the multi-module. setting a second transfer schedule for determining the transfer destination of each substrate so that the transfer destination is the module from which the substrate is to be unloaded;
Assuming that lots of the substrates sequentially transported to the processing block are a first lot and a second lot,
The calculation of the staying cycle number for the substrates of the first lot and the substrates of the second lot is performed based on the cycle time set in common to the first lot and the second lot. Device. 上流側のモジュールから下流側のモジュールへと基板を順次搬送して処理する処理ブロックを備える基板処理装置において、
前記基板が格納されるキャリアと前記処理ブロックとの間で前記基板を受け渡し、当該処理ブロックへの前記基板の搬入出を行う搬入出用搬送機構と、
前記搬入出用搬送機構によって前記処理ブロックから搬出される処理済みの前記基板が載置される搬出モジュールと、
前記処理ブロックにおける前記基板の搬送の順番が互いに同じである前記搬出モジュールの上流側の複数のモジュールにより構成されるマルチモジュールと、
互いに独立して各モジュールに対して進退する複数の基板保持部を備え、前記処理ブロックに設けられる搬送路を周回して、モジュール間で前記基板を受け渡す主搬送機構と、
を備え、
前記主搬送機構が前記搬送路を１周する時間をサイクルタイムとすると、
前記制御部は、
前記サイクルタイムと前記マルチモジュールを構成するモジュールにおいて必要な基板の滞在時間とに基づいて、前記滞在サイクル数を算出し、
各基板について、前記滞在サイクル数に基づいて先に前記処理ブロックに搬入される基板から順に前記マルチモジュールを構成する各モジュールへの搬送先を割り振るにあたり、
Ａ．基板を搬送可能な複数のモジュールのうち、搬送先を決定する基板がマルチモジュールに搬送される基準サイクルに最も近いサイクルにて、当該搬送先を決定する基板よりも先に当該マルチモジュールに搬送された基板が搬出されるモジュールが搬送先となるように各基板の搬送先を決定する第２の搬送スケジュールの設定を行い、
前記処理ブロックに順次搬送される前記基板のロットを、第１のロット、第２のロットとすると、
前記搬入出用搬送機構は、Ｎ回（Ｎは整数）のサイクル毎に基板を前記処理ブロックに搬送し、
前記滞在サイクル数は、前記滞在時間を前記第１のロット及び第２のロットの搬送時のサイクルタイムで除して得られた除算値を、当該除算値以上で且つ前記Ｎの整数倍の値となるように補正した値である基板処理装置。 In a substrate processing apparatus comprising a processing block that sequentially transports and processes substrates from an upstream module to a downstream module,
a loading/unloading transport mechanism for delivering the substrate between a carrier in which the substrate is stored and the processing block, and loading and unloading the substrate to and from the processing block;
an unloading module on which the processed substrate unloaded from the processing block by the loading/unloading transport mechanism is mounted;
a multi-module configured by a plurality of modules on the upstream side of the unloading module in which the order of transporting the substrates in the processing block is the same;
a main transport mechanism including a plurality of substrate holding units that move independently of each other to advance and retreat from each module, and that circulates a transport path provided in the processing block and transfers the substrate between modules ;
with
Assuming that the cycle time is the time taken for the main transport mechanism to complete one round of the transport path,
The control unit
calculating the number of residence cycles based on the cycle time and the residence time of the substrate required in the modules constituting the multi-module;
For each substrate, in allocating the transfer destination to each module constituting the multi-module in order from the substrate that is first carried into the processing block based on the number of staying cycles,
A. Of the plurality of modules capable of transporting substrates, the substrate determining the transport destination is transported to the multi-module earlier than the substrate determining the transport destination in the cycle closest to the reference cycle in which the substrate is transported to the multi-module. setting a second transfer schedule for determining the transfer destination of each substrate so that the transfer destination is the module from which the substrate is to be unloaded;
Assuming that lots of the substrates sequentially transported to the processing block are a first lot and a second lot,
The loading/unloading transport mechanism transports the substrate to the processing block every N cycles (N is an integer),
The number of stay cycles is a value equal to or greater than the division value obtained by dividing the stay time by the cycle time during transportation of the first lot and the second lot and an integer multiple of the N. A substrate processing apparatus that is a value corrected so as to be 前記処理ブロックは、搬出モジュール、マルチモジュール及び主搬送機構を各々備えて基板に各々同じ処理を行うＮ個の単位ブロックにより構成され、
前記搬入出用搬送機構は前記Ｎ回のサイクルで、Ｎ個の単位ブロックの夫々に基板を搬送する請求項７記載の基板処理装置。 The processing block is composed of N unit blocks each having an unloading module, a multi-module, and a main transport mechanism and performing the same processing on the substrates,
8. The substrate processing apparatus according to claim 7, wherein said loading/unloading transport mechanism transports substrates to each of N unit blocks in said N cycles. 上流側のモジュールから下流側のモジュールへと基板を順次搬送して処理する処理ブロックを備える基板処理装置において、
前記基板が格納されるキャリアと前記処理ブロックとの間で前記基板を受け渡し、当該処理ブロックへの前記基板の搬入出を行う搬入出用搬送機構と、
前記搬入出用搬送機構によって前記処理ブロックから搬出される処理済みの前記基板が載置される搬出モジュールと、
前記処理ブロックにおける前記基板の搬送の順番が互いに同じである前記搬出モジュールの上流側の複数のモジュールにより構成されるマルチモジュールと、
互いに独立して各モジュールに対して進退する複数の基板保持部を備え、前記処理ブロックに設けられる搬送路を周回して、モジュール間で前記基板を受け渡す主搬送機構と、
を備え、
前記主搬送機構が前記搬送路を１周する時間をサイクルタイムとすると、
前記制御部は、
前記サイクルタイムと前記マルチモジュールを構成するモジュールにおいて必要な基板の滞在時間とに基づいて、前記滞在サイクル数を算出し、
各基板について、前記滞在サイクル数に基づいて先に前記処理ブロックに搬入される基板から順に前記マルチモジュールを構成する各モジュールへの搬送先を割り振るにあたり、
Ａ．基板を搬送可能な複数のモジュールのうち、搬送先を決定する基板がマルチモジュールに搬送される基準サイクルに最も近いサイクルにて、当該搬送先を決定する基板よりも先に当該マルチモジュールに搬送された基板が搬出されるモジュールが搬送先となるように各基板の搬送先を決定する第２の搬送スケジュールの設定を行い、
前記処理ブロックに順次搬送される前記基板のロットを、第１のロット、第２のロットとすると、
前記第１のロットに対応するサイクルタイム及び第２のロットに対応するサイクルタイムは、前記滞在時間と前記マルチモジュールを構成するモジュールの数とに基づいて各々決められるパラメータである基板処理装置。 In a substrate processing apparatus comprising a processing block that sequentially transports and processes substrates from an upstream module to a downstream module,
a loading/unloading transport mechanism for delivering the substrate between a carrier in which the substrate is stored and the processing block, and loading and unloading the substrate to and from the processing block;
an unloading module on which the processed substrate unloaded from the processing block by the loading/unloading transport mechanism is mounted;
a multi-module configured by a plurality of modules on the upstream side of the unloading module in which the order of transporting the substrates in the processing block is the same;
a main transport mechanism including a plurality of substrate holding units that move independently of each other to advance and retreat from each module, and that circulates a transport path provided in the processing block and transfers the substrate between modules ;
with
Assuming that the cycle time is the time taken for the main transport mechanism to complete one round of the transport path,
The control unit
calculating the number of residence cycles based on the cycle time and the residence time of the substrate required in the modules constituting the multi-module;
For each substrate, in allocating the transfer destination to each module constituting the multi-module in order from the substrate that is first carried into the processing block based on the number of staying cycles,
A. Of the plurality of modules capable of transporting substrates, the substrate determining the transport destination is transported to the multi-module earlier than the substrate determining the transport destination in the cycle closest to the reference cycle in which the substrate is transported to the multi-module. setting a second transfer schedule for determining the transfer destination of each substrate so that the transfer destination is the module from which the substrate is to be unloaded;
Assuming that lots of the substrates sequentially transported to the processing block are a first lot and a second lot,
The substrate processing apparatus, wherein the cycle time corresponding to the first lot and the cycle time corresponding to the second lot are parameters respectively determined based on the staying time and the number of modules constituting the multi-module. 上流側のモジュールから下流側のモジュールへと基板を順次搬送して処理する処理ブロックを備える基板処理装置において、
前記基板が格納されるキャリアと前記処理ブロックとの間で前記基板を受け渡し、当該処理ブロックへの前記基板の搬入出を行う搬入出用搬送機構と、
前記搬入出用搬送機構によって前記処理ブロックから搬出される処理済みの前記基板が載置される搬出モジュールと、
前記処理ブロックにおける前記基板の搬送の順番が互いに同じである前記搬出モジュールの上流側の複数のモジュールにより構成されるマルチモジュールと、
互いに独立して各モジュールに対して進退する複数の基板保持部を備え、前記処理ブロックに設けられる搬送路を周回して、モジュール間で前記基板を受け渡す主搬送機構と、
を備え、
前記主搬送機構が前記搬送路を１周する時間をサイクルタイムとすると、
前記制御部は、
前記サイクルタイムと前記マルチモジュールを構成するモジュールにおいて必要な基板の滞在時間とに基づいて、前記滞在サイクル数を算出し、
各基板について、前記滞在サイクル数に基づいて先に前記処理ブロックに搬入される基板から順に前記マルチモジュールを構成する各モジュールへの搬送先を割り振るにあたり、
Ａ．基板を搬送可能な複数のモジュールのうち、搬送先を決定する基板がマルチモジュールに搬送される基準サイクルに最も近いサイクルにて、当該搬送先を決定する基板よりも先に当該マルチモジュールに搬送された基板が搬出されるモジュールが搬送先となるように各基板の搬送先を決定する第２の搬送スケジュールの設定を行い、
前記マルチモジュールは、
前記基板の搬送フローにおける上流側のマルチモジュールと下流側のマルチモジュールとを含み、
前記上流側のマルチモジュール、前記下流側のマルチモジュールの各々について、前記Ａに従って基板の搬送先が決定される基板処理装置。 In a substrate processing apparatus comprising a processing block that sequentially transports and processes substrates from an upstream module to a downstream module,
a loading/unloading transport mechanism for delivering the substrate between a carrier in which the substrate is stored and the processing block, and loading and unloading the substrate to and from the processing block;
an unloading module on which the processed substrate unloaded from the processing block by the loading/unloading transport mechanism is mounted;
a multi-module configured by a plurality of modules on the upstream side of the unloading module in which the order of transporting the substrates in the processing block is the same;
a main transport mechanism including a plurality of substrate holding units that move independently of each other to advance and retreat from each module, and that circulates a transport path provided in the processing block and transfers the substrate between modules ;
with
Assuming that the cycle time is the time taken for the main transport mechanism to complete one round of the transport path,
The control unit
calculating the number of residence cycles based on the cycle time and the residence time of the substrate required in the modules constituting the multi-module;
For each substrate, in allocating the transfer destination to each module constituting the multi-module in order from the substrate that is first carried into the processing block based on the number of staying cycles,
A. Of the plurality of modules capable of transporting substrates, the substrate determining the transport destination is transported to the multi-module earlier than the substrate determining the transport destination in the cycle closest to the reference cycle in which the substrate is transported to the multi-module. setting a second transfer schedule for determining the transfer destination of each substrate so that the transfer destination is the module from which the substrate is to be unloaded;
The multi-module is
including an upstream multi-module and a downstream multi-module in the substrate transfer flow,
A substrate processing apparatus in which destinations of substrates are determined in accordance with A for each of the upstream multi-module and the downstream multi-module . 上流側のモジュールから下流側のモジュールへと基板を順次搬送して処理する処理ブロックを備える基板処理装置において、
前記基板が格納されるキャリアと前記処理ブロックとの間で前記基板を受け渡し、当該処理ブロックへの前記基板の搬入出を行う搬入出用搬送機構と、
前記搬入出用搬送機構によって前記処理ブロックから搬出される処理済みの前記基板が載置される搬出モジュールと、
前記処理ブロックにおける前記基板の搬送の順番が互いに同じである前記搬出モジュールの上流側の複数のモジュールにより構成されるマルチモジュールと、
互いに独立して各モジュールに対して進退する複数の基板保持部を備え、前記処理ブロックに設けられる搬送路を周回して、モジュール間で前記基板を受け渡す主搬送機構と、
を備え、
前記主搬送機構が前記搬送路を１周する時間をサイクルタイムとすると、
前記制御部は、
前記サイクルタイムと前記マルチモジュールを構成するモジュールにおいて必要な基板の滞在時間とに基づいて、前記滞在サイクル数を算出し、
各基板について、前記滞在サイクル数に基づいて先に前記処理ブロックに搬入される基板から順に前記マルチモジュールを構成する各モジュールへの搬送先を割り振るにあたり、
Ａ．基板を搬送可能な複数のモジュールのうち、搬送先を決定する基板がマルチモジュールに搬送される基準サイクルに最も近いサイクルにて、当該搬送先を決定する基板よりも先に当該マルチモジュールに搬送された基板が搬出されるモジュールが搬送先となるように各基板の搬送先を決定する第２の搬送スケジュールの設定を行い、
前記処理ブロックに連続して搬送される前記基板のロットを、第１のロット、第２のロットとすると、
前記マルチモジュールにて、予め決められた処理パラメータが互いに異なるように当該第１のロット、第２のロットに各々処理が行われるとき、
前記第２のロットの先頭から数えて前記マルチモジュールの数と同じ数の各基板については、Ａ．に従って搬送先が決定される代わりに、
Ｂ．基板を搬送可能な複数のモジュールのうち、搬送先を決定する基板がマルチモジュールに搬送される基準サイクルに最も遠いサイクルにて、当該搬送先を決定する基板よりも先に当該マルチモジュールに搬送された基板が搬出されるモジュールが搬送先となるように各基板の搬送先が決定される基板処理装置。 In a substrate processing apparatus comprising a processing block that sequentially transports and processes substrates from an upstream module to a downstream module,
a loading/unloading transport mechanism for delivering the substrate between a carrier in which the substrate is stored and the processing block, and loading and unloading the substrate to and from the processing block;
an unloading module on which the processed substrate unloaded from the processing block by the loading/unloading transport mechanism is mounted;
a multi-module configured by a plurality of modules on the upstream side of the unloading module in which the order of transporting the substrates in the processing block is the same;
a main transport mechanism including a plurality of substrate holding units that move independently of each other to advance and retreat from each module, and that circulates a transport path provided in the processing block and transfers the substrate between modules ;
with
Assuming that the cycle time is the time taken for the main transport mechanism to complete one round of the transport path,
The control unit
calculating the number of residence cycles based on the cycle time and the residence time of the substrate required in the modules constituting the multi-module;
For each substrate, in allocating the transfer destination to each module constituting the multi-module in order from the substrate that is first carried into the processing block based on the number of staying cycles,
A. Of the plurality of modules capable of transporting substrates, the substrate determining the transport destination is transported to the multi-module earlier than the substrate determining the transport destination in the cycle closest to the reference cycle in which the substrate is transported to the multi-module. setting a second transfer schedule for determining the transfer destination of each substrate so that the transfer destination is the module from which the substrate is to be unloaded;
Assuming that lots of the substrates that are successively transported to the processing block are a first lot and a second lot,
When the first lot and the second lot are processed in the multi-module so that predetermined processing parameters are different from each other,
For each board of the same number as the number of the multi-modules counted from the head of the second lot, A. instead of determining the destination according to
B. In the cycle furthest from the reference cycle in which the substrate that determines the destination is transported to the multi-module among the plurality of modules capable of transporting the substrate, the substrate that determines the destination is transported to the multi-module prior to the substrate that determines the destination. A substrate processing apparatus in which the transfer destination of each substrate is determined so that the transfer destination is the module from which the substrate is transferred . 前記マルチモジュールは、載置された前記基板を加熱する熱板を含む加熱モジュール、あるいは光照射部から光照射して前記基板を露光する露光モジュールであり、
前記予め決められた処理パラメータは、前記熱板の温度または前記光照射部による光の強度である請求項１１記載の基板処理装置。 The multi-module is a heating module including a hot plate that heats the mounted substrate, or an exposure module that exposes the substrate by irradiating light from a light irradiation unit,
12. The substrate processing apparatus according to claim 11 , wherein said predetermined processing parameter is the temperature of said hot plate or the intensity of light from said light irradiation unit. 前記基準サイクルに最も近いサイクルには、当該基準サイクルと同一のサイクルが含まれ、
当該同一のサイクルにおいてマルチモジュールに含まれる一のモジュールに対して、一方の前記基板保持部による基板の搬出と、他方の前記基板保持部による基板の搬入とが行われる請求項６ないし１２のいずれか一つに記載の基板処理装置。 the cycles closest to the reference cycle include cycles identical to the reference cycle;
13. The board according to any one of claims 6 to 12 , wherein one module included in the multi-module is unloaded by one of the board holding parts and loaded by the other board holding part in the same cycle. 1. The substrate processing apparatus according to claim 1 . 上流側のモジュールから下流側のモジュールへと基板を順次搬送して処理する処理ブロックを備える基板処理装置を用いた基板処理方法において、
前記基板処理装置は、
前記基板が格納されるキャリアと前記処理ブロックとの間で前記基板を受け渡し、当該処理ブロックへの前記基板の搬入出を行う搬入出用搬送機構と、
前記搬入出用搬送機構によって前記処理ブロックから搬出される処理済みの前記基板が載置される搬出モジュールと、
前記処理ブロックにおける前記基板の搬送の順番が互いに同じである前記搬出モジュールの上流側の複数のモジュールにより構成されるマルチモジュールと、
互いに独立して各モジュールに対して進退する複数の基板保持部を備え、前記処理ブロックに設けられる搬送路を周回して、モジュール間で前記基板を受け渡す主搬送機構と、
を備え、
前記主搬送機構が前記搬送路を１周する時間をサイクルタイムとすると、
前記処理ブロックに搬入された基板を前記搬出モジュールに搬送するために要する前記主搬送機構の搬送工程数に対応する基板の搬送時間と、または前記マルチモジュールを含むと共に前記基板に複数ステップの処理を行うように前記処理ブロックに設けられるモジュール群のうち、同じステップにおける使用可能なモジュールの数で当該ステップのモジュールにおける必要な基板の滞在時間を除することにより、各ステップについて得られる時間のうちの最大時間と、のうちの大きい方の時間である時間のパラメータと、
前記マルチモジュールを構成するモジュールにおける前記必要な基板の滞在時間と、
前記サイクルタイムと、に基づき、
前記マルチモジュールのうちの前記基板の搬送先となるモジュール数の決定及び前記マルチモジュールに基板が搬入されてから当該基板が搬出されるまでに前記主搬送機構が周回する回数である滞在サイクル数の決定を行い、第１の搬送スケジュールの設定を行う工程を含む基板処理方法。 In a substrate processing method using a substrate processing apparatus having a processing block for sequentially transporting and processing substrates from an upstream module to a downstream module,
The substrate processing apparatus is
a loading/unloading transport mechanism for delivering the substrate between a carrier in which the substrate is stored and the processing block, and loading and unloading the substrate to and from the processing block;
an unloading module on which the processed substrate unloaded from the processing block by the loading/unloading transport mechanism is mounted;
a multi-module configured by a plurality of modules on the upstream side of the unloading module in which the order of transporting the substrates in the processing block is the same;
a main transport mechanism including a plurality of substrate holding units that move independently of each other to advance and retreat from each module, and that circulates a transport path provided in the processing block and transfers the substrate between modules;
with
Assuming that the cycle time is the time taken for the main transport mechanism to complete one round of the transport path,
a substrate transfer time corresponding to the number of transfer steps of the main transfer mechanism required to transfer the substrate loaded into the processing block to the unload module; Of the time obtained for each step, by dividing the necessary residence time of the substrate in the module of the step by the number of modules that can be used in the same step among the modules provided in the processing block so as to perform a time parameter that is the greater of the maximum time and
the required residence time of the substrate in the modules that make up the multi-module;
Based on the cycle time and
Determination of the number of modules to which the substrate is to be transferred among the multi-modules, and a staying cycle number which is the number of times the main transfer mechanism rotates from when the substrate is transferred into the multi-module to when the substrate is transferred out. A method of processing a substrate, comprising the steps of determining and setting a first transfer schedule.
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