JP7301243B2 - ゲート駆動回路及び電力変換装置 - Google Patents

Description

本開示は、スイッチング半導体素子を駆動するゲート駆動回路、及びゲート駆動回路を備えた電力変換装置に関する。

インバータ装置、サーボアンプ装置、スイッチング電源装置といった電力変換装置は１個、又は複数のスイッチング半導体素子を内蔵する電力変換主回路を備える。スイッチング半導体素子は、ゲート端子とソース端子との間に印加される電気信号に応じて、ドレイン主端子とソース主端子との間の導通状態が変化する。ゲート駆動回路は、上位の制御器から指令信号を受け、スイッチング半導体素子のゲート端子とソース端子との間に電気信号を印加してスイッチング半導体素子を駆動する。

従来より、スイッチング半導体素子の駆動状態を表す検出値として、スイッチング半導体素子の主端子間の電圧を直接検出し、ゲート駆動回路へ伝達することが行われている。主端子間の電圧を検出する目的の１つは、スイッチング半導体素子の駆動状態に基づいてスイッチング半導体素子のスイッチング駆動速度を変更するためである。スイッチング半導体素子のスイッチング駆動速度を変更することにより、スイッチング半導体素子の損失を低減することができる。主端子間の電圧を検出する目的の他の１つは、スイッチング半導体素子に印加され得る過剰な高電圧を防止するためである。

下記特許文献１の実施例１には、スイッチング半導体素子の第１主端子と、第２主端子との間に複数個の抵抗を直列接続した分圧回路を設け、分圧回路による分圧電圧を検出してゲート駆動回路へ伝達する構成が開示されている。

一方、分圧回路を搭載する電子回路基板には、寄生容量が存在する。また、分圧回路とスイッチング半導体素子とを接続する配線にも寄生容量が存在する。これらの寄生容量は、分圧回路が出力する検出電圧の精度の低下をもたらすことになる。そこで、上記特許文献１の実施例２には、分圧回路を構成する抵抗にコンデンサを並列接続する構成が開示されている。この構成の場合、電子回路基板及び接続配線の寄生容量を補償できるので、分圧回路が出力する検出電圧の精度の低下を防ぐことが可能である。

特開２００７－８９３３５号公報

しかしながら、特許文献１の実施例２の技術では、分圧回路を構成する抵抗にコンデンサを接続する必要があるため、部品数が多くなり、検出器が大型化するという問題がある。

本開示は、上記に鑑みてなされたものであって、スイッチング半導体素子の駆動状態を表す検出値の精度の低下を防ぎつつ、当該検出値を検出する検出器が大型化するのを抑止できるゲート駆動回路を得ることを目的とする。

上述した課題を解決し、目的を達成するため、本開示に係るゲート駆動回路は、ゲート電極、ドレイン電極及びソース電極を有するスイッチング半導体素子を少なくとも１つ備え、ゲート電極に接続されるゲート端子、ドレイン電極に接続されるドレイン端子及びソース電極に接続されるソース端子を備えた半導体素子モジュールを駆動するゲート駆動回路である。ゲート駆動回路は、抵抗と、抵抗に通流する電流を検出する電流検出器と、ゲートドライバとを備える。ゲートドライバは、ゲート端子とソース端子との間に電気信号を印加してスイッチング半導体素子をゲート駆動する。抵抗の一端はドレイン端子に接続され、抵抗の逆端は電流検出器の一端に接続され、電流検出器の逆端はゲートドライバに接続される。電流検出器は、電流の検出値をゲートドライバへ出力し、ゲートドライバは、検出値に応じてスイッチング半導体素子のゲート駆動速度を変更する。

本開示に係るゲート駆動回路によれば、スイッチング半導体素子の駆動状態を表す検出値の精度の低下を防ぎつつ、当該検出値を検出する検出器が大型化するのを抑止できるという効果を奏する。

実施の形態１に係るゲート駆動回路を含む電力変換装置の構成例を示す図 実施の形態１に係るゲート駆動回路の詳細構成を駆動対象であるスイッチング半導体素子と共に示す図 実施の形態１に係る電流検出器の第１の構成例を周辺部品と共に示す図 実施の形態１に係る電流検出器の第２の構成例を周辺部品と共に示す図 実施の形態２に係るゲート駆動回路の詳細構成を駆動対象である２つのスイッチング半導体素子と共に示す図 実施の形態２に係る電流検出器の構成例を周辺部品と共に示す図

以下に添付図面を参照し、本開示の実施の形態に係るゲート駆動回路及び電力変換装置について詳細に説明する。なお、以下の実施の形態では、電力変換装置における電力変換主回路がインバータ回路である場合を例示して説明するが、他の用途への適用を除外する趣旨ではない。電力変換主回路は、サーボアンプ回路、スイッチング電源回路又はコンバータ回路であってもよい。また、以下では、物理的な接続と電気的な接続とを区別せずに、単に「接続」と称して説明する。即ち、「接続」という文言は、構成要素同士が直接的に接続される場合と、構成要素同士が他の構成要素を介して間接的に接続される場合との双方を含んでいる。

実施の形態１．
図１は、実施の形態１に係るゲート駆動回路３を含む電力変換装置１の構成例を示す図である。図２は、実施の形態１に係るゲート駆動回路３の詳細構成を駆動対象であるスイッチング半導体素子６ａと共に示す図である。

図１において、実施の形態１に係る電力変換装置１は、インバータ回路２と、ゲート駆動回路３と、制御部４とを備える。インバータ回路２の入力端子には、直流電源１０が接続される。直流電源１０は、インバータ回路２に直流電圧を印加する直流電力の供給源であり、電源装置、コンバータ、電力用コンデンサなどが該当する。

インバータ回路２は、直流電源１０から供給される直流電力を交流電力に変換する電力変換回路である。インバータ回路２は、少なくとも１つのスイッチング半導体素子６ａを有する。スイッチング半導体素子６ａとしては、図１のように、トランジスタ素子と、トランジスタ素子に逆並列に接続されるダイオードとを有するものが一般的である。なお、図１では、スイッチング半導体素子６ａとして、金属酸化膜半導体電界効果型トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）を例示しているが、これに限定されない。ＭＯＳＦＥＴに代えて、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を用いてもよい。

インバータ回路２の出力端子には、負荷であるモータ１２が接続される。モータ１２は、インバータ回路２から供給される交流電力によって駆動される。図１では、モータ１２が三相モータである場合を例示している。この場合、インバータ回路２は三相の回路構成となる。三相の回路構成は、上アームのスイッチング半導体素子と下アームのスイッチング半導体素子とが直列に接続されたレグを３つ備える構成である。モータ１２が単相モータである場合、インバータ回路２は、当該レグを２つ備える構成となる。

制御部４は、少なくとも１つのスイッチング半導体素子６ａを制御するための制御信号１４を生成してゲート駆動回路３に出力する。ゲート駆動回路３は、制御信号１４に基づいて、少なくとも１つのスイッチング半導体素子６ａを駆動するための駆動信号１６を生成してインバータ回路２に出力する。

図２において、ＭＯＳＦＥＴであるスイッチング半導体素子６ａは、ドレイン電極６１、ゲート電極６２及びソース電極６３を有する。スイッチング半導体素子６ａは電気的に絶縁性のあるケースに納められて、モジュール６として構成されている。モジュール６は、ドレイン主端子６４、ソース主端子６５、ドレイン端子６６、ゲート端子６７及びソース端子６８を有する。ドレイン主端子６４及びドレイン端子６６は、スイッチング半導体素子６ａのドレイン電極６１に接続されている。ゲート端子６７は、スイッチング半導体素子６ａのゲート電極６２に接続されている。ソース主端子６５及びソース端子６８は、スイッチング半導体素子６ａのソース電極６３に接続されている。

なお、前述の通り、スイッチング半導体素子６ａはＩＧＢＴであってもよい。この場合、スイッチング半導体素子６ａは、ゲート電極を有する一方で、ドレイン電極の代わりにコレクタ電極を有し、ソース電極の代わりにエミッタ電極を有する。スイッチング半導体素子６ａの電極の名称の変化に応じて、モジュール６における各端子の名称も変化するが、本開示によって得られる効果は変わらない。このため、以下の説明において、「ドレイン電極」との記載には「コレクタ電極」の意味を含む場合があり、「ソース電極」との記載には「エミッタ電極」の意味を含む場合がある。

なお、図２では図示を省略しているが、モジュール６のドレイン主端子６４及びソース主端子６５の先には、負荷、電力用コンデンサ、リアクトル、又は別のモジュールが接続される。モジュール６のゲート端子６７とソース端子６８との間に電気信号を印加すると、この電気信号はスイッチング半導体素子６ａのゲート電極６２とソース電極６３との間に印加される。電気信号に応じて、スイッチング半導体素子６ａは、オン状態とオフ状態とが切り替わり、スイッチング動作する。スイッチング半導体素子６ａのスイッチング動作により、電力変換装置１は電力の変換処理を行う。

図２において、ゲート駆動回路３は、ゲートドライバ３２と、電流検出器３４と、抵抗３６とを有する。実施の形態１に係る電力変換装置１において、ゲート駆動回路３の各構成要素は、図示しない電子回路基板に搭載されてモジュール６上に設置される。

ゲートドライバ３２は、正バイアス電源３２１と、負バイアス電源３２２とを有する。正バイアス電源３２１と負バイアス電源３２２とは直列に接続され、直列接続の接続点はモジュール６のソース端子６８に接続される。正バイアス電源３２１の正極にはオン駆動用スイッチ３２３が接続され、オン駆動用スイッチ３２３の先にはオン駆動用ゲート抵抗３２４が接続される。負バイアス電源３２２の負極にはオフ駆動用スイッチ３２５が接続され、オフ駆動用スイッチ３２５の先にはオフ駆動用ゲート抵抗３２６が接続される。オン駆動用ゲート抵抗３２４とオフ駆動用ゲート抵抗３２６との接続点は、モジュール６のゲート端子６７に接続される。なお、図２において、オン駆動用スイッチ３２３とオン駆動用ゲート抵抗３２４との接続順序は逆になっていてもよく、オフ駆動用スイッチ３２５とオフ駆動用ゲート抵抗３２６との接続順序は逆になっていてもよい。また、図２では、ゲート駆動速度を変更するため、オン駆動用スイッチ３２３、オン駆動用ゲート抵抗３２４、オフ駆動用ゲート抵抗３２６及びオフ駆動用スイッチ３２５からなる直列回路を２並列で構成している。２つのオン駆動用ゲート抵抗３２４の抵抗値は互いに異なっている。また、２つのオフ駆動用ゲート抵抗３２６の抵抗値も互いに異なっている。

オン駆動用スイッチ３２３がクローズすると、正バイアス電源３２１からの電圧がオン駆動用ゲート抵抗３２４を介してモジュール６のゲート端子６７とソース端子６８との間に印加される。これにより、スイッチング半導体素子６ａはオン状態となる。オフ駆動用スイッチ３２５がクローズすると、負バイアス電源３２２がオフ駆動用ゲート抵抗３２６を介してモジュール６のゲート端子６７とソース端子６８との間に印加される。これにより、スイッチング半導体素子６ａはオフ状態となる。

ゲートドライバ３２は、プロセッサ３２７を有する。プロセッサ３２７の一例は、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）である。プロセッサ３２７は、オン駆動用スイッチ３２３のオープン及びクローズを個別に変更できる。一方のオン駆動用スイッチ３２３をクローズし、抵抗値の大きいオン駆動用ゲート抵抗３２４を用いると、通流電流が小さいことからスイッチング半導体素子６ａのオン駆動速度を遅くできる。もう一方のオン駆動用スイッチ３２３をクローズし、抵抗値の小さいオン駆動用ゲート抵抗３２４を用いると、通流電流が大きいことからスイッチング半導体素子６ａのオン駆動速度を速くできる。更に、両方のオン駆動用スイッチ３２３をクローズし、両方のオン駆動用ゲート抵抗３２４を用いると、通流電流が更に大きくなることから、スイッチング半導体素子６ａのオン駆動速度を更に速くできる。このように、ゲートドライバ３２は、スイッチング半導体素子６ａのオン駆動速度を変更することができる。オフ駆動用スイッチ３２５及びオフ駆動用ゲート抵抗３２６も同様の構成になっており、ゲートドライバ３２は、スイッチング半導体素子６ａのオフ駆動速度を変更することができる。

実施の形態１に係るゲートドライバ３２の特徴は、抵抗３６と電流検出器３４とを備え、抵抗３６の一端はモジュール６のドレイン端子６６に接続され、抵抗３６の逆端は電流検出器３４の一端に接続されることである。更に、電流検出器３４の逆端は、ゲートドライバ３２の正バイアス電源３２１及び負バイアス電源３２２の直列接続の接続点に接続されることである。

スイッチング半導体素子６ａのドレイン電極６１とソース電極６３との間には、数百ボルトから数千ボルトの高い電圧が印加されることがある。スイッチング半導体素子６ａのドレイン電極６１とソース電極６３との間に印加される電圧は、モジュール６のドレイン端子６６とソース端子６８との間に印加される電圧と同等であるのと共に、抵抗３６の一端と電流検出器３４の逆端との間に印加される電圧と同等である。電流検出器３４で発生する電圧降下は、ゼロボルト又は数十ボルト未満の小さい値である。よって、スイッチング半導体素子６ａのドレイン電極６１とソース電極６３との間に印加される電圧は、主に抵抗３６の両端に印加される。すると、スイッチング半導体素子６ａのドレイン電極６１とソース電極６３との間に印加される電圧に比例した電流が抵抗３６に通流する。電流検出器３４は、抵抗３６に通流する電流を検出し、検出した電流値をゲートドライバ３２のプロセッサ３２７へ出力する。よって、プロセッサ３２７は、スイッチング半導体素子６ａのドレイン電極６１とソース電極６３との間に印加される電圧の情報を電流検出器３４の出力より得ることができる。このようにして、ゲートドライバ３２は、電流検出器３４の検出値に応じて、スイッチング半導体素子６ａのゲート駆動速度を変更する。

電子回路基板及び接続配線には、寄生容量が存在する。寄生容量は、容量が大きいほど、及び周波数が高いほど小さな入力インピーダンスを有する。よって、それらの寄生容量には、高周波電流が通流し得る。ここで、実施の形態１に係る電力変換装置は、電流検出器３４を用いている。従来のように、電圧検出器を用いると、電子回路基板又は接続配線に存在する寄生容量は、電圧検出器に通流し得る。電圧検出器は入力インピーダンスが大きいので、電圧検出器を通流する電流に対し、寄生容量に通流する電流の割合が大きくなる。即ち、電圧検出器を用いた場合、電圧検出の精度が低下する。

なお、上記特許文献１に記載の技術では、電圧検出用の抵抗にコンデンサを並列接続することで、検出精度の低下を補償している。しかしながら、抵抗にコンデンサを接続する必要があるため、部品数が多くなり、電圧検出器が大型化してしまう。

これに対し、電流検出器は、一般的に入力インピーダンスが小さい。従って、電流検出器を通流する電流に対し、寄生容量を通流する電流の割合は小さくなる。このため、電子回路基板及び配線に寄生容量が存在しても、電流検出器による電流検出の精度の低下は小さい。

このように、実施の形態１では、スイッチング半導体素子６ａへの印加電圧を直接的に検出する検出器として、電流検出器３４を用いているので、高精度かつ小型のゲート駆動回路３を得ることができる。

なお、図２では、抵抗３６の一端がモジュール６のドレイン端子６６に接続される構成としたが、これに限定されない。抵抗３６の一端が、モジュール６のドレイン主端子６４に接続されてもよい。モジュール６のドレイン端子６６及びドレイン主端子６４は、何れもスイッチング半導体素子６ａのドレイン電極６１に接続されているので、電気的特性は変わらず、実施の形態１の効果を得ることができる。

ゲートドライバ３２は、スイッチング半導体素子６ａに印加される電圧が大きいという情報を得た場合には、現在駆動中のスイッチング半導体素子６ａ、又は次回以降に駆動するスイッチング半導体素子６ａのゲート駆動速度を遅くする。また、ゲートドライバ３２は、スイッチング半導体素子６ａに印加される電圧が小さいという情報を得た場合には、現在駆動中のスイッチング半導体素子６ａ、又は次回以降に駆動するスイッチング半導体素子６ａのゲート駆動速度を速くする。この制御により、過大なサージ電圧の発生を抑制しつつ、スイッチング損失を低減することができる。スイッチング損失を低減できれば、スイッチング半導体素子６ａを冷却する冷却器をより小さくできるので、電力変換装置をより小型化することができる。

なお、上記では、スイッチング半導体素子６ａに印加される電圧の大小に応じて、スイッチング半導体素子６ａのゲート駆動速度を変更することについて説明したが、スイッチング半導体素子６ａに印加される電圧の単位時間あたりの変化量に基づいて、ゲート駆動速度の制御を行ってもよい。例えば、スイッチング半導体素子６ａに印加される電圧の単位時間あたりの変化量が大きいという情報を得た場合には、スイッチング半導体素子６ａのゲート駆動速度を遅くする制御を行う。また、スイッチング半導体素子６ａに印加される電圧の単位時間あたりの変化量が小さいという情報を得た場合には、スイッチング半導体素子６ａのゲート駆動速度を速くする制御を行う。

また、ゲートドライバ３２は、電流検出器３４の検出値の情報を、図２では図示しない信号絶縁器を介して、図２では図示しない別のゲートドライバに送出してもよい。別のゲートドライバは、信号絶縁器を介して得た電流検出器の検出値の情報に応じて、図２では図示しない別のスイッチング半導体素子の駆動速度を変更する。この制御によれば、別の電流検出器を設けることなく、別のスイッチング半導体素子のスイッチング損失を低減することができる。これにより、電力変換装置の更なる小型化が可能となる。

なお、上記では、プロセッサ３２７がＣＰＬＤである場合を例示したが、ＣＰＬＤに限定されない。ＣＰＬＤに代えて、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はロジックＩＣを用いてもよい。

次に、電流検出器３４の構成例について説明する。以下に２つの例を示す。図３は、実施の形態１に係る電流検出器３４の第１の構成例を周辺部品と共に示す図である。

図３において、電流検出器３４の一端は抵抗３６に接続され、電流検出器３４の逆端はゲートドライバ３２の正バイアス電源３２１と負バイアス電源３２２との直列接続の接続点に接続されている。電流検出器３４は、コンデンサ３４１を備えている。コンデンサ３４１は、抵抗３６とゲートドライバ３２の負バイアス電源３２２の正極とを結んでいる。更に、コンデンサ３４１と並列に放電トランジスタ３４２が接続されている。

ゲートドライバ３２のプロセッサ３２７の基準電位が負バイアス電源３２２の正極となっている場合には、電流検出器３４の逆端もゲートドライバ３２の負バイアス電源３２２の正極に接続することが望ましい。これは、プロセッサ３２７の基準電位と、電流検出器３４の基準電位とが揃うためである。

放電トランジスタ３４２がオープンであれば、コンデンサ３４１への充電が許可される。この場合、抵抗３６を流れる電流はコンデンサ３４１を通り、ゲートドライバ３２の負バイアス電源３２２の正極へと流れる。コンデンサ３４１は充電され、充電電圧が上昇する。抵抗３６を通流する電流が大きいほどコンデンサ３４１の充電電圧の時間変化率が大きくなる。抵抗３６を通流する電流が小さいほどコンデンサ３４１の充電電圧の時間変化率は小さくなる。

放電トランジスタ３４２がクローズであれば、コンデンサ３４１への充電は許可されない。この場合、抵抗３６を流れる電流は放電トランジスタ３４２を通り、ゲートドライバ３２の負バイアス電源３２２の正極へと流れる。コンデンサ３４１は放電され、コンデンサ３４１の充電電圧はゼロボルトに初期化される。

コンデンサ３４１の一端はコンパレータ３４３のプラス端子に接続され、コンデンサ３４１の逆端は基準電圧３４４を介してコンパレータ３４３のマイナス端子に接続される。コンデンサ３４１の充電電圧が上昇し、基準電圧３４４を上回るとコンパレータ３４３の出力はＬｏｗからＨｉｇｈに切り替わる。コンパレータ３４３の出力は、ラッチ回路３４５のＤａｔａ端子へ接続される。更に、ラッチ回路３４５のＯｕｔ端子は、ゲートドライバ３２のプロセッサ３２７に接続される。

また、電流検出器３４は、信号発生器３４６を備えている。電流検出器３４は、コンデンサ３４１の充電電圧の時間変化率を検出するため、２種類の信号を発生する。第１の信号は、周期１００ｕｓで、１０ｕｓ間Ｈｉｇｈ、９０ｕｓ間Ｌｏｗを繰り返す信号である。第２の信号は、周期１００ｕｓで、３ｕｓ間Ｈｉｇｈ、９７ｕｓ間Ｌｏｗを繰り返す信号である。第１の信号は放電トランジスタ３４２に入力され、第２の信号はラッチ回路３４５のＣｌｏｃｋ端子に入力される。

第１の信号が放電トランジスタ３４２に入力されると、放電トランジスタ３４２は、周期１００ｕｓで、１０ｕｓ間クローズ、９０ｕｓ間オープンを繰り返す。また、第２の信号がラッチ回路３４５のＣｌｏｃｋ端子に入力されると、ラッチ回路３４５は、第２の信号がＬｏｗからＨｉｇｈへ上がるタイミングでコンパレータ３４３の出力を記憶する。

第２の信号がＬｏｗからＨｉｇｈへ上がるタイミングは、第１の信号がＨｉｇｈからＬｏｗへ下がるタイミングよりも３０ｕｓ遅れるようになっている。これにより、ラッチ回路３４５は、コンデンサ３４１への充電が許可されたタイミングから３０ｕｓ遅れて、コンパレータ３４３の出力を記憶する。

抵抗３６を通流する電流が大きい場合、コンデンサ３４１への充電が許可されてから３０ｕｓ未満の短時間のうちにコンデンサ３４１の充電電圧が大きくなる。従って、コンパレータ３４３の出力は、ＬｏｗからＨｉｇｈに切り替わる。その後、ラッチ回路３４５は、コンパレータ３４３の出力を記憶する。ラッチ回路３４５は、Ｏｕｔ端子よりＨｉｇｈ信号をゲートドライバ３２のプロセッサ３２７へ出力する。Ｈｉｇｈ信号を受信したプロセッサ３２７は、スイッチング半導体素子６ａのゲート駆動速度を遅くする。

抵抗３６を通流する電流が小さい場合、コンデンサへ３４１の充電が許可されてから３０ｕｓ未満の短時間のうちにはコンデンサ３４１の充電電圧は大きくならない。従って、コンパレータ３４３の出力はＬｏｗのままである。ラッチ回路３４５は、コンパレータ３４３から出力されるＬｏｗの出力を記憶する。ラッチ回路３４５は、Ｏｕｔ端子よりＬｏｗ信号をゲートドライバ３２のプロセッサ３２７へ出力する。Ｌｏｗ信号を受信したプロセッサ３２７は、スイッチング半導体素子６ａのゲート駆動速度を速くする。

上記のように、図２の電流検出器３４であれば、抵抗３６を通流する電流の大小を検出できる。第１の信号に対する第２の信号の遅れ時間を調整することで、電流検出器３４の検出しきい値を調整できる。遅れ時間を短くすると、しきい値は上がる。遅れ時間を長くすると、しきい値は下がる。

電流検出器３４において、コンデンサ３４１の容量を上げると、ノイズ電荷が飛び込んだ際のコンデンサ電圧の変動が小さくなる。よって、コンデンサ３４１の容量が大きいと、電流検出器３４はノイズ耐性が上がり、抵抗３６の電流を精度良く検出することができる。

信号発生器３４６は、ＣＰＬＤ、ＡＳＩＣ又はロジックＩＣを用いて実現することができる。その際、ゲートドライバ３２が備えるＣＰＬＤ、ＡＳＩＣ又はロジックＩＣを利用して、信号を発生させてもよい。このようにすれば、部品点数が減り、ゲート駆動回路３の更なる小型化が可能となる。

電流検出器３４の別の例を図４に示す。図４は、実施の形態１に係る電流検出器３４の第２の構成例を周辺部品と共に示す図である。図４において、図３に示す要素と同一又は同等の要素については、同一の符号を付して示すと共に、重複する説明は適宜省略する。

図４に示す電流検出器３４の第１の特徴は、第２のラッチ回路であるラッチ回路３４７を備えることである。ラッチ回路３４７のＤａｔａ端子はコンパレータ３４３の出力端子と接続される。この構成により、コンパレータ３４３の出力は第１のラッチ回路として動作するラッチ回路３４５のＤａｔａ端子へ入力されると共に、第２のラッチ回路として動作するラッチ回路３４７のＤａｔａ端子へも入力される。また、ラッチ回路３４７のＯｕｔ端子はゲートドライバ３２のプロセッサ３２７と接続される。

図４に示す電流検出器３４の第２の特徴は、信号発生器３４６に代えて信号発生器３４８が設けられ、信号発生器３４８が３種類の信号を発生することである。第１の信号及び第２の信号は、図３に示す電流検出器３４と同様である。第３の信号は、周期１００ｕｓで、３ｕｓ間Ｈｉｇｈ、９７ｕｓ間Ｌｏｗを繰り返す信号である。第３の信号は、ラッチ回路３４７のＣｌｏｃｋ端子に入力される。

第３の信号がＬｏｗからＨｉｇｈへ上がるタイミングは、第１の信号がＨｉｇｈからＬｏｗへ下がるタイミングよりも８０ｕｓ遅れるようになっている。これにより、ラッチ回路３４７は、コンデンサ３４１への充電が許可されてから８０ｕｓ遅れて、コンパレータ３４３の出力を記憶する。

スイッチング半導体素子６ａに印加される電圧が大きい状態の場合、抵抗３６を通流する電流は大きい。コンデンサ３４１への充電が許可されてから３０ｕｓ未満の短時間のうちにコンデンサ３４１の充電電圧が大きくなると、コンパレータ３４３の出力はＬｏｗからＨｉｇｈに切り替わる。その後、ラッチ回路３４５，３４７は、コンパレータ３４３の出力を記憶する。ラッチ回路３４５はＯｕｔ端子よりＨｉｇｈ信号をプロセッサ３２７へ出力し、ラッチ回路３４７はＯｕｔ端子よりＨｉｇｈ信号をプロセッサ３２７へ出力する。Ｈｉｇｈ信号を受信したプロセッサ３２７は、スイッチング半導体素子６ａのゲート駆動速度を遅くする。

スイッチング半導体素子６ａに印加される電圧が小さい状態の場合、抵抗３６を通流する電流は小さいので、コンデンサ３４１への充電が許可されてから３０ｕｓ未満の短時間のうちにはコンデンサ３４１の充電電圧が大きくならない。従って、コンパレータ３４３の出力はＬｏｗのままである。ラッチ回路３４５は、コンパレータ３４３の出力を記憶する。しかしながら、コンデンサ３４１への充電電圧は上昇を続ける。８０ｕｓという長時間が経つ前にコンパレータ３４３の出力はＬｏｗからＨｉｇｈに切り替わる。その後は、ラッチ回路３４７のみがコンパレータ３４３から出力されるＨｉｇｈの出力を記憶する。ラッチ回路３４５はＯｕｔ端子よりＬｏｗ信号をプロセッサ３２７へ出力し、ラッチ回路３４７はＯｕｔ端子よりＨｉｇｈ信号をプロセッサ３２７へ出力する。このとき、プロセッサ３２７は、スイッチング半導体素子６ａのゲート駆動速度を速くする。

抵抗３６が開放故障した場合又は抵抗３６と電流検出器３４とを結ぶ配線が開放故障した場合、抵抗３６を通流する電流はゼロとなる。このとき、コンデンサ３４１の充電電圧は大きくならず、コンパレータ３４３の出力はＬｏｗのままである。その後、ラッチ回路３４５，３４７は、コンパレータ３４３の出力を記憶する。ラッチ回路３４５はＯｕｔ端子よりＬｏｗ信号をプロセッサ３２７へ出力し、ラッチ回路３４７はＯｕｔ端子よりＬｏｗ信号をプロセッサ３２７へ出力する。このとき、プロセッサ３２７は、スイッチング半導体素子６ａのゲート駆動速度を遅くする。

ここで、図２に示す電流検出器３４において、抵抗３６が開放故障した場合又は抵抗３６と電流検出器３４とを結ぶ配線が開放故障した場合を考える。これらの場合、スイッチング半導体素子６ａに印加される電圧が大きい状態であっても、抵抗３６を通流する電流はゼロである。従って、ラッチ回路３４５は、Ｏｕｔ端子よりＬｏｗ信号をプロセッサ３２７へ出力する。これにより、プロセッサ３２７は、スイッチング半導体素子６ａのゲート駆動速度を速くする。なお、電流ゼロの状態は、これらの開放故障を修復しない限り続くので、スイッチング半導体素子６ａのゲート駆動速度を速くする制御は継続される。その結果、スイッチング半導体素子６ａに電圧ストレスがかかる可能性がある。

次に、図４に示す電流検出器３４において、抵抗３６が開放故障した場合又は抵抗３６と電流検出器３４とを結ぶ配線が開放故障した場合を考える。前述の通り、電流検出器３４は、第２のラッチ回路であるラッチ回路３４７により、抵抗３６を通流する電流がゼロであることを検出することができる。このとき、ゲートドライバ３２は、スイッチング半導体素子６ａの駆動速度を遅くする。これらの開放故障が修復されない場合、電流ゼロの状態は続くが、スイッチング半導体素子６ａのゲート駆動速度は速くなることはない。このため、スイッチング半導体素子６ａに電圧ストレスがかかる可能性を排除することができる。

なお、上記では、電流検出器３４は抵抗３６を通流する電流がゼロであることを検出すると説明したが、検出のしきい値は厳密にゼロでなくてよい。図４に示す電流検出器３４では、規定の時間内にコンデンサ３４１の充電電圧が設定電圧に達しない場合を電流ゼロと判定している。このような検出手法で、電流ゼロを検出してもよい。図３に示す電流検出器３４であれば、電力変換装置の起動の際に、信号発生機３４６の構成を一時的に変えればよい。即ち、第１の信号に対する第２の信号の遅れ時間を長い時間に調整する。電流検出器３４の検出しきい値が下がり、電流検出器３４は抵抗３６を通流する電流がゼロであることを検出できる。電力変換装置の起動の際に、抵抗３６の開放故障又は抵抗３６と電流検出器３４とを結ぶ配線の開放故障を検出することができる。ゲートドライバ３２は、スイッチング半導体素子６ａの駆動速度を遅くする。このため、スイッチング半導体素子６ａに電圧ストレスがかかる可能性を排除することができる。これらの開放故障を検出しない場合には、信号発生機３４６の構成を元に戻せばよい。

以上説明したように、実施の形態１に係るゲート駆動回路は、抵抗と、抵抗に通流する電流を検出する電流検出器と、ゲートドライバとを備える。ゲートドライバは、ゲート端子とソース端子との間に電気信号を印加してスイッチング半導体素子をゲート駆動する。抵抗の一端はドレイン端子に接続され、抵抗の逆端は電流検出器の一端に接続され、電流検出器の逆端はゲートドライバに接続される。電流検出器は、電流の検出値をゲートドライバへ出力する。ゲートドライバは、電流の検出値に応じてスイッチング半導体素子のゲート駆動速度を変更する。具体的には、電流検出器が抵抗を通流する電流が大きいと検出した場合には、スイッチング半導体素子の駆動速度を遅くする。同様に、電流検出器が抵抗を通流する電流が小さいと検出した場合には、スイッチング半導体素子の駆動速度を速くする。電流検出器を搭載する電子回路基板には寄生容量が存在し、電子回路基板とゲートドライバとを接続する配線にも寄生容量が存在するが、入力インピーダンスが小さい電流検出器は寄生容量の影響を小さくできる。また、実施の形態１のゲート駆動回路は、従来技術のように、電圧検出用の抵抗にコンデンサを接続する必要がない。これらにより、実施の形態１に係るゲート駆動回路を用いれば、スイッチング半導体素子の駆動状態を表す検出値の精度の低下を防ぎつつ、当該検出値を検出する検出器が大型化するのを抑止できるという効果が得られる。

また、実施の形態１に係るゲート駆動回路を用いれば、過大なサージ電圧の発生を抑制しつつ、スイッチング損失を低減することができる。これにより、スイッチング半導体素子を冷却する冷却器をより小さくできるので、電力変換装置をより小型化できるという効果が得られる。

なお、ゲート駆動回路の電流検出器は、抵抗を通流する電流を受けるコンデンサを備えていてもよい。電流検出器は、コンデンサの充電電圧の時間変化率が大きい場合には、抵抗を通流する電流が大きいと検出する。また、電流検出器は、コンデンサの充電電圧の時間変化率が小さい場合には、抵抗を通流する電流が小さいと検出する。電流検出器は回路素子を用いて構成されているので、スイッチング半導体素子の速度制御を迅速に行うことが可能となる。

なお、上記の構成において、電流を通流させる抵抗が開放故障し、又は当該抵抗と電流検出器とを結ぶ配線が開放故障することが想定される。電流検出器は、規定の時間内にコンデンサの充電電圧が設定電圧に達しない場合、抵抗を通流する電流がゼロであると検出することができる。電流検出器が抵抗を通流する電流がゼロであることを検出した場合、ゲート駆動回路はスイッチング半導体素子の駆動速度を遅くする制御を行う。このように制御すれば、スイッチング半導体素子に電圧ストレスがかかる可能性を排除することができる。

実施の形態２．
図５は、実施の形態２に係るゲート駆動回路３Ａの詳細構成を駆動対象である２つのスイッチング半導体素子６ａ，６ｂと共に示す図である。図５において、図２に示す要素と同一又は同等の要素については、同一の符号を付して示すと共に、重複する説明は適宜省略する。

第１のスイッチング半導体素子であるスイッチング半導体素子６ａは、ＭＯＳＦＥＴである。スイッチング半導体素子６ａは、第１のドレイン電極であるドレイン電極６１、第１のゲート電極であるゲート電極６２、及び第１のソース電極であるソース電極６３を有する。

第２のスイッチング半導体素子であるスイッチング半導体素子６ｂもＭＯＳＦＥＴである。スイッチング半導体素子６ｂは、第２のドレイン電極であるドレイン電極７１、第２のゲート電極であるゲート電極７２、及び第２のソース電極であるソース電極７３を有する。スイッチング半導体素子６ａ，６ｂは直列に接続され、電気的に絶縁性のあるケースに納められて、モジュール７として構成されている。

モジュール７は、ドレイン主端子６４、ドレイン端子６６、第１のゲート端子であるゲート端子６７、第１のソース端子であるソース端子６８、ソース主端子７５、出力主端子７６、第２のゲート端子であるゲート端子７７、及び第２のソース端子であるソース端子７８を有する。

ドレイン主端子６４及びドレイン端子６６は、スイッチング半導体素子６ａのドレイン電極６１に接続されている。ゲート端子６７は、スイッチング半導体素子６ａのゲート電極６２に接続されている。

スイッチング半導体素子６ａのソース電極６３とスイッチング半導体素子６ｂのドレイン電極７１は、モジュール７の内部で接続されている。これらのソース電極６３及びドレイン電極７１は、ソース端子６８及び出力主端子７６に接続されている。

ゲート端子７７は、スイッチング半導体素子６ｂのゲート電極７２に接続されている。ソース主端子７５及びソース端子７８は、スイッチング半導体素子６ｂのソース電極７３に接続されている。

モジュール７の外部には、直流電力を蓄える電力用コンデンサ８が設けられている。電力用コンデンサ８の正極はドレイン主端子６４に接続され、電力用コンデンサ８の負極はソース主端子７５に接続されている。なお、図５では図示を省略しているが、モジュール７の出力主端子７６の先には、負荷、リアクトル、別の電力用コンデンサ、又は別のモジュールが接続される。

モジュール７において、スイッチング半導体素子６ａがオンすれば、出力主端子７６は、電力用コンデンサ８の正極の電位を出力する。また、スイッチング半導体素子６ｂがオンすれば、出力主端子７６は、電力用コンデンサ８の負極の電位を出力する。スイッチング半導体素子６ａ，６ｂのスイッチング動作により、実施の形態２に係る電力変換装置１は電力の変換処理を行う。

また、図５に示されるように、モジュール７の外部には、ゲート駆動回路３Ａと、モジュール外付け回路１８とが設けられている。

ゲート駆動回路３Ａは、第１のゲートドライバであるゲートドライバ３２と、第２のゲートドライバであるゲートドライバ３３と、電流検出器３４Ａと、信号絶縁器３５７とを有する。電流検出器３４Ａの詳細な回路構成については、後述する。

ゲートドライバ３２は、実施の形態１と同様に、正バイアス電源３２１と、負バイアス電源３２２と、オン駆動用スイッチ３２３と、オン駆動用ゲート抵抗３２４と、オフ駆動用スイッチ３２５と、オフ駆動用ゲート抵抗３２６と、プロセッサ３２７とを有する。同様に、ゲートドライバ３３は、正バイアス電源３３１と、負バイアス電源３３２と、オン駆動用スイッチ３３３と、オン駆動用ゲート抵抗３３４と、オフ駆動用スイッチ３３５と、オフ駆動用ゲート抵抗３３６と、プロセッサ３３７とを有する。

実施の形態２に係る電力変換装置１において、ゲート駆動回路３Ａの各構成要素は、図示しない電子回路基板に設置される。ゲート駆動回路３Ａでは、回路及び部品が１枚の基板上に搭載されるので、装置を小型化することができる。また、回路及び部品が１枚の基板上に搭載されるので、信号の劣化が少なく、信号絶縁器３５７を高速に動作させることができる。

モジュール外付け回路１８は、抵抗３５８と、過電圧防止ダイオード３５５とを備える。実施の形態２に係る電力変換装置１において、モジュール外付け回路１８の各構成要素は、図示しない電子回路基板に搭載されてモジュール７上に設置される。

モジュール外付け回路１８には、モジュール７のゲート端子６７及びソース端子６８に接続される導体がある。これらの導体は、第１の基板間配線群３５１を介してゲートドライバ３２に接続される。また、モジュール外付け回路１８には、モジュール７のドレイン端子６６、ゲート端子７７及びソース端子７８に接続される導体がある。これらの導体は、第２の基板間配線群３５２を介してゲートドライバ３３に接続される。この構成により、ゲートドライバ３２は第１のスイッチング半導体素子であるスイッチング半導体素子６ａを駆動し、ゲートドライバ３３は第２のスイッチング半導体素子であるスイッチング半導体素子６ｂを駆動する。

モジュール外付け回路１８において、抵抗３５８の一端はモジュール７のドレイン端子６６に接続され、抵抗３５８の逆端は、第２の基板間配線群３５２を介して電流検出器３４Ａの一端に接続される。電流検出器３４Ａの逆端のうちの１つはゲートドライバ３３の負バイアス電源３３２の負極に接続され、電流検出器３４Ａの逆端のうちのもう１つはゲートドライバ３３の負バイアス電源の正極に接続される。

電力用コンデンサ８の電圧は、数百ボルトから数千ボルトの高い電圧になることがある。電力用コンデンサ８の電圧は、モジュール７のドレイン主端子６４とソース主端子７５との間に常に印加される。この電圧は、スイッチング半導体素子６ａのドレイン電極６１とスイッチング半導体素子６ｂのソース電極７３との間に印加される電圧と同等であり、モジュール７のドレイン端子６６とゲートドライバ３３における負バイアス電源３３２の正極との間に印加される電圧と同等である。

電流検出器３４Ａで発生する電圧降下は、ゼロボルト又は数十ボルト未満の小さい値である。また、ゲートドライバ３３における負バイアス電源３３２の正極と負極との間の電圧は、数十ボルト未満の小さい値である。よって、電力用コンデンサ８の電圧は、主に、モジュール外付け回路１８の抵抗３５８の両端に印加される。抵抗３５８に通流する電流は、電力用コンデンサ８の電圧に比例する。電流検出器３４Ａは、抵抗３５８に通流する電流を検出し、ゲートドライバ３３のプロセッサ３３７へ出力する。

ゲートドライバ３３のプロセッサ３３７は、電力用コンデンサ８の電圧情報を電流検出器３４Ａの出力より常に得ることができる。ゲートドライバ３３は、電力用コンデンサ８の電圧に関する最新の情報に応じて、スイッチング半導体素子６ｂのゲート駆動速度を変更する。これにより、スイッチング半導体素子６ｂのスイッチング損失を低減することができる。これにより、スイッチング半導体素子６ｂを冷却する冷却器をより小さくできるので、電力変換装置をより小型化することができる。

更に、ゲートドライバ３３は、電流検出器３４Ａの出力の情報を、信号絶縁器３５７を介してゲートドライバ３２に送出する。即ち、ゲートドライバ３２は、電力用コンデンサ８の電圧に関する最新の情報を信号絶縁器３５７を介して常に得ることができる。ゲートドライバ３２は、電力用コンデンサ８の電圧に関する最新の情報に応じて、スイッチング半導体素子６ａのゲート駆動速度を変更する。これにより、スイッチング半導体素子６ａのスイッチング損失を低減することができる。これにより、スイッチング半導体素子６ａを冷却する冷却器をより小さくできるので、電力変換装置をより小型化することができる。

このように、実施の形態２では、スイッチング半導体素子６ｂへの印加電圧を直接的に検出する検出器として、電流検出器３４Ａを用いているので、高精度かつ小型のゲート駆動回路３Ａを得ることができる。

また、前述したように、電力用コンデンサ８の電圧は、主に、モジュール外付け回路１８における抵抗３５８の両端に印加される。よって、第２の基板間配線群３５２における配線間の電圧差は、数十ボルト未満の低い電圧となる。従って、配線間の空間距離、配線間の沿面距離を小さくすることができる。また、絶縁被覆が薄い配線を使用することができる。このように、第２の基板間配線群３５２の配線をより小型化することができる。

但し、電流検出器３４Ａが開放故障すると、モジュール外付け回路１８の抵抗３５８に電流が通流しなくなる。抵抗３５８の両端の電位は、モジュール７のドレイン端子６６の電位と同等となり、数百ボルトから数千ボルトの高い電位になることがある。このとき、第２の基板間配線群３５２は、配線間の電圧差が過大となり、故障するおそれがある。

そこで、実施の形態２に係る電力変換装置１では、モジュール外付け回路１８に過電圧防止ダイオード３５５を備える構成としている。図５において、過電圧防止ダイオード３５５のアノード極は、抵抗３５８と電流検出器３４Ａとの接続点に接続される。また、過電圧防止ダイオード３５５のカソード極は、モジュール７のソース端子７８に接続される。

本構成によれば、電流検出器３４Ａが開放故障しても、モジュール７のドレイン端子６６、抵抗３５８、過電圧防止ダイオード３５５、モジュール７のソース端子７８の経路で電流が流れる。前述したように、電力用コンデンサ８の電圧は、主に、モジュール外付け回路１８の抵抗３５８の両端に印加される。これにより、第２の基板間配線群３５２における配線間の電圧差は数十ボルト未満の低い電圧となるので、配線間の電圧差が過大となることはない。

なお、過電圧防止ダイオード３５５の代わりに、過電圧防止抵抗を用いてもよい。過電圧防止抵抗の抵抗値は、モジュール外付け回路１８の抵抗３５８の抵抗値よりも小さくする。この場合、電力用コンデンサ８の電圧は、主に、モジュール外付け回路１８の抵抗３５８の両端に印加される。よって、第２の基板間配線群３５２における配線間の電圧差は、数十ボルト未満の低い電圧となる。従って、第２の基板間配線群３５２における配線間の電圧差が過大となるのを抑止することができる。

但し、過電圧防止抵抗を用いる場合、電力変換装置１が正常動作している際に、ゲートドライバ３３の負バイアス電源３３２の正極、モジュール７のソース端子７８、過電圧防止抵抗、電流検出器３４Ａ、負バイアス電源３３２の負極の経路で電流が通流する。この電流の影響のため、抵抗３５８を通流する電流を検出する電流検出器３４Ａの検出精度が悪化するおそれがある。

これに対し、過電圧防止ダイオード３５５を用いる場合、モジュール７のソース端子７８から電流検出器３４Ａへ電流が通流するのを抑止することができる。これにより、電流検出器３４Ａの検出精度が悪化するのを抑制することができる。従って、過電圧防止抵抗よりも過電圧防止ダイオード３５５を用いる方が望ましい構成となる。

図６は、実施の形態２に係る電流検出器３４Ａの構成例を周辺部品と共に示す図である。図６において、図３に示す要素と同一又は同等の要素については、同一の符号を付して示すと共に、重複する説明は適宜省略する。

図６において、電流検出器３４Ａの一端は抵抗３５８に接続されている。また、電流検出器３４Ａの逆端のうちの１つはゲートドライバ３３の負バイアス電源３３２の負極に接続され、電流検出器３４Ａの逆端のうちのもう１つはゲートドライバ３３の負バイアス電源３３２の正極に接続されている。

なお、ゲートドライバ３３におけるプロセッサ３３７の基準電位が負バイアス電源３３２の負極となっているので、電流検出器３４Ａの逆端もゲートドライバ３３における負バイアス電源３３２の負極に接続している。このように接続すれば、プロセッサ３３７及び電流検出器３４Ａの基準電位同士が揃うことになる。

電流検出器３４Ａは、コンデンサ３４１、上側ダイオード３７１、下側ダイオード３７２及び入力部抵抗３７３を備える。コンデンサ３４１と、モジュール外付け回路１８の抵抗３６とは、入力部抵抗３７３を介して接続する。入力部抵抗３７３の抵抗値は、モジュール外付け回路１８の抵抗３６の抵抗値よりも小さくする。

上側ダイオード３７１のカソード極は負バイアス電源３３２の正極に接続し、上側ダイオード３７１のアノード極は入力部抵抗３７３と抵抗３６との接続点に接続する。下側ダイオード３７２のアノード極は負バイアス電源３３２の負極に接続し、下側ダイオード３７２のカソード極は入力部抵抗３７３と抵抗３６との接続点に接続する。その他の構成は、図３の電流検出器３４と同様である。

実施の形態２に係る電流検出器３４Ａの特徴は、ゲートドライバ３２，３３を搭載する図示しない第１の回路基板と、図５に示したモジュール外付け回路１８を搭載する第２の回路基板との間の距離が離れていることにある。前述の通り、第１の回路基板と第２の回路基板は、第１の基板間配線群３５１及び第２の基板間配線群３５２で接続されている。これらの第１及び第２の基板間配線群３５１，３５２の配線が長いと、電力変換装置１における他の端子との間の静電結合により、ノイズ電荷が飛び込むことがある。この場合、抵抗３５８と電流検出器３４Ａとを結ぶ配線の電位が上昇したり、下降したりすることがある。

図６の電流検出器３４Ａの構成において、配線の電位が上昇した場合、ノイズ電荷は、上側ダイオード３７１を介して負バイアス電源３３２の正極へ放電される。また、配線の電位が下降した場合、ノイズ電荷は、下側ダイオード３７２を介して負バイアス電源３３２の負極へ放電される。よって、図６の電流検出器３４Ａを用いれば、ノイズ電荷の悪影響を低減しつつ、抵抗３５８に流れる電流を精度良く検出することができる。

なお、図６では、上側ダイオード３７１、下側ダイオード３７２及び入力部抵抗３７３を備える構成を図３に示す電流検出器３４に適用したが、これに限定されない。上側ダイオード３７１、下側ダイオード３７２及び入力部抵抗３７３を備える構成を図４に示す電流検出器３４に適用してもよい。このように構成しても、上述した効果を得ることができる。

以上説明したように、実施の形態２に係るゲート駆動回路は、抵抗と、抵抗に通流する電流を検出する電流検出器と、第１及び第２のゲートドライバとを備える。第１のゲートドライバは、第１のゲート端子と第１のソース端子との間に電気信号を印加して第１のスイッチング半導体素子をゲート駆動する。第２のゲートドライバは、第２のゲート端子と第２のソース端子の間に電気信号を印加して第２のスイッチング半導体素子をゲート駆動する。抵抗の一端は第１のドレイン端子に接続され、抵抗の逆端は電流検出器の一端に接続され、電流検出器の逆端は第２のゲートドライバに接続される。電流検出器は、電流の検出値を第２のゲートドライバへ出力し、第２のゲートドライバは、検出値に応じて第２のスイッチング半導体素子のゲート駆動速度を変更する。具体的には、第１及び第２のゲートドライバは、電流検出器が抵抗を通流する電流が大きいと検出した場合には、第１及び第２のスイッチング半導体素子の駆動速度を遅くする。同様に、電流検出器が抵抗を通流する電流が小さいと検出した場合には、第１及び第２のスイッチング半導体素子の駆動速度を速くする。このように構成された、実施の形態２に係るゲート駆動回路によれば、従来技術のように、電圧検出用の抵抗にコンデンサを接続する必要がない。従って、実施の形態２に係るゲート駆動回路を用いれば、スイッチング半導体素子の駆動状態を表す検出値の精度の低下を防ぎつつ、当該検出値を検出する検出器が大型化するのを抑止できるという効果が得られる。

なお、ゲート駆動回路は、電流の検出値の情報を第１のゲートドライバへ伝達する信号絶縁器を備えていてもよい。第２のゲートドライバは、電流検出器が検出した検出値の情報に応じて第２のスイッチング半導体素子の駆動速度を変更する。これに対し、第１のゲートドライバは、信号絶縁器を介して得た検出値の情報に応じて、第２のスイッチング半導体素子とは異なる第１のスイッチング半導体素子の駆動速度を変更する。このように構成すれば、第１のゲートドライバの側に電流検出器を設ける必要はない。これにより、スイッチング半導体素子の数に比例してゲート駆動回路が大きくなることを抑止することができる。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。実施の形態２において、ゲート駆動回路３Ａの各構成要素を電子回路基板に搭載するが、その電子回路基板をモジュール７上に設置してもよい。更には、ゲート駆動回路３Ａ及びモジュール外付け回路１８を同一の電子回路基板に搭載して、モジュール７上に設置してもよい。このように構成すれば、部品点数の削減が可能となる。

１ 電力変換装置、２ インバータ回路、３，３Ａ ゲート駆動回路、４ 制御部、６，７ モジュール、６ａ，６ｂ スイッチング半導体素子、８ 電力用コンデンサ、１０ 直流電源、１２ モータ、１４ 制御信号、１６ 駆動信号、１８ モジュール外付け回路、３２，３３ ゲートドライバ、３４，３４Ａ 電流検出器、３６，３５８ 抵抗、６１，７１ ドレイン電極、６２，７２ ゲート電極、６３，７３ ソース電極、６４ ドレイン主端子、６５，７５ ソース主端子、６６ ドレイン端子、６７，７７ ゲート端子、６８，７８ ソース端子、７６ 出力主端子、３２１，３３１ 正バイアス電源、３２２，３３２ 負バイアス電源、３２３，３３３ オン駆動用スイッチ、３２４，３３４ オン駆動用ゲート抵抗、３２５，３３５ オフ駆動用スイッチ、３２６，３３６ オフ駆動用ゲート抵抗、３２７，３３７ プロセッサ、３４１ コンデンサ、３４２ 放電トランジスタ、３４３ コンパレータ、３４４ 基準電圧、３４５，３４７ ラッチ回路、３４６，３４８ 信号発生器、３５１ 第１の基板間配線群、３５２ 第２の基板間配線群、３５５ 過電圧防止ダイオード、３５７ 信号絶縁器、３７１ 上側ダイオード、３７２ 下側ダイオード、３７３ 入力部抵抗。

Claims (11)

1. ゲート電極、ドレイン電極及びソース電極を有するスイッチング半導体素子を少なくとも１つ備え、前記ゲート電極に接続されるゲート端子、前記ドレイン電極に接続されるドレイン端子及び前記ソース電極に接続されるソース端子を備えた半導体素子モジュールを駆動するゲート駆動回路であって、
   抵抗と、
   前記抵抗に通流する電流を検出する電流検出器と、
   前記ゲート端子と前記ソース端子との間に電気信号を印加して前記スイッチング半導体素子をゲート駆動するゲートドライバと、
   を備え、
   前記抵抗の一端は前記ドレイン端子に接続され、前記抵抗の逆端は前記電流検出器の一端に接続され、前記電流検出器の逆端は前記ゲートドライバにおける端子であって、前記スイッチング半導体素子の前記ソース端子に接続される端子に接続され、
   前記電流検出器は、前記抵抗を通流する電流を受けるコンデンサを備え、前記コンデンサの一端は前記電流検出器の一端となり、前記コンデンサの逆端は前記電流検出器の逆端となり、前記電流検出器は前記コンデンサの充電電圧に基づき検出した前記電流の検出値を前記ゲートドライバへ出力し、
   前記ゲートドライバは、前記検出値に応じて前記スイッチング半導体素子のゲート駆動速度を変更する
   ことを特徴とするゲート駆動回路。
2. 前記ゲートドライバは、前記電流検出器が前記抵抗を通流する電流が大きいと検出した場合には、前記スイッチング半導体素子の駆動速度を遅くし、前記電流検出器が前記抵抗を通流する電流が小さいと検出した場合には、前記スイッチング半導体素子の駆動速度を速くする
   ことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記電流検出器が前記抵抗を通流する電流がゼロであることを検出した場合、前記ゲート駆動回路は前記スイッチング半導体素子の駆動速度を遅くすることを特徴とする請求項２に記載のゲート駆動回路。
4. 前記検出値の情報を別のゲートドライバへ伝達する信号絶縁器を備え、
   前記別のゲートドライバは、前記信号絶縁器を介して得た前記検出値の情報に応じて別のスイッチング半導体素子の駆動速度を変更する
   ことを特徴とする請求項１から３の何れか１項に記載のゲート駆動回路。
5. 第１のゲート電極、第１のドレイン電極及び第１のソース電極を有する第１のスイッチング半導体素子と、第２のゲート電極、第２のドレイン電極及び第２のソース電極を有する第２のスイッチング半導体素子と、を備え、前記第１のソース電極と前記第２のドレイン電極とが接続された半導体素子モジュールを駆動するゲート駆動回路であって、
   前記半導体素子モジュールは、前記第１のゲート電極に接続される第１のゲート端子と、前記第１のソース電極に接続される第１のソース端子と、前記第１のドレイン電極に接続される第１のドレイン端子と、前記第２のゲート電極に接続される第２のゲート端子と、前記第２のソース電極に電気的に接続される第２のソース端子と、を備え、
   抵抗と、
   前記抵抗に通流する電流を検出する電流検出器と、
   前記第１のゲート端子と前記第１のソース端子との間に電気信号を印加して前記第１のスイッチング半導体素子をゲート駆動する第１のゲートドライバと、
   前記第２のゲート端子と前記第２のソース端子との間に電気信号を印加して前記第２のスイッチング半導体素子をゲート駆動する第２のゲートドライバと、を備え、
   前記抵抗の一端は前記第１のドレイン端子に接続され、前記抵抗の逆端は前記電流検出器の一端に接続され、前記電流検出器の逆端は前記第２のゲートドライバにおける端子であって、前記第２のスイッチング半導体素子の前記第２のソース端子に接続される端子に接続され、
   前記電流検出器は、前記抵抗を通流する電流を受けるコンデンサを備え、前記コンデンサの一端は前記電流検出器の一端となり、前記コンデンサの逆端は前記電流検出器の逆端となり、前記電流検出器は前記コンデンサの充電電圧に基づき検出した前記電流の検出値を前記第２のゲートドライバへ出力し、
   前記第２のゲートドライバは、前記検出値に応じて前記第２のスイッチング半導体素子のゲート駆動速度を変更する
   ことを特徴とするゲート駆動回路。
6. 前記検出値の情報を前記第１のゲートドライバへ伝達する信号絶縁器を備え、
   前記第１のゲートドライバは、前記信号絶縁器を介して得た前記検出値の情報に応じて前記第１のスイッチング半導体素子の駆動速度を変更する
   ことを特徴とする請求項５に記載のゲート駆動回路。
7. 前記第１及び第２のゲートドライバは、前記電流検出器が前記抵抗を通流する電流が大きいと検出した場合には、前記第１及び第２のスイッチング半導体素子の駆動速度を遅くし、前記電流検出器が前記抵抗を通流する電流が小さいと検出した場合には、前記第１及び前記第２のスイッチング半導体素子の駆動速度を速くする
   ことを特徴とする請求項５又は６に記載のゲート駆動回路。
8. 前記電流検出器が前記抵抗を通流する電流がゼロであることを検出した場合、前記第１及び第２のゲートドライバは、前記第１及び第２のスイッチング半導体素子の駆動速度を遅くすることを特徴とする請求項７に記載のゲート駆動回路。
9. 前記電流検出器は、前記電流検出器は前記コンデンサの充電電圧の時間変化率が大きい場合には前記抵抗を通流する電流が大きいと検出し、前記電流検出器は前記コンデンサの充電電圧の時間変化率が小さい場合には前記抵抗を通流する電流が小さいと検出することを特徴とする請求項１から８の何れか１項に記載のゲート駆動回路。
10. 前記電流検出器は、規定の時間内に前記コンデンサの充電電圧が設定電圧に達しない場合、前記抵抗を通流する電流がゼロであると検出することを特徴とする請求項９に記載のゲート駆動回路。
11. 請求項１から１０の何れか１項に記載のゲート駆動回路と、
    前記ゲート駆動回路によって駆動される少なくとも１つのスイッチング半導体素子を有する電力変換主回路と、
    を備えることを特徴とする電力変換装置。

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