JP7294156B2

JP7294156B2 - Semiconductor device manufacturing method

Info

Publication number: JP7294156B2
Application number: JP2020005420A
Authority: JP
Inventors: 康史貞松
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2020-01-16
Filing date: 2020-01-16
Publication date: 2023-06-20
Anticipated expiration: 2040-01-16
Also published as: JP2021114506A

Description

本開示は、半導体装置の製造方法に関する。 The present disclosure relates to a method of manufacturing a semiconductor device.

ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）などの半導体装置をスイッチング素子として使用する際に、ＭＯＳＦＥＴに構造的に内蔵されるｐｎダイオードを還流ダイオードとして利用できることが知られている。例えば、ＳＢＤ（Shottky-Barrier-Diode）を装置内に内蔵し、還流ダイオードとして利用する方法が提案されている（例えば、特許文献１参照）。 It is known that when a semiconductor device such as a MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor) is used as a switching element, a pn diode structurally built into the MOSFET can be used as a freewheeling diode. For example, a method has been proposed in which an SBD (Shottky-Barrier-Diode) is incorporated in the device and used as a freewheeling diode (see, for example, Patent Document 1).

ＳＢＤ内蔵ＭＯＳＦＥＴの製造方法は、ショットキー電極を形成する領域で基板上の酸化膜を除去する工程を有する。しかし、製造プロセスばらつきによってフォトレジストとその下地であるＮｉＳｉとの密着性が低下する場合がある。このため、ウェットエッチングによって酸化膜を除去する際に、フォトレジストとＮｉＳｉの界面からエッチャントが侵入してゲート酸化膜がエッチングされ、ゲート・ソース間の短絡不良又はゲート酸化膜の特性が劣化するという問題があった。この問題を回避するため、ドライエッチングによって酸化膜を除去する方法も提案されている。 A method of manufacturing an SBD-embedded MOSFET has a step of removing an oxide film on a substrate in a region where a Schottky electrode is to be formed. However, the adhesion between the photoresist and its underlying NiSi may deteriorate due to variations in the manufacturing process. For this reason, when the oxide film is removed by wet etching, an etchant penetrates from the interface between the photoresist and NiSi and etches the gate oxide film, resulting in a short circuit between the gate and the source or deterioration of the gate oxide film characteristics. I had a problem. In order to avoid this problem, a method of removing the oxide film by dry etching has also been proposed.

国際公開第２０１６／０５２２６１号WO2016/052261

しかし、ドライエッチングによって酸化膜を除去すると、ショットキー電極を形成するドリフト層の領域にエッチングダメージ層が形成されてしまう。このため、リーク電流が増加し、ショットキー特性が劣化するという問題があった。 However, when the oxide film is removed by dry etching, an etching damage layer is formed in the region of the drift layer forming the Schottky electrode. As a result, there is a problem that the leak current increases and the Schottky characteristic deteriorates.

本開示は、上述のような課題を解決するためになされたもので、その目的は特性劣化を防止することができる半導体装置の製造方法を得るものである。 The present disclosure has been made to solve the problems described above, and an object thereof is to obtain a method of manufacturing a semiconductor device capable of preventing characteristic deterioration.

本開示に係る半導体装置の製造方法は、半導体基板の上面に第１導電型のドリフト層を形成する工程と、前記ドリフト層の第１の領域と第２の領域の間に第２導電型のウェル領域を形成する工程と、前記ウェル領域に第１導電型のソース領域を形成する工程と、前記ドリフト層、前記ウェル領域及び前記ソース領域の上にゲート絶縁膜を形成する工程と、前記第１の領域、前記ウェル領域及び前記ソース領域と対向するように前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記第２の領域と対向するように前記ゲート絶縁膜の上に保護膜を形成する工程と、前記ゲート絶縁膜、前記ゲート電極及び前記保護膜の上に層間絶縁膜を形成する工程と、前記ゲート電極の上に形成された前記層間絶縁膜を残しつつ、前記保護膜の上に形成された前記層間絶縁膜と、前記ゲート電極と前記保護膜との間に形成された前記層間絶縁膜及び前記ゲート絶縁膜とをドライエッチングにより除去する工程と、前記層間絶縁膜及び前記ゲート絶縁膜をドライエッチングして露出した前記ウェル領域及び前記ソース領域の上に第１のオーミック電極を形成する工程と、前記半導体基板の下面に第２のオーミック電極を形成する工程と、前記層間絶縁膜をドライエッチングして露出した前記保護膜及び前記保護膜の下の前記ゲート絶縁膜を除去する工程と、前記保護膜及び前記ゲート絶縁膜を除去して露出した前記第２の領域の上にショットキー電極を形成する工程とを備えることを特徴とする。 A method of manufacturing a semiconductor device according to the present disclosure includes steps of forming a drift layer of a first conductivity type on an upper surface of a semiconductor substrate; forming a well region; forming a first conductivity type source region in the well region; forming a gate insulating film on the drift layer, the well region and the source region; forming a gate electrode on the gate insulating film so as to face the region 1, the well region and the source region; forming a protective film on the gate insulating film so as to face the second region; forming an interlayer insulating film on the gate insulating film, the gate electrode and the protective film; and leaving the interlayer insulating film formed on the gate electrode while leaving the protective film a step of removing by dry etching the interlayer insulating film formed above and the interlayer insulating film and the gate insulating film formed between the gate electrode and the protective film; forming a first ohmic electrode on the well region and the source region exposed by dry etching the gate insulating film; forming a second ohmic electrode on the lower surface of the semiconductor substrate; removing the protective film exposed by dry etching an interlayer insulating film and the gate insulating film under the protective film; and forming a Schottky electrode thereon.

本開示では、第２の領域を保護膜によって保護した状態でドライエッチングを行うため、ショットキー電極を形成する第２の領域にエッチングダメージ層は形成されない。従って、特性劣化を防止することができる。 In the present disclosure, since dry etching is performed while the second region is protected by the protective film, no etching damage layer is formed in the second region where the Schottky electrode is to be formed. Therefore, deterioration of characteristics can be prevented.

実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 実施の形態１に係る半導体装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 比較例１に係る半導体装置の製造方法を示す断面図である。FIG. 10 is a cross-sectional view showing a method of manufacturing a semiconductor device according to Comparative Example 1; 比較例２に係る半導体装置の製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device according to Comparative Example 2; 比較例２に係る半導体装置の製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device according to Comparative Example 2; 実施の形態２に係る半導体装置の製造方法を示す断面図である。FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a second embodiment;

実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。 A method of manufacturing a semiconductor device according to an embodiment will be described with reference to the drawings. The same reference numerals are given to the same or corresponding components, and repetition of description may be omitted.

実施の形態１．
図１から図１４は、実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、図１に示すように、半導体基板１の上面に、化学気相堆積（Chemical Vapor Deposition: CVD）法により、ｎ型のドリフト層２をエピタキシャル成長させる。 Embodiment 1.
1 to 14 are cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment. First, as shown in FIG. 1, an n-type drift layer 2 is epitaxially grown on the upper surface of a semiconductor substrate 1 by a chemical vapor deposition (CVD) method.

次に、ドリフト層２の表面にフォトレジストなどにより複数の開口を有するマスク（不図示）を形成する。このマスクを用いてドリフト層２にｐ型不純物であるＡｌをイオン注入する。その後、注入マスクを除去する。この工程により、図２に示すように、ドリフト層２の第１の領域３と第２の領域４の間にウェル領域５を形成する。Ａｌがイオン注入された互いに離間した複数の領域がそれぞれｐ型のウェル領域５となる。第１の領域３と第２の領域４は、ドリフト層２の互いに離間した表層領域であり、複数のウェル領域５の間に配置されている。 Next, a mask (not shown) having a plurality of openings is formed of photoresist or the like on the surface of the drift layer 2 . This mask is used to ion-implant Al, which is a p-type impurity, into the drift layer 2 . After that, the implantation mask is removed. Through this step, a well region 5 is formed between the first region 3 and the second region 4 of the drift layer 2, as shown in FIG. A plurality of mutually-spaced regions into which Al ions are implanted become p-type well regions 5 . The first region 3 and the second region 4 are surface layer regions of the drift layer 2 separated from each other and arranged between the plurality of well regions 5 .

次に、フォトレジストなどによりウェル領域５の上方に開口を有する注入マスク（不図示）を形成する。このマスクを用いてウェル領域５にｎ型不純物であるＮをイオン注入する。Ｎのイオン注入深さはウェル領域５の厚さより浅くする。この工程により、図３に示すように、ウェル領域５にｎ型のソース領域６を形成する。Ｎが注入された領域のうちｎ型を示す領域がｎ型のソース領域６となる。 Next, an implantation mask (not shown) having an opening above the well region 5 is formed using photoresist or the like. Using this mask, the well region 5 is ion-implanted with N, which is an n-type impurity. The N ion implantation depth is made shallower than the thickness of the well region 5 . Through this process, an n-type source region 6 is formed in the well region 5, as shown in FIG. Of the N-implanted regions, the n-type region becomes the n-type source region 6 .

次に、フォトレジストなどによりウェル領域５の上方に開口を有する注入マスク（不図示）を形成する。このマスクを用いてウェル領域５の第２の領域４側の部分にｐ型不純物であるＡｌをイオン注入する。その後、注入マスクを除去する。この工程により、図４に示すように、ウェルコンタクト領域７を形成する。ウェルコンタクト領域７の不純物濃度はウェル領域５の不純物濃度より高い。これにより、後述のオーミック電極とウェルコンタクト領域７との良好な電気的接触を得ることができる。また、ｐ型不純物をイオン注入する際に半導体基板１又はドリフト層２を１５０℃以上に加熱することが望ましい。これにより、ウェルコンタクト領域７を低抵抗化することができる。 Next, an implantation mask (not shown) having an opening above the well region 5 is formed using photoresist or the like. Using this mask, p-type impurity Al ions are implanted into the portion of the well region 5 on the side of the second region 4 . After that, the implantation mask is removed. Through this process, well contact regions 7 are formed as shown in FIG. The impurity concentration of well contact region 7 is higher than that of well region 5 . Thereby, good electrical contact between the ohmic electrode and the well contact region 7, which will be described later, can be obtained. Moreover, it is desirable to heat the semiconductor substrate 1 or the drift layer 2 to 150° C. or higher when ion-implanting the p-type impurity. Thereby, the resistance of the well contact region 7 can be reduced.

次に、熱処理装置を用いてアルゴンガスなどの不活性ガス雰囲気中で１３００～１９００℃、３０秒～１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。 Next, annealing is performed at 1300 to 1900° C. for 30 seconds to 1 hour in an inert gas atmosphere such as argon gas using a heat treatment apparatus. This annealing electrically activates the implanted N and Al ions.

次に、図５に示すように、ドリフト層２、ウェル領域５、ソース領域６、及びウェルコンタクト領域７の表面を熱酸化して、それらの上に酸化珪素であるゲート絶縁膜８を形成する。 Next, as shown in FIG. 5, the surfaces of the drift layer 2, well region 5, source region 6, and well contact region 7 are thermally oxidized to form a gate insulating film 8 of silicon oxide thereon. .

次に、図６に示すように、ゲート絶縁膜８の上に導電性を有するポリシリコン膜を減圧ＣＶＤ法により形成し、これをパターニングする。この工程により、第１の領域３とウェル領域５及びソース領域６の第１の領域３側の部分に対向するようにゲート絶縁膜８の上にゲート電極９を形成する。 Next, as shown in FIG. 6, a conductive polysilicon film is formed on the gate insulating film 8 by low pressure CVD and patterned. Through this step, the gate electrode 9 is formed on the gate insulating film 8 so as to face the first region 3 and the portions of the well region 5 and the source region 6 on the first region 3 side.

次に、ゲート絶縁膜８及びゲート電極９の上にＳｉＮ膜をプラズマＣＶＤ法により形成し、これをパターニングする。この工程により、図７に示すように、第２の領域４と対向するようにゲート絶縁膜８の上に保護膜１０を形成する。保護膜１０はウェル領域５及びウェルコンタクト領域の一部の上方にも形成されている。 Next, a SiN film is formed on the gate insulating film 8 and the gate electrode 9 by plasma CVD and patterned. Through this step, a protective film 10 is formed on the gate insulating film 8 so as to face the second region 4, as shown in FIG. The protective film 10 is also formed over part of the well region 5 and the well contact region.

次に、ゲート絶縁膜８、ゲート電極９及び保護膜１０の上に層間絶縁膜１１を減圧ＣＶＤ法により形成する。次に、図８に示すように、ゲート電極９の上に形成された層間絶縁膜１１を残しつつ、保護膜１０の上に形成された層間絶縁膜１１と、ゲート電極９と保護膜１０との間に形成された層間絶縁膜１１及びゲート絶縁膜８とをドライエッチングにより除去する。これにより、層間絶縁膜１１及びゲート絶縁膜８を貫通してウェルコンタクト領域７及びソース領域６に到達するコンタクトホールが形成される。コンタクトホール内でウェルコンタクト領域７及びソース領域６の一部が露出される。 Next, an interlayer insulating film 11 is formed on the gate insulating film 8, the gate electrode 9 and the protective film 10 by low pressure CVD. Next, as shown in FIG. 8, while leaving the interlayer insulating film 11 formed on the gate electrode 9, the interlayer insulating film 11 formed on the protective film 10, the gate electrode 9 and the protective film 10 are separated. The interlayer insulating film 11 and the gate insulating film 8 formed between are removed by dry etching. As a result, a contact hole penetrating the interlayer insulating film 11 and the gate insulating film 8 to reach the well contact region 7 and the source region 6 is formed. A portion of the well contact region 7 and the source region 6 are exposed within the contact hole.

次に、図９に示すように、スパッタ法などによるＮｉを主成分とする金属膜１２を形成する。そして、６００～１１００℃の温度の熱処理を行なって、露出したウェル領域５及びソース領域６の炭化珪素層と金属膜１２とを反応させてシリサイドを形成する。これにより、露出したウェル領域５及びソース領域６の上に第１のオーミック電極１３を形成する。次に、図１０に示すように、シリサイド以外の金属膜１２を、硫酸、硝酸、塩酸のいずれか、又はこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。 Next, as shown in FIG. 9, a metal film 12 mainly composed of Ni is formed by a sputtering method or the like. Then, heat treatment is performed at a temperature of 600 to 1100° C. to react the exposed silicon carbide layer of well region 5 and source region 6 with metal film 12 to form silicide. Thereby, a first ohmic electrode 13 is formed on the exposed well region 5 and source region 6 . Next, as shown in FIG. 10, the metal film 12 other than the silicide is removed by wet etching using sulfuric acid, nitric acid, hydrochloric acid, or a mixture of these and hydrogen peroxide.

次に、半導体基板１の下面にＮｉを主成分とする金属膜を形成して熱処理する。この工程により、図１１に示すように、半導体基板１の下面に第２のオーミック電極１４を形成する。 Next, a metal film containing Ni as a main component is formed on the lower surface of the semiconductor substrate 1 and heat-treated. Through this process, a second ohmic electrode 14 is formed on the lower surface of the semiconductor substrate 1, as shown in FIG.

次に、図１２に示すように、層間絶縁膜１１をドライエッチングして露出した保護膜１０を熱リン酸等によるウェットエッチングで除去する。次に、図１３に示すように、保護膜１０下のゲート絶縁膜８をフッ酸等によるウェットエッチングで除去する。 Next, as shown in FIG. 12, the protective film 10 exposed by dry etching the interlayer insulating film 11 is removed by wet etching with hot phosphoric acid or the like. Next, as shown in FIG. 13, the gate insulating film 8 under the protective film 10 is removed by wet etching using hydrofluoric acid or the like.

次に、図１４に示すように、保護膜１０及びゲート絶縁膜８を除去して露出した第２の領域４の上にショットキー電極１５をスパッタ法などにより形成する。ショットキー電極１５としてＴｉ、Ｍｏ、Ｎｉなどの金属を堆積することが好ましい。次に、半導体基板１の表面にスパッタ法又は蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工する。この工程により、第１のオーミック電極１３及びショットキー電極１５に接続されたソース電極１６と、ゲート電極９に接続されたゲートパッド及びゲート配線を形成する。さらに、第２のオーミック電極１４の表面に金属膜であるドレイン電極１７を形成する。以上の工程により本実施の形態に係る半導体装置が製造される。 Next, as shown in FIG. 14, a Schottky electrode 15 is formed by sputtering or the like on the second region 4 exposed by removing the protective film 10 and the gate insulating film 8 . It is preferable to deposit a metal such as Ti, Mo or Ni as the Schottky electrode 15 . Next, a wiring metal such as Al is formed on the surface of the semiconductor substrate 1 by sputtering or vapor deposition, and processed into a predetermined shape by photolithography. Through this process, the source electrode 16 connected to the first ohmic electrode 13 and Schottky electrode 15, and the gate pad and gate wiring connected to the gate electrode 9 are formed. Furthermore, a drain electrode 17 that is a metal film is formed on the surface of the second ohmic electrode 14 . The semiconductor device according to the present embodiment is manufactured through the above steps.

続いて、本実施の形態の効果を比較例１，２と比較して説明する。図１５は、比較例１に係る半導体装置の製造方法を示す断面図である。比較例１では、第２の領域４上の酸化膜をドライエッチングによって除去する。しかし、ショットキー電極を形成する第２の領域４にエッチングダメージ層１８が形成されてしまい、リーク電流が増加し、ショットキー特性が劣化するという問題がある。これに対して、本実施の形態では、第２の領域４を保護膜１０によって保護した状態でドライエッチングを行うため、ショットキー電極を形成する第２の領域４にエッチングダメージ層１８は形成されない。従って、特性劣化を防止することができる。 Next, the effects of this embodiment will be described in comparison with Comparative Examples 1 and 2. FIG. 15A and 15B are cross-sectional views showing a method for manufacturing a semiconductor device according to Comparative Example 1. FIG. In Comparative Example 1, the oxide film on the second region 4 is removed by dry etching. However, the etching damage layer 18 is formed in the second region 4 where the Schottky electrode is to be formed, resulting in an increase in leak current and deterioration in Schottky characteristics. In contrast, in the present embodiment, since dry etching is performed while the second region 4 is protected by the protective film 10, the etching damage layer 18 is not formed in the second region 4 where the Schottky electrode is to be formed. . Therefore, deterioration of characteristics can be prevented.

なお、保護膜１０は第２の領域４だけでなく、ウェル領域５及びウェルコンタクト領域７の一部も覆うように形成することが好ましい。これにより、プロセスばらつきにより保護膜１０の形成位置がずれた場合においてもショットキー電流が流れる第２の領域４の全てが保護される。 The protective film 10 is preferably formed so as to cover not only the second region 4 but also part of the well region 5 and the well contact region 7 . As a result, even if the formation position of the protective film 10 is displaced due to process variations, the entire second region 4 through which the Schottky current flows is protected.

図１６及び図１７は、比較例２に係る半導体装置の製造方法を示す断面図である。図１６に示すように、ショットキー電極を形成する第２の領域４の上に酸化膜１９が形成されている。図１７に示すように、フォトレジスト２０をマスクとして用いたウェットエッチングによって酸化膜１９を除去する。しかし、製造プロセスばらつきによってフォトレジスト２０とＮｉＳｉである第１のオーミック電極１３との密着性が低下する場合がある。この界面からエッチャントが侵入してゲート酸化膜８がエッチングされ、ゲート・ソース間の短絡不良又はゲート酸化膜の特性が劣化するという問題がある。 16 and 17 are cross-sectional views showing a method for manufacturing a semiconductor device according to Comparative Example 2. FIG. As shown in FIG. 16, an oxide film 19 is formed on the second region 4 forming the Schottky electrode. As shown in FIG. 17, oxide film 19 is removed by wet etching using photoresist 20 as a mask. However, the adhesion between the photoresist 20 and the first ohmic electrode 13 made of NiSi may deteriorate due to variations in the manufacturing process. The etchant penetrates from this interface and etches the gate oxide film 8, which causes a problem of a short circuit failure between the gate and the source or deterioration of the characteristics of the gate oxide film.

これに対して、本実施の形態では、ゲート絶縁膜８及び層間絶縁膜１１は酸化膜であり、保護膜１０はＳｉＮである。ＳｉＮのエッチングレートは、酸化膜のエッチングレートに比べて十分小さくできる。従って、保護膜１０をエッチングする際に、層間絶縁膜１１及びゲート絶縁膜８のエッチングレートに比べて保護膜１０のエッチングレートが小さくなる。そして、熱リン酸を用いたウェットエッチングによって保護膜１０を除去する。ゲート絶縁膜８及び層間絶縁膜１１の材質である酸化膜は熱リン酸によってエッチングされないため、それらの界面からのエッチャントの侵入を防ぐことができる。なお、ゲート絶縁膜８の膜厚は層間絶縁膜１１の膜厚の１０分の１以下と薄いため、ゲート絶縁膜８のウェットエッチングの時間は短時間となる。従って、ゲート絶縁膜８のウェットエッチングの際のエッチャントの侵入は問題にならない。 In contrast, in the present embodiment, the gate insulating film 8 and the interlayer insulating film 11 are oxide films, and the protective film 10 is SiN. The etching rate of SiN can be made sufficiently smaller than the etching rate of the oxide film. Therefore, when the protective film 10 is etched, the etching rate of the protective film 10 becomes smaller than the etching rates of the interlayer insulating film 11 and the gate insulating film 8 . Then, the protective film 10 is removed by wet etching using hot phosphoric acid. Since the oxide film, which is the material of the gate insulating film 8 and the interlayer insulating film 11, is not etched by hot phosphoric acid, it is possible to prevent the etchant from entering from the interface between them. Since the thickness of the gate insulating film 8 is as thin as 1/10 or less of the thickness of the interlayer insulating film 11, the wet etching time for the gate insulating film 8 is short. Therefore, penetration of the etchant during wet etching of the gate insulating film 8 does not pose a problem.

実施の形態２．
図１８は、実施の形態２に係る半導体装置の製造方法を示す断面図である。実施の形態１では図６に示すようにゲート電極９を形成した後に、図８に示すように保護膜１０を形成する。これに対して、本実施の形態では、保護膜１０はポリシリコン膜であり、ゲート電極９もポリシリコン膜である。そして、ゲート電極９を形成する際のマスクパターンの変更により、ゲート電極９と保護膜１０を同時に形成する。これにより、実施の形態１よりも製造工数を低減することができる。また、水酸化テトラメチルアンモニウム等を用いたウェットエッチングにより保護膜１０を除去する。これによりポリシリコン膜のエッチングレートを酸化膜のエッチングレートに比べて十分小さくできる。ゲート絶縁膜８及び層間絶縁膜１１の材質である酸化膜は水酸化テトラメチルアンモニウムによってエッチングされないため、それらの界面からのエッチャントの侵入を防ぐことができる。その他の工程及び効果は実施の形態１と同様である。 Embodiment 2.
18A and 18B are cross-sectional views showing the method for manufacturing the semiconductor device according to the second embodiment. In Embodiment 1, after forming gate electrode 9 as shown in FIG. 6, protective film 10 is formed as shown in FIG. On the other hand, in this embodiment, the protective film 10 is a polysilicon film, and the gate electrode 9 is also a polysilicon film. Then, by changing the mask pattern when forming the gate electrode 9, the gate electrode 9 and the protective film 10 are formed at the same time. As a result, the manufacturing man-hours can be reduced more than in the first embodiment. Also, the protective film 10 is removed by wet etching using tetramethylammonium hydroxide or the like. As a result, the etching rate of the polysilicon film can be made sufficiently smaller than the etching rate of the oxide film. Since the oxide film, which is the material of the gate insulating film 8 and the interlayer insulating film 11, is not etched by tetramethylammonium hydroxide, it is possible to prevent the etchant from entering from the interface between them. Other steps and effects are the same as those of the first embodiment.

なお、半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。 Semiconductor substrate 1 is not limited to being made of silicon, and may be made of a wide bandgap semiconductor having a larger bandgap than silicon. Wide bandgap semiconductors are, for example, silicon carbide, gallium nitride-based materials, or diamond. A semiconductor device formed of such a wide bandgap semiconductor can be miniaturized because of its high withstand voltage and allowable current density. By using this miniaturized semiconductor device, a semiconductor module incorporating this semiconductor device can also be miniaturized and highly integrated. Moreover, since the heat resistance of the semiconductor device is high, the radiation fins of the heat sink can be made smaller, and the water-cooled portion can be air-cooled, so that the semiconductor module can be further made smaller. Moreover, since the power loss of the semiconductor device is low and the efficiency is high, the efficiency of the semiconductor module can be improved.

１半導体基板、２ドリフト層、３第１の領域、４第２の領域、５ウェル領域、６ソース領域、８ゲート絶縁膜、９ゲート電極、１０保護膜、１１層間絶縁膜、１３第１のオーミック電極、１４第２のオーミック電極、１５ショットキー電極 REFERENCE SIGNS LIST 1 semiconductor substrate 2 drift layer 3 first region 4 second region 5 well region 6 source region 8 gate insulating film 9 gate electrode 10 protective film 11 interlayer insulating film 13 first region ohmic electrode, 14 second ohmic electrode, 15 Schottky electrode

Claims

半導体基板の上面に第１導電型のドリフト層を形成する工程と、
前記ドリフト層の第１の領域と第２の領域の間に第２導電型のウェル領域を形成する工程と、
前記ウェル領域に第１導電型のソース領域を形成する工程と、
前記ドリフト層、前記ウェル領域及び前記ソース領域の上にゲート絶縁膜を形成する工程と、
前記第１の領域、前記ウェル領域及び前記ソース領域と対向するように前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記第２の領域と対向するように前記ゲート絶縁膜の上に保護膜を形成する工程と、
前記ゲート絶縁膜、前記ゲート電極及び前記保護膜の上に層間絶縁膜を形成する工程と、
前記ゲート電極の上に形成された前記層間絶縁膜を残しつつ、前記保護膜の上に形成された前記層間絶縁膜と、前記ゲート電極と前記保護膜との間に形成された前記層間絶縁膜及び前記ゲート絶縁膜とをドライエッチングにより除去する工程と、
前記層間絶縁膜及び前記ゲート絶縁膜をドライエッチングして露出した前記ウェル領域及び前記ソース領域の上に第１のオーミック電極を形成する工程と、
前記半導体基板の下面に第２のオーミック電極を形成する工程と、
前記層間絶縁膜をドライエッチングして露出した前記保護膜及び前記保護膜の下の前記ゲート絶縁膜を除去する工程と、
前記保護膜及び前記ゲート絶縁膜を除去して露出した前記第２の領域の上にショットキー電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 forming a first conductivity type drift layer on the upper surface of a semiconductor substrate;
forming a well region of a second conductivity type between the first region and the second region of the drift layer;
forming a first conductivity type source region in the well region;
forming a gate insulating film on the drift layer, the well region and the source region;
forming a gate electrode on the gate insulating film so as to face the first region, the well region and the source region;
forming a protective film on the gate insulating film so as to face the second region;
forming an interlayer insulating film on the gate insulating film, the gate electrode and the protective film;
The interlayer insulating film formed on the protective film while leaving the interlayer insulating film formed on the gate electrode, and the interlayer insulating film formed between the gate electrode and the protective film. and a step of removing the gate insulating film by dry etching;
forming a first ohmic electrode on the well region and the source region exposed by dry etching the interlayer insulating film and the gate insulating film;
forming a second ohmic electrode on the lower surface of the semiconductor substrate;
a step of dry etching the interlayer insulating film to remove the exposed protective film and the gate insulating film under the protective film;
and forming a Schottky electrode on the second region exposed by removing the protective film and the gate insulating film.

前記保護膜をエッチングする際に、前記層間絶縁膜及び前記ゲート絶縁膜のエッチングレートに比べて前記保護膜のエッチングレートが小さいことを特徴とする請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein when etching said protective film, the etching rate of said protective film is lower than the etching rate of said interlayer insulating film and said gate insulating film.

前記ゲート絶縁膜及び前記層間絶縁膜は酸化膜であり、
前記保護膜はＳｉＮであることを特徴とする請求項２に記載の半導体装置の製造方法。 the gate insulating film and the interlayer insulating film are oxide films;
3. The method of manufacturing a semiconductor device according to claim 2, wherein said protective film is SiN.

熱リン酸を用いたウェットエッチングによって前記保護膜を除去することを特徴とする請求項３に記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 3, wherein said protective film is removed by wet etching using hot phosphoric acid.

前記保護膜はポリシリコン膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 1, wherein said protective film is a polysilicon film.

前記保護膜と前記ゲート電極を同時に形成することを特徴とする請求項５に記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 5, wherein said protective film and said gate electrode are formed simultaneously.

前記ゲート絶縁膜及び前記層間絶縁膜は酸化膜であり、
水酸化テトラメチルアンモニウムを用いたウェットエッチングによって前記保護膜を除去することを特徴とする請求項５又は６に記載の半導体装置の製造方法。 the gate insulating film and the interlayer insulating film are oxide films;
7. The method of manufacturing a semiconductor device according to claim 5, wherein said protective film is removed by wet etching using tetramethylammonium hydroxide.

前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～７の何れか１項に記載の半導体装置の製造方法。 8. The method of manufacturing a semiconductor device according to claim 1, wherein said semiconductor substrate is made of a wide bandgap semiconductor.