JP2016197670A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
パワーモジュール等に搭載されるパワーデバイスなどの半導体装置では、外部からのイオン汚染による故障を防止する対策として電極上に保護膜を形成することが公知である。例えば、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など電力変換装置用のパワー半導体装置では、大電流を流すため、おもて面電極を露出させる開口部（コンタクトホール）を大きくする必要がある。 In a semiconductor device such as a power device mounted on a power module or the like, it is known to form a protective film on an electrode as a measure for preventing a failure due to external ion contamination. For example, in a power semiconductor device for a power converter such as an insulated gate field effect transistor (MOSFET: Metal Oxide Field Effect Transistor) or an insulated gate bipolar transistor (IGBT: insulated gate bipolar transistor), a large current flows. It is necessary to enlarge the opening (contact hole) for exposing the surface electrode.
また、パワー半導体装置では、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）や、横型半導体装置を集積したパワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）のようにおもて面電極の全面を保護膜で覆い、チップ外周部に形成した小さい開口部からおもて面電極とのコンタクトをとることができない。このため、外部から侵入したイオンを捕える効果を有する層間絶縁膜をおもて面電極とゲート電極との間に形成し、故障の原因となる虞のあるイオンがおもて面電極側からゲート電極付近に侵入することを防止している。 Further, in a power semiconductor device, the entire surface electrode is covered with a protective film like an LSI (Large Scale Integration) or a power IC (Integrated Circuit) integrated with a horizontal semiconductor device. It is impossible to make contact with the front electrode through a small opening formed in the outer periphery of the chip. For this reason, an interlayer insulating film having an effect of trapping ions entering from the outside is formed between the front electrode and the gate electrode, and ions that may cause a failure are gated from the front electrode side to the gate electrode. Intrusion into the vicinity of the electrode is prevented.
従来の半導体装置の構造について、プレーナゲート型ＩＧＢＴを例に説明する。図８は、従来の半導体装置の構造を示す断面図である。図８には、オン状態のときに電流が流れる活性領域の断面構造を示す。図８に示すように、従来の半導体装置において、ｎ-型ドリフト層１０１の一方の主面側には、プレーナゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。ＭＯＳゲート構造は、ｐ型ベース領域１０２、ｎ+型エミッタ領域１０３、ｐ+型コンタクト領域１０４、ゲート絶縁膜１０５およびゲート電極１０６からなる。ゲート電極１０６の表面には、層間絶縁膜１０７が設けられている。
A structure of a conventional semiconductor device will be described using a planar gate IGBT as an example. FIG. 8 is a cross-sectional view showing the structure of a conventional semiconductor device. FIG. 8 shows a cross-sectional structure of an active region through which a current flows in the on state. As shown in FIG. 8, in the conventional semiconductor device, a planar gate type MOS gate (insulated gate made of metal-oxide film-semiconductor) structure is provided on one main surface side of the n −
層間絶縁膜１０７の表面には、窒化チタン（ＴｉＮ）膜などのバリアメタル１０８が設けられている。バリアメタル１０８は、層間絶縁膜１０７を深さ方向に貫通するコンタクトホールに露出されたｎ+型エミッタ領域１０３およびｐ+型コンタクト領域１０４に接する。バリアメタル１０８上には、エミッタ電極となるおもて面電極１０９が設けられている。ｎ-型ドリフト層１０１の他方の主面には、ｐ+型コレクタ領域１１１が設けられている。コレクタ電極となる裏面電極１１２は、ｐ+型コレクタ領域１１１に接する。
A
このようにゲート電極付近へのイオンの侵入を防止した装置として、ゲート電極と金属配線層との間の絶縁層として窒化膜を用いた装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の絶縁層に代えて、窒化シリコン（ＳｉＮ）等からなる窒化膜がゲート電極の上に形成されている。また、別の装置として、浮遊ゲートおよび選択ゲート等のポリシリコン層と層間絶縁膜との間に、汚染物質遮断層として窒化膜を設けた装置が提案されている（例えば、下記特許文献２参照。）。
As an apparatus that prevents the intrusion of ions in the vicinity of the gate electrode as described above, an apparatus using a nitride film as an insulating layer between the gate electrode and the metal wiring layer has been proposed (for example, see
しかしながら、上述したように、パワー半導体装置では、大電流を流すため、おもて面電極１０９（電極パッド）を露出させる開口部を大きくする必要がある。また、活性領域に配置されるおもて面電極１０９は配線層（不図示）とのコンタクトをとるために露出させる必要があり、おもて面電極１０９上には保護膜を形成することができない。このため、おもて面電極１０９中からまたは外部からおもて面電極１０９を通ってゲート電極１０６付近や半導体部中に侵入したイオンによって活性領域が汚染され、半導体装置の故障や動作不良を招く虞がある。
However, as described above, in the power semiconductor device, in order to flow a large current, it is necessary to enlarge the opening for exposing the front electrode 109 (electrode pad). Further, the
この発明は、上述した従来技術による問題点を解消するため、故障や動作不良を防止することができる半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of preventing failure and malfunction in order to solve the above-described problems caused by the prior art.
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体層の第１主面に沿って、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域と前記半導体層との間の前記第１半導体領域の第１主面に沿って、ゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に、ゲート電極が設けられている。前記ゲート電極を覆うように、層間絶縁膜が設けられている。前記層間絶縁膜を覆うように、保護膜が設けられている。前記保護膜は、前記層間絶縁膜よりも可動イオンの拡散係数の小さい絶縁材料からなる。前記保護膜を覆うように、第１電極が設けられている。前記第１電極は、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。前記半導体層の第２主面に沿って、第３半導体領域が設けられている。第２電極は、前記第３半導体領域に接続されている。 In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device according to the present invention has the following characteristics. A second conductivity type first semiconductor region is provided along the first main surface of the first conductivity type semiconductor layer. A second semiconductor region of a first conductivity type is selectively provided inside the first semiconductor region. A gate insulating film is provided along the first main surface of the first semiconductor region between the second semiconductor region and the semiconductor layer. A gate electrode is provided on the opposite side of the first semiconductor region across the gate insulating film. An interlayer insulating film is provided so as to cover the gate electrode. A protective film is provided so as to cover the interlayer insulating film. The protective film is made of an insulating material having a smaller diffusion coefficient of mobile ions than the interlayer insulating film. A first electrode is provided so as to cover the protective film. The first electrode is electrically connected to the first semiconductor region and the second semiconductor region. A third semiconductor region is provided along the second main surface of the semiconductor layer. The second electrode is connected to the third semiconductor region.
また、この発明にかかる半導体装置は、上述した発明において、前記保護膜は、窒化シリコンからなることを特徴とする。 In the semiconductor device according to the present invention as set forth in the invention described above, the protective film is made of silicon nitride.
また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜は、リンを含む酸化シリコン、または、リンおよびボロンを含む酸化シリコンからなることを特徴とする。 In the semiconductor device according to the present invention as set forth in the invention described above, the interlayer insulating film is made of silicon oxide containing phosphorus or silicon oxide containing phosphorus and boron.
また、この発明にかかる半導体装置は、上述した発明において、前記保護膜と前記第１電極との間に、前記第１電極と前記第１半導体領域および前記第２半導体領域との相互反応を防止する金属膜をさらに備えることを特徴とする。 In the semiconductor device according to the present invention, in the above-described invention, the first electrode, the first semiconductor region, and the second semiconductor region are prevented from interacting between the protective film and the first electrode. It is further characterized by further comprising a metal film.
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の前記第３半導体領域を備えることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-described invention, the third semiconductor region of the first conductivity type is provided.
また、この発明にかかる半導体装置は、上述した発明において、第２導電型の前記第３半導体領域を備えることを特徴とする。 The semiconductor device according to the present invention includes the third semiconductor region of the second conductivity type in the above-described invention.
また、この発明にかかる半導体装置は、上述した発明において、前記半導体層の第１主面に沿って延びる前記ゲート電極を備えたプレーナゲート構造を有することを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-described invention, the semiconductor device has a planar gate structure including the gate electrode extending along the first main surface of the semiconductor layer.
また、この発明にかかる半導体装置は、上述した発明において、前記半導体層の第１主面と直交する方向に延びる前記ゲート電極を備えたトレンチゲート構造を有することを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above-described invention, the semiconductor device has a trench gate structure including the gate electrode extending in a direction orthogonal to the first main surface of the semiconductor layer.
上述した発明によれば、おもて面電極側から侵入する可動イオンの拡散が保護膜中において抑制される。このため、保護膜の厚さを適宜設定することで、外部からおもて面電極を通って保護膜に移動（拡散）する可動イオンをほぼ保護膜中に留めることができる。これにより、おもて面電極の形成以降に、ゲート電極付近や半導体部中に可動イオンが侵入することを抑制することができ、活性領域のイオン汚染を防止することができる。また、上述した発明によれば、可動イオンの侵入を防止するための保護膜を段差被覆性の高い層間絶縁膜の表面に設けることで、層間絶縁膜と同程度に保護膜が平坦化される。このため、保護膜の表面に設けられるおもて面電極に巣（孔）は生じない。したがって、層間絶縁膜とおもて面電極との間に保護膜を設けたとしても所定の電気的特性を維持することができる。 According to the above-described invention, diffusion of mobile ions entering from the front electrode side is suppressed in the protective film. For this reason, by appropriately setting the thickness of the protective film, mobile ions that move (diffuse) from the outside to the protective film through the front electrode can be substantially retained in the protective film. Thereby, it is possible to suppress the mobile ions from entering the vicinity of the gate electrode or the semiconductor portion after the formation of the front surface electrode, and to prevent ion contamination of the active region. Further, according to the above-described invention, the protective film for preventing intrusion of mobile ions is provided on the surface of the interlayer insulating film having a high step coverage, so that the protective film is flattened to the same extent as the interlayer insulating film. . For this reason, a nest (hole) does not occur in the front surface electrode provided on the surface of the protective film. Therefore, even if a protective film is provided between the interlayer insulating film and the front surface electrode, predetermined electrical characteristics can be maintained.
本発明にかかる半導体装置によれば、故障や動作不良を防止することができるという効果を奏する。 According to the semiconductor device of the present invention, it is possible to prevent failure and malfunction.
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Further, + and − attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region where it is not attached. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図１に示すように、実施の形態１にかかる半導体装置は、半導体チップ上に、オン状態のときに電流が流れる活性領域２０ａと、活性領域２０ａの周囲を囲む耐圧構造領域２０ｂと、を備える。活性領域２０ａにおいて、チップ最表面には、おもて面電極（電極パッド（第１電極））９およびゲートパッド１６が互いに離して設けられている。
(Embodiment 1)
The structure of the semiconductor device according to the first embodiment will be described. FIG. 1 is a plan view showing a planar layout of the semiconductor device according to the first embodiment. As shown in FIG. 1, the semiconductor device according to the first embodiment includes, on a semiconductor chip, an
活性領域２０ａのおもて面電極９およびゲートパッド１６は、チップおもて面を覆うパッシベーション膜（不図示）を深さ方向に貫通する開口部（コンタクトホール）に露出されている。耐圧構造領域２０ｂにおいて、チップおもて面はパッシベーション膜で覆われている。耐圧構造領域２０ｂは、チップおもて面側の電界を緩和し耐圧を保持する領域であり、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造を有する。
The front surface electrode 9 and the
次に、活性領域２０ａにおける断面構造について説明する。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図２には、活性領域２０ａの１つの単位セル（素子の機能単位）を示し、この単位セルに隣接するように活性領域２０ａに繰り返し配置された他の単位セルや、活性領域２０ａの周囲を囲む耐圧構造領域２０ｂを図示省略する（図３〜５においても同様）。図２に示すように、活性領域２０ａにおいて、ｎ-型ドリフト層（半導体層）１となるｎ-型半導体基板（半導体チップ）のおもて面（第１主面）側には、プレーナゲート型のＭＯＳゲート構造が設けられている。
Next, a cross-sectional structure in the
ＭＯＳゲート構造は、ｐ型ベース領域（第１半導体領域）２、ｎ+型領域（第２半導体領域）３、ｐ+型領域４、ゲート絶縁膜５およびゲート電極６からなる。具体的には、ｎ-型半導体基板のおもて面の表面層に、ｐ型ベース領域２が選択的に設けられている。ｐ型ベース領域２の内部には、ｎ-型半導体基板のおもて面に露出するように、かつ互いに接するようにｎ+型領域３およびｐ+型領域４がそれぞれ選択的に設けられている。ｎ+型領域３は、ｎ+型ソース領域である。ｎ+型領域３は、ｐ型ベース領域２の内部においてｐ+型領域４よりも外側に配置されている。ｐ+型領域４は、ｐ+型コンタクト領域であり、後述するおもて面電極９とのコンタクト抵抗を低減させる機能を有する。 The MOS gate structure includes a p-type base region (first semiconductor region) 2, an n + -type region (second semiconductor region) 3, a p + -type region 4, a gate insulating film 5, and a gate electrode 6. Specifically, the p-type base region 2 is selectively provided on the front surface layer of the n − -type semiconductor substrate. Inside the p-type base region 2, an n + -type region 3 and a p + -type region 4 are selectively provided so as to be exposed on the front surface of the n − -type semiconductor substrate and in contact with each other. Yes. The n + type region 3 is an n + type source region. The n + type region 3 is disposed outside the p + type region 4 inside the p type base region 2. The p + type region 4 is a p + type contact region and has a function of reducing contact resistance with the front surface electrode 9 described later.
ｎ-型半導体基板のおもて面には、ｎ-型ドリフト層の、隣り合うｐ型ベース領域２間に挟まれた部分からｐ型ベース領域２およびｎ+型領域３にわたって、ゲート絶縁膜５が設けられている。ゲート絶縁膜５の表面には、ゲート電極６が設けられている。単位セルの各ゲート電極６は、それぞれ、図示省略する部分において（例えばチップ外周部に配置されるゲートランナーを介して）ゲートパッド（図１の符号１６で示す部分）に接続されている。ゲート電極６の表面には、ゲート電極６を覆うように層間絶縁膜７が設けられている。
On the front surface of the n − type semiconductor substrate, a gate insulating film extends from a portion of the n − type drift layer sandwiched between adjacent p type base regions 2 to the p type base region 2 and the n + type region 3. 5 is provided. A gate electrode 6 is provided on the surface of the gate insulating film 5. Each gate electrode 6 of the unit cell is connected to a gate pad (portion indicated by
層間絶縁膜７は、ＰＳＧやＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のリン（Ｐ）を含む酸化シリコン膜である。このため、リンを含まない酸化シリコン膜に比べて熱処理時における流動性が高く、層間絶縁膜７の平坦化効果が高いため、層間絶縁膜７の段差被覆性（ステップカバレッジ）を高めることができる。ＢＰＳＧ等のリンおよびボロン（Ｂ）を含む酸化シリコン膜は、リンのみを含む酸化シリコン膜よりも低い温度の熱処理（リフロー）によって平坦化が可能であり、かつ平坦化効果が高い。このため、リンおよびボロンを含む酸化シリコン膜によって層間絶縁膜７を構成することが好ましい。
The
層間絶縁膜７のリン濃度を例えば０．５ｗｔ％以上４．０ｗｔ％以下程度とすることで、層間絶縁膜７の流動性を高くすることができるため、平坦化効果を高めることができる。より好ましくは、層間絶縁膜７のリン濃度は、例えば１．０ｗｔ％以上３．０ｗｔ％以下程度であることがよい。層間絶縁膜７のリン濃度の上記範囲は、特に１２００Ｖ耐圧クラスのシリコン（Ｓｉ）半導体を用いたＩＧＢＴにおいて有用である。また、層間絶縁膜７のボロン濃度を例えば１．０ｗｔ％以上４．０ｗｔ％以下程度とすることで、層間絶縁膜７の平坦化効果をさらに高めることができる。より好ましくは、層間絶縁膜７のボロン濃度は、例えば１．０ｗｔ％以上３．０ｗｔ％以下程度であることがよい。その理由は、リフローした時の平坦化と不純物のゲッタリングとを高めることができるからである。また、層間絶縁膜７のボロン濃度を上記範囲内とすることにより信頼性も向上させることができる。層間絶縁膜７のボロン濃度の上記範囲は、特に６００Ｖ耐圧クラスのシリコン半導体を用いたＩＧＢＴにおいて有用である。
By setting the phosphorus concentration of the
また、層間絶縁膜７は、ゲート電極６側から、例えば、ノンドープの堆積酸化膜と、リンを含む酸化シリコン膜とを順に積層した積層膜であってもよい。この堆積酸化膜は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって堆積（形成）された熱ＣＶＤ膜である。ゲート電極６とリンを含む酸化シリコン膜との間に堆積酸化膜を配置することで、リンを含む酸化シリコン膜中のリン原子がゲート電極６付近に移動することを防止し、電気的特性が変化することを防止することができる。層間絶縁膜７を深さ方向に貫通するコンタクトホールには、ｎ+型領域３およびｐ+型領域４が露出されている。層間絶縁膜７の表面には、層間絶縁膜７を覆うように保護膜１０が設けられている。
Further, the
保護膜１０は、おもて面電極９側からゲート電極６付近への可動イオンの侵入を防止する機能を有する。具体的には、保護膜１０は、層間絶縁膜７よりも可動イオンの拡散係数の小さい材料からなる。より具体的には、保護膜１０は、既存の製造プロセスで通常用いられるなどの実用性を考慮して、例えば、非晶質（アモルファス）で平坦性よく形成可能である窒化シリコン（ＳｉＮ）膜であってもよい。可動イオンとは、半導体装置の故障や動作不良を招く虞のあるナトリウム（Ｎａ）イオン、カリウム（Ｋ）イオンおよび塩素（Ｃｌ）イオンなどの金属イオンである。ｐ+型領域４の表面には、保護膜１０は設けられていない。ｎ+型領域３の表面は後述するバリアメタル８に接するように露出されていればよく、ｎ+型領域３の表面の一部に保護膜１０が設けられていてもよい。
The
保護膜１０の厚さは、後述するおもて面電極９の形成以降の温度環境下において、おもて面電極９側から保護膜１０中に侵入した可動イオンが保護膜１０を抜けて層間絶縁膜７に達しない程度の厚さとする。おもて面電極９の形成以降とは、おもて面電極９形成後の製造プロセス時や、半導体装置（製品）としての使用時である。具体的には、保護膜１０の厚さは、半導体製品としての使用による経年劣化（例えば耐用年数１０年間程度）に耐え得る例えば０．１μｍ以上あればよい。より好ましくは、保護膜１０の厚さは、実施可能な範囲で薄いことがよく、例えば０．０５μｍ以上１μｍ以下程度であってもよい。その理由は、次の通りである。保護膜１０の厚さが０．０５μｍ未満である場合、可動イオンが保護膜１０を通過して層間絶縁膜７まで拡散し、保護膜１０中に可動イオンを留めることができないからである。保護膜１０の厚さが１μｍよりも大きい場合、保護膜１０の平坦性が悪化することでカバレッジが悪くなり、特性に影響を与えるからである。
The thickness of the
保護膜１０の表面には、窒化チタン（ＴｉＮ）膜などのバリアメタル（金属膜）８が設けられている。バリアメタル８は、層間絶縁膜７のコンタクトホールに露出されたｎ+型領域３およびｐ+型領域４に接する。バリアメタル８は、製品としての使用時に形成されたアルミスパイクがｐ型ベース領域２とｎ-型ドリフト層１との間のｐｎ接合を突き抜けることを防止する機能を有する。アルミスパイクとは、アルミニウム（Ａｌ）を主材料とするおもて面電極９が半導体部側にスパイク状に突出してなる突起部である。また、バリアメタル８は、製造プロセス中におもて面電極９と半導体部との相互反応によりシリコン（Ｓｉ）の析出物が生じることを防止する機能を有する。
A barrier metal (metal film) 8 such as a titanium nitride (TiN) film is provided on the surface of the
バリアメタル８上には、コンタクトホールを埋め込むように、ソース電極となるおもて面電極９が設けられている。バリアメタル８は設けられていなくてもよく、この場合、層間絶縁膜７のコンタクトホールに露出されたｎ+型領域３およびｐ+型領域４にはおもて面電極９が接する。なお、おもて面電極９と半導体部とのコンタクト抵抗は、バリアメタル８の有無によってはほぼ変化しない。おもて面電極９のほぼ全面は、図示省略するパッシベーション膜のコンタクトホールに露出されている。ｎ-型半導体基板の裏面（第２主面）の表面層には、ｎ+型ドレイン領域（第３半導体領域）１１が設けられている。ｎ-型半導体基板の裏面全面に、ドレイン電極となる裏面電極（第２電極）１２が設けられている。裏面電極１２は、ｎ+型ドレイン領域１１に接する。
A front surface electrode 9 serving as a source electrode is provided on the barrier metal 8 so as to bury the contact hole. The barrier metal 8 may not be provided. In this case, the front surface electrode 9 is in contact with the n + type region 3 and the p + type region 4 exposed in the contact hole of the
次に、実施の形態１にかかる半導体装置の製造方法について説明する。まず、異なるマスクを用いて不純物を選択的にイオン注入する工程を繰り返し行うことにより、ｎ-型ドリフト層１となるｎ-型半導体ウエハのおもて面側に、ｐ型ベース領域２、ｎ+型領域３およびｐ+型領域４を順に形成する。次に、熱処理によりｎ-型半導体ウエハのおもて面を熱酸化してゲート絶縁膜５を形成する。次に、ゲート絶縁膜５上に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積し、所定パターンにパターニングすることによりゲート電極６を形成する。ここまでの工程によって、ＭＯＳゲート構造が形成される。このとき、例えばｐ型ベース領域２と同時にガードリングを形成したり、ゲート電極６と同時にフィールドプレートを形成するなどによって耐圧構造領域２０ｂを形成してもよい。
Next, a method for manufacturing the semiconductor device according to the first embodiment will be described. First, by repeating the step of selectively ion-implanting an impurity using a different mask, n - the type drift layer 1 n - -type on the front surface side of the semiconductor wafer, p-type base region 2, n A + type region 3 and a p + type region 4 are formed in this order. Next, the gate insulating film 5 is formed by thermally oxidizing the front surface of the n − type semiconductor wafer by heat treatment. Next, a gate electrode 6 is formed by depositing, for example, a polysilicon (poly-Si) layer on the gate insulating film 5 and patterning it in a predetermined pattern. The MOS gate structure is formed by the steps so far. At this time, the breakdown
次に、ＣＶＤ法により、ウエハおもて面上に、ゲート電極６を覆うように、層間絶縁膜７として例えばノンドープの堆積酸化膜を形成する。次に、例えばＣＶＤ法により、堆積酸化膜上に層間絶縁膜７として例えばＢＰＳＧを形成する。次に、例えば熱処理（リフロー）により、層間絶縁膜７を平坦化する。次に、フォトリソグラフィにより、ウエハおもて面上に、コンタクトホールの形成領域に対応する部分を開口したレジストマスクを形成する。次に、このレジストマスクをマスクとしてエッチングを行い、層間絶縁膜７、堆積酸化膜およびゲート絶縁膜５を選択的に除去してコンタクトホールを形成することで、ｎ+型領域３およびｐ+型領域４を露出させる。
Next, for example, a non-doped deposited oxide film is formed as an
次に、レジストマスクを除去した後、ウエハおもて面上に、層間絶縁膜７を覆うように保護膜１０を形成する。特に限定しないが、保護膜１０は、例えばプラズマＣＶＤ法や、基板温度を６００〜８００℃程度に加熱して行う熱ＣＶＤ法などによって形成してもよい。熱ＣＶＤ法には、大気圧雰囲気下で行う常圧ＣＶＤ法と大気圧よりも低い減圧雰囲気下で行う減圧ＣＶＤ法がある。後述する電極（バリアメタル８やおもて面電極９、裏面電極１２）形成前であるため、保護膜１０の形成にはプラズマＣＶＤ法および熱ＣＶＤ法のいずれの方法を用いてもよい。
Next, after removing the resist mask, a
次に、フォトリソグラフィにより、保護膜１０上に、コンタクトホールの形成領域に対応する部分を開口したレジストマスクを形成する。次に、このレジストマスクをマスクとしてエッチングを行い、保護膜１０を選択的に除去してｎ+型領域３およびｐ+型領域４を露出させる。次に、保護膜１０を覆い、かつコンタクトホール内のｎ+型領域３およびｐ+型領域４に接するように、ウエハおもて面上に例えば窒化チタンからなるバリアメタル８を形成する。次に、バリアメタル８上に例えばアルミニウム層を形成し、所定パターンにパターニングしておもて面電極９およびゲートパッドを形成する。
Next, a resist mask having an opening corresponding to the contact hole formation region is formed on the
次に、ウエハおもて面上にパッシベーション膜を形成し、所定パターンにパターニングしておもて面電極９およびゲートパッドを露出させる。次に、半導体ウエハを裏面側から研削またはエッチングしていき、半導体装置として用いる製品厚さの位置まで薄くする。次に、ｎ型不純物のイオン注入により、半導体ウエハの研削後の裏面の表面層にｎ+型ドレイン領域１１を形成する。次に、ｎ+型ドレイン領域１１上に、ドレイン電極となる裏面電極１２を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）することにより、図１，２に示すＭＯＳＦＥＴが完成する。
Next, a passivation film is formed on the front surface of the wafer, and patterned to a predetermined pattern to expose the front electrode 9 and the gate pad. Next, the semiconductor wafer is ground or etched from the back side to reduce the thickness to the product thickness used as a semiconductor device. Next, n + -
特に限定しないが、例えば実施の形態１にかかる半導体装置が耐圧１２００Ｖクラスである場合には、各部の寸法は次の値をとる。ゲート絶縁膜５の厚さは６５ｎｍである。ゲート電極６の厚さは０．５μｍである。層間絶縁膜７の厚さは１μｍである。バリアメタル８の厚さは０．１６μｍである。おもて面電極９の厚さは５μｍである。保護膜１０の厚さは０．１μｍである。
Although not particularly limited, for example, when the semiconductor device according to the first embodiment has a withstand voltage of 1200 V class, the dimensions of each part take the following values. The thickness of the gate insulating film 5 is 65 nm. The thickness of the gate electrode 6 is 0.5 μm. The thickness of the
以上、説明したように、実施の形態１によれば、層間絶縁膜とおもて面電極との間に、層間絶縁膜よりも可動イオンの拡散係数の小さい材料からなる保護膜を設けることにより、おもて面電極側から侵入した可動イオンの移動（拡散）が保護膜中において抑制される。可動イオンの移動速度（拡散速度）は温度に依存して速くなるため、おもて面電極の形成後の製造プロセス時や製品使用時における温度環境や熱履歴等を考慮して保護膜の厚さを適宜設定することで、外部からおもて面電極を通って保護膜に移動（拡散）する可動イオンをほぼ保護膜中に留めることができる。このため、おもて面電極の形成以降に、おもて面電極側からゲート電極付近や半導体部中に可動イオンが侵入することを抑制することができる。これにより、活性領域のイオン汚染を防止することができるため、イオン汚染による電気的特性の劣化を防止することができる。したがって、製品出荷時の初期不良や製品使用時の経年劣化を抑制することができ、半導体装置（製品）の故障や動作不良を防止することができる。 As described above, according to the first embodiment, by providing a protective film made of a material having a smaller diffusion coefficient of mobile ions than the interlayer insulating film between the interlayer insulating film and the front surface electrode, The movement (diffusion) of mobile ions entering from the front electrode side is suppressed in the protective film. Since the moving speed (diffusion speed) of mobile ions increases depending on the temperature, the thickness of the protective film takes into account the temperature environment and thermal history during the manufacturing process and product use after the formation of the front electrode. By appropriately setting the thickness, mobile ions that move (diffuse) from the outside through the front electrode to the protective film can be substantially retained in the protective film. For this reason, it is possible to prevent mobile ions from entering the vicinity of the gate electrode or the semiconductor portion from the front electrode side after the front electrode is formed. As a result, ion contamination in the active region can be prevented, so that deterioration of electrical characteristics due to ion contamination can be prevented. Therefore, initial failure at the time of product shipment and aging deterioration at the time of product use can be suppressed, and failure or malfunction of the semiconductor device (product) can be prevented.
また、実施の形態１によれば、可動イオンの侵入を防止するための保護膜を段差被覆性の高い層間絶縁膜の表面に設けることで、層間絶縁膜と同程度に当該保護膜を平坦化させることができる。このように保護膜を平坦化することができ、保護膜の表面に段差が生じないため、保護膜の表面に設けられるおもて面電極に巣（孔）は生じない。したがって、層間絶縁膜とおもて面電極との間に保護膜を設けたとしても所定の電気的特性を維持可能であり、半導体装置の故障や動作不良を防止することができる。また、実施の形態１によれば、既存の製造プロセスで通常用いられる例えば窒化シリコンなどを保護膜の材料とすることで、層間絶縁膜とおもて面電極との間に、既存の設備を用いて容易に段差被覆性の高い保護膜を形成することができる。また、従来のように窒化チタンなどのバリアメタルのみを用いて可動イオンの侵入を抑制する場合、バリアメタルを厚く形成する際に多結晶が柱状に成長してクラックが入りやすい。このため、バリアメタルによっておもて面電極側からの可動イオンの侵入を防止可能な程度にバリアメタルを厚くする（例えば１μｍ程度）ことは難しい。一方、実施の形態１によれば、バリアメタルよりも薄い厚さの保護膜であっても可動イオンの侵入を防止可能であることや、保護膜の厚さを容易に厚くすることができることから、製造性が高い。 Further, according to the first embodiment, the protective film for preventing intrusion of mobile ions is provided on the surface of the interlayer insulating film having a high step coverage, so that the protective film is flattened to the same extent as the interlayer insulating film. Can be made. In this way, the protective film can be flattened, and no step is generated on the surface of the protective film, so that no nest (hole) is formed on the front surface electrode provided on the surface of the protective film. Therefore, even if a protective film is provided between the interlayer insulating film and the front electrode, predetermined electrical characteristics can be maintained, and failure or malfunction of the semiconductor device can be prevented. Further, according to the first embodiment, the existing equipment is used between the interlayer insulating film and the front surface electrode by using, for example, silicon nitride or the like, which is usually used in the existing manufacturing process, as the material of the protective film. Thus, a protective film with high step coverage can be formed easily. Further, in the case where the penetration of mobile ions is suppressed by using only a barrier metal such as titanium nitride as in the prior art, when the barrier metal is formed thick, a polycrystal grows in a columnar shape and easily cracks. For this reason, it is difficult to make the barrier metal thick (for example, about 1 μm) to such an extent that the movable metal can be prevented from entering from the front electrode side by the barrier metal. On the other hand, according to the first embodiment, even if the protective film is thinner than the barrier metal, it is possible to prevent the intrusion of mobile ions, and the thickness of the protective film can be easily increased. High manufacturability.
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図３は、実施の形態２にかかる半導体装置の構造を示す断面図である。図３には、図１の切断線Ａ−Ａ’における断面構造を示す。実施の形態２にかかる半導体装置は、実施の形態１をＩＧＢＴに適用した変形例である。
(Embodiment 2)
Next, the structure of the semiconductor device according to the second embodiment will be described. FIG. 3 is a cross-sectional view illustrating the structure of the semiconductor device according to the second embodiment. FIG. 3 shows a cross-sectional structure taken along section line AA ′ of FIG. The semiconductor device according to the second embodiment is a modification in which the first embodiment is applied to an IGBT.
具体的には、チップおもて面側にｎ+型エミッタ領域となるｎ+型領域３が設けられ、チップ裏面側にｎ+型ドレイン領域に代えてｐ+型コレクタ領域２１が設けられている。バリアメタル８がない場合は、エミッタ電極となるおもて面電極９は、ｎ+型領域３およびｐ+型領域４に接する。バリアメタル８がある場合、おもて面電極９は、バリアメタル８を介してｎ+型領域３およびｐ+型領域４に電気的に接続される。コレクタ電極となる裏面電極１２は、ｐ+型コレクタ領域２１に接する。すなわち、実施の形態２にかかる半導体装置のｐ+型コレクタ領域２１以外の構成は、実施の形態１と同様である。
More specifically, an n + -type region 3 serving as an n + -type emitter region is provided on the chip front surface side, and a p + -
実施の形態２にかかる半導体装置の製造方法は、実施の形態１において、半導体ウエハを裏面から研削した後、ｐ型不純物のイオン注入により、半導体ウエハの研削後の裏面の表面層にｐ+型コレクタ領域２１を形成すればよい。すなわち、実施の形態２にかかる半導体装置の製造方法の、ｐ+型コレクタ領域２１の形成以外の工程は、実施の形態１と同様である。
The manufacturing method of the semiconductor device according to the second embodiment is the same as that of the first embodiment. After the semiconductor wafer is ground from the back surface, the p + -type impurity is implanted into the surface layer on the back surface after grinding the semiconductor wafer. The
以上、説明したように、実施の形態２によれば、プレーナゲート型ＩＧＢＴにおいても、層間絶縁膜とおもて面電極との間に層間絶縁膜よりも可動イオンの拡散係数の小さい絶縁材料からなる保護膜を設けることで、実施の形態１と同様の効果を得ることができる。 As described above, according to the second embodiment, the planar gate IGBT is also made of an insulating material having a smaller movable ion diffusion coefficient than the interlayer insulating film between the interlayer insulating film and the front surface electrode. By providing the protective film, the same effect as in the first embodiment can be obtained.
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図４は、実施の形態３にかかる半導体装置の構造を示す断面図である。図４には、図１の切断線Ａ−Ａ’における断面構造を示す。実施の形態３にかかる半導体装置は、実施の形態１にトレンチゲート型を適用した変形例である。すなわち、実施の形態３においては、活性領域２０ａのチップおもて面側に、ｐ型ベース領域３２、ｎ+型領域３３、ｐ+型領域３４、トレンチ３０、ゲート絶縁膜３５およびゲート電極３６からなるトレンチゲート型のＭＯＳゲート構造が設けられている。
(Embodiment 3)
Next, the structure of the semiconductor device according to the third embodiment will be described. FIG. 4 is a cross-sectional view illustrating the structure of the semiconductor device according to the third embodiment. FIG. 4 shows a cross-sectional structure taken along section line AA ′ of FIG. The semiconductor device according to the third embodiment is a modification in which the trench gate type is applied to the first embodiment. That is, in the third embodiment, the p-
具体的には、ｎ-型ドリフト層１となるｎ-型半導体基板のおもて面の表面層に、ｐ型ベース領域３２が設けられている。ｐ型ベース領域３２の内部には、ｎ+型ソース領域となるｎ+型領域３３と、ｐ+型コンタクト領域となるｐ+型領域３４がそれぞれ選択的に設けられている。チップおもて面側には、ｐ型ベース領域３２およびｎ+型領域３３を深さ方向に貫通するトレンチ３０が設けられている。トレンチ３０の底部は、ｎ-型ドリフト層１に位置する。トレンチ３０の内部には、ゲート絶縁膜３５を介してゲート電極３６が設けられている。
Specifically, a p-
層間絶縁膜７、バリアメタル８、おもて面電極９、保護膜１０、ｎ+型ドレイン領域１１および裏面電極１２の構成（すなわちＭＯＳゲート構造以外の構成）は、実施の形態１と同様である。実施の形態３にかかる半導体装置の製造方法は、実施の形態１において、一般的な方法により、プレーナゲート型のＭＯＳゲート構造に代えてトレンチゲート型のＭＯＳゲート構造を形成すればよい。
The configuration of
以上、説明したように、実施の形態３によれば、トレンチゲート型ＭＯＳＦＥＴにおいても、層間絶縁膜とおもて面電極との間に層間絶縁膜よりも可動イオンの拡散係数の小さい絶縁材料からなる保護膜を設けることで、実施の形態１，２と同様の効果を得ることができる。 As described above, according to the third embodiment, the trench gate type MOSFET is also made of an insulating material having a smaller diffusion coefficient of movable ions than the interlayer insulating film between the interlayer insulating film and the front surface electrode. By providing the protective film, the same effect as in the first and second embodiments can be obtained.
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図５は、実施の形態４にかかる半導体装置の構造を示す断面図である。図５には、図１の切断線Ａ−Ａ’における断面構造を示す。実施の形態４にかかる半導体装置は、実施の形態３をＩＧＢＴに適用した変形例である。
(Embodiment 4)
Next, the structure of the semiconductor device according to the fourth embodiment will be described. FIG. 5 is a cross-sectional view illustrating the structure of the semiconductor device according to the fourth embodiment. FIG. 5 shows a cross-sectional structure taken along section line AA ′ of FIG. The semiconductor device according to the fourth embodiment is a modification in which the third embodiment is applied to an IGBT.
具体的には、チップおもて面側にｎ+型エミッタ領域となるｎ+型領域３３が設けられ、チップ裏面側にｎ+型ドレイン領域に代えてｐ+型コレクタ領域２１が設けられている。バリアメタル８がない場合は、エミッタ電極となるおもて面電極９は、ｎ+型領域３３およびｐ+型領域３４に接する。バリアメタル８がある場合、おもて面電極９は、バリアメタル８を介してｎ+型領域３３およびｐ+型領域３４に電気的に接続される。コレクタ電極となる裏面電極１２は、ｐ+型コレクタ領域２１に接する。すなわち、実施の形態４にかかる半導体装置のｐ+型コレクタ領域２１以外の構成は、実施の形態３と同様である。
Specifically, an n + -
実施の形態４にかかる半導体装置の製造方法は、実施の形態３において、半導体ウエハを裏面から研削した後、ｐ型不純物のイオン注入により、半導体ウエハの研削後の裏面の表面層にｐ+型コレクタ領域２１を形成すればよい。すなわち、実施の形態４にかかる半導体装置の製造方法の、ｐ+型コレクタ領域２１の形成以外の工程は、実施の形態３と同様である。
The method of manufacturing a semiconductor device according to the fourth embodiment is the same as that of the third embodiment except that after the semiconductor wafer is ground from the back surface, p + -type impurity ions are implanted into the surface layer on the back surface after grinding the semiconductor wafer. The
以上、説明したように、実施の形態４によれば、トレンチゲート型ＩＧＢＴにおいても、層間絶縁膜とおもて面電極との間に層間絶縁膜よりも可動イオンの拡散係数の小さい絶縁材料からなる保護膜を設けることで、実施の形態１〜３と同様の効果を得ることができる。 As described above, according to the fourth embodiment, the trench gate type IGBT is also made of an insulating material having a smaller diffusion coefficient of movable ions than the interlayer insulating film between the interlayer insulating film and the front surface electrode. By providing the protective film, the same effects as in the first to third embodiments can be obtained.
（実施例）
次に、保護膜１０中における可動イオンの挙動について検証した。図６は、可動イオンの拡散係数と温度との関係を示す特性図である。図７Ａ，７Ｂは、可動イオンの拡散長と拡散時間との関係を示す特性図である。図６には、窒化シリコン膜および酸化シリコン膜に対する可動イオンの拡散係数の温度依存性を示す。図７Ａ，７Ｂには、２００℃の温度環境下における窒化シリコン膜および酸化シリコン膜に対する時間経過に伴う可動イオンの拡散長を示す。図７Ｂには、図７Ａの結果に加えてさらに１０年経過後（可動イオンの拡散時間＝８７６００時間）の可動イオンの拡散長を示す。図６，７Ａ，７Ｂの窒化シリコン膜（ＳｉＮ）は、本発明の保護膜１０に相当する。図６，７Ａ，７Ｂの酸化シリコン膜（ＳｉＯ2）は、層間絶縁膜に相当し、層間絶縁膜１０７とおもて面電極１０９との間に本発明の保護膜１０を設けていない従来構造である。図６，７Ａ，７Ｂでは、おもて面電極側から侵入する可動イオンのうち最も多く存在するナトリウム（Ｎａ）イオンを用いている。
(Example)
Next, the behavior of mobile ions in the
図６に示す結果より、窒化シリコン膜に対するナトリウムイオンの拡散係数は、酸化シリコン膜に対するナトリウムイオンの拡散係数よりも小さいことが確認された（窒化シリコン膜に対するナトリウムイオンの拡散係数＜酸化シリコン膜に対するナトリウムイオンの拡散係数）。このため、おもて面電極９と層間絶縁膜７との間に例えば窒化シリコン膜からなる保護膜１０を形成することで、おもて面電極９側から侵入する可動イオンの拡散を保護膜１０中において抑制することができることがわかる。
From the results shown in FIG. 6, it was confirmed that the diffusion coefficient of sodium ions with respect to the silicon nitride film was smaller than the diffusion coefficient of sodium ions with respect to the silicon oxide film (diffusion coefficient of sodium ions with respect to the silicon nitride film <with respect to the silicon oxide film). Sodium ion diffusion coefficient). For this reason, by forming a
また、図６に示す結果より、可動イオンの移動速度（拡散速度）は温度に指数関数的に依存して速くなることが確認された。このため、保護膜１０の厚さを適宜設定することで、おもて面電極９中から保護膜１０に移動した可動イオンまたは外部からおもて面電極９を通って保護膜１０に侵入した可動イオンをほぼ保護膜１０中に留めることができることがわかる。保護膜１０の厚さは、例えば、おもて面電極９の形成後に行う製造プロセスの処理時間および熱処理温度や、半導体装置（製品）の使用時間および温度環境等を考慮して設定すればよい。
Further, from the results shown in FIG. 6, it was confirmed that the moving speed (diffusion speed) of mobile ions increases exponentially depending on the temperature. For this reason, by appropriately setting the thickness of the
また、図７Ａに示す結果より、酸化シリコン膜に対するナトリウムイオンの拡散長は、１０００時間で１９μｍであることが確認された。一方、窒化シリコン膜に対するナトリウムイオンの拡散長は、１０００時間で１．０×１０-7μｍであり、３０００時間で１Å程度と、酸化シリコン膜に対するナトリウムイオンの拡散長に比べて小さい。すなわち、窒化シリコン膜中におけるナトリウムイオンは、酸化シリコン膜中に比べて温度環境による悪影響を受けにくく、移動速度（拡散）が遅くなることが確認された。また、図７Ｂに示す結果より、１０年経過後においても、窒化シリコン膜に対するナトリウムイオンの拡散長は、酸化シリコン膜に対するナトリウムイオンの拡散長に比べて十分に小さい状態を維持していることが確認された。したがって、本発明の保護膜１０を設けることによって、製品使用時の経年劣化を抑制することができることが確認された。
From the results shown in FIG. 7A, it was confirmed that the diffusion length of sodium ions with respect to the silicon oxide film was 19 μm in 1000 hours. On the other hand, the diffusion length of sodium ions with respect to the silicon nitride film is 1.0 × 10 −7 μm at 1000 hours, about 1 mm at 3000 hours, which is smaller than the diffusion length of sodium ions with respect to the silicon oxide film. That is, it was confirmed that sodium ions in the silicon nitride film are less susceptible to adverse effects due to the temperature environment than in the silicon oxide film, and the moving speed (diffusion) is slow. Further, from the result shown in FIG. 7B, it is found that the diffusion length of sodium ions with respect to the silicon nitride film remains sufficiently smaller than the diffusion length of sodium ions with respect to the silicon oxide film even after 10 years. confirmed. Therefore, it was confirmed that by providing the
図示省略するが、窒化シリコン膜および酸化シリコン膜に対するナトリウムイオン以外の可動イオン（例えばカリウムイオンや塩素イオン）についても、窒化シリコン膜および酸化シリコン膜に対するナトリウムイオンと同じ挙動を示すと推測される。したがって、図６，７Ａ，７Ｂに示す結果より、本発明のように層間絶縁膜７とおもて面電極９との間に保護膜１０を設けることで、イオン汚染の原因となる可動イオンがおもて面電極９側からゲート電極６付近および半導体部へ侵入することを防止することができることが確認された。
Although illustration is omitted, it is presumed that mobile ions other than sodium ions for the silicon nitride film and the silicon oxide film (for example, potassium ions and chlorine ions) exhibit the same behavior as sodium ions for the silicon nitride film and the silicon oxide film. Therefore, from the results shown in FIGS. 6, 7A, and 7B, by providing the
以上において本発明では、ＭＯＳゲート構造を備えたパワー半導体装置を例に説明しているが、上述した実施の形態に限らず、最表面を保護膜で覆うことができないことでイオン汚染が生じる様々な半導体装置に適用可能である。また、上述した各実施の形態では、層間絶縁膜とおもて面電極との間に設ける保護膜として窒化シリコン膜を例に説明しているが、層間絶縁膜よりも可動イオンの拡散係数の小さい他の材料を用いて当該保護膜を形成してもよい。また、本発明は、シリコン半導体を用いた半導体装置や、炭化珪素（ＳｉＣ）半導体を用いた半導体装置に適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。 In the above description, the power semiconductor device having the MOS gate structure is described as an example in the present invention. However, the present invention is not limited to the above-described embodiment, and various types of ion contamination occur because the outermost surface cannot be covered with the protective film. This is applicable to various semiconductor devices. In each of the above-described embodiments, the silicon nitride film is described as an example of the protective film provided between the interlayer insulating film and the front electrode, but the diffusion coefficient of mobile ions is smaller than that of the interlayer insulating film. The protective film may be formed using other materials. Further, the present invention is applicable to a semiconductor device using a silicon semiconductor and a semiconductor device using a silicon carbide (SiC) semiconductor. In each embodiment, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type is p-type and the second conductivity type is n-type. It holds.
以上のように、本発明にかかる半導体装置は、電力変換装置のモータ制御や大電流・大電圧な種々の産業用機械および自動車などに使用されるパワー半導体装置に有用であり、特にＭＯＳゲート構造を備えたパワー半導体装置に適している。 As described above, the semiconductor device according to the present invention is useful for power semiconductor devices used in motor control of power conversion devices, various industrial machines with large current and large voltage, automobiles, etc. Suitable for power semiconductor devices with
１ ｎ-型ドリフト層
２，３２ ｐ型ベース領域
３，３３ ｎ+型領域
４，３４ ｐ+型領域
５，３５ ゲート絶縁膜
６，３６ ゲート電極
７ 層間絶縁膜
８ バリアメタル
９ おもて面電極
１０ 保護膜
１１ ｎ+型ドレイン領域
１２ 裏面電極
１６ ゲートパッド
２０ａ 活性領域
２０ｂ 耐圧構造領域
２１ ｐ+型コレクタ領域
３０ トレンチ
1 n − type drift layer 2, 32 p type base region 3, 33 n + type region 4, 34 p + type region 5, 35
Claims (8)
前記半導体層の第１主面に沿って設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域と前記半導体層との間の前記第１半導体領域の第１主面に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
前記ゲート電極を覆うように設けられた層間絶縁膜と、
前記層間絶縁膜を覆うように設けられた、前記層間絶縁膜よりも可動イオンの拡散係数の小さい材料からなる保護膜と、
前記保護膜を覆うように設けられ、かつ前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体層の第２主面に沿って設けられた第３半導体領域と、
前記第３半導体領域に接続された第２電極と、
を備えることを特徴とする半導体装置。 A first conductivity type semiconductor layer;
A first semiconductor region of a second conductivity type provided along the first main surface of the semiconductor layer;
A second semiconductor region of a first conductivity type selectively provided inside the first semiconductor region;
A gate insulating film provided along a first main surface of the first semiconductor region between the second semiconductor region and the semiconductor layer;
A gate electrode provided on the opposite side of the first semiconductor region across the gate insulating film;
An interlayer insulating film provided to cover the gate electrode;
A protective film made of a material having a smaller diffusion coefficient of mobile ions than the interlayer insulating film, provided to cover the interlayer insulating film;
A first electrode provided to cover the protective film and electrically connected to the first semiconductor region and the second semiconductor region;
A third semiconductor region provided along the second main surface of the semiconductor layer;
A second electrode connected to the third semiconductor region;
A semiconductor device comprising:
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