JP7294098B2 - Method for producing p-type group III nitride semiconductor - Google Patents

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Description

本発明は、III 族窒化物半導体にＭｇをイオン注入することによってｐ型III 族窒化物半導体を製造するｐ型III 族窒化物半導体の製造方法に関する。 The present invention relates to a method for producing a p-type group III nitride semiconductor by implanting Mg ions into a group III nitride semiconductor.

ｐ型III 族窒化物半導体を製造する方法として、III 族窒化物半導体にｐ型不純物をイオン注入し、その後にｐ型不純物を活性化するアニールを行うことでｐ型領域を形成する方法が知られている。 As a method for manufacturing a p-type group III nitride semiconductor, a method is known in which p-type impurity ions are implanted into the group III nitride semiconductor, and then annealing is performed to activate the p-type impurity to form a p-type region. It is

特許文献１には、III 族窒化物半導体からなる半導体層上にスルー膜を連続して結晶成長させ、スルー膜上から半導体層にｐ型不純物をイオン注入し、アニールによってｐ型不純物を活性化することで、ｐ型III 族窒化物半導体を製造する方法が記載されている。スルー膜を設けることで、半導体層表面にｎ型不純物が付着するのを防止することができ、ｎ型不純物がイオン注入においてノックオンにより半導体層中に拡散してしまうのを抑制することができる。その結果、ｐ型不純物が半導体層表面に析出し、表面状態が劣化してしまうのを抑制することができる。 In Patent Document 1, a through film is continuously crystal-grown on a semiconductor layer made of a group III nitride semiconductor, p-type impurities are ion-implanted into the semiconductor layer from above the through film, and the p-type impurities are activated by annealing. A method for producing a p-type Group III nitride semiconductor is described. By providing the through film, it is possible to prevent n-type impurities from adhering to the surface of the semiconductor layer, and to suppress diffusion of the n-type impurities into the semiconductor layer due to knock-on during ion implantation. As a result, it is possible to suppress the deposition of p-type impurities on the surface of the semiconductor layer and the deterioration of the surface state.

特許文献２には、ＧａＮ層上に注入保護膜を形成し、注入保護膜を介してＭｇイオンを注入し、注入保護膜を除去後にアニール保護膜を形成し、アニールを行うことでｐ型領域を形成することが記載されている。また、注入ピークはＧａＮ層であることが記載されている。 In Patent Document 2, an implantation protection film is formed on a GaN layer, Mg ions are implanted through the implantation protection film, an annealing protection film is formed after removing the implantation protection film, and annealing is performed to form a p-type region. It is described to form It also states that the injection peak is the GaN layer.

特開２０１７－５４９４４号公報JP 2017-54944 A 特開２０１８－１５４５５３号公報JP 2018-154553 A

しかし、発明者の検討の結果、Ｍｇイオンを注入した注入ピーク領域は、アニールを行ってもＭｇを活性化することができず、ｐ型領域を形成できないことがわかり、意図せずｉ型領域となってしまうことがわかった。 However, as a result of investigation by the inventor, it was found that Mg could not be activated in the implantation peak region into which Mg ions were implanted, even if annealing was performed, and thus a p-type region could not be formed. It turned out to be

そこで本発明は、ｐ型不純物のイオン注入によりｐ型III 族窒化物半導体を製造する方法において、意図しないｉ型領域が形成されないようにすることである。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to prevent unintended i-type regions from being formed in a method of manufacturing a p-type group III nitride semiconductor by ion implantation of p-type impurities.

本発明は、III 族窒化物半導体からなる半導体層上にスルー膜を形成するスルー膜形成工程と、スルー膜の上方から、注入ピークがスルー膜中となるように注入エネルギーを制御して、ｐ型不純物をイオン注入し、半導体層中にイオン注入領域を形成するイオン注入工程と、スルー膜上に保護膜を形成する保護膜形成工程と、熱処理温度をＴ（℃）、熱処理時間をｔ（分）として、５ｔ＋Ｔ＞１３５０、１２５０≦Ｔ≦１５００、かつ５≦ｔ≦９０、を満たす範囲の熱処理温度、熱処理時間でのアニールにより、スルー膜からｐ型不純物を拡散させるとともに、ｐ型不純物を活性化して、イオン注入領域をｐ型領域にするアニール工程と、スルー膜および保護膜を除去する除去工程と、を有することを特徴とするｐ型III 族窒化物半導体の製造方法である。 The present invention comprises a through film forming step of forming a through film on a semiconductor layer made of a group III nitride semiconductor, and controlling the injection energy from above the through film so that the injection peak is in the through film. An ion implantation step of ion-implanting a mold impurity to form an ion-implanted region in the semiconductor layer, a protective film forming step of forming a protective film on the through film, a heat treatment temperature of T (° C.), and a heat treatment time of t ( 5t+T>1350, 1250≦T≦1500, and 5≦t≦90 by annealing at a heat treatment temperature and a heat treatment time in a range that satisfies 5t+T>1350, 1250≦T≦1500, and 5≦t≦90, thereby diffusing the p-type impurity from the through film and removing the p-type impurity. A method for manufacturing a p-type group III nitride semiconductor, comprising an annealing step of activating the ion-implanted region to make it a p-type region, and a removing step of removing the through film and the protective film.

また本発明は、III族窒化物半導体からなる半導体層上に、次工程でのｐ型不純物の注入量および注入ピークの位置を調整するためのスルー膜を形成するスルー膜形成工程と、スルー膜の上方から、注入ピークがスルー膜中となるように注入エネルギーを制御して、ｐ型不純物をイオン注入し、半導体層中にイオン注入領域を形成するイオン注入工程と、スルー膜を全て除去するスルー膜除去工程と、半導体層上に、次工程でのアニールによる窒素の離脱を防止するための保護膜を形成する保護膜形成工程と、熱処理温度をＴ（℃）、熱処理時間をｔ（分）として、５ｔ＋Ｔ＞１３５０、１２５０≦Ｔ≦１５００、かつ５≦ｔ≦９０、を満たす範囲の熱処理温度、熱処理時間でのアニールにより、ｐ型不純物を活性化して、イオン注入領域をｐ型領域にするアニール工程と、保護膜を除去する除去工程と、を有することを特徴とするｐ型III 族窒化物半導体の製造方法である。 Further, the present invention provides a through film forming step of forming a through film on a semiconductor layer made of a group III nitride semiconductor for adjusting the injection amount of p-type impurities and the position of the injection peak in the next step, and a through film forming step. An ion implantation step of forming an ion implantation region in the semiconductor layer by controlling the implantation energy so that the implantation peak is in the through film from above, implanting p-type impurity ions, and removing all the through film. A through film removing step, a protective film forming step of forming a protective film on the semiconductor layer to prevent nitrogen from being released by annealing in the next step , a heat treatment temperature of T (° C.), and a heat treatment time of t (minutes). ), 5t+T>1350, 1250≦T≦1500, and 5≦t≦90 are annealed at a heat treatment temperature and heat treatment time to activate the p-type impurity and convert the ion-implanted region into a p-type region. and a removing step of removing the protective film.

本発明において、保護膜は多層膜としてもよい。アニール中の保護膜の割れを抑制することができる。 In the present invention, the protective film may be a multilayer film. Cracking of the protective film during annealing can be suppressed.

また、多層膜とする場合、ＡｌＮからなる第１保護膜と、ＳｉＮからなる第２保護膜を順に積層した多層膜とすることができる。保護膜に生じる応力を緩和し、クラックを抑制することができる。また、第１保護膜はＭＯＣＶＤ法により形成し、第２保護膜はスパッタ法により形成するとよい。半導体層表面へのダメージ防止と応力緩和とを両立させることができる。 In the case of a multilayer film, a multilayer film can be formed by sequentially stacking a first protective film made of AlN and a second protective film made of SiN. The stress generated in the protective film can be relaxed and cracks can be suppressed. Also, the first protective film is preferably formed by MOCVD, and the second protective film is preferably formed by sputtering. It is possible to achieve both prevention of damage to the surface of the semiconductor layer and relaxation of stress.

また、多層膜とする場合、ＡｌＮからなる第１保護膜と、Ａｌ2 Ｏ3 からなる第２保護膜を順に積層した多層膜とし、第１保護膜はスパッタ法により形成し、第２保護膜はスパッタ法またはＡＬＤ法により形成してもよい。保護膜全体の平均の熱膨張係数をIII 族窒化物半導体に近づけることができ、保護膜のクラックを抑制することができる。 In the case of a multilayer film, a first protective film made of AlN and a second protective film made of Al 2 O 3 are laminated in this order, and the first protective film is formed by a sputtering method, and the second protective film is formed by sputtering. may be formed by sputtering or ALD. The average thermal expansion coefficient of the entire protective film can be brought close to that of the Group III nitride semiconductor, and cracks in the protective film can be suppressed.

本発明において、イオン注入工程における注入ピークの深さは、スルー膜の厚さの０．５倍以上１倍以下とするのが好ましい。ｉ型領域の形成をより確実に防止することができる。 In the present invention, the depth of the injection peak in the ion implantation process is preferably 0.5 times or more and 1 time or less the thickness of the through film. Formation of the i-type region can be more reliably prevented.

本発明において、イオン注入工程における注入エネルギーは、５０ｋｅＶ以下であることが好ましい。注入ピークがスルー膜中となるように制御することがより容易となる。 In the present invention, the implantation energy in the ion implantation step is preferably 50 keV or less. It becomes easier to control the injection peak to be in the through film.

本発明において、イオン注入工程におけるドーズ量は、１×１０15／ｃｍ2 以上であることが好ましい。ｐ型領域のＭｇ濃度をより高めることができる。 In the present invention, the dose in the ion implantation process is preferably 1×10 15 /cm 2 or more. It is possible to further increase the Mg concentration of the p-type region.

本発明によれば、III 族窒化物半導体中の所望の領域にｐ型領域を形成することができ、意図しないｉ型領域が形成されないようにすることができる。 According to the present invention, a p-type region can be formed in a desired region in a group III nitride semiconductor, and an unintended i-type region can be prevented from being formed.

実施例１のｐ型III 族窒化物半導体の製造工程を示した図。4A to 4C are diagrams showing the manufacturing steps of the p-type group III nitride semiconductor of Example 1; 実施例１のｐ型III 族窒化物半導体の製造工程を示した図。4A to 4C are diagrams showing the manufacturing steps of the p-type group III nitride semiconductor of Example 1; Ｍｇ濃度と深さの関係を示したグラフ。Graph showing the relationship between Mg concentration and depth. 半導体層１１のｐｎ判定の結果を示した図。4A and 4B are diagrams showing the results of pn determination of the semiconductor layer 11. FIG. Ｍｇ濃度と深さの関係を示したグラフ。Graph showing the relationship between Mg concentration and depth. 半導体層１１のｐｎ判定の結果を示した図。4A and 4B are diagrams showing the results of pn determination of the semiconductor layer 11. FIG. 実施例２の保護膜２６の構成を示した図。FIG. 8 is a diagram showing the configuration of a protective film 26 of Example 2; 実施例３のｐ型III 族窒化物半導体の製造工程の一部を示した図。FIG. 10 is a diagram showing a part of the manufacturing process of the p-type group III nitride semiconductor of Example 3; トレンチＭＯＳＦＥＴの構成を示した図。The figure which showed the structure of trench MOSFET. 高濃度のｐ型領域が得られる熱処理温度、熱処理時間の範囲を示した図。FIG. 4 is a diagram showing ranges of heat treatment temperature and heat treatment time for obtaining a high-concentration p-type region;

以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。 Specific examples of the present invention will be described below with reference to the drawings, but the present invention is not limited to the examples.

実施例１は、ｐ型III 族窒化物半導体の製造方法である。図１、２は、実施例１のｐ型III 族窒化物半導体の製造工程を示した図である。この図を参照に、実施例１のｐ型III 族窒化物半導体の製造工程を説明する。 Example 1 is a method for producing a p-type Group III nitride semiconductor. 1 and 2 are diagrams showing the manufacturing steps of the p-type group III nitride semiconductor of Example 1. FIG. The manufacturing process of the p-type group III nitride semiconductor of Example 1 will be described with reference to this figure.

（半導体層形成工程）
まず、ＧａＮからなる基板１０上に、ＭＯＣＶＤ法によってＳｉドープのｎ－ＧａＮからなる半導体層１１を形成する（図１（ａ））。半導体層１１のＳｉ濃度は５×１０15／ｃｍ3 である。また、半導体層１１の主面はｃ面であり、半導体層１１表面はＧａ極性面である。 (Semiconductor layer forming step)
First, a semiconductor layer 11 made of Si-doped n-GaN is formed by MOCVD on a substrate 10 made of GaN (FIG. 1(a)). The Si concentration of the semiconductor layer 11 is 5×10 15 /cm 3 . The main surface of the semiconductor layer 11 is the c-plane, and the surface of the semiconductor layer 11 is the Ga-polar plane.

基板１０はＧａＮ基板に限らず、III 族窒化物半導体を結晶成長可能な任意の材料を用いることができる。たとえば、サファイア、Ｓｉ、ＳｉＣ、ＺｎＯなどを用いることができる。また、半導体層１１もＧａＮに限らず、任意の組成のIII 族窒化物半導体であってよい。たとえば、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮなどであってもよい。また、半導体層１１のＳｉ濃度も上記に限らず、ノンドープであってもよい。 The substrate 10 is not limited to a GaN substrate, and any material that allows crystal growth of a Group III nitride semiconductor can be used. For example, sapphire, Si, SiC, ZnO, etc. can be used. Also, the semiconductor layer 11 is not limited to GaN, and may be a Group III nitride semiconductor of any composition. For example, it may be AlN, InN, AlGaN, InGaN, AlGaInN, or the like. Also, the Si concentration of the semiconductor layer 11 is not limited to the above, and may be non-doped.

（スルー膜１２形成工程）
次に、半導体層１１上に、ＭＯＣＶＤ法によって低温成長のＡｌＮからなり、厚さ５０ｎｍのスルー膜１２を連続成長する（図１（ｂ）参照）。スルー膜１２は、後工程において注入されるＭｇイオンの量や注入ピークの位置を調整するものである。スルー膜１２の成長条件は、たとえば、成長温度２００℃以上８００℃以下、成長圧力１０ｋＰａ以上１００ｋＰａ以下である。この範囲であれば、低温成長のスルー膜１２を容易に形成できる。 (Step of forming through film 12)
Next, a through film 12 made of AlN grown at a low temperature and having a thickness of 50 nm is continuously grown on the semiconductor layer 11 by MOCVD (see FIG. 1B). The through film 12 adjusts the amount of Mg ions to be implanted in a post-process and the position of the peak of implantation. The growth conditions for the through film 12 are, for example, a growth temperature of 200° C. or more and 800° C. or less and a growth pressure of 10 kPa or more and 100 kPa or less. Within this range, the through film 12 grown at a low temperature can be easily formed.

スルー膜１２は、ＭＯＣＶＤ法以外の方法、たとえばスパッタなどによって形成してもよい。ただし、実施例１のようにＭＯＣＶＤ法によって連続成長させることが好ましい。半導体層１１表面が不純物に汚染されることを防止することができ、半導体層１１表面のＳｉによって意図せずｎ型領域が形成されてしまうのを抑制でき、後工程のイオン注入時にその不純物がノックオンにより半導体層１１中に注入されてしまうのを抑制できるためである。 Through film 12 may be formed by a method other than MOCVD, such as sputtering. However, it is preferable to grow continuously by MOCVD as in the first embodiment. It is possible to prevent the surface of the semiconductor layer 11 from being contaminated with impurities, suppress the unintentional formation of an n-type region by Si on the surface of the semiconductor layer 11, and prevent the impurities from being removed during ion implantation in the subsequent process. This is because injection into the semiconductor layer 11 due to knock-on can be suppressed.

スルー膜１２の材料は、Ｓｉを構成元素として含まない材料が好ましい。イオン注入時にＳｉがノックオンにより半導体層１１中に注入されてしまうのを防止することができ、意図しない領域にｎ型領域が生じてしまうのを防止できるからである。たとえば、Ａｌ2 Ｏ3 、ＡｌＮ、ＩｎＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなどを用いることができる。特に、実施例１のようにＡｌＮが好ましい。ＭＯＣＶＤ法によって半導体層１１上に連続成長させることができるためである。また、ＧａＮとの熱膨張係数差が小さく、後工程のアニールにおいてクラックが発生しにくいためである。また、ＡｌＮであれば後工程でスルー膜１２を除去するのも容易である。また、スルー膜１２は結晶性の低い低温成長が好ましい。結晶性の低い低温成長であれば、半導体層１１との熱膨張係数差による応力を緩和することができ、後工程のアニールでスルー膜１２にクラックが発生するのを抑制することができる。 The material of the through film 12 is preferably a material that does not contain Si as a constituent element. This is because it is possible to prevent Si from being implanted into the semiconductor layer 11 due to knock-on during ion implantation, and to prevent an n-type region from being formed in an unintended region. For example, Al2O3 , AlN, InN, GaN, AlGaN, InGaN , etc. can be used. In particular, as in Example 1, AlN is preferred. This is because it can be continuously grown on the semiconductor layer 11 by the MOCVD method. In addition, the difference in thermal expansion coefficient from GaN is small, and cracks are less likely to occur in subsequent annealing. Also, if it is AlN, it is easy to remove the through film 12 in a post-process. Also, the through film 12 is preferably grown at a low temperature with low crystallinity. Low-temperature growth with low crystallinity can alleviate the stress due to the difference in coefficient of thermal expansion from the semiconductor layer 11, and can suppress the occurrence of cracks in the through film 12 during subsequent annealing.

スルー膜１２の厚さは５０ｎｍに限らず、イオン注入量およびイオン注入ピークの位置を制御可能な範囲であれば任意である。たとえば、５０～１５０ｎｍである。半導体層１１との熱膨張係数差による応力を緩和するためにはスルー膜１２は薄い方が好ましく、より好ましくは１００ｎｍ以下、さらに好ましくは８０ｎｍ以下である。 The thickness of the through film 12 is not limited to 50 nm, and may be any range as long as the ion implantation dose and the ion implantation peak position can be controlled. For example, 50-150 nm. In order to alleviate the stress due to the difference in coefficient of thermal expansion with the semiconductor layer 11, the through film 12 is preferably thin, more preferably 100 nm or less, still more preferably 80 nm or less.

（イオン注入工程）
次に、スルー膜１２上にマスク１３を形成する。マスク１３は、開口１４を有する。マスク１３の材料はフォトレジスト、ＳｉＯ2 など、イオンを遮断できる材料であれば任意である。次に、スルー膜１２の上方からＭｇをイオン注入する。マスク１３が設けられている領域はＭｇイオンが遮断され、開口１４からのみＭｇイオンが注入される。これにより、開口１４下のスルー膜１２および半導体層１１の領域にＭｇイオンが注入され、イオン注入領域１５が形成される（図１（ｃ）参照）。イオン注入後、マスク１３は除去する。なお、イオン注入領域を制限する必要がない場合は、当然にマスク１３を設ける必要もない。 (Ion implantation process)
Next, a mask 13 is formed on the through film 12 . Mask 13 has an opening 14 . The mask 13 may be made of any material, such as photoresist and SiO 2 , as long as it can block ions. Next, Mg is ion-implanted from above the through film 12 . Mg ions are blocked in the region where the mask 13 is provided, and Mg ions are implanted only through the opening 14 . As a result, Mg ions are implanted into the region of the through film 12 and the semiconductor layer 11 under the opening 14 to form an ion-implanted region 15 (see FIG. 1(c)). After ion implantation, the mask 13 is removed. If it is not necessary to limit the ion-implantation region, the mask 13 need not be provided.

ここで、イオン注入は、注入ピークの位置（スルー膜１２表面からの深さ）がスルー膜１２中になるようにする。注入ピークの深さは、注入エネルギーを制御することで容易に制御することができる。たとえば、注入エネルギーを５０ｋｅＶ以下とすることで、注入ピークがスルー膜１２中となるように制御することが容易となる。具体的には、注入ピークの深さを１００ｎｍ未満とすることができ、スルー膜１２の厚さが１００ｎｍであれば注入ピークの位置をスルー膜１２中とすることができる。注入エネルギーを下げるほどスルー膜１２の厚さを薄くできて好ましい。注入エネルギーを２０ｋｅＶ以下とすれば、注入ピークの深さを５０ｎｍ以下にすることができ、スルー膜１２の厚さをそれに合わせて５０ｎｍとすることができる。また、注入エネルギーは１０ｋｅＶ以上とすることが好ましい。これよりもエネルギーが低いと、Ｍｇを半導体層１１の中に十分な濃度でイオン注入することが難しくなる。 Here, the ion implantation is performed so that the position of the implantation peak (depth from the surface of the through film 12 ) is within the through film 12 . The depth of the implantation peak can be easily controlled by controlling the implantation energy. For example, by setting the injection energy to 50 keV or less, it becomes easy to control the injection peak to be in the through film 12 . Specifically, the depth of the injection peak can be less than 100 nm, and if the through film 12 has a thickness of 100 nm, the injection peak can be positioned in the through film 12 . It is preferable that the thickness of the through film 12 can be reduced as the injection energy is lowered. If the injection energy is set to 20 keV or less, the injection peak depth can be set to 50 nm or less, and the thickness of the through film 12 can be set to 50 nm accordingly. Also, the implantation energy is preferably 10 keV or higher. If the energy is lower than this, it becomes difficult to ion-implant Mg into the semiconductor layer 11 at a sufficient concentration.

注入ピークの深さは、スルー膜１２の厚さの０．５倍以上１倍以下とするのがよい。半導体層１１にｉ型領域が形成されるのをより確実に防止でき、かつスルー膜１２を十分に薄くすることができる。 The depth of the injection peak is preferably 0.5 times or more and 1 time or less the thickness of the through film 12 . Formation of an i-type region in semiconductor layer 11 can be more reliably prevented, and through film 12 can be made sufficiently thin.

イオン注入のドーズ量は、１×１０14／ｃｍ2 以上とすることが好ましい。半導体層１１中のＭｇ濃度を十分に向上させ、ｐ型領域を十分に厚くすることができる。また、濃度勾配によってＭｇをより拡散させやすくなる。より好ましくは１×１０15／ｃｍ2 以上である。高濃度の注入により、Ｍｇの濃度勾配がより大きくなり、スルー膜１２中のＭｇを半導体層１１の中により拡散させることができる。 The dose of ion implantation is preferably 1×10 14 /cm 2 or more. It is possible to sufficiently improve the Mg concentration in the semiconductor layer 11 and sufficiently thicken the p-type region. Also, the concentration gradient facilitates the diffusion of Mg. More preferably, it is 1×10 15 /cm 2 or more. The high-concentration implantation increases the concentration gradient of Mg, allowing Mg in the through film 12 to diffuse further into the semiconductor layer 11 .

イオン注入は、室温で行ってもよいが、室温よりも高い温度で行うことが好ましい。注入ダメージの量を減らすことができる。特に５００℃以上の温度で行うことが好ましい。Ｍｇをスルー膜１２から半導体層１１へと拡散させ、また、注入時に形成されるダメージを抑制することができる。温度の上限は、半導体層１１やスルー膜１２が分解しない範囲であればよく、たとえば１０００℃以下である。より好ましくは８００℃以下である。半導体層１１からの窒素抜けが少なくなるためである。さらに好ましくは６００℃以上８００℃以下である。 Ion implantation may be performed at room temperature, but is preferably performed at a temperature higher than room temperature. Can reduce the amount of infusion damage. In particular, it is preferable to carry out at a temperature of 500° C. or higher. Mg can be diffused from the through film 12 into the semiconductor layer 11, and damage caused during implantation can be suppressed. The upper limit of the temperature may be within a range in which the semiconductor layer 11 and the through film 12 are not decomposed, and is, for example, 1000° C. or less. More preferably, it is 800° C. or less. This is because less nitrogen escapes from the semiconductor layer 11 . More preferably, the temperature is 600°C or higher and 800°C or lower.

なお、実施例１ではＭｇをイオン注入しているが、Ｂｅなど他のｐ型不純物をイオン注入してもよい。特に実施例１のようにＭｇをイオン注入することが好ましい。 Although Mg is ion-implanted in the first embodiment, other p-type impurities such as Be may be ion-implanted. In particular, it is preferable to ion-implant Mg as in the first embodiment.

（保護膜形成工程）
次に、スルー膜１２上にＭＯＣＶＤ法によってＡｌＮからなる厚さ６００ｎｍの保護膜１６を形成する（図２（ａ）参照）。この保護膜１６は、次工程のアニールにおいてスルー膜１２や半導体層１１からの窒素の離脱を防止するために設けるものである。 (Protective film forming step)
Next, a protective film 16 made of AlN and having a thickness of 600 nm is formed on the through film 12 by MOCVD (see FIG. 2A). This protective film 16 is provided to prevent nitrogen from desorbing from the through film 12 and the semiconductor layer 11 in the subsequent annealing step.

保護膜１６の材料はＡｌＮに限らず、ＳｉＮ、ＳｉＯ2 、Ａｌ2 Ｏ3 などを用いることができる。実施例１では、保護膜１６としてスルー膜１２と同一材料のＡｌＮを用いることで、半導体層１１との熱膨張係数差を小さくし、次工程のアニールにおける保護膜１６のクラックを抑制している。 The material of the protective film 16 is not limited to AlN, and SiN, SiO 2 , Al 2 O 3 or the like can be used. In Example 1, AlN, which is the same material as the through film 12, is used as the protective film 16 to reduce the difference in thermal expansion coefficient from that of the semiconductor layer 11, thereby suppressing cracking of the protective film 16 during annealing in the next step. .

また、保護膜１６の形成方法はＭＯＣＶＤ法に限らず、スパッタ、ＣＶＤ法、蒸着などの方法を用いることができる。実施例１ではＭＯＣＶＤ法を用いることで半導体層１１表面にダメージが入らないようにしている。また、スパッタを用いれば、その結晶性により半導体層１１との熱膨張係数差による応力を緩和することができる。ＭＯＣＶＤ法やＣＶＤ法を用いる場合、低温で成長することが好ましい。保護膜１６を多結晶やアモルファスとすることができ、半導体層１１との熱膨張係数差による応力を緩和することができ、次工程のアニールにおいて保護膜１６にクラックが発生するのを抑制することができる。 Moreover, the method of forming the protective film 16 is not limited to the MOCVD method, and methods such as sputtering, CVD, and vapor deposition can be used. In Example 1, the MOCVD method is used to prevent the surface of the semiconductor layer 11 from being damaged. Moreover, if sputtering is used, the stress due to the difference in thermal expansion coefficient from the semiconductor layer 11 can be relaxed due to its crystallinity. When using the MOCVD method or the CVD method, it is preferable to grow at a low temperature. The protective film 16 can be made polycrystalline or amorphous, the stress caused by the difference in coefficient of thermal expansion with the semiconductor layer 11 can be relieved, and the occurrence of cracks in the protective film 16 during annealing in the next step can be suppressed. can be done.

保護膜１６の厚さは、窒素の離脱を十分に抑制でき、かつアニール時のクラックが十分に抑制できる範囲であれば任意である。たとえば、５０～２００ｎｍである。 The thickness of the protective film 16 is arbitrary as long as it can sufficiently suppress the detachment of nitrogen and sufficiently suppress cracks during annealing. For example, 50-200 nm.

なお、基板１０裏面にも保護膜を設けておくとよい。次工程のアニールにおいて基板１０裏面から窒素が離脱してしまうのを抑制することができる。このときの保護膜は、上記保護膜１６と同一材料とすることができる。 A protective film may also be provided on the rear surface of the substrate 10 . Desorption of nitrogen from the back surface of the substrate 10 in the subsequent annealing step can be suppressed. The protective film at this time can be made of the same material as the protective film 16 described above.

（アニール工程）
次に、アニールを行い、スルー膜１２や半導体層１１を加熱する。熱処理温度、熱処理時間は、熱処理温度をＴ（℃）、熱処理時間をｔ（分）として、５ｔ＋Ｔ＞１３５０、１２５０≦Ｔ≦１５００、かつ５≦ｔ≦９０、を満たす範囲の熱処理温度、熱処理時間とする。これにより、スルー膜１２から半導体層１１へとＭｇを拡散させるとともに、半導体層１１中のＭｇの活性化を行う。 (annealing process)
Next, annealing is performed to heat the through film 12 and the semiconductor layer 11 . The heat treatment temperature and heat treatment time are in a range that satisfies 5t+T>1350, 1250≦T≦1500, and 5≦t≦90, where T (° C.) is the heat treatment temperature and t (minutes) is the heat treatment time. and As a result, Mg is diffused from the through film 12 into the semiconductor layer 11 and Mg in the semiconductor layer 11 is activated.

注入ピークよりも深い領域は、注入ダメージが少ない。そのため、アニールによって注入ダメージが十分に回復する。また、半導体層１１中のＭｇもアクセプタとして活性化する。したがって、イオン注入領域１５のうち、半導体層１１中の領域は、ｐ型領域１７となる（図２（ｂ）参照）。 Regions deeper than the implant peak suffer less implant damage. Therefore, the implantation damage is sufficiently recovered by annealing. Moreover, Mg in the semiconductor layer 11 is also activated as an acceptor. Therefore, of the ion-implanted region 15, the region in the semiconductor layer 11 becomes the p-type region 17 (see FIG. 2B).

熱処理温度、熱処理時間を上記範囲としているのは、スルー膜１２から半導体層１１へと十分にＭｇを拡散させ、ｐ型領域１７のホール濃度を高めるためである。９０分よりも長いと、保護膜１６にクラックが生じるおそれがあり好ましくない。また、上記熱処理温度、熱処理時間の範囲外で３０分未満では、Ｍｇが十分に拡散しない。また、熱処理温度が高いほどＭｇ拡散が速く熱処理時間を短縮できる。 The reason why the heat treatment temperature and the heat treatment time are set within the above ranges is to sufficiently diffuse Mg from the through film 12 to the semiconductor layer 11 and increase the hole concentration in the p-type region 17 . If it is longer than 90 minutes, cracks may occur in the protective film 16, which is not preferable. If the heat treatment temperature and heat treatment time are out of the above ranges and the heat treatment time is less than 30 minutes, Mg will not diffuse sufficiently. Also, the higher the heat treatment temperature, the faster the diffusion of Mg and the shorter the heat treatment time.

より好ましい熱処理温度、熱処理時間の範囲は、５ｔ＋Ｔ≧１４００、１２５０≦Ｔ≦１５００、かつ５≦ｔ≦９０を満たす範囲である。この範囲であれば、より確実にｐ型領域１７を得ることができる。 More preferable heat treatment temperature and heat treatment time ranges satisfy 5t+T≧1400, 1250≦T≦1500, and 5≦t≦90. Within this range, p-type region 17 can be obtained more reliably.

アニールは、窒素雰囲気またはアンモニア雰囲気で行う。スルー膜１２や半導体層１１からの窒素の離脱を抑制するためである。特にアンモニア雰囲気で行うことが好ましい。 Annealing is performed in a nitrogen atmosphere or an ammonia atmosphere. This is for suppressing detachment of nitrogen from the through film 12 and the semiconductor layer 11 . In particular, it is preferable to carry out in an ammonia atmosphere.

（スルー膜１２および保護膜１６除去工程）
次に、スルー膜１２および保護膜１６をＴＭＡＨ水溶液によるウェットエッチングにより除去する（図２（ｃ）参照）。以上により、所望の領域にｐ型領域１７を有した半導体層１１を形成することができる。ＴＭＡＨ水溶液はＡｌＮをウェットエッチング可能であるが、ＧａＮのＧａ極性面はウェットエッチング不可能であるため、半導体層１１をエッチングしてしまうことなく、スルー膜１２と保護膜１６のみを除去することができる。 (Step of removing through film 12 and protective film 16)
Next, the through film 12 and the protective film 16 are removed by wet etching with an aqueous TMAH solution (see FIG. 2(c)). As described above, the semiconductor layer 11 having the p-type region 17 in a desired region can be formed. Although the TMAH aqueous solution can wet-etch AlN, it cannot wet-etch the Ga-polar plane of GaN. can.

ｐ型領域１７のＭｇ濃度は、たとえば１×１０17～１×１０20／ｃｍ3 である。イオン注入によるｐ型領域形成では、Ｍｇの活性化率が低いため、Ｍｇ濃度が１×１０17／ｃｍ3 未満ではｐ型化が困難である。ｐ型領域１７の厚さは、イオン注入の注入ピーク位置、ドーズ量、アニール温度、およびアニール時間によって制御可能である。たとえば、０．１～１μｍの厚さとすることができる。 The Mg concentration of p-type region 17 is, for example, 1×10 17 to 1×10 20 /cm 3 . In forming a p-type region by ion implantation, the activation rate of Mg is low, so if the Mg concentration is less than 1×10 17 /cm 3 , it is difficult to form a p-type region. The thickness of p-type region 17 can be controlled by the peak position of ion implantation, dose amount, annealing temperature, and annealing time. For example, it can be 0.1 to 1 μm thick.

なお、ウェットエッチングの前に、基板１０裏面に保護膜を設けておくとよい。基板１０裏面はＧａＮのＮ極性面であるため、ＴＭＡＨ水溶液によって凹凸が形成されて荒れてしまう。そこで基板１０裏面に保護膜を設けておけば、裏面の荒れを防止できる。保護膜の材料は、たとえばＳｉＯ2 である。 A protective film is preferably provided on the rear surface of the substrate 10 before wet etching. Since the back surface of the substrate 10 is the N-polar surface of GaN, it is roughened by the TMAH aqueous solution. Therefore, if a protective film is provided on the back surface of the substrate 10, the back surface can be prevented from becoming rough. The material of the protective film is, for example, SiO2 .

以上、実施例１のｐ型III 族窒化物半導体の製造方法によれば、イオン注入の注入ピークがスルー膜１２中となるようにしているため、意図しない領域にｉ型領域を形成してしまうことはなく、所望の領域にｐ型領域１７を形成することができる。 As described above, according to the manufacturing method of the p-type group III nitride semiconductor of the first embodiment, since the peak of the ion implantation is in the through film 12, the i-type region is formed in an unintended region. p-type region 17 can be formed in a desired region.

次に、実施例１に関する実験結果について説明する。 Next, experimental results regarding Example 1 will be described.

（実験１）
実施例１と同様にして基板１０上にｎ－ＧａＮからなる半導体層１１を形成し、スルー膜１２を設けない状態でＭｇをイオン注入した。注入エネルギーは２３０ｋｅＶ、ドーズ量は２．３×１０15／ｃｍ2 とした。その後、アンモニア雰囲気で１２５０℃、３０分間のアニールを行った。アニール前後での半導体層１１のＭｇ濃度をＳＩＭＳ（二次イオン質量分析法）により解析した。また、アニール後の半導体層１１の積層方向における断面をＳＭＭ（走査型マイクロ波顕微鏡法）により解析し、ｐｎ判定を行った。 (Experiment 1)
A semiconductor layer 11 made of n-GaN was formed on a substrate 10 in the same manner as in Example 1, and Mg was ion-implanted without providing a through film 12 . The implantation energy was 230 keV and the dose amount was 2.3×10 15 /cm 2 . After that, annealing was performed at 1250° C. for 30 minutes in an ammonia atmosphere. The Mg concentration of the semiconductor layer 11 before and after annealing was analyzed by SIMS (secondary ion mass spectrometry). Also, the cross section of the semiconductor layer 11 after annealing in the stacking direction was analyzed by SMM (scanning microwave microscopy) to determine pn.

図３は、Ｍｇ濃度（ｃｍ-3）と深さ（μｍ）の関係を示したグラフである。深さは半導体層１１表面からの深さである。また、図３中の点線はアニール前、実践はアニール後を示している。図４は、半導体層１１のｐｎ判定の結果を示した図である。 FIG. 3 is a graph showing the relationship between Mg concentration (cm −3 ) and depth (μm). The depth is the depth from the surface of the semiconductor layer 11 . In addition, the dotted line in FIG. 3 indicates before annealing, and the actual indicates after annealing. 4A and 4B are diagrams showing the results of pn determination of the semiconductor layer 11. FIG.

図３のように、注入ピークは深さ０．２μｍであり、その注入ピークを頂点とする山型のＭｇ濃度分布となっていた。また、アニール前後によって注入ピークの位置は変化がなかった。一方、注入ピーク近傍のＭｇ濃度はアニールによって減少し、注入ピークより遠方の領域ではＭｇ濃度が増加していた。つまり、アニールによってＭｇが拡散していることがわかった。 As shown in FIG. 3, the injection peak had a depth of 0.2 μm, and the Mg concentration distribution was mountain-shaped with the injection peak as the apex. Also, there was no change in the position of the injection peak before and after annealing. On the other hand, the Mg concentration near the injection peak decreased by annealing, and the Mg concentration increased in the region far from the injection peak. In other words, it was found that Mg was diffused by annealing.

また、図４の結果、表面から深さ０．４μｍまでの領域はｉ型領域、深さ０．４μｍから１μｍまでの領域はｐ型領域となっていることがわかった。図３の結果と照らし合わせると、注入ピークよりも深く、かつＭｇ濃度が２×１０17～２×１０18／ｃｍ3 の範囲でｐ型領域となることがわかった。 As a result of FIG. 4, it was found that the region from the surface to a depth of 0.4 μm was an i-type region, and the region from a depth of 0.4 μm to 1 μm was a p-type region. Comparing with the results of FIG. 3, it was found that the p-type region was formed deeper than the injection peak and the Mg concentration ranged from 2×10 17 to 2×10 18 /cm 3 .

ｉ型領域が生じる理由は、注入ピーク近傍の領域では注入ダメージが大きく、アニールを行っても注入ダメージが回復しないためと考えられる。また、注入ピークよりも浅い領域も、同様に注入ダメージが大きいためアニールを行っても十分に注入ダメージが回復せず、注入ダメージが残存し、ｉ型領域となったと考えられる。 The reason why the i-type region is generated is that the implantation damage is large in the region near the implantation peak, and the implantation damage cannot be recovered by annealing. In addition, since the implantation damage is also large in the region shallower than the implantation peak, even if annealing is performed, the implantation damage is not sufficiently recovered, and the implantation damage remains, so that the region becomes an i-type region.

一方、注入ピークよりも深い領域では、注入ダメージが少なく、アニールによって注入ダメージが回復し、かつＭｇがアクセプタとして活性化したため、ｐ型領域になったと考えられる。 On the other hand, the region deeper than the injection peak is considered to have become a p-type region because the implantation damage was less, the implantation damage was recovered by annealing, and Mg was activated as an acceptor.

また、１２５０℃でのアニール時間を従来よりも長い３０分で行っているため、注入ピークからＭｇが拡散し、ｐ型領域のＭｇ濃度をより高濃度にできることがわかった。 In addition, since the annealing time at 1250° C. is 30 minutes, which is longer than the conventional one, Mg diffuses from the injection peak, and it was found that the Mg concentration in the p-type region can be made higher.

（実験２）
次に、注入エネルギーを５０ｋｅＶに替え、それ以外の条件は実験１と同様として、アニール後の半導体層１１のＭｇ濃度をＳＩＭＳにより解析した。また、アニール後の半導体層１１の積層方向における断面をＳＭＭにより解析し、ｐｎ判定を行った。 (Experiment 2)
Next, the implantation energy was changed to 50 keV, and the other conditions were the same as in Experiment 1, and the Mg concentration of the semiconductor layer 11 after annealing was analyzed by SIMS. In addition, the cross section in the lamination direction of the semiconductor layer 11 after annealing was analyzed by SMM, and pn determination was performed.

図５は、Ｍｇ濃度（ｃｍ-3）と深さ（μｍ）の関係を示したグラフである。深さは半導体層１１表面からの深さである。図６は、半導体層１１のｐｎ判定の結果を示した図である。 FIG. 5 is a graph showing the relationship between Mg concentration (cm −3 ) and depth (μm). The depth is the depth from the surface of the semiconductor layer 11 . FIG. 6 is a diagram showing the result of pn determination of the semiconductor layer 11. As shown in FIG.

図５のように、注入エネルギーを小さくしたことより、注入ピークの位置が浅くなり、深さ０．０６μｍの位置となっていた。図３、５から、注入エネルギーを制御することにより容易に注入ピークの位置を制御可能であることがわかった。そして、注入エネルギーを小さくして注入ピークの位置が浅くなるように制御すれば、実施例１のようにスルー膜１２中に注入ピークの位置が来るように制御することが可能であることがわかった。 As shown in FIG. 5, since the injection energy was reduced, the injection peak position became shallower, reaching a depth of 0.06 μm. From FIGS. 3 and 5, it was found that the injection peak position can be easily controlled by controlling the injection energy. Further, it was found that by controlling the injection energy to be small so that the position of the injection peak is shallow, it is possible to control the position of the injection peak to be in the through film 12 as in Example 1. rice field.

また、図６の結果、表面から深さ０．１μｍまでの領域はｉ型領域、深さ０．１μｍから０．９μｍまでの領域はｐ型領域となっていることがわかった。図５の結果と照らし合わせると、注入ピークよりも深く、かつＭｇ濃度が２×１０17～１×１０19／ｃｍ3 の範囲でｐ型領域となることがわかった。 As a result of FIG. 6, it was found that the region from the surface to a depth of 0.1 μm is an i-type region, and the region from a depth of 0.1 μm to 0.9 μm is a p-type region. Comparing with the results of FIG. 5, it was found that the p-type region was formed deeper than the injection peak and the Mg concentration was in the range of 2×10 17 to 1×10 19 /cm 3 .

また、図３と図５を比較すると、注入エネルギーを小さくすることで、注入ピークよりも深い領域におけるＭｇ濃度の勾配が大きくなり、ｐ型領域の直下にできるｉ型領域を薄くできることがわかった。また、ｐ型領域も厚くできることがわかった。 Further, comparing FIGS. 3 and 5, it was found that by reducing the injection energy, the gradient of the Mg concentration in the region deeper than the injection peak becomes large, and the i-type region formed immediately below the p-type region can be thinned. . It was also found that the p-type region can also be thickened.

また、図５の結果から、スルー膜１２を０．１μｍとすれば、図５の条件でイオン注入を行った場合に注入ピークをスルー膜１２中とすることが可能であることがわかり、半導体層１１中にｉ型領域が生じないようにできることがわかった。また、注入エネルギーを小さくすれば、スルー膜１２が薄い場合であってもスルー膜１２中に注入ピークが来るように制御可能であることがわかった。 Further, from the results of FIG. 5, it is found that if the thickness of the through film 12 is set to 0.1 μm, it is possible to make the injection peak within the through film 12 when ion implantation is performed under the conditions of FIG. It has been found that i-type regions in layer 11 can be avoided. It was also found that if the injection energy is reduced, the injection peak can be controlled in the through film 12 even when the through film 12 is thin.

（実験３）
実験１において注入エネルギーを２０ｋｅＶに替えたところ、注入ピークの位置は５０ｎｍよりも浅くなった。そのため、スルー膜１２の厚さを５０ｎｍとすれば、注入ピークの位置をスルー膜１２中とすることができることがわかった。 (Experiment 3)
When the injection energy was changed to 20 keV in Experiment 1, the position of the injection peak became shallower than 50 nm. Therefore, it was found that if the thickness of the through film 12 is set to 50 nm, the injection peak can be positioned in the through film 12 .

（実験４）
注入エネルギーを２０ｋｅＶとし、イオン注入後のアニールの熱処理温度、熱処理時間を変化させ、半導体層１１中にｐ型領域（ホール濃度１×１０16／ｃｍ3 以上の領域）が得られる範囲を調べた。なお、注入エネルギーとアニールの熱処理温度、熱処理時間以外は実験１と同様の条件である。 (Experiment 4)
The range in which a p-type region (a region having a hole concentration of 1×10 16 /cm 3 or more) can be obtained in the semiconductor layer 11 was investigated by changing the implantation energy at 20 keV and changing the heat treatment temperature and heat treatment time of annealing after ion implantation. . The conditions are the same as in Experiment 1 except for the implantation energy, the heat treatment temperature for annealing, and the heat treatment time.

その結果、図１０のようになった。図１０において、横軸は熱処理時間ｔ（分）、縦軸は熱処理温度Ｔ（℃）、○印はｐ型領域が得られたことを示し、×印は得られなかったことを示している。図１０のように、ｐ型領域が得られた（ｔ、Ｔ）は、（５、１４００）、（１０、１３５０）、（２０、１３００）、（３０、１２５０）、（９０、１２５０）であった。一方、ｐ型領域が得られなかった（ｔ、Ｔ）は、（５、１２５０）、（５、１３００）、（１０、１２５０）、（２０、１２５０）であった。この結果から、５ｔ＋Ｔ＞１３５０、１２５０≦Ｔ≦１５００、かつ５≦ｔ≦９０、を満たす範囲であればｐ型領域が得られると考えられ、より確実には５ｔ＋Ｔ≧１４００、１２５０≦Ｔ≦１５００、かつ５≦ｔ≦９０、を満たす範囲であればよいと考えられる。 As a result, it became like FIG. In FIG. 10, the horizontal axis indicates the heat treatment time t (minutes), the vertical axis indicates the heat treatment temperature T (° C.), the circle indicates that the p-type region was obtained, and the x indicates that the p-type region was not obtained. . As shown in FIG. 10, (t, T) where the p-type region was obtained is (5, 1400), (10, 1350), (20, 1300), (30, 1250), (90, 1250). there were. On the other hand, (t, T) where no p-type region was obtained was (5, 1250), (5, 1300), (10, 1250), (20, 1250). From this result, it is considered that a p-type region can be obtained in a range that satisfies 5t+T>1350, 1250≤T≤1500, and 5≤t≤90, and more reliably 5t+T≥1400, 1250≤T≤1500. , and 5≦t≦90.

実施例２は、実施例１のｐ型III 族窒化物半導体の製造方法において、スルー膜１２上に形成する保護膜１６を以下に説明する保護膜２６に置き換えたものである。それ以外は実施例１と同様である。 In Example 2, in the method of manufacturing a p-type group III nitride semiconductor of Example 1, the protective film 16 formed on the through film 12 is replaced with a protective film 26 described below. Other than that, it is the same as the first embodiment.

図７のように、保護膜２６は、スルー膜１２側から順に、第１保護膜２６Ａ、第２保護膜２６Ｂを積層させた多層膜である。第１保護膜２６Ａは、ＡｌＮからなり、厚さは２００ｎｍである。第２保護膜２６Ｂは、ＳｉＮからなり、厚さは１５０ｎｍである。 As shown in FIG. 7, the protective film 26 is a multilayer film in which a first protective film 26A and a second protective film 26B are laminated in order from the through film 12 side. The first protective film 26A is made of AlN and has a thickness of 200 nm. The second protective film 26B is made of SiN and has a thickness of 150 nm.

保護膜２６をこのような多層膜とする理由は次の通りである。実施例１のように、ｐ型領域１７の形成には、高温で長時間のアニールが必要となる。高温、長時間のアニールでは、保護膜２６に割れが生じるおそれがある。特に大口径の基板１０を用いる場合にそれが顕著となる。そこで、保護膜２６を多層膜とすることで、アニール中の保護膜２６の割れを抑制している。 The reason why the protective film 26 is made of such a multilayer film is as follows. As in Example 1, the formation of the p-type region 17 requires annealing at a high temperature for a long time. Annealing at a high temperature for a long time may crack the protective film 26 . This is particularly noticeable when using a substrate 10 with a large diameter. Therefore, by making the protective film 26 a multi-layered film, cracking of the protective film 26 during annealing is suppressed.

また、半導体層１１と接する第１保護膜２６ＡにＡｌＮを用いることで、半導体層１１との熱膨張係数差を小さくし、保護膜２６に生じる応力の緩和を図っている。また、第１保護膜２６Ａ上に破壊靱性の高いＳｉＮからなる第２保護膜２６Ｂを形成することにより、第１保護膜２６Ａ表面に高温によるクラックが発生するのを抑制している。 Also, by using AlN for the first protective film 26A in contact with the semiconductor layer 11, the difference in thermal expansion coefficient from the semiconductor layer 11 is reduced, and the stress generated in the protective film 26 is alleviated. Further, by forming the second protective film 26B made of SiN with high fracture toughness on the first protective film 26A, the occurrence of cracks due to high temperatures on the surface of the first protective film 26A is suppressed.

第１保護膜２６Ａ、第２保護膜２６Ｂは、任意の方法により形成してよいが、スパッタやＭＯＣＶＤ法により形成することが好ましい。スパッタにより形成すると、膜内の結合がゆるやかな膜質となるため、半導体層１１との熱膨張係数差による応力を緩和することができる。ただし、直接スパッタで形成すると、半導体層１１表面にスパッタダメージが入るおそれがある。そこで、第１保護膜２６ＡはＭＯＣＶＤ法によって形成し、第２保護膜２６Ｂはスパッタによって形成するとよい。第１保護膜２６ＡをＭＯＣＶＤ法により形成することで半導体層１１表面にダメージが入らないようにすることができ、第２保護膜２６Ｂをスパッタによって形成することで応力の緩和も図ることができる。つまり、半導体層１１表面へのダメージ防止と応力緩和とを両立させることができる。 The first protective film 26A and the second protective film 26B may be formed by any method, but are preferably formed by sputtering or MOCVD. When the film is formed by sputtering, the bond in the film becomes loose, so that the stress due to the difference in thermal expansion coefficient from the semiconductor layer 11 can be relaxed. However, if it is formed by direct sputtering, the surface of the semiconductor layer 11 may be damaged by sputtering. Therefore, the first protective film 26A should be formed by MOCVD, and the second protective film 26B should be formed by sputtering. By forming the first protective film 26A by MOCVD, the surface of the semiconductor layer 11 can be prevented from being damaged, and by forming the second protective film 26B by sputtering, stress can be alleviated. In other words, both prevention of damage to the surface of the semiconductor layer 11 and relaxation of stress can be achieved.

また、第１保護膜２６Ａをスパッタ法により形成したＡｌＮ、第２保護膜２６Ｂをスパッタ法またはＡＬＤ法により形成したＡｌ2 Ｏ3 とすることもできる。スパッタにより形成したＡｌＮは、ＧａＮよりも熱膨張係数が小さく、一方、Ａｌ2 Ｏ3 はＧａＮよりも熱膨張係数が大きいため、保護膜２６全体の平均の熱膨張係数をＧａＮに近づけることができ、保護膜２６のクラックを大幅に抑制することができる。 Alternatively, the first protective film 26A may be AlN formed by sputtering, and the second protective film 26B may be Al 2 O 3 formed by sputtering or ALD. AlN formed by sputtering has a smaller thermal expansion coefficient than GaN, while Al 2 O 3 has a larger thermal expansion coefficient than GaN. , cracks in the protective film 26 can be greatly suppressed.

実施例３は、実施例１の製造工程の一部を次のように変更したものであり、それ以外は実施例１と同様である。 Example 3 is the same as Example 1 except that part of the manufacturing process of Example 1 is changed as follows.

実施例３は、イオン注入工程までは実施例１と同様である。実施例３では、イオン注入工程後、スルー膜１２を除去する（図８（ａ）参照）。その後、半導体層１１上に保護膜１６を形成する（図８（ｂ）参照）。保護膜１６形成後は実施例１と同様である。 Example 3 is the same as Example 1 up to the ion implantation step. In Example 3, the through film 12 is removed after the ion implantation step (see FIG. 8A). After that, a protective film 16 is formed on the semiconductor layer 11 (see FIG. 8B). After forming the protective film 16, the same procedure as in the first embodiment is performed.

実施例３では、アニール工程においてスルー膜１２からのＭｇ拡散がないため、ｐ型領域１７のＭｇ濃度が減少する可能性はあるが、以下のような利点がある。スルー膜１２の表面には、イオン注入による注入ダメージが入る。そのため、スルー膜１２上に保護膜１６を形成すると、スルー膜１２と保護膜１６との密着性が悪いことがあり、アニール中に保護膜１６が剥がれる可能性がある。そこで実施例３のようにスルー膜１２を除去してから保護膜１６を形成すれば、アニール中の保護膜１６の剥がれを抑制することができる。 In Example 3, since there is no diffusion of Mg from the through film 12 in the annealing process, there is a possibility that the Mg concentration in the p-type region 17 will decrease, but there are the following advantages. The surface of the through film 12 is damaged by ion implantation. Therefore, if the protective film 16 is formed on the through film 12, the adhesion between the through film 12 and the protective film 16 may be poor, and the protective film 16 may peel off during annealing. Therefore, if the protective film 16 is formed after removing the through film 12 as in the third embodiment, peeling of the protective film 16 during annealing can be suppressed.

（各種変形例）
実施例１－３のｐ型III 族窒化物半導体の製造方法は、各種半導体素子の作製に利用することができる。たとえば、トレンチＭＯＳＦＥＴ、ショットキーバリアダイオード、ＩＧＢＴなどである。 (Various modifications)
The method for producing a p-type group III nitride semiconductor of Example 1-3 can be used for producing various semiconductor devices. Examples include trench MOSFETs, Schottky barrier diodes, and IGBTs.

一例として、図９のトレンチＭＯＳＦＥＴを示す。図９のトレンチＭＯＳＦＥＴは、基板１００と、基板１００上に設けられたｎ－ＧａＮからなる第１ｎ層１０１と、第１ｎ層１０１上に設けられたｐ－ＧａＮからなるｐ層１０２と、ｐ層１０２上に設けられたｎ－ＧａＮからなる第２ｎ層１０３と、を有している。 As an example, the trench MOSFET of FIG. 9 is shown. The trench MOSFET shown in FIG. and a second n-layer 103 made of n-GaN provided on 102 .

また、第２ｎ層１０３およびｐ層１００２を貫通し、第１ｎ層１０１に達するトレンチ１０４と、トレンチ１０４の底面および側面、および上面（第２ｎ層１０３表面であってトレンチ１０４の近傍の領域）にわたって設けられたゲート絶縁膜１０５と、ゲート絶縁膜１０５を介してトレンチを埋めるようにして設けられたゲート電極１０６と、基板１００裏面に設けられたソース電極１０７とを有している。 Also, trench 104 penetrating second n-layer 103 and p-layer 1002 and reaching first n-layer 101, and over the bottom, side and top surfaces of trench 104 (the surface of second n-layer 103 and the vicinity of trench 104) It has a gate insulating film 105 provided, a gate electrode 106 provided so as to fill the trench with the gate insulating film 105 interposed therebetween, and a source electrode 107 provided on the rear surface of the substrate 100 .

また、第２ｎ層１０３を貫通し、ｐ層１０２に達するリセス１０８と、リセス１０８の底面、側面、および上面（第２ｎ層１０３表面であってリセス１０８近傍の領域）にわたって設けられたソース電極１０９と、を有している。さらに、リセス１０８底面からトレンチ１０４の底面よりも深い位置までの領域にｐ型領域１１０が設けられている。 Also, a recess 108 penetrating the second n-layer 103 and reaching the p-layer 102, and a source electrode 109 provided over the bottom, side and top surfaces of the recess 108 (the surface of the second n-layer 103 and the region near the recess 108). and have Furthermore, a p-type region 110 is provided in a region extending from the bottom surface of the recess 108 to a position deeper than the bottom surface of the trench 104 .

ｐ型領域１１０は、素子動作時にトレンチの角部に発生する電界集中を緩和するために設けるものである。ｐ型領域１１０は、イオン注入によって形成された領域であり、実施例１－３のｐ型III 族窒化物半導体の製造方法を用いて形成することが可能である。 The p-type region 110 is provided to alleviate electric field concentration that occurs at the corners of the trench during device operation. The p-type region 110 is a region formed by ion implantation, and can be formed using the method for manufacturing a p-type group III nitride semiconductor of Example 1-3.

本発明は、III 族窒化物半導体からなる半導体素子の作製に利用することができる。 INDUSTRIAL APPLICABILITY The present invention can be used to fabricate semiconductor devices made of Group III nitride semiconductors.

１０：基板
１１：半導体層
１２：スルー膜
１３：マスク
１４：開口
１５：イオン注入領域
１６：保護膜
１７：ｐ型領域 10: substrate 11: semiconductor layer 12: through film 13: mask 14: opening 15: ion implantation region 16: protective film 17: p-type region

Claims (9)

III族窒化物半導体からなる半導体層上に、次工程でのｐ型不純物の注入量および注入ピークの位置を調整するためのスルー膜を形成するスルー膜形成工程と、
前記スルー膜の上方から、注入ピークが前記スルー膜中となるように注入エネルギーを制御して、ｐ型不純物をイオン注入し、前記半導体層中にイオン注入領域を形成するイオン注入工程と、
前記スルー膜を全て除去するスルー膜除去工程と、
前記半導体層上に、次工程でのアニールによる窒素の離脱を防止するための保護膜を形成する保護膜形成工程と、
熱処理温度をＴ（℃）、熱処理時間をｔ（分）として、５ｔ＋Ｔ＞１３５０、１２５０≦Ｔ≦１５００、かつ５≦ｔ≦９０、を満たす範囲の熱処理温度、熱処理時間でのアニールにより、前記ｐ型不純物を活性化して、前記イオン注入領域をｐ型領域にするアニール工程と、
前記保護膜を除去する除去工程と、
を有することを特徴とするｐ型III族窒化物半導体の製造方法。 a through film forming step of forming a through film on a semiconductor layer made of a group III nitride semiconductor for adjusting the injection amount of p-type impurities and the injection peak position in the next step;
an ion implantation step of ion-implanting a p-type impurity from above the through film to form an ion-implanted region in the semiconductor layer by controlling the implantation energy so that the implantation peak is in the through film;
a through film removing step of removing all of the through film;
a protective film forming step of forming a protective film on the semiconductor layer to prevent nitrogen from being released by annealing in the next step ;
Assuming that the heat treatment temperature is T (° C.) and the heat treatment time is t (minutes), annealing at a heat treatment temperature and a heat treatment time in a range that satisfies 5t+T>1350, 1250≦T≦1500, and 5≦t≦90 reduces the p an annealing step of activating the type impurity to make the ion-implanted region a p-type region;
a removing step of removing the protective film;
A method for producing a p-type Group III nitride semiconductor, comprising: 前記保護膜は、多層膜とすることを特徴とする請求項１に記載のｐ型III族窒化物半導体の製造方法。 2. The method of manufacturing a p-type group III nitride semiconductor according to claim 1, wherein the protective film is a multilayer film. 前記保護膜は、ＡｌＮからなる第１保護膜と、ＳｉＮからなる第２保護膜を順に積層した多層膜である、ことを特徴とする請求項２に記載のｐ型III族窒化物半導体の製造方法。 3. The manufacturing of the p-type group III nitride semiconductor according to claim 2 , wherein the protective film is a multilayer film in which a first protective film made of AlN and a second protective film made of SiN are laminated in order. Method. 前記第１保護膜はＭＯＣＶＤ法により形成し、前記第２保護膜はスパッタ法により形成する、ことを特徴とする請求項３に記載のｐ型III族窒化物半導体の製造方法。 4. The method of manufacturing a p-type group III nitride semiconductor according to claim 3 , wherein said first protective film is formed by MOCVD, and said second protective film is formed by sputtering. 前記保護膜は、ＡｌＮからなる第１保護膜と、Ａｌ２Ｏ３からなる第２保護膜を順に積層した多層膜であり、
前記第１保護膜はスパッタ法により形成し、前記第２保護膜は、スパッタ法またはＡＬＤ法により形成する、
ことを特徴とする請求項２に記載のｐ型III族窒化物半導体の製造方法。 The protective film is a multilayer film in which a first protective film made of AlN and a second protective film made of Al 2 O 3 are laminated in order,
The first protective film is formed by a sputtering method, and the second protective film is formed by a sputtering method or an ALD method,
3. The method for manufacturing a p-type group III nitride semiconductor according to claim 2 , wherein: 前記イオン注入工程における注入ピークの深さは、スルー膜の厚さの０．５倍以上１倍以下とする、ことを特徴とする請求項１ないし請求項５のいずれか１項に記載のｐ型III族窒化物半導体の製造方法。 6. The p according to any one of claims 1 to 5 , wherein the depth of the injection peak in the ion implantation step is set to 0.5 times or more and 1 time or less the thickness of the through film. A method for producing a type III nitride semiconductor. 前記イオン注入工程における注入エネルギーは、５０ｋｅＶ以下であることを特徴とする請求項１ないし請求項６のいずれか１項に記載のｐ型III族窒化物半導体の製造方法。 7. The method of manufacturing a p-type group III nitride semiconductor according to claim 1 , wherein the ion implantation step has an implantation energy of 50 keV or less. 前記イオン注入工程におけるドーズ量は、１×１０１５／ｃｍ２以上であることを特徴とする請求項１ないし請求項７のいずれか１項に記載のｐ型III族窒化物半導体の製造方法。 The method for manufacturing a p-type group III nitride semiconductor according to any one of claims 1 to 7 , wherein a dose amount in said ion implantation step is 1 x 1015 /cm2 or more . 前記イオン注入工程は、５００℃以上８００℃以下の温度で行う、ことを特徴とする請求項１ないし請求項８のいずれか１項に記載のｐ型III族窒化物半導体の製造方法。 9. The method for manufacturing a p-type group III nitride semiconductor according to claim 1, wherein the ion implantation step is performed at a temperature of 500[deg.] C. or more and 800[deg.] C. or less.
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