JP7292135B2 - 撮像素子及び撮像装置 - Google Patents

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Description

本発明は、撮像素子及び撮像装置に関する。
従来より、アバランシェフォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏ Ｄｉｏｄｅ）を用いることによって単一光子の検出を行う技術が提案されている。降伏電圧（ブレークダウン電圧）より大きい逆バイアス電圧が印加されたＡＰＤに単一光子が入射すると、キャリアが生成され、アバランシェ増倍が起こり、大きな電流が発生する。この電流に基づいて単一光子を検出することが可能となる。特許文献１には、ＡＰＤを受光素子として用いた固体撮像素子が開示されている。
また、特許文献１では、受光素子を含む光学像を受光する上部基板と、受光素子から発せられるパルスの数をカウントする計数部を含む下部基板とが積層された撮像素子についても開示されている。このように、回路規模が大きい計数部を受光素子とは異なる基板に構成することで、画素の受光面積を確保することができる。なお、計数部を含む下部基板には、計数部の他に撮像素子を駆動する水平、垂直走査部やタイミングジェネレータなどの周辺回路が配されている。
特開２０１９－００９７６８号公報
しかしながら、各画素毎に計数部を備えた場合、撮像素子を駆動したり、計数した信号を処理して出力するために必要な周辺回路の面積の分だけ、チップ面積が大きくなってしまう。
本発明は上記問題点を鑑みてなされたものであり、各画素に入射する光子数を計数する撮像素子のチップ面積の増大を抑制することを目的とする。
上記目的を達成するために、第１の基板と、前記第１の基板と異なる第２の基板とが重なるように積層された本発明の撮像素子において、前記第１の基板は、光電変換部と、前記光電変換部への光の入射を受けてフォトンの入射を示すパルス信号を出力する回路と、をそれぞれ有する複数の画素が行列状に配置された画素領域を有し、前記第２の基板は、前記複数の画素からのパルス信号を計数する複数の計数手段が行列状に配置された計数領域と、前記複数の画素及び前記複数の計数手段の駆動を制御する回路を含む周辺回路領域と、を有し、前記画素領域は、前記光電変換部が遮光された複数の第１の画素を有する第１の領域と、前記光電変換部が遮光されていない複数の第２の画素を有する第２の領域とからなり、前記計数領域は、前記複数の第１の画素からのパルス信号を計数する複数の第１の計数手段と、前記複数の第２の画素からのパルス信号を計数する複数の第２の計数手段と、を含み、前記第２の基板における前記周辺回路領域の少なくとも一部が、前記第１の基板における前記第１の領域と重なる領域に配置されていることを特徴とする。
本発明の撮像装置によれば、各画素に入射する光子数を計数する撮像素子のチップ面積の増大を抑制することができる。
本発明の実施形態における撮像装置の概略構成を示すブロック図。 第１の実施形態における撮像素子の構成例を示す模式図。 第１の実施形態における撮像素子の構成例を示す平面図。 第１の実施形態における画素領域の他の配置例を示す平面図。 第１の実施形態における撮像素子の画素と計数部の回路構成の一例を示す図。 第１の実施形態におけるフォトンカウント動作の一例を示すタイミングチャート。 第１の実施形態における信号処理回路のクランプ処理を説明する図。 第２の実施形態における撮像素子の構成例を示す平面図。 第２の実施形態における撮像素子のＯＢ画素とＯＢ画素計数部の回路構成の一例を示す図。 第２の実施形態におけるフォトンカウント動作の一例を示すタイミングチャート。 第２の実施形態の変形例における撮像素子のＯＢ画素とＯＢ画素計数部の回路構成の一例を示す図。 第２の実施形態の変形例におけるフォトンカウント動作の一例を示すタイミングチャート。
以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
＜第１の実施形態＞
図１は、本発明の実施形態における撮像装置１００の概略構成を示すブロック図である。図１において、撮像装置１００の撮像光学系は、撮像レンズ１０１及び絞り１０２を備える。撮像レンズ１０１及び絞り１０２を通過した光は、撮像レンズ１０１の焦点位置近傍に結像する。なお、撮像レンズ１０１は、１枚のレンズとして図示しているが、実際には複数のレンズから成るレンズ群で構成される。
撮像素子１０３は、撮像レンズ１０１により結像された被写体像を信号として取り込む機能を有する。信号処理回路１０４は、撮像素子１０３から出力される信号に対して、信号増幅、基準レベル調整等の各種の補正や、データの並べ替えなどを行う。なお、基準レベル調整等、一部の信号処理機能は、撮像素子１０３の中に設けても良い。タイミング発生回路１０５は撮像素子１０３や信号処理回路１０４に駆動タイミング信号を出力する。
全体制御・演算回路１０６は、撮像素子１０３や信号処理回路１０４などを含む撮像装置１００全体の統括的な駆動及び制御を行う。また、信号処理回路１０４から出力された画像信号に対して、所定の画像処理や欠陥補正等を施す。メモリ回路１０７及び記録回路１０８は、全体制御・演算回路１０６から出力された画像信号等を記録保持する不揮発性メモリあるいはメモリカード等の記録媒体である。操作回路１０９は、撮像装置１００に備え付けられた操作部材からの信号を受け付け、全体制御・演算回路１０６に対してユーザーの命令を反映する。表示回路１１０は撮影後の画像やライブビュー画像、各種設定画面等を表示する。
次に、撮像素子１０３の構成について、図２及び図３を用いて説明する。図２及び図３は、本発明の実施形態における撮像素子１０３の構成例を示す図である。
図２において、撮像素子１０３は、画素領域基板２０１と読み出し回路基板２０２とを積層させた構成を有する。各基板の配線は、シリコン貫通電極等を用いて電気的に接続される。画素領域基板２０１は、画素領域２０３を備え、読み出し回路基板２０２は、計数領域２０４と周辺回路領域２０５，２０６，２０７，２０８を備える。
次に、上記構成を有する撮像素子１０３を構成する各領域について、図３を参照して詳細に説明する。画素領域基板２０１上にある画素領域２０３は、光学的に遮光されたオプティカルブラック（ＯＢ）領域（網掛けで示す領域）と、被写体像を受光する開口領域とから構成される。ここでは、開口領域を囲うように、周辺にＯＢ領域が配置された構成となっている。
ＯＢ領域には、遮光された複数の画素３０１（以下、「ＯＢ画素３０１」と呼ぶ。）が開口領域を囲うように行列状に配置され、開口領域には、遮光されていない複数の画素３０２（以下、「開口画素３０２」と呼ぶ。）が行列状に配置されている。ＯＢ領域に配されているＯＢ画素３０１から読み出された画素信号は、基準信号レベルへのクランプ処理のための補正値の取得に用いられる。
なお、図３においては、開口画素３０２を４行６列の計２４個として図示しているが、実際は数千万の開口画素３０２が配列されて構成される。そして、それに対応してＯＢ画素３０１も多数の画素から構成される。更に、ＯＢ画素３０１は、開口領域の周辺に１画素ずつではなく、複数列または複数行備えていると、補正値を精度良く取得できるため好適である。
一方、読み出し回路基板２０２は、上述した様に計数領域２０４と周辺回路領域２０５，２０６，２０７，２０８を備える。計数領域２０４には、ＯＢ画素３０１より発せられたパルス信号をカウントするＯＢ画素計数部３０４と、開口画素３０２より発せられたパルス信号をカウントする開口画素計数部３０５とが、行列状に配置されている。ＯＢ画素計数部３０４と開口画素計数部３０５はそれぞれ、画素領域基板２０１上で対応する位置に配されたＯＢ画素３０１と開口画素３０２に接続されている。
ここで、画素と計数部の対応の位置関係について、簡単に説明する。例えば、図３において、８×６個の画素領域２０３（ＯＢ画素３０１と開口画素３０２）と、計数領域２０４（ＯＢ画素計数部３０４、開口画素計数部３０５）を図示しているが、左上端のＯＢ画素３０１は左上端にあるＯＢ画素計数部３０４に接続されている。以下、同様にそれぞれ対応する位置にある画素と計数部が接続される。このように接続することにより、画素領域２０３から計数領域２０４への出力線を複雑な這い回しをすることなく、撮像素子１０３を構成することができる。
次に、周辺回路領域２０５，２０６，２０７，２０８について説明する。周辺回路領域２０５，２０６，２０７，２０８は、垂直選択回路、水平選択回路、タイミング発生回路（以下、ＴＧ）、デジタル信号出力回路、制御回路、デジタル信号処理回路などを備える。例えば、周辺回路領域２０５は垂直選択回路とＴＧを備え、周辺回路領域２０６と２０８はそれぞれ水平選択回路とデジタル信号処理回路と制御回路を備え、周辺回路領域２０７はデジタル信号出力回路を備える、といった構成が挙げられる。
ＴＧは、垂直選択回路や水平選択回路、及び計数領域２０４のＯＢ画素計数部３０４、開口画素計数部３０５やデジタル信号処理回路、デジタル信号出力回路に信号を送り、その駆動を制御する。ＯＢ画素計数部３０４及び開口画素計数部３０５は、ＴＧからの制御により、各画素（ＯＢ画素３０１、開口画素３０２）から、露光期間において発生したパルス信号を受け取ってカウントする。そして、得られたカウント値は、垂直選択回路、水平選択回路の制御により、デジタル信号処理回路を介してデジタル信号出力回路より、撮像素子１０３の外部に順次出力される。また、ＴＧや制御回路は、画素領域基板２０１にも信号を送り、画素の駆動制御も行う。
なお、画素領域２０３におけるＯＢ領域と開口領域の配置は、図３に示すものに限られるものではない。図４は撮像素子１０３の画素領域２０３における他の配置例を示す。図４（ａ）のように、開口領域４０２の上部にＯＢ領域４０１を配置した構成や、図４（ｂ）のように、上部及び左部にＯＢ領域４０１を配置した構成、また、図４（ｃ）のように、下部及び左部にＯＢ領域４０１を配置した構成などであっても良い。このように、本発明は、画素領域２０３におけるＯＢ領域と開口領域の配置により制限されるものではない。
ここで、撮像素子１０３のチップ面積について考える。画素領域基板２０１のチップ面積は、画素領域２０３の面積でほぼ決まる。一方、読み出し回路基板２０２においては、画素領域２０３の画素配置に対応するように計数部３０４，３０５が配された計数領域２０４の他に、周辺回路領域２０５，２０６，２０７，２０８が存在するため、チップ面積が大きくなってしまう、という課題がある。チップ面積の大きさは、撮像素子のコストに影響するため、チップ面積はあまり増大しないことが望ましい。
そこで、第１の実施形態においては、ＯＢ画素計数部３０４の面積を、開口画素計数部３０５よりも小さくする。ＯＢ画素計数部３０４の面積を小さくすることで、その空いた面積を周辺回路領域に充てることができ、結果として撮像素子１０３のチップ面積の増大を抑制することができる。以下、ＯＢ画素計数部３０４の面積を小さくする方法について説明する。
図５は、第１の実施形態に係る撮像素子１０３の画素と計数部の回路構成の一例を示す図である。なお図５では、１つの画素と１つの計数部のみを示しているが、ＯＢ画素３０１と開口画素３０２、ＯＢ画素計数部３０４と開口画素計数部３０５はそれぞれ同様の回路構成を有するため、図５では「画素５００」、「計数部５０５」と呼ぶ。
画素領域基板２０１に形成された画素５００は、シリコン貫通電極５０６を介して、読み出し回路基板２０２に形成された計数部５０５に接続される。画素５００は、フォトダイオード（以下、ＰＤ）５０１（光電変換部）、クエンチ抵抗５０２、反転バッファ５０３、パルス信号を整形するパルス整形回路５０４を含んで構成される。
ＰＤ５０１は、アバランシェフォトダイオードであり、クエンチ抵抗５０２を介して降伏電圧以上の逆バイアス電圧Ｖｂｉａｓが印加され、ガイガーモードで動作する。これにより、ＰＤ５０１にフォトンが入射するとアバランシェ増倍現象を引き起こし、アバランシェ電流が発生する。クエンチ抵抗５０２は、ＰＤ５０１のアバランシェ増倍現象を停止するための抵抗素子である。なお、クエンチ抵抗５０２は、トランジスタの抵抗成分を利用しても良い。ＰＤ５０１でアバランシェ増倍現象によりアバランシェ電流が生じると、クエンチ抵抗５０２で電圧降下が発生し、ＰＤ５０１に印加される逆バイアス電圧が降下する。逆バイアス電圧が降伏電圧まで降下するとアバランシェ増倍現象は停止する。その結果、アバランシェ電流が流れなくなり、ＰＤ５０１には再び逆バイアス電圧Ｖｂｉａｓが印加された状態に戻る。
反転バッファ５０３は、クエンチ抵抗５０２で発生した電圧変化をパルス信号として出力する。このようにして、ＰＤ５０１にフォトンが入射すると、反転バッファ５０３は１つのパルス信号を出力する。ここで、図５に示す「Ｓｐｄ」は、ＰＤ５０１及びクエンチ抵抗５０２により生成される波形を示す。「Ｓｐｄ＿ｉｎｖ」は、反転バッファ５０３から出力されたパルス信号を示す。信号Ｓｐｄに対し、閾値Ｖｔｈより電圧が降下している間、パルス信号Ｓｐｄ＿ｉｎｖはＨｉとなる。
そして、反転バッファ５０３から出力されたパルス信号Ｓｐｄ＿ｉｎｖは、パルス整形回路５０４に入力される。パルス整形回路５０４では、入力されたパルス信号Ｓｐｄ＿ｉｎｖに対してエッジ検出を行い、パルス幅が狭いパルス、すなわちＨｉ期間の短いパルスを生成して出力する（図５の「ＰＬＳ」）。パルス整形回路５０４より出力されたパルスＰＬＳは、貫通電極５０６を介して読み出し回路基板２０２側の計数部５０５に入力され、計数部５０５にてパルス数が計数される。
続いて、撮像素子１０３のＯＢ画素３０１及び開口画素３０２におけるフォトンカウント動作について説明する。図６は、図５に示した画素５００及び計数部５０５によるフォトンカウント動作の一例を示すタイミングチャートである。図中の「Ｓｐｄ」は、ＰＤ５０１及びクエンチ抵抗５０２により生成される信号の波形を示す。「Ｓｐｄ＿ｉｎｖ」は、反転バッファ５０３より出力されたパルス信号を示し、信号Ｓｐｄに対し、閾値Ｖｔｈより電圧が降下している間、パルス信号Ｓｐｄ＿ｉｎｖはＨｉとなる。「ＰＬＳ」は、パルス整形回路５０４で整形されて出力されたパルス信号を示す。
「ＣＮＴ＿ＲＳＴ」及び「ＣＮＴ＿ＥＮ」は、周辺回路領域２０５，２０６，２０７，２０８に含まれる不図示の制御回路より送られる駆動信号であり、計数部５０５の制御を行う。駆動信号ＣＮＴ＿ＲＳＴは、Ｈｉを送信することにより、計数部５０５のカウンタをリセットする。また、駆動信号ＣＮＴ＿ＥＮがＨｉとなる期間のみ、計数部５０５はパルス数を計数する。このようにして、露光時間を制御することができる。「ＣＮＴ」は、計数部５０５によりカウントされたカウント値を表す。
露光開始に先立って、時刻ｔ６００、ｔ６０１で、駆動信号ＣＮＴ＿ＲＳＴをそれぞれＨｉ、Ｌｏとして、計数部５０５のカウント値をリセットする。
時刻ｔ６０１で駆動信号ＣＮＴ＿ＥＮをＨｉとし、計数部５０５がパルスを計数可能な状態にする（撮影開始）。
時刻ｔ６０２において、ＰＤ５０１にフォトンが入射したことにより、アバランシェ増倍が起こり、信号Ｓｐｄの電位が変化する。クエンチ抵抗５０２を介して信号Ｓｐｄを出力するので、信号Ｓｐｄが再び一定の電位になるまで時間がかかる。この信号Ｓｐｄの電圧変化を受けて、反転バッファ５０３にてパルス信号Ｓｐｄ＿ｉｎｖが生成され、パルス整形回路５０４にてパルス信号Ｓｐｄ＿ｉｎｖのエッジを検出して、Ｈｉ期間の短いパルス信号ＰＬＳを生成する。時刻ｔ６０２にＨｉとなったパルス信号ＰＬＳが貫通電極５０６を介して計数部５０５に入力され、カウント値ＣＮＴが１となる。
時刻ｔ６０３以降、時刻ｔ６０４で駆動信号ＣＮＴ＿ＥＮがＬｏになるまで（撮影終了）、ＰＤ５０１にフォトンが入射するとそれぞれパルス信号ＰＬＳが生成されて計数部５０５にて計数される。つまり、計数部５０５にて計数されたカウント値は、入射したフォトン数に応じた値となり、これが画素５００の画素信号値となる。
時刻ｔ６０４で撮影が終了した後、各画素５００の計数部５０５で計数されたカウント値は、垂直選択回路及び水平選択回路の制御により、順次デジタル信号処理回路、デジタル信号出力回路に出力され、撮像素子１０３の外部に出力される。
ところで、本実施形態の撮像素子１０３はフォトンカウンティング方式であり、図５及び図６を用いて、フォトンが入射した時の駆動について説明してきた。しかし、フォトンの入射以外にも、暗電流などによりアバランシェ増倍現象が引き起こされ、その結果としてカウント値が増加することがある。単位時間当たりの暗電流に起因するカウント値をＤａｒｋ Ｃｏｕｎｔ Ｒａｔｅ（以下、ＤＣＲ）と呼ぶ。ＤＣＲは、高温環境下や、長時間蓄積により増え、撮像信号にオフセットとして加算される。その結果、撮像画像が劣化してしまうので、ＤＣＲの影響を補正することが望ましい。
本実施形態の撮像素子１０３は、開口画素３０２の周辺に遮光されたＯＢ画素３０１を有しており、ＯＢ画素３０１の信号レベルを基準として演算処理することにより、黒基準信号を得ることができる。ここで、撮影期間中に得られるＯＢ画素３０１のカウント値の最大値は、フォトンの入射がないため、開口画素３０２のカウント値の最大値よりはるかに小さくなる。仮に、ＤＣＲによるカウント値が非常に多い撮影条件で、撮像信号で想定しているカウントの最大値（例えば、１２ｂｉｔの４０９５カウント）に近いカウント値を暗電流成分で占めてしまった場合、そもそも撮像画像として成り立たない。従って、そのような場合には、撮影条件の見直し等が必要になる。
このように、ＯＢ画素計数部３０４のカウンタのビット数は、開口画素計数部３０５のカウンタのビット数より小さくすることができる。そして、計数部の面積はカウンタのビット数に大きく起因するため、カウンタのビット数が小さい、ＯＢ画素計数部３０４は、開口画素計数部３０５よりも小さい面積で構成することができる。
なお、ＯＢ画素３０１が複数行、複数列で構成された場合、対応するＯＢ画素計数部３０４の面積が画素の面積より小さいことから、位置関係がずれ、ＯＢ画素３０１からＯＢ画素計数部３０４への出力線の配線長が画素によって異なる。従来型の入射光を電圧値に変換するタイプの撮像素子では、配線長の違いにより、配線抵抗や寄生容量の影響により電圧値が振られて出力値が変動する、といった信号への影響があった。これに対し、本実施形態の撮像素子１０３は、入射するフォトン数をカウントする方式であるため、出力線の配線長さにより影響を受けることが無いという利点がある。
ＯＢ画素３０１より得られた黒基準信号は、周辺回路領域（例えば、２０６，２０８）に配されているデジタル信号処理回路などにおいてクランプ処理に用いられる。図７は、デジタル信号処理回路７００における、クランプ処理を説明する図である。計数部（ＯＢ画素計数部３０４、開口画素計数部３０５）より送られた信号（カウント値）は、図７のＩＮより入力される。不図示のＴＧからの制御信号により、ＯＢ画素３０１の信号が入力された場合には、データ取得・クランプ値生成部７０２に送られる。そして、データ取得・クランプ値生成部７０２にて、ＯＢ領域の信号の平均化処理を行い、黒基準信号を算出する。
例えば、ＯＢ画素３０１の信号を先にデジタル信号処理回路７００に送り出し、全ＯＢ画素３０１の信号の平均化処理を行い、黒基準信号を算出し、これを元にクランプ値を算出しておく。そして、開口画素３０２の画素信号（カウント値）が読み出されてデジタル信号処理回路７００に入力されると、減算回路７０１にてクランプ値の減算処理を行う。このように、暗電流等の影響による黒レベルのずれ分を取り除き、画素信号の黒レベルを黒基準信号に合わせることができる。なお、クランプ処理は、撮像装置が有する信号処理回路１０４にて行っても良い。
上記の通り第１の実施形態によれば、単一フォトンの検出が可能な撮像装置であって、ＯＢ画素計数部のカウンタのビット数を開口画素計数部のカウンタのビット数より小さく構成することで、ＯＢ画素計数部の面積を小さくする。そして、その分を周辺回路領域に充てること、すなわち、読み出し回路基板２０２において周辺回路領域の少なくとも一部を、画素領域基板２０１のＯＢ画素３０１が配置されている領域に重なる位置に配置する。これにより、撮像素子のチップ面積の増大を抑制することができる。また、ＯＢ画素を配することで、黒基準信号を用いた適切な補正をすることが可能となる。
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。第２の実施形態では、複数のＯＢ画素で１つのＯＢ画素計数部を共有することで、更に計数部領域の面積低減を実現する。なお、撮像装置１００の全体構成は図１に示すものと同様であるので、ここでは説明を省略する。
図８は、第２の実施形態における撮像素子１０３の構成例を示す平面図である。第１の実施形態における撮像素子１０３と同様に、画素領域基板８０１と読み出し回路基板８０２とを積層させた構成を有する。画素領域基板８０１上にある画素領域８０３は、光学的に遮光されたオプティカルブラック（ＯＢ）領域（網掛けで示す領域）と、被写体像を受光する開口領域とから構成される。ここでは、開口領域の下部と左部にＯＢ領域が配置された構成となっている。
ＯＢ領域には、遮光された複数の画素８０７（以下、「ＯＢ画素８０７」と呼ぶ。）が開口領域の下部と左部に隣接して複数画素が行列状に配置され、開口領域には、遮光されていない画素８０８（以下、「開口画素８０８」と呼ぶ。）が行列状に配置されている。ＯＢ領域に配されているＯＢ画素８０７から読み出された画素信号は、基準信号レベルへのクランプ処理の補正値取得に用いられる。
一方、読み出し回路基板８０２は、計数領域８０４と周辺回路領域８０５，８０６を備える。計数領域８０４は、ＯＢ画素８０７より発せられたパルス信号をカウントするＯＢ画素計数部８０９と、開口画素８０８より発せられたパルス信号をカウントする開口画素計数部８１０とが、行列状に配置されている。読み出し回路基板８０２に配されたＯＢ画素計数部８０９と開口画素計数部８１０はそれぞれ、画素領域基板８０１の対応する位置に配されたＯＢ画素８０７と開口画素８０８に接続されている。
ただし、ここでは複数のＯＢ画素８０７が１つのＯＢ画素計数部８０９を共有する構成、すなわち、１つのＯＢ画素計数部８０９が複数のＯＢ画素８０７から出力されるパルスをカウントする構成となっている。なお、図８では、ＯＢ画素計数部８０９は４つのＯＢ画素８０７のパルスをカウントする構成として記載しているが、本発明はこれに限られるものではない。
このように、複数のＯＢ画素８０７が１つのＯＢ画素計数部８０９を共有することで、ＯＢ画素計数部８０９の面積を全体として低減することができる。第１の実施形態でも述べたように、計数部の面積はカウンタのビット数に依存する。例えば、開口画素８０８から出力されるパルスをカウントする開口画素計数部８１０のカウンタのビット数を１２ｂｉｔとし、１つのＯＢ画素８０７から出力されるパルスのカウントとして最大１０ｂｉｔを想定する。
図８で示したように４画素で１つのＯＢ画素計数部８０９を共有する場合、ＯＢ画素計数部８０９に必要なカウンタのビット数は、４画素合わせて、１０ｂｉｔ×４＝１２ｂｉｔとなる。計数部面積で考えると、第１の実施形態のように４画素がそれぞれ１０ｂｉｔのカウンタを有する場合と比較して、大幅に低減することができる。
なお、周辺回路領域８０５，８０６は、ＯＢ画素計数部８０９が配された領域に隣接するように配置しており、この領域に、垂直選択回路、水平選択回路、タイミング発生回路（ＴＧ）、デジタル信号出力回路、制御回路、デジタル信号処理回路などを備える。なお、周辺回路領域８０５，８０６の配置はこれに限られるものではなく、図３に示すように、計数領域８０４の周囲の上下左右に周辺回路領域を配置しても良い。
次に、図９を用いて、第２の実施形態に係る４つのＯＢ画素８０７が１つのＯＢ画素計数部８０９を共有する場合の回路構成について説明する。図９において、４つのＯＢ画素８０７Ａ，８０７Ｂ，８０７Ｃ，８０７ＤがそれぞれＯＲ回路９００につながっており、ＯＲ回路９００を介してそれぞれの画素から出力されたパルス数をＯＢ画素計数部８０９にてカウントする構成となっている。
なお、ＯＲ回路９００は、画素領域基板２０１と読み出し回路基板２０２のどちら側に配置しても良い。また、４つのＯＢ画素８０７Ａ，８０７Ｂ，８０７Ｃ，８０７Ｄそれぞれの内部構成は、図５で示した画素５００の構成と同じなので、同じ参照番号を付して説明を省略する。
続いて、図９で示した、４つのＯＢ画素８０７Ａ，８０７Ｂ，８０７Ｃ，８０７Ｄからのフォトンカウント動作について、図１０のタイミングチャートを用いて説明する。
図中の「Ｓｐｄ＿Ａ」～「Ｓｐｄ＿Ｄ」は、各ＯＢ画素８０７Ａ～８０７ＤのＰＤ５０１及びクエンチ抵抗５０２により生成される信号の波形を示す。また、「Ｓｐｄ＿Ａ＿ｉｎｖ」～「Ｓｐｄ＿Ｄ＿ｉｎｖ」は、各ＯＢ画素８０７Ａ～８０７Ｄの反転バッファ５０３より出力されたパルス信号を示す。
信号Ｓｐｄ＿Ａ～Ｓｐｄ＿Ｄに対し、閾値Ｖｔｈより電圧が降下している間、パルス信号Ｓｐｄ＿Ａ＿ｉｎｖ～Ｓｐｄ＿Ｄ＿ｉｎｖはＨｉとなる。「ＰＬＳ＿Ａ」～「ＰＬＳ＿Ｄ」は、各ＯＢ画素８０７Ａ～８０７Ｄのパルス整形回路５０４で整形されて出力されたパルス信号を示す。なお、上述した各信号は、図９に示す信号と対応している。
「ＣＮＴ＿ＲＳＴ」及び「ＣＮＴ＿ＥＮ」は、周辺回路領域８０５，８０６に含まれる不図示の制御回路より送られる駆動信号であり、ＯＢ画素計数部８０９の制御を行う。駆動信号ＣＮＴ＿ＲＳＴは、Ｈｉを送信することにより、ＯＢ画素計数部８０９のカウンタをリセットする。また、駆動信号ＣＮＴ＿ＥＮがＨｉとなる期間のみ、ＯＢ画素計数部８０９はパルス数を計数する。このようにして、露光時間を制御することができる。「ＣＮＴ」は、ＯＢ画素計数部８０９の計数値を表す。
露光開始に先立って、時刻ｔ１０００、ｔ１００１で、駆動信号ＣＮＴ＿ＲＳＴをＨｉ、ＬｏとしてＯＢ画素計数部８０９のカウント値をリセットする。
時刻ｔ１００１で駆動信号ＣＮＴ＿ＥＮをＨｉとし、ＯＢ画素計数部８０９がパルスを計数可能な状態にする（撮影開始）。
時刻ｔ１００２において、ＯＢ画素８０７ＡのＰＤ５０１に暗電流の影響等により、アバランシェ増倍が起こり、信号Ｓｐｄ＿Ａの電位が変化する。クエンチ抵抗５０２を介して信号Ｓｐｄ＿Ａを出力するので、信号Ｓｐｄ＿Ａが再び一定の電位になるまで時間がかかる。この信号Ｓｐｄ＿Ａの電圧変化を受けて、反転バッファ５０３にてパルス信号Ｓｐｄ＿Ａ＿ｉｎｖが生成され、パルス整形回路５０４にてパルス信号Ｓｐｄ＿Ａ＿ｉｎｖのエッジを検出して、Ｈｉ期間の短いパルス信号ＰＬＳ＿Ａを生成する。時刻ｔ１００２にＨｉとなったパルス信号ＰＬＳ＿ＡがＯＲ回路９００を介してＯＢ画素計数部８０９に入力され、カウント値ＣＮＴが１となる。
ＯＢ画素８０７Ａと同様に、ＯＢ画素８０７Ｂ～８０７ＤのＰＤ５０１に暗電流の影響等でアバランシェ増倍が起こると、それに応じて生成されたパルス信号ＰＬＳ＿Ｂ～ＰＬＳ＿ＤがＯＲ回路９００を介してＯＢ画素計数部８０９に入力され、カウント値ＣＮＴがカウントアップされる。
時刻ｔ１００３以降、時刻ｔ１００４でＣＮＴ＿ＥＮがＬｏになるまで（撮影終了）、ＯＢ画素計数部８０９を共有するＯＢ画素８０７Ａ～８０７ＤのＰＤ５０１のアバランシェ増倍に応じて生成されたパルス信号がＯＢ画素計数部８０９にて計数される。つまり、ＯＢ画素計数部８０９にて計数されたカウント値は、４つのＯＢ画素８０７Ａ～８０７Ｄのカウント値の総和となる。
時刻ｔ１００４で撮影が終了した後、各ＯＢ画素計数部８０９で計数されたカウント値は、垂直選択回路及び水平選択回路の制御により、順次デジタル信号処理回路、デジタル信号出力回路に出力され、撮像素子１０３の外部に出力される。
なお、ＯＢ画素計数部８０９より得られた黒基準信号は、第１の実施形態と同様に、周辺回路領域に配されているデジタル信号処理回路などでクランプ処理に用いられる。クランプ処理も同様であるが、４画素分の信号値であることを考慮して演算すれば良い。
上記の通り第２の実施形態によれば、第１の実施形態よりも計数部面積を小さくすることができ、より大きい面積を周辺回路領域に充てることが可能となり、撮像素子のチップ面積の増大を更に抑制することが可能となる。
＜変形例＞
次に、第２の実施形態の変形例について説明する。第２の実施形態において、複数のＯＢ画素が１つのＯＢ画素計数部を共有する構成を説明したが、ＯＢ画素のＰＤで起こるアバランシェ増倍は、主に暗電流に起因するため、共有する複数のＯＢ画素でほぼ同時にアバランシェ増倍が起こる可能性が高い。その場合、複数のパルス信号が同時にＯＲ回路９００に入力し、１つのパルス信号として出力されるため、結果としてパルス数が正しく計数されないという課題が想定される。そこで、同時にアバランシェ増倍が起こった場合においても、正しくパルス数を計数する方法について説明する。
図１１は、本変形例におけるＯＢ画素８０７とＯＢ画素計数部８０９の回路構成を示す図であり、図９に示す構成に代えて用いられる。複数のＯＢ画素８０７Ａ，８０７Ｂ，８０７Ｃ，８０７Ｄが、ＯＲ回路９００を介してＯＢ画素計数部８０９に接続されている点は第２の実施形態と同様である。一方、本変形例では、各ＯＢ画素８０７Ａ～８０７Ｄが、パルス整形回路５０４の代わりに、パルス幅整形回路１１０１を備え、更にＡＮＤ回路１１０２Ａ，１１０２Ｂ，１１０２Ｃ，１１０２Ｄが追加された点が異なる。
パルス幅整形回路１１０１は、反転バッファ５０３より出力されたパルス信号を受けて、エッジ検出をし、制御部１１０３からの制御に応じてＨｉ期間の長いパルス信号を出力する。そのパルス幅は、ＯＢ画素計数部８０９を共有するＯＢ画素の数に依存し、共有するＯＢ画素の数が多いほど長くする。なお、パルス幅の決め方については、後述する。
各ＯＢ画素８０７Ａ～８０７Ｄのパルス幅整形回路１１０１より出力されたパルス信号ＰＬＳ＿Ａ～ＰＬＳ＿Ｄは、ＡＮＤ回路１１０２Ａ～１１０２Ｄを介してＯＲ回路９００に入力する。ＡＮＤ回路１１０２Ａ～１１０２Ｄのもう一方には、制御部１１０３からの制御信号が入力される。このＡＮＤ回路１１０２Ａ～１１０２Ｄに入力する制御信号は、ＯＢ画素８０７Ａ～８０７Ｄより出力されたパルス信号ＰＬＳ＿Ａ～ＰＬＳ＿Ｄのサンプリングタイミングを制御する。
ＡＮＤ回路１１０２Ａ～１１０２Ｄにそれぞれ異なるタイミングでＨｉになる制御信号ＳＡ～ＳＤを送ることで、パルス信号ＰＬＳ＿Ａ～ＰＬＳ＿Ｄが同時にＨｉとなったとしても、ＡＮＤ回路１１０２Ａ～１１０２Ｄから異なるタイミングでＨｉとなるパルスを出力することができる。これにより、同時にＨｉとなったパルス信号ＰＬＳ＿Ａ～ＰＬＳ＿Ｄを分離して計数することができる。
制御部１１０３からの制御信号ＳＡ～ＳＤとしては、例えば、それぞれ１ＣＬＫずつずらして送り、これを繰り返す。一方、パルス幅整形回路１１０１には、パルス幅が、共有するＯＢ画素８０７の数×ＣＬＫの幅になるよう、制御信号を送る。図１１のように４つのＯＢ画素８０７Ａ～８０７Ｄが１つのＯＢ画素計数部８０９を共有する場合は、１ＣＬＫの４倍の幅のパルス信号を出力するように制御する。ＡＮＤ回路１１０２Ａ～１１０２Ｄより出力された信号はＯＲ回路９００を介して、ＯＢ画素計数部８０９にて計数される。
続いて、第２の実施形態の変形例における撮像素子１０３のＯＢ画素からのフォトンカウント動作について説明する。図１２は、図１１に示したＯＢ画素８０７Ａ～８０７Ｄからのフォトンカウント動作の一例を示すタイミングチャートである。図中の「Ｓｐｄ＿Ａ」～「Ｓｐｄ＿Ｄ」、「ＣＮＴ＿ＲＳＴ」、「ＣＮＴ＿ＥＮ」、「ＣＮＴ」は、図１０で説明したものと同様であるため、ここでは説明を省略する。
「ＰＬＳ＿Ａ」～「ＰＬＳ＿Ｂ」は、各ＯＢ画素８０７Ａ～８０７Ｄのパルス幅整形回路１１０１で整形されて出力されたパルス信号を示す。「ＳＡ」～「ＳＤ」は、制御部１１０３より送られるサンプリングタイミングを制御する制御信号であり、それぞれ異なるタイミングでＨｉとなる。そして、「ＯＵＴ＿Ａ」～「ＯＵＴ＿Ｄ」は、ＡＮＤ回路１１０２Ａ～１１０２Ｄより出力される信号である。
露光開始に先立って、時刻ｔ１２００、ｔ１２０１で、駆動信号ＣＮＴ＿ＲＳＴをＨｉ、ＬｏとしてＯＢ画素計数部８０９のカウント値をリセットする。
時刻ｔ１２０１で駆動信号ＣＮＴ＿ＥＮをＨｉとし、ＯＢ画素計数部８０９がパルスを計数可能な状態にする（撮影開始）。
時刻ｔ１２０２において、ＯＢ画素８０７Ａ及び８０７ＢのＰＤ５０１に暗電流の影響等により、アバランシェ増倍が起こり信号Ｓｐｄ＿Ａ及びＳｐｄ＿Ｂの電位が変化する。クエンチ抵抗５０２を介して信号Ｓｐｄ＿Ａ及びＳｐｄ＿Ｂを出力するので、信号Ｓｐｄ＿Ａ及びＳｐｄ＿Ｂが再び一定の電位になるまで時間がかかる。この信号Ｓｐｄ＿Ａ及びＳｐｄ＿Ｂの電圧変化を受けて、反転バッファ５０３にてパルス信号Ｓｐｄ＿Ａ＿ｉｎｖ及びＳｐｄ＿Ｂ＿ｉｎｖが生成される。
そしてパルス幅整形回路１１０１にてエッジを検出し、制御部１１０３の制御により、Ｈｉ期間の長いパルス信号を生成する（時刻ｔ１２０２～ｔ１２０６）。この長さは、４ＣＬＫ相当であり、ちょうど制御信号ＳＡ，ＳＢ，ＳＣ，ＳＤが１回ずつＨｉになる周期に相当する。また、この長さはＰＤ５０１がアバランシェ増倍を起こし、再び一定の電位になるまでの時間内（デッドタイム内）であることが望ましい。
時刻ｔ１２０３からｔ１２０４で制御信号ＳＢがＨｉになり、ＡＮＤ回路１１０２Ｂの出力信号ＯＵＴ＿ＢがＨｉとなり、ＯＲ回路９００を介してＯＢ画素計数部８０９に入力され、カウント値ＣＮＴが１となり、ＯＢ画素８０７Ｂからのパルスが計数される。
一方、画素８０７ＡのＰＤ５０１で発生したアバランシェ増倍によるパルスは、時刻ｔ１２０５からｔ１２０６で制御信号ＳＡがＨｉになったタイミングで出力信号ＯＵＴ＿ＡがＨｉになり、ＯＢ画素計数部８０９にて計数される。以降、時刻ｔ１２０７でＣＮＴ＿ＥＮがＬｏになるまで（撮影終了）、ＯＢ画素計数部８０９を共有するＯＢ画素８０７Ａ～８０７ＤのＰＤ５０１でアバランシェ増倍が起こると、それぞれパルス信号が生成されてＯＢ画素計数部８０９にて計数される。
このように、制御部１１０３よりサンプリングタイミングを制御する信号を送り、これをもとにパルス信号を選択してＯＢ画素計数部８０９に整形した信号を入力することにより、同時にアバランシェ増倍が起こった場合でも、それぞれを分離して計数することが可能となる。
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
１００：撮像装置、１０３：撮像素子、１０４：信号処理回路、１０５：タイミング発生回路、１０６：全体制御・演算回路、２０１：画素領域基板、２０２：読み出し回路基板、２０３：画素領域、２０４：計数領域、２０５，２０６，２０７，２０８，８０５，８０６：周辺回路領域、３０１，８０７：ＯＢ画素、３０２，８０８：開口画素、３０４，８０９：ＯＢ画素計数部、３０５，８１０：開口画素計数部、５０１：フォトダイオード、５０２：クエンチ抵抗、５０３：反転バッファ、５０４：パルス整形回路、５０５：計数部、７００：デジタル信号処理回路、７０１減算回路、７０２：データ取得・クランプ値生成部、９００：ＯＲ回路、１１０１：パルス幅成形回路、１１０２Ａ～１１０２Ｄ：ＡＮＤ回路、１１０３：制御部

Claims (9)

  1. 第１の基板と、前記第１の基板と異なる第２の基板とが重なるように積層された撮像素子において、
    前記第１の基板は、光電変換部と、前記光電変換部への光の入射を受けてフォトンの入射を示すパルス信号を出力する回路と、をそれぞれ有する複数の画素が行列状に配置された画素領域を有し、
    前記第２の基板は、前記複数の画素からのパルス信号を計数する複数の計数手段が行列状に配置された計数領域と、前記複数の画素及び前記複数の計数手段の駆動を制御する回路を含む周辺回路領域と、を有し、
    前記画素領域は、前記光電変換部が遮光された複数の第１の画素を有する第１の領域と、前記光電変換部が遮光されていない複数の第２の画素を有する第２の領域とからなり、
    前記計数領域は、前記複数の第１の画素からのパルス信号を計数する複数の第１の計数手段と、前記複数の第２の画素からのパルス信号を計数する複数の第２の計数手段と、を含み、
    前記第２の基板における前記周辺回路領域の少なくとも一部が、前記第１の基板における前記第１の領域と重なる領域に配置されていることを特徴とする撮像素子。
  2. 前記各第１の計数手段の面積が、前記各第２の計数手段の面積よりも小さいことを特徴とする請求項１に記載の撮像素子。
  3. 前記各第１の計数手段が計数できる最大値は、前記各第２の計数手段が計数できる最大値よりも小さいことを特徴とする請求項２に記載の撮像素子。
  4. 前記各第１の計数手段は、複数である第１の数の前記第１の画素からのパルス信号を計数することを特徴とする請求項１に記載の撮像素子。
  5. 前記各第１の計数手段の面積が、前記第１の数の前記各第２の計数手段の面積よりも小さいことを特徴とする請求項４に記載の撮像素子。
  6. 前記第１の数の前記第１の画素から出力されるパルス信号が、同時に前記各第１の計数手段に入力しないように制御する制御手段を更に有することを特徴とする請求項４または５に記載の撮像素子。
  7. 前記各画素は、更に、暗電流を受けてパルス信号を出力することを特徴とする請求項１乃至６のいずれか１項に記載の撮像素子。
  8. 前記第１の計数手段により計数されたカウント値を用いて、前記第２の計数手段により計数されたカウント値を補正する補正手段を更に有することを特徴とする請求項１乃至７のいずれか１項に記載の撮像素子。
  9. 請求項１乃至７のいずれか１項に記載の撮像素子と、
    前記第１の計数手段により計数されたカウント値を用いて、前記第２の計数手段により計数されたカウント値を補正する補正手段と、
    を有することを特徴とする撮像装置。
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