JP7287304B2

JP7287304B2 - ワイドバンドギャップ半導体装置の製造方法

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Publication number: JP7287304B2
Application number: JP2020020759A
Authority: JP
Inventors: 愛子梶; 有一竹内; 哲也山田; 行彦渡辺
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2020-02-10
Filing date: 2020-02-10
Publication date: 2023-06-06
Anticipated expiration: 2040-02-10
Also published as: JP2021128949A

Description

本発明は、炭化珪素（以下、ＳｉＣという）などのワイドバンドギャップ半導体装置の製造方法に関するものである。

従来より、トレンチエッチング工程では、半導体表面にレジストを配置したのち、露光装置を用いてレジストを露光・現像して露光マスクをパターニングし、露光マスクを用いたエッチングを行うことでトレンチを形成している。このとき、半導体表面の凹凸に合わせて露光マスクの露光が行われるように、露光装置での精度良いフォーカスが行われるようにしている（例えば、特許文献１参照）。

例えば、ステッパと呼ばれる露光装置では、次のようにして露光を行っている。まず、半導体表面にレジストを塗布したのち、レジスト上から半導体表面に向けてＬＥＤ（Light Emitting Diode）光を入射し、その反射光を受光することで半導体表面の凹凸を検出する。より詳しくは、ショット毎に、フォーカス測定範囲内におけるフォーカスセンサの位置で５点ずつ半導体表面の凹凸高さを測定し、５点の高さデータより、最小二乗法に基づいてショット毎の表面基準面を算出する。次に、半導体ウェハが搭載されるステージを駆動し、Ｘ方向およびＹ方向の走査やＺ方向の調整に基づいて対象ショットに対する高さ合わせや傾き補正を行う。これにより、フォーカス位置において対象ショットの表面基準面が露光光に対して垂直な平面となるように高さや傾きが補正される。続いて、再度ＬＥＤ光の入射および受光を行って対象ショットの半導体表面の表面基準面を算出し、高さや傾き補正が的確に行われているかを確認する。そして、補正が的確に行われていれば対象ショットのレジストの露光を行う。このような動作をショット毎に繰り返して、半導体ウェハの全面においてレジストの露光を行っている。

特開２００４－７１８５１号公報

しかしながら、半導体がＳｉＣである場合、ＳｉＣ表面の凹凸を正確に測定できないために、形成したトレンチの線幅にばらつきが生じることがあることが判った。

このような現象が生じる理由について、本発明者らが鋭意検討を行ったところ、ＳｉＣが透明のためにＬＥＤ光が透過してしまい、ＳｉＣの裏面側などに傷があると、ＳｉＣ表面の凹凸を正確に測定できないことがあることが確認された。具体的には、ＳｉＣの裏面に傷が存在すると、その傷によってＬＥＤ光の反射方向にずれが生じ、そのためにＳｉＣ表面の凹凸を正確に測定することができないことが判った。

なお、ここでは半導体がＳｉＣである場合を例に挙げて説明したが、傷が影響するワイドバンドギャップ半導体について、同様の課題が発生し得る。また、露光マスクの例として、トレンチ形成用マスクを例に挙げて説明したが、ここで説明した課題は露光マスクを形成する上で発生し得るものである。すなわち、他の露光マスク、例えばイオン注入用マスクや層間絶縁膜に形成するコンタクトホール形成用のエッチングマスクについても、同様の課題が発生し得る。

本発明は上記点に鑑みて、的確に露光マスクを形成できるワイドバンドギャップ半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ワイドギャップ半導体で構成される半導体ウェハ（１０）の上にレジスト（１１）を配置し、該レジストを露光して所定の線幅の開口部を形成するワイドバンドギャップ半導体装置の製造方法であって、表面および該表面の反対側となる裏面を有する半導体ウェハを用意することと、半導体ウェハの裏面に存在する傷（１０ｃ）の凹凸量を測定し、該半導体ウェハとして、凹凸量が５０ｎｍ以下の傷のみしか存在しない、もしくは、前記傷が無い部分を選択することと、選択された半導体ウェハの上にレジストを配置することと、所定のフォーカス測定範囲を１ショットとして、ショット毎に、レジストの上から半導体ウェハに向けてスキャン光を照射しつつ、該スキャン光の反射光を受光することでフォーカス測定範囲内における複数位置において半導体ウェハの表面の凹凸高さを測定することと、凹凸高さを測定することにおいて測定された複数位置それぞれでの高さを示す高さデータより、最小二乗法に基づいてショット毎の近似平面となる表面基準面を算出することと、露光光に対して垂直かつ露光のフォーカスが合っている面を表面理想面として、該表面理想面に合わせて表面基準面の高さおよび傾き調整を行ったのち、露光光をレジストに照射することで、レジストに開口部を形成することと、を含んでいる。

このように、事前準備として、半導体ウェハの裏面の傷の位置や凹凸量を測定している。そして、半導体ウェハとして、裏面に傷が存在しないもの、もしくは存在していても凹凸量が５０ｎｍ以下のものを半導体素子の形成に用いるようにしている。これにより、デフォーカスの発生を抑制してレジストの開口部の線幅を期待する線幅とすることが可能となり、的確に露光マスクを形成することが可能となる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態で説明するステッパの概略構成を示した図である。ステッパによるフォーカス測定範囲と１ショットの露光エリアの関係を示した図である。フォーカス測定による表面基準面の算出や傾き補正の様子を示した図である。フォーカス測定範囲と凹凸高さの測定が行われる５つのチャンネルを示した図である。シリコンウェハの裏面に傷がある場合のＬＥＤ光の反射の様子を示した図である。ＳｉＣウェハの裏面に傷がある場合のＬＥＤ光の反射の様子を示した図である。裏面の傷の影響を受けてＳｉＣ表面の凹凸高さを正確に測定できなかった場合に露光したレジストの開口部の画像を示した図である。裏面の傷の影響を受けずにＳｉＣ表面の凹凸高さを正確に測定できた場合に露光したレジストの開口部の画像を示した図である。傷の凹凸量と露光後の状態との関係を調べるのに用いた半導体ウェハの傷の様子を示した図である。図７中の点Ｓ１における傷の高さデータと露光後のレジストの開口部の画像の様子を示した図である。図７中の点Ｓ２における傷の高さデータと露光後のレジストの開口部の画像の様子を示した図である。図７中の点Ｓ３における傷の高さデータと露光後のレジストの開口部の画像の様子を示した図である。図７中の点Ｓ４における傷の高さデータと露光後のレジストの開口部の画像の様子を示した図である。図７中の点Ｓ５における傷の高さデータと露光後のレジストの開口部の画像の様子を示した図である。露光工程が行われるＳｉＣ半導体装置の一例を示した縦型ＭＯＳＦＥＴの断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。ここでは、ステッパを用いたＳｉＣ半導体装置の製造方法について説明する。ＳｉＣ半導体装置を製造する際の一工程として、ステッパを用いて露光マスクのパターニングを行っており、さらにその露光マスクをトレンチ形成用マスクとして用いてトレンチ形成を行っている。

まず、図１を参照して、ステッパの構成について説明する。なお、図１中の紙面左右方向をＸ方向、紙面垂直方向をＹ方向、紙面上下方向をＺ方向として説明する。

ステッパ１は、表面およびその反対側となる裏面を有する半導体ウェハ１０の表面側に配置したレジスト１１のパターニングに用いられる。パターニングしたレジスト１１は、例えばトレンチ形成用マスクなどの露光マスクとして用いられる。図１に示すように、ステッパ１は、ウェハステージ２、レチクルステージ３、露光光源４、照明光学系５、投影光学系６、投光部７、受光部８および制御部９を有した構成とされている。

ウェハステージ２は、加工対象となる半導体ウェハ１０の表面に例えば１μｍの厚みのレジスト１１を形成したものを搭載し、レジスト１１の露光が良好に行われるように、位置や傾き補正を行うためのものである。ここでは、半導体ウェハ１０の一例として、ＳｉＣウェハ１０ａの表面にＳｉＣエピタキシャル層（以下、単にエピ層という）１０ｂを成膜したものを図示している。ウェハステージ２は、制御部９からの制御信号に基づいて、Ｘ方向およびＹ方向に平行なＸＹ平面上における走査や半導体ウェハ１０の傾き補正などを行うことが可能となっている。このため、ステッパ１による１ショット、つまり１回の露光工程によって露光される四角形状の範囲（以下、露光エリアという）毎に、ウェハステージ２を制御して半導体ウェハ１０の高さや傾き補正などが行えるようになっている。

ここで、半導体ウェハ１０については、予め結晶欠陥の測定を行うことで、半導体ウェハ１０中における欠陥位置を特定しておくこともできる。後で説明するように、本実施形態では、事前準備として、半導体ウェハ１０中の欠陥位置を特定しており、図示しないアライメントマークなどの目印を基準として各欠陥のＸＹ位置座標を記憶するようにしている。

レチクルステージ３は、レチクル３ａの支持台であり、ＸＹ平面において移動可能に構成されている。レチクル３ａは、被転写対象となるレジスト１１に対して露光によってパターン転写を行うための原版となるフォトマスクであり、半導体ウェハ１０に対してパターン転写する形状と対応する所望パターンが形成されている。レチクルステージ３には開口部３ｂが形成されており、レチクルステージ３上において開口部３ｂを跨ぐように所望パターンが形成されたレチクル３ａが配置される。そして、レチクル３ａに対して照明光学系５から照射された露光光が開口部３ｂを通過して投影光学系６に入射されるようになっている。

露光光源４は、レジスト１１の露光を行うための露光光を発生するものである。例えば、露光光としては波長３６５ｎｍのｉ線を用いている。この露光光源４で発生させられた露光光が照明光学系５に伝えられるようになっている。

照明光学系５は、露光光源４から伝えられた露光光を集光し、レチクル３ａに向けて照射するものである。

投影光学系６は、投影レンズなどを備えたものであり、所望パターンが形成されたレチクル３ａを通過した通過光を入光し、それを投影レンズにより所定割合に縮小してレジスト１１に投光する。

投光部７は、フォーカス測定のためのスキャン光となるＬＥＤ光を出力するものであり、半導体ウェハ１０の表面のフォーカス測定範囲内においてスキャン光の照射を行う。ステッパ１では、仕様上、フォーカス測定範囲が固定エリアとして決まっている。投光部７は、そのフォーカス測定範囲内の複数点、例えば中心位置と４隅の合計５点において高さ測定のためのスキャン光の照射を行うようになっている。

なお、ステッパ１において、「フォーカス測定範囲」は、１ショットの「露光エリア」と同じ範囲であっても良いし、異なった範囲となっていても良い。例えば、図２中に示したように、「フォーカス測定範囲」は、「露光エリア」と中心位置が同じで、かつ、「露光エリア」と異なるサイズとされる。また、「フォーカス測定範囲」は、「露光エリア」ごとに設定され、両者のステップピッチは同じとされる。図２の例では、「フォーカス測定範囲」が「露光エリア」を囲むサイズとされた場合を示しており、ここでは「フォーカス測定範囲」が２．２ｃｍ□、「露光エリア」が１ｃｍ□とされている。逆に、「露光エリア」の方が「フォーカス測定範囲」を囲むサイズとされていても良い。フォーカス測定は、半導体ウェハ１０のうち、チップとして利用される有効エリア内において、ショット数と同じ数行われる。ここでは、半導体ウェハ１０のエッジから所定幅分を除いた範囲を有効エリアとし、それよりも外側の部分をチップとして取り出さない無効エリアとしている。なお、上記では、１回の露光工程での露光のことを１ショットと呼んでいるが、１回のフォーカス測定のことも１ショットと呼ぶ。

受光部８は、投光部７から半導体ウェハ１０に対して照射したスキャン光となるＬＥＤ光の反射光を受光し、それによる受光結果を示す検出信号を制御部９に伝える。

制御部９は、受光部８から伝えられる受光結果に基づいて、フォーカス測定範囲での表面基準面の算出などのフォーカス測定に関する各種演算を行う。表面基準面については、例えば、フォーカス測定範囲内においてスキャンした複数点での高さに基づいて最小二乗法による演算を行うことで行われる。また、制御部９は、レチクルステージ３の制御や、ウェハステージ２の制御、露光光源４からの露光光の照射の制御などを行う。これにより、レチクル３ａのＸＹ平面上での移動や、加工対象となる半導体ウェハ１０のＸＹ平面上での移動およびフォーカス測定に基づく傾き補正などが行われるようになっている。

次に、ステッパ１を用いたレジスト１１の露光工程について説明する。最初に、ステッパ１で行われる通常時の露光工程について説明する。

まず、半導体ウェハ１０の表面にレジストを塗布したのち、図３の状態（ａ）に示すように、投光部７よりレジスト１１上から半導体ウェハ１０の表面に向けてスキャン光となるＬＥＤ光を入射し、その反射光を受光部８で受光する。そして、制御部９において、受光部８から伝えられる受光結果に基づいて、フォーカス測定範囲での表面基準面の算出などが行われる。

より詳しくは、ショット毎に、フォーカス測定範囲内におけるフォーカスセンサの位置に対応する複数位置、ここでは５点のチャンネルにおいて半導体表面の凹凸高さを測定する。すなわち、図４に示すように、フォーカス測定範囲の中心位置および四隅の５点において、高さ測定が行われる。以下、５つのチャンネルについて、図３の紙面左上をＣＨ１、右上をＣＨ２、中心位置をＣＨ３、左下をＣＨ４、右下をＣＨ５と言う。各チャンネルの位置関係については任意であるが、本実施形態ではＣＨ１、ＣＨ２、ＣＨ４、ＣＨ５が正方形状を形作る位置関係とされ、正方形状の各辺を構成するチャンネル間の距離が１．４ｃｍとされている。

そして、図３の状態（ｂ）に示すように、ＣＨ１～ＣＨ５の５点での高さ測定が完了したら、その５点の高さデータより、最小二乗法に基づいてショット毎の近似平面となる表面基準面を算出する。

次に、図３の状態（ｃ）に示すように、半導体ウェハ１０が搭載されたウェハステージ２を駆動し、Ｘ方向およびＹ方向の走査やＺ方向の調整に基づいて対象ショットに対する高さ合わせや傾き補正を行う。これにより、フォーカス位置において対象ショットの表面基準面が露光光に垂直な平面となるように高さや傾きが補正される。続いて、再度ＬＥＤ光の入射および受光を行って対象ショットの半導体ウェハ１０の表面の表面基準面を算出し、高さや傾き補正が的確に行われているかを確認する。そして、補正が的確に行われていれば、露光光源４から露光光となるｉ線を出力し、照明光学系５やレチクル３ａおよび投影光学系６を通じて対象ショットのレジスト１１にｉ線を照射し、露光を行う。このような動作をショット毎に繰り返して、半導体ウェハ１０の有効エリアの全ショットにおいてレジスト１１の露光を行う。

ここで、通常であれば、ＣＨ１～ＣＨ５それぞれの高さ測定に基づいて対象ショットの表面基準面が算出される。しかしながら、ＳｉＣが透明のためにＬＥＤ光が透過してしまい、ＳｉＣの裏面側などに欠陥や傷があると、ＳｉＣ表面の凹凸を正確に測定できないことがあることが確認された。

例えば、図５Ａに示すように、シリコンウェハＪ１の場合、ＬＥＤ光を透過しないため、仮に裏面側に傷Ｊ１ａがあったとしても、その影響を受けることは無く、シリコン層の表面でＬＥＤ光が反射される。このため、シリコンウェハＪ１の表面基準面を的確に算出でき、シリコンウェハＪ１の表面側に形成したレジストＪ２を的確に露光することが可能となる。

これに対して、図５Ｂに示すように、バンドギャップの大きい炭化珪素等の半導体ウェハ１０の裏面に大きな傷１０ｃが存在している場合には、透過したＬＥＤ光が裏面の傷１０ｃによって反射し、その反射光がレジスト１１側の一面に戻ってしまう。これが受光部８にて受光されてしまうために、ＳｉＣ表面の凹凸を正確に測定できなくなるのである。

図６Ａおよび図６Ｂは、裏面の傷１０ｃの影響を受けてＳｉＣ表面の凹凸を正確に測定できなかった場合と、傷１０ｃの影響を受けずにＳｉＣ表面の凹凸を正確に測定できた場合それぞれのレジスト１１の開口部の画像である。これらの図に示すように、傷１０ｃの影響を受けた場合には、影響を受けなかった場合と比較して、レジスト１１の開口部の線幅が狭くなっていた。

このように、裏面の傷１０ｃの影響によって対象ショットの表面基準面が的確に算出できなくなると、フォーカス余裕度（以下、ＤＯＦ（Depth of Focus）という）の範囲外となり、露光の焦点位置が最良位置からずれるデフォーカスが発生する。このため、レジスト１１の露光が的確に行えなくなる。したがって、半導体ウェハ１０として、裏面側に傷１０ｃが存在しないものを用いることが、傷１０ｃの影響によるデフォーカスの発生を抑制でき、レジスト１１の露光を的確に行えるようにするのに有効である。

ただし、現実的には半導体ウェハ１０に傷１０ｃが完全に存在しないようにすることは難しいし、傷１０ｃの無いもののみしか素子形成に使用できなくなると、製品歩留まりを得ることができない。そこで、本発明者らがさらに試作検討を行った。その結果、裏面の傷１０ｃがすべて影響するのでは無く、傷１０ｃの深さによって影響するものと影響が少ないものとがあることが確認された。

具体的には、半導体ウェハ１０のうち傷１０ｃが存在していた複数箇所を選択し、裏面の傷１０ｃの凹凸量と、各箇所でのレジスト１１の露光後の様子およびレジスト１１の開口部の線幅を測定する実験を行った。図７は、その実験に用いた半導体ウェハ１０と裏面の傷１０ｃの形状を示した図であり、図８Ａ～図８Ｅは、その実験結果を示している。なお、図８Ａ～図８Ｅは、それぞれ、紙面左側が傷１０ｃの高さデータを示しており、紙面右側がレジスト１１の露光後の様子を示した画像である。また、凹凸量とは、半導体ウェハ１０の裏面のうちの平坦面となっている部分からの突出量もしくは凹み量を示している。

図７に示される点Ｓ１～Ｓ５に存在する傷１０ｃについて、高さデータおよびレジスト１１の露光後の様子を調べた。点Ｓ１～Ｓ３は裏面中央に存在する広面積にわたる傷１０ｃａ、点Ｓ４は線状の傷１０ｃｂ、点Ｓ５は局所的にある程度の面積で発生した傷１０ｃｃであった。

図８Ｂ、図８Ｄに示すように、点Ｓ２、Ｓ４では、デフォーカスが発生しておらず、レジスト１１の開口部の線幅も、期待する線幅となっていた。高さデータを確認したところ、点Ｓ２については最大の凹凸量が５０ｎｍ程度、点Ｓ４については最大の凹凸量が２０ｎｍ程度となっていた。点Ｓ２については、広面積にわたる傷１０ｃａのうちの一点であるが、傷１０ｃａの中央近辺では凹凸量が小さくなっていた。

一方、図８Ａ、図８Ｃ、図８Ｅに示すように、点Ｓ１、Ｓ３、Ｓ５では、デフォーカスが発生しており、レジスト１１の開口部の線幅が期待する線幅よりも狭くなっていた。高さデータを確認したところ、点Ｓ１、Ｓ３については最大の凹凸量が６０ｎｍ程度、点Ｓ５については最大の凹凸量が９０ｎｍ程度となっていた。

このような実験を様々な半導体ウェハ１０に対して行ったところ、上記と同様の結果が得られており、傷１０ｃの最大の凹凸量が５０ｎｍ以下であればデフォーカスが発生せず、レジスト１１の開口部の線幅が期待する線幅となっていた。反面、傷１０ｃの最大の凹凸量が５０ｎｍを超えると、デフォーカスが発生する場合が生じ、レジスト１１の開口部の線幅が期待する線幅よりも狭くなる場合があった。

このように、半導体ウェハ１０として、裏面に傷１０ｃが存在しないもの、もしくは存在していても凹凸量が５０ｎｍ以下のものを用いることで、デフォーカスの発生を抑制してレジスト１１の開口部の線幅を期待する線幅とすることが可能となる。特に、最小加工寸法が１μｍ以下、例えば０．３～０．８μｍのような微細な半導体素子を形成する際のレジスト１１の露光を行う場合に、レジスト１１の開口部の線幅が狭くなることによる影響が大きくなる。このような場合に、半導体ウェハ１０として、裏面に傷１０ｃが存在しないもの、もしくは存在していても凹凸量が５０ｎｍ以下のものを用いることが、線幅の影響を抑制する上で有効となる。

このため、本実施形態では、事前準備として、半導体ウェハ１０の裏面に存在する傷１０ｃの位置および凹凸量を特定しておき、凹凸量が５０ｎｍ以下の傷１０ｃしか存在しない半導体ウェハ１０を半導体素子の形成に使用するようにしている。事前準備については、レジスト１１の塗布前に行う。具体的には、光学表面粗さ／形状測定器を用いて半導体ウェハ１０の裏面に存在する傷１０ｃの位置、すなわち半導体ウェハ１０上でのＸＹ位置座標および凹凸量を測定する。そして、このような事前準備を行った後、凹凸量が５０ｎｍ以下の傷１０ｃしか存在しない半導体ウェハ１０を良品として扱って上記した露光工程を行う。

以上説明したように、本実施形態では、事前準備として、半導体ウェハ１０の裏面の傷１０ｃの位置や凹凸量を測定している。そして、半導体ウェハ１０として、裏面に傷１０ｃが存在しないもの、もしくは存在していても凹凸量が５０ｎｍ以下のものを半導体素子の形成に用いるようにしている。これにより、デフォーカスの発生を抑制してレジスト１１の開口部の線幅を期待する線幅とすることが可能となり、的確に露光マスクを形成することが可能となる。

特に、最小加工寸法が１μｍ以下、例えば０．３～０．８μｍのように微細な半導体素子を形成する際に、レジスト１１の開口部の線幅が狭くなることによる影響が大きくなる。このような場合にも、半導体ウェハ１０として、裏面に傷１０ｃが存在しないもの、もしくは存在していても凹凸量が５０ｎｍ以下のものを用いることで、的確に露光マスクを形成することが可能となる。

例えば、図９に示すような縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置の製造方法における一工程として、上記した露光工程を行うと好ましい。

ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板２１が用いられており、ｎ^＋型基板２１の主表面上には、ｎ^＋型基板２１よりも低不純物濃度のＳｉＣからなるｎ^－型低濃度層２２がエピタキシャル成長させられている。このように、ＳｉＣウェハ１０ａに相当するｎ^＋型基板２１の上にエピ層１０ｂに相当するｎ^－型低濃度層２２が形成されたものが半導体ウェハ１０に相当する。

ｎ^－型低濃度層２２は、ｎ^＋型基板２１から離れた位置において幅狭とされたＪＦＥＴ部２２ａと連結され、ＪＦＥＴ部２２ａの両側には、ＳｉＣからなるｐ型ディープ層２３が形成されている。ｐ型ディープ層２３は、ＪＦＥＴ部２２ａと同じ厚みで構成される。さらに、ＪＦＥＴ部２２ａおよびｐ型ディープ層２３の上には、ＳｉＣからなるｐ型ベース領域２４が形成され、ｐ型ベース領域２４の上には、ＳｉＣからなるｎ^＋型ソース領域２５およびｐ^＋型コンタクト領域２６が形成されている。ｎ^＋型ソース領域２５は、ｐ型ベース領域２４のうちＪＦＥＴ部２２ａと対応する部分の上に形成されており、ｐ^＋型コンタクト領域２６は、ｐ型ベース領域２４のうちｐ型ディープ層２３と対応する部分の上に形成されている。

ｐ型ベース領域２４およびｎ^＋型ソース領域２５を貫通してＪＦＥＴ部２２ａに達するゲートトレンチ２７が形成されている。このゲートトレンチ２７の側面と接するように上述したｐ型ベース領域２４およびｎ^＋型ソース領域２５が配置されている。ゲートトレンチ２７は、図９の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図９には１本しか示していないが、ゲートトレンチ２７は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層２３の間に挟まれるように配置されていてストライプ状とされている。

また、ｐ型ベース領域２４のうちゲートトレンチ２７の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域２５とＪＦＥＴ部２２ａとの間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ２７の内壁面にゲート絶縁膜２８が形成されている。そして、ゲート絶縁膜２８の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極２９が形成されており、これらゲート絶縁膜２８およびゲート電極２９によってゲートトレンチ２７内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。

ｎ^＋型ソース領域２５やｐ^＋型コンタクト領域２６およびトレンチゲート構造の表面には、層間絶縁膜３０が形成されている。そして、層間絶縁膜３０の上に導体パターンとして、ソース電極３１や図示しないゲート配線層が形成されている。層間絶縁膜３０にはコンタクトホール３０ａが形成されており、ソース電極３１がｎ^＋型ソース領域２５やｐ^＋型コンタクト領域２６と電気的に接触させられている。また、図９とは別断面において、さらに層間絶縁膜３０はコンタクトホールが形成されており、このコンタクトホールを通じてゲート電極２９とゲート配線層とが電気的に接続されている。

さらに、ｎ^＋型基板２１の裏面側にはｎ^＋型基板２１と電気的に接続されたドレイン電極３２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。

このようなＳｉＣ半導体装置において、各不純物層やゲートトレンチ２７の中で最小加工寸法となる部分、例えばゲートトレンチ２７の幅が０．３～０．８μｍに設定される。そのようなゲートトレンチ２７を形成する際のトレンチ形成用の露光マスクとしてレジスト１１を露光したものを用いる場合に、上記した露光工程を行うことで的確に露光マスクを形成でき、所望の線幅のゲートトレンチ２７を形成できる。したがって、所望の特性のＳｉＣ半導体装置を的確に製造することが可能となる。

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記実施形態では、ＳｉＣウェハ１０ａの上にエピ層１０ｂを形成した半導体ウェハ１０に対してレジスト１１を配置し、このレジスト１１を露光する場合を例に挙げて説明したが、半導体ウェハ１０の形態の一例を示したに過ぎず、他の構造であっても良い。また、レジスト１１を露光した露光マスクとしてトレンチ形成用マスクを例に挙げたが、トレンチ形成用マスク以外、例えばイオン注入用マスクや層間絶縁膜に形成するコンタクトホール形成用のエッチングマスクに適用されるものであっても良い。

なお、上記実施形態では、簡素化のために、加工対象となる半導体ウェハ１０の表面にレジスト１１を塗布する構成を例に挙げて説明したが、半導体ウェハ１０の上に酸化膜などの絶縁膜を配置し、その絶縁膜の上にレジスト１１が塗布される構成でも良い。このような場合でも、スキャン光が絶縁膜を透過して半導体ウェハ１０の表面で反射する際に、裏面の傷１０ｃが影響して表面基準面の算出に影響を与えることから、上記と同様のことが言える。

また、上記実施形態では、半導体ウェハ１０として、傷１０ｃの凹凸量が５０ｎｍ以下のもののみが存在するもののみを用いるようにしたが、必ずしも半導体ウェハ１０の裏面の全域において、傷１０ｃの凹凸量が５０ｎｍ以下のもののみとなっている必要はない。

例えば、半導体ウェハ１０のうちの無効エリアに５０ｎｍを超える傷１０ｃが存在していたとしても、半導体素子の製造に与える影響は少ないため、無効エリアについては５０ｎｍを超える傷１０ｃが存在していても良い。

また、有効エリアに５０ｎｍを超える傷１０ｃが存在していたとしても、製品歩留まりを考慮して、半導体ウェハ１０のうちの有効エリアにおけるチップ取り出し面積のうち、５０ｎｍを超える傷１０ｃの存在しないチップ面積の割合が９０％以上であれば良い。このような割合であれば、製品歩留まり９０％以上を得ることができるため、有効エリアに５０ｎｍを超える傷１０ｃが存在していたとしても、半導体ウェハ１０を半導体素子の形成に用いても良い。

また、ＳｉＣウェハ１０ａの上にエピ層１０ｂを形成した半導体ウェハ１０を用いて形成する半導体素子の一例として、縦型ＭＯＳＦＥＴを挙げたが、他のデバイス、例えばショットキーダイオードなどであっても良い。

また、上記各実施形態において言及した数値、例えばフォーカス測定範囲やチャネル間の距離などについては一例を示したに過ぎない。また、レジスト１１の膜厚として１μｍを例に挙げたが、これに限るものではない。ただし、レジスト１１の膜厚が厚くなるほど、線幅の狭い開口部を形成する場合に、所望の線幅よりも狭くなることによる影響が大きく、特にレジスト１１の厚みに対する線幅の比となるアスペクト比が１以上となる場合に、その影響が生じやすい。このため、レジスト１１の膜厚が１μｍ以上とされる場合において線幅が１μｍ以下とされるようなアスペクト比が１以上となる場合に、上記した露光工程を行うことが好適である。

さらに、上記実施形態では、半導体ウェハ１０としてＳｉＣウェハ１０ａの上にエピ層１０ｂを形成してＳｉＣ半導体装置を製造する場合を例に挙げて説明したが、ワイドバンドギャップ半導体装置の製造に本発明を適用することが可能である。

１ステッパ
２ウェハステージ
４露光光源
７投光部
８受光部
９制御部
１０半導体ウェハ
１０ａＳｉＣウェハ
１０ｂエピ層
１１レジスト

Claims

ワイドギャップ半導体で構成される半導体ウェハ（１０）の上にレジスト（１１）を配置し、該レジストを露光して所定の線幅の開口部を形成するワイドバンドギャップ半導体装置の製造方法であって、
表面および該表面の反対側となる裏面を有する前記半導体ウェハを用意することと、
前記半導体ウェハの裏面に存在する傷（１０ｃ）の凹凸量を測定し、該半導体ウェハとして、前記凹凸量が５０ｎｍ以下の前記傷のみしか存在しない、もしくは、前記傷が無い部分を選択することと、
選択された前記半導体ウェハの上に前記レジストを配置することと、
所定のフォーカス測定範囲を１ショットとして、ショット毎に、前記レジストの上から前記半導体ウェハに向けてスキャン光を照射しつつ、該スキャン光の反射光を受光することで前記フォーカス測定範囲内における複数位置において前記半導体ウェハの表面の凹凸高さを測定することと、
前記測定することにおいて測定された複数位置それぞれでの高さを示す高さデータより、最小二乗法に基づいてショット毎の近似平面となる表面基準面を算出することと、
露光光に対して垂直かつ露光のフォーカスが合っている面を表面理想面として、該表面理想面に合わせて前記表面基準面の高さおよび傾き調整を行ったのち、前記露光光を前記レジストに照射することで、前記レジストに前記開口部を形成することと、を含む、ワイドバンドギャップ半導体装置の製造方法。
前記選択することでは、前記半導体ウェハとして、該半導体ウェハのうちチップとして利用される有効エリア内において、前記凹凸量が５０ｎｍ以下、もしくは、前記傷が無い部分のみを選択する、請求項１に記載のワイドバンドギャップ半導体装置の製造方法。
前記選択することでは、前記半導体ウェハとして、該半導体ウェハのうちチップとして利用される有効エリア内において、チップ取り出し面積のうち、前記凹凸量が５０ｎｍ以下、もしくは、前記傷が無い部分のチップ面積の割合が９０％以上であるものを選択する、請求項１に記載のワイドバンドギャップ半導体装置の製造方法。