JP7283819B1 - 駆動回路、制御方法、およびプログラム - Google Patents
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- 238000000034 method Methods 0.000 title claims description 20
- 239000003990 capacitor Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 7
- 238000004891 communication Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Amplifiers (AREA)
- Circuit Arrangement For Electric Light Sources In General (AREA)
- Control Of Electrical Variables (AREA)
Abstract
Description
上記目的を達成するために、本開示の別の態様によれば、駆動回路は、差動増幅器と、負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させる第1回路と、前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させる第2回路と、を備え、前記第2回路は、前記負荷に電流を流す場合にオフ状態になり、前記負荷に電流を流さない場合にオン状態になる第2スイッチを備える。
上記目的を達成するために、本開示の別の態様によれば、制御方法は、差動増幅器と、第1回路と、第2スイッチを備える第2回路と、を備える駆動回路が実行する制御方法であって、負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させることと、前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させることと、を含み、前記第2スイッチは、前記負荷に電流を流す場合にオン状態になり、前記負荷に電流を流さない場合にオフ状態になる。
上記目的を達成するために、本開示の別の態様によれば、プログラムは、差動増幅器と、負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させ、第1スイッチを有する第1回路と、前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させ、第2スイッチを有する第2回路と、を備える駆動回路に、前記負荷に電流を流す場合に前記第2スイッチをオフ状態にし、前記負荷に電流を流さない場合に前記第2スイッチをオン状態にすること、を実行させる。
<実施形態>
図1は、本開示の一実施形態による駆動回路1の構成の一例を示す図である。駆動回路1は、図1に示すように、差動増幅器10、負荷回路20(負荷の一例)、カレントミラー30、LED(Light Emitting Diode)100、第1回路120、および第2回路130を備える。駆動回路1は、LED100を発光させる回路であり、正常動作の範囲を逸脱する可能性を低減させることができる回路である。
まず、図2を参照して、駆動回路1が行うLED100を点灯させる処理について説明する。信号SigがHighレベルの信号である場合、スイッチ40はオフ状態になり、スイッチ50はオン状態になる(ステップS1)。したがって、LED100には電流Iledが流れ、LED100は点灯する(ステップS2)。電流Iledは、インピーダンス回路110により、電圧Vs1に変換される。そして、電圧Vs1は、差動増幅器10の反転入力端子であるNMOSトランジスタ103のゲートに入力される。また、スイッチ40はオフ状態であるため、負荷回路20には電流が流れない。よって、差動増幅器10のもう1つの反転入力端子であるNMOSトランジスタ102のゲートには、0ボルト(すなわち、GNDレベルの電圧)が入力される。その結果、差動増幅器10が非常に高い利得を有しているため、差動増幅器10において、NMOSトランジスタ101のゲートと、NMOSトランジスタ103のゲートとで、仮想接地が成り立つ。つまり、この状態では、差動増幅器10に負帰還が掛かり、NMOSトランジスタ103のゲート電圧Vs1は、NMOSトランジスタ101のゲート電圧Vrefと等電圧に制御される(ステップS3)。
次に、図3を参照して、駆動回路1が行うLED100を消灯させる処理について説明する。信号SigがLowレベルの信号である場合、スイッチ40はオン状態になり、スイッチ50はオフ状態になる(ステップS11)。したがって、LED100には電流Iledが流れず、LED100は消灯する(ステップS12)。また、この場合、インピーダンス回路110には電流が流れない。よって、差動増幅器10の反転入力端子であるNMOSトランジスタ103のゲートには、0ボルトが入力される。また、スイッチ40はオン状態であるため、負荷回路20には電流Iloadが流れる。その結果、差動増幅器10が非常に高い利得を有しているため、差動増幅器10において、NMOSトランジスタ101のゲートと、NMOSトランジスタ102のゲートとで、仮想接地が成り立つ。つまり、この状態では、差動増幅器10に負帰還が掛かり、NMOSトランジスタ102のゲート電圧Vs2は、NMOSトランジスタ102のゲート電圧Vrefと等電圧に制御される(ステップS13)。
上述のように、駆動回路1では、信号SigがHighレベルの信号である場合、つまり、LED100が点灯する場合であっても、信号SigがLowレベルの信号である場合、つまり、LED100が消灯する場合であっても、差動増幅器10の反転入力端子の一方に負帰還が掛かる。そのため、駆動回路1では、負帰還が掛からない状態を回避することができる。つまり、駆動回路1により、正常動作の範囲を逸脱する可能性を低減させることができる。
図6は、少なくとも1つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ5は、図6に示すように、CPU6、メインメモリ7、ストレージ8、インターフェース9を備える。
例えば、上述の駆動回路1、その他の制御装置のそれぞれは、コンピュータ5に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ8に記憶されている。CPU6は、プログラムをストレージ8から読み出してメインメモリ7に展開し、当該プログラムに従って上記処理を実行する。また、CPU6は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ7に確保する。
5・・・コンピュータ
6・・・CPU
7・・・メインメモリ
8・・・ストレージ
9・・・インターフェース
10・・・差動増幅器
20・・・負荷回路
30・・・カレントミラー
40、50・・・スイッチ
60、70・・・出力回路
80・・・電流源
90・・・反転回路
100・・・LED
101、102、103、301、302・・・NMOSトランジスタ
104、105・・・PMOSトランジスタ
110・・・インピーダンス回路
120・・・第1回路
130・・・第2回路
601、701・・・バッファ回路
Claims (8)
- 差動増幅器と、
負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させる第1回路と、
前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させる第2回路と、
を備え、
前記第1回路は、
前記負荷に電流を流す場合にオン状態になり、前記負荷に電流を流さない場合にオフ状態になる第1スイッチを備える、
駆動回路。 - 前記第2回路は、
前記負荷に電流を流す場合にオフ状態になり、前記負荷に電流を流さない場合にオン状態になる第2スイッチを備える、
請求項1に記載の駆動回路。 - 差動増幅器と、
負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させる第1回路と、
前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させる第2回路と、
を備え、
前記第2回路は、
前記負荷に電流を流す場合にオフ状態になり、前記負荷に電流を流さない場合にオン状態になる第2スイッチを備える、
駆動回路。 - 前記第2回路は、
インピーダンスを有するインピーダンス回路を備え、前記インピーダンス回路に印加される電圧を前記反転端子に帰還させる、
請求項1から請求項3の何れか一項に記載の駆動回路。 - 差動増幅器と、第1スイッチを備える第1回路と、第2回路と、を備える駆動回路が実行する制御方法であって、
負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させることと、
前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させることと、
を含み、
前記第1スイッチは、
前記負荷に電流を流す場合にオン状態になり、前記負荷に電流を流さない場合にオフ状態になる、制御方法。 - 差動増幅器と、第1回路と、第2スイッチを備える第2回路と、を備える駆動回路が実行する制御方法であって、
負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させることと、
前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させることと、
を含み、
前記第2スイッチは、
前記負荷に電流を流す場合にオン状態になり、前記負荷に電流を流さない場合にオフ状態になる、制御方法。 - 差動増幅器と、負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させ、第1スイッチを有する第1回路と、前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させ、第2スイッチを有する第2回路と、を備える駆動回路に、
前記負荷に電流を流す場合に前記第1スイッチをオン状態にし、前記負荷に電流を流さない場合に前記第1スイッチをオフ状態にすること、
を実行させるプログラム。 - 差動増幅器と、負荷に電流が流れている場合、前記負荷に印加される電圧を前記差動増幅器の反転端子に帰還させ、第1スイッチを有する第1回路と、前記負荷に電流が流れていない場合、前記負荷に印加される電圧とは異なる電圧を前記反転端子に帰還させ、第2スイッチを有する第2回路と、を備える駆動回路に、
前記負荷に電流を流す場合に前記第2スイッチをオフ状態にし、前記負荷に電流を流さない場合に前記第2スイッチをオン状態にすること、
を実行させるプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022041240A JP7283819B1 (ja) | 2022-03-16 | 2022-03-16 | 駆動回路、制御方法、およびプログラム |
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Application Number | Priority Date | Filing Date | Title |
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JP2022041240A JP7283819B1 (ja) | 2022-03-16 | 2022-03-16 | 駆動回路、制御方法、およびプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP7283819B1 true JP7283819B1 (ja) | 2023-05-30 |
JP2023135913A JP2023135913A (ja) | 2023-09-29 |
Family
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP7283819B1 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013225568A (ja) | 2012-04-20 | 2013-10-31 | Lapis Semiconductor Co Ltd | 半導体回路、及び半導体装置 |
US20140265887A1 (en) | 2013-03-14 | 2014-09-18 | Nxp B.V. | Voltage to current architecture to improve pwm performance of output drivers |
JP2021082958A (ja) | 2019-11-20 | 2021-05-27 | Necプラットフォームズ株式会社 | 駆動回路 |
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