JP7250133B2 - メモリシステムをプログラミングするための方法。 - Google Patents
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Description
S310:複数のメモリセルMC1からMCNの記憶素子FTの制御端子に、第1のプログラム電圧VP1を印加する。
S312:複数のメモリセルMC1からMCNの記憶素子FTの第1の端子に、ベーシック参照電圧VB0を印加する。
S320:記憶素子FTの閾値電圧を中間電圧VTMと比較することによって、グループ検証を実行する。
S330:記憶素子FTの閾値電圧が第1のプログラミング閾値電圧VTP1よりも高いか否かをチェックするための第1のプログラム試験を実行する。
S340:グループ検証の結果及び第1のプログラム試験の結果に従って、第2のプログラム動作を実行する。
S350:第2のプログラム動作が実行された後に、記憶素子FTの閾値電圧が、第1のプログラミング閾値電圧VTP1よりも高いか否かをチェックするための第2のプログラム試験を実行する。
S360:グループ検証の結果及び第2のプログラム試験の結果に従って、第3のプログラム動作を実行する。
S370:第3のプログラム動作が実行された後に、記憶素子FTの閾値電圧が、第2のプログラミング閾値電圧よりも高いか否かをチェックするための第3のプログラム試験を実行する。
S380:グループ検証の結果及び第3のプログラム試験の結果に従って、第4のプログラム動作を実行する。
120 ワード線ドライバー
1101から110N 電圧コントローラー
MC1からMCN メモリセル
WL ワード線
FT 記憶素子
VT1、VT2 閾値電圧
VTM 中間電圧
VTP1からVTP4 プログラミング閾値電圧
VP1からVP4 プログラム電圧
VB0 ベーシック参照電圧
VB1、VB2 中間参照電圧
VE0 エンハンスド参照電圧
VI0 抑制参照電圧
VC1からVC3 交差電圧
Claims (15)
- メモリシステムをプログラミングするための方法であって、前記メモリシステムが、それぞれが第1の端子及び制御端子を有する記憶素子を含む複数のメモリセルを含み、前記方法が、
前記複数のメモリセルの第1のプログラム動作において、
前記複数のメモリセルの記憶素子の制御端子に第1のプログラム電圧を印加する段階と、
前記複数のメモリセルの前記記憶素子の第1の端子にベーシック参照電圧を印加する段階と、
前記記憶素子の閾値電圧を中間電圧と比較することによってグループ検証を実行する段階と、
前記記憶素子の前記閾値電圧が第1のプログラミング閾値電圧よりも高いか否かをチェックするための第1のプログラム試験を実行する段階と、
前記グループ検証の結果及び前記第1のプログラム試験の結果に従って第2のプログラム動作を実行する段階と、を含み、
前記中間電圧が前記第1のプログラミング閾値電圧よりも低く、
前記中間電圧が、前記第1のプログラム動作後に、前記記憶素子の前記閾値電圧の最大値と最小値の中心値であり、
第1のメモリセルの閾値電圧が、前記グループ検証において前記中間電圧よりも高いと決定されるが、前記第1のプログラム試験において前記第1のプログラミング閾値電圧よりも低いと決定され、第2のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも低いと決定される場合、前記グループ検証の結果及び前記第1のプログラム試験の結果に従って前記第2のプログラム動作を実行する段階が、
前記第1のメモリセルの記憶素子の制御端子と第1の端子との間に第1の交差電圧を印加する段階と、
前記第2のメモリセルの記憶素子の制御端子と第1の端子との間に第2の交差電圧を印加する段階と、を含み、
前記第2の交差電圧が前記第1の交差電圧よりも高く、
前記第1のメモリセルの前記記憶素子の前記制御端子と前記第1の端子との間に前記第1の交差電圧を印加する段階が、
前記第1のメモリセルの前記記憶素子の前記制御端子に第2のプログラム電圧を印加する段階と、
前記第1のメモリセルの前記記憶素子の前記第1の端子にエンハンスド参照電圧を印加する段階と、を含み、
前記第2のプログラム電圧が前記第1のプログラム電圧よりも高く、
前記エンハンスド参照電圧が前記ベーシック参照電圧よりも高く、
第4のメモリセルの閾値電圧が、前記グループ検証において前記中間電圧よりも高いと決定され、前記第1のプログラム試験において前記第1のプログラミング閾値電圧よりもわずかに低いと決定される場合、前記グループ検証の結果及び前記第1のプログラム試験の結果に従って前記第2のプログラム動作を実行する段階が、
前記第4のメモリセルの記憶素子の制御端子に前記第2のプログラム電圧を印加する段階と、
前記第4のメモリセルの前記記憶素子の第1の端子に第1の中間参照電圧を印加する段階と、を含み、
前記第1の中間参照電圧が前記エンハンスド参照電圧よりも高く、抑制参照電圧よりも低く、
第5のメモリセルの閾値電圧が、前記グループ検証において前記中間電圧よりも低いと決定され、前記第1のプログラム試験において前記第1のプログラミング閾値電圧よりもわずかに低いと決定される場合、前記グループ検証の結果及び前記第1のプログラム試験の結果に従って前記第2のプログラム動作を実行する段階がさらに、
前記第5のメモリセルの記憶素子の制御端子に前記第2のプログラム電圧を印加する段階と、
前記第5のメモリセルの前記記憶素子の第1の端子に第2の中間参照電圧を印加する段階と、を含み、
前記第2の中間参照電圧が前記ベーシック参照電圧よりも高く、前記エンハンスド参照電圧よりも低い、方法。 - 前記複数のメモリセルの第1のメモリセル及び第2のメモリセルが、前記グループ検証において異なるグループにあると決定される場合、前記グループ検証の結果及び前記第1のプログラム試験の結果に従って前記第2のプログラム動作を実行する段階が、
前記第1のメモリセルの記憶素子の制御端子及び前記第2のメモリセルの記憶素子の制御端子に同じプログラム電圧を印加する段階と、
前記第1のメモリセルの前記記憶素子の第1の端子及び前記第2のメモリセルの前記記憶素子の第1の端子に異なる参照電圧を印加する段階と、を含む、請求項1に記載の方法。 - 前記第2のメモリセルの前記記憶素子の前記制御端子と前記第1の端子との間に前記第2の交差電圧を印加する段階が、
前記第2のメモリセルの前記記憶素子の前記制御端子に前記第2のプログラム電圧を印加する段階と、
前記第2のメモリセルの前記記憶素子の前記第1の端子に前記ベーシック参照電圧を印加する段階と、を含む、請求項2に記載の方法。 - 第3のメモリセルの閾値電圧が、前記第1のプログラム試験において前記第1のプログラミング閾値電圧よりも高いと決定される場合、前記グループ検証の結果及び前記第1のプログラム試験の結果に従って前記第2のプログラム動作を実行する段階がさらに、
前記第3のメモリセルの記憶素子の記憶素子の制御端子に前記第2のプログラム電圧を印加する段階と、
前記第3のメモリセルの前記記憶素子の第1の端子に抑制参照電圧を印加する段階と、を含み、
前記抑制参照電圧が、前記エンハンスド参照電圧よりも高い、請求項2に記載の方法。 - 前記第2のプログラム動作が実行された後に、前記記憶素子の前記閾値電圧が前記第1のプログラミング閾値電圧よりも高いか否かをチェックするための第2のプログラム試験を実行する段階と、
前記グループ検証の結果及び前記第2のプログラム試験の結果に従って第3のプログラム動作を実行する段階と、をさらに含む、請求項2に記載の方法。 - 第6のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも高いと決定され、前記第2のプログラム試験において前記第1のプログラミング閾値電圧よりも低いと決定され、第7のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも低いと決定され、前記第2のプログラム試験において前記第1のプログラミング閾値電圧よりも低いと決定される場合、前記グループ検証の結果及び前記第2のプログラム試験の結果に従って前記第3のプログラム動作を実行する段階が、
前記第6のメモリセルの記憶素子の制御端子と第1の端子との間に第3の交差電圧を印加する段階と、
前記第7のメモリセルの記憶素子の制御端子と第1の端子との間に第4の交差電圧を印加する段階とを、含み、
前記第4の交差電圧が前記第3の交差電圧よりも高い、請求項5に記載の方法。 - 前記第6のメモリセルの前記記憶素子の前記制御端子と前記第1の端子との間に前記第3の交差電圧を印加する段階が、
前記第6のメモリセルの前記記憶素子の前記制御端子に第3のプログラム電圧を印加する段階と、
前記第6のメモリセルの前記記憶素子の前記第1の端子に前記エンハンスド参照電圧を印加する段階と、を含み、
前記第3のプログラム電圧が前記第2のプログラム電圧よりも高い、請求項6に記載の方法。 - 前記第7のメモリセルの前記記憶素子の前記制御端子と前記第1の端子との間に前記第4の交差電圧を印加する段階が、
前記第7のメモリセルの前記記憶素子の前記制御端子に前記第3のプログラム電圧を印加する段階と、
前記第7のメモリセルの前記記憶素子の前記第1の端子に前記ベーシック参照電圧を印加する段階と、を含む、請求項7に記載の方法。 - 前記第3のプログラム動作が実行された後に、前記記憶素子の前記閾値電圧が第2のプログラミング閾値電圧よりも高いか否かをチェックするための第3のプログラム試験を実行する段階と、
前記グループ検証の結果及び前記第3のプログラム試験の結果に従って、第4のプログラム動作を実行する段階と、をさらに含む、請求項8に記載の方法。 - 第8のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも高いと決定され、前記第3のプログラム試験において前記第2のプログラミング閾値電圧よりも低いと決定され、第9のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも低いと決定され、前記第3のプログラム試験において前記第2のプログラミング閾値電圧よりも低いと決定される場合、前記グループ検証の結果及び前記第3のプログラム試験の結果に従って前記第4のプログラム動作を実行する段階が、
前記第8のメモリセルの記憶素子の制御端子と第1の端子との間に第5の交差電圧を印加する段階と、
前記第9のメモリセルの記憶素子の制御端子と第1の端子との間に第6の交差電圧を印加する段階と、を含み、
前記第6の交差電圧が前記第5の交差電圧よりも高い、請求項9に記載の方法。 - 前記第8のメモリセルの前記記憶素子の前記制御端子と前記第1の端子との間に前記第5の交差電圧を印加する段階が、
前記第8のメモリセルの前記記憶素子の前記制御端子に第4のプログラム電圧を印加する段階と、
前記第8のメモリセルの前記記憶素子の前記第1の端子に前記エンハンスド参照電圧を印加する段階と、を含み、
前記第4のプログラム電圧が前記第3のプログラム電圧よりも高い、請求項10に記載の方法。 - 前記第9のメモリセルの前記記憶素子の前記制御端子と前記第1の端子との間に前記第6の交差電圧を印加する段階が、
前記第9のメモリセルの前記記憶素子の前記制御端子に前記第4のプログラム電圧を印加する段階と、
前記第9のメモリセルの前記記憶素子の前記第1の端子に前記ベーシック参照電圧を印加する段階と、を含む、請求項11に記載の方法。 - 第1の端子及びワード線に結合された制御端子を有する記憶素子をそれぞれ含む複数のメモリセルと、
前記ワード線に結合されたワード線ドライバーと、
前記複数のメモリセルのうち対応するメモリセルの記憶素子の第1の端子にそれぞれ結合された複数の電圧コントローラーと、を含む、メモリシステムであって、
前記メモリシステムが、前記複数のメモリセルの第1のプログラム動作を実行するように構成され、前記第1のプログラム動作において、
前記複数の電圧コントローラーが、前記複数のメモリセルの記憶素子の制御端子に第1のプログラム電圧を印加するように構成され、
前記ワード線ドライバーが、前記複数のメモリセルの前記記憶素子の第1の端子にベーシック参照電圧を伝送するように構成され、
前記メモリシステムがさらに、前記第1のプログラム動作の後、前記記憶素子の閾値電圧を中間電圧と比較することによってグループ検証を実行するように構成され、
前記メモリシステムがさらに、前記第1のプログラム動作の後、前記記憶素子の前記閾値電圧が第1のプログラミング閾値電圧よりも高いか否かをチェックするための第1のプログラム試験を実行するように構成され、
前記メモリシステムがさらに、前記グループ検証の結果及び前記第1のプログラム試験の結果に従って第2のプログラム動作を実行するように構成され、
前記中間電圧が前記第1のプログラミング閾値電圧よりも低く、
前記第1のプログラム動作の後、前記中間電圧が前記記憶素子の前記閾値電圧の最大値と最小値の中心値である、メモリシステムであって、
第1のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも高いと決定されるが、前記第1のプログラム試験において前記第1のプログラミング閾値電圧よりも低いと決定され、前記グループ検証において第2のメモリセルの閾値電圧が前記中間電圧よりも低いと決定される場合、前記メモリシステムが、
前記ワード線ドライバーに、前記第1のメモリセルの前記記憶素子の前記制御端子及び前記第2のメモリセルの前記記憶素子の前記制御端子に第2のプログラム電圧を印加させ、
第1の電圧コントローラーに、前記第1のメモリセルの前記記憶素子の前記第1の端子にエンハンスド参照電圧を印加させ、
第2の電圧コントローラーに、前記第2のメモリセルの前記記憶素子の前記第1の端子に前記ベーシック参照電圧を印加させることによって、前記第2のプログラム動作を実行し、
前記第2のプログラム電圧が前記第1のプログラム電圧よりも高く、
前記エンハンスド参照電圧が前記ベーシック参照電圧よりも高く、
第4のメモリセルの閾値電圧が前記グループ検証において前記中間電圧よりも高いと決定され、前記第1のプログラム試験において前記第1のプログラミング閾値電圧よりもわずかに低いと決定される場合、前記メモリシステムが、
前記ワード線ドライバーに、前記第4のメモリセルの記憶素子の制御端子に前記第2のプログラム電圧を印加させ、
第4の電圧コントローラーに、前記第4のメモリセルの前記記憶素子の第1の端子に第1の中間参照電圧を印加させることによって、前記第2のプログラム動作を実行し、
前記第1の中間参照電圧が、前記エンハンスド参照電圧よりも高く、抑制参照電圧よりも低く、
第5のメモリセルの閾値電圧が、前記グループ検証において前記中間電圧よりも低いと決定され、前記第1のプログラム試験において前記第1のプログラミング閾値電圧よりもわずかに低いと決定される場合、前記メモリシステムが、
前記ワード線ドライバーに、前記第5のメモリセルの記憶素子の制御端子に前記第2のプログラム電圧を印加させ、
第5の電圧コントローラーに、前記第5のメモリセルの前記記憶素子の第1の端子に第2の中間参照電圧を印加させることによって、前記第2のプログラム動作を実行し、
前記第2の中間参照電圧が、前記ベーシック参照電圧より高く、前記エンハンスド参照電圧よりも低い、メモリシステム。 - 前記複数のメモリセルのうち第1のメモリセル及び第2のメモリセルが、前記グループ検証において異なるグループにあると決定される場合、前記メモリシステムが、
前記ワード線ドライバーに、前記第1のメモリセルの記憶素子の制御端子及び前記第2のメモリセルの記憶素子の制御端子に同じプログラム電圧を印加させ、
第1の電圧コントローラー及び第2の電圧コントローラーに、前記第1のメモリセルの前記記憶素子の第1の端子及び前記第2のメモリセルの前記記憶素子の第1の端子に2つの異なる参照電圧をそれぞれ印加させることによって、前記第2のプログラム動作を実行する、請求項13に記載のメモリシステム。 - 第3のメモリセルの閾値電圧が、前記第1のプログラム試験において前記第1のプログラミング閾値電圧よりも高いと決定される場合、前記メモリシステムが、
前記ワード線ドライバーに前記第3のメモリセルの記憶素子の制御端子に前記第2のプログラム電圧を印加させ、
第3の電圧コントローラーに前記第3のメモリセルの前記記憶素子の第1の端子に抑制参照電圧を印加させることによって、前記第2のプログラム動作を抑制し、
前記抑制参照電圧が前記エンハンスド参照電圧よりも高い、請求項13に記載のメモリシステム。
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