JP7222632B2 - ワードライン不良検出回路を含むメモリ装置及びその駆動方法 - Google Patents

ワードライン不良検出回路を含むメモリ装置及びその駆動方法 Download PDF

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Description

本発明は、ワードライン不良検出回路を含むメモリ装置及びその駆動方法に関する。
メモリ装置は、データを保存し、必要に応じてこれを読み出すことができる記憶装置である。メモリ装置は、電源が供給されなくても、保存されたデータが消滅しない不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ、ＮＶＭ）と、電源が供給されなければ、保存されたデータが消滅する揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ、ＶＭ）に大別される。
メモリ装置は、その内部に配置された複数のメモリセルを制御するために、その内部に様々な配線を配置して使用することができる。これらの配線の例としては、メモリセルに接続されるワードライン（ｗｏｒｄ ｌｉｎｅ）やビットライン（ｂｉｔ ｌｉｎｅ）などを挙げることができる。
メモリ装置が益々小型化するにつれて、その内部に配置された配線間の間隔も狭くなっている。これにより、互いに絶縁されるべき複数の配線が電気的に接続されるブリッジ欠陥（ｂｒｉｄｇｅ ｄｅｆｅｃｔ）などの各種欠陥が発生しやすくなった。これらの欠陥は、メモリ装置の動作性能を低下させるので、これを改善するための研究が求められる。
本発明が解決しようとする技術的課題は、データ保存の信頼性及び動作性能が向上したメモリ装置を提供することにある。
本発明が解決しようとする他の技術的課題は、データ保存の信頼及び動作性能が向上したメモリ装置の駆動方法を提供することにある。
本発明の技術的課題は、上述した技術的課題に制限されず、上述していない別の技術的課題は、以降の記載から当業者に明確に理解されるであろう。
上記技術的課題を達成するための幾つかの実施形態に係るメモリ装置は、基板上に配置された第１メモリセルと、第１メモリセルに接続された第１ワードラインと、第１メモリセルの上部に配置された第２メモリセルと、第１ワードラインの上部に配置され、第２メモリセルに接続された第２ワードラインとを含むメモリセルアレイであって、第２ワードラインに第１電圧が印加されて第２メモリセルがプログラムされた後、第１ワードラインに第１電圧が印加されて第１メモリセルがプログラムされるメモリセルアレイ、第１ワードラインに、第１電圧とは異なる第２電圧を印加する間に、ポンピングクロック信号をモニタリングして第１ワードラインの欠陥を検出するワードライン欠陥検出回路とを含む。
上記の技術的課題を達成するための幾つかの実施形態に係るメモリ装置は、メモリセルと、メモリセルに接続されたワードラインとを含むメモリブロック；システムクロック信号の提供を受けてポンピングクロック信号、第１消去電圧、及び第１消去電圧よりも小さい第２消去電圧を生成する電圧発生器；及びメモリブロックに第１消去電圧が印加されながらワードラインに第２消去電圧が印加される間、ポンピングクロック信号を基準クロック信号と比較してワードラインの欠陥を検出するパス／フェイル決定回路；を含む。
上記の技術的課題を達成するための幾つかの実施形態に係るメモリ装置の駆動方法は、基板上に配置された第１メモリセルと、第１メモリセルに接続された第１ワードラインと、第１メモリセルの上部に配置された第２メモリセルと、第１ワードラインの上部に配置され、第２メモリセルに接続された第２ワードラインとを含むメモリセルアレイを有するメモリ装置の駆動方法であって、第１ワードライン及び第２ワードラインのうちの第１ワードラインに第１電圧を印加する間にポンピングクロック信号をモニタリングして第１ワードラインの欠陥を検出し、第２ワードラインに第１電圧とは異なる第２電圧を印加して第２メモリセルをプログラムし、第２メモリセルをプログラムした後、第１ワードラインに第２電圧を印加して第１メモリセルをプログラムすることを含む。
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
幾つかの実施形態に係る不揮発性メモリシステムを説明するためのブロック図である。 図１の不揮発性メモリ装置を説明するためのブロック図である。 図２の電圧発生器を説明するためのブロック図である。 図３のポンピングクロック信号を説明するための図である。 図２のパス／フェイル決定回路を説明するためのブロック図である。 図２のメモリセルアレイを説明するための図である。 図２のメモリセルアレイを説明するための図である。 幾つかの実施形態に係る不揮発性メモリ装置のワードライン欠陥検出動作を説明するための図である。 幾つかの実施形態に係る不揮発性メモリ装置のワードライン欠陥検出動作を説明するための図である。 幾つかの実施形態に係る不揮発性メモリ装置の動作を説明するためのフローチャートである。 図１０に示された不揮発性メモリ装置の動作を具体的に説明するための図である。 図１０に示された不揮発性メモリ装置の動作を具体的に説明するための図である。 幾つかの実施形態に係る不揮発性メモリ装置の動作を説明するためのフローチャートである。 図１３に示された不揮発性メモリ装置の動作を具体的に説明するための図である。 図１３に示された不揮発性メモリ装置の動作を具体的に説明するための図である。 幾つかの実施形態に係る不揮発性メモリ装置の動作を説明するためのフローチャートである。 図１６に示された不揮発性メモリ装置の動作を具体的に説明するための図である。 図１６に示された不揮発性メモリ装置の動作を具体的に説明するための図である。 図１６に示された不揮発性メモリ装置の動作の効果を説明するための図である。
図１は幾つかの実施形態に係る不揮発性メモリシステムを説明するためのブロック図である。
図１を参照すると、不揮発性メモリシステムは、メモリコントローラ２００と、不揮発性メモリ装置１００とを含む。図１に示された不揮発性メモリシステムは、例えば、メモリカード、ＵＳＢメモリ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などのフラッシュメモリをベースにしたデータ記憶媒体が挙げられるが、これらの例示に制限されるものではない。
メモリコントローラ２００は、ホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１００に接続できる。メモリコントローラ２００は、図示の如く、ホスト（Ｈｏｓｔ）からの要求に応答して、不揮発性メモリ装置１００にアクセスするように構成できる。メモリコントローラ２００は、不揮発性メモリ装置１００とホスト（Ｈｏｓｔ）との間にインターフェースを提供するように構成できる。また、メモリコントローラ２００は、不揮発性メモリ装置１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成されてもよい。
メモリコントローラ２００は、不揮発性メモリ装置１００の動作を制御することができる。具体的には、メモリコントローラ２００は、不揮発性メモリ装置１００に接続された入出力ラインに沿ってコマンドＣＭＤ、アドレスＡＤＤＲ、制御信号ＣＴＲＬ及びデータＤＡＴＡを提供することができる。
メモリコントローラ２００が不揮発性メモリ装置１００へ提供する制御信号ＣＴＲＬは、例えば、チップイネーブルＣＥ、ライトイネーブルＷＥ、リードイネーブルＲＥなどを含むことができるが、これらに制限されるものではない。
メモリコントローラ２００は、エラービットを訂正するＥＣＣ回路を含むこともできる。ＥＣＣ回路は、データに含まれているエラービットの訂正を行うことができる。しかし、これに制限されるものではなく、必要に応じて、ＥＣＣ回路は不揮発性メモリ装置１００の構成要素として提供されることもある。
メモリコントローラ２００及び不揮発性メモリ装置１００は、それぞれ一つのチップ、一つのパッケージまたは一つのモジュールなどとして提供できる。または、メモリコントローラ２００及び不揮発性メモリ装置１００は、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＰＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ－ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ－ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのパッケージを用いて実装できる。
以下、図２を参照して、不揮発性メモリ装置１００の構成についてより具体的に説明する。
図２は図１の不揮発性メモリ装置を説明するためのブロック図である。
図２を参照すると、不揮発性メモリ装置１００は、ワードライン欠陥検出回路３００、アドレスデコーダ１３０、入出力回路１４０、制御ロジック１５０及びメモリセルアレイ１６０を含むことができる。
不揮発性メモリ装置１００は、例えば、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ；ＶＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））、相変化メモリ（Ｐｈａｓｅ－Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標）、スピン注入磁化反転メモリ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）などを含むことができるが、これらの例示に制限されるものではない。以下では、不揮発性メモリ装置１００が垂直型ＮＡＮＤフラッシュメモリ（ＶＮＡＮＤ）であることを例に挙げて、本発明の技術的思想について説明するが、本発明の技術的思想による権利範囲がこれらの例示に制限されるものではない。すなわち、本発明の技術的思想による実施形態は、前述した不揮発性メモリにいくらでも適用可能である。
ワードライン欠陥検出回路３００は、メモリセルアレイ１６０に配置された配線の欠陥を検出することができる。具体的には、ワードライン欠陥検出回路３００は、例えば、ポンピングクロック信号ＣＬＫ＿Ｐを用いてメモリセルアレイ１６０に配置されたワードライン（ｗｏｒｄ ｌｉｎｅ）とビットライン（ｂｉｔ ｌｉｎｅ）などに存在する欠陥を検出することができる。このようにワードライン欠陥検出回路３００が欠陥を検出する場合、ワードライン欠陥検出回路３００は制御ロジック１５０に欠陥情報を提供することができる。
ワードライン欠陥検出回路３００は、電圧発生器１１０とパス／フェイル（ｐａｓｓ－ｆａｉｌ）決定回路１２０を含むことができる。
電圧発生器１１０は、不揮発性メモリ装置１００の動作に必要な動作電圧Ｖｇを生成することができる。このような動作電圧Ｖｇの例としては、プログラム電圧、パス電圧、読み出し電圧、読み出しパス電圧、検証電圧、消去電圧、共通ソースライン電圧、ウェル電圧などが挙げられるが、これらに制限されるものではない。電圧発生器１１０は、メモリセルアレイ１６０に配置されたメモリセルに新しいデータをプログラムしたり、メモリセルに保存されたデータを読み出したり、メモリセルに保存されたデータを消去したりするのに必要なワードライン電圧を生成することができる。以下、図３を参照して、電圧発生器１１０についてより具体的に説明する。
図３は図２の電圧発生器を説明するためのブロック図である。
図３を参照すると、電圧発生器１１０は、クロック生成器１１１、チャージポンプ１１２、決定信号生成器１１３及びレギュレータ１１４を含むことができる。
クロック生成器１１１は、外部から提供されたシステムクロック信号ＣＬＫからポンピングクロック信号ＣＬＫ＿Ｐを出力することができる。具体的には、クロック生成器１１１は、決定信号生成器１１３から出力された決定信号ＤＥＴを用いて、システムクロック信号ＣＬＫからポンピングクロック信号ＣＬＫ＿Ｐを生成し、これを出力することができる。このようなポンピングクロック信号ＣＬＫ＿Ｐは、複数のパルスから構成でき、システムクロック信号ＣＬＫの一部であり得る。これについての具体的な説明は後述する。
チャージポンプ１１２は複数のチャージポンプ回路と制御回路を含むことができる。複数のチャージポンプ回路それぞれは、制御回路によってイネーブルまたはディスエーブルでき、クロック生成器１１１から提供されたポンピングクロック信号ＣＬＫ＿Ｐと電源電圧Ｖｃｃを用いてチャージポンピング動作を行うことができる。
レギュレータ１１４は、チャージポンプ１１２から出力されたポンピング電圧信号Ｖｐをレギュレーティングして動作電圧Ｖｇを生成し、生成された動作電圧Ｖｇをアドレスデコーダ（図２の１３０）を介してメモリセルアレイ（図２の１６０）に提供することができる。
決定信号生成器１１３は、チャージポンプ１１２から出力されたポンピング電圧信号Ｖｐを基準ポンピング電圧ＰＵＭＰ＿ＲＥＦと比較して決定信号ＤＥＴを生成することができる。このように生成された決定信号ＤＥＴは、クロック生成器１１１に提供されてポンピングクロック信号ＣＬＫ＿Ｐの生成に使用できる。
以下、図４を一緒に参照して、ポンピングクロック信号ＣＬＫ＿Ｐが生成される過程についてより具体的に説明する。
図４は図３のポンピングクロック信号を説明するための図である。
図３及び図４を参照すると、決定信号生成器１１３は、チャージポンプ１１２が出力するポンピング電圧信号Ｖｐを基準ポンピング電圧ＰＵＭＰ＿ＲＥＦと比較して決定信号ＤＥＴを生成することができる。例えば、決定信号ＤＥＴは、図４に示すように、ポンピング電圧信号Ｖｐが上昇する区間のうち、基準ポンピング電圧ＰＵＭＰ＿ＲＥＦより低い区間でハイレベル（ｌｏｇｉｃａｌ ｈｉｇｈ ｌｅｖｅｌ）を維持し、その他の区間でローレベル（ｌｏｇｉｃａｌ ｌｏｗ ｌｅｖｅｌ）を維持することができる。
決定信号生成器１１３で生成された決定信号ＤＥＴはクロック生成器１１１に提供され、クロック生成器１１１はシステムクロック信号ＣＬＫと決定信号ＤＥＴとを演算（例えば、ＡＮＤ演算）してポンピングクロック信号ＣＬＫ＿Ｐを生成することができる。これにより、図４に示すように、ポンピングクロック信号ＣＬＫ＿Ｐには、チャージポンプ１１２が動作電圧Ｖｇの生成のためにポンピング電圧信号Ｖｐを生成する区間（すなわち、メモリセルアレイ（図２の１６０）に動作電圧Ｖｇが印加される区間）でパルス形態の信号が存在し、これ以外の区間ではパルス形態の信号が存在しない。
以上では、図３及び図４を用いて、不揮発性メモリ装置１００の動作に必要な動作電圧Ｖｇを生成し、システムクロック信号ＣＬＫを用いてポンピングクロック信号ＣＬＫ＿Ｐを生成する電圧発生器１１０の例示的な構成について説明したが、実施形態がこれらに制限されるものではない。電圧発生器１１０の構成は、必要に応じて適宜変形を施して実施されてよい。
再び図２を参照すると、パス／フェイル決定回路１２０は、電圧発生器１１０からポンピングクロック信号ＣＬＫ＿Ｐの提供を受け、これをモニタリングして、メモリセルアレイ１６０に含まれている配線の欠陥を判断することができる。具体的には、パス／フェイル決定回路１２０は、電圧発生器１１０からポンピングクロック信号ＣＬＫ＿Ｐの提供を受け、これを基準クロック信号ＲＥＦ＿ＣＬＫと比較して動作電圧Ｖｇが印加されているメモリセルアレイ１６０内の配線の欠陥を判断することができる。さらに具体的に、パス／フェイル決定回路１２０は、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数と基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数とを比較して、動作電圧Ｖｇが印加されているメモリセルアレイ１６０内のワードライン（図７のＷＬ１乃至ＷＬ８）の欠陥を判断することができる。
もし、特定のワードライン（図７のＷＬ１乃至ＷＬ８）に欠陥があると判断すれば、パス／フェイル決定回路１２０は、特定のワードライン（図７のＷＬ１乃至ＷＬ８）に欠陥があることを意味する信号、または欠陥のあるワードライン（図７のＷＬ１乃至ＷＬ８）が含まれているメモリブロックＢＬＫ１乃至ＢＬＫｚを不良として処理すべきであることを意味する信号を、パス／フェイル結果信号Ｐ／Ｆとして制御ロジック１５０に提供することができる。
以下、図５を参照して、パス／フェイル決定回路１２０についてより具体的に説明する。
図５は図２のパス／フェイル決定回路を説明するためのブロック図である。
図５を参照すると、パス／フェイル決定回路１２０はカウンタ１２１と比較ロジック１２２を含むことができる。
カウンタ１２１は、ポンピングクロック信号ＣＬＫ＿Ｐの提供を受け、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数Ｃ１をカウントしてその結果を出力することができる。具体的には、カウンタ１２１は、ポンピングクロック信号ＣＬＫ＿Ｐの提供を受け、ポンピングクロック信号ＣＬＫ＿Ｐの各周期に含まれているパルスの数Ｃ１をカウントしてその結果を出力することができる。
比較ロジック１２２は、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数Ｃ２と、カウンタ１２１から提供されたポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数Ｃ１とを比較して、パス／フェイル結果信号Ｐ／Ｆを生成して出力することができる。幾つかの実施形態において、比較ロジック１２２は、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数Ｃ１が基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数Ｃ２よりも多い場合には、特定のワードライン（図７のＷＬ１乃至ＷＬ８）に欠陥があることを意味する信号、または欠陥のあるワードライン（図７のＷＬ１乃至ＷＬ８）が含まれているメモリブロック（ＢＬＫ１乃至ＢＬＫｚ）を不良として処理すべきであることを意味する信号を、パス／フェイル結果信号Ｐ／Ｆとして生成して出力することができる。これについてのより具体的な説明は後述する。
以上では、図５を用いて、ポンピングクロック信号ＣＬＫ＿Ｐをモニタリングして、メモリセルアレイ１６０に含まれている配線の欠陥を判断するパス／フェイル決定回路１２０の例示的な構成について説明したが、実施形態がこれに制限されるものではない。パス／フェイル決定回路１２０の構成は、必要に応じて適宜変形を施して実施されてよい。
再び図２を参照すると、アドレスデコーダ１３０は、アドレスに応答して複数のメモリブロックＢＬＫ１乃至ＢＬＫｚのいずれかを選択することができる。また、アドレスデコーダ１３０は、複数のワードラインＷＬ、少なくとも一つのストリング選択ラインＳＳＬ、及び少なくとも一つの接地選択ラインＧＳＬを介してメモリセルアレイ１３０に接続できる。アドレスデコーダ１３０は、デコードされた行（ｒｏｗ）アドレスを用いてワードラインＷＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬを選択することができる。また、アドレスデコーダ１３０は、入力されたアドレスのうちの列（ｃｏｌｕｍｎ）アドレスをデコードすることができる。ここで、デコードされた列アドレスは入出力回路１４０に伝送できる。幾つかの実施形態において、アドレスデコーダ１３０は行デコーダ、列デコーダ、アドレスバッファなどを含むことができる。
入出力回路１４０はビットラインＢＬを介してメモリセルアレイ１６０に接続できる。入出力回路１４０は、アドレスデコーダ１３０からデコードされた列アドレスの入力を受けるように実現できる。入出力回路１４０は、デコードされた列アドレスを用いてビットラインＢＬを選択することができる。
入出力回路１４０は、不揮発性メモリ装置１００がプログラム動作を行うときにプログラムされるデータを保存するか、或いは読み出し動作を行うときに読み出されたデータを保存する複数のページバッファを含むことができる。ここで、複数のページバッファそれぞれは複数のラッチを含むことができる。プログラム動作の際に複数のページバッファに保存されたデータは、ビットラインＢＬを介して選択されたメモリブロックに対応するページ（例えば、メモリセルの集合）にプログラムできる。読み出し動作の際に選択メモリブロックに対応するページから読み出されたデータは、ビットラインＢＬを介してページバッファに保存できる。一方、入出力回路１４０は、メモリセルアレイ１６０の第１領域からデータを読み出し、読み出されたデータをメモリセルアレイ１６０の第２領域に保存することもできる。例えば、入出力回路１４０は、コピーバック（ｃｏｐｙ－ｂａｃｋ）を行うように実現されることも可能である。
制御ロジック１５０は、不揮発性メモリ装置１００の全般的な動作（プログラム、読み出し、消去など）を制御することができる。具体的に、制御ロジック１５０は、不揮発性メモリ装置１００が動作する間、電圧発生器１１０、パス／フェイル決定回路１２０、アドレスデコーダ１３０、及び入出力回路１４０の動作を制御することができる。制御ロジック１５０は、外部から入力された制御信号ＣＴＲＬ或いはコマンドに応答して動作することができる。
メモリセルアレイ１６０は、例えば、３次元アレイ構造（ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ ｍｅｍｏｒｙ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）で実現できる。３次元メモリアレイは、垂直方向に方向性を持つため、少なくとも一つのメモリセルがもう一つのメモリセル上に位置する複数の垂直ＮＡＮＤストリングを含むことができる。少なくとも一つのメモリセルは、例えば、電荷トラップ層を含むことができる。それぞれの垂直型ＮＡＮＤストリングは、メモリセル上に位置する少なくとも一つの選択トランジスタを含むことができる。少なくとも一つの選択トランジスタは、メモリセルと同一の構造を有し、メモリセルと一緒にモノリシック（ｍｏｎｏｌｉｔｈｉｃａｌｌｙ）に形成できる。モノリシックという用語は、３次元アレイの各レベルの層が３次元アレイの下位レベルの層上に直接蒸着されることを意味する。
３次元メモリアレイが複数のレベルで構成され、レベル同士の間に共有されたワードラインまたはビットラインが配置され得る。不揮発性メモリ装置１００は、電荷蓄積層が伝導性浮遊ゲートからなるフラッシュメモリ装置であってもよく、電荷蓄積層が絶縁膜からなるチャージトラップ型フラッシュ（ｃｈａｒｇｅ ｔｒａｐ ｆｌａｓｈ；ＣＴＦ）メモリ装置であってもよい。以下では、不揮発性メモリ装置１００が垂直型ＮＡＮＤフラッシュメモリ装置であることを例に挙げて説明する。
メモリセルアレイ１６０は、複数のメモリブロックＢＬＫ１乃至ＢＬＫｚを含むことができる。メモリブロックＢＬＫ１乃至ＢＬＫｚそれぞれは、複数のワードラインＷＬ、少なくとも一つのストリング選択ラインＳＳＬ及び少なくとも一つの接地選択ラインＧＳＬを介してアドレスデコーダ１３０に接続され、複数のビットラインＢＬを介して入出力回路１４０に接続され得る。幾つかの実施形態において、複数のワードラインＷＬは、積層された板状構造を持つことができる。
複数のメモリブロックＢＬＫ１乃至ＢＬＫｚそれぞれは、基板上で第１方向及び第１方向とは異なる第２方向に沿って配列され、第１及び第２方向によって形成された平面に垂直な第３方向に配列される３次元構造の複数のストリング（ｓｔｒｉｎｇ）を含むことができる。ここで、複数のストリングそれぞれは、ビットラインと共通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ、ＣＳＬ）との間に直列接続された少なくとも一つのストリング選択トランジスタ、複数のメモリセル、少なくとも一つの接地選択トランジスタから構成できる。ここで、複数のメモリセルそれぞれは、少なくとも一つのビットを保存することができる。幾つかの実施形態において、少なくとも一つのストリング選択トランジスタ及び複数のメモリセルの間に少なくとも一つのダミーセルが含まれ得る。幾つかの実施形態において、複数のメモリセルと少なくとも一つの接地選択トランジスタとの間に少なくとも一つのダミーセルが含まれ得る。以下、図６及び図７を参照して、メモリセルアレイ１６０のメモリブロックＢＬＫ１乃至ＢＬＫｚについてより具体的に説明する。
図６及び図７は図２のメモリセルアレイを説明するための図である。
図６を参照すると、メモリブロックＢＬＫ１は、基板ＳＵＢに対して垂直方向に形成できる。基板ＳＵＢには、不純物を含む、例えばｎ＋ドーピング領域が形成できる。
基板ＳＵＢ上にはゲート電極１６５と絶縁膜１６４が交互に積層できる。ゲート電極１６５と絶縁膜１６４との間にはデータ保存膜１６１が形成できる。
ピラー（ｐｉｌｌａｒ）は、ゲート電極１６５と絶縁膜１６４を垂直方向に貫通することができる。ピラーは、図示の如くＶ字状に形成できる。ピラーはゲート電極１６５と絶縁膜１６４を貫通して基板ＳＵＢに接続できる。ピラーの内部は、充電誘電パターン１６３として、シリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）などの絶縁物質から構成できる。ピラーの外部は、垂直アクティブパターン１６２として、チャネル半導体から構成できる。
メモリブロックＢＬＫ１のゲート電極１６５は、接地選択ラインＧＳＬ、複数のワードラインＷＬ１乃至ＷＬ８、及びストリング選択ラインＳＳＬに接続できる。メモリブロックＢＬＫ１のピラーの外部に形成された垂直アクティブパターン１６２は、複数のビットラインＢＬ１乃至ＢＬ３に接続できる。図６では、一つのメモリブロックＢＬＫ１が２つの選択ラインＧＳＬ、ＳＳＬ、８つのワードラインＷＬ１乃至ＷＬ８、及び３つのビットラインＢＬ１乃至ＢＬ３を有することが示されているが、実施形態はこれらに制限されるものではない。必要に応じて、配線の数はこれとは異なるように適宜変形を施して実施されてよい。
図７はメモリブロックＢＬＫ１に対する例示的な等価回路図である。図７を参照すると、ビットラインＢＬ１乃至ＢＬ３と共通ソースラインＣＳＬとの間にはセルストリングＮＳ１１乃至ＮＳ３３が配置できる。それぞれのセルストリング（例えば、ＮＳ１１）は、接地選択トランジスタＧＳＴ、複数のメモリセルＭＣ１乃至ＭＣ８、及びストリング選択トランジスタＳＳＴを含むことができる。
ストリング選択トランジスタＳＳＴは、ストリング選択ライン（ＳＳＬ；ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）に接続できる。ストリング選択ラインＳＳＬは、第１乃至第３ストリング選択ラインＳＳＬ１乃至ＳＳＬ３に分離できる。接地選択トランジスタＧＳＴは接地選択ラインＧＳＬ１乃至ＧＳＬ３に接続できる。幾つかの実施形態において、接地選択ラインＧＳＬ１乃至ＧＳＬ３は相互に接続できる。ストリング選択トランジスタＳＳＴはビットラインＢＬに接続され、接地選択トランジスタＧＳＴは共通ソースライン（ＣＳＬ；ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ）に接続できる。
複数のメモリセルＭＣ１乃至ＭＣ８は、それぞれ対応するワードラインＷＬ１乃至ＷＬ８に接続できる。一つのワードラインに接続され、同時にプログラムされるメモリセルの集合をページ（ｐａｇｅ）と呼ぶことができる。メモリブロックＢＬＫ１は、図示の如く、複数のページを含むことができる。また、一つのワードラインには複数のページが接続できる。図７を参照すると、共通ソースラインＣＳＬから同じ高さのワードライン（例えば、ＷＬ４）は、３つのページに共通して接続できる。
このようなページはデータプログラム及び読み出しの単位になることができ、メモリブロックＢＬＫ１はデータ消去の単位になることができる。すなわち、不揮発性メモリ装置がプログラムまたは読み出し動作を行うときは、ページ単位のデータがプログラムされるか或いは読み出されることが可能であり、不揮発性メモリ装置が消去動作を行うときは、メモリブロック単位でデータが消去されることが可能である。つまり、一つのメモリブロックに含まれているすべてのメモリセルＭＣ１乃至ＭＣ８に保存されたデータが一度に消去できる。
一方、それぞれのメモリセルＭＣ１乃至ＭＣ８は、１ビットのデータまたは２ビット以上のデータを保存することができる。一つのメモリセルＭＣ１乃至ＭＣ８に１ビットのデータを保存することが可能なメモリセルを、シングルレベルセル（ＳＬＣ；ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ）またはシングルビットセル（ｓｉｎｇｌｅ ｂｉｔ ｃｅｌｌ）と呼ぶことができる。一つのメモリセルに２ビット以上のデータを保存することが可能なメモリセルをマルチレベルセル（ＭＬＣ；ｍｕｌｔｉ ｌｅｖｅｌ ｃｅｌｌ）またはマルチビットセル（ｍｕｌｔｉ ｂｉｔ ｃｅｌｌ）と呼ぶことができる。２ビットＭＬＣの場合は、一つの物理的ページに２つのページデータが保存できる。よって、ワードラインＷＬ４に接続されたメモリセルＭＣ４には６つのページデータが保存できる。
以下、図３、図８及び図９を参照して、不揮発性メモリ装置１００のワードライン欠陥検出動作について具体的に説明する。
図８及び図９は幾つかの実施形態に係る不揮発性メモリ装置のワードライン欠陥検出動作を説明するための図である。
まず、図３及び図８を参照すると、メモリブロックＢＬＫ内に含まれているワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）に欠陥がなければ、チャージポンプ１１２は、ノーマルポンピング電圧信号Ｖｐ＿ｎを出力し、決定信号生成器１１３は、チャージポンプ１１２から出力されたノーマルポンピング電圧信号Ｖｐ＿ｎを基準ポンピング電圧ＰＵＭＰ＿ＲＥＦと比較して決定信号ＤＥＴを生成する。クロック生成器１１１は、決定信号生成器１１３から出力された決定信号ＤＥＴを用いて、システムクロック信号ＣＬＫからポンピングクロック信号ＣＬＫ＿Ｐを生成することができる。これについての説明は先立って図４を参照して説明したので、より具体的な説明は省略する。
次に、図３及び図９を参照すると、メモリブロックＢＬＫ内に含まれているワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）に示すようにブリッジＢ欠陥が存在すると、チャージポンプ１１２はブリッジポンピング電圧信号Ｖｐ＿ｂを出力する可能性がある。このようなブリッジポンピング電圧信号Ｖｐ＿ｂはノーマルポンピング電圧信号Ｖｐ＿ｎに比べて最高電圧へ到達するまでに更に長く時間がかかることになる。なぜなら、ワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）がブリッジＢで相互に接続されると、漏電電流（ｃｕｒｒｅｎｔ ｌｅａｋａｇｅ）が発生するからである。つまり、隣接ワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）の間に発生したブリッジＢにより、チャージポンプ１１２が必要なレベルの電圧を生成するのに一層多くの時間がかかることになる。
このような現象が発生する場合、チャージポンプ１１２が基準ポンピング電圧ＰＵＭＰ＿ＲＥＦに到達することにもさらに多くの時間がかかり得る。これにより、決定信号ＤＥＴの周期が、隣接ワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）の間に欠陥が無い場合（図８）に比べて長くなり得る。よって、ポンピングクロック信号ＣＬＫ＿Ｐに含まれるパルスの数が、隣接ワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）の間に欠陥が無い場合（図８）に比べて多くなる。例えば、図８及び図９の例では、ポンピングクロック信号ＣＬＫ＿Ｐに含まれるパルスの数が１個から３個へと増加した。
本実施形態に係る不揮発性メモリ装置１００は、このような原理を利用して、メモリブロックＢＬＫ内のワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）に対する欠陥を検出することができる。例えば、基準クロック信号（図５のＲＥＦ＿ＣＬＫ）に含まれているパルスの数（図５のＣ２）を２と予め定めた場合には、図８に示すように、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が１つであれば、不揮発性メモリ装置１００は、メモリブロックＢＬＫ内のワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）を「欠陥なし」（即ち、正常）と判断する一方、図９に示すように、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が３個であれば、不揮発性メモリ装置１００は、メモリブロックＢＬＫ内のワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）に「欠陥あり」（即ち、異常）と判断することができる。すなわち、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数（図５のＣ１）を予め定めた基準クロック信号（図５のＲＥＦ＿ＣＬＫ）に含まれているパルスの数（図５のＣ２）と比較して、メモリブロックＢＬＫ内のワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）に対する欠陥の有無を検出することができる。
図９では、理解の便宜のために、ノーマルポンピング電圧信号Ｖｐ＿ｎとブリッジポンピング電圧信号Ｖｐ＿ｂとが明確に区分されるように示したが、実際のチャージポンプ１１２の出力は、図９とは異なるように実現されてもよい。すなわち、ポンピングクロック信号ＣＬＫ＿Ｐに含まれるパルスの数が欠陥の状態に応じて変化するように実現される任意の構成により、チャージポンプ１１２の出力が生成されてもよい。
以下、不揮発性メモリ装置がホストとの通信を介してデータをプログラムし、データを読み出し、データを消去するユーザーモード（ｕｓｅｒ ｍｏｄｅ）で、メモリブロックＢＬＫ内のワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）に対する欠陥の有無を検出する動作について説明する。
まず、図１０乃至図１２を参照して、データ消去動作を行う間にメモリブロックＢＬＫ内のワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）に対する欠陥の有無を検出する動作について説明し、次に、図１３乃至図１２を参照して、データプログラム動作を行う間にメモリブロックＢＬＫ内のワードラインＷＬ（ｎ－１）、ＷＬ、ＷＬ（ｎ＋１）に対する欠陥の有無を検出する動作について説明する。
図１０は幾つかの実施形態に係る不揮発性メモリ装置の動作を説明するためのフローチャートである。図１１及び図１２は、図１０に示された不揮発性メモリ装置の動作を具体的に説明するための図である。
図１０を参照すると、カウンタをリセットする（Ｓ１００）。例えば、図５を参照すると、パス／フェイル決定回路１２０は、新しい欠陥検出動作を行うために、カウンタ１２１をリセットすることができる。
その後、図１０を参照すると、ポンピングクロック信号に含まれているパルスの数をカウントしながら消去動作を行う（Ｓ１１０）。例えば、図２及び図６を参照すると、電圧発生器１１０は、メモリセルアレイ１６０に含まれているメモリブロックＢＬＫ１を消去するために、基板ＳＵＢに提供される第１消去電圧とワードラインＷＬ１乃至ＷＬ８に提供される第１消去電圧よりも小さい第２消去電圧を生成して、メモリセルアレイ１６０に提供することができる。このとき、パス／フェイル決定回路１２０は、ワードラインＷＬ１乃至ＷＬ８に第２消去電圧が印加される間、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数をカウントすることができる。
次に、図１０を参照すると、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも多いか否かを判断する（Ｓ１２０）。
その結果、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも多い場合には、ワードラインに欠陥が存在する可能性が高いので、当該ワードラインが含まれているメモリブロックをバッドブロック（ｂａｄ ｂｌｏｃｋ）として指定した後（Ｓ１３０）、消去動作を終了する。
逆に、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも小さい場合には、ワードラインに欠陥がないと判断されるので、メモリブロックに対するデータ消去動作が完了したかを検証する（Ｓ１４０）。検証の結果、データ消去動作が完了していない場合には、前述した消去動作を再び繰り返し行い（Ｓ１５０－フェイル（Ｆａｉｌ））、データ消去動作が完了した場合には、消去動作を終了する（Ｓ１５０－パス（Ｐａｓｓ））。
例えば、図２を参照すると、パス／フェイル決定回路１２０は、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも多いか否かを判断することができる。
もし、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも多い場合には、パス／フェイル決定回路１２０は、第２消去電圧を印加したワードラインＷＬが含まれているメモリブロックＢＬＫ１をバッドブロックとして指定しなければならないことを、パス／フェイル結果信号Ｐ／Ｆとして制御ロジック１５０に提供することができる。
逆に、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも小さい場合には、制御ロジック１５０は、メモリブロックＢＬＫ１に対するデータ消去動作が完了したかを検証し、データ消去動作が完了するまで消去動作を繰り返し行うことができる。
以下、図１１及び図１２を参照して、ワードラインに欠陥が存在しない場合と存在する場合とを比較して説明する。
まず、図１１はワードラインに欠陥が存在しない場合のタイミング図である。 図１１を参照すると、第１区間Ｅ１で、ユーザーモード信号ＲｎＢｘがイネーブル（ｅｎａｂｌｅ）され、メモリブロックの消去のために、第１消去電圧が基板に印加できる。このとき、ワードラインには、第１消去電圧よりも小さい第２消去電圧が印加できる。
第２区間Ｅ２で、クロックカウント信号ＣＬＫＣＮＴがイネーブルされ、ポンピングクロック信号ＣＬＫ＿Ｐのカウントが開始しうる。ワードラインに欠陥が存在しないので、第３区間Ｅ３まで継続的に消去動作が行われ得る。幾つかの実施形態において、このような消去動作は、予め定めた消去電圧をメモリセルアレイに印加することを複数回繰り返すことによって行われ得る。
メモリブロックに対する消去動作が完了すると、第４区間Ｅ４で、消去電圧印加が中断した後、ユーザーモード信号ＲｎＢｘがディスエーブル（ｄｉｓａｂｌｅ）されることにより消去動作が完了することができる。このような動作が行われる間、ワードラインに欠陥が発見されなかったので、パス／フェイル結果信号Ｐ／Ｆはディスエーブル状態を維持することができる。
次に、図１２はワードラインに欠陥が存在する場合のタイミング図である。
図１２を参照すると、第１区間Ｅ１で、ユーザーモード信号ＲｎＢｘがイネーブルされ、メモリブロックの消去のために、第１消去電圧が基板に印加できる。このとき、ワードラインには、第１消去電圧よりも小さい第２消去電圧が印加できる。
第２区間Ｅ２で、クロックカウント信号ＣＬＫＣＮＴがイネーブルされ、ポンピングクロック信号ＣＬＫ＿Ｐのカウントが開始しうる。この場合には、ポンピングクロック信号ＣＬＫ＿Ｐのパルス数が基準クロック信号のパルス数よりも多いので、ワードラインに欠陥が存在すると判断することができる。
したがって、先立って図１１を参照して説明した場合とは異なり、第３区間Ｅ３で直ちに消去動作を中断することができる。すなわち、基板に対して第１消去電圧の印加を中断し、ワードラインに対しても第２消去電圧の印加を中断することができる。そして、パス／フェイル結果信号Ｐ／Ｆをイネーブルさせてメモリブロックをバッドブロックとして指定することができる。ユーザーモード信号ＲｎＢｘが直ちにディスエーブルされることにより消去動作が中断できる。このように消去動作の実行中に、ワードラインの欠陥が発見された場合、消去電圧の印加を直ちに中断することにより、不要な電力が消費されることを防止することができる。
図１３は幾つかの実施形態に係る不揮発性メモリ装置の動作を説明するためのフローチャートである。図１４及び図１５は図１３に示された不揮発性メモリ装置の動作を具体的に説明するための図である。
図１３を参照すると、カウンタをリセットする（Ｓ２００）。例えば、図５を参照すると、パス／フェイル決定回路１２０は、新しい欠陥検出動作を行うために、カウンタ１２１をリセットすることができる。
次に、図１３を参照すると、ポンピングクロック信号に含まれているパルスの数をカウントしながらプログラム動作を行う（Ｓ２１０）。例えば、図２及び図７を参照すると、電圧発生器１１０は、メモリセルアレイ１６０に含まれているメモリセルＭＣ１乃至ＭＣ８または複数のメモリセルＭＣ１乃至ＭＣ８を含むページをプログラムするために、ワードラインＷＬ１乃至ＷＬ８に提供されるプログラム電圧を生成することができる。生成されたプログラム電圧をメモリセルアレイ１６０に提供することができる。このとき、パス／フェイル決定回路１２０は、ワードラインＷＬ１乃至ＷＬ８にプログラム電圧が印加される間、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数をカウントすることができる。
次に、図１３を参照すると、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも多いか否かを判断する（Ｓ２２０）。
その結果、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも多い場合には（Ｓ２２０－Ｙ）、ワードラインに欠陥が存在する可能性が高いので、当該ワードラインが含まれているメモリブロックをバッドブロック（ｂａｄ ｂｌｏｃｋ）として指定した後（Ｓ２３０）、プログラム動作を終了する。
逆に、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも小さい場合（Ｓ２２０－Ｎ）には、ワードラインに欠陥がないと判断されるので、メモリセルまたはページに対するデータプログラム動作が完了したかを検証する（Ｓ２４０）。検証の結果、データプログラム動作が完了していない場合には、前述したプログラムの動作を再び繰り返し（Ｓ２５０－フェイル（Ｆａｉｌ））、データプログラム動作が完了した場合には、プログラム動作を終了する（Ｓ２５０－パス（Ｐａｓｓ））。
例えば、図２を参照すると、パス／フェイル決定回路１２０は、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも多いか否かを判断することができる。
もし、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも多い場合には、パス／フェイル決定回路１２０は、プログラム電圧を印加したワードラインＷＬが含まれているメモリブロックＢＬＫ１をバッドブロックとして指定しなければならないことを、パス／フェイル結果信号Ｐ／Ｆとして制御ロジック１５０に提供することができる。
逆に、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも小さい場合には、制御ロジック１５０は、メモリセルＭＣ１乃至ＭＣ８または複数のメモリセルＭＣ１乃至ＭＣ８を含むページに対するデータプログラム動作が完了したかを検証し、データプログラム動作が完了するまでプログラム動作を繰り返し行うことができる。
以下、図１４及び図１５を参照して、ワードラインに欠陥が存在しない場合と存在する場合とを比較して説明する。
まず、図１４はワードラインに欠陥が存在しない場合のタイミング図である。
図１４を参照すると、ユーザーモード信号ＲｎＢｘがイネーブルされた後、ワードラインＷＬに、予め定められたプログラム電圧が印加され得る。
図示の如く、ワードラインＷＬにプログラム電圧が印加されるたびに、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも小さい場合には、ワードラインに欠陥が存在しないので、継続的にプログラム動作が行われ得る。幾つかの実施形態において、このようなプログラム動作は、予め定められたプログラム電圧（例えば、図示の如く、その大きさがますます増加するプログラム電圧）をメモリセルアレイに印加することを複数回繰り返すことにより行われ得る。
メモリセルまたは複数のメモリセルを含むページに対するプログラム動作が完了すると、プログラム電圧印加が中断した後、ユーザーモード信号ＲｎＢｘがディスエーブルされることにより、プログラム動作が完了することができる。
次の、図１５はワードラインに欠陥が存在する場合のタイミング図である。
図１５を参照すると、ユーザーモード信号ＲｎＢｘがイネーブルされた後、ワードラインＷＬに、予め定められたプログラム電圧が印加できる。
ワードラインに欠陥が存在するので、第１時点Ｔ１で、ワードラインＷＬにプログラム電圧が印加される間、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも多い場合が発生することがある。
このように、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数が、基準クロック信号ＲＥＦ＿ＣＬＫに含まれているパルスの数よりも多い場合が発生する場合、プログラム動作が直ちに中断することができる。すなわち、ワードラインにプログラム電圧を印加することを直ちに中断することができる。そして、ユーザーモード信号ＲｎＢｘがディスエーブルされることにより、プログラム動作が中断することができる。このようにプログラム動作の実行中に、ワードライン欠陥が発見される場合、プログラム電圧の印加を直ちに中断することにより、不要な電力が消費されることを防止することができる。
図１６は幾つかの実施形態に係る不揮発性メモリ装置の動作を説明するためのフローチャートである。図１７及び図１８は図１６に示された不揮発性メモリ装置の動作を具体的に説明するための図である。
図１６を参照すると、メモリブロックに対する消去動作を行う（Ｓ３００）。このような消去動作は、例えば、先立って図１０を参照して説明した消去動作と同一であり得る。しかし、本発明の技術的思想による実施形態がこれに制限されるものではなく、先立って図１０を参照して説明した消去動作でワードライン欠陥の有無を判断する過程が省略されたまま、単純にメモリブロックに対する消去動作が行われる可能性もある。
その後、メモリブロックに対する消去が完了したか否かを確認する（Ｓ３１０）。
もし、確認の結果、メモリブロックに対する消去が完了していない場合（Ｓ３１０－フェイル（Ｆａｉｌ））には、該当メモリブロックをバッドブロックとして指定する（Ｓ３５０）。該当メモリブロックをバッドブロックとして指定する動作は、先立って具体的に説明したので、重複説明は省略する。
逆に、確認の結果、メモリブロックに対する消去が完了した場合（Ｓ３１０－パス（Ｐａｓｓ））には、カウンタリセットを行う（Ｓ３２０）。このようなカウンタリセット動作も、先立って具体的に説明したので、重複説明は省略する。
その後、第１プログラム電圧Ｖ１をワードラインに印加する間、ポンピングクロック信号に含まれているパルスの数をカウントしながらプログラム動作を行う（Ｓ３３０）。
例えば、図２及び図１７を参照すると、電圧発生器１１０は、メモリセルアレイ１６０に含まれている下部ワードライングループＧ２に提供される第１プログラム電圧Ｖ１を生成することができる。生成された第１プログラム電圧Ｖ１をワードラインＷＬ４からワードラインＷＬ１までに順次提供することができる。このとき、下部ワードライングループＧ１に含まれているワードラインＷＬ８からワードラインＷＬ５までには、第１プログラム電圧Ｖ１が提供されなくてもよい。
パス／フェイル決定回路１２０は、ワードラインＷＬ４からワードラインＷＬ１までに順次第１プログラム電圧Ｖ１が印加される間、ポンピングクロック信号ＣＬＫ＿Ｐに含まれているパルスの数をカウントすることができる。
次に、図１６を参照すると、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも多いか否かを判断する（Ｓ３４０）。
その結果、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも多い場合には（Ｓ３４０－Ｙ）、下部ワードライングループＧ２に含まれているワードラインＷＬ１乃至ＷＬ４に欠陥が存在するので、当該ワードラインＷＬ１乃至ＷＬ４が含まれているメモリブロックＢＬＫ１をバッドブロックとして指定した後（Ｓ３５０）、プログラム動作を終了する。
逆に、ポンピングクロック信号に含まれているパルスの数が、基準クロック信号に含まれているパルスの数よりも小さい場合（Ｓ３４０－Ｎ）には、下部ワードライングループＧ２に含まれているワードラインＷＬ１乃至ＷＬ４に欠陥が存在しないので、第２プログラム電圧Ｖ２で、メモリセルＭＣ１乃至ＭＣ８またはメモリセルＭＣ１乃至ＭＣ８を含むページをプログラムする（Ｓ３６０）。
例えば、図２及び図１８を参照すると、電圧発生器１１０は、メモリセルアレイ１６０に含まれているワードラインＷＬ８乃至ＷＬ１に提供される第２プログラム電圧Ｖ２を生成することができる。ここで、第２プログラム電圧Ｖ２は、ホストから提供されたデータをメモリセルＭＣ１乃至ＭＣ８にプログラムするための電圧であって、先立って説明した第１プログラム電圧Ｖ１よりも大きいことがある。そして、生成された第２プログラム電圧Ｖ２をワードラインＷＬ８からワードラインＷＬ１までに順次提供することにより、メモリセルＭＣ１乃至ＭＣ８またはメモリセルＭＣ１乃至ＭＣ８を含むページをプログラムすることができる。
まとめると、本実施形態に係る不揮発性メモリ装置の動作では、メモリセルＭＣ１乃至ＭＣ８またはメモリセルＭＣ１乃至ＭＣ８を含むページにデータを保存するために第２プログラム電圧Ｖ２を印加する前に、ワードラインＷＬ１乃至ＷＬ４の耐久性に影響を与えない小さいサイズの第１プログラム電圧Ｖ１によって、下部ワードライングループＧ２に欠陥が存在するか否かをまず確認する。以下、このような不揮発性メモリ装置の動作の効果について図１９を参照して説明する。
図１９は図１６に示された不揮発性メモリ装置の動作の効果を説明するための図である。
図１９を参照すると、垂直型ＮＡＮＤフラッシュメモリ装置では、メモリブロックＢＬＫの形状は、図示の如く、下部の幅が狭く上部の幅が広いことが可能である。このような形状に応じて、下部に配置されたワードラインＷＬＢ間の間隔ｄ２は、上部に配置されたワードラインＷＬＵ間の間隔ｄ１よりも小さいことが可能である。
このようにメモリブロックＢＬＫの下部に配置されたワードラインＷＬＢ間の間隔ｄ２が狭い場合には、相対的に下部に配置されたワードラインＷＬＢからブリッジ欠陥がより頻繁に発生することができる。
一方、プログラムデータの散布特性を良くするために、メモリブロックＢＬＫの上部に配置されたワードラインＷＬＵから下部に配置されたワードラインＷＬＢへの順でプログラムを行う方法（Ｐｒｏｇｒａｍ Ｓｅｑｕｅｎｃｅ）が用いられている。
このようにメモリブロックＢＬＫの上部に配置されたワードラインＷＬＵから下部に配置されたワードラインＷＬＢへの順でプログラムを行うとき、もしデータプログラム動作とワードライン欠陥検出動作を同時に行う場合には、相対的に下部に配置されたワードラインＷＬＢからブリッジ欠陥がさらに頻繁に発生するので、下部に配置されたワードラインＷＬＢにプログラム電圧を印加する過程で、下部に配置されたワードラインＷＬＢから発生したブリッジ欠陥が上部へ拡張され、既にプログラムされた上部のメモリセルのデータが毀損する可能性が高い。
これにより、本実施形態に係る不揮発性メモリ装置の動作では、メモリブロックＢＬＫの上部に配置されたワードラインＷＬＵから下部に配置されたワードラインＷＬＢへの順で、ホストから提供されたデータをプログラムする前に、予め欠陥に脆弱な下部ワードラインＷＬＢに対してブリッジ欠陥の有無を確認する。このような欠陥確認過程で下部ワードラインＷＬＢの耐久性に問題が生じてはならないので、データをプログラムするための電圧よりも一層小さいプログラム電圧を用いて下部ワードラインＷＬＢに対してブリッジ欠陥の有無を確認する。
このようにプログラムが行われる場合、メモリセルに保存されたデータの保存信頼性が向上することができ、欠陥が検出されると直ちにプログラム動作を中断するので、不揮発性メモリ装置の動作性能も向上することができる
以上、添付図面を参照して本発明の実施形態を説明したが、本発明は、これらの実施形態に限定されるものではなく、互いに異なる多様な形態で製造でき、本発明の属する技術分野における通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更することなく他の具体的な形態で実施できるということを理解することができるだろう。よって、上述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないと理解すべきである。
１００ 不揮発性メモリ装置
１１０ 電圧発生器
１２０ パス／フェイル決定回路
１３０ アドレスデコーダ
１４０ 入出力回路
１５０ 制御ロジック
１６０ メモリセルアレイ
３００ ワードライン欠陥検出回路

Claims (9)

  1. 基板上に配置された第１メモリセルと前記第１メモリセルの上部に配置された第２メモリセルとを含むメモリセルアレイと、
    前記第１メモリセルに接続された第１ワードラインと、
    前記第２メモリセルに接続され、前記第１ワードラインの上部に配置された第２ワードラインと、
    ポンピング電圧が基準ポンピング電圧より小さい場合に、ポンピングクロック信号を生成するように構成されたクロック生成器と、
    ポンピングクロック信号に応じてポンピング電圧を生成し、前記ポンピング電圧に基づく第１電圧と前記第１電圧とは異なる第２電圧とを生成するように構成された電圧発生器と、
    前記第１ワードラインに前記第１電圧を印加する間に前記ポンピングクロック信号のパルス数をモニタリングして、前記第１ワードラインの欠陥を検出するように構成されたワードライン欠陥検出回路と、
    を有し、前記電圧発生器は、前記ポンピングクロック信号のパルス数が基準値より小さい場合に、前記第２メモリセルのプログラミングのために、前記第２電圧を前記第２ワードラインに印加するように構成されており、
    前記電圧発生器は、前記第２メモリセルのプログラミングが完了した後に、前記第１メモリセルのプログラミングのために、前記第２電圧を前記第１ワードラインに印加するように構成されている、メモリ装置。
  2. 前記第２電圧が前記第１電圧より小さい、請求項１に記載のメモリ装置。
  3. 前記第１ワードラインは第３及び第４ワードラインを含み、前記第２ワードラインは第５及び第６ワードラインを含み、前記第３ワードラインと前記第４ワードラインとの間の第１間隔は前記第５ワードラインと前記第６ワードラインとの間の第２間隔とは異なる、請求項１又は２に記載のメモリ装置。
  4. 前記第１間隔が前記第２間隔より小さい、請求項３に記載のメモリ装置。
  5. 前記ワードライン欠陥検出回路は、
    システムクロック信号から前記ポンピングクロック信号を生成するクロック生成器と、
    電源電圧と前記ポンピングクロック信号を用いてポンピング電圧信号を出力するチャージポンプと、
    前記ポンピングクロック信号の提供を受け、これを基準クロック信号と比較して、前記第１ワードラインが含まれているメモリブロックの不良か否かを決定するパス／フェイル決定回路とを含んでなる、請求項１ないし４のうち何れか一項に記載のメモリ装置。
  6. 基板上に配置された第１メモリセルと、前記第１メモリセルに接続された第１ワードラインと、前記第１メモリセルの上部に配置された第２メモリセルと、前記第１ワードラインの上部に配置され、第２メモリセルに接続された第２ワードラインとを含むメモリセルアレイを有するメモリ装置の駆動方法であって、
    前記第１及び第２ワードラインのうちの前記第１ワードラインに第１電圧を印加する間、ポンピングクロック信号をモニタリングして前記第１ワードラインの欠陥を検出し、
    前記第２ワードラインに前記第１電圧とは異なる第２電圧を印加して前記第２メモリセルをプログラムし、
    前記第２メモリセルをプログラムした後、前記第１ワードラインに前記第２電圧を印加して前記第１メモリセルをプログラムすることを含み、
    前記第１ワードラインの欠陥を検出する前に、前記第１及び第２メモリセルが含まれているメモリブロックを消去することを試み、前記第１及び第２メモリセルが含まれているメモリブロックに対する消去が失敗した場合には、前記第１ワードラインの欠陥を検出する動作を行わず、前記メモリブロックに対する消去が成功した場合に、前記第１ワードラインの欠陥を検出する動作を行う、メモリ装置の駆動方法。
  7. 前記メモリブロックに対する消去が失敗した場合には、前記メモリブロックをバッドブロックとして指定する、請求項６に記載のメモリ装置の駆動方法。
  8. 前記第１及び第２メモリセルが含まれているメモリブロックを消去することをさらに含み、
    前記メモリブロックを消去することは、前記メモリブロックが配置されている前記基板に第１消去電圧を印加しながら前記第２ワードラインに前記第１消去電圧よりも小さい第２消去電圧を印加する間、ポンピングクロック信号をモニタリングして前記第２ワードラインの欠陥を検出することを含む、請求項６又は７に記載のメモリ装置の駆動方法。
  9. 前記ワードライン欠陥検出回路は、メモリブロックが配置されている基板に前記第１電圧が印加され且つ前記第１ワードライン又は前記第２ワードラインであるワードラインに前記第２電圧が印加される間に、前記ポンピングクロック信号を基準クロック信号と比較して前記ワードラインの欠陥を検出するパス／フェイル決定回路を含む、請求項１に記載のメモリ装置。
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