JP7220647B2

JP7220647B2 - Nitride semiconductor substrate and manufacturing method thereof

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Publication number: JP7220647B2
Application number: JP2019227167A
Authority: JP
Inventors: 健一江里口; 芳久阿部; 純小宮山
Original assignee: Coorstek KK
Current assignee: Coorstek KK
Priority date: 2019-12-17
Filing date: 2019-12-17
Publication date: 2023-02-10
Anticipated expiration: 2039-12-17
Also published as: JP2021097127A

Description

本発明は、特に、シリコン（Ｓｉ）元素と炭素（Ｃ）元素が共にドープされたバッファー層を有する窒化物半導体基板、及びその製造方法に関する。 In particular, the present invention relates to a nitride semiconductor substrate having a buffer layer doped with both silicon (Si) and carbon (C) elements, and a method for manufacturing the same.

窒化物半導体を用いたＨＥＭＴは、例えば、炭化ケイ素（ＳｉＣ）単結晶またはＳｉ単結晶等からなる基板上に、各種の窒化物半導体からなるバッファー層を介して、窒化ガリウム（ＧａＮ）を含む動作層を備える窒化物半導体基板を用いて作製される。 A HEMT using a nitride semiconductor, for example, operates on a substrate made of silicon carbide (SiC) single crystal, Si single crystal, or the like, and includes gallium nitride (GaN) via a buffer layer made of various nitride semiconductors. It is fabricated using a nitride semiconductor substrate comprising layers.

上記したバッファー層は、反りや転位の低減、耐圧の向上等を目的として、層構造やドーパントの濃度分布に様々な工夫がされている。その中の一つに、Ｓｉ元素を用いた技術が多数知られている。 In order to reduce warpage and dislocation and improve breakdown voltage, the above-described buffer layer has been devised in various ways in terms of layer structure and dopant concentration distribution. As one of them, many techniques using Si element are known.

例えば、特許文献１には、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）のＡｌＧａＮ層と、前記ＡｌＧａＮ層の上面に接しＳｉＮを含む第１Ｓｉ含有層と、前記第１Ｓｉ含有層の上に設けられ前記上面に対して傾斜した斜面を有する凸部を含む第１ＧａＮ層と、前記第１ＧａＮ層の上に設けられＳｉを含有する第２Ｓｉ含有層と、前記第２Ｓｉ含有層の上に設けられた第２ＧａＮ層と、を含む積層体と、前記積層体の上に設けられ窒化物半導体を含む機能層と、を備えた窒化物半導体素子が記載されている。 For example, Patent Document 1 discloses an AlGaN layer of Al _x Ga _1-x N (0<x≦1), a first Si-containing layer in contact with the upper surface of the AlGaN layer and containing SiN, and a second Si-containing layer provided on the first GaN layer and containing Si; and a second Si-containing layer provided on the second Si-containing layer. a second GaN layer formed on the substrate; and a functional layer provided on the laminate and containing a nitride semiconductor.

また特許文献２には、ＳｉＣ単結晶基板４１の（０００１）面上に形成されており、前記ＳｉＣ基板４１上に例えば０．３μｍの膜厚でエピタキシャルに形成された非ドープＡｌＮ下地層４２と、前記下地層４２上に例えば３μｍの膜厚でエピタキシャルに形成された非ドープＧａＮバッファー層４３と、前記バッファー層４３上に５～５０ｎｍ、例えば２０ｎｍの膜厚で形成され、Ｓｉを１×１０¹⁷～５×１０¹⁸ｃｍ^-3、例えば２×１０¹⁸ｃｍ^-3の濃度でドープされたｎ⁺型ＧａＮバンド制御層４４と、前記バンド制御層４４上に、５～５０ｎｍ、好ましくは２０ｎｍの膜厚でエピタキシャルに形成された非ドープＡｌＧａＮバリア層４５と、前記バリア層４５上に例えば５０ｎｍの膜厚でエピタキシャルに形成された非ドープＧａＮ電子走行層４６と、前記電子走行層４６上に、例えば厚さが５ｎｍでエピタキシャルに形成された非ドープＡｌＧａＮスペーサ層４７を介して例えば２０ｎｍの膜厚でエピタキシャルに形成され、Ｓｉを例えば４×１０¹⁸ｃｍ^-3の濃度でドープされた電子供給層４８と、前記電子供給層上に、例えば７ｎｍの膜厚でエピタキシャルに形成され、Ｓｉを例えば５×１０¹⁸ｃｍ^-3の濃度でエピタキシャルにドープされたｎ型ＧａＮキャップ層４９と、を積層した積層構造を有しており、前記電子走行層４６中には、その上のスペーサ層４７との界面に沿って二次元電子ガス（２ＤＥＧ）が形成されているＧａＮ－ＨＥＭＴ４０が記載されている。 Further, in Patent Document 2, an undoped AlN underlayer 42 is formed on the (0001) plane of a SiC single crystal substrate 41 and epitaxially formed on the SiC substrate 41 to a thickness of, for example, 0.3 μm. , an undoped GaN buffer layer 43 epitaxially formed on the underlying layer 42 to a thickness of, for example, 3 μm, and an undoped GaN buffer layer 43 formed on the buffer layer 43 to a thickness of 5 to 50 nm, for example, 20 nm, containing 1×10 Si. An n ⁺ -type GaN band control layer 44 doped to a concentration of ¹⁷ to 5×10 ¹⁸ cm ⁻³ , for example 2×10 ¹⁸ cm ⁻³ and a 5 to 50 nm, preferably 20 nm An undoped AlGaN barrier layer 45 epitaxially formed to a thickness, an undoped GaN electron transit layer 46 epitaxially formed on the barrier layer 45 to a thickness of, for example, 50 nm, and on the electron transit layer 46, An electron supply layer which is epitaxially formed to a thickness of, for example, 20 nm through an undoped AlGaN spacer layer 47, which is epitaxially formed to a thickness of, for example, 5 nm, and is doped with Si at a concentration of, for example, 4×10 ¹⁸ cm ⁻³ . 48, and an n-type GaN cap layer 49 epitaxially formed with a thickness of, for example, 7 nm and epitaxially doped with Si at a concentration of, for example, 5×10 ¹⁸ cm ⁻³ on the electron supply layer. A GaN-HEMT 40 having a laminated structure is described in which a two-dimensional electron gas (2DEG) is formed along the interface between the electron transit layer 46 and the spacer layer 47 thereon.

特開２０１４－１０３３７７号公報JP 2014-103377 A 特開２００９－５９９４５号公報JP 2009-59945 A

特許文献１に記載の発明は、第１Ｓｉ含有層５１ｓを設けることで転位８０の密度が減少していることから、第１Ｓｉ含有層５１ｓは転位８０を遮蔽する効果を有し、第１Ｓｉ含有層５１ｓと第２Ｓｉ含有層５２ｓとにより転位８０の遮蔽効果が増強される、とするものといえる。 In the invention described in Patent Document 1, since the density of the dislocations 80 is reduced by providing the first Si-containing layer 51s, the first Si-containing layer 51s has the effect of shielding the dislocations 80, and It can be said that the effect of shielding the dislocations 80 is enhanced by the layer 51s and the second Si-containing layer 52s.

特許文献２に記載の発明では、ＧａＮ－ＨＥＭＴ４０では、前記電子走行層４６の下に形成された非ドープＡｌＧａＮバリア層４５がポテンシャルバリアを形成し、前記二次元電子ガス中の電子が加速されて基板４１の側へ抜けようとするのが阻止される。その際、本実施形態では、前記バリア層４５の下のバンド制御層４４が高濃度にＳｉドープされたｎ型層であるため、その下の非ドープＧａＮバッファー層４３あるいは非ドープＡｌＮ下地層４２などの電気的影響が遮蔽され、前記ＧａＮ－ＨＥＭＴ４０の高出力動作の際、加速された高エネルギーのキャリアが何らかの原因で、前記ＧａＮバッファー層４３あるいはその下のＡｌＮ下地層４２、さらにはＳｉＣ基板４１との界面にまで到達し捕獲されたような場合であっても、前記バリア層４５が形成するポテンシャルの電気的な変動が抑制され、前記バリア層４５は安定したポテンシャルバリアを形成する、としている。 In the invention described in Patent Document 2, in the GaN-HEMT 40, the undoped AlGaN barrier layer 45 formed under the electron transit layer 46 forms a potential barrier, and electrons in the two-dimensional electron gas are accelerated. An attempt to escape to the side of the substrate 41 is prevented. At this time, in this embodiment, since the band control layer 44 under the barrier layer 45 is an n-type layer heavily doped with Si, the undoped GaN buffer layer 43 or the undoped AlN underlayer 42 thereunder During high-power operation of the GaN-HEMT 40, the accelerated high-energy carriers for some reason cause damage to the GaN buffer layer 43 or the AlN underlayer 42 thereunder, and further to the SiC substrate. 41, electrical fluctuations in the potential formed by the barrier layer 45 are suppressed, and the barrier layer 45 forms a stable potential barrier. there is

上記の通り、Ｓｉドープ層を、電子走行層等の動作層あるいは機能層より下部の適切な領域に、厚さ方向に対して比較的狭い範囲で設けることで、窒化物半導体の各種特性が改善されることが知られている。 As described above, various characteristics of the nitride semiconductor are improved by providing the Si-doped layer in a relatively narrow range with respect to the thickness direction in an appropriate region below the operating layer such as the electron transit layer or the functional layer. known to be

ところで近年、さらなる高耐圧化に対応するため、窒化物半導体層の層厚を例えば１０μｍ以上とする、いわゆる厚膜化が検討されている。厚膜化において、上記特許文献１，２に記載の発明に準じて、Ｓｉドープの技術を組み合わせることも可能ではあるが、未だ十分な効果が見いだせているとは言えない。 By the way, in recent years, in order to cope with further increase in breakdown voltage, so-called thickening of the nitride semiconductor layer, for example, 10 μm or more, has been studied. In thickening the film, it is possible to combine Si-doping techniques according to the inventions described in Patent Documents 1 and 2 above, but it cannot be said that a sufficient effect has been found yet.

本発明は、上記に鑑み、特にＳｉとＣがドープされたバッファー層を用いた場合において、さらなる高耐圧化に対応できる窒化物半導体基板の提供を目的とするものである。 SUMMARY OF THE INVENTION In view of the above, it is an object of the present invention to provide a nitride semiconductor substrate that can cope with a further increase in breakdown voltage, especially when a buffer layer doped with Si and C is used.

本発明に係る窒化物半導体基板は、基板と、前記基板上の１３族窒化物半導体からなるバッファー層と、前記バッファー層上の１３族窒化物半導体からなる動作層とを備え、前記バッファー層は、前記バッファー層の厚さ方向に対して１のピークを持つＳｉ元素濃度プロファイルと、前記バッファー層の厚さ方向に対して１のピークを持つＣ元素濃度プロファイルと、前記２つのピークの間隔が０～５０ｎｍとなるピーク対を少なくとも１つ備えることを特徴とする。 A nitride semiconductor substrate according to the present invention comprises a substrate, a buffer layer made of a Group 13 nitride semiconductor on the substrate, and an operating layer made of a Group 13 nitride semiconductor on the buffer layer, wherein the buffer layer comprises: , a Si element concentration profile having a peak of 1 in the thickness direction of the buffer layer, a C element concentration profile having a peak of 1 in the thickness direction of the buffer layer, and an interval between the two peaks It is characterized by having at least one peak pair of 0 to 50 nm.

かかる構成を有することで、Ｓｉ元素およびＣ元素をドープしたバッファー層による、高耐圧化がなされた窒化物半導体基板の提供を可能とする。 By having such a configuration, it is possible to provide a nitride semiconductor substrate having a high breakdown voltage due to the buffer layer doped with Si element and C element.

本発明を実現する好適な製造方法の一態様として、気相成長装置を用いて前記バッファー層を製膜する工程において、気相成長装置の反応炉内で前記製膜を開始するステップと、前記製膜を中断するステップと、前記中断後に前記気相成長装置の反応炉内をクリーニングするステップと、前記クリーニングの完了後に前記製膜を再開するステップと、を含む窒化物半導体基板の製造方法が提供される。 As one aspect of a preferred manufacturing method for realizing the present invention, in the step of forming the buffer layer using a vapor phase growth apparatus, the step of starting the film formation in a reaction furnace of the vapor phase growth apparatus; A method for manufacturing a nitride semiconductor substrate, comprising the steps of interrupting film formation, cleaning the inside of a reactor of the vapor phase growth apparatus after the interruption, and restarting the film formation after the cleaning is completed. provided.

本発明によれば、特に、高耐圧化を目指して窒化物半導体層を厚膜化しようとする技術において、Ｓｉ元素およびＣ元素をドープしたバッファー層を適切に用いることで、高耐圧化を効果的に実現する窒化物半導体基板とその製造方法の提供を可能とする。 According to the present invention, in particular, in the technique of increasing the thickness of the nitride semiconductor layer with the aim of increasing the breakdown voltage, by appropriately using a buffer layer doped with Si element and C element, the effect of increasing the breakdown voltage is achieved. It is possible to provide a nitride semiconductor substrate and a method for manufacturing the same that are practically realized.

本発明の一態様に係る、窒化物半導体基板の層構造を示す断面概略図FIG. 2 is a schematic cross-sectional view showing a layer structure of a nitride semiconductor substrate according to one aspect of the present invention; 本発明の一態様に係る、バッファー層中のＳｉ元素の濃度プロファイルとＣ元素の濃度プロファイル、および、これらで形成されるピークとピーク対を示す模式図Schematic diagram showing the concentration profile of Si element and the concentration profile of C element in the buffer layer, and peaks and peak pairs formed by these, according to one embodiment of the present invention.

以下、図面も参照しながら、本発明を詳細に説明する。本発明の窒化物半導体基板は、基板と、前記基板上の１３族窒化物半導体からなるバッファー層と、前記バッファー層上の１３族窒化物半導体からなる動作層とを備え、前記バッファー層は、前記バッファー層の厚さ方向に対して１のピークを持つＳｉ元素濃度プロファイルと、前記バッファー層の厚さ方向に対して１のピークを持つＣ元素濃度プロファイルと、前記２つのピークの間隔が０～５０ｎｍとなるピーク対を少なくとも１つ備える。 The present invention will be described in detail below with reference to the drawings. A nitride semiconductor substrate of the present invention comprises a substrate, a buffer layer made of a Group 13 nitride semiconductor on the substrate, and an operating layer made of a Group 13 nitride semiconductor on the buffer layer, wherein the buffer layer comprises: A Si element concentration profile with a peak of 1 in the thickness direction of the buffer layer, a C element concentration profile with a peak of 1 in the thickness direction of the buffer layer, and an interval between the two peaks of 0 It has at least one peak pair of ~50 nm.

図１は、本発明の一態様に係る窒化物半導体の層構造を示す断面概略図である。なお、本発明で示す図は、説明のために形状を模式的に簡素化かつ強調したものであり、細部の形状、寸法、および比率は実際と異なる。また、同一の構成については符号を省略、さらに、説明に不要なその他の構成は記載していない。 FIG. 1 is a schematic cross-sectional view showing a layer structure of a nitride semiconductor according to one embodiment of the present invention. It should be noted that the figures shown in the present invention are schematic representations of simplified and emphasized shapes for the sake of explanation, and the detailed shapes, dimensions and ratios are different from the actual ones. Reference numerals are omitted for the same configurations, and other configurations unnecessary for explanation are not described.

基板Ｗを構成する材料は、Ｓｉ単結晶、ＳｉＣやサファイア（Ａｌ₂Ｏ₃）あるいはＧａＮからなる単結晶が例示される。また、単一材料で構成されたもの、複数の異種材料で構成されたもの、などのその他公知の技術も適用できる。さらに、面方位やドーパント濃度、オフ角等の構成も任意に設定できる。 The material forming the substrate W is exemplified by Si single crystal, SiC, sapphire (Al ₂ O ₃ ), or GaN single crystal. In addition, other well-known techniques such as one made of a single material, one made of a plurality of different materials, and the like can also be applied. Furthermore, the plane orientation, dopant concentration, off-angle, etc. can be arbitrarily set.

しかしながら、本発明の好適な基板Ｗは、多結晶無機材料上に単結晶シード層を備えたものである。これの詳細については後述する。 However, preferred substrates W of the present invention comprise a monocrystalline seed layer on a polycrystalline inorganic material. Details of this will be described later.

基板Ｗ上には、１３族窒化物半導体からなるバッファー層Ｂを備える。バッファー層Ｂは、窒化物半導体が複数積層された構造であり、その構造は、用途や目的に応じて公知の手法を広く適用できる。１３族窒化物半導体は、Ａｌ、Ｇａ、Ｉｎの少なくともいずれかを含む窒化物が好適である。 A buffer layer B made of a Group 13 nitride semiconductor is provided on the substrate W. The buffer layer B has a structure in which a plurality of nitride semiconductors are laminated, and a known method can be widely applied to the structure depending on the application and purpose. A group 13 nitride semiconductor is preferably a nitride containing at least one of Al, Ga, and In.

そして、バッファー層Ｂ上に１３族窒化物半導体からなる動作層Ｇを備える。動作層Ｇは、ＨＥＭＴに代表される電子走行層と電子供給層を備えた構造が例示されるが、格別これに限定されるものではなく、必要に応じて、適時最適な構造で設計される。 Then, on the buffer layer B, an operating layer G made of a Group 13 nitride semiconductor is provided. The operating layer G is exemplified by a structure comprising an electron transit layer and an electron supply layer represented by a HEMT, but it is not particularly limited to this, and is designed with an optimal structure as needed. .

バッファー層ＢはＳｉ元素とＣ元素を含み、基板Ｗとバッファー層Ｂの界面１１からバッファー層Ｂと動作層Ｇの界面１２までの、厚さ方向に対するＳｉ元素の濃度プロファイルおよびＣ元素の濃度プロファイルは、それぞれ少なくとも１つのピークを有している。 The buffer layer B contains Si element and C element, and the Si element concentration profile and the C element concentration profile in the thickness direction from the interface 11 between the substrate W and the buffer layer B to the interface 12 between the buffer layer B and the operating layer G. each have at least one peak.

図２に、バッファー層Ｂ中のＳｉ元素の濃度プロファイル２０とこれで形成されるＳｉ元素の濃度プロファイルのピーク２１、Ｃ元素の濃度プロファイル３０とこれで形成されるＣ元素の濃度プロファイルのピーク３１、そして、ピーク２１とピーク３１からなるピーク対４０を示す模式図を示す。図２では、縦軸に基板Ｗから基板上方に向う窒化物半導体基板の厚さ、横軸にＳｉ元素およびＣ元素の濃度を取り、Ｓｉ元素の濃度プロファイル２０とＣ元素の濃度プロファイル３０が示されている。 FIG. 2 shows a Si element concentration profile 20 in the buffer layer B and a Si element concentration profile peak 21 formed therefrom, a C element concentration profile 30 and a C element concentration profile peak 31 formed therefrom. , and a schematic diagram showing a peak pair 40 consisting of peaks 21 and 31. FIG. In FIG. 2, the vertical axis represents the thickness of the nitride semiconductor substrate from the substrate W toward the upper side of the substrate, and the horizontal axis represents the concentrations of the Si element and the C element. It is

Ｓｉ元素の濃度プロファイル２０は、ピーク２１と、界面１１から界面１２までの間でベースライン２２を有する。同様に、Ｃ元素についても、Ｃ元素の濃度プロファイル３０は、ピーク３１と、界面１１から界面１２までの間でベースライン３２を有する。本発明では、ピーク３１はピーク２１と対を成すものとし、これをピーク対４０としている。 A Si element concentration profile 20 has a peak 21 and a baseline 22 from the interface 11 to the interface 12 . Similarly, for element C, concentration profile 30 of element C has peak 31 and baseline 32 from interface 11 to interface 12 . In the present invention, peak 31 forms a pair with peak 21, and this is referred to as peak pair 40. FIG.

本発明における、各ピークの高さや各ベースラインの濃度は、格別限定されるものではないが、後述するように、好ましい範囲はある。なお、ベースラインの濃度に対してピークの濃度は１０倍以上であればよい。 In the present invention, the height of each peak and the concentration of each baseline are not particularly limited, but there are preferable ranges as described later. Note that the concentration of the peak should be 10 times or more than the concentration of the baseline.

Ｓｉ元素とＣ元素の各濃度プロファイルは、窒化物半導体基板の厚さ方向に対して、ＳＩＭＳを用いて取得される。そして、本発明では、ＳＩＭＳで得られた濃度プロファイルの形状からピークを特定する。ただし、濃度プロファイルが取得でき、ピークを特定できるのであれば、ＳＩＭＳ以外の手法を用いても差しつかえない。 Each concentration profile of Si element and C element is acquired using SIMS with respect to the thickness direction of the nitride semiconductor substrate. Then, in the present invention, peaks are specified from the shape of the concentration profile obtained by SIMS. However, as long as the concentration profile can be obtained and the peak can be specified, a technique other than SIMS may be used.

本発明において、ピーク対４０は、Ｓｉ元素およびＣ元素のそれぞれのピークが近接して存在している形態を指す。そして、この近接の度合いとして、ピークの間隔を０～５０ｎｍと設定する。このようなピーク対４０を少なくとも１つ備えることで、耐圧が向上する。 In the present invention, the peak pair 40 refers to a form in which the respective peaks of Si element and C element are present close to each other. As the degree of proximity, the interval between peaks is set to 0 to 50 nm. By providing at least one such peak pair 40, the breakdown voltage is improved.

ここで、ピークの間隔５０は、図２に示すように、Ｓｉ元素のピーク２１とＣ元素のピーク３１の、それぞれのピークの頂点同士の間隔を計測することで得られる。また、このピークの間隔５０がゼロも場合も本発明の範囲に含むが、これは、図２において、Ｓｉ元素のピーク２１とＣ元素のピーク３１の、それぞれの厚さ方向における位置（一の界面からの深さ）が同じ場合に相当する。 Here, as shown in FIG. 2, the peak interval 50 is obtained by measuring the interval between the apexes of the Si element peak 21 and the C element peak 31 . In addition, this peak interval 50 is included in the scope of the present invention whether it is zero or not. depth from the interface) are the same.

一般的に、ＧａＮ等の窒化物半導体層にＣ元素が高濃度でドープされると、耐圧が向上するが、転位の多発、電流コラプスの悪化が顕著になる。そのため、むやみにＣ元素を高くすること、特に、バッファー層全体に亘り高濃度でＣ元素を存在させることは、適切ではない。 In general, when a nitride semiconductor layer such as GaN is doped with a C element at a high concentration, the breakdown voltage is improved, but frequent occurrence of dislocations and deterioration of current collapse become significant. Therefore, it is not appropriate to aimlessly increase the C element content, particularly to allow the C element to exist at a high concentration throughout the entire buffer layer.

また、Ｃ元素が高濃度でドープされたＧａＮ等の窒化物半導体層に対して、Ｓｉ元素をドープすると、高濃度のＣ元素に起因して発生する欠陥を電気的に補償し、この欠陥が多数存在することによって顕在化する電流コラプスが抑制される、という技術も公知である。 Further, when a nitride semiconductor layer such as GaN doped with C element at a high concentration is doped with Si element, defects caused by the high concentration of C element are electrically compensated, and the defects are eliminated. There is also known a technique of suppressing current collapse, which is manifested by the presence of a large number of them.

上記の通り、Ｓｉ元素およびＣ元素を両方とも高濃度で含む窒化物半導体層は、高耐圧化と電流コラプス低減を両立するものであるが、近年要求のある窒化物半導体層の厚膜化、特に８μｍ以上という水準の厚さでは、この手法と厚膜化による高耐圧化の効果と併せても、目標とする耐圧特性を得ることが困難であった。 As described above, the nitride semiconductor layer containing both the Si element and the C element at a high concentration achieves both a high breakdown voltage and a reduction in current collapse. In particular, at a thickness of 8 μm or more, it was difficult to obtain the target withstand voltage characteristics even with this method and the effect of increasing the withstand voltage by increasing the thickness of the film.

本発明は、厚い窒化物半導体層の一部に、濃度が突出して高い領域を設けることで、窒化物半導体層の大部分をＳｉ元素およびＣ元素で高濃度化することで発生する不具合（転位多発、電流コラプス悪化、低結晶性）を回避しつつ、より高い耐圧を得るものである。 The present invention solves the problems (dislocations) caused by increasing the concentration of Si element and C element in most of the nitride semiconductor layer by providing a region with a protruding high concentration in a part of the thick nitride semiconductor layer. It is intended to obtain a higher withstand voltage while avoiding the occurrence of multiple occurrences, worsening of current collapse, and low crystallinity.

窒化物半導体層中を流れるリーク電流は、Ｃ元素のピーク３１が障壁となって遮られる。すなわち、窒化物半導体層中のＣ元素が同量の場合、Ｃ元素の濃度プロファイル３０は、ブロード形状になっている形態よりも、局所的にピークとなっている形態である本発明の形状の方が、相対的に耐圧向上効果が高いといえる。 A leakage current flowing through the nitride semiconductor layer is blocked by the C element peak 31 as a barrier. That is, when the amount of the C element in the nitride semiconductor layer is the same, the concentration profile 30 of the C element has the shape of the present invention, which has a locally peaked shape, rather than the broad shape. It can be said that the effect of improving the withstand voltage is relatively high.

ただし、上記したピークである形態では、窒化物半導体層中に存在するＣ元素の絶対的な量が少ないので、この形態のみでは、まだ十分な耐圧向上効果が得られていない。 However, since the absolute amount of the C element present in the nitride semiconductor layer is small in the form of the above-described peak, sufficient breakdown voltage improvement effect has not yet been obtained with this form alone.

ここで、Ｓｉ元素およびＣ元素が、両方とも濃度のピークを持ち、かつ、両者が近接して存在すると、Ｓｉ元素のピーク２１がＣ元素のピーク３１に干渉して、窒化物半導体層内でのリーク電流の挙動に影響を与える。 Here, when both the Si element and the C element have concentration peaks and both exist in close proximity, the peak 21 of the Si element interferes with the peak 31 of the C element, resulting in affect the leakage current behavior of

リーク電流が、窒化物半導体層（バッファー層Ｂ及び動作層Ｇ）の厚さ方向へ流れると耐圧が低下するが、ピーク対４０があると、Ｃ元素のピーク３１で厚さ方向への、リーク電流の電子の移動が妨げられるのと同時に、Ｓｉ元素のピーク２１の作用により、ピーク対４０の界面方向（厚さ方向と垂直方向）に移動しやすくなり、結果として、リーク電流は低下する。 When the leakage current flows in the thickness direction of the nitride semiconductor layers (buffer layer B and operation layer G), the breakdown voltage decreases. At the same time as the movement of current electrons is hindered, the action of the peak 21 of the Si element makes it easier to move in the interface direction (perpendicular to the thickness direction) of the peak pair 40, resulting in a decrease in leakage current.

言い換えると、リーク電流の電子移動にとって、Ｃ元素のピーク３０は厚さ方向の「壁」であり、この壁が厚さ方向の電子移動をある程度抑制するが、Ｓｉ元素のピーク２１は、厚さ方向に対して移動しようとする電子を、厚さ方向と垂直な方向に拡散することで、厚さ方向に対するリーク電流をトータルで抑制している。そして、ピークの間隔５０が５０ｎｍを超えると、このような効果が十分発揮されないので好ましくない。 In other words, the peak 30 of C element is a "wall" in the thickness direction for the electron migration of the leakage current, and this wall suppresses the electron migration in the thickness direction to some extent, while the peak 21 of the Si element is By diffusing electrons that tend to move in the direction perpendicular to the thickness direction, total leak current in the thickness direction is suppressed. Moreover, if the peak interval 50 exceeds 50 nm, such effects are not sufficiently exhibited, which is not preferable.

上記の通り、本発明のピーク対４０は、バッファー層Ｂと動作層Ｇ全体におけるＳｉ元素濃度、Ｃ元素濃度の総量は低く抑えつつ、厚さ方向のリーク電流を効果的に低減することのできるものといえる。 As described above, the peak pair 40 of the present invention can effectively reduce the leakage current in the thickness direction while keeping the total amount of Si element concentration and C element concentration low in the buffer layer B and the operation layer G as a whole. It can be said that it is a thing.

以下、本発明のより好ましい態様について説明する。 Preferred embodiments of the present invention are described below.

Ｓｉ元素の濃度は、ピーク２１の頂点が６Ｅ＋１８ケ／ｃｍ³以上１Ｅ＋２１ケ／ｃｍ³以下、ベースライン２２は１Ｅ＋１７ケ／ｃｍ³以下が好ましい。 The Si element concentration is preferably 6E+18 pcs/cm ³ or more and 1E+21 pcs/cm ³ or less at the apex of the peak 21 and 1E+17 pcs/cm ³ or less at the baseline 22 .

耐圧向上効果を発現するには、最低でも６Ｅ＋１８ケ／ｃｍ³以上は必要であるが、１Ｅ＋２１ケ／ｃｍ³を超えると、結晶品質の低下が懸念される。かつ、ベースラインでは１Ｅ＋１７ケ／ｃｍ³以下として、ベースライン２２とピーク２１とのＳｉ元素の濃度差を大きくすることで、耐圧特性を大きく向上させることができる。 Although at least 6E+18 pcs/cm ³ or more is necessary to exhibit the effect of improving the breakdown voltage, if it exceeds 1E+21 pcs/cm ³ , there is a concern that the crystal quality will deteriorate. In addition, by increasing the concentration difference of Si element between the baseline 22 and the peak 21 by setting the base line to 1E+17 cells/cm ³ or less, the breakdown voltage characteristic can be greatly improved.

Ｓｉ元素の濃度プロファイル２０における半値幅法で得られたピーク２１の幅は、５～２０ｎｍであると好ましい。本発明は、Ｓｉ元素の濃度プロファイルが急峻な領域（ピーク）を有することに特徴がある。このピーク２１は、厚さ方向に対しては、ごく狭い領域にあると、耐圧向上効果がより顕著である。 The width of the peak 21 obtained by the half-value width method in the Si element concentration profile 20 is preferably 5 to 20 nm. The present invention is characterized in that the Si element concentration profile has a steep region (peak). If this peak 21 is in a very narrow region in the thickness direction, the effect of improving the breakdown voltage is more remarkable.

半値幅法で得られたピーク２１の幅が５ｎｍ未満では、Ｃ元素ピーク３１との干渉効果が不十分となり、好ましくない。一方、半値幅法で得られたピーク２１の幅が２０ｎｍを超えると、いわゆるブロードな形状となり、前述の通り、ピークとしての効果が得られにくく、これも好ましくない。 When the width of the peak 21 obtained by the half-value width method is less than 5 nm, the effect of interference with the C element peak 31 becomes insufficient, which is not preferable. On the other hand, if the width of the peak 21 obtained by the half-value width method exceeds 20 nm, the shape becomes so-called broad, and as described above, it is difficult to obtain the effect of the peak, which is also not preferable.

Ｃ元素の濃度は、ピーク３１の頂点が５Ｅ＋１８ケ／ｃｍ³以上８Ｅ＋２０ケ／ｃｍ³以下、ベースライン３２が１Ｅ＋１８ケ／ｃｍ³以下が好ましい。 The concentration of the C element is preferably 5E+18 pcs/cm ³ or more and 8E+20 pcs/cm ³ or less at the apex of the peak 31 and 1E+18 pcs/cm ³ or less at the baseline 32 .

耐圧向上効果を発現するには、最低でも５Ｅ＋１８ケ／ｃｍ³以上は必要であるが、８Ｅ＋２０ケ／ｃｍ³を超えると、結晶品質の低下が懸念される。かつ、ベースラインでは１Ｅ＋１８ケ／ｃｍ³以下とすることで、Ｃ元素が多すぎることによる影響を抑制できる。 Although at least 5E+18 pcs/cm ³ or more is necessary to exhibit the effect of improving the breakdown voltage, if it exceeds 8E+20 pcs/cm ³ , there is a concern that the crystal quality may deteriorate. In addition, by setting the base line to 1E+18 pcs/cm ³ or less, it is possible to suppress the influence of too much C element.

Ｃ元素の濃度プロファイル３０における半値幅法で得られたピーク３１の幅は、５～２０ｎｍであると好ましい。半値幅法で得られたピーク３１の幅が５ｎｍ未満では、いわゆる「壁」の厚さが薄すぎるので、Ｃ元素濃度が高いことでバッファー層Ｂが高抵抗化されていても、まだ電子の遮断効果が十分得られない。一方、半値幅法で得られたピーク３１の幅が２０ｎｍを超えると、いわゆるブロードな丘のような形状となり、これも「壁」としての作用が発現されにくい。 The width of the peak 31 obtained by the half width method in the C element concentration profile 30 is preferably 5 to 20 nm. If the width of the peak 31 obtained by the half-value width method is less than 5 nm, the thickness of the so-called “wall” is too thin. A sufficient blocking effect cannot be obtained. On the other hand, when the width of the peak 31 obtained by the half-value width method exceeds 20 nm, it becomes a so-called broad hill-like shape, and this also hardly acts as a "wall".

さらに、本発明では、基板Ｗとバッファー層Ｂの界面１１から最も近いピークの頂点までの距離、バッファー層Ｂと動作層Ｇの界面１２から最も近いピークの頂点までの距離、および、ピークが複数存在する場合における隣接するピークの頂点の間隔のいずれもが３μｍ以上であると、より好ましい。 Furthermore, in the present invention, the distance from the interface 11 between the substrate W and the buffer layer B to the apex of the nearest peak, the distance from the interface 12 between the buffer layer B and the operating layer G to the apex of the nearest peak, and a plurality of peaks More preferably, any spacing between the apexes of adjacent peaks, if any, is 3 μm or more.

特許文献１に記載されるように、複数のピークが隣接すると、複数のピーク全体が幅の広いブロードな層と似たような形態になる。このような形態では、前述したＣ元素またはＳｉ元素の濃度が高いことによるデメリットが残っており、この影響で本発明の効果が十分に得られない。 As described in US Pat. No. 6,200,000, when multiple peaks are adjacent, the overall peaks resemble a wide broad layer. In such a form, the above-mentioned demerit due to the high concentration of the C element or the Si element remains, and due to this influence, the effects of the present invention cannot be sufficiently obtained.

また、本発明のピーク対４０は、ドーパントとしてのＳｉ元素やＣ元素が局所的に高濃度で存在する特異的な層でもあるので、異なる層で発生する歪、電気的特性の影響を考慮すると、界面１１および界面１２とも、あまり接近させるべきものではない。こちらも同様に、３μｍ以上離すことが好ましい。 In addition, since the peak pair 40 of the present invention is also a specific layer in which Si element and C element as dopants are locally present in high concentrations, considering the effects of strain and electrical characteristics generated in different layers , interface 11 and interface 12 should not be too close. Similarly, it is preferable to separate them by 3 μm or more.

しかしながら、ピーク対４０に対して、界面１１、界面１２のいずれかがあまり離れすぎると、本発明の効果が頭打ちになり、特異的な層を挿入することによるコストや結晶品質の低下が懸念されるので、本発明では、ピーク対４０から界面１１、界面１２のいずれかまでの間隔は、５μｍ以下が好ましいといえる。 However, if either the interface 11 or the interface 12 is too far from the peak pair 40, the effect of the present invention will reach a ceiling, and there is concern that the cost and crystal quality will decrease due to the insertion of a specific layer. Therefore, in the present invention, it can be said that the distance from the peak pair 40 to either the interface 11 or the interface 12 is preferably 5 μm or less.

本発明は、ピーク対４０が２つ以上であり、バッファー層Ｂと動作層Ｇを合算した層厚が１０～２０μｍであり、基板Ｗが多結晶無機材料上に単結晶シード層を備えたものであると、より好ましいものである。 The present invention has two or more peak pairs 40, a total layer thickness of the buffer layer B and the operating layer G of 10 to 20 μm, and a substrate W comprising a polycrystalline inorganic material and a single crystal seed layer. is more preferable.

上記した通り、本発明のピーク対４０は、各界面からあまり間隔をあけるべきものではないので、バッファー層Ｂの厚さを厚くした場合は、ピーク対４０を２つ以上形成することが耐圧向上の効果を維持するのに好ましい。 As described above, the peak pairs 40 of the present invention should not be spaced too far from each interface. Therefore, when the thickness of the buffer layer B is increased, two or more peak pairs 40 should be formed to improve the breakdown voltage. It is preferable to maintain the effect of

ここでも、一のピーク対４０に対して、隣接する他のピーク対４０があまり離れていると、上記した通りの理由で好ましいものではないことから、一のピーク対４０から隣接する他のピーク対４０までの間隔（ピーク２１とピーク３１の中間点同士の距離）は、５μｍ以下としている。 Again, if the other adjacent peak pair 40 is too far away from one peak pair 40, it is not preferable for the reasons described above. The interval up to the pair 40 (the distance between the midpoints of the peaks 21 and 31) is 5 μm or less.

なお、バッファー層Ｂがあまりに厚すぎると、本発明をもってしても、窒化物半導体基板全体の反りを制御することが困難となる。本発明では、バッファー層Ｂの全体の厚さは１０μｍ以上２０μｍ、好適には１１μｍ以上１５μｍ以下とする。 If the buffer layer B is too thick, it becomes difficult to control the warping of the entire nitride semiconductor substrate even with the present invention. In the present invention, the total thickness of the buffer layer B is 10 μm to 20 μm, preferably 11 μm to 15 μm.

ところで、バッファー層Ｂの厚さが１０μｍを超えてくると、単一材料の基板Ｗでは、もはや反りや転位の制御は追いつかない。このような状況では、本発明をそのまま適用しても、高性能な窒化物半導体基板とすることは難しい。そこで、本発明では、バッファー層Ｂと動作層Ｇを合算した層厚が１０～２０μｍの場合は、基板Ｗが多結晶無機材料上に単結晶シード層を備えたものとすることで、厚膜化に対して好適に対応することができる。 By the way, when the thickness of the buffer layer B exceeds 10 μm, the substrate W made of a single material cannot keep up with the control of warpage and dislocation. Under such circumstances, even if the present invention is applied as it is, it is difficult to obtain a high-performance nitride semiconductor substrate. Therefore, in the present invention, when the total layer thickness of the buffer layer B and the operating layer G is 10 to 20 μm, the substrate W is provided with a single-crystal seed layer on a polycrystalline inorganic material to obtain a thick film. It is possible to suitably cope with the change.

本発明は、バッファー層Ｂと動作層Ｇの合計厚さを１０μｍ以上とする窒化物半導体基板で、その効果をよりよく発揮できるものである。その場合、基板Ｗとしてより好適な態様は、基板Ｗが第一基板１としてＡｌＮセラミックス、第二基板２としてＳｉ単結晶が積層した構造である。 The present invention can exhibit its effects more effectively in a nitride semiconductor substrate in which the total thickness of the buffer layer B and the operating layer G is 10 μm or more. In that case, a more preferable aspect of the substrate W is a structure in which the substrate W has a structure in which the first substrate 1 is made of AlN ceramics and the second substrate 2 is made of Si single crystal.

基板Ｗが、多結晶無機材料上に単結晶シード層を備えたものとしては、例えば、特開２０１７－７６６８７号公報に記載の発明が例示される。すなわち、具体的には、多結晶無機材料はＡｌＮを主体としたセラミックス基板、単結晶シード層はＳｉ単結晶である。 For example, the invention described in JP-A-2017-76687 is exemplified as a substrate W having a single-crystal seed layer on a polycrystalline inorganic material. More specifically, the polycrystalline inorganic material is a ceramic substrate mainly composed of AlN, and the single crystal seed layer is Si single crystal.

従って、ピーク対４０が２つ以上であり、バッファー層Ｂと動作層Ｇを合算した層厚が１０～２０μｍであり、基板Ｗが多結晶無機材料（例えばＡｌＮセラミックス）上に単結晶シード層（例えばＳｉ単結晶）を備えたものは、バッファー層Ｂの厚膜化による耐圧向上効果と本発明のピーク対４０による耐圧向上効果が相乗的に発揮される。 Therefore, the number of peak pairs 40 is two or more, the total layer thickness of the buffer layer B and the operating layer G is 10 to 20 μm, and the substrate W is a single crystal seed layer (for example, AlN ceramics) on a polycrystalline inorganic material (e.g., AlN ceramics). For example, Si single crystal) synergistically exhibits the effect of improving the breakdown voltage by increasing the thickness of the buffer layer B and the effect of improving the breakdown voltage by the peak pair 40 of the present invention.

そのため、単にバッファー層Ｂを１０μｍ以上、より好適には１５μｍ以上に厚膜化すると、反りや転位が大幅に増加する、という従来技術に対して、層厚をむやみに増大することなく、反りを抑制しつつ、耐圧特性はより向上させることが可能となる。 Therefore, in contrast to the prior art, in which simply increasing the thickness of the buffer layer B to 10 μm or more, more preferably 15 μm or more, warpage and dislocations are greatly increased, warpage can be reduced without increasing the thickness of the layer. It is possible to further improve the breakdown voltage characteristics while suppressing the voltage.

本発明を実施するための好適な一製造方法は、気相成長装置を用いてバッファー層Ｂを製膜する工程において、気相成長装置の反応炉内で製膜を開始するステップと、製膜を中断するステップと、中断後に気相成長装置の反応炉内をクリーニングするステップと、クリーニングの完了後に製膜を再開するステップと、を含むものである。 A preferred manufacturing method for carrying out the present invention includes, in the step of forming the buffer layer B using a vapor phase growth apparatus, the step of starting film formation in a reaction furnace of the vapor phase growth apparatus; cleaning the inside of the reactor of the vapor phase growth apparatus after the interruption; and restarting the deposition after the cleaning is completed.

窒化物半導体基板は、好適には有機金属気相成長（ＭＯＣＶＤ）装置を用いて製造される。本発明においても、このＭＯＣＶＤ装置を用いる。ただし、その他の気相成長方法、例えば、ハイドライド気相成長法（ＨＶＰＥ法）を用いても差し支えない。 A nitride semiconductor substrate is preferably manufactured using a metal organic chemical vapor deposition (MOCVD) apparatus. This MOCVD apparatus is also used in the present invention. However, other vapor phase epitaxy methods such as hydride vapor phase epitaxy (HVPE method) may be used.

ＭＯＣＶＤ装置で窒化物半導体層を積層していくと、反応装置内にも窒化物半導体の膜が堆積していく。そして、この膜の存在が、基板上に順次積層される窒化物半導体層にも何らかの影響を与えることが、最近明らかになってきた。 As nitride semiconductor layers are stacked in the MOCVD apparatus, nitride semiconductor films are deposited in the reaction apparatus as well. Recently, it has become clear that the presence of this film has some influence on the nitride semiconductor layers sequentially stacked on the substrate.

そして、本発明の発明者らは、本発明の窒化物半導体基板を製造する一態様として、ＭＯＣＶＤ装置に対してクリーニング工程を行って、反応装置内に累積した窒化物半導体膜を除去してから、窒化物半導体基板に途中まで形成された窒化物半導体層上に、新たに窒化物半導体層を形成する、という方法を見出した。 Then, the inventors of the present invention performed a cleaning process on the MOCVD apparatus as one aspect of manufacturing the nitride semiconductor substrate of the present invention to remove the nitride semiconductor film accumulated in the reaction apparatus. found a method of forming a new nitride semiconductor layer on a nitride semiconductor layer partially formed on a nitride semiconductor substrate.

上記のような工程を行うと、再成長を開始する窒化物半導体層の面上に、原料ガスや基板として用いるＳｉ単結晶に由来するＳｉ元素とＣ元素が偏析する。これを、本発明のピーク対４０として用いるが、これは、面内に均一かつ狭い幅で、Ｓｉ元素およびＣ元素のピーク４０を容易に形成することができ、極めて好適である。 When the above steps are performed, Si element and C element derived from the Si single crystal used as the raw material gas and the substrate segregate on the surface of the nitride semiconductor layer where regrowth starts. This is used as the peak pair 40 of the present invention, which is extremely suitable because the Si element and C element peaks 40 can be easily formed in the plane with a uniform and narrow width.

上記のクリーニングは、ＭＯＣＶＤ装置で適用されている公知の方法が用いられる。一例としてドライクリーニングが挙げられる。処理温度、処理時間、使用するガスの種類についても特に制限はないが、反応装置内の付着物がほぼ除去される程度が好適である。 For the above cleaning, a known method applied to MOCVD equipment is used. One example is dry cleaning. There are no particular restrictions on the treatment temperature, treatment time, and the type of gas to be used, but it is preferable that the deposits in the reactor are almost completely removed.

以上の通り、本発明の窒化物半導体基板は、高耐圧化を目的として窒化物半導体層を厚膜化する際に、単に層厚を大きくするのではなく、反り、転位、その他の特性を十分確保しつつ、より高い耐圧特性を得ることができる。特に、窒化物半導体層の層厚を２０μｍ以上とすることで達成できる同レベルの耐圧特性を、薄い層厚で実現できる点で、他に類を見ないものといえる。 As described above, when the nitride semiconductor layer is thickened for the purpose of increasing the breakdown voltage, the nitride semiconductor substrate of the present invention does not simply increase the thickness of the layer, but sufficiently reduces warpage, dislocations, and other characteristics. It is possible to obtain higher withstand voltage characteristics while ensuring. In particular, it can be said to be unique in that the same level of withstand voltage characteristics that can be achieved by setting the thickness of the nitride semiconductor layer to 20 μm or more can be achieved with a thin layer thickness.

以下、本発明を実施例に基づいて具体的に説明するが、本発明は、下記実施例により制限されるものではない。
（実施例１）
特開２０１７－７６６８７号公報に記載の試料１の製造方法に準じて、窒化物半導体基板を作製した。 EXAMPLES The present invention will be specifically described below based on examples, but the present invention is not limited to the following examples.
(Example 1)
A nitride semiconductor substrate was manufactured according to the manufacturing method of Sample 1 described in JP-A-2017-76687.

［基板Ｗの形成］
（下地基板の準備）
直径６インチ、厚さ１０００μｍのＡｌＮ焼結体から成る基板を準備し、これを下地基板とした。この下地基板の両面を算術平均粗さＲａ＝５０ｎｍ以下で鏡面加工した。 [Formation of substrate W]
(Preparation of base substrate)
A substrate made of AlN sintered body having a diameter of 6 inches and a thickness of 1000 μm was prepared and used as a base substrate. Both surfaces of the base substrate were mirror-finished to an arithmetic mean roughness Ra of 50 nm or less.

（シード層の製造準備）
直径６インチ、厚さ６７５μｍ、面方位（１１１）、比抵抗０．００２Ω・ｃｍのＳｉ単結晶基板を準備し、この片面を算術平均粗さＲａ＝５０ｎｍ以下に鏡面加工し、続いてこれを、半導体用熱処理炉を用いて、酸素１００％雰囲気下１０００℃で２時間の酸化処理を行ったものをシード層の元とした。 (Preparation for production of seed layer)
A Si single crystal substrate having a diameter of 6 inches, a thickness of 675 μm, a plane orientation (111), and a specific resistance of 0.002 Ω·cm was prepared, and one surface of this substrate was mirror-finished to an arithmetic mean roughness Ra of 50 nm or less. , using a heat treatment furnace for semiconductors, an oxidation treatment was performed at 1000° C. for 2 hours in a 100% oxygen atmosphere to form the seed layer.

（下地基板とシード層の元との接合および加工）
上記のように作製した下地基板とシード層の元の各鏡面同士を、公知の方法で熱圧着して接合した後、シード層の元の表面を厚さが０．５μｍになるまで研削加工し、最後に算術平均粗さＲａ＝５０ｎｍ以下で鏡面加工してシード層とし、下地基板とシード層の接合体を得た。 (Bonding and processing of base substrate and seed layer source)
After bonding the original mirror surfaces of the base substrate and the seed layer prepared as described above by thermocompression bonding by a known method, the original surface of the seed layer was ground to a thickness of 0.5 μm. Finally, the seed layer was mirror-finished with an arithmetic average roughness Ra of 50 nm or less to obtain a bonded body of the base substrate and the seed layer.

［窒化物半導体層の形成］
（初期層の形成）
前記の接合体を公知の基板洗浄方法で清浄化した後、ＭＯＣＶＤ装置内にセットして、昇温とガス置換後に、１０００℃×１５分、水素１００％雰囲気で熱処理を行った。続いて、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ₃）を用い、厚さ１５０ｎｍのＡｌＮ単結晶からなる第１初期層を、１０００℃で気相成長させた。これ以降のガリウム系窒化物半導体層の形成は全て、成長温度の基準を１０００℃とし、これに１～１５℃の範囲で微調整を加えた。前記初期層の上に、原料ガスとしてトリメチルガリウム（ＴＭＧ）、ＴＭＡ、ＮＨ₃を用い、厚さ２５０ｎｍのＡｌ_0.1Ｇａ_0.9Ｎ単結晶層からなる第２初期層を成長させた。 [Formation of Nitride Semiconductor Layer]
(Formation of initial layer)
After cleaning the bonded body by a known substrate cleaning method, it was set in an MOCVD apparatus, and after temperature rise and gas replacement, heat treatment was performed at 1000° C. for 15 minutes in a 100% hydrogen atmosphere. Subsequently, using trimethylaluminum (TMA) and ammonia (NH ₃ ) as raw material gases, a first initial layer made of AlN single crystal with a thickness of 150 nm was vapor-grown at 1000°C. In all subsequent gallium-based nitride semiconductor layer formations, the standard growth temperature was set at 1000.degree. On the initial layer, trimethylgallium (TMG), TMA, and NH ₃ were used as source gases to grow a second initial layer of Al _0.1 Ga _0.9 N single crystal layer with a thickness of 250 nm.

（バッファー層Ｂの形成）
次いで、１回目のバッファー層Ｂの積層を行った。すなわち、厚さ５ｎｍのＡｌＮ層と厚さ２２ｎｍのＡｌ_0.2Ｇａ_0.8Ｎ層をそれぞれ２０回繰り返し積層した多層構造と、その上にＡｌ_0.2Ｇａ_0.8Ｎ層を３０００ｎｍ積層した。成長温度は１０００℃とした。 (Formation of buffer layer B)
Next, the buffer layer B was laminated for the first time. That is, a multilayer structure in which a 5 nm-thick AlN layer and a 22 nm-thick Al _0.2 Ga _0.8 N layer were repeatedly laminated 20 times each, and a 3000 nm thick Al _0.2 Ga _0.8 N layer was laminated thereon. The growth temperature was 1000°C.

ここで、一旦、窒化物半導体基板をＭＯＣＶＤ装置から取り出し、清浄な雰囲気下で保管した。その後、ＭＯＣＶＤ装置内を、当該基板の無い状態で、ドライクリーニング処理を行った。この処理は、塩素系反応ガスを用いた公知の手法である。 Here, the nitride semiconductor substrate was temporarily taken out from the MOCVD apparatus and stored in a clean atmosphere. After that, the inside of the MOCVD apparatus was dry-cleaned without the substrate. This treatment is a known method using a chlorine-based reaction gas.

前記ドライクリーニング処理が完了したら、ＭＯＣＶＤ装置に、再び当該基板をセットして、２回目のバッファー層Ｂの積層を行った。すなわち、Ａｌ_0.2Ｇａ_0.8Ｎ層を２５０ｎｍ、Ａｌ_0.15Ｇａ_0.85Ｎ層を３２５０ｎｍ、ＧａＮ層を４５００ｎｍとしてこの順で積層した。
（動作層Ｇの形成） After the dry cleaning process was completed, the substrate was set again in the MOCVD apparatus, and the buffer layer B was laminated for the second time. That is, an Al _0.2 Ga _0.8 N layer with a thickness of 250 nm, an Al _0.15 Ga _0.85 N layer with a thickness of 3250 nm, and a GaN layer with a thickness of 4500 nm were laminated in this order.
(Formation of operating layer G)

最後に動作層Ｇとして、電子走行層としてＧａＮ１００ｎｍ、電子供給層としてＡｌ_0.22Ｇａ_0.78Ｎ２０ｎｍとして、各層をこの順で積層した。この窒化物半導体基板を実施例１の評価サンプルとした。 Finally, as the active layer G, an electron transit layer of 100 nm GaN and an electron supply layer of Al _0.22 Ga _0.78 N 20 nm were laminated in this order. This nitride semiconductor substrate was used as an evaluation sample of Example 1.

（比較例１）
ドライクリーニング処理を行わず、連続してバッファー層Ｂを製膜した以外は、実施例１と同様にして窒化物半導体を製造し、これを比較例１の評価サンプルとした。 (Comparative example 1)
A nitride semiconductor was produced in the same manner as in Example 1 except that the buffer layer B was continuously formed without performing the dry cleaning treatment, and this was used as an evaluation sample of Comparative Example 1.

［評価１～反り］
半導体基板の形状測定で一般的に用いられている、汎用の反り測定装置を用いて、各評価サンプルのＢＯＷを測定した。そして、ＢＯＷ値が－５０μｍ以上＋２０μｍ以下を合格（〇）とした。 [Evaluation 1 to Warpage]
The BOW of each evaluation sample was measured using a general-purpose warpage measuring device generally used for shape measurement of semiconductor substrates. A BOW value of −50 μm or more and +20 μm or less was evaluated as acceptable (◯).

［評価２～耐圧］
各評価サンプルから、基板主面の中央部から基板端部にかけて幅２０ｍｍの短冊状の試験片をそれぞれ劈開して切り出した。次に、この試験片の電子供給層および電子走行層の一部を、ドライエッチングにより除去した。この状態で、ドライエッチングで露出した面に１０ｍｍ^２のＡｕ電極を真空蒸着してショットキー電極として形成し、市販のカーブトレーサを用いて、Ｓｉ単結晶基板側と通電してＩ－Ｖ特性を測定して、６００Ｖでの電流値を比較した。そして、１×１０^-8（Ａ）以下を合格（〇）とした。 [Evaluation 2 to pressure resistance]
From each evaluation sample, a strip-shaped test piece having a width of 20 mm was cut out from the central portion of the main surface of the substrate to the end portion of the substrate. Next, part of the electron supply layer and the electron transit layer of this test piece was removed by dry etching. In this state, a 10 mm ² Au electrode was vacuum-deposited on the surface exposed by dry etching to form a Schottky electrode. It was measured and the current value at 600V was compared. Then, 1×10 ⁻⁸ (A) or less was evaluated as pass (◯).

その結果、反りは、実施例１が－２０μｍ、比較例１が－５０μｍとなり、実施例１の方が良好ではあるが、一応どちらも合格といえる。しかしながら、耐圧は、実施例１が０．８×１０^-8（Ａ）となり合格であるのに対して、比較例１が２．１×１０^-8（Ａ）となり不合格である。 As a result, the warpage was −20 μm in Example 1 and −50 μm in Comparative Example 1. Although Example 1 is better, it can be said that both are acceptable. However, the breakdown voltage of Example 1 is 0.8×10 ⁻⁸ (A), which is acceptable, while Comparative Example 1 is 2.1×10 ⁻⁸ (A), which is unacceptable.

なお、実施例１の窒化物半導体基板における、ピーク対４０の直上に形成された窒化物半導体層の結晶性（半値幅で評価）は、ピーク２１およびピーク３１を形成せずに（すなわちクリーニング中断を入れず連続して製膜）形成された同一箇所のそれと比較して、良好である。これは、ドライクリーニングにより、ＭＯＣＶＤ装置内の残留物の影響が払拭されたためといえる。 In the nitride semiconductor substrate of Example 1, the crystallinity of the nitride semiconductor layer formed directly above the peak pair 40 (evaluated by the half width) was evaluated without forming the peaks 21 and 31 (that is, cleaning was interrupted). It is good compared to that of the same place where the film was continuously formed without adding any. It can be said that this is because the influence of the residue in the MOCVD apparatus was wiped away by dry cleaning.

Ｗ基板
Ｂバッファー層
Ｅ電極
Ｇ動作層
１第一基板（ＡｌＮセラミックス）
２第二基板（Ｓｉ単結晶）
１１基板Ｗとバッファー層Ｂの界面
１２バッファー層Ｂと動作層Ｇの界面
２０Ｓｉ元素の濃度プロファイル
２１Ｓｉ元素の濃度プロファイルのピーク
２２Ｓｉ元素の濃度プロファイルのベースライン
３０Ｃ元素の濃度プロファイル
３１Ｃ元素の濃度プロファイルのピーク
３２Ｃ元素の濃度プロファイルのベースライン
４０Ｓｉ元素とＣ元素のピーク対
５０Ｓｉ元素とＣ元素のピーク間距離 W Substrate B Buffer layer E Electrode G Operating layer 1 First substrate (AlN ceramics)
2 Second substrate (Si single crystal)
11 Interface between substrate W and buffer layer B 12 Interface between buffer layer B and operating layer G 20 Si element concentration profile 21 Si element concentration profile peak 22 Si element concentration profile baseline 30 C element concentration profile 31 C Peak of concentration profile of element 32 Baseline of concentration profile of C element 40 Peak pair of Si element and C element 50 Distance between peaks of Si element and C element

Claims

多結晶無機材料上に単結晶シード層を備えた基板と、前記基板上の１３族窒化物半導体からなるバッファー層と、前記バッファー層上の１３族窒化物半導体からなる動作層とを備え、前記バッファー層と前記動作層を合算した層厚が１０～２０μｍであり、前記バッファー層は、前記バッファー層の厚さ方向に対して１のピークを持つＳｉ元素濃度プロファイルと、前記バッファー層の厚さ方向に対して１のピークを持つＣ元素濃度プロファイルと、かつ、前記２つのピークの間隔が０～５０ｎｍとなるピーク対を少なくとも１つ備えること、さらに、前記基板と前記バッファー層の界面から最も近いピークの頂点までの距離、前記バッファー層と前記動作層の界面から最も近いピークの頂点までの距離、および、ピークが複数存在する場合における隣接するピークの頂点の間隔のいずれもが３μｍ以上であることを特徴とする窒化物半導体基板。
a substrate comprising a single-crystal seed layer on a polycrystalline inorganic material ; a buffer layer comprising a Group 13 nitride semiconductor on the substrate; and an operating layer comprising a Group 13 nitride semiconductor on the buffer layer ; The total layer thickness of the buffer layer and the operation layer is 10 to 20 μm, and the buffer layer has a Si element concentration profile having a peak of 1 in the thickness direction of the buffer layer and the thickness of the buffer layer. A C element concentration profile with one peak in the direction, and at least one peak pair in which the interval between the two peaks is 0 to 50 nm, and the most from the interface between the substrate and the buffer layer. The distance to the apex of the closest peak, the distance from the interface between the buffer layer and the operating layer to the apex of the nearest peak, and the distance between the apexes of adjacent peaks when there are multiple peaks are all 3 μm or more. A nitride semiconductor substrate comprising :