JP4832722B2 - Semiconductor laminated structure and transistor element - Google Patents

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Description

本発明は、III族窒化物を用いたＨＥＭＴ（高電子移動度トランジスタ）に関する。   The present invention relates to a HEMT (High Electron Mobility Transistor) using a group III nitride.

ＧａＮをはじめとするIII族窒化物半導体は、バンドギャップが大きく、破壊電界強度が高く、かつ高融点であることから、ＧａＡｓ系材料に代わる、高出力、高周波、高温用の半導体デバイス材料として期待されており、特に、その物性を活かすデバイスであるＨＥＭＴの研究・開発が盛んである。（例えば、非特許文献１および特許文献１参照。）。   III-nitride semiconductors such as GaN have high band gap, high breakdown electric field strength, and high melting point, so they are expected as high-power, high-frequency, and high-temperature semiconductor device materials to replace GaAs-based materials. Research and development of HEMT, which is a device that makes use of its physical properties, is particularly active. (For example, refer nonpatent literature 1 and patent literature 1.).

S.Keller et al. "Metalorganic Chemical vapor deposition of high mobility AlGaN/GaN heterostructures", JOURNAL OF APPLIED PHYSICS, American Institute of Physics, volume 86,number 10, 1999 p.5850S. Keller et al. "Metalorganic Chemical vapor deposition of high mobility AlGaN / GaN heterostructures", JOURNAL OF APPLIED PHYSICS, American Institute of Physics, volume 86, number 10, 1999 p.5850 特開２００３−１５１９９６号公報JP 2003-151996 A

非特許文献１には、ＧａＮ層と、ＡｌxＧａ1-xＮ層とからなるヘテロ構造が開示されており、Ａｌ混晶比ｘが大きくなるほど、ヘテロ接合界面における２次元電子ガスのシートキャリア濃度が高くなる一方、電子移動度はｘが０．２を越えると減少することや、ｘが大きくなると、ＡｌxＧａ1-xＮ層の表面に欠陥が増加し、島状成長をするようになることが開示されている。 Non-Patent Document 1 discloses a heterostructure composed of a GaN layer and an Al x Ga 1-x N layer, and the two-dimensional electron gas sheet carrier at the heterojunction interface as the Al mixed crystal ratio x increases. While the concentration increases, the electron mobility decreases when x exceeds 0.2, and when x increases, defects increase on the surface of the Al x Ga 1-x N layer, causing island-like growth. Is disclosed.

特許文献１には、ＩｎxＧａ1-xＮからなるチャネル層と、ＩｎyＡｌyＧａ1-x-yＮからなるワイドバンドギャップ層からなるヘテロ構造を含む２次元電子ガスを用いた電子デバイスであって、ヘテロ界面から離れるに従って、Ａｌ混晶比ｚが減少することを特徴とするものが開示されている。ワイドバンドギャップ層のヘテロ界面におけるＡｌ混晶比ｚが最大でも０．３５という範囲においては、係る構造を取ることにより、非特許文献１に開示されているものよりも高い電子移動度が実現できることが示されている。 Patent Document 1, a channel layer composed of In x Ga 1-x N, in an electronic device using a two-dimensional electron gas that includes an In y Al y Ga heterostructure made of wide band gap layer made of 1-xy N There is disclosed a device characterized in that the Al mixed crystal ratio z decreases as the distance from the heterointerface increases. In the range where the Al mixed crystal ratio z at the hetero interface of the wide band gap layer is at most 0.35, by adopting such a structure, higher electron mobility than that disclosed in Non-Patent Document 1 can be realized. It is shown.

一方で、比較的高い電子移動度を維持しながらも、高いシートキャリア濃度を活かすべく、ヘテロ界面において、よりＡｌリッチな組成（全てのIII族元素に対するＡＬの比が０．５以上）を有するデバイスが求められる場合がある。例えば、デバイスへの通電量を高めたい場合などがこれに相当する。しかしながら、非特許文献１に開示されているようなヘテロ構造では、Ａｌリッチな組成を取る場合、上述のような欠陥に起因して生じるクラックが、ＧａＮ層にまで伝搬することが懸念される。さらには、このような表面における欠陥の存在は、ＨＥＭＴ素子においてゲート電極を設ける際の、良好なショットキー接合の形成を妨げることにもなる。   On the other hand, in order to make use of a high sheet carrier concentration while maintaining a relatively high electron mobility, the hetero interface has a more Al-rich composition (the ratio of AL to all group III elements is 0.5 or more). A device may be required. For example, this is the case when it is desired to increase the energization amount to the device. However, in the heterostructure disclosed in Non-Patent Document 1, when an Al-rich composition is taken, there is a concern that cracks caused by the above-described defects propagate to the GaN layer. Furthermore, the presence of such defects on the surface also hinders the formation of a good Schottky junction when a gate electrode is provided in a HEMT device.

また、特許文献１においては、ヘテロ界面におけるＡｌ混晶比ｚが０．３５よりも大きな組成を有するデバイスについて、具体的な内容の開示はなされておらず、また、Ａｌ混晶比やシートキャリア濃度あるいは電子移動度と、表面形状との相関についての言及はない。   Further, in Patent Document 1, there is no disclosure of the specific contents of a device having a composition in which the Al mixed crystal ratio z at the heterointerface is larger than 0.35, and the Al mixed crystal ratio and the sheet carrier are not disclosed. There is no mention of the correlation between the concentration or electron mobility and the surface shape.

本発明は、上記課題に鑑みてなされたものであり、表面品質に優れ、かつ、高いシートキャリア濃度と電子移動度を有するＨＥＭＴを実現する半導体積層構造、およびトランジスタ素子を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor multilayer structure that realizes a HEMT having excellent surface quality and high sheet carrier concentration and electron mobility, and a transistor element. To do.

上記課題を解決するため、請求項１の発明は、所定の基材と、前記基材の上に形成された緩衝層と、前記緩衝層の上に形成され、ＧａＮからなるチャネル層と、前記チャネル層の上に形成され、ＡｌおよびＧａのうち少なくとも一方を含むIII族窒化物からなる電子供給層と、を備える半導体積層構造であって、前記電子供給層は、前記チャネル層の上に１０ｎｍ以下の厚みで形成され、ＡｌxＧａ1−xＮであって０．５≦ｘ≦１．０なる範囲内で組成比が一定の前記III族窒化物からなる第１層と、前記第１層の上に形成され、ＡｌyＧａ1−yＮであって前記ｘに対し０≦ｙ＜ｘなる組成を有する前記III族窒化物からなり、かつ、空間分布において最下端部から最上端部までＡｌの存在比率を表すｙの値が単調に減少し、最上端がＧａＮなる組成を有してなる傾斜組成層である第２層と、前記第２層の上に形成され、ＧａＮからなる第３層と、を備えることを特徴とする。 In order to solve the above-mentioned problem, the invention of claim 1 includes a predetermined base material, a buffer layer formed on the base material, a channel layer formed on the buffer layer and made of GaN, and And an electron supply layer made of a group III nitride containing at least one of Al and Ga, wherein the electron supply layer has a thickness of 10 nm on the channel layer. It is formed in a thickness of less than, Al x Ga 1 - a first layer composition ratio a x N 0.5 ≦ x ≦ 1.0 becomes the range consists constant of the III-nitride, the first is formed on the layer, Al y Ga 1 - y a N made from the III-nitride having 0 ≦ y <x a composition to said x, and the uppermost end from the lowermost end portion in the spatial distribution the value of y for existence ratio of Al decreases monotonically until the uppermost end is GaN A second layer is a graded composition layer comprising a composition that is formed on the second layer, characterized by comprising a third layer made of GaN, a.

請求項２の発明は、請求項１に記載の半導体積層構造であって、前記第１層がＡｌＮからなることを特徴とする。 A second aspect of the present invention is the semiconductor multilayer structure according to the first aspect, wherein the first layer is made of AlN.

請求項３の発明は、所定の基材と、前記基材の上に形成された緩衝層と、前記緩衝層の上に形成され、ＧａＮからなるチャネル層と、前記チャネル層の上に１０ｎｍ以下の厚みで形成され、ＡｌおよびＧａのうち少なくとも一方を含むIII族窒化物からなる電子供給層と、を備える半導体積層構造であって、前記電子供給層は、前記チャネル層の上に形成され、ＡｌＮからなる第１層と、前記第１層の上に形成され、最下端部における組成をＡｌxＧａ1−xＮと表すときに０．５≦ｘ＜１．０をみたすｘの値に対して０≦ｙ≦ｘの範囲をみたすｙについてＡｌyＧａ1-yＮなる組成を有する前記III族窒化物からなり、かつ、空間分布において最下端部から最上端部までＡｌの存在比率を表すｙの値が単調に減少し、最上端がＧａＮなる組成を有してなる傾斜組成層である第２層と、前記第２層の上に形成され、ＧａＮからなる第３層と、を備えることを特徴とする。 The invention of claim 3 is a predetermined base material, a buffer layer formed on the base material, a channel layer formed on the buffer layer and made of GaN, and 10 nm or less on the channel layer. An electron supply layer formed of a group III nitride containing at least one of Al and Ga, and the electron supply layer is formed on the channel layer, a first layer consisting of AlN, formed on the first layer, the composition in the lowermost portion Al x Ga 1 - the value of x satisfies 0.5 ≦ x <1.0 when expressed as x N On the other hand, y which satisfies the range of 0 ≦ y ≦ x is composed of the above group III nitride having a composition of Al y Ga 1-y N, and the abundance ratio of Al from the lowest end to the highest end in the spatial distribution is The y value that represents monotonously decreases , and the composition that the top end is GaN. And a second layer, which is a gradient composition layer, and a third layer made of GaN and formed on the second layer .

請求項６の発明は、請求項１ないし請求項５のいずれかに記載の半導体積層構造であって、前記第１層の厚みが１０ｎｍ以下であることを特徴とする。   A sixth aspect of the present invention is the semiconductor multilayer structure according to any one of the first to fifth aspects, wherein the thickness of the first layer is 10 nm or less.

請求項７の発明は、請求項１ないし請求項６のいずれかに記載の半導体積層構造であって、前記第２層の最上端がＧａＮなる組成を有してなることを特徴とする。   A seventh aspect of the invention is the semiconductor multilayer structure according to any one of the first to sixth aspects, wherein the uppermost end of the second layer has a composition of GaN.

請求項４の発明は、請求項１ないし請求項３のいずれかに記載の半導体積層構造であって、前記電子供給層の厚みが３０ｎｍ以下であることを特徴とする。 A fourth aspect of the present invention is the semiconductor multilayer structure according to any one of the first to third aspects, wherein the thickness of the electron supply layer is 30 nm or less.

請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体積層構造に、ソース電極、ドレイン電極、およびゲート電極を形成してなる。 According to a fifth aspect of the present invention, a source electrode, a drain electrode, and a gate electrode are formed on the semiconductor multilayer structure according to any one of the first to fourth aspects.

請求項１ないし請求項５の発明によれば、電子供給層においてチャネル層近傍のＡｌの存在比率を高めることで、チャネル層表面に高濃度の２次元電子ガスを発生させる一方で、Ａｌの存在比率を上方ほど小さくすることで、ＡｌＮとＧａＮとの格子定数差に起因して発生するクラックの発生を抑制することができるので、高品質のＨＥＭＴが提供可能となる。 According to the first to fifth aspects of the present invention, by increasing the Al ratio in the vicinity of the channel layer in the electron supply layer, a high concentration two-dimensional electron gas is generated on the surface of the channel layer, while the presence of Al is present. By reducing the ratio upward, the generation of cracks due to the difference in lattice constant between AlN and GaN can be suppressed, so that a high-quality HEMT can be provided.

また、請求項１ないし請求項５の発明によれば、Ａｌの存在比率が高い第１層をごく薄く形成するので、クラックの発生をより効果的に抑制できる。 In addition , according to the first to fifth aspects of the invention, since the first layer having a high Al content is formed very thin, the generation of cracks can be more effectively suppressed.

また、請求項１ないし請求項５の発明によれば、第２層の最表面をＧａＮとし、その上にＧａＮからなる第３層を形成することで、表面の結晶品質がより高められるので、ショットキー接合を良好に形成することが可能となる。また、デバイス特性への悪影響を及ぼす電流コラプス等の抑制も可能となる。 According to the invention of claims 1 to 5, the uppermost surface of the second layer and GaN, by forming a third layer made of GaN is formed thereon, the crystal quality of the surface is further enhanced It is possible to form a Schottky junction satisfactorily. In addition, it is possible to suppress current collapse that adversely affects device characteristics.

＜第１の実施の形態＞
図１（ａ）は、本発明の第１の実施の形態に係る半導体積層構造１を用いて形成されたＨＥＭＴ素子２の構成を示す概要図であり、図１（ｂ）は、半導体積層構造１を構成する各層において、III族元素に対するＡｌの存在比率を示す図である。なお、図示の都合上、図１（ａ）における各層の厚みの比率は、実際の比率を反映したものではない。 <First Embodiment>
FIG. 1A is a schematic diagram showing a configuration of a HEMT element 2 formed using the semiconductor multilayer structure 1 according to the first embodiment of the present invention, and FIG. 1 is a diagram showing the abundance ratio of Al with respect to a group III element in each layer constituting 1. FIG. For convenience of illustration, the ratio of the thickness of each layer in FIG. 1A does not reflect the actual ratio.

半導体積層構造１は、基板（基材）３の上に、チャネル層４と、第１電子供給層５と、第２電子供給層６と、第３電子供給層７とを備える。なお、以下の説明において、第１電子供給層５と第２電子供給層６と第３電子供給層７とを単に、電子供給層と総称する場合がある。また、ＨＥＭＴ素子２は、係る半導体積層構造１に、ソース電極８ｓ、ドレイン電極８ｄ、およびゲート電極８ｇを形成してなる。なお、電子供給層の少なくとも一部領域に、例えばＳｉなどのｎ型のドーパントがドープされていてもよい。   The semiconductor multilayer structure 1 includes a channel layer 4, a first electron supply layer 5, a second electron supply layer 6, and a third electron supply layer 7 on a substrate (base material) 3. In the following description, the first electron supply layer 5, the second electron supply layer 6, and the third electron supply layer 7 may be simply referred to as an electron supply layer. The HEMT element 2 is formed by forming a source electrode 8s, a drain electrode 8d, and a gate electrode 8g on the semiconductor multilayer structure 1. Note that at least a partial region of the electron supply layer may be doped with an n-type dopant such as Si, for example.

基板３は、その上に形成するチャネル層４や電子供給層の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、ＳｉＣ（炭化ケイ素）やサファイアなどの単結晶を所定の厚みに切り出したものを用いる。あるいは、ＺｎＯ，ＬｉＡｌＯ2，ＬｉＧａＯ2，ＭｇＡｌ2Ｏ4，（ＬａＳｒ）（ＡｌＴａ）Ｏ3，ＮｄＧａＯ3，ＭｇＯといった各種酸化物材料，Ｓｉ，Ｇｅといった各種ＩＶ族単結晶、ＳｉＧｅといった各種ＩＶ−ＩＶ族化合物，ＧａＡｓ，ＡｌＮ，ＧａＮ，ＡｌＧａＮといった各種ＩＩＩ―Ｖ族化合物およびＺｒＢ2といった各種ホウ化物の単結晶から適宜選択して用いてもよい。基板３の厚みには特段の材質上の制限はないが、取り扱いの便宜上、数百μｍ〜数ｍｍの厚みのものが好適である。 The substrate 3 is appropriately selected according to the composition and structure of the channel layer 4 and electron supply layer formed thereon, or the formation method of each layer. For example, a single crystal such as SiC (silicon carbide) or sapphire cut into a predetermined thickness is used. Alternatively, various oxide materials such as ZnO, LiAlO 2 , LiGaO 2 , MgAl 2 O 4 , (LaSr) (AlTa) O 3 , NdGaO 3 and MgO, various IV group single crystals such as Si and Ge, and various IV-IV such as SiGe. It may be used by appropriately selecting from group III compounds, various III-V compounds such as GaAs, AlN, GaN, AlGaN, and various borides such as ZrB 2 . There is no particular limitation on the thickness of the substrate 3, but a thickness of several hundred μm to several mm is preferable for convenience of handling.

チャネル層４は、不純物を含まないＧａＮ（ｉ−ＧａＮ）にて形成される。チャネル層４は、例えばＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition：有機金属化学気相成長法）法などの公知の成膜手法にて形成される。なお、ＧａＮの結晶品質を高める目的で、図示しないバッファ層を、例えば、ＡｌＮにて、基板３とチャネル層４との間に設けるのが好ましい。   The channel layer 4 is formed of GaN not containing impurities (i-GaN). The channel layer 4 is formed by a known film formation method such as MOCVD (Metal-Organic Chemical Vapor Deposition). For the purpose of improving the crystal quality of GaN, it is preferable to provide a buffer layer (not shown) between the substrate 3 and the channel layer 4 by using, for example, AlN.

チャネル層４の上面近傍には、電子供給層からキャリアとなる電子が供給されることにより、高濃度の２次元電子ガスが生成する２次元電子ガス領域４ａが形成されることになる。チャネル層４は、この２次元電子ガス領域４ａを確保するだけの厚みが必要である一方、あまりに厚みが大きすぎると、クラックが発生しやすくなることから、数μｍ程度の厚みに形成されるのが好適である。   Near the upper surface of the channel layer 4, electrons serving as carriers are supplied from the electron supply layer, thereby forming a two-dimensional electron gas region 4 a in which a high-concentration two-dimensional electron gas is generated. The channel layer 4 needs to be thick enough to secure the two-dimensional electron gas region 4a. On the other hand, if the thickness is too large, cracks are likely to occur, and therefore the channel layer 4 is formed to have a thickness of about several μm. Is preferred.

電子供給層は、本実施の形態の場合、第１電子供給層５と第２電子供給層６と第３電子供給層７の３層にて形成されてなる。第１電子供給層５、第２電子供給層６、および第３電子供給層７はいずれも、例えばＭＯＣＶＤ法などの公知の成膜手法にて形成される。また、電子供給層は全体として、３０ｎｍ以下に形成されるのが、２次元電子ガス領域４ａの形成の点ならびにデバイス動作の点(すなわちゲート電圧印加に対する主電流の制御性という点)からは好ましい。   In the case of the present embodiment, the electron supply layer is formed by three layers of the first electron supply layer 5, the second electron supply layer 6, and the third electron supply layer 7. The first electron supply layer 5, the second electron supply layer 6, and the third electron supply layer 7 are all formed by a known film formation technique such as MOCVD. Further, it is preferable that the electron supply layer as a whole is formed to be 30 nm or less from the point of forming the two-dimensional electron gas region 4a and the point of device operation (that is, controllability of main current with respect to gate voltage application). .

まず、チャネル層４の直上には、第１電子供給層５がＡｌＮにて形成される。これにより、ＡｌＮ／ｉ−ＧａＮのヘテロ界面が形成される。ＡｌＮを用いるのは、チャネル層４とのバンドギャップ差を大きくすることで、２次元電子ガス領域４ａにおける２次元電子ガスの濃度を高めるためである。ただし、第１電子供給層５は、１０ｎｍ以下の厚みに形成されることが好ましい。厚みが大きくなると、ＧａＮとＡｌＮとの格子定数差に起因してクラックが発生しやすくなるからである。   First, the first electron supply layer 5 is formed of AlN immediately above the channel layer 4. Thereby, a hetero interface of AlN / i-GaN is formed. The reason for using AlN is to increase the concentration of the two-dimensional electron gas in the two-dimensional electron gas region 4a by increasing the band gap difference from the channel layer 4. However, the first electron supply layer 5 is preferably formed to a thickness of 10 nm or less. This is because cracks tend to occur due to the difference in lattice constant between GaN and AlN as the thickness increases.

第２電子供給層６は、ＡｌyＧａ1-yＮなる組成を有するIII族窒化物にて形成される。ただし、ｙは、０．５≦ｘ≦１．０をみたすｘの値に対して０≦ｙ≦ｘの範囲をみたすように定められるとともに、上方ほど、その値が小さくなるように定められる。すなわち、図１（ｂ）に示すように、第２電子供給層６は、上方ほどＡｌの存在比率が小さくなり、Ｇａの存在比率が大きくなる傾斜組成層である。また、第２電子供給層６の最下端においてはｙ＝ｘであり、０．５≦ｘ≦１．０であることから、最下端に形成されるのは、０．５≦ｙ≦１．０のＡｌyＧａ1-yＮ、つまりはＡｌリッチなIII族窒化物である。特に、ｘ＝１．０であってｙ＝１．０である場合は、ＡｌＮとなる。よって、第２電子供給層６の最下端近傍においても、その直下の第１電子供給層５と同様に、チャネル層４とのバンドギャップ差が大きいことになり、２次元電子ガス領域４ａにおける２次元電子ガスの濃度の向上に寄与している。また、好ましくは、図１（ａ）に示すように、その最上面がＧａＮとなるように、すなわち、ｙ＝０となるように形成される。なお、第２電子供給層６におけるＡｌの存在比率を表すｙの値は、必ずしも図１（ｂ）に示すように厚み方向に対して連続的に変化するように定められる必要はなく、厚み方向に対してステップ状に変化するように定められてもよいし、さらにこれらを適宜に組み合わせて定められてもよい。 The second electron supply layer 6 is formed of a group III nitride having a composition of Al y Ga 1-y N. However, y is determined so as to satisfy the range of 0 ≦ y ≦ x with respect to the value of x satisfying 0.5 ≦ x ≦ 1.0, and is determined so that the value becomes smaller as it goes upward. That is, as shown in FIG. 1B, the second electron supply layer 6 is a graded composition layer in which the Al abundance ratio decreases and the Ga abundance ratio increases toward the top. In addition, since y = x at the lowermost end of the second electron supply layer 6 and 0.5 ≦ x ≦ 1.0, 0.5 ≦ y ≦ 1. 0 Al y Ga 1-y N, that is, Al-rich group III nitride. In particular, when x = 1.0 and y = 1.0, AlN is obtained. Therefore, also in the vicinity of the lowermost end of the second electron supply layer 6, the band gap difference with the channel layer 4 is large, similarly to the first electron supply layer 5 immediately below the second electron supply layer 6, and 2 in the two-dimensional electron gas region 4 a. Contributes to the improvement of the concentration of dimensional electron gas. Further, preferably, as shown in FIG. 1A, the uppermost surface is formed of GaN, that is, y = 0. Note that the value of y representing the Al abundance ratio in the second electron supply layer 6 does not necessarily have to be determined so as to continuously change with respect to the thickness direction as shown in FIG. May be determined so as to change in a step shape, or may be determined by appropriately combining these.

第３電子供給層７は、ＧａＮにて、数ｎｍ以下の厚みに形成される。なお、第３電子供給層７を設けなくとも、クラックを抑制するという本発明の効果を得ることはできるが、第３電子供給層７を設けることにより、非特許文献１に開示されているヘテロ構造に比して、電子供給層表面における結晶品質がより向上する。   The third electron supply layer 7 is formed of GaN with a thickness of several nm or less. Although the effect of the present invention of suppressing cracks can be obtained without providing the third electron supply layer 7, the heterogeneity disclosed in Non-Patent Document 1 can be obtained by providing the third electron supply layer 7. Compared with the structure, the crystal quality on the surface of the electron supply layer is further improved.

ソース電極８ｓおよびドレイン電極８ｄは、第３電子供給層７の表面に、例えば、Ｔｉ／Ａｕ／Ｎｉ／Ａｕにてオーミック接合により形成される。ソース電極８ｓおよびドレイン電極８ｄの形成に際しては、第３電子供給層７の表面の電極形成箇所に、所定のコンタクト処理がなされた上で行われてもよい。また、ゲート電極８ｇは、電子供給層７の表面に、例えば、Ｐｄ／Ｔｉ／Ａｕにてショットキー接合により形成される。   The source electrode 8s and the drain electrode 8d are formed on the surface of the third electron supply layer 7 by, for example, ohmic contact with Ti / Au / Ni / Au. The formation of the source electrode 8s and the drain electrode 8d may be performed after a predetermined contact process is performed on the electrode formation portion on the surface of the third electron supply layer 7. Further, the gate electrode 8g is formed on the surface of the electron supply layer 7 by, for example, Pd / Ti / Au by Schottky junction.

図３は、上記のように形成された半導体積層構造１の表面のＡＦＭ（原子間力顕微鏡）像を示す図である。図３においては、第２電子供給層６の最下端のＡｌの存在比率、すなわちｘの値を０．６から１．０の範囲で変えた場合の像を示している。また、図５は、図３との対比のために作製した、図８に示すような非特許文献１に開示されたものと同様の半導体積層構造２１について、表面のＡＦＭ像を示す図である。図５においては、図８における電子供給層２５ないし２７におけるIII族窒化物元素のうちＡｌの存在比率、すなわち、ＡｌzＧａ1-zＮにおけるｚを変えた場合の像を示している。 FIG. 3 is a diagram showing an AFM (atomic force microscope) image of the surface of the semiconductor multilayer structure 1 formed as described above. FIG. 3 shows an image when the Al ratio at the lowest end of the second electron supply layer 6, that is, the value of x is changed in the range of 0.6 to 1.0. FIG. 5 is a diagram showing an AFM image of the surface of the semiconductor laminated structure 21 similar to that disclosed in Non-Patent Document 1 as shown in FIG. 8, which was produced for comparison with FIG. . FIG. 5 shows an image when the Al abundance ratio of the group III nitride elements in the electron supply layers 25 to 27 in FIG. 8, that is, z in Al z Ga 1-z N is changed.

両者を比較すると、図５に示す半導体積層構造２１においては、電子供給層２５ないし２７におけるＡｌの存在比率がｚ＝０．５８および０．７０の場合に、多数のクラックが生じていることがわかる。これに対して、図３に示す本実施の形態に係る半導体積層構造１においては、ｘ＝１．０の場合であっても、クラックは生じていない。   Comparing the two, in the semiconductor multilayer structure 21 shown in FIG. 5, when the Al abundance ratio in the electron supply layers 25 to 27 is z = 0.58 and 0.70, many cracks are generated. Recognize. On the other hand, in the semiconductor multilayer structure 1 according to the present embodiment shown in FIG. 3, no crack is generated even when x = 1.0.

図６（ａ）は、上記のように形成される半導体積層構造１を用いて形成された、ＨＥＭＴ素子２の主なホール特性を、一覧にして示すテーブルＴＢＬ１である。また、図６（ｃ）は、対比のために、図８に示す半導体積層構造２１を用いて形成された、ＨＥＭＴ素子のホール特性を、一覧にして示すテーブルＴＢＬ３である。両者を比較すると、本実施の形態に係るＨＥＭＴ素子２は、シート電子濃度（シートキャリア濃度）に関しては、テーブルＴＢＬ３に示す値よりも若干劣るものの比較的高い値を維持しており、電子移動度やシート抵抗においては、優れた値を示している。   FIG. 6A is a table TBL1 showing a list of main hole characteristics of the HEMT element 2 formed using the semiconductor multilayer structure 1 formed as described above. FIG. 6C is a table TBL3 showing a list of hole characteristics of HEMT elements formed using the semiconductor stacked structure 21 shown in FIG. 8 for comparison. Comparing the two, the HEMT device 2 according to the present embodiment maintains a relatively high value regarding the sheet electron concentration (sheet carrier concentration) although it is slightly inferior to the value shown in the table TBL3. The sheet resistance is excellent.

図７（ａ）は、上記のように形成される半導体積層構造１を用いて形成された、ＨＥＭＴ素子２のゲートリーク特性を評価すべく、ゲート−ソース電極間に４０Ｖの電圧を印加した時のゲートリーク電流を一覧にして示すテーブルＴＢＬ４である。また、図７（ｃ）は、対比のために、図８に示す半導体積層構造２１を用いて形成されたＨＥＭＴ素子についての値を、一覧にして示すテーブルＴＢＬ６である。両者を比較すると、本実施の形態に係るＨＥＭＴ素子２のゲートリーク電流値は、Ａｌリッチな組成範囲であっても、十分に低いといえる。これにより、本実施の形態に係るＨＥＭＴ素子２のゲート電極２ｇについて、良好なショットキー接合が形成されていることがわかる。   FIG. 7A shows a case where a voltage of 40 V is applied between the gate and the source electrode in order to evaluate the gate leakage characteristic of the HEMT element 2 formed using the semiconductor multilayer structure 1 formed as described above. This is a table TBL4 showing a list of the gate leakage currents. FIG. 7C is a table TBL6 showing a list of values for HEMT elements formed using the semiconductor multilayer structure 21 shown in FIG. 8 for comparison. When both are compared, it can be said that the gate leakage current value of the HEMT device 2 according to the present embodiment is sufficiently low even in the Al-rich composition range. Thereby, it can be seen that a good Schottky junction is formed for the gate electrode 2g of the HEMT device 2 according to the present embodiment.

このように、本実施の形態においては、第１電子供給層５をＡｌＮによって薄く形成し、さらに第２電子供給層６として上記のような傾斜組成層を設けることにより、ヘテロ界面が格子定数差が大きいＧａＮとＡｌＮとによって形成されているにも関わらず、該界面で生じる応力が傾斜組成層によって緩和され、電子供給層におけるクラックの発生が抑制される。また、表面にＧａＮを形成することによって、表面の結晶品質の向上がより図られている。これらにより、良好なショットキー接合を有するゲート電極の形成が実現される。また、デバイス特性への悪影響を及ぼす電流コラプス等の抑制も可能となる。このような効果に関しては、非特許文献１や特許文献１において示唆はなされていない。同時に、電子供給層が、ヘテロ界面近傍においてＡｌリッチな組成を有するように形成されることによって、高いシートキャリア濃度と高い電子移動度とが実現されてなる。   As described above, in the present embodiment, the first electron supply layer 5 is thinly formed of AlN, and the gradient composition layer as described above is provided as the second electron supply layer 6 so that the heterointerface has a lattice constant difference. In spite of being formed of GaN and AlN having a large thickness, the stress generated at the interface is relaxed by the gradient composition layer, and the generation of cracks in the electron supply layer is suppressed. Further, by forming GaN on the surface, the crystal quality of the surface is further improved. Thus, formation of a gate electrode having a good Schottky junction is realized. In addition, it is possible to suppress current collapse that adversely affects device characteristics. Such an effect is not suggested in Non-Patent Document 1 and Patent Document 1. At the same time, a high sheet carrier concentration and a high electron mobility are realized by forming the electron supply layer so as to have an Al-rich composition in the vicinity of the heterointerface.

＜第２の実施の形態＞
図２（ａ）は、本発明の第２の実施の形態に係る半導体積層構造１１を用いて形成されたＨＥＭＴ素子１２の構成を示す概要図であり、図２（ｂ）は、半導体積層構造１１を構成する各層において、III族元素に対するＡｌの存在比率を示す図である。なお、図示の都合上、図２（ａ）における各層の厚みの比率は、実際の比率を反映したものではない。 <Second Embodiment>
FIG. 2A is a schematic diagram showing a configuration of a HEMT element 12 formed using the semiconductor multilayer structure 11 according to the second embodiment of the present invention, and FIG. 2B is a semiconductor multilayer structure. 11 is a diagram showing the abundance ratio of Al with respect to a group III element in each layer constituting 11. FIG. For convenience of illustration, the ratio of the thickness of each layer in FIG. 2A does not reflect the actual ratio.

半導体積層構造１１は、第１の実施の形態に係る半導体積層構造１と同様に、基板１３の上に、チャネル層１４と、第１電子供給層１５と、第２電子供給層１６と、第３電子供給層１７とを備える。なお、以下の説明において、第１電子供給層１５と第２電子供給層１６と第３電子供給層１７とを単に、電子供給層と総称する場合がある。また、ＨＥＭＴ素子１２は、第１の実施の系他に係るＨＥＭＴ素子２と同様に、半導体積層構造１１に、ソース電極１８ｓ、ドレイン電極１８ｄ、およびゲート電極１８ｇを形成してなる。なお、電子供給層の少なくとも一部領域に、例えばＳｉなどのｎ型のドーパントがドープされていてもよい。   Similar to the semiconductor multilayer structure 1 according to the first embodiment, the semiconductor multilayer structure 11 includes a channel layer 14, a first electron supply layer 15, a second electron supply layer 16, and a first layer on the substrate 13. A three-electron supply layer 17. In the following description, the first electron supply layer 15, the second electron supply layer 16, and the third electron supply layer 17 may be simply referred to as an electron supply layer. The HEMT element 12 is formed by forming a source electrode 18s, a drain electrode 18d, and a gate electrode 18g in the semiconductor multilayer structure 11 as in the HEMT element 2 according to the first embodiment and the like. Note that at least a partial region of the electron supply layer may be doped with an n-type dopant such as Si, for example.

半導体積層構造１１は、第１の実施の形態に係る半導体積層構造１と、第１電子供給層１５と第２電子供給層１６の組成が、対応する第１電子供給層５と第２電子供給層６の組成と異なっているが、他の各層については、第１の実施の形態における各層と同じであるので、これらの説明は省略する。   The semiconductor multilayer structure 11 has the same composition as the semiconductor multilayer structure 1 according to the first embodiment, the first electron supply layer 15 and the second electron supply layer 16, and the corresponding first electron supply layer 5 and second electron supply. Although different from the composition of the layer 6, the other layers are the same as those in the first embodiment, and thus the description thereof is omitted.

半導体積層構造１１において、第１電子供給層１５は、ＡｌxＧａ1-xＮなる組成を有するIII族窒化物にて形成される。ただし、ｘの値は、０．５≦ｘ≦１．０を満たすように定められる。すなわち、第１電子供給層１５は、ＡｌリッチなIII族窒化物にて形成されてなる。これにより、チャネル層１４と第１電子供給層１５とのバンドギャップ差が大きくなることから、半導体積層構造１１においても、２次元電子ガス領域１４ａにおいて高い濃度の２次元電子ガスが生成する。なお、第１電子供給層１５は、１０ｎｍ以下の厚みに形成されることが好ましいのは、第１の実施の形態と同様である。 In the semiconductor multilayer structure 11, the first electron supply layer 15 is formed of a group III nitride having a composition of Al x Ga 1-x N. However, the value of x is determined so as to satisfy 0.5 ≦ x ≦ 1.0. That is, the first electron supply layer 15 is made of Al-rich group III nitride. As a result, the band gap difference between the channel layer 14 and the first electron supply layer 15 is increased, so that a two-dimensional electron gas having a high concentration is also generated in the two-dimensional electron gas region 14 a in the semiconductor multilayer structure 11. Note that the first electron supply layer 15 is preferably formed to a thickness of 10 nm or less, as in the first embodiment.

第２電子供給層１６は、ＡｌyＧａ1-yＮなる組成を有するIII族窒化物にて形成される。ただし、ｙは、第１電子供給層１５のｘの値に対して０≦ｙ≦ｘの範囲をみたすように定められるとともに、上方ほど、その値が小さくなるように定められる。すなわち、図２（ｂ）に示すように、第２電子供給層１６は、上方ほどＡｌの存在比率が小さくなり、Ｇａの存在比率が大きくなる傾斜組成層である。また、第２電子供給層１６の最下端においてはｙ＝ｘであることから、最下端に形成されるのは、第１電子供給層１５と同じ組成のＡｌリッチなIII族窒化物である。よって、第２電子供給層１６の最下端近傍においても、その直下の第１電子供給層１５と同様に、チャネル層１４とのバンドギャップ差が大きいことになり、２次元電子ガス領域１４ａにおける２次元電子ガスの濃度の向上に寄与している。また、好ましくは、図２（ａ）に示すように、その最上面がＧａＮとなるように、すなわち、ｙ＝０となるように形成される。 The second electron supply layer 16 is formed of a group III nitride having a composition of Al y Ga 1-y N. However, y is determined so as to satisfy the range of 0 ≦ y ≦ x with respect to the value of x of the first electron supply layer 15, and is determined so that the value becomes smaller as it goes upward. That is, as shown in FIG. 2B, the second electron supply layer 16 is a graded composition layer in which the Al abundance ratio decreases and the Ga abundance ratio increases toward the top. Further, since y = x at the lowermost end of the second electron supply layer 16, an Al-rich group III nitride having the same composition as that of the first electron supply layer 15 is formed at the lowermost end. Therefore, also in the vicinity of the lowermost end of the second electron supply layer 16, the band gap difference with the channel layer 14 is large as in the case of the first electron supply layer 15 immediately below the second electron supply layer 16, and 2 in the two-dimensional electron gas region 14a. Contributes to the improvement of the concentration of dimensional electron gas. Further, preferably, as shown in FIG. 2A, the uppermost surface is formed of GaN, that is, y = 0.

図４は、上記のように形成された半導体積層構造１１の表面のＡＦＭ像を示す図である。図４においては、第２電子供給層６の最下端のＡｌの存在比率、すなわちｘの値を０．６から１．０の範囲で変えた場合の像を示している。図４に示すように、半導体積層構造１１の場合も、第１の実施の形態に係る半導体積層構造１と同様に、Ａｌリッチな組成範囲でも、クラックは生じていない。   FIG. 4 is a diagram showing an AFM image of the surface of the semiconductor multilayer structure 11 formed as described above. FIG. 4 shows an image when the Al ratio at the lowest end of the second electron supply layer 6, that is, the value of x is changed in the range of 0.6 to 1.0. As shown in FIG. 4, in the case of the semiconductor multilayer structure 11, as in the semiconductor multilayer structure 1 according to the first embodiment, no crack is generated even in the Al-rich composition range.

図６（ｂ）は、上記のように形成される半導体積層構造１１を用いて形成された、ＨＥＭＴ素子１２の主なホール特性を、一覧にして示すテーブルＴＢＬ２である。テーブルＴＢＬ２をみると、本実施の形態に係るＨＥＭＴ素子１２も、第１の実施の形態に係るＨＥＭＴ素子２と同様に、シート電子濃度に関しては、テーブルＴＢＬ３に示す値よりも若干劣るものの、比較的高い値を維持しており、電子移動度やシート抵抗においては、優れた値を示している。   FIG. 6B is a table TBL2 showing a list of main hole characteristics of the HEMT element 12 formed using the semiconductor multilayer structure 11 formed as described above. Looking at the table TBL2, the HEMT device 12 according to the present embodiment is similar to the HEMT device 2 according to the first embodiment, although the sheet electron density is slightly inferior to the value shown in the table TBL3, but the comparison is made. High values are maintained, and excellent values are shown in electron mobility and sheet resistance.

図７（ｂ）は、上記のように形成される半導体積層構造１を用いて形成された、ＨＥＭＴ素子２のゲートリーク特性を評価すべく、ゲート−ソース電極間に４０Ｖの電圧を印加した時のゲートリーク電流を一覧にして示すテーブルＴＢＬ５である。テーブルＴＢＬ５をみると、本実施の形態に係るＨＥＭＴ素子１２のゲートリーク電流値も、第１の実施の形態に係るＨＥＭＴ素子２と同様に、Ａｌリッチな組成範囲であっても、十分に低いといえる。これにより、本実施の形態に係るＨＥＭＴ素子１２のゲート電極１８ｇについても、良好なショットキー接合が形成されていることがわかる。   FIG. 7B shows a case where a voltage of 40 V is applied between the gate and the source electrode in order to evaluate the gate leakage characteristic of the HEMT element 2 formed using the semiconductor multilayer structure 1 formed as described above. This is a table TBL5 showing a list of the gate leakage currents. Looking at the table TBL5, the gate leakage current value of the HEMT element 12 according to the present embodiment is also sufficiently low even in the Al-rich composition range, similar to the HEMT element 2 according to the first embodiment. It can be said. Thereby, it can be seen that a good Schottky junction is also formed for the gate electrode 18g of the HEMT device 12 according to the present embodiment.

このように、本実施の形態においても、第１電子供給層１５をＡｌリッチなＡｌxＧａ1-xＮによって薄く形成し、さらに第２電子供給層１６として上記のような傾斜組成層を設けることにより、ヘテロ界面が格子定数差が大きいＡｌxＧａ1-xＮとＡｌＮとによって形成されているにも関わらず、該界面で生じる応力が傾斜組成層によって緩和され、電子供給層におけるクラックの発生が抑制される。また、表面にＧａＮを形成することによって、表面の結晶品質の向上がより図られている。これらにより、良好なショットキー接合を有するゲート電極の形成が実現される。また、デバイス特性への悪影響を及ぼす電流コラプス等の抑制も可能となる。このような効果に関しては、非特許文献１や特許文献１において示唆はなされていない。同時に、電子供給層が、ヘテロ界面近傍においてＡｌリッチな組成を有するように形成されることによって、高いシートキャリア濃度と高い電子移動度とが実現されてなる。 Thus, also in the present embodiment, the first electron supply layer 15 is thinly formed of Al-rich Al x Ga 1-x N, and the gradient composition layer as described above is provided as the second electron supply layer 16. Thus, although the hetero interface is formed of Al x Ga 1-x N and AlN having a large lattice constant difference, the stress generated at the interface is relaxed by the gradient composition layer, and cracks in the electron supply layer are reduced. Occurrence is suppressed. Further, by forming GaN on the surface, the crystal quality of the surface is further improved. Thus, formation of a gate electrode having a good Schottky junction is realized. In addition, it is possible to suppress current collapse that adversely affects device characteristics. Such an effect is not suggested in Non-Patent Document 1 and Patent Document 1. At the same time, a high sheet carrier concentration and a high electron mobility are realized by forming the electron supply layer so as to have an Al-rich composition in the vicinity of the heterointerface.

（実施例１）
本実施例においては、第１の実施の形態に係る半導体積層構造１と、これを用いたＨＥＭＴ素子２とを作製した。まず、半導体積層構造１の作製においては、基板３として４インチ径の厚さ６３０μｍのＣ面サファイア単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、反応ガスあるいはキャリアガスとして、少なくともＨ2、Ｎ2、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、およびＮＨ3が、反応管内に供給可能とされている。キャリアガスとして、水素を流速２m／ｓｅｃで流しながら、基板３を１２００℃まで昇温した後、１０分間保持し、基板３のサーマルクリーニングを実施した。 Example 1
In this example, the semiconductor multilayer structure 1 according to the first embodiment and the HEMT element 2 using the same were manufactured. First, in the production of the semiconductor laminated structure 1, a C-plane sapphire single crystal having a diameter of 4 inches and a thickness of 630 μm was used as the substrate 3 and placed in a reaction vessel of a predetermined MOCVD apparatus. In the MOCVD apparatus, at least H 2 , N 2 , TMG (trimethylgallium), TMA (trimethylaluminum), and NH 3 can be supplied into the reaction tube as a reaction gas or carrier gas. The substrate 3 was heated to 1200 ° C. while flowing hydrogen at a flow rate of 2 m / sec as a carrier gas, and then held for 10 minutes to perform thermal cleaning of the substrate 3.

その後、基板温度を５００℃まで低下させ、ＴＭＧとそのキャリアガスである水素とを流速が全体として２ｍ／ｓｅｃとなるように供給するとともに、アンモニアガスとそのキャリアガスである水素とを流速が全体として２ｍ／ｓｅｃであるように供給することにより、２５ｎｍの厚さの低温ＧａＮバッファ層を成長させた。そして、再び１１００℃に昇温し、ＴＭＧとＮＨ3とを供給して、チャネル層４として厚さ３μｍのＧａＮ層を形成した。この際、成膜速度を約３μｍ／ｈｒとなるように、ＴＭＧ及びＮＨ3の供給量を設定した。 Thereafter, the substrate temperature is lowered to 500 ° C., and TMG and its carrier gas, hydrogen, are supplied at a total flow rate of 2 m / sec, and the ammonia gas and its carrier gas, hydrogen, are supplied at a total flow rate. As a result, a low-temperature GaN buffer layer having a thickness of 25 nm was grown. Then, the temperature was raised again to 1100 ° C., TMG and NH 3 were supplied, and a GaN layer having a thickness of 3 μm was formed as the channel layer 4. At this time, the supply amounts of TMG and NH 3 were set so that the film formation rate was about 3 μm / hr.

ＧａＮ層の形成後、１１００℃に保ったまま、引き続き、ＴＭＡとＮＨ3とを供給して、第１電子供給層５として厚さ１ｎｍのＡｌＮ層を形成した。この際、成膜速度を約０．５μｍ／ｈｒとなるように、ＴＭＡ及びＮＨ3の供給量を設定した。 After the formation of the GaN layer, TMA and NH 3 were continuously supplied while maintaining the temperature at 1100 ° C. to form an AlN layer having a thickness of 1 nm as the first electron supply layer 5. At this time, the supply amounts of TMA and NH 3 were set so that the film formation rate was about 0.5 μm / hr.

ＡｌＮ層の形成後、１１００℃に保ったまま、引き続き、ＴＭＡとＴＭＧとＮＨ3とを供給して、第２電子供給層６として厚さ２１ｎｍの傾斜組成層を形成した。傾斜組成層は、最下端すなわち成膜開始時の組成をＡｌ0.7Ｇａ0.3Ｎ、すなわちｙ＝０．７、最上端すなわち成膜終了時の組成をＧａＮ、すなわちｙ＝０とした。このような傾斜組成層の形成は、ＴＭＧの供給量を約３０μｍｏｌ／ｍｉｎと一定とし，ＴＭＡの供給量を約４０μｍｏｌ／ｍｉｎから０μｍｏｌ／ｍｉｎと可変させることにより行った。 After the formation of the AlN layer, TMA, TMG, and NH 3 were supplied while maintaining the temperature at 1100 ° C. to form a gradient composition layer having a thickness of 21 nm as the second electron supply layer 6. In the graded composition layer, the composition at the bottom end, that is, the start of film formation was Al 0.7 Ga 0.3 N, that is, y = 0.7, and the composition at the top end, that is, at the end of film formation, was GaN, that is, y = 0. The gradient composition layer was formed by keeping the TMG supply rate constant at about 30 μmol / min and changing the TMA supply rate from about 40 μmol / min to 0 μmol / min.

さらに、その後、１１００℃に保ったまま、ＴＭＧとＮＨ3とを供給して、第３電子供給層７として厚さ３ｎｍのＧａＮ層を形成した。成膜速度を約０．３μｍ／ｈｒとなるように、ＴＭＧ及びＮＨ3の供給量を設定した。これにより、半導体積層構造１を得た。 Further, TMG and NH 3 were supplied while maintaining the temperature at 1100 ° C., and a GaN layer having a thickness of 3 nm was formed as the third electron supply layer 7. The supply amounts of TMG and NH 3 were set so that the film formation rate was about 0.3 μm / hr. Thereby, the semiconductor multilayer structure 1 was obtained.

このようにして得られた半導体積層構造１の表面、つまりは第３電子供給層７の表面をＡＦＭにて観察することにより、図３（ｂ）の像が得られた。また、このときの表面粗さは約０．４ｎｍであった。これにより、半導体積層構造１は、その表面にクラックを有することがなく、良好な表面品質を有することが確認された。   The surface of the semiconductor multilayer structure 1 thus obtained, that is, the surface of the third electron supply layer 7 was observed with an AFM, whereby the image of FIG. 3B was obtained. Moreover, the surface roughness at this time was about 0.4 nm. Thereby, it was confirmed that the semiconductor laminated structure 1 does not have a crack in the surface, but has favorable surface quality.

さらに、半導体積層構造１の表面の所定位置に、Ｔｉ／Ａｕ／Ｎｉ／Ａｕからなるソース電極８ｓおよびドレイン電極８ｄをオーミック接合にて形成し、Ｐｄ／Ｔｉ／Ａｕからなるゲート電極８ｇを、ショットキー接合にて形成し、ＨＥＭＴ素子２を得た。   Further, a source electrode 8s made of Ti / Au / Ni / Au and a drain electrode 8d are formed at predetermined positions on the surface of the semiconductor multilayer structure 1 by ohmic junction, and a gate electrode 8g made of Pd / Ti / Au is shot. The HEMT device 2 was obtained by key bonding.

このようにして得られたＨＥＭＴ素子２について、ホール特性を評価したところ、図６（ａ）のＮｏ．２に示す結果が得られた。また、ゲート−ソース電極間に４０Ｖの電圧を印加した時のゲートリーク特性を評価したところ、図７（ａ）のＮｏ．２に示す結果が得られた。   When the hole characteristics of the HEMT device 2 obtained in this way were evaluated, No. 1 in FIG. The result shown in 2 was obtained. Further, when the gate leakage characteristic when a voltage of 40 V was applied between the gate and the source electrode was evaluated, No. 1 in FIG. The result shown in 2 was obtained.

また、第２電子供給層６の組成比が異なる半導体積層構造１およびこれを用いたＨＥＭＴ素子２を同様に形成し、これらについて、図３、図６（ａ）、および図７（ａ）に示すような物性が確認された。   In addition, the semiconductor multilayer structure 1 and the HEMT device 2 using the same having different composition ratios of the second electron supply layer 6 are formed in the same manner, and these are shown in FIGS. 3, 6 (a), and 7 (a). The physical properties as shown were confirmed.

（実施例２）
本実施例においては、第２の実施の形態に係る半導体積層構造１１と、これを用いたＨＥＭＴ素子１２とを作製した。まず、半導体積層構造１１の作製においては、基板１３として４インチ径の厚さ６３０μｍのＣ面サファイア単結晶を用い、実施例１と同様にチャネル層１４として厚さ３μｍのＧａＮ層を形成した。 (Example 2)
In this example, the semiconductor multilayer structure 11 according to the second embodiment and the HEMT element 12 using the same were manufactured. First, in the fabrication of the semiconductor multilayer structure 11, a GaN layer having a thickness of 3 μm was formed as the channel layer 14 using a C-plane sapphire single crystal having a diameter of 4 inches and a thickness of 630 μm as the substrate 13.

ＧａＮ層の形成後、１１００℃に保ったまま、引き続き、ＴＭＡとＴＭＧと、ＮＨ3とを供給して、第１電子供給層１５として厚さ７ｎｍのＡｌ0.7Ｇａ0.3Ｎ層を形成した。この際、成膜速度を約０．８μｍ／ｈｒとなるように、ＴＭＧ及びＮＨ3の供給量を設定した。 After the formation of the GaN layer, TMA, TMG, and NH 3 were supplied while maintaining the temperature at 1100 ° C., and an Al 0.7 Ga 0.3 N layer having a thickness of 7 nm was formed as the first electron supply layer 15. At this time, the supply amounts of TMG and NH 3 were set so that the film formation rate was about 0.8 μm / hr.

Ａｌ0.7Ｇａ0.3Ｎ層の形成後、１１００℃に保ったまま、引き続き、ＴＭＡとＴＭＧとＮＨ3とを供給して、第２電子供給層１６として厚さ１５ｎｍの傾斜組成層を形成した。傾斜組成層は、最下端すなわち成膜開始時の組成を第１電子供給層１５と同じＡｌ0.7Ｇａ0.3Ｎ、すなわちｙ＝０．７、最上端すなわち成膜終了時の組成をＧａＮ、すなわちｙ＝０とした。このような傾斜組成層の形成は、ＴＭＧの供給量を約３０μｍｏｌ／ｍｉｎと一定とし，ＴＭＡの供給量を約４０μｍｏｌ／ｍｉｎから０μｍｏｌ／ｍｉｎと可変させることにより行った。 After the formation of the Al 0.7 Ga 0.3 N layer, TMA, TMG, and NH 3 were supplied while maintaining the temperature at 1100 ° C. to form a gradient composition layer having a thickness of 15 nm as the second electron supply layer 16. The gradient composition layer has the same composition as that of the first electron supply layer 15 at the bottom end, that is, Al 0.7 Ga 0.3 N, that is, y = 0.7, and the top end, that is, the composition at the end of film formation, that is, GaN, = 0. The gradient composition layer was formed by keeping the TMG supply rate constant at about 30 μmol / min and changing the TMA supply rate from about 40 μmol / min to 0 μmol / min.

さらに、その後、実施例１と同様に、厚さ３ｎｍのＧａＮ層を形成した。これにより、半導体積層構造１１を得た。   Further, a GaN layer having a thickness of 3 nm was then formed in the same manner as in Example 1. Thereby, the semiconductor multilayer structure 11 was obtained.

このようにして得られた半導体積層構造１１の表面、つまりは第３電子供給層７の表面をＡＦＭにて観察することにより、図４（ｂ）の像が得られた。また、このときの表面粗さは約０．４ｎｍであった。これにより、半導体積層構造１１は、その表面にクラックを有することがなく、良好な表面品質を有することが確認された。   By observing the surface of the semiconductor multilayer structure 11 thus obtained, that is, the surface of the third electron supply layer 7 with an AFM, an image shown in FIG. 4B was obtained. Moreover, the surface roughness at this time was about 0.4 nm. Thereby, it was confirmed that the semiconductor multilayer structure 11 does not have a crack on its surface and has a good surface quality.

さらに、半導体積層構造１１の表面の所定位置に、実施例１と同様にソース電極１８ｓおよびドレイン電極１８ｄをオーミック接合にて形成し、ゲート電極１８ｇを、ショットキー接合にて形成し、ＨＥＭＴ素子１２を得た。   Further, the source electrode 18s and the drain electrode 18d are formed by ohmic junction at a predetermined position on the surface of the semiconductor multilayer structure 11 as in the first embodiment, the gate electrode 18g is formed by Schottky junction, and the HEMT element 12 is formed. Got.

このようにして得られたＨＥＭＴ素子１２について、ホール特性を評価したところ、図６（ｂ）のＮｏ．２に示す結果が得られた。また、ゲート−ソース電極間に電圧４０Ｖ印加した時のゲートリーク特性を評価したところ、図７（ｂ）のＮｏ．２に示す結果が得られた。   When the hole characteristics of the HEMT device 12 obtained in this way were evaluated, No. 1 in FIG. The result shown in 2 was obtained. Further, when the gate leakage characteristic when a voltage of 40 V was applied between the gate and the source electrode was evaluated, No. 1 in FIG. The result shown in 2 was obtained.

また、第１電子供給層１５および第２電子供給層１６の組成比が異なる半導体積層構造１１およびこれを用いたＨＥＭＴ素子１２を同様に形成し、これらについて、図４、図６（ｂ）、および図７（ｂ）に示すような物性が確認された。   Further, the semiconductor multilayer structure 11 and the HEMT device 12 using the same having different composition ratios of the first electron supply layer 15 and the second electron supply layer 16 are formed in the same manner, and for these, FIG. 4, FIG. And the physical property as shown in FIG.7 (b) was confirmed.

（比較例）
比較例として、図８に示すような、非特許文献１に開示されたものと同様の半導体積層構造２１と、これを用いた図示しないＨＥＭＴとを形成した。半導体積層構造２１は、基板２３の上に、チャネル層２４と、第１電子供給層２５と、第２電子供給層２６と、第３電子供給層２７とを備える。基板２３およびチャネル層２４は、第１および第２の実施の形態に係る半導体積層構造に係る基板とチャネル層と同様に構成される。第１ないし第３電子供給層２５ないし２７は、いずれも、ＡｌzＧａ1-zＮなる組成を有するIII族窒化物にて形成される。ただし、第２電子供給層２６には、ｎ型ドーパントとしてＳｉがドープされてなる。 (Comparative example)
As a comparative example, as shown in FIG. 8, a semiconductor laminated structure 21 similar to that disclosed in Non-Patent Document 1 and a HEMT (not shown) using the same are formed. The semiconductor multilayer structure 21 includes a channel layer 24, a first electron supply layer 25, a second electron supply layer 26, and a third electron supply layer 27 on a substrate 23. The substrate 23 and the channel layer 24 are configured in the same manner as the substrate and the channel layer according to the semiconductor stacked structure according to the first and second embodiments. Each of the first to third electron supply layers 25 to 27 is formed of a group III nitride having a composition of Al z Ga 1 -zN. However, the second electron supply layer 26 is doped with Si as an n-type dopant.

本比較例では、実施例１および２と同様に基板２３にチャネル層２４を形成した後、引き続いて、ＭＯＣＶＤ装置内にて、ＴＭＡとＴＭＧとＮＨ3とを供給することにより、第１電子供給層２５を３ｎｍの厚みに形成した。さらに、これらに加えて、シランガスを供給することにより、Ｓｉがドープされた第２電子供給層２６を２５ｎｍの厚みに形成した。さらに、シランガスの供給のみを停止することにより、第３電子供給層２７を３ｎｍの厚みに形成して、半導体積層構造２１を得た。ｚの値を違えることにより、いくつかの半導体積層構造２１を得た。 In this comparative example, after the channel layer 24 is formed on the substrate 23 as in the first and second embodiments, TMA, TMG, and NH 3 are subsequently supplied in the MOCVD apparatus, whereby the first electron supply is performed. Layer 25 was formed to a thickness of 3 nm. In addition to these, by supplying silane gas, the second electron supply layer 26 doped with Si was formed to a thickness of 25 nm. Furthermore, by stopping only the supply of silane gas, the third electron supply layer 27 was formed to a thickness of 3 nm, and the semiconductor multilayer structure 21 was obtained. Several semiconductor laminated structures 21 were obtained by changing the value of z.

このようにして得られたｚ＝０．２６、０．３９、０．５８、０．７０の場合の半導体積層構造２１の表面、つまりは第３電子供給層２５の表面をＡＦＭにて観察することにより、図５（ａ）〜（ｄ）の像が得られた。これらの表面粗さは，（ａ）が約０．４ｎｍ、（ｂ）が０．６ｎｍ、（ｃ）が０．８ｎｍ、（ｄ）が１．０ｎｍであった。 The surface of the semiconductor multilayer structure 21 in the case where z = 0.26, 0.39, 0.58, and 0.70 obtained in this way, that is, the surface of the third electron supply layer 25 is observed by AFM. As a result, images of FIGS. 5A to 5D were obtained. The surface roughness was about 0.4 nm for (a), 0.6 nm for (b), 0.8 nm for (c), and 1.0 nm for (d).

さらに、これらの半導体積層構造２１のそれぞれに対して、実施例１および２と同様に電極形成を行うことによって、図示しないＨＥＭＴ素子を得た。これらについて、図６（ｃ）、および図７（ｃ）に示すような物性が確認された。   Further, by forming electrodes on each of these semiconductor laminated structures 21 in the same manner as in Examples 1 and 2, a HEMT element (not shown) was obtained. About these, the physical property as shown in FIG.6 (c) and FIG.7 (c) was confirmed.

実施例１および実施例２と比較例とを比較すると、上述したように、実施例１および実施例２においては、ヘテロ界面が格子定数差が大きいＧａＮとＡｌＮあるいはＡｌxＧａ1-xＮとによって形成されているにも関わらず、電子供給層におけるクラックの発生が抑制されていることが確認された。また、良好なショットキー接合を有するゲート電極の形成が実現されていることが確認された。さらに、高いシートキャリア濃度と高い電子移動度とが実現されてなることが確認された。 Comparing Example 1 and Comparative Example and Example 2, as described above, in Example 1 and Example 2, a GaN hetero interface is large lattice constant difference and AlN or Al x Ga 1-x N It was confirmed that the generation of cracks in the electron supply layer was suppressed despite being formed by the above. It was also confirmed that the formation of a gate electrode having a good Schottky junction was realized. Furthermore, it was confirmed that a high sheet carrier concentration and a high electron mobility were realized.

＜変形例＞
第１および第２の実施の形態においては、第２電子供給層６および１６を傾斜組成層として形成しているが、ＧａＮのみにて形成することによっても、ＨＥＭＴ素子を形成することは可能である。 <Modification>
In the first and second embodiments, the second electron supply layers 6 and 16 are formed as graded composition layers. However, it is possible to form a HEMT device by forming only with GaN. is there.

また、ＨＥＭＴ素子においては、電極をリセス構造にて形成してもよい。図９は、第１の実施の形態に係る半導体積層構造１を用い、係るリセス構造を有するＨＥＭＴ素子３２を形成した場合の構成を示す概要図である。ＨＥＭＴ素子３２においては、半導体積層構造１の一部を選択的にエッチングすることによって、ゲート電極３８ｇを第１電子供給層５の直上にまで達するように形成してなる場合を示している。なお、ＨＥＭＴ素子３２の表面に、ＳｉＯ2からなる保護層３９が設けられていてもよい。 In the HEMT element, the electrode may be formed with a recess structure. FIG. 9 is a schematic diagram showing a configuration when the HEMT element 32 having the recess structure is formed using the semiconductor multilayer structure 1 according to the first embodiment. In the HEMT element 32, a part of the semiconductor multilayer structure 1 is selectively etched so that the gate electrode 38g is formed so as to reach just above the first electron supply layer 5. A protective layer 39 made of SiO 2 may be provided on the surface of the HEMT element 32.

第１の実施の形態に係るＨＥＭＴ素子２の構成を示す概要図および、半導体積層構造１における、III族元素に対するＡｌの存在比率を示す図である。FIG. 2 is a schematic diagram showing a configuration of a HEMT device 2 according to the first embodiment, and a diagram showing an abundance ratio of Al with respect to a group III element in a semiconductor multilayer structure 1. 第２の実施の形態に係るＨＥＭＴ素子１２の構成を示す概要図および、半導体積層構造１１における、III族元素に対するＡｌの存在比率を示す図である。FIG. 4 is a schematic diagram showing a configuration of a HEMT element 12 according to a second embodiment, and a diagram showing an abundance ratio of Al with respect to a group III element in a semiconductor multilayer structure 11. 半導体積層構造１の表面のＡＦＭ（原子間力顕微鏡）像を示す図である。2 is a diagram showing an AFM (Atomic Force Microscope) image of the surface of the semiconductor multilayer structure 1. FIG. 半導体積層構造１１の表面のＡＦＭ（原子間力顕微鏡）像を示す図である。2 is a diagram showing an AFM (Atomic Force Microscope) image of the surface of a semiconductor multilayer structure 11. FIG. 半導体積層構造２１の表面のＡＦＭ（原子間力顕微鏡）像を示す図である。2 is a diagram showing an AFM (atomic force microscope) image of the surface of a semiconductor laminated structure 21. FIG. ＨＥＭＴ素子の主なホール特性を一覧にして示す図である。It is a figure which lists and shows the main hall | hole characteristics of a HEMT element. ＨＥＭＴ素子のゲートリーク特性を一覧にして示す図である。It is a figure which lists and shows the gate leak characteristic of a HEMT element. 比較例の半導体積層構造２１の構成を示す概要図である。It is a schematic diagram which shows the structure of the semiconductor laminated structure 21 of a comparative example. リセス構造を有するＨＥＭＴ素子の構成を示す概要図である。It is a schematic diagram which shows the structure of the HEMT element which has a recess structure.

符号の説明Explanation of symbols

１、１１ 半導体積層構造
２、１２、３２ ＨＥＭＴ素子
３，１３ 基板
４、１４ チャネル層
４ａ、１４ａ 次元電子ガス領域
５、１５ 第１電子供給層
６、１６ 第２電子供給層
７、１７ 第３電子供給層
８ｄ、１８ｄ、３８ｄ ドレイン電極
８ｇ、１８ｇ、３８ｇ ゲート電極
８ｓ、１８ｓ、３８ｓ ソース電極
DESCRIPTION OF SYMBOLS 1,11 Semiconductor laminated structure 2, 12, 32 HEMT element 3,13 Substrate 4,14 Channel layer 4a, 14a Dimensional electron gas region 5,15 First electron supply layer 6,16 Second electron supply layer 7,17 Third Electron supply layer 8d, 18d, 38d Drain electrode 8g, 18g, 38g Gate electrode 8s, 18s, 38s Source electrode

Claims (5)

所定の基材と、
前記基材の上に形成された緩衝層と、
前記緩衝層の上に形成され、ＧａＮからなるチャネル層と、
前記チャネル層の上に形成され、ＡｌおよびＧａのうち少なくとも一方を含むIII族窒化物からなる電子供給層と、
を備える半導体積層構造であって、
前記電子供給層は、
前記チャネル層の上に１０ｎｍ以下の厚みで形成され、ＡｌxＧａ1−xＮであって０．５≦ｘ≦１．０なる範囲内で組成比が一定の前記III族窒化物からなる第１層と、
前記第１層の上に形成され、ＡｌyＧａ1−yＮであって前記ｘに対し０≦ｙ＜ｘなる組成を有する前記III族窒化物からなり、かつ、空間分布において最下端部から最上端部までＡｌの存在比率を表すｙの値が単調に減少し、最上端がＧａＮなる組成を有してなる傾斜組成層である第２層と、
前記第２層の上に形成され、ＧａＮからなる第３層と、
を備えることを特徴とする半導体積層構造。 A predetermined substrate;
A buffer layer formed on the substrate;
A channel layer formed on the buffer layer and made of GaN;
An electron supply layer formed on the channel layer and made of a group III nitride containing at least one of Al and Ga; and
A semiconductor laminated structure comprising:
The electron supply layer is
Formed by 10nm or less thick on the channel layer, Al x Ga 1 - a x N a a in the composition ratio within 0.5 ≦ x ≦ 1.0 Scope consists constant of the III-nitride One layer,
Formed on the first layer, Al y Ga 1 - with respect to the A y N x consists the III nitride having 0 ≦ y <x a composition, and, from the lowest end in the spatial distribution A second layer which is a graded composition layer in which the value of y representing the abundance ratio of Al to the uppermost end monotonously decreases and the uppermost end has a composition of GaN ;
A third layer formed on the second layer and made of GaN;
A semiconductor multilayer structure comprising: 請求項１に記載の半導体積層構造であって、
前記第１層がＡｌＮからなることを特徴とする半導体積層構造。 The semiconductor multilayer structure according to claim 1,
The semiconductor multilayer structure, wherein the first layer is made of AlN . 所定の基材と、
前記基材の上に形成された緩衝層と、
前記緩衝層の上に形成され、ＧａＮからなるチャネル層と、
前記チャネル層の上に形成され、ＡｌおよびＧａのうち少なくとも一方を含むIII族窒化物からなる電子供給層と、
を備える半導体積層構造であって、
前記電子供給層は、
前記チャネル層の上に１０ｎｍ以下の厚みで形成され、ＡｌＮからなる組成比が一定の第１層と、
前記第１層の上に形成され、最下端部における組成をＡｌ x Ｇａ 1 − x Ｎと表すときに０．５≦ｘ＜１．０をみたすｘの値に対して０≦ｙ≦ｘの範囲をみたすｙについてＡｌ y Ｇａ 1 − y Ｎなる組成を有する前記III族窒化物からなり、かつ、空間分布において最下端部から最上端部までＡｌの存在比率を表すｙの値が単調に減少し、最上端がＧａＮなる組成を有してなる傾斜組成層である第２層と、
前記第２層の上に形成され、ＧａＮからなる第３層と、
を備えることを特徴とする半導体積層構造。 A predetermined substrate;
A buffer layer formed on the substrate;
A channel layer formed on the buffer layer and made of GaN;
An electron supply layer formed on the channel layer and made of a group III nitride containing at least one of Al and Ga; and
A semiconductor laminated structure comprising:
The electron supply layer is
A first layer formed on the channel layer with a thickness of 10 nm or less and having a constant composition ratio of AlN;
Formed on the first layer, the composition in the lowermost portion Al x Ga 1 - a 0 ≦ for values of x which satisfies 0.5 ≦ x <1.0 when expressed as x N y ≦ x for y satisfying the range Al y Ga 1 - made from the III-nitride having a y N a composition, and the value of y for existence ratio of Al from the lowermost end to the uppermost end is monotonously decreased in the spatial distribution A second layer that is a gradient composition layer having a composition in which the uppermost end is GaN;
A third layer formed on the second layer and made of GaN;
The semiconductor multilayer structure characterized in that it comprises. 請求項１ないし請求項３のいずれかに記載の半導体積層構造であって、
前記電子供給層の厚みが３０ｎｍ以下であることを特徴とする半導体積層構造。 It claims 1 a semiconductor multilayer structure according to claim 3,
The thickness of the said electron supply layer is 30 nm or less, The semiconductor laminated structure characterized by the above-mentioned . 請求項１ないし請求項４のいずれかに記載の半導体積層構造に、ソース電極、ドレイン電極、およびゲート電極を形成してなるトランジスタ素子。5. A transistor element formed by forming a source electrode, a drain electrode, and a gate electrode on the semiconductor multilayer structure according to claim 1.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007091383A1 (en) * 2006-02-10 2007-08-16 Nec Corporation Semiconductor device
JP2008098298A (en) * 2006-10-10 2008-04-24 Furukawa Electric Co Ltd:The Compound semiconductor device
JP5092139B2 (en) * 2006-11-30 2012-12-05 国立大学法人 名古屋工業大学 GaN-based high electron mobility field effect transistor
JP5201437B2 (en) * 2006-11-30 2013-06-05 国立大学法人 名古屋工業大学 Insulated gate field effect transistor
JP5131817B2 (en) * 2007-04-20 2013-01-30 シャープ株式会社 Semiconductor device, manufacturing method thereof, and manufacturing apparatus used therefor
JP2009206163A (en) * 2008-02-26 2009-09-10 Oki Electric Ind Co Ltd Heterojunction-type field effect transistor
JP5337415B2 (en) * 2008-06-30 2013-11-06 シャープ株式会社 Heterojunction field effect transistor and method of manufacturing heterojunction field effect transistor
JP5691138B2 (en) * 2009-04-28 2015-04-01 日亜化学工業株式会社 Field effect transistor and manufacturing method thereof
CN104201199B (en) * 2014-08-21 2017-05-17 苏州捷芯威半导体有限公司 Enhanced semiconductor device and semiconductor integrated circuit device
JP6812322B2 (en) * 2016-11-30 2021-01-13 クアーズテック株式会社 Nitride semiconductor substrate
KR102480141B1 (en) * 2020-09-04 2022-12-22 웨이브로드 주식회사 Method of manufactruring piezoelectric thin film and device using the same
JP7054730B2 (en) * 2020-12-22 2022-04-14 株式会社サイオクス Nitride semiconductor laminates, semiconductor devices, and methods for manufacturing nitride semiconductor laminates.

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335637A (en) * 1997-05-30 1998-12-18 Sony Corp Hetero-junction field effect transistor
JPH11261051A (en) * 1998-03-09 1999-09-24 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JP3708810B2 (en) * 2000-09-01 2005-10-19 シャープ株式会社 Nitride III-V compound semiconductor device
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP4663156B2 (en) * 2001-05-31 2011-03-30 富士通株式会社 Compound semiconductor device
JP2003151996A (en) * 2001-09-03 2003-05-23 Nichia Chem Ind Ltd Electronic device using two-dimensional electronic gas
JP4117535B2 (en) * 2001-11-30 2008-07-16 信越半導体株式会社 Compound semiconductor device
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors

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