JP7196041B2 - スイッチング電源回路 - Google Patents

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Description

本実施形態は、スイッチング電源回路に関する。
従来、帰還電圧が参照電圧に等しくなるように電圧フィードバック制御を行うスイッチング電源回路において、過電流保護機能を備えた構成が知られている。過電流保護は、例えば、過負荷状態において過電流を検出した時に、電圧フィードバック制御によりスイッチングトランジスタをオフさせる。しかしながら、過電流保護時に電圧フィードバック制御を停止させた場合には出力電圧が不安定になる為、その出力電圧が供給される機器の動作も不安定になる。この為、過電流保護動作中においても安定した出力電圧を供給することができ、また、過負荷状態が解消された時には、定常状態に瞬時に復帰できるスイッチング電源回路が望まれる。
特開２０１８－１２９９０９号公報
一つの実施形態は、過負荷状態において安定した出力電圧を供給することができると共に、過負荷状態が解消した時に出力電圧を定常状態に瞬時に復帰させることができる過電流保護機能を備えたスイッチング電源回路を提供することを目的とする。
一つの実施形態によれば、スイッチング電源回路は、参照電圧と出力電圧の帰還電圧を比較して前記出力電圧を前記参照電圧に応じて制御し、出力電流が所定の設定電流を超えた場合に前記参照電圧の電位を低下させ、前記出力電流が前記所定の設定電流を超えた場合に、前記参照電圧を固定電圧から前記出力電流に応じて変化する電圧に切換え、前記スイッチング電源回路は、前記出力電流が前記所定の設定電流を超えた回数に応じて充放電が制御される容量を有し、前記出力電流に応じて変化する電圧を生成する積分器、をさらに備える。
第１の実施形態のスイッチング電源回路の構成を示す図。 第１の実施形態のスイッチング電源回路の動作を概略的に示す波形図。 第２の実施形態のスイッチング電源回路の構成を示す図。 第２の実施形態の電流帰還ループの伝達特性を示す図。 第３の実施形態のスイッチング電源回路の構成を示す図。 デジタルフィルタの一つの例を示す図。 第４の実施形態のスイッチング電源回路の構成を示す図。 第４の実施形態のスイッチング電源回路の動作を概略的に示す波形図。
以下に添付図面を参照して、実施形態にかかるスイッチング電源回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態のスイッチング電源回路の構成を示す図である。本実施形態のスイッチング電源回路は、過電流保護機能を備える降圧型スイッチング電源回路である。直流の入力電圧ＶＩＮが入力端子２０に供給され、直流の出力電圧ＶＯＵＴが出力端子２１から出力される。
エラーアンプ１は、反転入力端（－）に帰還電圧ＶＦＢが電圧ループ位相補償器６を介して供給され、非反転入力端（＋）に参照電圧信号ＶＲＥＦＸが供給される。エラーアンプ１は、帰還電圧ＶＦＢを参照電圧信号ＶＲＥＦＸに追随させる電圧フィードバック制御を行う。エラーアンプ１は、参照電圧信号ＶＲＥＦＸと帰還電圧ＶＦＢとの差電圧に応じた指示電圧ＶＤをパルス幅変調器２に出力する。
パルス幅変調器２は、所定周波数のクロック信号ＣＬＫｐに応答して鋸波信号を生成し、鋸波信号と指示電圧ＶＤを比較してパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）により駆動信号ＤＲＶｐを生成する。駆動信号ＤＲＶｐは、ドライバ回路３に供給される。駆動信号ＤＲＶｐのデユーティ比は、指示電圧ＶＤに応じて変化する。例えば、指示電圧ＶＤの値が大きくなると、駆動信号ＤＲＶｐのＨｉ期間が短くなる。
ドライバ回路３は、入力電圧ＶＩＮが印加される入力端子２０と接地ＧＮＤ間に接続され、ノードＳＷを介して電流をローパスフィルタ４に供給する。ドライバ回路３は、駆動信号ＤＲＶｐによってオン／オフが制御されるスイッチングトランジスタ（図示せず）とダイオード（図示せず）の直列回路を有する。
ローパスフィルタ４は、ノードＳＷと接地ＧＮＤ間に直列に接続されるインダクタＬｏと出力容量Ｃｏを有する。インダクタＬｏと出力容量Ｃｏの接続点は出力端子２１に接続される。インダクタＬｏには、インダクタ電流ＩＬが流れる。ドライバ回路３から出力される電流は、インダクタ電流ＩＬが平滑されて、出力端子２１から負荷電流Ｉｌｏａｄとして出力される。便宜的に、ドライバ回路３が出力する電流、インダクタ電流ＩＬ、および負荷電流Ｉｌｏａｄの総称として出力電流の用語を用いる場合がある。
抵抗分圧器５は、出力電圧ＶＯＵＴの出力端子２１と接地ＧＮＤ間に接続され、抵抗Ｒｆｂ１と抵抗Ｒｆｂ２の直列回路を有する。抵抗分圧器５は、抵抗Ｒｆｂ１、Ｒｆｂ２によって出力電圧ＶＯＵＴが分圧された帰還電圧ＶＦＢを生成し、電圧ループ位相補償器６に供給する。帰還電圧ＶＦＢは、出力電圧ＶＯＵＴと、抵抗Ｒｆｂ１、Ｒｆｂ２の抵抗比で定まる。
負荷７は、一端が出力端子２１に接続され、他端が接地ＧＮＤに接続される。負荷７には、負荷電流Ｉｌｏａｄが供給される。例えば、負荷７の抵抗値の変化により負荷電流Ｉｌｏａｄが変化する。
本実施形態は、ドライバ回路３に流れる電流を検知する過電流検知器８を有する。ドライバ回路３に流れる電流を検知することで、負荷電流Ｉｌｏａｄの状態を検知することができる。過電流検知器８は、ドライバ回路３に流れる電流を検知する電流センサ１８からの出力信号と所定の設定電流値を比較して、電流センサ１８からの出力信号が設定電流値を超えた時に過電流状態であることを示すＨｉの過電流検知信号ＯＣＤｐを過電流保護回路９に出力する。
過電流保護回路９は、クロック信号ＣＬＫｐと過電流検知信号ＯＣＤｐが供給される積分器１０と、差動増幅器１１と、電流ループ位相補償器１２と、比較回路１３と、ラッチ回路１４と、選択スイッチ１５とを有する。
積分器１０は、クロック信号ＣＬＫｐと過電流検知信号ＯＣＤｐが供給され、過電流検知信号ＯＣＤｐの所定期間でのクロック信号ＣＬＫｐの個数に応じて変化する積分信号ＶＩＮＴを生成する。積分器１０は、例えば、過電流検知信号ＯＣＤｐがＨｉ期間のクロック信号ＣＬＫｐの個数に応じて電圧が低下し、Ｌｏｗ期間のクロック信号ＣＬＫｐの個数に応じて電圧が上昇する積分信号ＶＩＮＴを出力する。
差動増幅器１１は、積分信号ＶＩＮＴと固定参照電圧ＶＲＥＦの電位差を増幅して保護電圧ＶＬＭＴを出力する。保護電圧ＶＬＭＴは、電流ループ位相補償器１２、比較回路１３、および、選択スイッチ１５に供給される。保護電圧ＶＬＭＴを、電流ループ位相補償器１２を介して差動増幅器１１の反転入力端（－）に帰還させることにより、差動増幅器１１は、保護電圧ＶＬＭＴが積分信号ＶＩＮＴに等しくなる様に動作する。
比較回路1３は、非反転入力端(＋)に保護電圧ＶＬＭＴが印加され、反転入力端（－）に固定参照電圧ＶＲＥＦが供給される。比較回路1３は、保護電圧ＶＬＭＴが固定参照電圧ＶＲＥＦよりも高くなるとリセット信号ＲＳＴｐを出力する。
ラッチ回路１４は、リセット端子Ｒにリセット信号ＲＳＴｐが供給され、セット端子Ｓに過電流検知信号ＯＣＤｐが供給される。ラッチ回路１４は、過電流検知信号ＯＣＤｐによってセットされてＨｉとなり、リセット信号ＲＳＴｐによってリセットされＬｏｗとなる過電流保護信号ＯＣＬｐを選択スイッチ１５に出力する。
選択スイッチ１５は、過電流保護信号ＯＣＬｐがＨｉのとき保護電圧ＶＬＭＴを選択し、過電流保護信号ＯＣＬｐがＬｏｗのとき固定参照電圧ＶＲＥＦを選択して、参照電圧信号ＶＲＥＦＸとして出力する。参照電圧信号ＶＲＥＦＸは、エラーアンプ１の非反転入力端（＋）に供給される。
図２は、第１の実施形態のスイッチング電源回路の動作波形を概略的に示す図である。横軸を時間とし、夫々、以下の動作波形を示す。
最上段は、負荷７（＝１／ＲＬ）を示す。便宜的に、負荷７が抵抗負荷である場合を示す。負荷７は、比較的軽い状態から時間の経過と共に重くなり、重い状態を一定時間保ったのち、同じ速度で再び軽い状態に戻る。
次段に、負荷電流Ｉｌｏａｄの増減の様子を示す。負荷電流Ｉｌｏａｄは、負荷７が重くなるのに従い増加する。ところが、予め設定される制限電流ＩＬＭＴに達すると、負荷電流Ｉｌｏａｄは制限電流ＩＬＭＴを超えないように制御される。その後、負荷７が軽くなると負荷電流Ｉｌｏａｄが減少する。
次段に、過電流検知信号ＯＣＤｐを示す。過電流検知信号ＯＣＤｐは負荷電流Ｉｌｏａｄが予め設定された制限電流ＩＬＭＴより大きくなるとＨｉになるロジック信号である。過電流検知信号ＯＣＤｐは、ドライバ回路３のスイッチングトランジスタ（図示せず）のスイッチングサイクル毎にＨｉまたはＬｏｗとなるパルス信号である。スイッチングトランジスタのスイッチングサイクルは、クロック信号ＣＬＫｐの周波数によって制御される。
次段に、参照電圧信号ＶＲＥＦＸを示す。参照電圧信号ＶＲＥＦＸは、定常状態の固定参照電圧ＶＲＥＦ（一点鎖線）から、過電流状態の時に負荷電流Ｉｌｏａｄに応じて変化する保護電圧ＶＬＭＴ（実線）に切換えられる。保護電圧ＶＬＭＴは、出力電流が設定値を超える回数に応じて低下する。過電流検知信号ＯＣＤｐがＨｉとなる頻度は負荷の増減速度に比例し、負荷が増加するときＨｉとなる頻度が高くなり、負荷が減少するときＨｉとなる頻度が低くなる。その頻度に応じて、保護電圧ＶＬＭＴの電位が変化する為、参照電圧信号ＶＲＥＦＸの電位が変化する。
次段に、過電流保護信号ＯＣＬｐを示す。過電流保護信号ＯＣＬｐは、過電流検知信号ＯＣＤｐがＨｉになるとＨｉにセットされ、保護電圧ＶＬＭＴが固定参照電圧ＶＲＥＦより高くなるとＬｏｗにリセットされる。
最下段に出力電圧ＶＯＵＴを示す。出力電圧ＶＯＵＴは、電圧フィードバック制御により、参照電圧信号ＶＲＥＦＸに追随して変化する。
本実施形態によれば、過電流保護信号ＯＣＬｐがＨｉの時、すなわち、ドライバ回路３を流れる電流が過電流状態の場合には、エラーアンプ１の非反転入力端（＋）に供給される電圧は、固定参照電圧ＶＲＥＦから保護電圧ＶＬＭＴに切換えられる。この為、エラーアンプ１を含む電圧帰還制御ループは、帰還電圧ＶＦＢを参照電圧信号ＶＲＥＦＸに追随させて低下させる制御を行う。すなわち、出力電圧ＶＯＵＴを低下させる制御が行われる。この制御により出力電流が抑制される為、過電流状態が継続する状態を回避することができる。
過電流保護は、過電流保護信号ＯＣＬｐがＨｉになるタイミングで開始し、Ｌｏｗになるタイミングまで継続する。が、保護期間においても電圧フィードバック制御は常に動作している為、出力電圧ＶＯＵＴが安定する。これにより、出力電圧ＶＯＵＴが供給される機器の動作が安定する。また、過電流状態が解消した場合には、参照電圧信号ＶＲＥＦＸは固定参照電圧ＶＲＥＦに瞬時に切り替わる為、出力電圧ＶＯＵＴが固定参照電圧ＶＲＥＦを超えて異常に高くなるオーバーシュートを生じさせるような不具合は発生しない。
本実施形態のスイッチング電源回路は、負荷電流Ｉｌｏａｄが予め設定される制限電流を超えないように、過電流制御が作用して出力電圧ＶＯＵＴを低下させるように制御する。保護電圧ＶＬＭＴに追随させる電圧制御を行うことにより出力電流を抑制することができる為、過電流保護機能を持たせることができる。また、この過電流保護において電圧フィードバック制御が継続して動作するため、出力電圧ＶＯＵＴが安定すし、また、オーバーシュートすることがない。
また、過電流検知信号ＯＣＤｐは、二値のデジタル信号である。積分器１０により、デジタル信号の過電流検知信号ＯＣＤｐをアナログ信号の積分信号ＶＩＮＴに変換する構成とすることにより、アナログフィルタで構成される電流ループ位相補償器１２および差動増幅器１１を備えることができる。
（第２の実施形態）
図３は、第２の実施形態のスイッチング電源回路を示す図である。第１の実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態のスイッチング電源回路は、電圧ループ位相補償器６と積分器１０と電流ループ位相補償器１２のより詳細な構成を示す。
帰還電圧ＶＦＢは、電圧ループ位相補償器６を介してエラーアンプ１の反転入力端（－）に供給される。電圧ループ位相補償器６は、３つの抵抗ＲＶ１、ＲＶ２、ＲＶ３と２つの容量ＣＶ１、ＣＶ２により構成される２ポール２ゼロ型のアナログフィルタである。
積分器１０は、過電流保護信号ＯＣＬｐの反転信号ＯＣＬｎを生成するインバータ１０－１を有する。反転信号ＯＣＬｎは、ＮＭＯＳトランジスタ１０－３のゲートに供給される。ＮＭＯＳトランジスタ１０－３は、ソースに電圧源１０－２が接続され、ドレインに容量１０－４の一端が接続される。容量１０－４の他端は接地ＧＮＤされる。ＮＭＯＳトランジスタ１０－３は、固定参照電圧ＶＲＥＦに対してヒステリシス電圧Ｖｈｙｓだけ低い電圧を、反転信号ＯＣＬｎに応答して出力する。積分器１０の積分信号ＶＩＮＴは、差動増幅器１１の非反転入力端（＋）に供給される。
フリップフロップ１０－６は、セット端子Ｓに過電流検知信号ＯＣＤｐが供給され、データ入力端子Ｄは接地ＧＮＤされ、クロック端子にクロック信号ＣＬＫｐが遅延回路１０－５を介して供給される。遅延回路１０－５は、短時間の遅延をクロック信号ＣＬＫｐに付加して遅延クロック信号ＣＬＫｐｘを出力する。フリップフロップ１０－６は、過電流検知信号ＯＣＤｐ及び遅延クロック信号ＣＬＫｐｘに基づいて、出力端子Ｑから過電流検出同期信号ＯＣＤｐｘを出力する。過電流検出同期信号ＯＣＤｐｘは、遅延クロック信号ＣＬＫｐｘがＨｉのときにデータ入力端子Ｄの接地ＧＮＤの電位に応じてＬｏｗとなり、セット端子Ｓに供給される過電流検知信号ＯＣＤｐがＨｉになるとＨｉとなる。
積分器１０は、充電パルス生成器１０－７を有する。充電パルス生成器１０－７は、過電流検出同期信号ＯＣＤｐｘがＬｏｗのとき、クロック信号ＣＬＫｐがＨｉに遷移するタイミングでＨｉとなり、遅延クロック信号ＣＬＫｐｘがＨｉに遷移するタイミングでＬｏｗとなる充電パルス信号ＵＰｎを生成する。
充電パルス信号ＵＰｎは、ＰＭＯＳトランジスタ１０－１０のゲートに供給される。ＰＭＯＳトランジスタ１０－１０は、ソースに充電定電流源１０－９の出力が接続され、ドレインに容量１０－４が接続される。充電定電流源１０－９の他端は、電源ライン１０－１４に接続される。
積分器１０は、放電パルス生成器１０－８を有する。放電パルス生成器１０－８は、過電流検出同期信号ＯＣＤｐｘがＨｉのとき、クロック信号ＣＬＫｐがＨｉに遷移するタイミングでＨｉとなり、遅延クロック信号ＣＬＫｐｘがＨｉに遷移するタイミングでＬｏｗとなる放電パルス信号ＤＮｐを生成する。すなわち、放電パルス信号ＤＮｐは、過電流状態が検知され、過電流検知信号ＯＣＤｐがＨｉの時にＨｉとなる。
放電パルス信号ＤＮｐは、ＮＭＯＳトランジスタ１０－１２のゲートに供給される。ＮＭＯＳトランジスタ１０－１２は、ドレインに容量１０－４が接続され、ソースに放電定電流源１０－１１の出力が接続される。放電定電流源１０－１１の他端は、接地ＧＮＤされる。
ＰＭＯＳトランジスタ１０－１０がオンの時、容量１０－４は充電定電流源１０－９によって充電され、ＮＭＯＳトランジスタ１０－１２がオンの時、容量１０－４の電荷が放電定電流源１０－１１によって放電される。放電パルス信号ＤＮｐがＨｉになる頻度は、過電流検知信号ＯＣＤｐがＨｉになる頻度に比例する。積分器１０は、過電流検知信号ＯＣＤｐがＨｉになる回数を積分し、その結果に応じて変化する積分信号ＶＩＮＴを生成して出力する。積分信号ＶＩＮＴは、容量１０－４が充電されることによって上昇し、放電されることによって低下する。従って、既述した実施形態に限らず、過電流状態において過電流検知信号ＯＣＤｐのカウント数に応じて参照電圧信号ＶＲＥＦＸを変化させる種々の構成とすることができる。
電流ループ位相補償器１２は、３つの抵抗ＲＡ０、ＲＡ１、ＲＡ２と２つの容量ＣＡ１、ＣＡ２により構成される２ポール１ゼロ型のアナログフィルタである。電流ループ位相補償器１２は、積分器１０と合わせて、３ポール１ゼロ型のフィルタを構成する。
図４に、過電流制御システムのオープンループ伝達周波数特性を表すＢｏｄｅ線図を示す。左側上段は参照電圧信号ＶＲＥＦＸから過電流検知信号ＯＣＤｐに至る電流出力段の伝達特性を示す。左側下段は、電流ループ位相補償器１２を含む過電流検知信号ＯＣＤｐから参照電圧信号ＶＲＥＦＸに至る電流制御段の伝達特性である。左側上段および左側下段に示す伝達特性を合成して、同図右側に示される電流制御オープンループ伝達特性を得ることが、ここでの設計目標である。
右側の実線で設計目標となる過電流制御システムのオープンループ伝達関数のゲイン特性を示し、破線でその位相特性を示す。過電流制御時の出力電圧を安定させるため、このオープンループ伝達特性がユニティゲイン周波数ｆＡｕでゲインが０ｄＢとなる一次ローパス増幅器に見えるように電流ループ位相補償器１２と積分器１０を設計する。
まず、メインポール周波数ｆＡｐとＤＣゲインＧＡＤＣの積は、ユニティゲイン周波数ｆＡｕと等しくなるように設定する（式（１））。
ｆＡｕ＝ＧＡＤＣ・ｆＡｐ ・・・・ （１）
ここで、過電流状態を検知した際、制限電流ＩＬＭＴを超えないようにインダクタ電流ＩＬを瞬時に制御する必要がある。そのため、ユニティゲイン周波数ｆＡｕを電圧制御ユニティゲイン周波数ｆＶｕとほぼ同じか、やや大きい値に設定することを目指す。ただし、スイッチング動作に伴うサンプリング効果による位相遅れの影響により制御が不安定にならないように、ユニティゲイン周波数ｆＡｕをスイッチング周波数ｆＳＷより充分に低く設定しなければならない。また、位相余裕ｑＡｍがあらゆる動作条件において４５度以上で１００度以下の範囲に収まるように、位相余裕ｑＡｍのターゲットを７２度とする。
左側上段の実線で出力段のゲイン特性を示し、破線で出力段の位相特性を示す。ここで、出力段の伝達特性を得るため、過電流検知器８を仮にアナログ電流電圧増幅器とみなし、そのゲインをＶＲＥＦ／ＩＬＭＴに設定する。
過電流制御効果を含む参照電圧信号ＶＲＥＦＸから過電流検知信号ＯＣＤｐに至る出力段の伝達特性には、出力容量Ｃｏと負荷抵抗ＲＬによるゼロと電圧制御段のポールが現れる。その出力段のゼロ周波数ｆＡｚ０は出力容量Ｃｏと負荷抵抗ＲＬで表される（式（２））。それより低い周波数における出力段の低周波ゲインＧＡ０は抵抗分圧器５の分圧比βと負荷抵抗ＲＬと過電流検知器８のゲイン（＝ＶＲＥＦ／ＩＬＭＴ）で表される（式（３））。
ｆＡｚ０＝１／２π・Ｃｏ・ＲＬ ・・・ （２）
Figure 0007196041000001
たとえば、出力容量Ｃｏ＝２２０μＦと分圧比β＝１／３の抵抗分圧器５を接続し、ＶＲＥＦ＝１．１Ｖの参照電圧を印加して出力電圧ＶＯＵＴ＝３．３Ｖの電圧の出力電圧ＶＯＵＴを得るとき、制限電流ＩＬＭＴ＝５Ａを超えるような負荷抵抗ＲＬ（＝ＶＯＵＴ／５Ａ＝６６０ｍΩ）を接続すると、出力段のゼロ周波数ｆＡｚ０は１．１ｋＨｚとなり、低周波ゲインＧＡ０は１、すなわち０ｄＢとなる。また、出力段の伝達特性に現れるポールは電圧フィードバック制御によるもので、その電圧制御ユニティゲイン周波数ｆＶｕは１８ｋＨｚとなる。
左側下段に、実線で電流制御段のゲイン特性を示し、破線で電流制御段の位相特性を示す。この図を用いて、電流制御段の設計手順を説明する。まず、メインポールを設ける。ユニティゲイン周波数ｆＡｕが電圧制御ユニティゲイン周波数ｆＶｕとほぼ等しくなるように、メインポール周波数ｆＡｐにおけるゲインＧＡｐを定める。ここで、電流制御段のメインポール周波数ｆＡｐから第一ポール周波数ｆＡｐ１までの利得帯域幅積は一定となるため、電流制御段のメインポール周波数ｆＡｐとそこでのゲインＧＡｐを定める代わりに、第一ポール周波数ｆＡｐ１とそこでのゲインＧＡｐ１を定める（式（４））。
Figure 0007196041000002
たとえば、降圧型スイッチング電源回路において、出力段のゼロと同じ周波数に制御段の第一ポール周波数ｆＡｐ１を出力段のゼロ周波数ｆＡｚ０に等しい１．１ＫＨｚのように設定し、制御段のポール周波数におけるゲインＧＡｐ１をｆＡｕ／ｆＡｐ１／ＧＡ０＝１８ｋＨｚ／１．１ｋＨｚ／１＝１６．４＝２４．３ｄＢに設定する。
このように、ユニティゲイン周波数ｆＡｕが電圧制御ユニティゲイン周波数ｆＶｕとほぼ等しくなるよう設定することにより、急激な負荷変動に対して、瞬時に反応し、過負荷状態が継続した場合においても安定して動作し、通常状態に復帰した場合においても出力電圧がオーバーシュートすることがない安全な過電流保護機能を構成することができる。
ところで、過電流検知器８の出力である過電流検知信号ＯＣＤｐは、スイッチング周波数ｆＳＷでサンプリングされ、過電流状態のときＨｉとなり、それ以外のときＬｏｗとなる二値のデジタル信号である。このようなデジタル信号をアナログフィルタである電流ループ位相補償器１２および差動増幅器１１は扱うことはできない。
そこで、積分器１０により、デジタル信号の過電流検知信号ＯＣＤｐをアナログ信号の積分信号ＶＩＮＴに変換する。その際、遅延回路１０－５のクロック遅延時間ｔＣＫＤと充電定電流源１０－９の充電電流Ｉｕｐと放電定電流源１０－１１の放電電流Ｉｄｎと容量１０－４の容量値Ｃｉｎｔにより、積分器１０の利得帯域幅ＧＢｉｎｔを設定する（式（５））。
Figure 0007196041000003
たとえば、降圧型スイッチング電源回路において、スイッチング周波数ｆＳＷを５００ｋＨｚ、クロック遅延時間ｔＣＫＤを１．１ｎＳ、充電電流Ｉｕｐと放電電流Ｉｄｎを１μＡ、 容量値Ｃｉｎｔを０ｐＦで構成すると、積分器１０の利得帯域幅ＧＢｉｎｔは５０Ｈｚとなる。
次に、電流制御段を構成する電流ループ位相補償器１２にポールとゼロを設けて、出力段のゼロとポールをそれぞれ相殺する。電流制御段の第一ポール周波数ｆＡｐ１を出力段のゼロ周波数ｆＡｚ０とほぼ同じ値に設定し（式（６））、電流制御段の第一ゼロ周波数ｆＡｚ１を出力段の電圧制御ユニティゲイン周波数ｆＶｕとほぼ同じ値に設定する（式（７））。
ｆＡｐ１＝ｆＡｚ０ ・・・ （６）
ｆＡｚ１＝ｆＶｕ ・・・ （７）
さらに、電流フィードバック制御がスイッチング動作に伴うノイズにより不安定にならないように、第二ポール周波数ｆＡｐ２を、電流フィードバック制御ループのユニティゲイン周波数ｆＡｕより高く、スイッチング周波数ｆＳＷより低い値に設定する（式（８））。
ｆＡｕ＜ｆＡｐ２＜ｆＳＷ ・・・ （８）
ここまで準備ができたところで、電流ループ位相補償器１２を構成する３つの抵抗ＲＡ０、ＲＡ１、ＲＡ２と２つの容量ＣＡ１、ＣＡ２を定める。抵抗ＲＡ１と容量ＣＡ１の積により、制御段の第一ポール周波数ｆＡｐ１を設定する（式（９））。
１／２πＲＡ１・ＣＡ１＝ｆＡｐ１ ・・・ （９）
また、制御段の第一ポール周波数ｆＡｐ１でのゲインＧＡｐ１、第一ポール周波数ｆＡｐ１と積分器１０の利得帯域幅ＧＢｉｎｔおよび出力段の低周波ゲインＧＡ０により、二つの抵抗の比（ＲＡ１／ＲＡ０）が定まる（式（１０））。
Figure 0007196041000004
そして、抵抗ＲＡ２と容量ＣＡ２により、制御段の第一ゼロ周波数ｆＡｚ１を設定する（式（１１））。
１／２π・ＲＡ２・ＣＡ２ ＝ ｆＡｚ１ ・・・ （１１）
最後に、２つの抵抗ＲＡ１、ＲＡ２と容量ＣＡ２により、第二ポール周波数ｆＡｐ２を設定する（式（１２））。
Figure 0007196041000005
５つのパラメータ（ＲＡ０、ＲＡ１、ＲＡ２、ＣＡ１、ＣＡ２)に対して、関係式が４であるため、自由度が一つ余る。そこで、集積回路に実装することを想定して、例えば、容量ＣＡ１を０ｐＦに定める。これにより、式（９）から、抵抗ＲＡ１の抵抗値（便宜的にＲＡ１を用いる）はＲＡ１＝１／(2π×５０ｐＦ×１．１ｋＨｚ)＝３ＭΩのように定まる。
また、式（１０）から、抵抗ＲＡ０の抵抗値（便宜的にＲＡ０を用いる）はＲＡ０＝３ＭΩ×１×５０Ｈｚ／１８ｋＨｚ＝８．３ｋΩとなる。そして、式（１１）から、３つ目の抵抗値ＲＡ３がＲＡ３＝１／（２π・５０ｐＦ×１８ｋＨｚ）＝１８０ｋΩとなり、最後に、式（１２）により、第二ポール周波数ｆＡｐ２を１００ｋＨｚとするならば、二つ目の容量ＣＡ２がＣＡ２＝１／（２π×１００ｋＨｚ×（３ＭΩ｜｜１８０ｋΩ）＝９．４ｐＦに定まる。
このように、電流フィードバック制御ループにおいて、積分器１０と電流ループ位相補償器１２を構成する素子の最適な定数を計算により求めることができる。
例えば、過電流保護動作において電圧制御ループをオフにする制御の場合、過電流保護機能が動作したときの出力電源電圧の振舞を予測することが困難であった。それに対して、本実施形態では、過負荷状態のときの出力電圧ＶＯＵＴは安定であり、その電圧は負荷に応じて定まるため、その値を予測することが可能である。また、負荷が通常の状態に戻ったとき、出力電源電圧は予め設定された電圧に速やかに復帰し、復帰後オーバーシュートすることもない。尚、電圧フィードバック制御ループについても同様に、電圧ループ位相補償器６を構成する素子の最適な値を計算により求めることができる。
（第３の実施形態）
図５は、第３の実施形態のスイッチング電源回路を示す図である。過電流保護回路９は、位相補償デジタルフィルタ１６とＤ／Ａ変換器１７を有する。
位相補償デジタルフィルタ１６は、過電流検知器８が出力する１ビットのデジタル信号である過電流検知信号ＯＣＤｐを受け、クロック信号ＣＬＫｐのタイミングで内部のレジスタを更新する。位相補償デジタルフィルタ１６は、１２ビットから１６ビット程度の参照電位デジタル信号をＤ／Ａ変換器１７に出力する。
位相補償デジタルフィルタ１６は、ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ)デジタルフィルタと呼ばれるものであり、その構成例を図６に示す。図６は三次のフィルタであり、１ビットの過電流検知信号ＯＣＤｐからＮビットのデジタル信号ＶＬＭＴｐ［Ｎ］を積和演算により求めて、出力する。
位相補償デジタルフィルタ１６は、加算器６０－１～６０－６と、係数ａ１～ａ３を有する積算器７０－１～７０－３と、レジスタ８０－１～８０－３と、係数ｂ０～ｂ３を有する積算器９０－１～９０－４を有する。レジスタ８０－１～８０－３は、クロック信号ＣＬＫｐの立上のタイミングでデータを取り込み、出力する。係数ａ１～ａ３、ｂ０～ｂ３の値を設定することにより、様々な特性のフィルタを実現することができる。
ここで、第２の実施形態の積分器１０と電流ループ位相補償器１２で構成される過電流保護回路９の伝達関数ＧＡ（ｓ）は式（１３）のように表される。
Figure 0007196041000006
 ここで、ωＡｐ はメインポール周波数ｆＡｐの角度周波数であり、ωＡｐ＝２π・ｆＡｐとなる。同様に、ωＡｐ１＝２π・ｆＡｐ１であり、ωＡｐ２＝２π・ｆＡｐ２であり、ωＡｚ１＝２π・ｆＡｚ１である。また、ＴＳＷはクロック信号ＣＬＫｐのスイッチング周期であり、ＴＳＷ＝１／ｆＳＷである。
つぎに、双一次変換を適用して、ｓをｚで置き換える（式（１４））。
Figure 0007196041000007
すると、第２の実施形態の過電流保護回路９の伝達関数ＧＡ（ｓ）と等価な特性となる係数ａ１、ａ２、ａ３、ｂ０、ｂ１、ｂ２、ｂ３の値を求めることができる（式（１５））。
Figure 0007196041000008
このように、出力容量Ｃｏ、制限電流ＩＬＭＴ、出力電圧ＶＯＵＴ、固定参照電圧ＶＲＥＦ、電圧制御ユニティゲイン周波数ｆＶｕおよびスイッチング周波数ｆＳＷが定まるならば、それに最適な位相補償デジタルフィルタ１６を設計することができる。
条件によっては第一ポール周波数ｆＡｐ１が１ｋＨｚを下回ることがある。この場合、アナログ回路では電流ループ位相補償器１２を構成する容量と抵抗が大きくなる為、集積回路の実装面積が大きくなりコストの増加を招く。位相補償デジタルフィルタ１６ならば、演算器のビット数を増やすことにより対応が可能であり、アナログフィルタを用いる場合に比べて、コストの増加を抑制することができる。
本実施形態によれば、過電流検知信号ＯＣＤｐに応じて変化する保護電圧ＶＬＭＴを位相補償デジタルフィルタ１６とＤ／Ａ変換器１７により生成し、過電流保護機能を備えたスイッチング電源回路を、コストを抑制して構成することができる。尚、ＩＩＲ型デジタルフィルタに限らず、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）型デジタルフィルタにより電流ループ位相補償器１２を構成しても良い。
（第４の実施形態）
図７は、第４の実施形態のスイッチング電源回路を示す図である。本実施形態は、昇降圧型スイッチング電源回路である。本実施形態は、入力電圧ＶＩＮが印加される入力端子２０と接地ＧＮＤ間にＰＭＯＳトランジスタ３－１と整流ダイオード３－２が直列に接続された降圧用ドライバ回路３１を有する。降圧用ドライバ回路３１の構成は、既述した降圧型スイッチング電源回路のドライバ回路３の構成として用いることができる。
ＰＭＯＳトランジスタ３－１は、ソースに入力端子２０が接続され、ドレインにノードＳＷが接続される。また、ＰＭＯＳトランジスタ３－１は、ゲートに降圧用パルス幅変調器２－１からの降圧ドライブ信号ＤＲＶＢＫｎが印加され、オン／オフが制御される。降圧用パルス幅変調器２－１は、クロック信号ＣＬＫｐと降圧指示電圧ＶＤＢＫに応答して降圧ドライブ信号ＤＲＶＢＫｎを生成する。
昇圧用のドライバ回路３２は、出力端子２１と接地ＧＮＤ間に直列に接続された整流ダイオード３－４とＮＭＯＳトランジスタ３－３で構成される。ＮＭＯＳトランジスタ３－３は、ソースが接地ＧＮＤされ、ドレインにインダクタＬｏの一端が接続される。また、ＮＭＯＳトランジスタ３－３は、ゲートに昇圧用パルス幅変調器２－２からの昇圧ドライブ信号ＤＲＶＢＴｐが印加され、オン／オフが制御される。昇圧用パルス幅変調器２－２は、クロック信号ＣＬＫｐと降圧指示電圧ＶＤＢＫからギャップ電圧源２－３を介して供給された昇圧指示電圧ＶＤＢＴに応答して昇圧ドライブ信号ＤＲＶＢＴｐを生成する。整流ダイオード３－４は、アノードにインダクタＬｏの一端が接続され、カソードに出力端子２１が接続される。
ＰＭＯＳトランジスタ３－１の主電流路であるソース・ドレイン路は、インダクタＬｏ、整流ダイオード３－４を介して、入力端子２０と出力端子２１間に直列に接続される。
検知回路８１は、ＰＭＯＳトランジスタ３－１のソース・ドレイン電圧を検知して、過電流状態を検知する。ＰＭＯＳトランジスタ３－１のソース・ドレイン電圧は、オン抵抗によりドレイン電流に比例した電圧となる。検知回路８１は、ＰＭＯＳトランジスタ３－１のソース・ドレイン間電圧が所定の閾値を超えた時にＨｉの過電流検知信号ＯＣＤｐを出力する。
ラッチ回路１４は、過電流検知信号ＯＣＤｐに応答して過電流保護信号ＯＣＬｐをＨｉにセットし、保護電圧ＶＬＭＴが固定参照電圧ＶＲＥＦを超えるとＬｏｗにリセットする。過電流保護信号ＯＣＬｐがＨｉになると、選択スイッチ１５は過電流検知信号ＯＣＤｐの回数に応じて電圧が変化する積分器１０の保護電圧ＶＬＭＴを選択してエラーアンプ１に供給する。これにより、保護電圧ＶＬＭＴに応じてエラーアンプ１が出力する降圧指示電圧ＶＤＢＫの電位が低下する為、昇圧指示電圧ＶＤＢＴの電位も低下し、出力電圧Ｖｏｕｔが低下する。これにより、スイッチング電源回路は出力電圧ＶＯＵＴを低下させ、定電流動作に入る。過電流保護信号ＯＣＬｐがＬｏｗの場合は、選択スイッチ１５は固定参照電圧ＶＲＥＦを選択してエラーアンプ１に供給する。この選択動作により、スイッチング電源回路は、定電圧動作となる。
図８は、第４の実施形態の動作を説明する概略波形を示す図である。最上段に負荷（１／ＲＬ）を示す。便宜的に、通常負荷状態から、ある時点で突然に過負荷状態になり、その後、通常負荷状態に戻る場合を示す。
次段にスイッチング動作の元となるクロック信号ＣＬＫｐを示す。次段に降圧指示電圧ＶＤＢＫ（実線）、および、それよりＶｇａｐだけ電位が低い昇圧指示電圧ＶＤＢＴ（破線）を示す。また、クロック信号ＣＬＫｐの立上のタイミングに同期する鋸波信号（点線）示す。降圧指示電圧ＶＤＢＫと昇圧指示電圧ＶＤＢＴの電位は、電圧フィードバック制御ループの作用により、通常負荷時には鋸波信号の振幅範囲に保たれる。しかし、過負荷状態になると、出力電圧ＶＯＵＴの電位が若干下がることを検知して、降圧指示電圧ＶＤＢＫと昇圧指示電圧ＶＤＢＴの電位は僅かに上昇する。過負荷状態が検知された後にインダクタ電流ＩＬが減少すると、インダクタ電流ＩＬの値が制限電流ＩＬＭＴに保たれるように、降圧指示電圧ＶＤＢＫと昇圧指示電圧ＶＤＢＴの電位は安定する。
次段に、降圧ドライブ信号ＤＲＶＢＫｎを示し、さらに次段に昇圧ドライブ信号ＤＲＶＢＴｐを示す。降圧ドライブ信号ＤＲＶＢＫｎのデューティ比は降圧指示電圧ＶＤＢＫの制御を受け、昇圧ドライブ信号ＤＲＶＢＴｐのデューティ比は昇圧指示電圧ＶＤＢＴの制御を受けて、スムーズに変化する。降圧指示電圧ＶＤＢＫと昇圧指示電圧ＶＤＢＴの電位が上昇することにより、降圧ドライブ信号ＤＲＶＢＫｎのＨｉ期間が短くなり、Ｌｏｗ期間が長くなる。この為、ＰＭＯＳトランジスタ３－１のオン時間が長くなり、インダクタ電流ＩＬが増加する。昇圧指示電圧ＶＤＢＴの電位が、鋸波信号のボトム電位より低くなると、降圧ドライブ信号ＤＲＶＢＫｎによる降圧スイッチング動作のみとなる。
次段に、実線でインダクタ電流ＩＬを示し、その平均値を破線で示す。インダクタ電流ＩＬはスイッチング動作に伴い増減するが、その平均値は負荷の大きさに応じて常に安定している。また、過負荷状態のときは、電流フィードバック制御ループの作用により、インダクタ電流ＩＬを制限電流ＩＬＭＴに制限する制御が行われる。
次段に、過電流検知信号ＯＣＤｐを示す。過電流検知信号ＯＣＤｐはスイッチング動作中にインダクタ電流ＩＬが制限電流ＩＬＭＴを超えるとＨｉになるパルス信号である。その発生頻度は、電流フィードバック制御ループの作用によるスイッチング動作の僅かな揺らぎに反応し、インダクタ電流ＩＬが制限電流ＩＬＭＴを超える度にＨｉとなる。従って、過電流検知信号ＯＣＤｐは、インダクタ電流ＩＬが増加し制限電流ＩＬＭＴに近い値になると多くなり、インダクタ電流ＩＬが減少し制限電流ＩＬＭＴに対して余裕がある場合には少なくなる。
次段に、過電流保護信号ＯＣＬｐを示す。過電流保護信号ＯＣＬｐは過電流検知信号ＯＣＤｐがＨｉになるとＨｉにセットされ、保護電圧ＶＬＭＴが固定参照電圧ＶＲＥＦを超えるとＬｏｗにリセットされる。
次段に、参照電圧信号ＶＲＥＦＸを示す。参照電圧信号ＶＲＥＦＸは、インダクタ電流ＩＬが制限電流ＩＬＭＴを超え過電流状態となると固定参照電圧ＶＲＥＦから負荷電流Ｉｌｏａｄに応じて変化する保護電圧ＶＬＭＴに切換えられ、インダクタ電流ＩＬが減少して通常負荷状態になると固定参照電圧ＶＲＥＦに復帰する。
最下段に入力電圧ＶＩＮを破線で示し、出力電圧ＶＯＵＴを実線で示す。昇降圧型スイッチング電源回路は入力電圧ＶＩＮの電位に対して、出力電圧ＶＯＵＴの電位は若干高く設定されている。通常負荷状態では、出力電圧ＶＯＵＴはその設定値に保たれる。
過負荷状態になると、過電流検知信号ＯＣＤｐの検出回数に応じてエラーアンプ１に印加される参照電圧信号ＶＲＥＦＸが低下する電圧フィードバック制御により、数回のスイッチング動作の後、出力電圧ＶＯＵＴの電位は降下しはじめる。出力電圧ＶＯＵＴの低下によりインダクタＬｏに流れるインダクタ電流ＩＬが減少する。インダクタ電流ＩＬと制限電流ＩＬＭＴとの比較動作に基づく電圧フィードバック制御により、過負荷状態における出力電圧を保護電圧ＶＬＭＴに等しくする制御が行われ、出力電圧ＶＯＵＴは一定に保たれる。その後、負荷が軽くなり、通常負荷状態になると、過電流保護動作は終了して出力電圧ＶＯＵＴは上昇し、帰還電圧ＶＦＢを固定参照電圧ＶＲＥＦに等しくする電圧フィードバック制御が行われる。
本実施形態によれば、過負荷状態になり出力電圧ＶＯＵＴが低下すると、エラーアンプ１が応答して、出力電圧ＶＯＵＴを上げようと降圧指示電圧ＶＤＢＫおよび昇圧指示電圧ＶＤＢＴの電位が上昇する。その後に、過電流検知器８が過電流状態を検知すると、電流フィードバック制御により、参照電圧信号ＶＲＥＦＸの電位が降下する。参照電圧信号ＶＲＥＦＸの電位の降下にエラーアンプ１が応答して、降圧指示電圧ＶＤＢＫおよび昇圧指示電圧ＶＤＢＴの電位が降下する。
出力電圧ＶＯＵＴが低下することにより負荷電流Ｉｌｏａｄが減少する。そして、インダクタ電流ＩＬのピーク値が制限電流ＩＬＭＴと等しくなる状態で電流フィードバック制御ループは安定する。このとき、電圧フィードバック制御ループも動作しており、出力電圧ＶＯＵＴも安定する。その後、負荷が通常状態に戻ると、出力電圧ＶＯＵＴの制御は、保護電圧ＶＬＭＴに基づく制御から固定参照電圧ＶＲＥＦに基づく制御に切り替わり、出力電圧ＶＯＵＴは上昇する。その際にも、電流フィードバック制御ループの作用により上昇速度は安定している。さらに、出力電圧ＶＯＵＴが設定値に達すると、速やかに定電圧動作に切り替わり、設定値を大きく超えることはない。これは、過電流保護動作時においても出力電圧ＶＯＵＴを参照電圧信号ＶＲＥＦＸにより制御する電圧フィードバック制御ループが常に動作しているため、過電流保護の状態から通常動作に切り替わる際に電圧制御ループを復帰させる制御が必要ないためである。
また、本実施形態では、過負荷状態になると、前述のように、電流フィードバック制御ループの作用により、インダクタ電流ＩＬのピーク値が制限電流ＩＬＭＴと等しくなるように出力電圧ＶＯＵＴが制御され、安定する。この際、電圧フィードバック制御ループの作用により、出力電圧ＶＯＵＴが安定するように降圧ドライブ信号ＤＲＶＢＫｎと昇圧ドライブ信号ＤＲＶＢＴｐのデューティ比が制御される。
昇降圧型スイッチング電源回路の場合、出力電圧ＶＯＵＴと入力電圧ＶＩＮの電位関係に応じて、昇圧動作から昇降圧動作へ、さらには、降圧動作へとスイッチング動作が変化する。本実施形態の昇降圧型スイッチング電源回路は、過負荷状態のとき出力電圧ＶＯＵＴの電位変化に応じて、昇圧動作または昇降圧動作または降圧動作に適切に移行する。したがって、負荷が極端に重い場合、出力電圧ＶＯＵＴは入力電圧ＶＩＮより低くなり、降圧動作となる。このとき、負荷電流Ｉｌｏａｄは制限電流ＩＬＭＴとほぼ等しくなる。負荷が通常状態に戻り出力電圧ＶＯＵＴを固定参照電圧ＶＲＥＦに追随させる制御に移行する際、インダクタ電流ＩＬのピーク値は、電流フィードバック制御ループの作用により制限電流ＩＬＭＴと等しくなるように制御される。この時、本実施形態の電源回路のスイッチング動作は、電圧フィードバック制御ループの作用により出力電圧ＶＯＵＴに応じて制御され、最大の電流効率が得られるように保たれる。また、電圧フィードバック制御ループが常に動作する為、負荷が通常状態に戻ったときに出力電圧ＶＯＵＴがオーバーシュートしない上、通常状態に瞬時に復帰する。また、本実施形態では、インダクタ電流ＩＬは各スイッチングサイクルで増減するが、そのリップル電流は小さく抑えられ、安定している。
この様に、本実施形態によれば、過負荷状態のときも安定して動作し、通常負荷状態への復帰動作も最適に制御される安全な昇降圧型スイッチング電源回路を提供することができる。
なお、以下の付記に記載されているようなスイッチング電源回路が考えられる。
（付記１）
前記出力電流に応じて変化する電圧が前記固定電圧よりも高くなった場合に、前記参照電圧を前記固定電圧に切換えることを特徴とする請求項２に記載のスイッチング電源回路。
（付記２）
前記出力電流が前記所定の設定電流を超えたことを示す検知信号に応答するデジタルフィルタと、前記デジタルフィルタの出力をアナログ信号に変換するＤ／Ａ変換回路を備え、前記Ｄ／Ａ変換器は前記出力電流に応じて変化する電圧を出力することを特徴とする請求項２または３に記載のスイッチング電源回路。
（付記３）
前記スイッチングトランジスタのソース・ドレイン間の電圧降下が所定の閾値を超えた時に前記参照電圧の値を低下させる請求項５に記載のスイッチング電源回路。
（付記４）
前記インダクタから前記出力端子に向けて順方向に接続される第２の整流ダイオードと、
前記第２の整流ダイオードのアノードと接地間に接続される第２のスイッチングトランジスタと、
前記第２のスイッチングトランジスタのゲートに、前記差動増幅回路が出力する制御電圧に応じてデューティ比が変化する第２のＰＷＭ信号を生成する第２のＰＷＭ信号生成回路と
を具備することを特徴とする請求項５に記載のスイッチング電源回路。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ エラーアンプ、２ パルス幅変調器、３ ドライバ回路、４ ローパスフィルタ、５ 抵抗分圧器、６ 電圧ループ位相補償器、７ 負荷、８ 過電流検知器、９ 過電流保護回路、１０ 積分器、１１ 差動増幅器、１２ 電流ループ位相補償器、１３ 比較回路、１５ 選択スイッチ、１６ 位相補償デジタルフィルタ。

Claims (3)

  1. 参照電圧と出力電圧の帰還電圧を比較して、前記出力電圧を前記参照電圧に応じて制御するスイッチング電源回路において、
    出力電流が所定の設定電流を超えた場合に前記参照電圧の電位を低下させ、
    前記出力電流が前記所定の設定電流を超えた場合に、前記参照電圧を固定電圧から前記出力電流に応じて変化する電圧に切換え、
    前記スイッチング電源回路は、
    前記出力電流が前記所定の設定電流を超えた回数に応じて充放電が制御される容量を有し、前記出力電流に応じて変化する電圧を生成する積分器、をさらに備えることを特徴とするスイッチング電源回路。
  2. 前記参照電圧と前記帰還電圧を比較して、その差電圧に応じた制御電圧を出力する差動増幅回路を備え、
    前記出力電流に応じて変化する電圧は、第１の補償回路を介して前記差動増幅回路の第１の入力端に供給され、
    前記帰還電圧は第２の補償回路を介して前記差動増幅回路の第２の入力端に供給されることを特徴とする請求項１に記載のスイッチング電源回路。
  3. 直流入力電圧が印加される入力端子と前記出力電圧を供給する出力端子間に主電流路が接続されるスイッチングトランジスタと、
    前記スイッチングトランジスタと前記出力端子間に接続されるインダクタと、
    前記差動増幅回路が出力する制御電圧に応じてデューティ比が変化するＰＷＭ信号を生成するＰＷＭ信号生成回路と
    を備え、
    前記ＰＷＭ信号生成回路が生成する前記ＰＷＭ信号によって前記スイッチングトランジスタのオン／オフが制御され、
    前記出力電流は、前記スイッチングトランジスタから前記インダクタに供給されるインダクタ電流であることを特徴とする請求項２に記載のスイッチング電源回路。
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