JP7181824B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

特許文献１には、液晶表示装置に設けられる保護回路が記載されている。特許文献１に記載されている液晶表示装置は、絶縁基板の周辺部において、外部接続用のパッドと、垂直走査回路、水平走査回路等の内部回路と、内部回路の入力段に設けられた保護回路と、を有する。保護回路は、ダイオード接続された複数のトランジスタを有する。保護回路は、外部から印加された静電気を電源ライン等に逃がすことで、内部回路に流れる静電気を抑制することができる。

特開平６－５１３４６号公報

表示装置に設けられる保護回路は、静電気に対する耐性を向上させることが要求されている。

本発明は、静電気に対する耐性を向上させることができる表示装置を提供することを目的とする。

本発明の一態様の表示装置は、基板と、前記基板の周辺領域に設けられた複数の端子と、前記基板の周辺領域に設けられ、信号線を介して前記端子と接続された内部回路と、前記内部回路と前記端子との間に設けられた保護回路と、を有し、前記保護回路は、第１電源線及び前記信号線に接続される第１トランジスタと、前記第１トランジスタのゲートに接続され、一端及び他端が前記信号線に接続される第１ゲート線と、第２電源線及び前記信号線に接続される第２トランジスタと、前記第２トランジスタのゲートに接続され、一端及び他端が前記第２電源線に接続される第２ゲート線と、を有する。

図１は、第１実施形態に係る表示装置を示す斜視図である。 図２は、アレイ基板を模式的に示す平面図である。 図３は、表示装置の概略断面構造を表す断面図である。 図４は、表示領域の画素配列を表す回路図である。 図５は、第１実施形態に係る保護回路を示す回路図である。 図６は、保護回路を模式的に示す平面図である。 図７は、図６のＶＩＩ－ＶＩＩ’断面図である。 図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、第２実施形態に係る表示装置の、複数の端子と、保護回路との接続構成を示す平面図である。 図１０は、図９のＸ－Ｘ’断面図である。 図１１は、端子接続配線を示す平面図である。 図１２は、第１変形例に係る保護回路を示す回路図である。 図１３は、第２変形例に係る保護回路を示す回路図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１実施形態）
図１は、第１実施形態に係る表示装置を示す斜視図である。図１に示すように、表示装置１は、アレイ基板ＳＵＢ１と、対向基板ＳＵＢ２と、第１偏光板ＰＬ１と、第２偏光板ＰＬ２と、照明装置ＩＬと、を備えている。第３方向Ｄｚにおいて、照明装置ＩＬ、第１偏光板ＰＬ１、アレイ基板ＳＵＢ１、対向基板ＳＵＢ２、第２偏光板ＰＬ２の順に積層される。

本実施形態において、第１方向Ｄｘは、アレイ基板ＳＵＢ１の長辺に沿った方向である。第２方向Ｄｙは、第１方向Ｄｘと交差（又は直交）する方向である。これに限定されず、第２方向Ｄｙは第１方向Ｄｘに対して９０°以外の角度で交差していてもよい。第１方向Ｄｘと第２方向Ｄｙとで規定される平面は、アレイ基板ＳＵＢ１の面と平行となる。また、第１方向Ｄｘ及び第２方向Ｄｙに直交する第３方向Ｄｚは、アレイ基板ＳＵＢ１の厚み方向である。

アレイ基板ＳＵＢ１は、複数の画素ＰＸを駆動するための駆動回路基板である。アレイ基板ＳＵＢ１は、基体として第１絶縁基板１０を有する。アレイ基板ＳＵＢ１は、第１絶縁基板１０に設けられたスイッチング素子Ｔｒや、走査線ＧＬ、画素信号線ＳＬ（図４参照）等の各種配線を有する。対向基板ＳＵＢ２は、アレイ基板ＳＵＢ１と対向して設けられ、基体として第２絶縁基板２０を有する。第１絶縁基板１０及び第２絶縁基板２０は、例えばガラス基板や樹脂基板などの透光性を有する材料で形成される。対向基板ＳＵＢ２は、第２絶縁基板２０に設けられたカラーフィルタＣＦ、遮光層ＢＭ（図４参照）等を有する。

アレイ基板ＳＵＢ１の第２方向Ｄｙの長さは、対向基板ＳＵＢ２の第２方向Ｄｙの長さよりも長い。図１に示すように、第１絶縁基板１０は、張出部１０Ａを有する。張出部１０Ａは、平面視で、第２絶縁基板２０よりも外側に張り出した部分である。

張出部１０Ａには、ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１１０及び配線基板１０１が設けられている。ドライバＩＣ１１０は、表示装置１の表示を制御する制御回路等を含む。ドライバＩＣ１１０は、第１絶縁基板１０にＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｒｌａｓｓ）実装されている。また、この例に限らず、ドライバＩＣ１１０は、例えばＡＣＦを用いたＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）によって配線基板１０１に実装されていてもよい（以下、「ＣＯＦ実装」と称する）。ドライバＩＣ１１０の配置は、これに限定されず、例えばモジュール外部の制御基板やフレキシブル基板上に備えられていてもよい。

配線基板１０１は、例えばフレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）によって構成される。配線基板１０１は、例えば異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いたＦＯＧ（Ｆｉｌｍ Ｏｎ Ｇｌａｓｓ）によって第１絶縁基板１０の複数の端子と接続される（以下、「ＦＯＧ実装」と称する）。これにより、第１絶縁基板１０の各配線と、配線基板１０１の各配線とがそれぞれ電気的に接続される。

アレイ基板ＳＵＢ１が照明装置ＩＬと対向し、対向基板ＳＵＢ２が表示面側に位置する。照明装置ＩＬは、アレイ基板ＳＵＢ１に向けて光を照射する。照明装置ＩＬは、例えばサイドライト型バックライトや、直下型バックライトが適用可能である。照明装置ＩＬとしては、種々の形態のものが適用可能であるが、その詳細な構造については説明を省略する。

第１偏光板ＰＬ１を含む光学素子は、第１絶縁基板１０の外面、あるいは、照明装置ＩＬと対向する面に配置される。第２偏光板ＰＬ２を含む光学素子は、第２絶縁基板２０の外面、あるいは、観察位置側の面に配置される。第１偏光板ＰＬ１の第１偏光軸及び第２偏光板ＰＬ２の第２偏光軸は、例えばＸ－Ｙ平面においてクロスニコルの位置関係にある。なお、第１偏光板ＰＬ１及び第２偏光板ＰＬ２を含む光学素子は、位相差板などの他の光学機能素子を含んでいてもよい。

図２は、アレイ基板を模式的に示す平面図である。図２に示すように、表示装置１において、表示領域ＤＡの外側に周辺領域ＢＥが設けられている。表示領域ＤＡは、四角形状に形成されているが、表示領域ＤＡの外形の形状は限定されない。例えば、表示領域ＤＡには、角部が曲線状に設けられた略四角形状であってもよく、切り欠きがあってもよく、あるいは表示領域ＤＡが他の多角形状に形成されてもよいし、表示領域ＤＡが円形状あるいは楕円形状などの他の形状に形成されてもよい。

表示領域ＤＡは、画像を表示させるための領域であり、複数の画素ＰＸと重なる領域である。周辺領域ＢＥは、アレイ基板ＳＵＢ１の外周よりも内側で、かつ、表示領域ＤＡよりも外側の領域を示す。なお、周辺領域ＢＥは表示領域ＤＡを囲う枠状であってもよく、その場合、周辺領域ＢＥは額縁領域ともいえる。

周辺領域ＢＥは、第１絶縁基板１０の端部と表示領域ＤＡとの間に位置する。周辺領域ＢＥのうち、ドライバＩＣ１１０及び配線基板１０１が設けられる領域を部分周辺領域ｓＢＥとする。部分周辺領域ｓＢＥは、表示領域ＤＡの一辺と第１絶縁基板１０の端部１０ｓとの間の領域であり、張出部１０Ａは、部分周辺領域ｓＢＥのうち端部１０ｓに沿った部分である。

第１絶縁基板１０の部分周辺領域ｓＢＥには、複数の端子Ｔ１、保護回路３、内部回路４、信号線接続配線５１、信号出力配線５２、信号線５３等の各種配線が設けられる。また、第１絶縁基板１０の周辺領域ＢＥのうち、第２方向Ｄｙに沿って延在する領域にはゲートドライバ１８が設けられる。なお、ゲートドライバ１８は、表示領域ＤＡを挟んで２つ設けられているが、いずれか一方のみ設けられていてもよい。

複数の信号出力配線５２は、ドライバＩＣ１１０と信号線接続配線５１とを接続する。複数の信号出力配線５２は、第２方向Ｄｙに対して傾斜して設けられ、ドライバＩＣ１１０から供給された信号を信号線接続配線５１に出力する。

信号線接続配線５１は、信号出力配線５２と、表示領域ＤＡに設けられた複数の画素信号線ＳＬ（図４参照）とを接続する。図２に示す例では、信号線接続配線５１は、対向基板ＳＵＢ２の第２絶縁基板２０と重なる領域に設けられ、信号出力配線５２は、第２絶縁基板２０と重ならない領域に設けられる。図示は省略するが、信号線接続配線５１と画素信号線ＳＬとの間には、例えばマルチプレクサなどの信号線接続回路が設けられる。

信号線５３は、ゲートドライバ１８に各種制御信号を供給する配線である。信号線５３は、例えば、クロック信号、電源電圧、スイッチング素子Ｔｒを駆動するゲート駆動信号（走査信号）等の信号を、ゲートドライバ１８に供給する。ゲートドライバ１８は、制御信号に基づいて、表示領域ＤＡに設けられた複数の走査線ＧＬ（図４参照）を走査する。

内部回路４は、信号線５３を介してドライバＩＣ１１０と接続される。内部回路４は、ドライバＩＣ１１０から供給される各種制御信号の信号処理を行って、ゲートドライバ１８に信号を出力する回路である。内部回路４は、複数の薄膜トランジスタを有しており、種々の形態のものが適用可能である。

複数の端子Ｔ１は、ドライバＩＣ１１０と内部回路４との間に設けられ、張出部１０Ａ、すなわち、第２絶縁基板２０と重ならない領域に設けられる。複数の端子Ｔ１は、信号線５３等の各種配線に接続される。言い換えると、内部回路４は、信号線５３を介して複数の端子Ｔ１と接続される。複数の端子Ｔ１は、例えば、画素信号線ＳＬ、走査線ＧＬ、信号線接続配線５１、信号線５３等の検査の際に用いられる検査用端子である。

保護回路３は、複数の端子Ｔ１と内部回路４との間に設けられる。保護回路３は、外部から印加された静電気、例えば複数の端子Ｔ１に印加された静電気が内部回路４に流れることを抑制する回路である。

図３は、表示装置の概略断面構造を表す断面図である。図３は、図２のＩＩＩ－ＩＩＩ’線に沿う断面図を示している。図３に示すように、対向基板ＳＵＢ２は、アレイ基板ＳＵＢ１の表面に垂直な方向に対向して配置される。液晶層ＬＣは、アレイ基板ＳＵＢ１と対向基板ＳＵＢ２との間に設けられる。

アレイ基板ＳＵＢ１は、第１絶縁基板１０の対向基板ＳＵＢ２と対向する側に、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、画素信号線ＳＬ、画素電極ＰＥ、共通電極ＤＥ、第１配向膜ＡＬ１等を備えている。

なお、本明細書において、第１絶縁基板１０に垂直な方向において、第１絶縁基板１０から第２絶縁基板２０に向かう方向を「上側」又は単に「上」とする。また、第２絶縁基板２０から第１絶縁基板１０に向かう方向を「下側」又は単に「下」とする。また、「平面視」とは、第１絶縁基板１０に垂直な方向から見た場合をいう。

第１絶縁膜１１は、第１絶縁基板１０の上に設けられる。第２絶縁膜１２は、第１絶縁膜１１の上に設けられる。第３絶縁膜１３は、第２絶縁膜１２の上に設けられる。信号線ＳＬは、第３絶縁膜１３の上に設けられる。第４絶縁膜１４は、第３絶縁膜１３の上に設けられ、信号線ＳＬを覆っている。なお、図３では図示されないが、走査線ＧＬは、第２絶縁膜１２の上に設けられる。

共通電極ＤＥは、第４絶縁膜１４の上に設けられる。共通電極ＤＥは、表示領域ＤＡに亘って連続して設けられている。ただし、これに限定されず、共通電極ＤＥはスリットが設けられ、複数に分割されていてもよい。共通電極ＤＥは、第５絶縁膜１５によって覆われている。

画素電極ＰＥは、第５絶縁膜１５の上に設けられ、第５絶縁膜１５を介して共通電極ＤＥと対向している。画素電極ＰＥ及び共通電極ＤＥは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの透光性を有する導電材料によって形成されている。画素電極ＰＥ及び第５絶縁膜１５は、第１配向膜ＡＬ１によって覆われている。

第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３及び第５絶縁膜１５は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。第４絶縁膜１４は、透光性を有する樹脂材料によって形成され、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。

対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に、遮光層ＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と反対側に導電層２１を備えている。

表示領域ＤＡにおいて、遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に位置している。そして、遮光層ＢＭは、画素電極ＰＥとそれぞれ対向する開口部を規定している。画素電極ＰＥは、画素ＰＸの開口部ごとに区画されている。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。

カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢのそれぞれは、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に位置し、それぞれの端部が遮光層ＢＭに重なっている。一例では、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、それぞれ赤色、緑色、青色に着色された樹脂材料によって形成されている。

オーバーコート層ＯＣは、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを覆っている。オーバーコート層ＯＣは、透光性を有する樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向性を示す材料によって形成されている。

導電層２１は、第２絶縁基板２０の上に設けられる。導電層２１は、例えばＩＴＯ等の透光性の導電性材料である。外部から印加される静電気や、第２偏光板ＰＬ２に帯電した静電気は、導電層２１を流れる。表示装置１は、静電気を短時間に除去することができ、表示層である液晶層ＬＣに加えられる静電気を低減することができる。これにより、表示装置１は、ＥＳＤ耐性を向上させることができる。

アレイ基板ＳＵＢ１及び対向基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。液晶層ＬＣは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入されている。液晶層ＬＣは、誘電率異方性が負のネガ型液晶材料、あるいは、誘電率異方性が正のポジ型液晶材料によって構成されている。

例えば、液晶層ＬＣがネガ型液晶材料である場合であって、液晶層ＬＣに電圧が印加されていない状態では、液晶分子ＬＭは、Ｘ－Ｙ平面内において、その長軸が第１方向Ｄｘに沿う方向に初期配向している。一方、液晶層ＬＣに電圧が印加された状態、つまり、画素電極ＰＥと検出電極ＤＥとの間に電界が形成されたオン時において、液晶分子ＬＭは、電界の影響を受けてその配向状態が変化する。オン時において、入射した直線偏光は、その偏光状態が液晶層ＬＣを通過する際に液晶分子ＬＭの配向状態に応じて変化する。

図４は、表示領域の画素配列を表す回路図である。アレイ基板ＳＵＢ１には、図４に示す各副画素ＳＰＸのスイッチング素子Ｔｒ、画素信号線ＳＬ、走査線ＧＬ等が形成されている。画素信号線ＳＬは、第２方向Ｄｙに延在する。画素信号線ＳＬは、各画素電極ＰＥ（図３参照）に画素信号を供給するための配線である。走査線ＧＬは、第１方向Ｄｘに延在する。走査線ＧＬは、各スイッチング素子Ｔｒを駆動する駆動信号（走査信号）を供給するための配線である。

画素ＰＸは、複数の副画素ＳＰＸが含まれる。副画素ＳＰＸは、それぞれスイッチング素子Ｔｒ及び液晶層ＬＣの容量を備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成されている。図３に示す画素電極ＰＥと共通電極ＤＥとの間に第５絶縁膜１５が設けられ、これらによって図４に示す保持容量Ｃｓが形成される。

図３に示すカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域が周期的に配列されている。各副画素ＳＰＸに、Ｒ、Ｇ、Ｂの３色の色領域が１組として対応付けられる。そして、３色の色領域に対応する副画素ＳＰＸを１組として画素ＰＸが構成される。なお、カラーフィルタは、４色以上の色領域を含んでいてもよい。この場合、画素ＰＸは、４つ以上の副画素ＳＰＸを含んでいてもよい。

次に、保護回路３の詳細な構成について説明する。図５は、第１実施形態に係る保護回路を示す回路図である。図５に示すように、保護回路３は、複数の第１トランジスタＴｒ１と、複数の第２トランジスタＴｒ２と、第１電源線３１と、第２電源線３２と、ソース線３３と、ドレイン線３４と、第１ゲート線３５と、第２ゲート線３６とを有する。

第１電源線３１は、第１電源１１１に接続され、第１電源電圧ＶＤＤが供給される。第１電源線３１は、第１電源電圧ＶＤＤを複数の第１トランジスタＴｒ１に供給する配線である。第２電源線３２は、第２電源１１２に接続され、第２電源電圧ＶＳＳが供給される。第２電源線３２は、第２電源電圧ＶＳＳを複数の第２トランジスタＴｒ２に供給する配線である。第１電源電圧ＶＤＤは、第２電源電圧ＶＳＳよりも高い電位を有する電圧信号である。第１電源電圧ＶＤＤは、信号線５３から供給される信号よりも高い電位を有し、第２電源電圧ＶＳＳは、信号線５３から供給される信号よりも低い電位を有する。

なお、第１電源１１１及び第２電源１１２は、ドライバＩＣ１１０に内蔵された電源回路であってもよいし、配線基板１０１を介して外部に設けられた電源回路であってもよい。

複数の第１トランジスタＴｒ１及び複数の第２トランジスタＴｒ２は、ｎチャネルのＭＯＳ型のＴＦＴで構成される。複数の第１トランジスタＴｒ１のソースは、共通のソース線３３に接続される。ソース線３３の一端３３ｓは、接続配線３７ａを介して第１電源線３１に接続され、ソース線３３の他端３３ｔは、接続配線３７ｂを介して第１電源線３１に接続される。また、複数の第１トランジスタＴｒ１のドレインは、共通の信号線５３に接続される。これにより、複数の第１トランジスタＴｒ１は、それぞれ、第１電源線３１及び信号線５３に接続される。このように、複数の第１トランジスタＴｒ１は、第１電源線３１及び信号線５３の間で並列接続されて、第１トランジスタグループＴＧ１を構成する。

第１ゲート線３５は、複数の第１トランジスタＴｒ１のゲートに接続される。第１ゲート線３５の一端３５ｓは、接続部５３ａを介して信号線５３に接続され、第１ゲート線３５の他端３５ｔは、接続部５３ｂを介して信号線５３に接続される。これにより、複数の第１トランジスタＴｒ１のゲートとドレインとが短絡され、複数の第１トランジスタＴｒ１は、いわゆるダイオード接続された構成となる。

複数の第２トランジスタＴｒ２のソースは、共通の信号線５３に接続される。つまり、信号線５３は、第１トランジスタＴｒ１のドレイン及び第２トランジスタＴｒ２のソースに接続される。また、複数の第２トランジスタＴｒ２のドレインは、共通のドレイン線３４に接続される。ドレイン線３４の一端３４ｓは、接続配線３８ａを介して第２電源線３２に接続され、ドレイン線３４の他端３４ｔは、接続配線３８ｂを介して第２電源線３２に接続される。これにより、複数の第２トランジスタＴｒ２は、それぞれ、第２電源線３２及び信号線５３に接続される。このように、複数の第２トランジスタＴｒ２は、第２電源線３２及び信号線５３の間で並列接続されて、第２トランジスタグループＴＧ２を構成する。

第２ゲート線３６は、複数の第２トランジスタＴｒ２のゲートに接続される。第２ゲート線３６の一端３６ｓは、接続部３４ａを介してドレイン線３４に接続され、第２ゲート線３６の他端３６ｔは、接続部３４ｂを介してドレイン線３４に接続される。これにより、複数の第２トランジスタＴｒ２のゲートとドレインとが短絡され、複数の第２トランジスタＴｒ２は、いわゆるダイオード接続された構成となる。

複数の第１トランジスタＴｒ１の間には、それぞれ抵抗Ｒ１及び容量Ｃ３、Ｃ４が形成される。同様に複数の第２トランジスタＴｒ２の間には、それぞれ抵抗Ｒ２及び容量Ｃ１、Ｃ２が形成される。抵抗Ｒ１、Ｒ２は、それぞれ第１ゲート線３５、第２ゲート線３６の抵抗成分である。また、容量Ｃ１は、第２ゲート線３６とドレイン線３４との間に形成される寄生容量である。容量Ｃ２は、第２ゲート線３６と信号線５３との間に形成される寄生容量である。容量Ｃ３は、第１ゲート線３５とソース線３３との間に形成される寄生容量である。容量Ｃ４は、第１ゲート線３５と信号線５３との間に形成される寄生容量である。

以上のような構成により、第１トランジスタグループＴＧ１及び第２トランジスタグループＴＧ２は、それぞれ、複数の第１トランジスタＴｒ１及び複数の第２トランジスタＴｒ２が、共通の信号線５３に沿って並列接続される。言い換えると、第１トランジスタグループＴＧ１及び第２トランジスタグループＴＧ２は、第１電源線３１と第２電源線３２との間で共通の信号線５３を介して直列接続される。

端子Ｔ１から信号線５３に正の電位を有する静電気が印加された場合、複数の第１トランジスタＴｒ１がオンになり、複数の第２トランジスタＴｒ２がオフになる。これにより、静電気は、信号線５３から複数の第１トランジスタＴｒ１を介して第１電源線３１に流れる。

端子Ｔ１から信号線５３に負の電位を有する静電気が印加された場合、複数の第１トランジスタＴｒ１がオフになり、複数の第２トランジスタＴｒ２がオンになる。これにより、静電気は、信号線５３から複数の第２トランジスタＴｒ２を介して第２電源線３２に流れる。これにより、保護回路３は、内部回路４に静電気が流れることを抑制することができる。

本実施形態では、第１ゲート線３５の一端３５ｓ及び他端３５ｔが信号線５３に接続され、第２ゲート線３６の一端３６ｓ及び他端３６ｔがドレイン線３４に接続される。これにより、静電気が印加された場合に、第１ゲート線３５の一端３５ｓ及び他端３５ｔの両方から電位が変化する。又は、第２ゲート線３６の一端３６ｓ及び他端３６ｔの両方から電位が変化する。

このため、第１ゲート線３５の一端３５ｓのみが信号線５３に接続され、第２ゲート線３６の一端３６ｓのみがドレイン線３４に接続された構成に比べて、複数の第１トランジスタＴｒ１及び複数の第２トランジスタＴｒ２のオン時定数を小さくすることができる。つまり、端子Ｔ１に近い位置の第１トランジスタＴｒ１と、端子Ｔ１から離れた位置の第１トランジスタＴｒ１との立ち上がり時間の差を抑制することができる。同様に、端子Ｔ１に近い位置の第２トランジスタＴｒ２と、端子Ｔ１から離れた位置の第２トランジスタＴｒ２との立ち上がり時間の差を抑制することができる。これにより、保護回路３は、信号線５３に印加された静電気を迅速に第１電源線３１又は第２電源線３２に逃がすことができる。

また、本実施形態では、ソース線３３の一端３３ｓ及び他端３３ｔが第１電源線３１に接続され、ドレイン線３４の一端３４ｓ及び他端３４ｔが第２電源線３２に接続される。これにより、静電気が印加された場合に、複数の第１トランジスタＴｒ１を介してソース線３３の一端３３ｓ及び他端３３ｔから第１電源線３１に静電気が流れる。同様に、複数の第２トランジスタＴｒ２を介してドレイン線３４の一端３４ｓ及び他端３４ｔから第２電源線３２に静電気が流れる。

このため、ソース線３３の一端３３ｓのみが第１電源線３１に接続され、ドレイン線３４の一端３４ｓのみが第２電源線３２に接続された構成に比べて、静電気を第１電源線３１及び第２電源線３２に逃がす経路を増やすことができる。これにより、保護回路３は、信号線５３に印加された静電気を迅速に第１電源線３１又は第２電源線３２に逃がすことができる。

以上のように、表示装置１は、端子Ｔ１と内部回路４との間に保護回路３を設けているので、端子Ｔ１から信号線５３に静電気が印加された場合でも、内部回路４に静電気が流れることを抑制できる。したがって、表示装置１は、静電気に対する耐性を向上させることができる。

次に、保護回路３の具体的な構成例について説明する。図６は、保護回路を模式的に示す平面図である。図６では、図面を見やすくするために各配線に斜線を付して示している。図６に示すように、第２電源線３２、第１電源線３１、ドレイン線３４、第２ゲート線３６、信号線５３、第１ゲート線３５及びソース線３３は、それぞれ第１方向Ｄｘに延出する。また、第２電源線３２、第１電源線３１、ドレイン線３４、第２ゲート線３６、信号線５３、第１ゲート線３５及びソース線３３は、この順で、第２方向Ｄｙに配列される。

第２方向Ｄｙにおいて、第１ゲート線３５は、信号線５３とソース線３３との間に配置される。第１ゲート線３５は、第１部分ゲート線３５ａと、第２部分ゲート線３５ｂとを有する。第１部分ゲート線３５ａ及び第２部分ゲート線３５ｂはそれぞれ第１方向Ｄｘに延在し、第２方向Ｄｙに隣り合って配置される。第１部分ゲート線３５ａと、第２部分ゲート線３５ｂとは、一端３５ｓ及び他端３５ｔで接続される。

信号線５３の接続部５３ａ、５３ｂは、それぞれ信号線５３から第２方向Ｄｙに突出して設けられ、第１ゲート線３５の一端３５ｓ及び他端３５ｔとコンタクトホールを介して接続される。

ソース線３３の一端３３ｓ及び他端３３ｔは、それぞれ接続配線３７ａ、３７ｂとコンタクトホールを介して接続される。接続配線３７ａ、３７ｂは、第２方向Ｄｙに延在し、平面視で信号線５３と交差して設けられ、コンタクトホールを介して第１電源線３１と接続される。

第２方向Ｄｙにおいて、第２ゲート線３６は、信号線５３とドレイン線３４との間に配置される。第２ゲート線３６は、第１部分ゲート線３６ａと、第２部分ゲート線３６ｂとを有する。第１部分ゲート線３６ａ及び第２部分ゲート線３６ｂはそれぞれ第１方向Ｄｘに延在し、第２方向Ｄｙに隣り合って配置される。第１部分ゲート線３６ａと、第２部分ゲート線３６ｂとは、一端３６ｓ及び他端３６ｔで接続される。

ドレイン線３４の接続部３４ａ、３４ｂは、それぞれドレイン線３４から第２方向Ｄｙに突出して設けられ、第２ゲート線３６の一端３６ｓ及び他端３６ｔとコンタクトホールを介して接続される。

ドレイン線３４の一端３４ｓ及び他端３４ｔは、それぞれ接続配線３８ａ、３８ｂとコンタクトホールを介して接続される。接続配線３８ａ、３８ｂは、第２方向Ｄｙに延在し、平面視で第１電源線３１と交差して設けられ、コンタクトホールを介して第２電源線３２と接続される。

複数の第１トランジスタＴｒ１は、それぞれ第１半導体層３９ａを有する。複数の第１半導体層３９ａは、それぞれ第１ゲート線３５と重なる領域に配置される。複数の第１トランジスタＴｒ１は、第１半導体層３９ａと重なって２つの第１部分ゲート線３５ａ及び第２部分ゲート線３５ｂが設けられたダブルゲート構造である。また、第１半導体層３９ａは、第１方向Ｄｘに間隔ＳＰを有して離間して配置される。

複数の第２トランジスタＴｒ２は、それぞれ第２半導体層３９ｂを有する。複数の第２半導体層３９ｂは、それぞれ第２ゲート線３６と重なる領域に配置される。複数の第２トランジスタＴｒ２も、第１トランジスタＴｒ１と同様にダブルゲート構造である。また、第２半導体層３９ｂは、第１方向Ｄｘに間隔ＳＰを有して離間して配置される。

第１半導体層３９ａ及び第２半導体層３９ｂは、共通の半導体層３９で形成される。半導体層３９（第１半導体層３９ａ及び第２半導体層３９ｂ）は、第２方向Ｄｙにおいて、第１ゲート線３５及び第２ゲート線３６に跨がって連続して設けられる。半導体層３９の一端側は、ソース線３３とコンタクトホールを介して接続される。半導体層３９の第２方向Ｄｙの中央部は、信号線５３とコンタクトホールを介して接続される。半導体層３９の他端側は、ドレイン線３４とコンタクトホールを介して接続される。以下の説明では、第１半導体層３９ａ及び第２半導体層３９ｂを区別して説明する必要がない場合には、単に半導体層３９と表す。

図７は、図６のＶＩＩ－ＶＩＩ’断面図である。図７に示すように、半導体層３９は、第１絶縁膜１１の上に設けられる。半導体層３９は、例えば、ポリシリコンを用いることができる。より好ましくは、半導体層３９は、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicone）である。ただし、これに限定されず、半導体層３９は、アモルファスシリコン、酸化物半導体等、他の材料であってもよい。

半導体層３９は、チャネル領域３９ｓと、低濃度不純物領域３９ｔと、高濃度不純物領域３９ｕとを含む。チャネル領域３９ｓは、例えば、ノンドープの真性半導体又は低不純物領域であり、低濃度不純物領域３９ｔ及び高濃度不純物領域３９ｕよりも低い導電性を有する。チャネル領域３９ｓは、第１ゲート線３５及び第２ゲート線３６と重なる領域にそれぞれ設けられる。

高濃度不純物領域３９ｕは、ソース線３３、信号線５３及びドレイン線３４と接続される領域、すなわち、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールの底面と重なる領域に設けられる。低濃度不純物領域３９ｔはチャネル領域３９ｓと高濃度不純物領域３９ｕとの間に設けられる。

半導体層３９と第１絶縁基板１０との間に遮光層５５が設けられる。遮光層５５は少なくともチャネル領域３９ｓと重なる領域に設けられる。遮光層５５は、例えば金属材料で形成され、第１絶縁基板１０よりも光の透過率が小さい。これにより、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の光リークを抑制することができる。

第２絶縁膜１２は、半導体層３９を覆って第１絶縁膜１１の上に設けられる。第１ゲート線３５、第２ゲート線３６及び接続配線３８ａは、同層に、第２絶縁膜１２の上に設けられる。なお、図７では図示されないが、接続配線３７ａ、３７ｂ、３８ｂも第１ゲート線３５、第２ゲート線３６及び接続配線３８ａと同層に設けられる。

第１ゲート線３５、第２ゲート線３６及び接続配線３７ａ、３７ｂ、３８ｂ、３８ａは、表示領域ＤＡに設けられた走査線ＧＬと同層に設けられ、同じ材料が用いられる。第１ゲート線３５、第２ゲート線３６及び接続配線３７ａ、３７ｂ、３８ｂ、３８ａは、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属材料、又はこれらの合金材料を用いることができる。

第３絶縁膜１３は、第１ゲート線３５、第２ゲート線３６及び接続配線３８ａ等を覆って第２絶縁膜１２の上に設けられる。ソース線３３、信号線５３、ドレイン線３４、第１電源線３１及び第２電源線３２は、同層に、第３絶縁膜１３の上に設けられる。第１電源線３１の一部は、接続配線３８ａと重なる領域に設けられる。

ソース線３３、信号線５３、ドレイン線３４、第１電源線３１及び第２電源線３２は、表示領域ＤＡに設けられた画素信号線ＳＬと同層に設けられ、同じ材料が用いられる。ソース線３３、信号線５３、ドレイン線３４、第１電源線３１及び第２電源線３２は、例えばアルミニウム（Ａｌ）などの低抵抗金属材料を用いることができる。すなわち、第１ゲート線３５、第２ゲート線３６及び接続配線３７ａ、３７ｂ、３８ｂ、３８ａのシート抵抗は、ソース線３３、信号線５３、ドレイン線３４、第１電源線３１及び第２電源線３２のシート抵抗よりも高い。

図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。なお、図８では、複数の第１トランジスタＴｒ１の断面構成を示しているが、図８についての説明は、第２トランジスタＴｒ２にも適用できる。

図８に示すように、半導体層３９は、第１方向Ｄｘに、間隔ＳＰを有して配列される。第２絶縁膜１２は、複数の半導体層３９を覆うとともに、隣り合う半導体層３９の間の間隔ＳＰにおいて、第１絶縁膜１１の上に設けられる。第１トランジスタＴｒ１の発熱部分である半導体層３９が複数に分割されているので、複数の半導体層３９を連続した１つ半導体層で形成した場合に比べて、放熱可能な領域を増やすことができる。第２トランジスタＴｒ２でも図８と同様の断面構成であり、半導体層３９が間隔ＳＰを有して複数に分割されている。

このため、保護回路３は、第１トランジスタグループＴＧ１及び第２トランジスタグループＴＧ２全体での発熱を抑制することができる。この結果、保護回路３自体の静電気に対する耐性を向上させることができる。

以上説明したように、本実施形態の表示装置１は、基板（第１絶縁基板１０）と、複数の端子Ｔ１と、内部回路４と、保護回路３と、を有する。複数の端子Ｔ１は、第１絶縁基板１０の周辺領域ＢＥに設けられる。内部回路４は、第１絶縁基板１０の周辺領域ＢＥに設けられ、信号線５３を介して端子Ｔ１と接続される。保護回路３は、内部回路４と端子Ｔ１との間に設けられる。保護回路３は、第１電源線３１と、第２電源線３２と、複数の第１トランジスタＴｒ１と、第１ゲート線３５と、複数の第２トランジスタＴｒ２と、第２ゲート線３６と、を有する。第１電源線３１は、第１電源電圧ＶＤＤが供給される。第２電源線３２は、第２電源電圧ＶＳＳが供給される。複数の第１トランジスタＴｒ１のそれぞれは第１電源線３１及び信号線５３に接続される。第１ゲート線３５は、複数の第１トランジスタＴｒ１のゲートに接続され、一端３５ｓ及び他端３５ｔが信号線５３に接続される。複数の第２トランジスタＴｒ２のそれぞれは第２電源線３２及び信号線５３に接続される。第２ゲート線３６は、複数の第２トランジスタＴｒ２のゲートに接続され、一端３６ｓ及び他端３６ｔが第２電源線３２に接続される。

これによれば、静電気が印加された場合に、第１ゲート線３５の一端３５ｓ及び他端３５ｔの両方から電位が変化する。又は、第２ゲート線３６の一端３６ｓ及び他端３６ｔの両方から電位が変化する。このため、複数の第１トランジスタＴｒ１及び複数の第２トランジスタＴｒ２のオン時定数を小さくすることができる。これにより、保護回路３は、信号線５３に印加された静電気を迅速に第１電源線３１又は第２電源線３２に逃がすことができる。したがって、表示装置１は、静電気に対する耐性を向上させることができる。

なお、保護回路３の構成は、上述した例に限定されず、適宜変更することができる。例えば、保護回路３は、１本の信号線５３に複数の第１トランジスタＴｒ１及び複数の第２トランジスタＴｒ２が設けられた構成を説明したが、複数の信号線５３が設けられていてもよい。この場合、保護回路３は、複数の信号線５３のそれぞれに複数の第１トランジスタＴｒ１及び複数の第２トランジスタＴｒ２が設けられる。また、保護回路３は、ゲートドライバ１８の入力側に設けられているがこれに限定されない。保護回路３は、複数の端子Ｔ１と画像信号線ＳＬとの間に設けられていてもよい。

また、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の構成も図６から図８に示す構成に限定されない。例えば、第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、第１ゲート線３５及び第２ゲート線３６が半導体層３９の下に設けられたボトムゲート構造であってもよい。

また、表示装置１は液晶表示装置であるが、これに限定されない。保護回路３は、例えば、有機ＥＬ表示装置や、電気泳動型表示装置や、マイクロＬＥＤ表示装置等の表示装置にも適用することができる。

（第２実施形態）
図９は、第２実施形態に係る表示装置の、複数の端子と、保護回路との接続構成を示す平面図である。図９に示すように、複数の端子Ｔ１－１、Ｔ１－２、Ｔ１－３、Ｔ１－４、Ｔ１－５、Ｔ１－６は、千鳥配置される。端子Ｔ１－１、Ｔ１－３、Ｔ１－５は、第１方向Ｄｘに配列される。端子Ｔ１－２、Ｔ１－４、Ｔ１－６は、第１方向Ｄｘに配列される。端子Ｔ１－１、Ｔ１－３、Ｔ１－５と、端子Ｔ１－２、Ｔ１－４、Ｔ１－６とは、第２方向Ｄｙに隣り合い、且つ、第１方向Ｄｘの位置が異なるように配置される。

複数の端子Ｔ１－１、Ｔ１－２、Ｔ１－３、Ｔ１－４、Ｔ１－５、Ｔ１－６には、それぞれ端子接続配線ＴＣＮ－１、ＴＣＮ－２、ＴＣＮ－３、ＴＣＮ－４、ＴＣＮ－５、ＴＣＮ－６が接続される。端子接続配線ＴＣＮ－１、ＴＣＮ－２、ＴＣＮ－３は、複数の信号線５３－１、５３－２、５３－３、第１電源線３１及び第２電源線３２と交差して、第２方向Ｄｙに延在する。端子接続配線ＴＣＮ－１、ＴＣＮ－２、ＴＣＮ－３は、例えば、表示領域ＤＡに設けられた画像信号線ＳＬと接続される。

なお、以下の説明では、複数の端子Ｔ１－１、Ｔ１－２、Ｔ１－３、Ｔ１－４、Ｔ１－５、Ｔ１－６を区別して説明する必要がない場合には、単に端子Ｔ１と表す。端子接続配線ＴＣＮ－１、ＴＣＮ－２、ＴＣＮ－３、ＴＣＮ－４、ＴＣＮ－５、ＴＣＮ－６を区別して説明する必要がない場合には、単に端子接続配線ＴＣＮと表す。複数の信号線５３－１、５３－２、５３－３を区別して説明する必要がない場合には、単に信号線５３と表す。

端子接続配線ＴＣＮ－４、ＴＣＮ－５、ＴＣＮ－６は、それぞれ、複数の信号線５３－１、５３－２、５３－３と接続される。複数の信号線５３－１、５３－２、５３－３は、それぞれ第１部分信号線５３ｃと、第２部分信号線５３ｄとを有する。第１部分信号線５３ｃは、端子接続配線ＴＣＮを介して端子Ｔ１に接続される。第２部分信号線５３ｄは、保護回路３に接続される。第１部分信号線５３ｃと第２部分信号線５３ｄとは、第１方向Ｄｘに離間して設けられる。中継配線５４は、第１部分信号線５３ｃと第２部分信号線５３ｄとを接続する。

図１０は、図９のＸ－Ｘ’断面図である。図１０に示すように、複数の端子接続配線ＴＣＮ及び中継配線５４は、第２絶縁膜１２の上に設けられる。すなわち、複数の端子接続配線ＴＣＮ及び中継配線５４は、第１ゲート線３５及び第２ゲート線３６等（図７参照）と同層に設けられ、第１ゲート線３５及び第２ゲート線３６等と同じ材料で形成される。

信号線５３の第１部分信号線５３ｃ及び第２部分信号線５３ｄは、第３絶縁膜１３の上に設けられる。第１部分信号線５３ｃ及び第２部分信号線５３ｄは、それぞれ第３絶縁膜１３に設けられたコンタクトホールを介して、中継配線５４と接続される。また、第１部分信号線５３ｃは、第３絶縁膜１３に設けられたコンタクトホールを介して、端子接続配線ＴＣＮ－６と接続される。

上述したように、信号線５３は、アルミニウム（Ａｌ）などの低抵抗金属材料で形成される。端子接続配線ＴＣＮ及び中継配線５４は、例えばモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属材料で形成される。すなわち、中継配線５４は、信号線５３と異なる層に設けられ、信号線５３のシート抵抗よりも大きいシート抵抗を有する。

このように、複数の端子Ｔ１と保護回路３とは、複数の信号線５３（第１部分信号線５３ｃ、第２部分信号線５３ｄ）及び中継配線５４を介して接続される。これにより、複数の端子Ｔ１から保護回路３まで、中継配線５４を介さずに接続した場合に比べ、複数の端子Ｔ１から保護回路３までの抵抗を大きくすることができる。これにより、複数の端子Ｔ１に印加された静電気が、複数の端子Ｔ１から保護回路３までの経路で熱変換される。このため、本実施形態では、保護回路３及び内部回路４に流れる静電気を抑制することができる。

また、図９に示すように、端子接続配線ＴＣＮ－３、ＴＣＮ－４、ＴＣＮ－５、ＴＣＮ－６は、それぞれ蛇行部ＴＣＮａを有する。蛇行部ＴＣＮａは、第２方向Ｄｙに隣り合う第２電源線３２と、複数の端子Ｔ１との間の領域に設けられる。

図１１は、端子接続配線を示す平面図である。図１１に示すように、蛇行部ＴＣＮａは、複数の直線部６１と、複数の湾曲部６２とを有する。複数の直線部６１は、第１方向Ｄｘに延在し、第２方向Ｄｙに配列される。湾曲部６２は、第２方向Ｄｙに隣り合う直線部６１の端部を接続する。湾曲部６２は、直線部６１の一端側と他端側とを交互に接続する。このように、蛇行部ＴＣＮａは蛇行状に形成され、端子接続配線ＴＣＮは端子Ｔ１と信号線５３とを接続する。また、蛇行部ＴＣＮａは信号線５３のシート抵抗よりも大きいシート抵抗を有する。

これにより、端子Ｔ１と信号線５３とを、蛇行部ＴＣＮａを有さない直線状の配線で接続した場合に比べて、端子Ｔ１から信号線５３までの配線長が長くなり、抵抗が増大する。これにより、複数の端子Ｔ１に印加された静電気が、複数の端子Ｔ１と信号線５３との間の蛇行部ＴＣＮａで熱変換される。このため、本実施形態では、保護回路３及び内部回路４に流れる静電気を抑制することができる。

なお、複数の信号線５３、複数の端子Ｔ１及び端子接続配線ＴＣＮの構成は、あくまで一例である。例えば、複数の信号線５３は、３つ以上の部分に分離して設けられ、それぞれの間に中継配線５４が設けられていてもよい。保護回路３に接続される信号線５３は、２本以下、又は４本以上でもよい。複数の端子Ｔ１は、千鳥配置に限定されず、例えば、第１方向Ｄｘに配列されていてもよい。

（第１変形例）
図１２は、第１変形例に係る保護回路を示す回路図である。図１２に示す第１変形例の保護回路３Ａは、図５に示した第１実施形態に比べて、第１ゲート線３５の他端３５ｔが信号線５３と非接続であり、また、第２ゲート線３６の他端３６ｔがドレイン線３４と非接続となっている。

第１変形例においても、ソース線３３の一端３３ｓ及び他端３３ｔが第１電源線３１に接続され、ドレイン線３４の一端３４ｓ及び他端３４ｔが第２電源線３２に接続される。このため、端子Ｔ１に静電気が印加された場合に、静電気を第１電源線３１及び第２電源線３２に逃がす経路を増やすことができる。これにより、保護回路３Ａは、信号線５３に印加された静電気を迅速に第１電源線３１又は第２電源線３２に逃がすことができる。

（第２変形例）
図１３は、第２変形例に係る保護回路を示す回路図である。図１３に示す第２変形例の保護回路３Ｂは、図５に示した第１実施形態に比べて、ソース線３３の一端３３ｓに第１電源線３１が接続され、ソース線３３の他端３３ｔは第１電源線３１と非接続である。また、ドレイン線３４の一端３４ｓに第２電源線３２が接続され、ドレイン線３４の他端３４ｔは第２電源線３２と非接続である。

第２変形例においても、第１ゲート線３５の一端３５ｓ及び他端３５ｔが信号線５３に接続され、第２ゲート線３６の一端３６ｓ及び他端３６ｔがドレイン線３４に接続される。これにより、複数の第１トランジスタＴｒ１及び複数の第２トランジスタＴｒ２のオン時定数を小さくすることができる。したがって、保護回路３Ｂは、信号線５３に印加された静電気を迅速に第１電源線３１又は第２電源線３２に逃がすことができる。また、保護回路３Ｂは、第１実施形態に比べて、配線の数を少なくすることができるので、回路規模を抑制することができる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１ 表示装置
３、３Ａ、３Ｂ 保護回路
４ 内部回路
１０ 第１絶縁基板
２０ 第２絶縁基板
３１ 第１電源線
３２ 第２電源線
３３ ソース線
３４ ドレイン線
３５ 第１ゲート線
３６ 第２ゲート線
３９ 半導体層
３９ａ 第１半導体層
３９ｂ 第２半導体層
５１ 信号線接続配線
５２ 信号出力配線
５３ 信号線
５４ 中継配線
５５ 遮光層
１０１ 配線基板
１１０ ドライバＩＣ
１１１ 第１電源
１１２ 第２電源
ＢＥ 周辺領域
ＤＡ 表示領域
ＳＵＢ１ アレイ基板
ＳＵＢ２ 対向基板
Ｔ１ 端子
ＴＣＮ 端子接続配線
ＴＣＮａ 蛇行部
Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２トランジスタ

Claims (10)

1. 基板と、
   前記基板の周辺領域に設けられた複数の端子と、
   前記基板の周辺領域に設けられ、信号線を介して前記端子と接続された内部回路と、
   前記内部回路と前記端子との間に設けられた保護回路と、を有し、
   前記保護回路は、
   第１電源線及び前記信号線に接続される第１トランジスタと、
   前記第１トランジスタのゲートに接続され、一端及び他端が前記信号線に接続される第１ゲート線と、
   第２電源線及び前記信号線に接続される第２トランジスタと、
   前記第２トランジスタのゲートに接続され、一端及び他端が前記第２電源線に接続される第２ゲート線と、を有する
   表示装置。
2. 複数の前記第１トランジスタのソースに接続されたソース線を有し、
   前記ソース線の一端及び他端は、前記第１電源線に接続される
   請求項１に記載の表示装置。
3. 複数の前記第２トランジスタのドレインに接続されたドレイン線を有し、
   前記ドレイン線の一端及び他端は、前記第２電源線に接続される
   請求項１又は請求項２に記載の表示装置。
4. 前記信号線は、複数の前記第１トランジスタのドレイン及び複数の前記第２トランジスタのソースに接続される
   請求項１から請求項３のいずれか１項に記載の表示装置。
5. 複数の前記第１トランジスタは、それぞれ第１半導体層を有し、
   前記第１ゲート線は第１方向に延在し、
   複数の前記第１半導体層は、前記第１ゲート線と重なる領域に設けられ、前記第１方向に間隔を有して離間して配列される
   請求項１から請求項４のいずれか１項に記載の表示装置。
6. 複数の前記第２トランジスタは、それぞれ第２半導体層を有し、
   前記第２ゲート線は前記第１方向に延在し、
   複数の前記第２半導体層は、前記第２ゲート線と重なる領域に設けられ、前記第１方向に間隔を有して離間して配列される
   請求項５に記載の表示装置。
7. 前記第１半導体層及び前記第２半導体層は、前記第１方向と交差する第２方向において、前記第１ゲート線及び前記第２ゲート線に跨がって連続して設けられる
   請求項６に記載の表示装置。
8. 複数の前記信号線と、
   前記信号線と異なる層に設けられ前記信号線のシート抵抗よりも大きいシート抵抗を有し、複数の前記信号線を接続する中継配線と、を有し、
   前記端子と前記保護回路とは、複数の前記信号線及び前記中継配線を介して接続される
   請求項１から請求項７のいずれか１項に記載の表示装置。
9. 前記中継配線は、前記第１ゲート線及び前記第２ゲート線と同層に設けられる
   請求項８に記載の表示装置。
10. 蛇行状に形成され、前記端子と前記信号線とを接続する端子接続配線を有する
    請求項１から請求項９のいずれか１項に記載の表示装置。

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