JP7178782B2 - Electronic component mounting device and mounting method - Google Patents
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Description
本発明は、電子部品の実装装置および実装方法に関する。 The present invention relates to an electronic component mounting apparatus and mounting method.
半導体パッケージの製造技術において、近年、ファンアウト・ウエーハレベルパッケージ(fan out-Wefer Level Packege:FO-WLP)と呼ばれる半導体パッケージの製造プロセスが注目されている。FO-WLPでは、半導体チップ等の電子部品を支持基板上に行列状に実装し、その後電子部品間の隙間を樹脂で封止して一体化することで疑似ウエーハを形成し、この疑似ウエーハ上にI/O端子を設けるための再配線層を形成することが行われている。 2. Description of the Related Art In recent years, attention has been paid to a semiconductor package manufacturing process called fan out-wafer level package (FO-WLP) in semiconductor package manufacturing technology. In FO-WLP, electronic components such as semiconductor chips are mounted in a matrix on a support substrate, and then the gaps between the electronic components are sealed with resin to form a pseudo-wafer. A rewiring layer is formed to provide I/O terminals in the wiring.
また、FO-WLPにおいて、支持基板に対する電子部品の実装方式には、フェイスアップ方式とフェイスダウン方式の2つの方式がある。フェイスアップ方式は、電子部品を、その電極形成面、所謂フェイス面を上向きにして支持基板に実装する方式である。一方、フェイスダウン方式は、フェイス面を下向きにして電子部品を支持基板に実装する方式である。 In addition, in the FO-WLP, there are two methods of mounting electronic components on the support substrate, namely, a face-up method and a face-down method. The face-up method is a method in which an electronic component is mounted on a support substrate with its electrode-formed surface, the so-called face surface, facing upward. On the other hand, the face-down method is a method in which an electronic component is mounted on a support substrate with the face surface facing downward.
このうち、フェイスダウン方式で支持基板に電子部品を実装する電子部品の実装装置が、特許文献1に開示されている。ここで、支持基板には、インターポーザ基板のような配線や電極等のパターンが形成されていないことから、電子部品を実装するときに、支持基板上の実装領域毎にその位置認識を行うことができない。そのため、このような実装装置では、支持基板の全***置の認識結果に基づいて支持基板上の複数の実装領域に電子部品を実装する方式(以下、「グローバル認識方式」という。)を採用している。グローバル認識方式は、個々の実装領域での位置合わせが行えない分、電子部品を実装する実装ヘッドや支持基板を支持するステージ等に高い移動位置精度が要求されるものの、個々の実装領域において位置認識の時間を確保する必要が無いから実装効率を向上させることができる利点がある。 Among them, Japanese Laid-Open Patent Publication No. 2002-100001 discloses an electronic component mounting apparatus that mounts electronic components on a support substrate by a face-down method. Here, since patterns such as wiring and electrodes are not formed on the supporting substrate unlike the interposer substrate, when electronic components are mounted, it is possible to perform position recognition for each mounting area on the supporting substrate. Can not. Therefore, such a mounting apparatus adopts a method (hereinafter referred to as a "global recognition method") of mounting electronic components in a plurality of mounting areas on the support substrate based on the recognition result of the overall position of the support substrate. there is In the global recognition method, positioning in each mounting area is not possible, so high accuracy is required for the mounting head that mounts electronic components and the stage that supports the support substrate. Since there is no need to secure time for recognition, there is an advantage that mounting efficiency can be improved.
また、FO-WLPは、1つの半導体パケージ内に、RAM、フラッシュメモリ、CPU等の半導体チップやダイオード、コンデンサ等の複数種類の電子部品を組み合わせて搭載したマルチチップパッケージ(Multi Chip Package:MCP)にも適用可能である。このようなMCPに対応して電子部品を実装する場合、支持基板の各実装領域にまず1品種目の電子部品としての第1の電子部品を実装し、その後、各実装領域に2品種目の電子部品としての第2の電子部品を実装するというように、支持基板上に電子部品を1品種ずつ順番に実装することが行われる。第1の電子部品と第2の電子部品は、異なる品種のこともあれば、同じ品種のこともある。 In addition, FO-WLP is a multi-chip package (MCP) in which semiconductor chips such as RAM, flash memory, CPU, etc., and multiple types of electronic components such as diodes and capacitors are combined and mounted in one semiconductor package. It is also applicable to When mounting electronic components corresponding to such an MCP, a first electronic component as a first type of electronic component is first mounted in each mounting region of the support substrate, and then a second type of electronic component is mounted in each mounting region. Electronic components are sequentially mounted one by one on a support substrate, such as mounting a second electronic component as an electronic component. The first electronic component and the second electronic component may be of different types or may be of the same type.
しかしながら、グローバル認識方式による支持基板の全***置の認識結果に基づいて複数種類の電子部品を1品種ずつ実装した場合、第1の電子部品のそれぞれと第2の電子部品のそれぞれが支持基板の全***置に対して個別のバラツキで位置ずれする。そのため、同じ実装領域に実装される第1の電子部品と第2の電子部品の位置ずれの方向が互いに離間する方向となった場合、第1の電子部品と第2の電子部品の相対的な位置関係に当該実装領域内において許容される以上の位置ずれが生じることがある。このような場合、製造されるMCPが不良となるので、歩留まりが低下し、好ましくない。 However, when a plurality of types of electronic components are mounted one by one on the basis of the recognition result of the overall position of the supporting substrate by the global recognition method, each of the first electronic components and each of the second electronic components is positioned on the entire supporting substrate. Displacement due to individual variations with respect to the position. Therefore, when the first electronic component and the second electronic component mounted in the same mounting area are displaced from each other, the relative position of the first electronic component and the second electronic component is increased. In some cases, the positional relationship may be shifted beyond the permissible position within the mounting area. In such a case, the manufactured MCP becomes defective, which is not preferable because the yield decreases.
そこで、第2の電子部品を実装するときに、各実装領域に既に実装されている第1の電子部品の位置を都度認識し、第1の電子部品の位置に基づいて第2の電子部品を実装することが考えられる。このようにすれば、各実装領域において第1、第2の電子部品間の相対位置が大きく位置ずれすることが防止できる。しかしながら、第2の電子部品以降の電子部品については、実装領域毎に第1の電子部品の位置認識を行う必要が生じることになる。そのため、第2の電子部品以降の電子部品を実装する毎に位置認識に要する時間が必要になり、グローバル認識方式による実装効率向上の利点が損なわれてしまう。 Therefore, when mounting the second electronic component, the position of the first electronic component already mounted in each mounting area is recognized each time, and the second electronic component is mounted based on the position of the first electronic component. It is possible to implement By doing so, it is possible to prevent the relative positions of the first and second electronic components from being greatly displaced in each mounting area. However, for electronic components subsequent to the second electronic component, it is necessary to recognize the position of the first electronic component for each mounting area. Therefore, every time electronic components after the second electronic component are mounted, the time required for position recognition is required, and the advantage of improving the mounting efficiency by the global recognition method is lost.
本発明の目的は、複数の実装領域に対して第1の電子部品が実装された支持基板における各実装領域に第2の電子部品を実装する場合であっても、各電子部品を支持基板上の各実装領域に迅速かつ精度よく実装することが可能な電子部品の実装装置および実装方法を提供することにある。 An object of the present invention is to mount each electronic component on a supporting substrate even when a second electronic component is mounted on each mounting region of a supporting substrate on which a first electronic component is mounted on a plurality of mounting regions. To provide an electronic component mounting apparatus and a mounting method capable of mounting electronic components quickly and accurately in each mounting area of the electronic component.
実施形態の電子部品の実装装置は、支持基板の複数の実装領域に電子部品を実装する実装部と、前記支持基板を撮像する撮像部と、前記実装部と前記撮像部を制御する制御部と、を備え、前記撮像部による撮像画像に基づいて求めた前記支持基板の全***置に基づいて前記実装部を制御して、前記支持基板の複数の実装領域に電子部品を実装する電子部品の実装装置であって、制御部は、前記複数の実装領域に第1の電子部品が実装された支持基板における各実装領域に第2の電子部品を実装するに際し、前記支持基板の複数の実装領域に既に実装されている前記第1の電子部品のうち予め設定された4つ以上の前記第1の電子部品を前記撮像部に撮像させ、この撮像画像に基づいて前記第1の電子部品の位置情報を取得し、取得した前記位置情報により求めた前記支持基板の全***置に基づいて前記複数の実装領域に前記第2の電子部品の実装を行うように前記実装部を制御することを特徴とする。 An electronic component mounting apparatus according to an embodiment includes a mounting unit that mounts electronic components on a plurality of mounting regions of a supporting substrate, an imaging unit that captures an image of the supporting substrate, and a control unit that controls the mounting unit and the imaging unit. and controlling the mounting unit based on the overall position of the supporting substrate obtained based on the image captured by the imaging unit to mount electronic components in a plurality of mounting regions of the supporting substrate. In the device, when mounting a second electronic component in each mounting region of a supporting substrate having the first electronic component mounted in the plurality of mounting regions, the controller controls the mounting regions of the supporting substrate. causing the imaging unit to image four or more preset first electronic components among the already mounted first electronic components, and position information of the first electronic components based on the captured image; and controlling the mounting unit to mount the second electronic component in the plurality of mounting areas based on the overall position of the supporting substrate obtained from the obtained positional information. .
本実施形態の電子部品の実装方法は、撮像部による撮像画像に基づいて求めた支持基板の全***置に基づいて、実装部により前記支持基板の複数の実装領域に電子部品を実装する電子部品の実装方法であって、前記複数の実装領域に第1の電子部品が実装された支持基板における各実装領域に第2の電子部品を実装するに際し、前記支持基板の複数の実装領域に既に実装されている前記第1の電子部品のうち予め設定された4つ以上の前記第1の電子部品の撮像画像に基づいて前記第1の電子部品の位置情報を取得し、取得した前記位置情報により求めた前記支持基板の全***置に基づいて前記複数の実装領域に前記第2の電子部品の実装を行うことを特徴とする。
The electronic component mounting method of the present embodiment is based on the overall position of the supporting substrate obtained based on the image captured by the imaging unit, and the electronic component is mounted on a plurality of mounting regions of the supporting substrate by the mounting unit. In the mounting method, when mounting a second electronic component in each mounting region of a supporting substrate having the first electronic component mounted in the plurality of mounting regions, the second electronic component is mounted in the plurality of mounting regions of the supporting substrate. positional information of the first electronic component is obtained based on captured images of four or more preset first electronic components among the first electronic components that are installed, and is obtained from the obtained positional information The second electronic component is mounted in the plurality of mounting regions based on the overall position of the supporting substrate.
本発明によれば、複数の実装領域に対して第1の電子部品が実装された支持基板における各実装領域に第2の電子部品を実装する場合であっても、各電子部品を支持基板上の各実装領域に迅速かつ精度よく実装することができる。 According to the present invention, even when a second electronic component is mounted in each mounting region of a supporting substrate on which a first electronic component is mounted in a plurality of mounting regions, each electronic component is mounted on the supporting substrate. can be quickly and accurately mounted in each mounting area of the .
以下、本発明の実施の形態(以下、実施形態と呼ぶ)について、図1~図3を参照して具体的に説明する。なお、図面は模式的なものであり、厚さと平面寸法との関係、各構成部の位置及び大きさ等は、構造を分かり易くするための便宜的な表現に過ぎず現実のものとは異なる場合がある。説明中における上下の方向を示す用語は、特に明記が無い場合には後述する支持基板における電子部品の実装される面を上とした場合の相対的な方向を示し、左右の方向を示す用語は、特に明記が無い場合には図1の平面図を基準とした方向を示す。また、図1を基準として、左右方向をX方向、前後方向をY方向、上下方向をZ方向とする。 Embodiments of the present invention (hereinafter referred to as embodiments) will be specifically described below with reference to FIGS. 1 to 3. FIG. The drawings are schematic, and the relationship between thickness and planar dimensions, the position and size of each component, etc. are merely expedient representations to make the structure easier to understand, and differ from the actual ones. Sometimes. Unless otherwise specified, the terms indicating the vertical direction in the description indicate the relative direction when the surface on which electronic components are mounted on the support substrate described later is facing up, and the terms indicating the horizontal direction are , unless otherwise specified, directions are shown with reference to the plan view of FIG. Also, with FIG. 1 as a reference, the horizontal direction is the X direction, the front-rear direction is the Y direction, and the vertical direction is the Z direction.
図1は、実施形態の電子部品の実装装置の構成を示す平面図、図2は図1に示す実装装置を左方向から見た側面図である。ただし、図1において左側に図示されている移載部と実装部の図示を省略している。図3は実施形態の実装装置のブロック図である。 FIG. 1 is a plan view showing the configuration of an electronic component mounting apparatus according to an embodiment, and FIG. 2 is a side view of the mounting apparatus shown in FIG. 1 as viewed from the left. However, illustration of the transfer section and the mounting section shown on the left side in FIG. 1 is omitted. FIG. 3 is a block diagram of the mounting apparatus of the embodiment.
実装装置1は、電子部品としての半導体チップtを供給する部品供給部10、支持基板Wが載置されるステージ21を備えるステージ部20、部品供給部10から半導体チップtを取り出す移載部30、移載部が取り出した半導体チップtを受け取ってステージ21に載置された支持基板Wに実装する実装部40、各部10、20、30、40の動作を制御する制御部50(図3)を備える。
The
部品供給部10は、実装装置1の手前側中央に配置される。部品供給部10は、支持基板Wに実装する電子部品としての半導体チップtを供給する。半導体チップtは、例えば、RAM、フラッシュメモリ、IC、MPU等である。部品供給部10は、半導体チップt毎に個片化された半導体ウエーハTが貼着された樹脂シートSを保持するウエーハリング11と、ウエーハリング11を着脱自在に保持し、不図示のXY移動機構によりXY方向に移動可能なウエーハリングホルダ12と、ウエーハリング11上に貼着された半導体チップtを撮像する第1のカメラ13(図2)と、移載部30によって半導体チップtを取り出すときに、取り出される半導体チップtをウエーハリング11の下側から突き上げる突き上げ機構(不図示)とを備えている。
The
不図示の突き上げ機構は、移載部30による半導体チップtの取り出しポジションに固定的に配置される。ウエーハリング11上の各半導体チップtは、ウエーハリングホルダ12の移動によって取り出しポジションに順次位置付けられるようになっている。第1のカメラ13は、取り出しポジションの真上に配置されており、取り出しポジションに位置付けられた半導体チップtを撮像する。
A push-up mechanism (not shown) is fixedly arranged at a position where the
部品供給部10は、さらに不図示のウエーハリング交換装置を備えている。交換装置は、ウエーハリングホルダ12の前側に設けられる収納部(ウエーハリング11を収容する溝部を上下方向に複数備えたもので、マガジンとも言う。)と、ウエーハリングホルダ12と収納部との間で搬送されるウエーハリング搬送部とを備えている。交換装置は、ウエーハリングホルダ12上に未使用のウエーハリング11を供給する。また、半導体チップtの取り出しが完了したウエーハリング11を収納部に収納するとともに、新たなウエーハリング11をウエーハリングホルダ12に供給する。
The
ステージ部20は、複数の実装領域を有する支持基板Wが載置されるステージ21と、ステージ21をXY方向に移動させるXY移動機構22(図3)とを備える。XY移動機構22は、ステージ21上に載置された支持基板Wの各実装領域E(図4参照)が後述する一定の実装ポジションに位置付けられるように、ステージ21を移動させる。ステージ21は、不図示の吸引吸着機構によって、載置された支持基板Wを吸着保持可能に構成される。ステージ21の上方には、支持基板Wを撮像するための第2のカメラ23が配置される。第2のカメラ23は、例えば、支持基板Wに設けられた位置検出用のグローバルマークを撮像し、支持基板Wの全***置を認識するためのものである。支持基板Wの全***置は、支持基板Wの外形を第2のカメラ23で撮像して認識するようにしても良い。
The
ステージ21に載置される支持基板Wは、例えばFO-WLPの製造に適用される疑似ウエーハの形成に用いられる基板であって、シリコン基板、ガラス基板、ステンレス等の金属基板等が用いられる。疑似ウエーハとは、個片化された複数の半導体チップt等の電子部品を平面的に配置したものを、電子部品間を樹脂封止することで1枚の板状に形成した状態のものである。したがって、疑似ウエーハの形成に用いる支持基板Wの形状は、円形に限られるものではなく、四角形やそれ以外の多角形、楕円形等であっても良く、その形状は限定されるものではない。
The support substrate W placed on the
支持基板Wは、図4に示すように、半導体チップt等の電子部品が実装される複数の実装領域Eを有している。ただし、複数の実装領域Eは支持基板W上に仮想的に設定されているものであり、各実装領域Eを示すマークやパターン等は実際には形成されていない。支持基板Wは、基板の全***置を認識するためのグローバルマークを備えていても良いが、個々の実装領域Eの位置を示すアライメントマークは備えていない。 The support substrate W, as shown in FIG. 4, has a plurality of mounting areas E on which electronic components such as semiconductor chips t are mounted. However, the plurality of mounting regions E are virtually set on the support substrate W, and marks, patterns, etc. indicating the respective mounting regions E are not actually formed. The support substrate W may have global marks for recognizing the overall position of the substrate, but does not have alignment marks for indicating the positions of individual mounting regions E. FIG.
移載部30は、左右で一対の移載部30A、30Bを備えており、これらの移載部30A、30Bは同一構成を成し、部品供給部10を挟んで左右反転した状態で配置される。以下、左側の移載部30Aのみ構成を説明し、右側の移載部30Bの構成の説明は省略する。
The
移載部30Aは、半導体チップtを吸着保持する吸着ノズル(移載ノズル)31(図2)と、吸着ノズル31を反転機構32を介して支持するX方向に長尺なアーム体33と、アーム体33をX方向に移動可能に支持するX方向移動装置34と、X方向移動装置34を上下動可能に支持する昇降装置35と、昇降装置35をY方向に移動可能に支持するY方向移動装置36と、を備える。昇降機構35は回転モータ37を備え、不図示のボールねじ機構を介してX方向移動装置34、さらに言えば、アーム体33およびそれに支持された吸着ノズル31を上下に移動させる。
The
反転機構32は、アーム体33の先端部であって装置手前側に固定され、Y方向に沿って装置後方側に延びる回転軸38aがアーム体33を貫通して設けられた回転駆動部38と、回転駆動部38の回転軸38aに連結された反転アーム39と、を備える。反転アーム39は、その先端部が右方向を向く水平状態と、左方向を向く水平状態との間で、上側に円弧を描く軌跡で180°反転する。吸着ノズル31は、反転アーム39が右方向を向く水平状態で、半導体チップtを真空吸着する吸着面が下を向くように反転アーム39に取り付けられる。右側の移載部30Bも、配置が左右反転している以外は同一構成を有する。
The reversing
左右の移載部30A、30Bは、それぞれの吸着ノズル31を取り出しポジションに同時に位置させると、吸着ノズル31同士(反転アーム39同士)が干渉する。そこで、吸着ノズル31は、交互に取り出しポジションに移動するように制御される。
When the
実装部40は、移載部30と同様に、同一構成の一対の実装部40A、40Bを、ステージ部20を挟んで左右反転した状態で配置したものである。実装部40の構成についても、右側の実装部40Bの構成の説明は省略する。
As with the
実装部40Aは、側面視(図2の方向から見た状態)で門型をなす支持フレーム41と、支持フレーム41上にX方向に沿って移動可能に支持されたX方向移動ブロック42と、X方向移動ブロック42の右側の側面に設けられたY方向移動装置43と、Y方向移動装置43にY方向に移動可能に設けられた可動体44と、可動体44に上下方向に移動可能に設けられた実装ヘッド45と、を備える。実装ヘッド45の下端には、下面に半導体チップtの保持面を備えた実装ツール46(図2)が設けられる。
The mounting
X方向移動ブロック42は、X方向ガイド部材42aを介して支持フレーム41上に取り付けられており、モータにより駆動されるボールねじ機構(不図示)によってX方向に移動可能とされている。Y方向移動装置43は、可動体44をY方向に移動自在に支持するY方向ガイド部材43aと、モータにより駆動されるボールねじ機構(不図示)とを備え、可動体44をY方向に移動可能としている。実装部40Aは、実装ヘッド45を上下方向(Z方向)に移動させる移動装置(不図示)を備える。また、実装ヘッド45は、不図示の回転方向(θ方向)の補正機構を備える。右側の実装部40Bも、各部の配置が左右反転している以外は同じ構成を有する。
The
さらに、実装部40は、一対の実装部40A、40Bで共有する中間ステージ47を備える。中間ステージ47は、部品供給部10とステージ部20との間に配置され、移載部30によって部品供給部10から取り出された半導体チップtを一時的に載置するステージである。中間ステージ47の直上には、半導体チップtの位置認識に用いる第3のカメラ48(図2)が配置される。中間ステージ47は、部品供給部10から取り出された半導体チップtをそのままの姿勢で実装する場合、言い換えれば、表裏反転させずに支持基板Wに実装する場合に用いられる。部品供給部10には、通常フェイス面を上にした状態で半導体チップtが配置されているので、この場合、フェイスアップ方式の実装となる。これに対し、半導体チップtを表裏反転させるフェイスダウン方式の実装では、中間ステージ47は用いない。移載部30A、30Bの反転機構32を用いて半導体チップtを表裏反転させた後、実装部40A、40Bの実装ツール46に直接受渡しを行う。なお、後述する本実施形態の作動の説明は、フェイスアップ方式の例で行う。
Further, the mounting
フェイスアップ方式にしてもフェイスダウン方式にしても、実装部40A、40Bは、受け取った半導体チップtをステージ21上に載置された支持基板W上に実装する。このとき、実装ツール46がステージ21上の支持基板Wに半導体チップtを実装する位置である実装ポジションは、左右の実装部40A、40Bで共通の定位置に設定される。このため、ステージ21は、支持基板W上の各実装領域Eを順次実装ポジションに位置付けるように移動制御される。本実施形態では、定位置(実装ポジション)は、ステージ21の移動可能範囲の中央に設定される。実装ポジションは、左右の実装部40A、40Bで共通であるから、左右の実装部40A、40Bは実装ポジションに対して交互に半導体チップtの実装を行うこととなる。前述した第2のカメラ23は、実装ポジションの真上に配置される。
The mounting
実装装置1は、図3に示すように、制御部50を備える。制御部50は、記憶部51に記憶された情報に基づいて、部品供給部10、ステージ部20(XY移動機構22)、移載部30A、30B、実装部40A、40Bの動作を制御し、半導体チップtを含む電子部品を支持基板Wの各実装領域Eに順次実装する。
The mounting
ここで、フェイスダウン方式での実装時に、左右の実装部40A、40Bの実装ツール46が移載部30A、30Bの吸着ノズル31から半導体チップtを受け取った後、実装ポジションまで移動する移動経路の下方にはそれぞれ、実装ツール46に吸着保持された半導体チップtを下側から撮像する不図示のカメラ(第4のカメラ)が配置される。第4のカメラは、実装ツール47の移動経路よりも下側で、ウエーハリングホルダ12よりも上側の高さ位置に配置される。
Here, during mounting by the face-down method, the mounting
次に、実施形態の実装装置1を用いた半導体チップt等の電子部品の実装工程について説明する。なお、各実装領域Eに2品種の半導体チップt、すなわち、第1の半導体チップtaと第2の半導体チップtbを1つずつ実装するものとする。第1の半導体チップtaと第2の半導体チップtbは、区別しない場合には単に半導体チップtと称する。
Next, a process of mounting an electronic component such as a semiconductor chip t using the mounting
実装装置1は、半導体チップtの実装に先立ち、ウエーハリング11の供給と支持基板Wの供給が行われる。すなわち、部品供給部10のウエーハリングホルダ12に未使用のウエーハリング11が不図示の搬送手段によって搬入され、ウエーハリングホルダ12にウエーハリング11がセットされる。ウエーハリング11には1品種目の第1の半導体チップtaが貼付されている。また、支持基板Wを搬送する不図示の搬送手段によって支持基板Wがステージ21上に載置され、ステージ21上に支持基板Wが保持される。この実施形態では、支持基板Wは、支持基板Wの全***置を認識するための複数のアライメントマーク(グローバルマーク)がその外縁部に形成されているのみのパターンのないウエーハである。ただし、支持基板Wは、ウエーハに限られるものではなく、ステンレスやガラス等の板状の部材でも良く、その形状も円形に限らす、矩形状などの多角形であっても良い。
The mounting
ステージ21に支持基板Wが保持されると、カメラ23によって支持基板Wのクローバルマークが撮像される。このとき、カメラ23は固定配置されているので、各グローバルマークがカメラ23の撮像視野内に位置付けられるように、ステージ21が移動される。カメラ23によって撮像されたグローバルマークの画像に基づいて、制御部50は公知のパターンマッチング手法など画像認識技術を用いて各グローバルマークの位置を認識し、ステージ21上での支持基板Wの位置を求める。そして、求めた位置に基づいて、支持基板W上の実装領域Eのうち、半導体チップtが最初に実装される実装領域Eを実装ポジションに位置付ける。例えば、図4において、最上列の左端に位置する実装領域Eを、最初に半導体チップtを実装する実装領域E0とする。そして、この後は、同列の右側に位置する実装領域Eを順次実装ポジションに位置付けるように移動し、列の端に到達したら、一列下の列の右端の実装領域Eを実装ポジションに位置付ける。その後、今度は同列の左側に位置する実装領域Eを順次実装ポジションEに位置付けるように移動する。このような、折り返しの軌跡で個々の実装領域Eを順次実装ポジションに位置付ける。
When the support substrate W is held on the
一方、部品供給部10では、ウエーハステージ12にセットされたウエーハリング11において最初の取り出しの対象となる半導体チップtが取り出しポジションに位置付けられる。半導体チップtの場合も、ウエーハリング11上で行列状に配置された半導体チップtを、最上列の左端から順に折り返しの軌跡で順次取り出しポジションに位置付ける。
On the other hand, in the
半導体チップtが取り出しポジションに位置付けられると、カメラ13によって当該半導体チップtの撮像が行われ、制御部50はカメラ13によって撮像された半導体チップtの画像に基づいて公知の画像認識技術を用いて半導体チップtの位置を認識する。この位置認識の結果、半導体チップtの位置が取り出しポジションに対して位置ずれしていた場合には、ウエーハリングホルダ12の移動によりその位置ずれを補正する。
When the semiconductor chip t is positioned at the removal position, the semiconductor chip t is imaged by the
取り出しポジションに対する半導体チップtの位置決めが完了したら、一方、例えば、左側の移載部30Aの吸着ノズル31を取り出しポジションの直上に移動させ、半導体チップtの取り出しを行う。このとき、吸着ノズル31による半導体チップtの取り出しに合わせて不図示の突き上げ機構を作動させ、樹脂シートSからの半導体チップtの剥離を補助する。
When the positioning of the semiconductor chip t with respect to the take-out position is completed, on the other hand, for example, the
吸着ノズル31が半導体チップtを取り出したら、吸着ノズル31を中間ステージ47に移動させ、取り出した半導体チップtを中間ステージ47上に載置する。中間ステージ47に半導体チップtが載置されると、第3のカメラ48によって半導体チップtが撮像される。制御部50は第3のカメラ48の撮像画像に基づいて公知の画像認識技術を用いて半導体チップtの位置を認識する。なお、中間ステージ47に半導体チップtを載置し終えた吸着ノズル31は、次の取り出しに備えて待機状態となる。
After the
次いで、中間ステージ47上に、左側の実装部40Aの実装ツール46を移動させ、中間ステージ47上の半導体チップtを受け取る。このとき、実装ツール46は、制御部50によって認識された半導体チップtの位置情報に基づいて、実装ツール46に対して正しい位置関係で、より具体的には、実装ツール46の中央に回転ずれなく位置する位置関係で、半導体チップtが保持されるように、X、Y、θ方向の位置が調整される。
Next, the mounting
実装ツール46が半導体チップtを受け取ったならば、実装ツール46は実装ポジションに向けて移動され、支持基板Wの実装領域Eに半導体チップtを実装する。このとき、実装領域Eは支持基板Wの認識位置に基づいて実装ポジション位置付けられており、実装ツール46には第3のカメラ48を用いて認識した半導体チップtの位置情報に基づいて正しい位置関係で半導体チップtが保持されている。そのため、実装ツール46を実装ポジションに対する予め設定された移動位置に移動させることで、実装領域Eに対して半導体チップtを所望の精度で実装することができる。
After the mounting
なお、右側の移載部30Bは、この左側の実装部40Aによる半導体チップtの実装と並行的に、部品供給部10から次の半導体チップtを取り出し、取り出した半導体チップtを中間ステージ47に載置する。また、右側の実装部40Bは、中間ステージ47に載置された半導体チップtの受取りを行う。
In parallel with the mounting of the semiconductor chip t by the
半導体チップtの実装を終えると、左側の実装部40Aの実装ツール46は、中間ステージ47に向けて移動し、移載部30Aによって中間ステージ47に半導体チップtが載置されるまで待機する。一方、右側の実装部40Bの実装ツール46は、実装ポジションに向けて移動する。また、ステージ21は、左側(一方)の実装部40Aの実装ツール46が実装ポジションを離れてから右側(他方)の実装部40Bの実装ツール46が実装ポジションに位置付けられるまでの間に、次に半導体チップtが実装される実装領域Eを実装ポジションに位置付けるように移動される。
After completing the mounting of the semiconductor chip t, the mounting
このような動作を左側の移載部30Aおよび実装部40Aと右側の移載部30Bおよび実装部40Bとで交互に繰り返しながら、支持基板Wのすべての実装領域Eに半導体チップtを実装していく。図4に、すべての実装領域Eに第1の半導体チップtaの実装が完了した支持基板Wの平面図と示す。
The semiconductor chips t are mounted on all the mounting regions E of the support substrate W while alternately repeating such operations between the
このようにして、第1の半導体チップtaの実装が完了したならば、次に、2品種目としての第2の半導体チップtbの実装が上述と同様の動作によって行われる。第2の半導体チップtbの実装時は、部品供給部10には第2の半導体チップtbが貼付されたウエーハリング11が供給され、ステージ21には第1の半導体チップtaが実装済みの支持基板Wが順次供給されることとなる。図5は、すべての実装領域Eに第1、第2の半導体チップta、tbの実装が完了した支持基板Wを示す平面図である。なお、2品種目への切り替えは、一般的には半導体チップtのロット単位で行われるが、例えば、ウエーハリング11の単位で行うようにしても良い。
After the mounting of the first semiconductor chip ta is completed in this way, next, the second semiconductor chip tb as the second item is mounted by the same operation as described above. When the second semiconductor chip tb is mounted, the
ここで、本発明の実施形態においては、第2の半導体チップtbの実装を開始する際の、支持基板Wの位置認識方法(グローバル認識の方法)が第1の半導体チップtaを実装する際とは相違する。以下に第2の半導体チップtbを実装する際の支持基板Wの位置認識動作について詳細に説明する。 Here, in the embodiment of the present invention, the position recognition method (global recognition method) of the support substrate W when starting the mounting of the second semiconductor chip tb is the same as when mounting the first semiconductor chip ta. are different. The position recognition operation of the support substrate W when mounting the second semiconductor chip tb will be described in detail below.
第2の半導体チップtbを実装するときには、支持基板Wの位置認識にグローバルマークを用いずに、支持基板Wに実装された第1の半導体チップtaを用いる。すなわち、図6に示すように、支持基板Wに実装された第1の半導体チップtaのうち、予め設定された場所に位置する8個の半導体チップta1~ta8の位置に基づいて、支持基板Wの全***置を認識する。8個の半導体チップta1~ta8の位置は、円形の支持基板Wと中心を共通にして設定された円(同心円)Cに内接する、正方形を含む長方形Dの軌跡に基づいて設定される。より具体的には、長方形Dの4つの頂点に位置する、或いは、4つの頂点に近接して位置する4つの実装領域E1~E4、および、長方形Dの4つの辺の中点に位置する、或いは、各中点に近接して位置する4つの実装領域E5~E8に実装された半導体チップta1~ta8とする。 When mounting the second semiconductor chip tb, the first semiconductor chip ta mounted on the support substrate W is used without using the global mark for position recognition of the support substrate W. FIG. That is, as shown in FIG. 6, among the first semiconductor chips ta mounted on the support substrate W, the support substrate W is determined based on the positions of eight semiconductor chips ta1 to ta8 located at predetermined locations. recognize the overall position of The positions of the eight semiconductor chips ta1 to ta8 are set based on the trajectory of a rectangle D including a square that is inscribed in a circle (concentric circle) C that is set to have a center common to the circular support substrate W. More specifically, four mounting areas E1 to E4 located at or near the four vertices of rectangle D, and located at the midpoints of the four sides of rectangle D, Alternatively, the semiconductor chips ta1 to ta8 are mounted in four mounting regions E5 to E8 positioned close to each midpoint.
ここで、8個の半導体チップta1~ta8同士は、互いの距離が離れていた方が好ましい。そこで、同心円Cは実装領域Eが配置される領域に対してできるだけ大きく設定すると良い。例えば、同心円Cの直径は、支持基板Wの直径の1/2以上、つまり、半径以上に設定すると良く、より好ましくは、最外周に配置される複数の実装領域E上を通るように設定すると良い。また、長方形Dの各辺の長さも、なるべく離間していた方が好ましい。例えば、支持基板Wの半径以上離間させると良い。また、8個の半導体チップta1~ta8は、半導体チップta1と半導体チップta2の中心同士を結ぶ線分M1(図7)、半導体チップta4と半導体チップta3の中心同士を結ぶ線分M2(図7)、半導体チップta8と半導体チップta6の中心同士を結ぶ線分M3(図7)が、同一方向および同一長さとなる位置関係であることが好ましい。本実施形態では、同心円Cを、支持基板W上で最外周に位置する実装領域E上を通る大きさに設定し、長方形Dを、頂点が支持基板W上で最外周に位置する実装領域E上に位置するように設定した。これにより、同心円Cの直径、長方形Dの各辺ともに支持基板Wの半径以上の長さとなっている。 Here, it is preferable that the eight semiconductor chips ta1 to ta8 are separated from each other. Therefore, the concentric circle C should be set as large as possible with respect to the area where the mounting area E is arranged. For example, the diameter of the concentric circle C is preferably set to 1/2 or more of the diameter of the support substrate W, that is, set to be equal to or greater than the radius. good. Also, it is preferable that the lengths of the sides of the rectangle D are as far apart as possible. For example, it is preferable to separate them by the radius of the support substrate W or more. The eight semiconductor chips ta1 to ta8 are divided into a line segment M1 (FIG. 7) connecting the centers of the semiconductor chips ta1 and ta2, and a line segment M2 (FIG. 7) connecting the centers of the semiconductor chips ta4 and ta3. ), and a line segment M3 (FIG. 7) connecting the centers of the semiconductor chip ta8 and the semiconductor chip ta6 preferably have the same direction and the same length. In this embodiment, the concentric circle C is set to pass over the mounting area E located on the outermost periphery on the support substrate W, and the rectangle D has a vertex of the mounting area E located on the outermost periphery on the support substrate W. set to the top. As a result, the diameter of the concentric circle C and the length of each side of the rectangle D are equal to or greater than the radius of the support substrate W. FIG.
支持基板Wの全***置を認識する際には、まず、第2のカメラ23を用いて、これら8個の半導体チップta1~ta8を順次撮像する。支持基板W上における実装領域E1~E8の位置情報は設計データ等から既知である。そこで、これらの位置情報に基づいて、制御部50は、各半導体チップta1~ta8をカメラ23の撮像視野内に順次位置付けるようにXY移動機構22を制御する。制御部50は、第2のカメラ23の各撮像画像に基づいて、各半導体チップta1~ta8の位置を認識する。各半導体チップta1~ta8の位置は、半導体チップt上に設けられた電極等のパターンの位置を公知の画像認識技術を用いて認識することで求めることができる。
When recognizing the overall position of the support substrate W, first, the
8個の半導体チップta1~ta8の位置が認識できたならば、これらの半導体チップta1~ta8の位置情報に基づいて、支持基板Wの全***置、言い換えれば、実装領域Eの配置位置を把握し、第1の半導体チップtaの実装時と同様の動作にて第2の半導体チップtbを各実装領域Eに順次実装する。 Once the positions of the eight semiconductor chips ta1 to ta8 have been recognized, the overall position of the support substrate W, in other words, the arrangement position of the mounting area E can be grasped based on the positional information of these semiconductor chips ta1 to ta8. , the second semiconductor chip tb is sequentially mounted in each mounting area E by the same operation as that for mounting the first semiconductor chip ta.
ここで、支持基板Wの全***置は、記憶部51に予め記憶された基準位置情報と、取得した各半導体チップta1~ta8の位置情報とを比較し、そのずれに基づいて求めることができる。基準位置情報とは、8個の半導体チップta1~ta8が実装領域Eに正しい位置関係で実装された支持基板Wがステージ21上に正しい位置関係で載置されたときの各半導体チップta1~ta8の位置情報である。
Here, the overall position of the support substrate W can be obtained by comparing the reference position information pre-stored in the
XY方向の位置ずれは、半導体チップta1の基準位置情報と取得した位置情報との差、半導体チップta2の基準位置情報と取得した位置情報との差というように、各半導体チップta1~ta8について基準位置情報と取得した位置情報との差を求め、これらの平均値をとることで求めることができる。また、回転(θ)方向の位置ずれは、図7(A)に示すように、基準位置情報から求めた半導体チップta1と半導体チップta2とを結ぶ線分M1と、図7(B)に示すように、取得した位置情報から求めた半導体チップta1と半導体チップta2とを結ぶ線分M1’との角度差、同様に半導体チップta4と半導体チップta3とを結ぶ線分M2と線分M2’との角度差、および、半導体チップta8と半導体チップta6とを結ぶ線分M3と線分M3’との角度差を求め、これらの平均値をとることで求めることができる。 The positional deviation in the XY directions is determined based on the reference position information for each of the semiconductor chips ta1 to ta8, such as the difference between the reference position information of the semiconductor chip ta1 and the acquired position information, and the difference between the reference position information of the semiconductor chip ta2 and the acquired position information. It can be obtained by calculating the difference between the position information and the acquired position information and taking the average value of these. Further, the positional deviation in the direction of rotation (θ) is, as shown in FIG. , the angular difference between the line segment M1′ connecting the semiconductor chip ta1 and the semiconductor chip ta2 obtained from the acquired position information, and the line segment M2 and the line segment M2′ connecting the semiconductor chip ta4 and the semiconductor chip ta3. and the angular difference between the line segment M3 and the line segment M3' connecting the semiconductor chip ta8 and the semiconductor chip ta6, and the average value of these.
このようにして、第1の半導体チップtaが実装された支持基板Wの全***置が認識できたならば、第1の半導体チップtaと同様にして第2の半導体チップtbの実装を行う。 Once the overall position of the support substrate W on which the first semiconductor chip ta is mounted can be recognized in this manner, the second semiconductor chip tb is mounted in the same manner as the first semiconductor chip ta.
なお、8個の半導体チップta1~ta8の中には、何らかの原因で突発的に大きく位置ずれしたものが含まれていたり、アライメントマーク等の位置認識に用いるパターンに欠損や汚れ等の不具合が生じているものが含まれていたりする可能性も考えられる。突発的に位置ずれした半導体チップtの認識位置は本来あるべき位置から大きくずれたものとなる。また、パターンに不具合を生じた半導体チップtは、正しく位置認識ができないことがあり、この場合、その認識位置は本来あるべき位置から大きくずれたものとなる。いずれにしても、認識位置に大きな位置ずれを含むものとなる。そのため、このような半導体チップtが8個の半導体チップta1~ta8の中に存在すると、支持基板Wの全***置の認識結果が位置ずれの大きな半導体チップtの影響を受けることになるから、正確な全***置を認識できなくなるおそれがある。 Among the eight semiconductor chips ta1 to ta8, there are some that are suddenly and greatly displaced for some reason, and the patterns used for position recognition such as alignment marks are defective such as defects and stains. It is also possible that the The recognition position of the semiconductor chip t, which is suddenly displaced, is greatly deviated from its original position. Moreover, the position of the semiconductor chip t having a problem in the pattern may not be correctly recognized. In any case, the recognized position includes a large positional deviation. Therefore, if such a semiconductor chip t exists among the eight semiconductor chips ta1 to ta8, the result of recognizing the overall position of the support substrate W will be affected by the semiconductor chip t with a large positional deviation. There is a risk that the overall position cannot be recognized.
そこで、このような半導体チップtの存在を考慮して、認識した8個の半導体チップta1~ta8の位置情報の適否を評価する評価処理を行うようにしても良い。この評価処理は、図8に示すように、取得した8個の半導体チップta1~ta8の位置情報から上述した3つの線分M1’、M2’、M3’の長さと角度、および、半導体チップta1と半導体チップta4の中心同士を結ぶ線分M4’、半導体チップta2と半導体チップta3の中心同士を結ぶ線分M5’、半導体チップta5と半導体チップta7の中心同士を結ぶ線分M6’の長さと角度とをそれぞれ比較することで行うことができる。 Therefore, in consideration of the existence of such a semiconductor chip t, evaluation processing may be performed to evaluate whether the positional information of the recognized eight semiconductor chips ta1 to ta8 is appropriate. As shown in FIG. 8, this evaluation process is based on the obtained positional information of the eight semiconductor chips ta1 to ta8, the lengths and angles of the three line segments M1′, M2′, and M3′ described above, and the semiconductor chip ta1 and a line segment M4' connecting the centers of the semiconductor chips ta4, a line segment M5' connecting the centers of the semiconductor chips ta2 and the semiconductor chips ta3, and a line segment M6' connecting the centers of the semiconductor chips ta5 and ta7. This can be done by comparing each angle with the angle.
すなわち、3つの線分M1’、M2’、M3’に関して、線分M1’と線分M2’、線分M1’と線分M3’、線分M2’と線分M3’の組み合わせそれぞれについて、長さと角度が記憶部51に予め設定された許容範囲内で一致するか否かを判定する。また、3つの線分M4’、M5’、M6’に関しても同様の判定を行う。
That is, regarding the three line segments M1', M2', and M3', for each combination of the line segment M1' and the line segment M2', the line segment M1' and the line segment M3', and the line segment M2' and the line segment M3', It is determined whether or not the length and the angle match within an allowable range preset in the
8個の半導体チップta1~ta8の中に突発的な位置ずれ等が生じた半導体チップtが存在していなければ、線分M1’、M2’、M3’のどれを組み合わせても、長さと角度は許容範囲内で一致し、線分M4’、M5’、M6’のどれを組み合わせても、長さと角度は許容範囲内で一致する。 If none of the eight semiconductor chips ta1 to ta8 has a semiconductor chip t that has undergone a sudden positional shift or the like, any combination of the line segments M1′, M2′, and M3′ will have the length and the angle match within an allowable range, and lengths and angles match within an allowable range whichever of the line segments M4', M5', and M6' are combined.
比較の結果、線分M1’、M2’、M3’のどれを組み合わせても許容範囲を超えた組み合わせしか存在しない場合、或いは、線分M4’、M5’、M6’のどれを組み合わせても許容範囲を超えた組み合わせしか存在しない場合には、支持基板Wの全***置の認識が不可能であるとして、制御部50はエラーを出力する。例えば、制御部50は、不図示の表示部等にエラーの旨を表示する。
As a result of the comparison, if any combination of line segments M1′, M2′, and M3′ results in a combination exceeding the allowable range, or any combination of line segments M4′, M5′, and M6′ is acceptable. If there is only a combination that exceeds the range, the
比較の結果、線分M1’、M2’、M3’のうち一組以上の組み合わせにおいて許容値内での一致が存在し、かつ、線分M4’、M5’、M6’のうち一組以上の組み合わせにおいて許容値内での一致が存在した場合、支持基板Wの全***置認識が可能と判定し、制御部50は支持基板Wの全***置を算出する。
As a result of the comparison, there is a match within the allowable value in a combination of one or more sets of line segments M1′, M2′ and M3′, and one or more sets of line segments M4′, M5′ and M6′ If there is a match within the allowable value in the combination, it is determined that the overall position of the support substrate W can be recognized, and the
なお、支持基板Wの全***置を算出する際には、許容値を超えて長さと角度が相違する線分に対応する半導体チップtの位置情報は排除する。例えば、図8に示すように、線分M1’、M2’、M3’に関してはどれを組み合わせても長さと角度が許容範囲内であったとする。一方、線分M4’、M5’、M6’に関しては、線分M4’と線分M5’の組み合わせでは許容範囲内であったが、線分M4’と線分M6’の組み合わせと線分5’と線分6’の組み合わせでは許容範囲外であったとする。この場合、線分M6’に対応する半導体チップta5、ta7に突発的な位置ずれ等が生じている可能性がある。そこで、半導体チップta5、ta7の位置情報を排除し、残りの6個の半導体チップta1~ta4、ta6、ta8の位置情報に基づいて、支持基板Wの全***置を算出する。 Note that when calculating the overall position of the support substrate W, the position information of the semiconductor chip t corresponding to the line segment whose length and angle differ beyond the allowable value is excluded. For example, as shown in FIG. 8, it is assumed that the length and angle of any combination of line segments M1', M2', and M3' are within the allowable range. On the other hand, regarding the line segments M4', M5', and M6', the combination of the line segment M4' and the line segment M5' was within the allowable range, but the combination of the line segment M4' and the line segment M6' and the line segment 5 It is assumed that the combination of ' and line segment 6' is out of the allowable range. In this case, there is a possibility that the semiconductor chips ta5 and ta7 corresponding to the line segment M6' are suddenly misaligned. Therefore, the positional information of the semiconductor chips ta5 and ta7 is eliminated, and the overall position of the support substrate W is calculated based on the positional information of the remaining six semiconductor chips ta1 to ta4, ta6 and ta8.
なお、3つの線分M1’、M2’、M3’の長さと角度および3つの線分M4’、M5’、M6’の長さと角度をそれぞれ比較することに加えて、3つの線分M1’、M2’、M3’の角度の平均値と3つの線分M4’、M5’、M6’の角度の平均値との比較を行うようにしても良い。より具体的には、3つの線分M1’、M2’、M3’の角度の平均値と3つの線分M4’、M5’、M6’の角度の平均値との差が、90°に対して記憶部51に予め設定された許容範囲内で一致するか否かを判定する。許容範囲を超えていた場合には、線分M1’、M2’、M3’同士の長さと角度および線分M4’、M5’、M6’同士の長さと角度が一致していたとしても、エラーと判定する。このようにすることで、図9に示すような、8個の半導体チップta1~ta8が平行四辺形(長方形を含まない)の配置となっている状態を排除することができる。
In addition to comparing the lengths and angles of the three line segments M1', M2', M3' and the lengths and angles of the three line segments M4', M5', M6', the three line segments M1' , M2′ and M3′ and the average values of the angles of the three line segments M4′, M5′ and M6′ may be compared. More specifically, the difference between the average value of the angles of the three line segments M1′, M2′, M3′ and the average value of the angles of the three line segments M4′, M5′, M6′ is Then, it is determined whether or not they match within an allowable range preset in the
このようにすることで、第2の半導体チップtbの実装をより精度よく行うことができる。 By doing so, the second semiconductor chip tb can be mounted more accurately.
ここで、上述した評価処理で用いた線分M1’、M2’、M3’および線分M4’、M5’、M6’は、支持基板Wの全***置の認識に用いる線分と同じ線分としているが、この線分M1’、M2’、M3’および線分M4’、M5’、M6’を構成する2つの半導体チップtから成る組は次のようにして選択することができる。 Here, the line segments M1′, M2′, M3′ and the line segments M4′, M5′, M6′ used in the evaluation process described above are the same line segments used for recognizing the overall position of the support substrate W. However, the set of two semiconductor chips t forming the line segments M1', M2', M3' and the line segments M4', M5', M6' can be selected as follows.
選択にあたっては、X方向に沿う線分とY方向に沿う線分がそれぞれ2本以上構成されるように、2つの半導体チップtaから成る組を2組以上選択する。本実施形態では、X方向に沿う線分を構成する半導体チップtaの組として、長方形Dの上側の2頂点に位置する半導体チップta1と半導体チップta2の組、長方形Dの下側の2頂点に位置する半導体チップta4と半導体チップta3の組、長方形Dの垂直な2辺の中点に位置する半導体チップta8と半導体チップta6の組の3組を選択した。また、Y方向に沿う線分を構成する半導体チップtaの組として、長方形Dの左側の2頂点に位置する半導体チップta1と半導体チップta4の組、長方形Dの右側の2頂点に位置する半導体チップta2と半導体チップta3の組、長方形Dの水平な2辺の中点に位置する半導体チップta5と半導体チップta7の組の3組を選択した。選択された半導体チップta1~ta8の組み合わせは記憶部51に記憶される。
In the selection, two or more sets of two semiconductor chips ta are selected so that two or more line segments along the X direction and two or more line segments along the Y direction are formed. In this embodiment, as a set of semiconductor chips ta forming a line segment along the X direction, a set of a semiconductor chip ta1 and a semiconductor chip ta2 positioned at the upper two vertices of the rectangle D, and Three pairs of a pair of semiconductor chips ta4 and ta3 located and a pair of semiconductor chips ta8 and semiconductor chips ta6 located at the midpoints of the two vertical sides of the rectangle D were selected. Also, as a set of semiconductor chips ta forming a line segment along the Y direction, a set of the semiconductor chip ta1 and the semiconductor chip ta4 located at the two vertices on the left side of the rectangle D, and a semiconductor chip located at the two vertices on the right side of the rectangle D. Three pairs of the pair of the semiconductor chip ta2 and the semiconductor chip ta3, and the pair of the semiconductor chip ta5 and the semiconductor chip ta7 located at the midpoint of the two horizontal sides of the rectangle D were selected. The combination of the selected semiconductor chips ta1 to ta8 is stored in the
上述した8個の半導体チップta1~ta8の設定、および、半導体チップta1~ta8の組み合わせの選択は、作業者が行っても良いし、制御部50が演算等により行っても良い。制御部50に行わせる場合、支持基板Wの形状および寸法等の情報、支持基板W上における実装領域Eの配置情報等は設計データにより既知であるから、同心円Cの設定条件、この同心円Cに内接する長方形Dの設定条件を規定したプログラムを制御部50に設定すれば良い。
The setting of the eight semiconductor chips ta1 to ta8 and the selection of the combination of the semiconductor chips ta1 to ta8 described above may be performed by an operator, or may be performed by the
このように、本実施形態の実装装置1によれば、第1の半導体チップtaが実装済みでステージ21に再びセットされた支持基板Wに対して第2の半導体チップtbを実装する際に、支持基板Wの各実装領域Eに既に実装されている第1の半導体チップtaのうち、予め設定された8箇所の実装領域E1~E8に実装された半導体チップta1~ta8の位置情報に基づいて、支持基板Wの全***置を認識するようにした。
As described above, according to the mounting
このようにすることで、支持基板Wの複数の実装領域Eに第1の半導体チップtaが実装された支持基板Wに対して、第2の半導体チップtbを、支持基板Wの全***置を基準として実装する場合においても、各実装領域Eに第1の半導体チップtaと所望の位置関係で精度よく実装すること可能となる。 In this manner, the second semiconductor chip tb is mounted on the support substrate W having the first semiconductor chips ta mounted in the plurality of mounting regions E of the support substrate W, and the entire position of the support substrate W is used as a reference. In the case of mounting as such, it is possible to mount each mounting region E with a desired positional relationship with the first semiconductor chip ta with high accuracy.
すなわち、各実装領域Eに第1の半導体チップtaが実装された支持基板Wは、ステージ21上から一旦搬出され、第2の半導体チップtbを実装するときに再びステージ21に供給載置される。ステージ21への支持基板Wの供給は、搬送ロボット等の搬送手段によって行われる。この際、搬送手段の機械的精度等に起因して、ステージ21に対する支持基板Wの載置位置誤差が生じる。これにより、第2の半導体チップtbを実装するときは、第1の半導体チップtaを実装したときに対して、ステージ21に対する支持基板Wの載置位置にずれが生じる。したがって、第2の半導体チップtbを実装する際、支持基板Wの位置を改めて認識する。
That is, the support substrate W on which the first semiconductor chip ta is mounted in each mounting area E is once unloaded from the
支持基板Wのグローバルマーク等のマークの位置を画像認識する場合、少なからず認識誤差が生じる。これは、第1の半導体チップtaを実装するときも同様に生じている。両者の認識誤差が同じ方向に同じ量だけ生じるのならば問題は無いが、認識誤差は通常ランダムに生じる。そこで、例えば、第1の半導体チップtaの実装時にはX方向の-(マイナス)側に1μmの認識誤差が生じ、第2の半導体チップtbの実装時にはX方向の+(プラス)側に1μmの認識誤差が生じたとする。そうすると、第1の半導体チップtaの実装時に対して支持基板Wの全***置の認識結果に、2μmのずれが生じることになる。このような認識結果に基づいて第2の半導体チップtbを実装した場合、半導体チップtの実装誤差を考慮すると、各実装領域Eにおいて第1の半導体チップtaと第2の半導体チップtbとの相対的な位置関係に3μm以上のずれが生じることが考えられる。半導体チップtの実装工程の後に再配線層を形成する再配線工程が行われるFO-WLPではこの位置ずれは歩留まりに大きな影響を及ぼすおそれがある。 When the positions of marks such as global marks on the support substrate W are image-recognized, not a little recognition error occurs. This also occurs when mounting the first semiconductor chip ta. If both recognition errors occur in the same direction and by the same amount, there is no problem, but recognition errors usually occur randomly. Therefore, for example, when mounting the first semiconductor chip ta, a recognition error of 1 μm occurs on the − (minus) side in the X direction, and when mounting the second semiconductor chip tb, a recognition error of 1 μm occurs on the + (plus) side in the X direction. Suppose an error occurs. As a result, the recognition result of the overall position of the support substrate W is deviated by 2 μm from the time when the first semiconductor chip ta is mounted. When the second semiconductor chip tb is mounted based on such a recognition result, considering the mounting error of the semiconductor chip t, in each mounting region E, the relative relationship between the first semiconductor chip ta and the second semiconductor chip tb is It is conceivable that a deviation of 3 μm or more occurs in the relative positional relationship. In the FO-WLP in which a rewiring process for forming a rewiring layer is performed after the process of mounting the semiconductor chip t, this misalignment may greatly affect the yield.
これに対して、本実施形態は、第2の半導体チップtbを実装する際に、支持基板Wに既に実装されている第1の半導体チップtaの位置に基づいて支持基板Wの全***置を認識する。そのため、第1の半導体チップtaの位置認識時に認識誤差が生じたとしても、その認識誤差は、支持基板Wに実装された複数の第1の半導体チップtaの配置位置に対するものであって、支持基板W自体に対するもの、つまり、支持基板Wのグローバルマークに対するものではない。したがって、第1の半導体チップtaの実装時における支持基板Wの全***置の認識誤差が第2の半導体チップtbの実装時における支持基板Wの全***置の認識誤差に上乗せされることが防止でき、その結果、支持基板Wの全***置の認識誤差が拡大されることが防止できる。よって、第2の半導体チップtbを、支持基板Wの各実装領域Eに対し、各実装領域Eに実装されている第1の半導体チップtaに対して正しい位置関係で精度良く実装することが可能となる。しかも、第2の半導体チップtbをクローバル認識方式で実装することができるので、第1半導体チップtaの実装時と同様の実装効率を維持できる。これにより、製造される半導体パッケージの品質および歩留まり向上と、生産性向上の両立を図ることができる。 In contrast, in this embodiment, when mounting the second semiconductor chip tb, the overall position of the support substrate W is recognized based on the position of the first semiconductor chip ta already mounted on the support substrate W. do. Therefore, even if a recognition error occurs when recognizing the position of the first semiconductor chip ta, the recognition error is with respect to the arrangement positions of the plurality of first semiconductor chips ta mounted on the support substrate W. It is not for the substrate W itself, ie for the global marks on the support substrate W. FIG. Therefore, it is possible to prevent the recognition error of the overall position of the support substrate W when mounting the first semiconductor chip ta from being added to the recognition error of the overall position of the support substrate W when mounting the second semiconductor chip tb. As a result, it is possible to prevent the recognition error of the entire position of the support substrate W from increasing. Therefore, the second semiconductor chip tb can be accurately mounted in the correct positional relationship with respect to each mounting region E of the support substrate W with respect to the first semiconductor chip ta mounted in each mounting region E. becomes. Moreover, since the second semiconductor chip tb can be mounted by the global recognition method, it is possible to maintain the same mounting efficiency as when mounting the first semiconductor chip ta. As a result, it is possible to improve both the quality and yield of the manufactured semiconductor package and to improve productivity.
また、予め選択された8個の半導体チップta1~ta8の位置情報に基づいて支持基板Wの全***置を認識するにあたり、認識した8個の半導体チップta1~ta8の位置情報の適否を評価するようにした。より具体的には、8個の半導体チップta1~ta8の中からX方向、Y方向それぞれについて同一座標上に位置する2つの半導体チップtの組を複数選択する。そして、予め選択された組の半導体チップt同士を結ぶ線分(M1’、M2’、M3’およびM4’、M5’、M6’)の長さと角度を求め、線分(M1’、M2’、M3’およびM4’、M5’、M6’)同士の長さと角度が許容範囲内で一致するか否かによって、各半導体チップta1~ta8の認識位置の適否を判定する。すなわち、許容範囲内であれば「適」、許容範囲外であれば「不適」と判定する。そして、「不適」と判定した半導体チップtの認識位置は、支持基板Wの全***置を認識する位置情報から排除する。 In recognizing the overall position of the support substrate W based on the position information of the eight semiconductor chips ta1 to ta8 selected in advance, the appropriateness of the position information of the recognized eight semiconductor chips ta1 to ta8 is evaluated. made it More specifically, a plurality of sets of two semiconductor chips t positioned on the same coordinate in each of the X direction and the Y direction are selected from among the eight semiconductor chips ta1 to ta8. Then, the lengths and angles of line segments (M1′, M2′, M3′ and M4′, M5′, M6′) connecting the preselected sets of semiconductor chips t are obtained, and the line segments (M1′, M2′) are obtained. . That is, if it is within the allowable range, it is judged to be "suitable", and if it is outside the allowable range, it is judged to be "unsuitable". Then, the recognized position of the semiconductor chip t determined as “unsuitable” is excluded from the position information for recognizing the overall position of the support substrate W. FIG.
このようにすることによって、選択された8個の半導体チップta1~ta8の中に、突発的な位置ずれを生じた半導体チップtや、アライメントマーク等の位置認識に用いるマークの欠損や汚れにより正しく位置認識ができない半導体チップt等の、支持基板Wの全***置を認識するには不適切な半導体チップtが存在していた場合でも、このような半導体チップtの影響を受けることなく、支持基板Wの全***置、言い換えれば、支持基板W上における第1の半導体チップtaの配置状態を精度よく認識することが可能となる。これによっても、第2の半導体チップtbを、支持基板Wの各実装領域Eに、各実装領域Eに実装済みの第1の半導体チップtaに対して正しい位置関係で精度よく実装することができる。 By doing so, among the selected eight semiconductor chips ta1 to ta8, the semiconductor chip t that has suddenly been misaligned, and the marks used for position recognition, such as alignment marks, are missing or dirty. Even if there is a semiconductor chip t unsuitable for recognizing the entire position of the support substrate W, such as a semiconductor chip t whose position cannot be recognized, the support substrate is not affected by such a semiconductor chip t. The overall position of W, in other words, the arrangement state of the first semiconductor chip ta on the support substrate W can be recognized with high accuracy. This also allows the second semiconductor chip tb to be accurately mounted in each mounting region E of the support substrate W in a correct positional relationship with respect to the first semiconductor chip ta already mounted in each mounting region E. .
また、支持基板Wの全***置の認識に用いる半導体チップtとして、正方形を含む長方形Dの軌跡上の各頂点、および各辺の中点に位置する合計8個の半導体チップta1~ta8を選択した。このようにすることで、X方向およびY方向のそれぞれについて、3本ずつ線分(線分M1’、M2’、M3’および線分M4’、M5’、M6’)を設定することができる。これにより、X方向、Y方向いずれにおいても、2組以上で線分同士の長さと角度を比較することができるので、1組が許容範囲外であったとしても直ちにエラーとするのではなく、他の組の中に許容範囲内のものがあれば、エラーとすることなく支持基板Wの全***置の認識を継続することができる。したがって、エラーによる実装装置1の停止頻度を低減させることができ、生産性を向上させることが可能となる。
In addition, as the semiconductor chips t used for recognizing the overall position of the support substrate W, a total of eight semiconductor chips ta1 to ta8 located at each vertex on the trajectory of the rectangle D including the square and at the midpoints of each side were selected. . By doing so, three line segments (line segments M1′, M2′, M3′ and line segments M4′, M5′, M6′) can be set for each of the X direction and the Y direction. . This makes it possible to compare the lengths and angles of line segments in two or more pairs in both the X and Y directions. If any of the other sets are within the allowable range, recognition of the overall position of the support substrate W can be continued without error. Therefore, it is possible to reduce the frequency of stopping the mounting
また、8個の半導体チップta1~ta8を選択する際に、支持基板Wに対して仮想的に設定する同心円Cの直径、および、この同心円Cに内接する長方形の各辺の長さをいずれも支持基板Wの半径の以上の長さに設定した。このようにすることにより、各線分M1’~M6’の長さを極力長くとることができる。このため、各線分M1’~M6’の角度の分解能および角度の認識精度を高めることが可能となり、支持基板Wの全***置の認識精度が向上し、第2の半導体チップtbの実装精度を向上させることが可能となる。 Further, when selecting the eight semiconductor chips ta1 to ta8, the diameter of the concentric circle C virtually set with respect to the support substrate W and the length of each side of the rectangle inscribed in this concentric circle C are both The length was set to be longer than the radius of the supporting substrate W. By doing so, the length of each of the line segments M1' to M6' can be made as long as possible. Therefore, it is possible to improve the angle resolution and angle recognition accuracy of each of the line segments M1′ to M6′, improve the recognition accuracy of the entire position of the support substrate W, and improve the mounting accuracy of the second semiconductor chip tb. It is possible to
また、本実施形態の実装装置1によれば、支持基板Wに半導体チップtを実装するにあたり、一定の実装ポジションを設定し、この実装ポジションに、支持基板Wの各実装領域Eを位置付けるようにステージ21を移動させるとともに、実装部40A、40Bの実装ツール46を移動させることで、一定の実装ポジションで各実装領域Eに半導体チップtを実装するようにした。このようにすることで、支持基板Wの位置を定位置に固定とし、各実装領域Eに実装ツール46を移動させて半導体チップtを実装させる場合に比べて、容易に実装精度を向上させることができる。
Further, according to the mounting
すなわち、実装部40A、40Bの実装ツール46等の移動は、Y軸移動装置43を含むX、Y、Z方向の移動装置の機械的加工精度等に起因する移動誤差を含む。そして、この移動誤差は、移動位置毎に大きさや方向が不規則に異なる。したがって、実装ツール46のすべての移動位置において移動誤差を補正することは、莫大な時間を要するため、対応が困難である。
That is, the movement of the mounting
一方、実装ツール46等の移動は、一定の位置に対する移動に関しては、再現性が非常に高い。そこで、本実施形態では、実装ポジションを一定位置に設定することで、支持基板Wの実装領域Eに対する半導体チップtの実装精度を向上させている。
On the other hand, the movement of the mounting
しかも、本実施形態の実装装置1では、左右の実装部40A、40Bの実装ツール46による実装ポジションも同じ位置とした。これにより、2つの実装ツール46を用いて同一の支持基板Wに半導体チップtを実装する場合においても、実装精度を確保しつつ、実装効率の向上を達成している。
Moreover, in the mounting
なお、上述の本実施形態は例示であり、本発明は本実施形態に限定されるものではない。例えば、電子部品として半導体チップtを例に説明したが、これに限られるものではなく、ダイオードやコンデンサ等の電子部品であっても良い。また、MCPの構成例としても、半導体チップt同士に限らず、半導体チップtとダイオードやコンデンサ等の組み合わせであっても良い。 Note that the present embodiment described above is an example, and the present invention is not limited to this embodiment. For example, although the semiconductor chip t has been described as an example of an electronic component, it is not limited to this, and may be an electronic component such as a diode or a capacitor. Also, the configuration example of the MCP is not limited to the semiconductor chips t, and may be a combination of the semiconductor chip t and a diode, a capacitor, or the like.
また、MCPの構成は、一つの実装領域Eに2品種の電子部品を実装するものに限らす、3品種以上の電子部品を実装するようにしてもよい。この場合、一つの実装領域Eに実装する複数の電子部品は、すべて異なる品種の電子部品の組み合わせであっても、同じ品種の電子部品を含む組み合わせであっても良い。また、3品種以上の電子部品を実装する場合、3品種目以降を実装する際の支持基板Wの全***置の認識は、1品種目(第1)の電子部品の位置に基づいて行っても良いし、2品種目以降の電子部品の位置に基づいて行っても良い。ただし、2品種目以降の電子部品の実装は、同じ電子部品の位置を基準として行った方が相対的な位置精度が良くなると考えられるので、1品種目の電子部品の位置に基づいて支持基板Wの全***置を認識することが好ましい。 Further, the configuration of the MCP is not limited to mounting two types of electronic components in one mounting area E, and three or more types of electronic components may be mounted. In this case, the plurality of electronic components to be mounted in one mounting area E may be a combination of electronic components of different types or a combination of electronic components of the same type. Further, when three or more types of electronic components are mounted, the recognition of the overall position of the support substrate W when mounting the third and subsequent types may be performed based on the position of the first type (first) electronic component. Alternatively, it may be performed based on the positions of the electronic components of the second and subsequent items. However, when mounting electronic components of the second and subsequent types, it is considered that relative positional accuracy will be improved if the position of the same electronic component is used as a reference. It is preferable to know the global position of W.
また、支持基板Wが円形の例で説明したが、他の形状、例えば、長方形の支持基板Wであってもよい。支持基板Wが長方形の場合には、実装領域Eの配置も長方形の配置になると考えられる。そこで、支持基板Wの全***置の認識に用いる8個の半導体チップta1~ta8は、長方形の配置の頂点に対応して位置する4つの実装領域Eと各頂点間の中点に対応して位置する4つの実装領域Eに実装された第1の半導体チップtaを選択すれは良い。 Moreover, although the supporting substrate W has been described as an example having a circular shape, the supporting substrate W may have another shape, for example, a rectangular shape. If the support substrate W is rectangular, it is conceivable that the mounting areas E are also arranged in a rectangular shape. Therefore, the eight semiconductor chips ta1 to ta8 used for recognizing the overall position of the support substrate W are positioned corresponding to the four mounting areas E corresponding to the vertices of the rectangular arrangement and the midpoints between the respective vertices. It is sufficient to select the first semiconductor chips ta mounted in the four mounting regions E that are the same.
また、第1の半導体チップtaを支持基板Wに実装する際に、選択された8個の半導体チップta1~ta8から先に実装するようにしても良い。このようにした場合、支持基板Wに第1の半導体チップtaを実装している途中で、何らかの不具合により半導体チップtの実装が中断し、ステージ21から支持基板Wが搬出されることがあったとしても、不具合が解消し、当該支持基板Wがステージ21上に再び供給されたときには、実装済みの8個の半導体チップta1~ta8の位置を頼りに支持基板Wの全***置を認識することもできる。
Further, when mounting the first semiconductor chip ta on the support substrate W, the selected eight semiconductor chips ta1 to ta8 may be mounted first. In this case, while the first semiconductor chip ta is being mounted on the support substrate W, the mounting of the semiconductor chip t may be interrupted for some reason, and the support substrate W may be unloaded from the
また、8個の半導体チップta1~ta8の位置情報の評価によってエラーとなったときに、認識する半導体チップtを変えて再認識するようにしても良い。例えば、予め再認識用の半導体チップta1’~ta8’(図6参照)を設定しておき、エラーが発生したときにこれらの半導体チップta1’~ta8’の位置を認識しても良い。再認識用の半導体チップta1’~ta8’は、長方形Dとは異なる、同心円Cに内接する長方形D’を設定し、この長方形D’に基づいて設定すれば良い。 Further, when an error is found in the evaluation of the position information of the eight semiconductor chips ta1 to ta8, the semiconductor chip t to be recognized may be changed and recognized again. For example, semiconductor chips ta1' to ta8' (see FIG. 6) for re-recognition may be set in advance, and the positions of these semiconductor chips ta1' to ta8' may be recognized when an error occurs. The semiconductor chips ta1' to ta8' for re-recognition may be set based on a rectangle D' different from the rectangle D and inscribed in the concentric circle C, and set based on this rectangle D'.
また、8個の半導体チップta1~ta8は、支持基板Wのグローバルマークの位置に基づいて割り出すようにしても良い。すなわち、支持基板W上において8個の半導体チップta1~ta8が実装された実装領域Eの位置情報は設計データ等から既知であり、支持基板Wは搬送手段(不図示)等による搬送誤差の範囲内でステージ21上に供給されるので、8個の半導体チップta1~ta8をこの位置情報に基づいて第2のカメラ23の撮像視野内に位置付けることは可能である。しかしながら、より信頼性を高めるために、支持基板Wのグローバルマークの位置に基づいて割り出すようにしても良い。
Also, the eight semiconductor chips ta1 to ta8 may be indexed based on the positions of the global marks on the support substrate W. FIG. That is, the positional information of the mounting area E on which the eight semiconductor chips ta1 to ta8 are mounted on the support substrate W is known from the design data or the like, and the support substrate W is within the range of transportation error caused by transportation means (not shown) or the like. 8 semiconductor chips ta1 to ta8 can be positioned within the imaging field of view of the
また、支持基板Wに半導体チップtをフェイスアップで実装する例で説明したが、これに限られるものではなく、フェイスダウンで実装しても良い。フェイスダウンで実装を行う場合、移載部30A、30Bの反転機構32を用いて吸着ノズル31を反転させることで取り出した半導体チップtを反転させ、反転させた半導体チップtを吸着ノズル31から実装ツール46に直接受渡す。そして、実装ツール46を実装ポジションに移動させる途中で実装ツール46に吸着保持された半導体チップtの位置を不図示の第4のカメラを用いて認識し、支持基板Wの実装領域Eに実装するようにすれば良い。フェイスダウンで実装した場合、半導体チップtは、フェイス面を支持基板Wに対向させて実装されるので、実装後にフェイス面を撮像することができない。そこで、実装ツール46に吸着保持された半導体チップtの位置を不図示の第4のカメラを用いて認識するときに、半導体チップtの外形を一緒に認識し、当該半導体チップtのアライメントマークと外形との位置関係を認識して記憶部51に記憶させておく。そして、支持基板Wに実装された8個の半導体チップta1~ta8の位置を認識するときには、半導体チップta1~ta8の外形を認識し、記憶部51に記憶した外形位置とアライメントマークとの位置関係に基づいて半導体チップta1~ta8の位置を認識すればよい。このとき、不図示の第4のカメラでの撮像時と第2のカメラ23での撮像時とでは、半導体チップta1~ta8を撮像する面が表裏反対になるので、外形位置とアライメントマークとの位置関係が反転することは言うまでもない。また、半導体チップtの外形位置とアライメントマークとの位置関係は、少なくとも8個の半導体チップta1~ta8について記憶部51に記憶させれば良い。
Further, although the example in which the semiconductor chip t is mounted face-up on the support substrate W has been described, the present invention is not limited to this, and may be mounted face-down. In the case of face-down mounting, the pick-up semiconductor chip t is reversed by reversing the
また、評価処理において、X方向に沿う3本の線分M1’、M2’、M3’およびY方向に沿う3本の線分M4’、M5’、M6’それぞれについて長さと角度を比較することで評価を行っているが、この評価は、X方向とY方向うち片方だけの評価としても良い。すなわち、支持基板Wに実装された第1の半導体チップtaの配置が図9に示すような平行四辺形の配置になることがほとんどないような場合など、片方だけを評価すれば問題ないと判断できる場合には片方だけの評価としても良い。 In the evaluation process, the lengths and angles of three line segments M1', M2' and M3' along the X direction and three line segments M4', M5' and M6' along the Y direction are compared. However, this evaluation may be performed in only one of the X direction and the Y direction. That is, when the arrangement of the first semiconductor chips ta mounted on the support substrate W is rarely arranged in a parallelogram as shown in FIG. 9, it is judged that there is no problem if only one side is evaluated. If possible, only one of them may be evaluated.
また、8個の半導体チップta1~ta8の位置情報に基づいて支持基板Wの全***置を認識するものとしたが、半導体チップtの数はこれに限られるものではなく、4個以上であればよい。 Further, the entire position of the support substrate W is recognized based on the positional information of the eight semiconductor chips ta1 to ta8, but the number of the semiconductor chips t is not limited to this, and the number of the semiconductor chips t is not limited to four or more. good.
また、単一の実装装置1を用いて、支持基板W上に第1の半導体チップta(第1の電子部品)と第2の半導体チップtb(第2の電子部品)を実装するものとして説明したが、これに限られるものではない。例えば、実装装置1を2台用意し、1台の実装装置1によって支持基板Wに第1の半導体チップtaを実装し、他の1台の実装装置1によって第1の半導体チップtaが実装済みの支持基板Wに第2の半導体チップtbを実装する場合であっても、本発明を他の1台の実装装置1に適用することが可能である。
Also, the explanation is given assuming that the
1 実装装置
10 部品供給部
20 ステージ部
21 ステージ
23 第2のカメラ
30、30A、30B 移載部
31 吸着ノズル
34 X方向移動装置
35 昇降装置
36 Y方向移動装置
40、40A、40B 実装部
45 実装ヘッド
46 実装ツール
47 中間ステージ
48 第3のカメラ
50 制御部
51 記憶部
W 支持基板
E 実装領域
C 同心円
D 内接する長方形
t 半導体チップ
1 mounting
Claims (8)
制御部は、前記複数の実装領域に第1の電子部品が実装された支持基板における各実装領域に第2の電子部品を実装するに際し、前記支持基板の複数の実装領域に既に実装されている前記第1の電子部品のうち予め設定された4つ以上の前記第1の電子部品を前記撮像部に撮像させ、この撮像画像に基づいて前記第1の電子部品の位置情報を取得し、取得した前記位置情報により求めた前記支持基板の全***置に基づいて前記複数の実装領域に前記第2の電子部品の実装を行うように前記実装部を制御する
ことを特徴とする電子部品の実装装置。 An image captured by the imaging unit, comprising: a mounting unit for mounting electronic components in a plurality of mounting areas of a supporting substrate; an imaging unit for imaging the supporting substrate; and a control unit for controlling the mounting unit and the imaging unit. An electronic component mounting apparatus for mounting electronic components in a plurality of mounting areas of the supporting substrate by controlling the mounting unit based on the overall position of the supporting substrate obtained based on
When the second electronic component is mounted in each mounting region of the supporting substrate having the first electronic component mounted in the plurality of mounting regions, the control unit has already mounted the second electronic component in the plurality of mounting regions of the supporting substrate. causing the imaging unit to image four or more preset first electronic components among the first electronic components, and acquiring position information of the first electronic component based on the captured image; and controlling the mounting unit to mount the second electronic component on the plurality of mounting areas based on the overall position of the supporting substrate obtained from the positional information. .
ことを特徴とする請求項1記載の電子部品の実装装置。 2. The electronic component mounting apparatus according to claim 1, wherein said control unit evaluates whether the positional information of said first electronic component obtained based on the captured image of said imaging unit is appropriate.
ことを特徴とする請求項1または2記載の電子部品の実装装置。 The control unit determines whether or not the position information of the first electronic components obtained based on the captured image of the imaging unit is appropriate, by two or more sets selected in advance from the four or more first electronic components. , in a set consisting of two electronic components, a line segment connecting the first electronic components obtained from reference position information stored in advance for each set, and the first electronic component obtained from the obtained position information Obtaining the angle formed by the line segment connecting the components and the length of the line segment connecting the first electronic components obtained from the acquired position information, and comparing the length and angle of these line segments. 3. The electronic component mounting apparatus according to claim 1, wherein the evaluation is performed by:
前記制御部は、前記撮像部に撮像させる第1の電子部品を、前記支持基板内で、前記支持基板の半径以上の直径を有する前記支持基板上の同心円に関し、この同心円に内接する長方形に基づいて設定する
ことを特徴とする請求項1~3のいずれかに記載の電子部品の実装装置。 The support substrate is a circular support substrate,
The control unit selects a first electronic component to be imaged by the imaging unit within the support substrate based on a rectangle inscribed in the concentric circle on the support substrate having a diameter equal to or larger than the radius of the support substrate. 4. The electronic component mounting apparatus according to any one of claims 1 to 3, wherein the electronic component mounting apparatus is set as follows.
ことを特徴とする請求項4記載の電子部品の実装装置。 5. The method according to claim 4, wherein the control unit sets the first electronic component to be imaged by the imaging unit based on four vertices and four midpoints of a rectangle inscribed in the concentric circle. Mounting equipment for electronic components.
前記制御部は、前記撮像部に撮像させる第1の電子部品を、前記支持基板内で、長方形に配置される複数の実装領域の長方形の配置に基づいて設定する
ことを特徴とする請求項1~3のいずれかに記載の電子部品の実装装置。 The support substrate is a rectangular support substrate,
2. The control unit sets the first electronic component to be imaged by the imaging unit based on a rectangular layout of a plurality of rectangular mounting areas within the support substrate. 4. The electronic component mounting apparatus according to any one of 1 to 3.
ことを特徴とする請求項6記載の電子部品の実装装置。 7. The control unit sets the first electronic component to be imaged by the imaging unit based on four vertexes and midpoints of four sides of the rectangular arrangement of the mounting area. mounting equipment for electronic components.
前記複数の実装領域に第1の電子部品が実装された支持基板における各実装領域に第2の電子部品を実装するに際し、前記支持基板の複数の実装領域に既に実装されている前記第1の電子部品のうち予め設定された4つ以上の前記第1の電子部品の撮像画像に基づいて前記第1の電子部品の位置情報を取得し、取得した前記位置情報により求めた前記支持基板の全***置に基づいて前記複数の実装領域に前記第2の電子部品の実装を行う
ことを特徴とする電子部品の実装方法。 An electronic component mounting method for mounting electronic components in a plurality of mounting regions of a support substrate by a mounting unit based on the overall position of the support substrate obtained based on an image captured by an imaging unit, comprising:
When mounting the second electronic component in each mounting region of the supporting substrate having the first electronic component mounted in the plurality of mounting regions, the first electronic component already mounted in the plurality of mounting regions of the supporting substrate is mounted. positional information of the first electronic component is obtained based on captured images of four or more preset first electronic components among the electronic components, and the entire support substrate obtained from the obtained positional information An electronic component mounting method, wherein the second electronic component is mounted in the plurality of mounting regions based on the position.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018001613A JP7178782B2 (en) | 2018-01-10 | 2018-01-10 | Electronic component mounting device and mounting method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018001613A JP7178782B2 (en) | 2018-01-10 | 2018-01-10 | Electronic component mounting device and mounting method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019121721A JP2019121721A (en) | 2019-07-22 |
JP7178782B2 true JP7178782B2 (en) | 2022-11-28 |
Family
ID=67306487
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018001613A Active JP7178782B2 (en) | 2018-01-10 | 2018-01-10 | Electronic component mounting device and mounting method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7178782B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7285162B2 (en) * | 2019-08-05 | 2023-06-01 | ファスフォードテクノロジ株式会社 | Die bonding apparatus and semiconductor device manufacturing method |
JP7436251B2 (en) * | 2020-03-16 | 2024-02-21 | ファスフォードテクノロジ株式会社 | Die bonding equipment and semiconductor device manufacturing method |
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-
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JP2016143729A (en) | 2015-01-30 | 2016-08-08 | Tdk株式会社 | Mounting system and mounting method of electronic component |
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