JP7174247B2 - 半導体素子の製造方法 - Google Patents
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Description
本願は、半導体素子の製造方法に関する。
半導体素子は、種々の形態の素子として製造されるが、例えば、半導体積層体、保護膜及びｐ側配線電極がこの順に積層された構造から、半導体積層体及び保護膜をエッチングしてｐ側配線を露出させることにより、発光素子に接続されたｐ側配線と外部との導通部としてのｐパッド電極を形成する工程がある（例えば、特許文献１等）。
このような工程では、半導体積層体及び保護膜だけでなく、ｐ側配線の一部もエッチングされるためにそのエッチング面に荒れが発生する。このようなエッチング面に、ｐパッド電極を形成すると、ｐ側配線のエッチング面の荒れによってｐパッド電極にも荒れが発生し、ｐパッド電極のワイヤボンディング不良が発生することがある。
これに対して、保護膜とｐ側配線との間の一部に、エッチングストップ層を形成することにより、ｐ側配線に荒れが発生することを防止することが試みられていた。
しかし、エッチングストップ層を形成する工程が煩雑となり、製造工程が増大するという課題がある。
本発明の一実施形態は、エッチングされにくい層を形成することによってエッチングによるｐ側配線の荒れ発生を防ぎつつ、工程が簡略化された半導体素子の製造方法を提供することを目的とする。
これに対して、保護膜とｐ側配線との間の一部に、エッチングストップ層を形成することにより、ｐ側配線に荒れが発生することを防止することが試みられていた。
しかし、エッチングストップ層を形成する工程が煩雑となり、製造工程が増大するという課題がある。
本発明の一実施形態は、エッチングされにくい層を形成することによってエッチングによるｐ側配線の荒れ発生を防ぎつつ、工程が簡略化された半導体素子の製造方法を提供することを目的とする。
本願は、以下の発明を含む。
ｎ側半導体層、活性層及びｐ側半導体層をこの順に積層した半導体積層体を準備する工程と、
前記ｐ側半導体層の上面の一部に、前記ｐ側半導体層側から、保護膜と第１ｐ配線層とをこの順に形成する工程と、
前記ｐ側半導体層の上面と前記第１ｐ配線層の上面とに亘って設けられ、前記ｐ側半導体層と電気的に導通する第２ｐ配線層を形成する工程と、
前記ｐ側半導体層の上面のうち、前記保護膜、前記第１ｐ配線層及び前記第２ｐ配線層が形成されていない領域の一部において、前記ｐ側半導体層及び前記活性層を除去して前記ｎ側半導体層を前記ｐ側半導体層及び前記活性層から露出させる工程と、
前記ｐ側半導体層及び前記活性層から露出した前記ｎ側半導体層の上面に設けられ、前記ｎ側半導体層と電気的に導通するｎ配線層を形成する工程と、
前記ｎ側半導体層側から前記半導体積層体及び前記保護膜を、前記第１ｐ配線層のエッチングレートが前記第２ｐ配線層のエッチングレートよりも低いエッチャントを用いて、エッチングにより除去して、前記第１ｐ配線層の下面を前記保護膜から露出させる工程と、
前記保護膜から露出した前記第１ｐ配線層の下面に設けられ、前記第１ｐ配線層と電気的に導通するｐ電極を形成する工程とを含む半導体素子の製造方法。
ｎ側半導体層、活性層及びｐ側半導体層をこの順に積層した半導体積層体を準備する工程と、
前記ｐ側半導体層の上面の一部に、前記ｐ側半導体層側から、保護膜と第１ｐ配線層とをこの順に形成する工程と、
前記ｐ側半導体層の上面と前記第１ｐ配線層の上面とに亘って設けられ、前記ｐ側半導体層と電気的に導通する第２ｐ配線層を形成する工程と、
前記ｐ側半導体層の上面のうち、前記保護膜、前記第１ｐ配線層及び前記第２ｐ配線層が形成されていない領域の一部において、前記ｐ側半導体層及び前記活性層を除去して前記ｎ側半導体層を前記ｐ側半導体層及び前記活性層から露出させる工程と、
前記ｐ側半導体層及び前記活性層から露出した前記ｎ側半導体層の上面に設けられ、前記ｎ側半導体層と電気的に導通するｎ配線層を形成する工程と、
前記ｎ側半導体層側から前記半導体積層体及び前記保護膜を、前記第１ｐ配線層のエッチングレートが前記第２ｐ配線層のエッチングレートよりも低いエッチャントを用いて、エッチングにより除去して、前記第１ｐ配線層の下面を前記保護膜から露出させる工程と、
前記保護膜から露出した前記第１ｐ配線層の下面に設けられ、前記第１ｐ配線層と電気的に導通するｐ電極を形成する工程とを含む半導体素子の製造方法。
本発明の一実施形態の半導体素子の製造方法によれば、工程を簡略化することができ、歩留りよく半導体素子を製造することができる。
以下の説明において参照する図面は、実施形態を概略的に示したものであるため、各部材のスケールや間隔、位置関係等が誇張、あるいは、部材の一部の図示が省略されている場合がある。また、平面図とその断面図において、各部材のスケールや間隔が一致しない場合もある。また、以下の説明では、同一の名称及び符号については原則として同一又は同質の部材を示しており、詳細な説明を適宜省略することとする。また、本明細書において、「上」、「下」等は構成要素間の相対的な位置を示すものであって、絶対的な位置を示すことを意図したものではない。
本発明の一実施形態における半導体素子の製造方法は、図１Ａに示すように、
ｎ側半導体層、活性層及びｐ側半導体層をこの順に積層した半導体積層体を準備する工程（Ｓ１）と、
前記ｐ側半導体層の上面の一部に、前記ｐ側半導体層側から、保護膜と第１ｐ配線層とをこの順に形成する工程（Ｓ２）と、
前記ｐ側半導体層の上面と前記第１ｐ配線層の上面とに亘って設けられ、前記ｐ側半導体層と電気的に導通する第２ｐ配線層を形成する工程（Ｓ３）と、
前記ｐ側半導体層の上面のうち、前記保護膜、前記第１ｐ配線層、及び前記第２ｐ配線層が形成されていない領域の一部において、前記ｐ側半導体層及び前記活性層を除去して前記ｎ側半導体層を前記ｐ側半導体層及び前記活性層から露出させる工程（Ｓ４）と、
前記ｐ側半導体層及び前記活性層から露出させた前記ｎ側半導体層の上面に設けられ、前記ｎ側半導体層と電気的に導通するｎ配線層を形成する工程（Ｓ５）と、
前記ｎ側半導体層側から前記半導体積層体及び前記保護膜を、前記第１ｐ配線層のエッチングレートが、前記第２ｐ配線層のエッチングレートよりも低いガスを用いてエッチングにより除去して、前記第１ｐ配線層の下面を前記保護膜から露出させる工程（Ｓ６）と、
前記保護膜から露出させた前記第１ｐ配線層の下面に設けられ、前記第１ｐ配線層と電気的に導通するｐ電極を形成する工程（Ｓ７）とを含む。
これらの工程は、この順に行うことが好ましい。
このような製造方法によって、煩雑な工程を回避して、保護膜とｐ側配線との間の一部に、第１ｐ配線層として、エッチングされにくい層を形成するという簡便な方法によって、ｐ側配線に荒れ等が発生することを効果的に防止することができる。その結果、ｐ側配線とｐ側配線に接続するｐ電極とが良好な電気的接続を実現することができ、消費電力の低減、電極材料等の剥れ又は劣化等を効果的に防止することができる高品質の半導体素子を、簡便かつ容易に、再現性よく製造することが可能となる。
ｎ側半導体層、活性層及びｐ側半導体層をこの順に積層した半導体積層体を準備する工程（Ｓ１）と、
前記ｐ側半導体層の上面の一部に、前記ｐ側半導体層側から、保護膜と第１ｐ配線層とをこの順に形成する工程（Ｓ２）と、
前記ｐ側半導体層の上面と前記第１ｐ配線層の上面とに亘って設けられ、前記ｐ側半導体層と電気的に導通する第２ｐ配線層を形成する工程（Ｓ３）と、
前記ｐ側半導体層の上面のうち、前記保護膜、前記第１ｐ配線層、及び前記第２ｐ配線層が形成されていない領域の一部において、前記ｐ側半導体層及び前記活性層を除去して前記ｎ側半導体層を前記ｐ側半導体層及び前記活性層から露出させる工程（Ｓ４）と、
前記ｐ側半導体層及び前記活性層から露出させた前記ｎ側半導体層の上面に設けられ、前記ｎ側半導体層と電気的に導通するｎ配線層を形成する工程（Ｓ５）と、
前記ｎ側半導体層側から前記半導体積層体及び前記保護膜を、前記第１ｐ配線層のエッチングレートが、前記第２ｐ配線層のエッチングレートよりも低いガスを用いてエッチングにより除去して、前記第１ｐ配線層の下面を前記保護膜から露出させる工程（Ｓ６）と、
前記保護膜から露出させた前記第１ｐ配線層の下面に設けられ、前記第１ｐ配線層と電気的に導通するｐ電極を形成する工程（Ｓ７）とを含む。
これらの工程は、この順に行うことが好ましい。
このような製造方法によって、煩雑な工程を回避して、保護膜とｐ側配線との間の一部に、第１ｐ配線層として、エッチングされにくい層を形成するという簡便な方法によって、ｐ側配線に荒れ等が発生することを効果的に防止することができる。その結果、ｐ側配線とｐ側配線に接続するｐ電極とが良好な電気的接続を実現することができ、消費電力の低減、電極材料等の剥れ又は劣化等を効果的に防止することができる高品質の半導体素子を、簡便かつ容易に、再現性よく製造することが可能となる。
（半導体積層体１２の準備：Ｓ１）
図１Ａ及び図２Ａに示すように、ｎ側半導体層１２ｎ、活性層１２ａ及びｐ側半導体層１２ｐをこの順に積層して半導体積層体１２を形成する。
半導体積層体１２の材料としては、例えば、III-V族化合物半導体、II-VI族化合物半導体等、種々の半導体が挙げられる。具体的には、ＩｎXＡｌYＧａ1-X-YＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）等の窒化物系の半導体材料が挙げられ、特にＩｎＮ、ＡｌＮ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＡｌＮ等を用いることが好ましい。
ｎ側半導体層、活性層及びｐ側半導体層は、それぞれ単層構造でもよいし、積層構造でもよい。活性層は、例えば、多重量子井戸構造または単一量子井戸構造を有することが好ましい。これら各層の厚みは、適宜調整することができる。
半導体積層体１２は、第１基板１１上に形成することが好ましい。第１基板１１は、ＭＯＣＶＤ（有機金属気相成長）法等、当該分野で公知の方法により半導体層をエピタキシャル成長させるための成長基板である。第１基板１１としては、例えば、サファイア基板、Ｓｉ基板、ＧａＮ基板等が挙げられる。第１基板１１は、図２Ａに示すように表面に凹凸形状を有していてもよい。また、第１基板１１は、表面にオフ角を有していてもよい。
図１Ａ及び図２Ａに示すように、ｎ側半導体層１２ｎ、活性層１２ａ及びｐ側半導体層１２ｐをこの順に積層して半導体積層体１２を形成する。
半導体積層体１２の材料としては、例えば、III-V族化合物半導体、II-VI族化合物半導体等、種々の半導体が挙げられる。具体的には、ＩｎXＡｌYＧａ1-X-YＮ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）等の窒化物系の半導体材料が挙げられ、特にＩｎＮ、ＡｌＮ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＡｌＮ等を用いることが好ましい。
ｎ側半導体層、活性層及びｐ側半導体層は、それぞれ単層構造でもよいし、積層構造でもよい。活性層は、例えば、多重量子井戸構造または単一量子井戸構造を有することが好ましい。これら各層の厚みは、適宜調整することができる。
半導体積層体１２は、第１基板１１上に形成することが好ましい。第１基板１１は、ＭＯＣＶＤ（有機金属気相成長）法等、当該分野で公知の方法により半導体層をエピタキシャル成長させるための成長基板である。第１基板１１としては、例えば、サファイア基板、Ｓｉ基板、ＧａＮ基板等が挙げられる。第１基板１１は、図２Ａに示すように表面に凹凸形状を有していてもよい。また、第１基板１１は、表面にオフ角を有していてもよい。
（保護膜１３及び第１ｐ配線層１４ｐの形成：Ｓ２）
図１Ａ及び図２Ｂに示すように、ｐ側半導体層１２ｐの上面の一部に、つまり、所定のパターンで、保護膜１３及び第１ｐ配線層１４ｐを、この順に形成する。
保護膜１３は、スパッタリング、真空蒸着法など、当該分野で公知の材料を用いて形成することができる。例えば、Ｓｉ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａ、Ａｌ等の酸化膜、窒化膜及び酸化窒化膜等、具体的には、ＳｉＯ2、ＺｒＯ2、ＳｉＮ、ＳｉＯＮ、ＢＮ、ＳｉＣ、ＳｉＯＣ、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＧａＮ等が挙げられる。保護膜１３は、単一の材料の単層膜又は積層膜で構成してもよく、異なる材料の積層膜で構成してもよい。なかでも、酸化膜と窒化膜との積層膜であることが好ましく、ＳｉＯ2とＳｉＮとの積層膜であることがより好ましく、半導体積層体側から、ＳｉＮ－ＳｉＯ2の積層膜が挙げられる。保護膜の厚みは、任意に設定することができる。
図１Ａ及び図２Ｂに示すように、ｐ側半導体層１２ｐの上面の一部に、つまり、所定のパターンで、保護膜１３及び第１ｐ配線層１４ｐを、この順に形成する。
保護膜１３は、スパッタリング、真空蒸着法など、当該分野で公知の材料を用いて形成することができる。例えば、Ｓｉ、Ｔｉ、Ｖ、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａ、Ａｌ等の酸化膜、窒化膜及び酸化窒化膜等、具体的には、ＳｉＯ2、ＺｒＯ2、ＳｉＮ、ＳｉＯＮ、ＢＮ、ＳｉＣ、ＳｉＯＣ、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＧａＮ等が挙げられる。保護膜１３は、単一の材料の単層膜又は積層膜で構成してもよく、異なる材料の積層膜で構成してもよい。なかでも、酸化膜と窒化膜との積層膜であることが好ましく、ＳｉＯ2とＳｉＮとの積層膜であることがより好ましく、半導体積層体側から、ＳｉＮ－ＳｉＯ2の積層膜が挙げられる。保護膜の厚みは、任意に設定することができる。
第１ｐ配線層１４ｐは、スパッタリング、真空蒸着法など、当該分野で公知の材料を用いて形成することができる。例えば、白金族元素の金属及び白金族元素を含む合金を用いることができる。第１ｐ配線は、単層でもよく、多層構造としてもよい。なかでも、第１ｐ配線層１４ｐは、多層構造であることが好ましく、Ｒｈ層を含む多層構造であることがより好ましい。例えば、半導体積層体１２側から、Ｔｉ－Ｒｈ、Ｔｉ－Ｒｈ－Ｔｉ、Ｒｈ－Ｔｉ等の多層構造が挙げられる。第１ｐ配線層１４ｐは、後述する第２ｐ配線層とともにｐ側の配線層を構成することに加えて、後述するように、半導体積層体１２からｐ配線層をエッチングにより露出する際に、エッチングされにくい層、言い換えるとｐ配線層の荒れの発生を抑制する層としての機能も果たす。第１ｐ配線層１４ｐの厚みは、上述した機能を果たすように、任意に設定することができる。例えば、第１ｐ配線層１４ｐの厚みは、０．１μｍ～０．５μｍが挙げられる。
ｐ側半導体層１２ｐの上面に保護膜１３及び第１ｐ配線層１４ｐをパターニングする方法は、半導体積層体上に予め所望の開口を有するレジストマスクを形成し、そのレジストマスクの上に、保護膜１３及び第１ｐ配線層１４ｐを形成し、レジストマスクをリフトオフすることにより、これら保護膜１３及び第１ｐ配線層１４ｐを所定のパターンで、半導体積層体１２の上面の一部に形成する方法が好ましい。このような方法とすることにより、保護膜１３及び第１ｐ配線層のパターニングを同じレジストマスクで行うことができるため、保護膜形成後に、保護膜とパターンの異なるｐ配線層の荒れの発生を抑制する層を形成する場合と比較して、製造工程を簡略化することができる。また、この方法とすることにより、エッチングされにくい層である第１ｐ配線層１４ｐをエッチングする必要がないため、保護膜１３及び第１ｐ配線層１４ｐのパターニングを簡便に行うことができる。
平面視において、保護膜１３及び第１ｐ配線層１４ｐは同じ又は略同じ形状であることがより好ましい。このように同じ形状とすることにより、後の工程での半導体積層体１２及び保護膜１３のエッチングの際に、第２ｐ配線層１５ｐのエッチングを低減又は防止することができ、ｐ側配線に荒れ等が発生することを効果的に防止することができる。
（第２ｐ配線層１５の形成：Ｓ３）
図１Ａ及び図２Ｃに示すように、得られたｐ側半導体層１２ｐ上に第２ｐ配線層１５ｐを形成する。第２ｐ配線層１５ｐは、比較的光反射性が高い部材であることが好ましい。第２ｐ配線層１５ｐに比較的光反射性が高い部材を用いることによって、活性層１２ａからの光をｎ側半導体層１２ｎ方向に効率よく取り出すことができる。
ここで、上述したｐ配線層の荒れの発生抑制機能及び比較的高い光反射性の両方の性質を備えた部材は、選出することが難しい。従って、第１ｐ配線層１４は、上述した配線層の荒れの発生を抑制する層であり、第２ｐ配線層１５ｐは、比較的光反射性が高い層であることが好ましい。
図１Ａ及び図２Ｃに示すように、得られたｐ側半導体層１２ｐ上に第２ｐ配線層１５ｐを形成する。第２ｐ配線層１５ｐは、比較的光反射性が高い部材であることが好ましい。第２ｐ配線層１５ｐに比較的光反射性が高い部材を用いることによって、活性層１２ａからの光をｎ側半導体層１２ｎ方向に効率よく取り出すことができる。
ここで、上述したｐ配線層の荒れの発生抑制機能及び比較的高い光反射性の両方の性質を備えた部材は、選出することが難しい。従って、第１ｐ配線層１４は、上述した配線層の荒れの発生を抑制する層であり、第２ｐ配線層１５ｐは、比較的光反射性が高い層であることが好ましい。
第２ｐ配線層１５ｐは、スパッタリング、真空蒸着法など、当該分野で公知の材料を用いて形成することができる。例えば、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｏｓ、Ｉｒ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｏ、Ｆｅ、Ｍｎ、Ｍｏ、Ｃｒ、Ｗ、Ｌａ、Ｃｕ、Ａｇ、Ｙ、Ａｌ、Ｓｉ、Ａｕ等の金属またはこれらの合金によって形成することができる。第２ｐ配線層１５ｐは、これら金属、合金の単層膜及び積層膜のいずれによって形成してもよく、なかでも、Ａｇを含む材料が好ましい。第２ｐ配線層１５ｐの厚みは、任意に設定することができ、例えば、０．１μｍ～２．０μｍが挙げられる。
第２ｐ配線層１５ｐは、ｐ側半導体層１２ｐの上面と第１ｐ配線層１４ｐの上面とに亘って配置され、ｐ側半導体層１２ｐと電気的に導通する。そのために、例えば、半導体積層体１２、保護膜１３及び第１ｐ配線層１４ｐの上方にレジストにより所望の開口を有するマスクを形成し、そのレジストマスクの上に、第２ｐ配線層を形成し、レジストマスクをリフトオフする方法で第２ｐ配線層１５ｐを形成することが好ましい。また、得られた半導体積層体上の全面に、第２ｐ配線層１５ｐを成膜し、フォトリソグラフィ及びエッチング工程によってパターニングする方法等により、ｐ側半導体層の上面と第１ｐ配線層の上面とに亘る所定のパターンで第２ｐ配線層１５ｐを形成することができる。
（ｎ側半導体層１２ｎの露出：Ｓ４）
図１Ａ及び図２Ｄに示すように、第２ｐ配線層１５ｐ等が形成された半導体積層体１２において、ｐ側半導体層１２ｐの上面のうち、保護膜１３、第１ｐ配線層１４ｐ及び第２ｐ配線層１５ｐが形成されていない領域の一部において、ｐ側半導体層１２ｐ及び活性層１２ａを除去し、ｎ側半導体層１２ｎをｐ側半導体層１２ｐ及び活性層１２ａから露出させる。これにより、例えば、後述する図５Ａに示すようなｎ側半導体層１２ｎの露出部１２ｘを形成することができる。このような露出は、例えば、ｐ側半導体層１２ｐの上面のうち、保護膜１３、第１ｐ配線層１４ｐ及び第２ｐ配線層１５ｐが形成されていない領域の一部に開口を有するレジストマスクを形成し、そのレジストマスクを利用して、ｐ側半導体層１２ｐ及び活性層１２ａをエッチングすることにより行うことができる。
図１Ａ及び図２Ｄに示すように、第２ｐ配線層１５ｐ等が形成された半導体積層体１２において、ｐ側半導体層１２ｐの上面のうち、保護膜１３、第１ｐ配線層１４ｐ及び第２ｐ配線層１５ｐが形成されていない領域の一部において、ｐ側半導体層１２ｐ及び活性層１２ａを除去し、ｎ側半導体層１２ｎをｐ側半導体層１２ｐ及び活性層１２ａから露出させる。これにより、例えば、後述する図５Ａに示すようなｎ側半導体層１２ｎの露出部１２ｘを形成することができる。このような露出は、例えば、ｐ側半導体層１２ｐの上面のうち、保護膜１３、第１ｐ配線層１４ｐ及び第２ｐ配線層１５ｐが形成されていない領域の一部に開口を有するレジストマスクを形成し、そのレジストマスクを利用して、ｐ側半導体層１２ｐ及び活性層１２ａをエッチングすることにより行うことができる。
なお、予め、保護膜１３、第１ｐ配線層１４ｐ及び第２ｐ配線層１５ｐの上面を被覆する保護膜１６を形成することが好ましい。保護膜１６は、上述した保護膜１３と同じ材料で形成することができる。また、保護膜１６は外部から導電部材への水分の侵入を防ぎ、第１ｐ配線層１４ｐ及び第２ｐ配線層１５ｐのマイグレーションを好適に防止することができるＳｉＮを用いることができる。半導体積層体１２の一部が除去されて形成された露出部１２ｘは、その表面がｐ側半導体層１２ｐ及び活性層１２ａから露出してもよいし、ｎ側半導体層１２ｎの厚み方向の一部が、ｐ側半導体層１２ｐ及び活性層１２ａとともにエッチングによって除去され、ｐ側半導体層１２ｐ及び活性層１２ａから露出してもよい。
露出部１２ｘの平面形状は特に限定されないが、通常、図５Ａに示す半導体素子を形成する場合には、１つの半導体素子に複数の露出部１２ｘが配置することから、例えば、三角形又は四角形等の多角形、円形又は楕円形等の形状が挙げられる。平面視における、露出部１２ｘの合計面積は、半導体素子の大きさによって適宜調整することができ、例えば、半導体素子を構成する半導体積層体の平面視における面積の０．３％～３０％程度が挙げられる。また、各露出部１２ｘの直径又は一辺は、５．０μｍ～３０．０μｍ程度が挙げられる。複数の露出したｎ側半導体層１２ｎは、それぞれが略同じ大きさ及び略同じ形状であることが好ましい。これによって、半導体素子の電流密度分布のばらつきを抑制させることができる。
（ｎ配線層１８ｎの形成：Ｓ５）
図１Ａ及び図２Ｅに示すように、ｐ側半導体層１２ｐ及び活性層１２ａから露出したｎ側半導体層１２ｎに、ｎ側半導体層１２ｎと電気的に導通するｎ配線層１８ｎを形成する。
ｎ配線層１８ｎは、上述した第２ｐ配線層１５ｐで例示した材料と同様のものを用いることができる。例えば、Ｔｉ、Ａｌ、Ｓｉ、Ｃｕ等の金属またはこれらの合金を含む材料によって形成することができる。ｎ配線層１８ｎは、これら金属、合金の単層膜及び積層膜のいずれによって形成してもよい。ｎ配線層１８ｎの厚みは、任意に設定することができ、例えば、０．３μｍ～１．０μｍが挙げられる。
図１Ａ及び図２Ｅに示すように、ｐ側半導体層１２ｐ及び活性層１２ａから露出したｎ側半導体層１２ｎに、ｎ側半導体層１２ｎと電気的に導通するｎ配線層１８ｎを形成する。
ｎ配線層１８ｎは、上述した第２ｐ配線層１５ｐで例示した材料と同様のものを用いることができる。例えば、Ｔｉ、Ａｌ、Ｓｉ、Ｃｕ等の金属またはこれらの合金を含む材料によって形成することができる。ｎ配線層１８ｎは、これら金属、合金の単層膜及び積層膜のいずれによって形成してもよい。ｎ配線層１８ｎの厚みは、任意に設定することができ、例えば、０．３μｍ～１．０μｍが挙げられる。
なお、ｐ側半導体層１２ｐ及び活性層１２ａから露出したｎ側半導体層１２ｎは、平面視において、半導体積層体の所定の領域において、複数形成される。また、ｐ側半導体層１２ｐ及び活性層１２ａの除去により形成された凹部の側面において、半導体積層体１２ｎの上面からｐ側半導体層１２ｐ及び活性層１２ａが露出する。従って、半導体積層体１２ｎの上面から露出したｐ側半導体層１２ｐ及び活性層１２ａにｎ配線層１８ｎが接触しないように、ｎ配線層１８ｎが形成される前の半導体積層体１２上方に、絶縁膜１７を形成することが好ましい。絶縁膜１７は、ｐ側半導体層１２ｐ及び活性層１２ａから露出したｎ側半導体層１２ｎ上にのみ開口を有し、この開口を通して露出したｎ側半導体層１２ｎに電気的に通電するｎ配線層１８ｎを形成することが好ましい。絶縁膜１７は、上述した保護膜１３及び保護膜１６で例示した材料と同様のものを用いて形成することができる。
ｎ配線層１８ｎは、ｐ側半導体層１２ｐ及び活性層１２ａから露出したｎ側半導体層１２ｎに接触する限り、その平面形状は特に限定されないが、通常、図５Ａに示す半導体素子１を形成する場合には、ｐ側半導体層１２ｐ及び活性層１２ａから露出した複数のｎ側半導体層１２ｎが存在することから、これらの全て又は一部に接触し得る大きさ及び形状とすることが好ましい。具体的には、複数の露出部１２ｘが形成された領域を取り囲んでオーバーラップする四角形又はそれに近似する形状が挙げられる。ｎ配線層１８の平面形状は、例えば、角が丸みを帯びたもの等が挙げられる。
（第１ｐ配線層１４ｐの下面の露出：Ｓ６）
半導体積層体１２が第１基板１１上の形成されている場合には、半導体積層体１２から第１基板１１を除去した後、図１Ａ及び図２Ｆに示すように、第１ｐ配線層１４ｐが形成された領域の一部において、第１ｐ配線層１４ｐとは反対側から、半導体積層体１２及び保護膜１３を除去して、第１ｐ配線層１４ｐの下面を半導体積層体１２及び保護膜１３から露出させる。
半導体積層体１２が第１基板１１上の形成されている場合には、半導体積層体１２から第１基板１１を除去した後、図１Ａ及び図２Ｆに示すように、第１ｐ配線層１４ｐが形成された領域の一部において、第１ｐ配線層１４ｐとは反対側から、半導体積層体１２及び保護膜１３を除去して、第１ｐ配線層１４ｐの下面を半導体積層体１２及び保護膜１３から露出させる。
半導体積層体１２及び保護膜１３は、当該分野で公知の方法を利用して除去することができる。例えば、フォトリソグラフィ及びエッチング工程が挙げられる。エッチングは、ドライエッチング及びウェットエッチングのいずれを利用してもよい。なかでも、ドライエッチングが好ましい。
ｎ側半導体層１２ｎ、活性層１２ａ、ｐ側半導体層１２ｐ及び保護膜１３は、１回のフォトリソグラフィ工程で作成した１種類のマスクを用いてエッチングしてもよいし、それぞれ又は一部異なるマスクを形成し、そのマスクを用いてエッチングしてもよい。また、ｎ側半導体層１２ｎ、活性層１２ａ、ｐ側半導体層１２ｐ及び保護膜１３は、同じエッチャントを利用してエッチングしてもよいが、それらの材料、エッチングレート等によって、それぞれ又は一部において異なるエッチャントを利用してエッチングすることが好ましい。例えば、第１ｐ配線層１４ｐの下面でエッチングが確実に停止するように、第１ｐ配線層１４ｐへのエッチングレートは比較的低く、さらに、半導体積層体１２及び保護膜１３へのエッチングレートよりは比較的高いエッチャントを用いてエッチングすることが好ましい。また、エッチング中において、エッチャントが被エッチング層以外の層に作用することを防止するために、第１ｐ配線層１４ｐのエッチングレートは、さらに、第２ｐ配線層１５ｐのエッチングレートよりも低いエッチャントとすることがより好ましい。このようなエッチャントを用いることにより、第１ｐ配線層１４ｐが、上述した、ｐ配線層の荒れの発生を抑制する層として機能するため、意図しない層のエッチング又は表面の荒れを抑制して、確実に、半導体積層体１２を順次除去するとともに、さらに保護膜１３を除去することができ、第１ｐ配線層１４ｐの下面を露出させることができる。ｐ配線層の表面の荒れの発生が抑制されることにより、後述するｐ電極２０ｐと、ｐ配線層とのコンタクトを良好なものとすることができる。さらに、ｐ配線層の表面の荒れの発生が抑制されることにより、ｐ電極２０ｐにも荒れが発生しにくくなり、ｐ電極２０ｐにワイヤボンディングを行う場合において、ｐ電極２０ｐとワイヤとのコンタクトを良好なものとすることができる。
例えば、ｎ側半導体層１２ｎ、活性層１２ａ及びｐ側半導体層１２ｐがＧａＮ系の半導体層により形成されている場合、エッチャントとしては、塩素ガスを含むガス等が挙げられる。また、保護膜１３がＳｉＮ－ＳｉＯ2の積層膜で形成されている場合、エッチャントとしては、フッ素ガスを含むガス等が挙げられる。そして、これらのエッチャントはいずれも、半導体積層体１２又は保護膜１３のエッチングレートが、例えば、Ｔｉ／Ｒｈ／Ｔｉの積層膜で形成された第１ｐ配線層１４ｐのエッチングレートよりも大きい。これらのエッチングレートの差は、１５００Å／ｍｉｎ～２０００Å／ｍｉｎが挙げられる。
（ｐ電極２０ｐの形成：Ｓ７）
図１Ａ及び図２Ｇに示すように、下面において露出した第１ｐ配線層１４ｐに電気的に導通するｐ電極２０ｐを形成する。
ｐ電極２０ｐは、例えば、上述した第１ｐ配線層１４ｐ、第２ｐ配線層１５ｐ等で例示した導電性材料によって形成することができる。ｐ電極２０ｐは、リフトオフ法、フォトリソグラフィ及びエッチング工程等、当該分野で公知の方法を利用して形成することができる。なかでも、ｐ電極２０ｐは、例えば、Ａｕ層を含むものが好ましく、Ａｕ層が最表面に配置した導電性材料で形成されているものがより好ましく、Ｔｉ／Ｐｔ／Ａｕ層がさらに好ましい。ｐ電極２０ｐの厚みは、例えば、０．１μｍ～１．０μｍが挙げられる。
図１Ａ及び図２Ｇに示すように、下面において露出した第１ｐ配線層１４ｐに電気的に導通するｐ電極２０ｐを形成する。
ｐ電極２０ｐは、例えば、上述した第１ｐ配線層１４ｐ、第２ｐ配線層１５ｐ等で例示した導電性材料によって形成することができる。ｐ電極２０ｐは、リフトオフ法、フォトリソグラフィ及びエッチング工程等、当該分野で公知の方法を利用して形成することができる。なかでも、ｐ電極２０ｐは、例えば、Ａｕ層を含むものが好ましく、Ａｕ層が最表面に配置した導電性材料で形成されているものがより好ましく、Ｔｉ／Ｐｔ／Ａｕ層がさらに好ましい。ｐ電極２０ｐの厚みは、例えば、０．１μｍ～１．０μｍが挙げられる。
基板１１を除去することにより露出した、半導体層１２ｎの下面と、第１ｐ配線層１４ｐを露出させることにより露出した半導体積層体１２の側面と、には、ｐ電極２０ｐを形成する前に、絶縁膜１９を形成することが好ましい。なお、上述した半導体層１２ｎの下面には、図２Ｇに示すように、凹凸が形成されていることが好ましい。絶縁膜１９は、第１ｐ配線層１４ｐの一部上にのみ開口を有している。絶縁膜１９の開口には、露出した第１ｐ配線層１４ｐに電気的に通電するｐ電極２０ｐが形成される。絶縁膜１９は、上述した保護膜及び絶縁膜で例示した材料と同様のものを用いることができる。なお、図２Ｇに示す、ｎ側半導体層１２ｎの表面に形成された微細な凹凸に関して、詳細は後述する。
ｐ電極２０ｐは、第１ｐ配線層１４ｐに接触する限り、その平面形状は特に限定されないが、通常、図５Ａに示す半導体素子を形成する場合には、半導体積層体１２が存在する領域の側方に配置させることが好ましい。具体的には、ｐ電極２０ｐは、半導体積層体１２に隣接し、四角形又はそれに近似する形状が挙げられる。
（他の半導体素子の製造工程）
上述した半導体素子の製造方法において、Ｓ１～Ｓ７に加えて、上述した半導体積層体を第１基板上に形成した場合、第２基板と貼り合わせる工程及び第１基板を除去する工程、各種絶縁膜及び／又は導電膜を形成する工程等を含んでいてもよい。具体的には、上述した半導体素子の製造方法において、半導体素子を貼り合せ基板構造とするために、第２基板への貼り合せ工程をさらに含んでいることが好ましく、Ｓ５の後、Ｓ６の前に、第２基板と貼り合わせる工程及び第１基板を除去する工程等を含むことがより好ましい。
上述した半導体素子の製造方法において、Ｓ１～Ｓ７に加えて、上述した半導体積層体を第１基板上に形成した場合、第２基板と貼り合わせる工程及び第１基板を除去する工程、各種絶縁膜及び／又は導電膜を形成する工程等を含んでいてもよい。具体的には、上述した半導体素子の製造方法において、半導体素子を貼り合せ基板構造とするために、第２基板への貼り合せ工程をさらに含んでいることが好ましく、Ｓ５の後、Ｓ６の前に、第２基板と貼り合わせる工程及び第１基板を除去する工程等を含むことがより好ましい。
（第２基板２３への貼り合せ等）
第２基板への貼り合せ工程は、図１Ｂ及び図３Ａ－３Ｅに示すように、導電性材料層２１を形成する工程（Ｓ５－１）、導電性材料層２１の上面を平坦化する工程（Ｓ５－２）、第２基板２３を準備する工程（Ｓ５－３）、半導体積層体１２と第２基板２３とを貼り合わせる工程（Ｓ５－４）を含み、上述した半導体積層体１２を予め第１基板１１上に形成した場合には、第１基板１１を除去する工程（Ｓ５－５）を含んでいてもよく、任意の段階で、第２基板側の裏面に金属層を形成する工程（Ｓ７－１）、得られた半導体積層体１２を半導体素子に個片化する工程（Ｓ７－２）等をさらに含んでいてもよい。
第２基板への貼り合せ工程は、図１Ｂ及び図３Ａ－３Ｅに示すように、導電性材料層２１を形成する工程（Ｓ５－１）、導電性材料層２１の上面を平坦化する工程（Ｓ５－２）、第２基板２３を準備する工程（Ｓ５－３）、半導体積層体１２と第２基板２３とを貼り合わせる工程（Ｓ５－４）を含み、上述した半導体積層体１２を予め第１基板１１上に形成した場合には、第１基板１１を除去する工程（Ｓ５－５）を含んでいてもよく、任意の段階で、第２基板側の裏面に金属層を形成する工程（Ｓ７－１）、得られた半導体積層体１２を半導体素子に個片化する工程（Ｓ７－２）等をさらに含んでいてもよい。
（導電性材料層２１の形成：Ｓ５－１）
図１Ｂ及び図３Ａに示すように、ｎ配線層１８ｎが形成された半導体積層体１２の上に、導電性材料層２１を、ｎ配線層１８ｎに接続するように形成する。
この場合、半導体素子は、通常、所定の平面形状に個片化されて形成されるため、例えば、導電性材料層２１は、平面視において、半導体積層体１２を半導体素子ごとに分離する個片化予定線上に設けないように形成することが好ましい。これにより、後述する半導体素子の個片化を容易に行うことができる。そのために、導電性材料層２１は、所定の形状のマスクを用いて又は所定の部位に開口を有するレジストマスクを用いて、ｎ配線層１８ｎの上に形成し、パターニング又はリフトオフ法によってパターニングすることが好ましい。
図１Ｂ及び図３Ａに示すように、ｎ配線層１８ｎが形成された半導体積層体１２の上に、導電性材料層２１を、ｎ配線層１８ｎに接続するように形成する。
この場合、半導体素子は、通常、所定の平面形状に個片化されて形成されるため、例えば、導電性材料層２１は、平面視において、半導体積層体１２を半導体素子ごとに分離する個片化予定線上に設けないように形成することが好ましい。これにより、後述する半導体素子の個片化を容易に行うことができる。そのために、導電性材料層２１は、所定の形状のマスクを用いて又は所定の部位に開口を有するレジストマスクを用いて、ｎ配線層１８ｎの上に形成し、パターニング又はリフトオフ法によってパターニングすることが好ましい。
導電性材料層２１の材料としては、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｔａ及びこれらの金属又は合金等の単層膜又は積層膜が挙げられる。
導電性材料層２１は、後述する第２基板と貼り合せた場合、半導体積層体１２と、第２基板に積層された接合部材等との熱膨張係数の違いから生じる応力によって発生する接合部材等の反りを低減する役割をも果たす。通常、接合部材として用いられる材料は、半導体積層体１２として一般的に用いられる半導体材料に比べて熱膨張係数が大きい。このため、接合部材が加熱後に冷却されて収縮することにより、半導体素子に生じる内部応力を低減するために、導電性材料層２１、接合部材よりも熱膨張係数が小さい材料を用いることが好ましい。例えば、導電性材料層２１は、ＡｌＣｕ合金によって形成することができる。導電性材料層２１は、スパッタリング、蒸着等の公知の方法によって形成することができる。導電性材料層２１の厚みは、例えば、１０．０μｍ～２０．０μｍ程度が挙げられる。
導電性材料層２１は、後述する第２基板と貼り合せた場合、半導体積層体１２と、第２基板に積層された接合部材等との熱膨張係数の違いから生じる応力によって発生する接合部材等の反りを低減する役割をも果たす。通常、接合部材として用いられる材料は、半導体積層体１２として一般的に用いられる半導体材料に比べて熱膨張係数が大きい。このため、接合部材が加熱後に冷却されて収縮することにより、半導体素子に生じる内部応力を低減するために、導電性材料層２１、接合部材よりも熱膨張係数が小さい材料を用いることが好ましい。例えば、導電性材料層２１は、ＡｌＣｕ合金によって形成することができる。導電性材料層２１は、スパッタリング、蒸着等の公知の方法によって形成することができる。導電性材料層２１の厚みは、例えば、１０．０μｍ～２０．０μｍ程度が挙げられる。
（導電性材料層２１の平坦化：Ｓ５－２）
導電性材料層２１を形成した後、図１Ｂ及び図３Ｂに示すように、その表面を平坦化することが好ましい。これにより、後述する第２基板に対して密着性を良好に接合することができる。
導電性材料層２１の平坦化は、例えば、ＣＭＰ等、当該分野で公知の方法を利用して行うことができる。導電性材料層２１を平坦化するためには、例えば、導電性材料層２１の厚みの１０％～９０％程度を除去する。例えば、導電性材料層２１の厚みを１．０μｍ程度残存するように除去することが好ましい。
導電性材料層２１を形成した後、図１Ｂ及び図３Ｂに示すように、その表面を平坦化することが好ましい。これにより、後述する第２基板に対して密着性を良好に接合することができる。
導電性材料層２１の平坦化は、例えば、ＣＭＰ等、当該分野で公知の方法を利用して行うことができる。導電性材料層２１を平坦化するためには、例えば、導電性材料層２１の厚みの１０％～９０％程度を除去する。例えば、導電性材料層２１の厚みを１．０μｍ程度残存するように除去することが好ましい。
導電性材料層２１の表面を平坦化した後、図３Ｃに示すように、その表面に、後述する第２基板との接合のために、接合層２２を形成することが好ましい。接合層２２は、例えば、ＴｉＮｉＳｎ、ＮｉＳｎ、ＡｕＳｎ、ＰｂＳｎ、Ａｕ、ＡｕＧｅ、ＡｕＺｎ等の比較的低融点の金属材料を用いて形成することができる。また、接合層２２として、熱硬化性樹脂に導電性粒子を含有させた異方性導電接着剤を用いてもよい。接合層２２の厚みは、例えば、１．０μｍ～５．０μｍが挙げられる。
（第２基板２３の準備：Ｓ５－３）
図１Ｂ及び図３Ｄに示すように、得られた半導体積層体１２に貼り合わせるための第２基板２３を準備する。
第２基板２３としては、例えば、Ｓｉ、Ｍｏ、ＣｕＷ等からなる導電性基板が挙げられる。なかでも、抵抗率が低く、安価でチップ化しやすいという観点から、Ｓｉ基板が好ましい。第２基板２３の厚みは、半導体素子の放熱性、機械的強度、半導体素子の小型化等の観点から、５０μｍ～５００μｍが挙げられ、１００μｍ～３００μｍが好ましい。
図１Ｂ及び図３Ｄに示すように、得られた半導体積層体１２に貼り合わせるための第２基板２３を準備する。
第２基板２３としては、例えば、Ｓｉ、Ｍｏ、ＣｕＷ等からなる導電性基板が挙げられる。なかでも、抵抗率が低く、安価でチップ化しやすいという観点から、Ｓｉ基板が好ましい。第２基板２３の厚みは、半導体素子の放熱性、機械的強度、半導体素子の小型化等の観点から、５０μｍ～５００μｍが挙げられ、１００μｍ～３００μｍが好ましい。
第２基板２３の上には、金属層２４と接合層２５とをこの順に形成することが好ましい。金属層２４としては、Ｐｔを含む層が好ましい。金属層２４の厚みは、例えば、０．０５μｍ～０．２５μｍが挙げられる。また、接合層２５としては、上述した比較的低融点の金属材料、熱硬化性樹脂に導電性粒子を含有させた異方性導電接着剤を用いて形成することができる。接合層２５の厚みは、例えば、１．０μｍ～５．０μｍが挙げられる。このように、第２基板２３と接合層２５との間に金属層２４を形成することにより、第２基板２３と接合層２５との密着性をより向上させることができる。これらの金属層２４及び接合層２５は、スパッタリング、蒸着又はこれらを組み合わせて形成することができる。
（貼り合わせ：Ｓ５－４）
図１Ｂ及び図３Ｅに示すように、第２基板２３と半導体積層体１２とを、接合層２２、２５を介して貼り合わせる。接合層２２、２５を接合させる方法としては、例えば、半導体積層体１２と第２基板２３とを加熱した状態で、互いに接合層２２、２５を対向させて圧着する方法、原子拡散接合法、水酸基接合法及び表面活性化接合法等の常温接合法等が挙げられる。加熱により、第２基板２３と半導体積層体１２とを貼り合わせる場合は、用いる接合部材、導電性材料等によって、加熱温度、時間等は、適宜設定することができる。これにより、接合層２２、２５が一体又は略一体的に接合され、第２基板２３を半導体積層体１２上に一体的に貼り合せることができる。
図１Ｂ及び図３Ｅに示すように、第２基板２３と半導体積層体１２とを、接合層２２、２５を介して貼り合わせる。接合層２２、２５を接合させる方法としては、例えば、半導体積層体１２と第２基板２３とを加熱した状態で、互いに接合層２２、２５を対向させて圧着する方法、原子拡散接合法、水酸基接合法及び表面活性化接合法等の常温接合法等が挙げられる。加熱により、第２基板２３と半導体積層体１２とを貼り合わせる場合は、用いる接合部材、導電性材料等によって、加熱温度、時間等は、適宜設定することができる。これにより、接合層２２、２５が一体又は略一体的に接合され、第２基板２３を半導体積層体１２上に一体的に貼り合せることができる。
（第１基板１１の除去：Ｓ５－５）
図１Ｂ及び図３Ｆに示すように、第１基板１１を除去する。第１基板の除去は、第２基板２３と半導体積層体１２とを貼り合せる前後のいずれに行ってもよいが、半導体積層体１２に適度の強度を付与するために、第２基板を貼り合せた後に、図１Ｂ及び図３Ｆに示すように、第１基板１１を、半導体積層体１２から除去することが好ましい。第１基板１１は、レーザリフトオフ法、研削、エッチング等によって、半導体積層体１２から剥離させることによって除去することができる。また、図３Ｆに示すように、第１基板１１を除去した後、露出したｎ側半導体層１２ｎの表面をＣＭＰ処理等により研磨することで、ｎ側半導体層１２ｎの表面を平坦化することが好ましい。
なお、上述した図２Ｆに示す、Ｓ６における第１ｐ配線層１４ｐの下面の露出工程は、図１Ｂに示すように、露出後における半導体積層体１２等の強度を確保するために、上述したＳ５－１からＳ５－５で表される第２基板の一連の形成及び貼り合せ工程を行った後に行うことが好ましい（図４Ａ参照）。
図１Ｂ及び図３Ｆに示すように、第１基板１１を除去する。第１基板の除去は、第２基板２３と半導体積層体１２とを貼り合せる前後のいずれに行ってもよいが、半導体積層体１２に適度の強度を付与するために、第２基板を貼り合せた後に、図１Ｂ及び図３Ｆに示すように、第１基板１１を、半導体積層体１２から除去することが好ましい。第１基板１１は、レーザリフトオフ法、研削、エッチング等によって、半導体積層体１２から剥離させることによって除去することができる。また、図３Ｆに示すように、第１基板１１を除去した後、露出したｎ側半導体層１２ｎの表面をＣＭＰ処理等により研磨することで、ｎ側半導体層１２ｎの表面を平坦化することが好ましい。
なお、上述した図２Ｆに示す、Ｓ６における第１ｐ配線層１４ｐの下面の露出工程は、図１Ｂに示すように、露出後における半導体積層体１２等の強度を確保するために、上述したＳ５－１からＳ５－５で表される第２基板の一連の形成及び貼り合せ工程を行った後に行うことが好ましい（図４Ａ参照）。
（金属層２６の形成：Ｓ７－１）
図１Ｂ及び図４Ｂに示すように、第１基板１１を除去した後、また、露出したｎ側半導体層１２ｎの表面を研磨した後、第２基板２３の半導体積層体１２側とは反対側の面に、金属層２６を形成することが好ましい。このような金属層２６は、上述した第１ｐ配線層、第２ｐ配線層、ｎ電極等で例示した材料と同様のものを用いて形成することができる。なかでも、パッド電極としてワイヤボンディング等に適したＡｕ、Ａｌ又は白金族元素の金属等を含むことが好ましく、Ｐｔを含む層又はＰｔ層によって形成することがより好ましい。この場合に金属層２６の厚みは、例えば、５００Å～５０００Åが挙げられる。
また、金属層２６を形成する前に、第２基板２３の表面を研削することが好ましい。第２基板２３の表面を研削することによって、後述する半導体素子への個片化を簡便に行うことができる。
図１Ｂ及び図４Ｂに示すように、第１基板１１を除去した後、また、露出したｎ側半導体層１２ｎの表面を研磨した後、第２基板２３の半導体積層体１２側とは反対側の面に、金属層２６を形成することが好ましい。このような金属層２６は、上述した第１ｐ配線層、第２ｐ配線層、ｎ電極等で例示した材料と同様のものを用いて形成することができる。なかでも、パッド電極としてワイヤボンディング等に適したＡｕ、Ａｌ又は白金族元素の金属等を含むことが好ましく、Ｐｔを含む層又はＰｔ層によって形成することがより好ましい。この場合に金属層２６の厚みは、例えば、５００Å～５０００Åが挙げられる。
また、金属層２６を形成する前に、第２基板２３の表面を研削することが好ましい。第２基板２３の表面を研削することによって、後述する半導体素子への個片化を簡便に行うことができる。
また、金属層２６形成の前または後に、ｎ側半導体層１２ｎの表面に、微細な凹凸を形成することが好ましい。このような微細な凹凸を形成することにより、ｎ側半導体層１２ｎにおける光取り出し面側の表面積が増加し、光取り出し効率を上昇させることができる。このような微細な凹凸の形成は、例えば、水酸化テトラメチルアンモニウム（Tetramethylammonium hydroxide：ＴＭＡＨ）溶液を用いて、ウェットエッチングによって行ってもよい。
（半導体素子への個片化：Ｓ７－２）
その後、図１Ｂに示すように、得られた半導体積層体１２を、個々の半導体素子に個片化する。個片化は、ブレードダイシング、レーザダイシング等のダイシング法によって行うことができる。個片化の前に、半導体積層体１２又は第２基板２３等に、溝部等を形成し、この溝部等を利用して、個片化してもよい。溝部は、レジストマスクを用いて、半導体積層体１２等をエッチングすることによって又はレーザスクライビングによって形成することができる。
特に、上述したように、導電性材料層２１が、半導体素子の個片化予定線上に形成されていない場合には、導電性材料層２１を切断する必要がなく、半導体素子１の個片化を容易に行うことができる。個片化は、半導体素子の平面視形状、例えば、正方形、長方形、六角形等の多角形、円形等に行うことができる。
以上の工程を行うことで、図５Ａ及び５Ｂに示す半導体素子を製造することができる。
例えば、半導体素子の長手方向の長さは５００μｍ～２５００μｍ、短手方向の長さは４００μｍ～２０００μｍである。
その後、図１Ｂに示すように、得られた半導体積層体１２を、個々の半導体素子に個片化する。個片化は、ブレードダイシング、レーザダイシング等のダイシング法によって行うことができる。個片化の前に、半導体積層体１２又は第２基板２３等に、溝部等を形成し、この溝部等を利用して、個片化してもよい。溝部は、レジストマスクを用いて、半導体積層体１２等をエッチングすることによって又はレーザスクライビングによって形成することができる。
特に、上述したように、導電性材料層２１が、半導体素子の個片化予定線上に形成されていない場合には、導電性材料層２１を切断する必要がなく、半導体素子１の個片化を容易に行うことができる。個片化は、半導体素子の平面視形状、例えば、正方形、長方形、六角形等の多角形、円形等に行うことができる。
以上の工程を行うことで、図５Ａ及び５Ｂに示す半導体素子を製造することができる。
例えば、半導体素子の長手方向の長さは５００μｍ～２５００μｍ、短手方向の長さは４００μｍ～２０００μｍである。
このような製造方法は、保護膜とｐ側配線との間の一部に、第１ｐ配線層として、エッチングされにくい層を形成するという簡便な方法によって、ｐ側配線に荒れ等が発生することを効果的に防止することができる。その結果、ｐ側配線とｐ側配線に接続するｐ電極とが良好な電気的接続を実現することができ、消費電力の低減、電極材料等の剥れ又は劣化等を効果的に防止することができる高品質の半導体素子を、簡便かつ容易に、再現性よく製造することが可能となる。
１ 半導体素子
１１ 第１基板
１２ 半導体積層体
１２ａ 活性層
１２ｎ ｎ側半導体層
１２ｐ ｐ側半導体層
１２ｘ 露出部
１３、１６ 保護膜
１４ｐ 第１ｐ配線層
１５ｐ 第２ｐ配線層
１７、１９ 絶縁膜
１８ｎ ｎ配線層
２０ｐ ｐ電極
２１ 導電性材料層
２２、２５ 接合層
２３ 第２基板
２４、２６ 金属層
１１ 第１基板
１２ 半導体積層体
１２ａ 活性層
１２ｎ ｎ側半導体層
１２ｐ ｐ側半導体層
１２ｘ 露出部
１３、１６ 保護膜
１４ｐ 第１ｐ配線層
１５ｐ 第２ｐ配線層
１７、１９ 絶縁膜
１８ｎ ｎ配線層
２０ｐ ｐ電極
２１ 導電性材料層
２２、２５ 接合層
２３ 第２基板
２４、２６ 金属層
Claims (6)
- ｎ側半導体層、活性層及びｐ側半導体層をこの順に積層した半導体積層体を準備する工程と、
前記ｐ側半導体層の上面の一部に、前記ｐ側半導体層側から、保護膜と第１ｐ配線層とをこの順に形成する工程と、
前記ｐ側半導体層の上面と前記第１ｐ配線層の上面とに亘って設けられ、前記ｐ側半導体層と電気的に導通する第２ｐ配線層を形成する工程と、
前記ｐ側半導体層の上面のうち、前記保護膜、前記第１ｐ配線層及び前記第２ｐ配線層が形成されていない領域の一部において、前記ｐ側半導体層及び前記活性層を除去して前記ｎ側半導体層を前記ｐ側半導体層及び前記活性層から露出させる工程と、
前記ｐ側半導体層及び前記活性層から露出した前記ｎ側半導体層の上面に設けられ、前記ｎ側半導体層と電気的に導通するｎ配線層を形成する工程と、
前記ｎ側半導体層側から前記半導体積層体及び前記保護膜を、前記第１ｐ配線層のエッチングレートが前記第２ｐ配線層のエッチングレートよりも低いエッチャントを用いて、エッチングにより除去して、前記第１ｐ配線層の下面を前記保護膜から露出させる工程と、
前記保護膜から露出した前記第１ｐ配線層の下面に設けられ、前記第１ｐ配線層と電気的に導通するｐ電極を形成する工程とを含む半導体素子の製造方法。 - 前記半導体積層体を第１基板上に形成する工程と、
前記ｎ配線層の上方に導電性材料層を形成する工程と、
前記導電性材料層の上面を平坦化する工程と、
金属層が形成された第２基板を準備する工程と、
前記導電性材料層と前記金属層とを対向させ、前記第１基板と前記第２基板とを貼り合わせる工程と、
前記第１基板を前記半導体積層体から除去する工程と、をさらに含む請求項１に記載の半導体素子の製造方法。 - 前記ｎ側半導体層を露出させる工程において、前記ｎ側半導体層を複数個所で露出させる請求項１または２に記載の半導体素子の製造方法。
- 前記第１ｐ配線層は、Ｒｈを含む請求項１～３のいずれか１つに記載の半導体素子の製造方法。
- 前記保護膜と前記第１ｐ配線層とをこの順に形成する工程において、前記ｐ側半導体層の上面の前記保護膜と前記第１ｐ配線層とを、レジストマスクをリフトオフすることによって形成する請求項１～４のいずれか１つに記載の半導体素子の製造方法。
- 前記エッチングを、ドライエッチングにより行う請求項１～５のいずれか１つに記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020141037A JP2020141037A (ja) | 2020-09-03 |
| JP7174247B2 true JP7174247B2 (ja) | 2022-11-17 |
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| Country | Link |
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| JP (1) | JP7174247B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011216524A (ja) | 2010-03-31 | 2011-10-27 | Toyoda Gosei Co Ltd | Ｉｉｉ族窒化物半導体発光素子 |
| JP2013239699A (ja) | 2012-04-18 | 2013-11-28 | Nichia Chem Ind Ltd | 半導体発光素子 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180084652A (ko) * | 2017-01-16 | 2018-07-25 | 서울바이오시스 주식회사 | 수직형 발광 다이오드 |
-
2019
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011216524A (ja) | 2010-03-31 | 2011-10-27 | Toyoda Gosei Co Ltd | Ｉｉｉ族窒化物半導体発光素子 |
| JP2013239699A (ja) | 2012-04-18 | 2013-11-28 | Nichia Chem Ind Ltd | 半導体発光素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2020141037A (ja) | 2020-09-03 |
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