JP7174247B2 - 半導体素子の製造方法 - Google Patents
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Description
これに対して、保護膜とp側配線との間の一部に、エッチングストップ層を形成することにより、p側配線に荒れが発生することを防止することが試みられていた。
しかし、エッチングストップ層を形成する工程が煩雑となり、製造工程が増大するという課題がある。
本発明の一実施形態は、エッチングされにくい層を形成することによってエッチングによるp側配線の荒れ発生を防ぎつつ、工程が簡略化された半導体素子の製造方法を提供することを目的とする。
n側半導体層、活性層及びp側半導体層をこの順に積層した半導体積層体を準備する工程と、
前記p側半導体層の上面の一部に、前記p側半導体層側から、保護膜と第1p配線層とをこの順に形成する工程と、
前記p側半導体層の上面と前記第1p配線層の上面とに亘って設けられ、前記p側半導体層と電気的に導通する第2p配線層を形成する工程と、
前記p側半導体層の上面のうち、前記保護膜、前記第1p配線層及び前記第2p配線層が形成されていない領域の一部において、前記p側半導体層及び前記活性層を除去して前記n側半導体層を前記p側半導体層及び前記活性層から露出させる工程と、
前記p側半導体層及び前記活性層から露出した前記n側半導体層の上面に設けられ、前記n側半導体層と電気的に導通するn配線層を形成する工程と、
前記n側半導体層側から前記半導体積層体及び前記保護膜を、前記第1p配線層のエッチングレートが前記第2p配線層のエッチングレートよりも低いエッチャントを用いて、エッチングにより除去して、前記第1p配線層の下面を前記保護膜から露出させる工程と、
前記保護膜から露出した前記第1p配線層の下面に設けられ、前記第1p配線層と電気的に導通するp電極を形成する工程とを含む半導体素子の製造方法。
n側半導体層、活性層及びp側半導体層をこの順に積層した半導体積層体を準備する工程(S1)と、
前記p側半導体層の上面の一部に、前記p側半導体層側から、保護膜と第1p配線層とをこの順に形成する工程(S2)と、
前記p側半導体層の上面と前記第1p配線層の上面とに亘って設けられ、前記p側半導体層と電気的に導通する第2p配線層を形成する工程(S3)と、
前記p側半導体層の上面のうち、前記保護膜、前記第1p配線層、及び前記第2p配線層が形成されていない領域の一部において、前記p側半導体層及び前記活性層を除去して前記n側半導体層を前記p側半導体層及び前記活性層から露出させる工程(S4)と、
前記p側半導体層及び前記活性層から露出させた前記n側半導体層の上面に設けられ、前記n側半導体層と電気的に導通するn配線層を形成する工程(S5)と、
前記n側半導体層側から前記半導体積層体及び前記保護膜を、前記第1p配線層のエッチングレートが、前記第2p配線層のエッチングレートよりも低いガスを用いてエッチングにより除去して、前記第1p配線層の下面を前記保護膜から露出させる工程(S6)と、
前記保護膜から露出させた前記第1p配線層の下面に設けられ、前記第1p配線層と電気的に導通するp電極を形成する工程(S7)とを含む。
これらの工程は、この順に行うことが好ましい。
このような製造方法によって、煩雑な工程を回避して、保護膜とp側配線との間の一部に、第1p配線層として、エッチングされにくい層を形成するという簡便な方法によって、p側配線に荒れ等が発生することを効果的に防止することができる。その結果、p側配線とp側配線に接続するp電極とが良好な電気的接続を実現することができ、消費電力の低減、電極材料等の剥れ又は劣化等を効果的に防止することができる高品質の半導体素子を、簡便かつ容易に、再現性よく製造することが可能となる。
図1A及び図2Aに示すように、n側半導体層12n、活性層12a及びp側半導体層12pをこの順に積層して半導体積層体12を形成する。
半導体積層体12の材料としては、例えば、III-V族化合物半導体、II-VI族化合物半導体等、種々の半導体が挙げられる。具体的には、InXAlYGa1-X-YN(0≦X、0≦Y、X+Y≦1)等の窒化物系の半導体材料が挙げられ、特にInN、AlN、GaN、InGaN、AlGaN、InGaAlN等を用いることが好ましい。
n側半導体層、活性層及びp側半導体層は、それぞれ単層構造でもよいし、積層構造でもよい。活性層は、例えば、多重量子井戸構造または単一量子井戸構造を有することが好ましい。これら各層の厚みは、適宜調整することができる。
半導体積層体12は、第1基板11上に形成することが好ましい。第1基板11は、MOCVD(有機金属気相成長)法等、当該分野で公知の方法により半導体層をエピタキシャル成長させるための成長基板である。第1基板11としては、例えば、サファイア基板、Si基板、GaN基板等が挙げられる。第1基板11は、図2Aに示すように表面に凹凸形状を有していてもよい。また、第1基板11は、表面にオフ角を有していてもよい。
図1A及び図2Bに示すように、p側半導体層12pの上面の一部に、つまり、所定のパターンで、保護膜13及び第1p配線層14pを、この順に形成する。
保護膜13は、スパッタリング、真空蒸着法など、当該分野で公知の材料を用いて形成することができる。例えば、Si、Ti、V、Zr、Nb、Hf、Ta、Al等の酸化膜、窒化膜及び酸化窒化膜等、具体的には、SiO2、ZrO2、SiN、SiON、BN、SiC、SiOC、Al2O3、AlN、AlGaN等が挙げられる。保護膜13は、単一の材料の単層膜又は積層膜で構成してもよく、異なる材料の積層膜で構成してもよい。なかでも、酸化膜と窒化膜との積層膜であることが好ましく、SiO2とSiNとの積層膜であることがより好ましく、半導体積層体側から、SiN-SiO2の積層膜が挙げられる。保護膜の厚みは、任意に設定することができる。
図1A及び図2Cに示すように、得られたp側半導体層12p上に第2p配線層15pを形成する。第2p配線層15pは、比較的光反射性が高い部材であることが好ましい。第2p配線層15pに比較的光反射性が高い部材を用いることによって、活性層12aからの光をn側半導体層12n方向に効率よく取り出すことができる。
ここで、上述したp配線層の荒れの発生抑制機能及び比較的高い光反射性の両方の性質を備えた部材は、選出することが難しい。従って、第1p配線層14は、上述した配線層の荒れの発生を抑制する層であり、第2p配線層15pは、比較的光反射性が高い層であることが好ましい。
図1A及び図2Dに示すように、第2p配線層15p等が形成された半導体積層体12において、p側半導体層12pの上面のうち、保護膜13、第1p配線層14p及び第2p配線層15pが形成されていない領域の一部において、p側半導体層12p及び活性層12aを除去し、n側半導体層12nをp側半導体層12p及び活性層12aから露出させる。これにより、例えば、後述する図5Aに示すようなn側半導体層12nの露出部12xを形成することができる。このような露出は、例えば、p側半導体層12pの上面のうち、保護膜13、第1p配線層14p及び第2p配線層15pが形成されていない領域の一部に開口を有するレジストマスクを形成し、そのレジストマスクを利用して、p側半導体層12p及び活性層12aをエッチングすることにより行うことができる。
図1A及び図2Eに示すように、p側半導体層12p及び活性層12aから露出したn側半導体層12nに、n側半導体層12nと電気的に導通するn配線層18nを形成する。
n配線層18nは、上述した第2p配線層15pで例示した材料と同様のものを用いることができる。例えば、Ti、Al、Si、Cu等の金属またはこれらの合金を含む材料によって形成することができる。n配線層18nは、これら金属、合金の単層膜及び積層膜のいずれによって形成してもよい。n配線層18nの厚みは、任意に設定することができ、例えば、0.3μm~1.0μmが挙げられる。
半導体積層体12が第1基板11上の形成されている場合には、半導体積層体12から第1基板11を除去した後、図1A及び図2Fに示すように、第1p配線層14pが形成された領域の一部において、第1p配線層14pとは反対側から、半導体積層体12及び保護膜13を除去して、第1p配線層14pの下面を半導体積層体12及び保護膜13から露出させる。
図1A及び図2Gに示すように、下面において露出した第1p配線層14pに電気的に導通するp電極20pを形成する。
p電極20pは、例えば、上述した第1p配線層14p、第2p配線層15p等で例示した導電性材料によって形成することができる。p電極20pは、リフトオフ法、フォトリソグラフィ及びエッチング工程等、当該分野で公知の方法を利用して形成することができる。なかでも、p電極20pは、例えば、Au層を含むものが好ましく、Au層が最表面に配置した導電性材料で形成されているものがより好ましく、Ti/Pt/Au層がさらに好ましい。p電極20pの厚みは、例えば、0.1μm~1.0μmが挙げられる。
上述した半導体素子の製造方法において、S1~S7に加えて、上述した半導体積層体を第1基板上に形成した場合、第2基板と貼り合わせる工程及び第1基板を除去する工程、各種絶縁膜及び/又は導電膜を形成する工程等を含んでいてもよい。具体的には、上述した半導体素子の製造方法において、半導体素子を貼り合せ基板構造とするために、第2基板への貼り合せ工程をさらに含んでいることが好ましく、S5の後、S6の前に、第2基板と貼り合わせる工程及び第1基板を除去する工程等を含むことがより好ましい。
第2基板への貼り合せ工程は、図1B及び図3A-3Eに示すように、導電性材料層21を形成する工程(S5-1)、導電性材料層21の上面を平坦化する工程(S5-2)、第2基板23を準備する工程(S5-3)、半導体積層体12と第2基板23とを貼り合わせる工程(S5-4)を含み、上述した半導体積層体12を予め第1基板11上に形成した場合には、第1基板11を除去する工程(S5-5)を含んでいてもよく、任意の段階で、第2基板側の裏面に金属層を形成する工程(S7-1)、得られた半導体積層体12を半導体素子に個片化する工程(S7-2)等をさらに含んでいてもよい。
図1B及び図3Aに示すように、n配線層18nが形成された半導体積層体12の上に、導電性材料層21を、n配線層18nに接続するように形成する。
この場合、半導体素子は、通常、所定の平面形状に個片化されて形成されるため、例えば、導電性材料層21は、平面視において、半導体積層体12を半導体素子ごとに分離する個片化予定線上に設けないように形成することが好ましい。これにより、後述する半導体素子の個片化を容易に行うことができる。そのために、導電性材料層21は、所定の形状のマスクを用いて又は所定の部位に開口を有するレジストマスクを用いて、n配線層18nの上に形成し、パターニング又はリフトオフ法によってパターニングすることが好ましい。
導電性材料層21は、後述する第2基板と貼り合せた場合、半導体積層体12と、第2基板に積層された接合部材等との熱膨張係数の違いから生じる応力によって発生する接合部材等の反りを低減する役割をも果たす。通常、接合部材として用いられる材料は、半導体積層体12として一般的に用いられる半導体材料に比べて熱膨張係数が大きい。このため、接合部材が加熱後に冷却されて収縮することにより、半導体素子に生じる内部応力を低減するために、導電性材料層21、接合部材よりも熱膨張係数が小さい材料を用いることが好ましい。例えば、導電性材料層21は、AlCu合金によって形成することができる。導電性材料層21は、スパッタリング、蒸着等の公知の方法によって形成することができる。導電性材料層21の厚みは、例えば、10.0μm~20.0μm程度が挙げられる。
導電性材料層21を形成した後、図1B及び図3Bに示すように、その表面を平坦化することが好ましい。これにより、後述する第2基板に対して密着性を良好に接合することができる。
導電性材料層21の平坦化は、例えば、CMP等、当該分野で公知の方法を利用して行うことができる。導電性材料層21を平坦化するためには、例えば、導電性材料層21の厚みの10%~90%程度を除去する。例えば、導電性材料層21の厚みを1.0μm程度残存するように除去することが好ましい。
図1B及び図3Dに示すように、得られた半導体積層体12に貼り合わせるための第2基板23を準備する。
第2基板23としては、例えば、Si、Mo、CuW等からなる導電性基板が挙げられる。なかでも、抵抗率が低く、安価でチップ化しやすいという観点から、Si基板が好ましい。第2基板23の厚みは、半導体素子の放熱性、機械的強度、半導体素子の小型化等の観点から、50μm~500μmが挙げられ、100μm~300μmが好ましい。
図1B及び図3Eに示すように、第2基板23と半導体積層体12とを、接合層22、25を介して貼り合わせる。接合層22、25を接合させる方法としては、例えば、半導体積層体12と第2基板23とを加熱した状態で、互いに接合層22、25を対向させて圧着する方法、原子拡散接合法、水酸基接合法及び表面活性化接合法等の常温接合法等が挙げられる。加熱により、第2基板23と半導体積層体12とを貼り合わせる場合は、用いる接合部材、導電性材料等によって、加熱温度、時間等は、適宜設定することができる。これにより、接合層22、25が一体又は略一体的に接合され、第2基板23を半導体積層体12上に一体的に貼り合せることができる。
図1B及び図3Fに示すように、第1基板11を除去する。第1基板の除去は、第2基板23と半導体積層体12とを貼り合せる前後のいずれに行ってもよいが、半導体積層体12に適度の強度を付与するために、第2基板を貼り合せた後に、図1B及び図3Fに示すように、第1基板11を、半導体積層体12から除去することが好ましい。第1基板11は、レーザリフトオフ法、研削、エッチング等によって、半導体積層体12から剥離させることによって除去することができる。また、図3Fに示すように、第1基板11を除去した後、露出したn側半導体層12nの表面をCMP処理等により研磨することで、n側半導体層12nの表面を平坦化することが好ましい。
なお、上述した図2Fに示す、S6における第1p配線層14pの下面の露出工程は、図1Bに示すように、露出後における半導体積層体12等の強度を確保するために、上述したS5-1からS5-5で表される第2基板の一連の形成及び貼り合せ工程を行った後に行うことが好ましい(図4A参照)。
図1B及び図4Bに示すように、第1基板11を除去した後、また、露出したn側半導体層12nの表面を研磨した後、第2基板23の半導体積層体12側とは反対側の面に、金属層26を形成することが好ましい。このような金属層26は、上述した第1p配線層、第2p配線層、n電極等で例示した材料と同様のものを用いて形成することができる。なかでも、パッド電極としてワイヤボンディング等に適したAu、Al又は白金族元素の金属等を含むことが好ましく、Ptを含む層又はPt層によって形成することがより好ましい。この場合に金属層26の厚みは、例えば、500Å~5000Åが挙げられる。
また、金属層26を形成する前に、第2基板23の表面を研削することが好ましい。第2基板23の表面を研削することによって、後述する半導体素子への個片化を簡便に行うことができる。
その後、図1Bに示すように、得られた半導体積層体12を、個々の半導体素子に個片化する。個片化は、ブレードダイシング、レーザダイシング等のダイシング法によって行うことができる。個片化の前に、半導体積層体12又は第2基板23等に、溝部等を形成し、この溝部等を利用して、個片化してもよい。溝部は、レジストマスクを用いて、半導体積層体12等をエッチングすることによって又はレーザスクライビングによって形成することができる。
特に、上述したように、導電性材料層21が、半導体素子の個片化予定線上に形成されていない場合には、導電性材料層21を切断する必要がなく、半導体素子1の個片化を容易に行うことができる。個片化は、半導体素子の平面視形状、例えば、正方形、長方形、六角形等の多角形、円形等に行うことができる。
以上の工程を行うことで、図5A及び5Bに示す半導体素子を製造することができる。
例えば、半導体素子の長手方向の長さは500μm~2500μm、短手方向の長さは400μm~2000μmである。
11 第1基板
12 半導体積層体
12a 活性層
12n n側半導体層
12p p側半導体層
12x 露出部
13、16 保護膜
14p 第1p配線層
15p 第2p配線層
17、19 絶縁膜
18n n配線層
20p p電極
21 導電性材料層
22、25 接合層
23 第2基板
24、26 金属層
Claims (6)
- n側半導体層、活性層及びp側半導体層をこの順に積層した半導体積層体を準備する工程と、
前記p側半導体層の上面の一部に、前記p側半導体層側から、保護膜と第1p配線層とをこの順に形成する工程と、
前記p側半導体層の上面と前記第1p配線層の上面とに亘って設けられ、前記p側半導体層と電気的に導通する第2p配線層を形成する工程と、
前記p側半導体層の上面のうち、前記保護膜、前記第1p配線層及び前記第2p配線層が形成されていない領域の一部において、前記p側半導体層及び前記活性層を除去して前記n側半導体層を前記p側半導体層及び前記活性層から露出させる工程と、
前記p側半導体層及び前記活性層から露出した前記n側半導体層の上面に設けられ、前記n側半導体層と電気的に導通するn配線層を形成する工程と、
前記n側半導体層側から前記半導体積層体及び前記保護膜を、前記第1p配線層のエッチングレートが前記第2p配線層のエッチングレートよりも低いエッチャントを用いて、エッチングにより除去して、前記第1p配線層の下面を前記保護膜から露出させる工程と、
前記保護膜から露出した前記第1p配線層の下面に設けられ、前記第1p配線層と電気的に導通するp電極を形成する工程とを含む半導体素子の製造方法。 - 前記半導体積層体を第1基板上に形成する工程と、
前記n配線層の上方に導電性材料層を形成する工程と、
前記導電性材料層の上面を平坦化する工程と、
金属層が形成された第2基板を準備する工程と、
前記導電性材料層と前記金属層とを対向させ、前記第1基板と前記第2基板とを貼り合わせる工程と、
前記第1基板を前記半導体積層体から除去する工程と、をさらに含む請求項1に記載の半導体素子の製造方法。 - 前記n側半導体層を露出させる工程において、前記n側半導体層を複数個所で露出させる請求項1または2に記載の半導体素子の製造方法。
- 前記第1p配線層は、Rhを含む請求項1~3のいずれか1つに記載の半導体素子の製造方法。
- 前記保護膜と前記第1p配線層とをこの順に形成する工程において、前記p側半導体層の上面の前記保護膜と前記第1p配線層とを、レジストマスクをリフトオフすることによって形成する請求項1~4のいずれか1つに記載の半導体素子の製造方法。
- 前記エッチングを、ドライエッチングにより行う請求項1~5のいずれか1つに記載の半導体素子の製造方法。
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