JP7167521B2 - Liquid ejection device and drive signal generation circuit - Google Patents

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Description

本発明は、液体吐出装置及び駆動信号生成回路に関する。 The present invention relates to a liquid ejection device and a drive signal generation circuit.

インク等の液体を吐出して画像や文書を印刷するインクジェットプリンター（液体吐出装置）には、例えばピエゾ素子などの圧電素子を用いたものが知られている。圧電素子は、プリントヘッドにおいて、インクを吐出する複数のノズル、及びノズルから吐出されるインクを貯留するキャビティーに対応して設けられる。そして、圧電素子が駆動信号に従い変位することで、圧電素子とキャビティーとの間に設けられた振動板が撓み、キャビティーの容積が変化する。これにより、ノズルから所定のタイミングで所定量のインクが吐出され、媒体上にドットが形成される。 2. Description of the Related Art Inkjet printers (liquid ejection devices) that eject liquid such as ink to print images and documents are known to use piezoelectric elements such as piezoelectric elements. The piezoelectric elements are provided in the print head so as to correspond to the plurality of nozzles that eject ink and the cavities that store the ink ejected from the nozzles. When the piezoelectric element is displaced according to the drive signal, the vibration plate provided between the piezoelectric element and the cavity is bent, and the volume of the cavity is changed. As a result, a predetermined amount of ink is ejected from the nozzle at a predetermined timing to form dots on the medium.

特許文献１には、上部電極と下部電極との間の電位差に基づき変位する圧電素子に対して、上部電極に印刷データに基づき生成された駆動信号を供給し、下部電極に基準電圧を供給し、選択回路（スイッチ回路）により駆動信号を供給するか否かを制御することで、圧電素子の変位を制御し、インクを吐出する液体吐出装置が開示されている。 In Patent Document 1, a piezoelectric element that is displaced based on a potential difference between an upper electrode and a lower electrode is supplied with a drive signal generated based on print data to the upper electrode and a reference voltage is supplied to the lower electrode. , discloses a liquid ejection device that ejects ink by controlling the displacement of a piezoelectric element by controlling whether or not to supply a drive signal by a selection circuit (switch circuit).

特開２０１７－４３００７号公報JP-A-2017-43007

特許文献１に記載されるような圧電素子の変位に基づいてインクを吐出する液体吐出装置において、圧電素子に意図しない直流電圧が供給された場合、当該圧電素子に意図しない変位が継続して生じる。圧電素子に意図しない変位が生じた場合、当該変位に基づいて振動板も変位する。その結果、振動板に想定よりも大きな撓みが生じ、振動板に意図しない応力が加わる。 In a liquid ejecting apparatus that ejects ink based on the displacement of a piezoelectric element as described in Patent Document 1, when an unintended DC voltage is supplied to the piezoelectric element, unintended displacement continues to occur in the piezoelectric element. . When an unintended displacement occurs in the piezoelectric element, the diaphragm is also displaced based on the displacement. As a result, the diaphragm is flexed more than expected, and unintended stress is applied to the diaphragm.

このような振動板に生じる意図しない応力が長時間継続して加わった場合、振動板とキャビティーとの接点を中心に応力が集中し、振動板にクラック等が生じるおそれがある。 When such unintended stress is applied to the diaphragm continuously for a long period of time, the stress concentrates around the contact point between the diaphragm and the cavity, and cracks or the like may occur in the diaphragm.

さらに、振動板に意図しない撓みが生じた状態から吐出動作に遷移した場合に振動板に必要以上の負荷が掛かり、当該負荷により振動板にクラック等が生じるおそれもある。 Furthermore, when the state in which the diaphragm is unintentionally bent is shifted to the discharge operation, an excessive load is applied to the diaphragm, and the load may cause cracks or the like in the diaphragm.

仮に振動板にクラックが生じた場合、当該クラックからキャビティーに貯留されたインクが漏れ出し、キャビティーの容積の変化に対して吐出されるインク量にばらつきが生じる。その結果、インクの吐出精度が悪化する。 If a crack occurs in the vibration plate, the ink stored in the cavity leaks from the crack, and the amount of ejected ink varies with changes in the volume of the cavity. As a result, ink ejection accuracy deteriorates.

さらに、当該クラックから漏れ出したインクが圧電素子の上部電極と下部電極との双方に付着した場合、上部電極と下部電極との間に当該インクを介した電流経路が形成される。その結果、下部電極に供給される基準電圧信号の電位が変動する。当該基準電圧信号が複数の圧電素子に対して共通に供給されている場合においては、基準電圧信号の電位の変動は複数の圧電素子の変位に影響する。すなわち、クラックが生じた振動板に対応するノズルからの吐出精度に限らず、液体吐出装置全体におけるインクの吐出精度に影響を及ぼすおそれもある。 Furthermore, when ink leaking from the crack adheres to both the upper electrode and the lower electrode of the piezoelectric element, a current path is formed between the upper electrode and the lower electrode through the ink. As a result, the potential of the reference voltage signal supplied to the lower electrode fluctuates. When the reference voltage signal is commonly supplied to a plurality of piezoelectric elements, variations in the potential of the reference voltage signal affect the displacement of the plurality of piezoelectric elements. That is, there is a possibility that the ink ejection accuracy of the entire liquid ejection apparatus may be affected, not just the ejection accuracy from the nozzle corresponding to the cracked vibration plate.

このような圧電素子に意図しない電圧が長時間継続して加わることに起因する圧電素子及び振動板に生じる変位に対する課題は、特許文献１にも開示されていない新規な課題である。 The problem of displacement occurring in the piezoelectric element and the diaphragm due to continuous application of an unintended voltage to the piezoelectric element for a long period of time is a new problem that is not disclosed in Patent Document 1 as well.

本発明に係る液体吐出装置の一態様は、駆動信号を出力する駆動回路と、前記駆動信号が供給される第１電極と基準電圧信号が供給される第２電極とを有し、前記第１電極と前記第２電極との電位差によって変位する圧電素子と、前記圧電素子の変位に伴いノズルから吐出される液体が充填されるキャビティーと、前記キャビティーと前記圧電素子との間に設けられている振動板と、前記駆動信号の電圧変動が所定の範囲内であるか否かを検出する検出回路と、前記検出回路の検出結果に基づいて前記駆動信号が正常であるか否かを判定する判定回路と、を備える。 One aspect of the liquid ejecting apparatus according to the present invention includes a drive circuit that outputs a drive signal, a first electrode to which the drive signal is supplied, and a second electrode to which a reference voltage signal is supplied. a piezoelectric element that is displaced by a potential difference between an electrode and the second electrode; a cavity that is filled with a liquid that is ejected from a nozzle as the piezoelectric element is displaced; a detection circuit for detecting whether or not the voltage fluctuation of the drive signal is within a predetermined range; and a determination as to whether or not the drive signal is normal based on the detection result of the detection circuit. and a determination circuit that

前記液体吐出装置の一態様では、前記検出回路において前記駆動信号の前記電圧変動が所定の期間継続して、前記所定の範囲内であると検出された場合、前記判定回路は、前記駆動信号が正常でないと判定してもよい。 In one aspect of the liquid ejecting apparatus, when the detection circuit detects that the voltage fluctuation of the drive signal continues for a predetermined period and is within the predetermined range, the determination circuit determines that the drive signal You may judge that it is not normal.

前記液体吐出装置の一態様では、前記判定回路において前記駆動信号が正常でないと判定された場合、前記駆動回路は、前記駆動信号の電圧値を前記基準電圧信号の電圧値に近づくように制御してもよい。 In one aspect of the liquid ejecting apparatus, when the determination circuit determines that the drive signal is not normal, the drive circuit controls the voltage value of the drive signal to approach the voltage value of the reference voltage signal. may

前記液体吐出装置の一態様では、前記判定回路において前記駆動信号が正常でないと判定された場合、前記判定回路は、前記第１電極及び前記第２電極の少なくともいずれか一方の電荷を放出させるための信号を出力してもよい。 In one aspect of the liquid ejecting apparatus, when the determination circuit determines that the drive signal is not normal, the determination circuit discharges the charge of at least one of the first electrode and the second electrode. signal may be output.

前記液体吐出装置の一態様において、前記検出回路は、前記駆動信号の元となる元駆動信号に基づいて前記駆動信号の前記電圧変動が前記所定の範囲内であるか否かを検出してもよい。 In one aspect of the liquid ejection device, the detection circuit may detect whether or not the voltage fluctuation of the drive signal is within the predetermined range based on the original drive signal that is the source of the drive signal. good.

前記液体吐出装置の一態様において、前記検出回路は、前記駆動信号に基づいて前記駆動信号の前記電圧変動が前記所定の範囲内であるか否かを検出してもよい。 In one aspect of the liquid ejecting apparatus, the detection circuit may detect whether or not the voltage fluctuation of the drive signal is within the predetermined range based on the drive signal.

本発明に係る液体吐出装置に設けられる駆動信号生成回路の一態様は、第１電極と第２電極との間に生じる電位差によって変位する圧電素子と、前記圧電素子の変位に伴いノズルから吐出される液体が充填されるキャビティーと、前記キャビティーと前記圧電素子との間に設けられている振動板と、を有する液体吐出装置に用いられる駆動信号生成回路であって、前記圧電素子の第１電極に供給される駆動信号を出力する駆動回路と、前記駆動信号の電圧変動が所定の範囲内であるか否かを検出する検出回路と、前記検出回路の検出結果に基づいて前記駆動信号が正常か否かを判定する判定回路と、を備える。 One aspect of the drive signal generation circuit provided in the liquid ejection apparatus according to the present invention includes a piezoelectric element that is displaced by a potential difference occurring between a first electrode and a second electrode, and a liquid that is ejected from a nozzle as the piezoelectric element is displaced. and a vibration plate provided between the cavity and the piezoelectric element. a drive circuit for outputting a drive signal supplied to one electrode; a detection circuit for detecting whether or not a voltage variation of the drive signal is within a predetermined range; and the drive signal based on the detection result of the detection circuit. and a determination circuit for determining whether or not is normal.

液体吐出装置の概略構成を示す斜視図である。1 is a perspective view showing a schematic configuration of a liquid ejection device; FIG. 液体吐出装置の電気構成を示すブロック図である。3 is a block diagram showing the electrical configuration of the liquid ejection device; FIG. 液体吐出装置の各動作モードにおけるモード遷移を説明するためのフローチャート図である。FIG. 4 is a flowchart for explaining mode transitions in each operation mode of the liquid ejecting apparatus; 駆動信号生成回路の回路構成を示すブロック図である。3 is a block diagram showing the circuit configuration of a drive signal generation circuit; FIG. 基準電圧信号生成回路の回路構成を示す回路図である。3 is a circuit diagram showing a circuit configuration of a reference voltage signal generation circuit; FIG. 給電切替回路の電気構成を示す回路図である。3 is a circuit diagram showing an electrical configuration of a power supply switching circuit; FIG. 印刷モードにおける駆動信号ＣＯＭの一例を示す図である。FIG. 4 is a diagram showing an example of a drive signal COM in print mode; 吐出モジュール及び駆動ＩＣの電気構成を示すブロック図である。4 is a block diagram showing the electrical configuration of the ejection module and the driving IC; FIG. 選択回路の電気構成を示す回路図である。4 is a circuit diagram showing an electrical configuration of a selection circuit; FIG. デコーダーにおけるデコード内容を示す図である。FIG. 10 is a diagram showing decoded contents in a decoder; 印刷モードにおける駆動ＩＣの動作を説明するための図である。FIG. 4 is a diagram for explaining the operation of the drive IC in print mode; 吐出モジュールの分解斜視図である。Fig. 2 is an exploded perspective view of the ejection module; 吐出部の概略構成を示す断面図である。It is a sectional view showing a schematic structure of a discharge part. 吐出モジュール及び吐出モジュールに設けられた複数のノズルの配置の一例を示す図である。FIG. 3 is a diagram showing an example of an ejection module and an arrangement of a plurality of nozzles provided in the ejection module; 圧電素子及び振動板の変位と吐出との関係を説明するための図である。FIG. 4 is a diagram for explaining the relationship between the displacement of the piezoelectric element and the diaphragm and ejection; 圧電素子の電極の電圧値が上昇した場合における圧電素子及び振動板の変位を模式的に示す図である。FIG. 4 is a diagram schematically showing displacements of a piezoelectric element and a diaphragm when a voltage value of an electrode of the piezoelectric element is increased; 振動板を方向Ｚから見た場合の平面図である。4 is a plan view when the diaphragm is viewed from direction Z; FIG. 振動板に一次の固有振動が生じた場合を例示した図である。FIG. 4 is a diagram illustrating a case where a diaphragm has a primary natural vibration; 振動板に三次の固有振動が生じた場合を例示した図である。FIG. 4 is a diagram illustrating a case where a diaphragm has a third-order natural vibration; 圧電素子の電荷を放出するための放電手段を説明するための図である。FIG. 4 is a diagram for explaining discharge means for discharging electric charges of a piezoelectric element; トランスファーゲートを構成するトランジスターを模式的に示す断面図である。3 is a cross-sectional view schematically showing a transistor forming a transfer gate; FIG. 移行モードの動作を説明するためのフローチャート図である。FIG. 10 is a flowchart for explaining operations in transition mode; ＤＡＣ回路、検出回路及び判定回路の電気構成を示すブロック図である。3 is a block diagram showing electrical configurations of a DAC circuit, a detection circuit, and a determination circuit; FIG. 元駆動信号ｄＡが更新されている場合における検出回路の動作を説明するためのタイミングチャート図である。FIG. 10 is a timing chart for explaining the operation of the detection circuit when the original drive signal dA is updated; 元駆動信号ｄＡが更新されていない場合における検出回路の動作を説明するためのタイミングチャート図である。FIG. 10 is a timing chart for explaining the operation of the detection circuit when the original drive signal dA is not updated; クロック信号φ２が供給されている場合における検出回路の動作を説明するためのタイミングチャート図である。FIG. 10 is a timing chart for explaining the operation of the detection circuit when the clock signal φ2 is supplied; クロック信号φ２が供給されていない場合における検出回路３２０の動作を説明するためのタイミグチャート図である。FIG. 4 is a timing chart for explaining the operation of detection circuit 320 when clock signal φ2 is not supplied; 更新検出回路における元駆動信号ｄＡの検出動作に対応付けた判定回路の動作を示すタイミングチャート図である。FIG. 10 is a timing chart showing the operation of the determination circuit associated with the detection operation of the original drive signal dA in the update detection circuit; クロック検出回路におけるクロック信号φ２の検出動作に対応付けた判定回路の動作を示すタイミングチャート図である。FIG. 4 is a timing chart diagram showing the operation of the determination circuit associated with the detection operation of the clock signal φ2 in the clock detection circuit; 第２実施形態におけるＤＡＣ回路、検出回路及び判定回路の電気構成を示すブロック図である。FIG. 10 is a block diagram showing electrical configurations of a DAC circuit, a detection circuit, and a determination circuit according to a second embodiment; 第２実施形態における元駆動信号ｄＡが更新されている場合における検出回路の動作を説明するためのタイミングチャート図である。FIG. 11 is a timing chart for explaining the operation of the detection circuit when the original drive signal dA is updated in the second embodiment; 第２実施形態における元駆動信号ｄＡが更新されていない場合における検出回路の動作を説明するためのタイミングチャート図である。FIG. 10 is a timing chart for explaining the operation of the detection circuit when the original drive signal dA is not updated in the second embodiment; 第３実施形態における駆動信号生成回路の回路構成を示すブロック図である。FIG. 12 is a block diagram showing the circuit configuration of a drive signal generation circuit in a third embodiment; FIG. 第３実施形態における検出回路の電気構成を示す回路図である。FIG. 11 is a circuit diagram showing an electrical configuration of a detection circuit according to a third embodiment;

以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。 Preferred embodiments of the present invention will be described below with reference to the drawings. The drawings used are for convenience of explanation. It should be noted that the embodiments described below do not unduly limit the scope of the invention described in the claims. Moreover, not all the configurations described below are essential constituent elements of the present invention.

以下では、本発明に係る液体吐出装置について、液体としてインクを吐出する印刷装置であるインクジェットプリンターを例に挙げて説明する。 Hereinafter, the liquid ejecting apparatus according to the present invention will be described by taking an inkjet printer, which is a printing apparatus that ejects ink as liquid, as an example.

なお、液体吐出装置としては、例えば、インクジェットプリンター等の印刷装置、液晶
ディスプレイ等のカラーフィルターの製造に用いられる色材吐出装置、有機ＥＬディスプレイ、面発光ディスプレイ等の電極形成に用いられる電極材料吐出装置、バイオチップ製造に用いられる生体有機物吐出装置等を挙げることができる。 Examples of liquid ejecting apparatuses include printing apparatuses such as inkjet printers, color material ejecting apparatuses used for manufacturing color filters such as liquid crystal displays, and electrode material ejecting apparatuses used for forming electrodes such as organic EL displays and surface emitting displays. devices, bioorganic matter ejecting devices used for manufacturing biochips, and the like.

１ 第１実施形態
１．１ 液体吐出装置の構成
第１実施形態に係る液体吐出装置の一例としての印刷装置は、外部のホストコンピューターから供給される画像データに応じてインクを吐出させることで、紙などの印刷媒体にドットを形成し、当該画像データに応じた文字、図形等を含む画像を印刷するインクジェットプリンターである。 1. First Embodiment 1.1 Configuration of Liquid Ejecting Apparatus A printing apparatus as an example of a liquid ejecting apparatus according to the first embodiment ejects ink in accordance with image data supplied from an external host computer. It is an inkjet printer that forms dots on a print medium such as paper and prints an image including characters, figures, etc. according to the image data.

図１は、液体吐出装置１の概略構成を示す斜視図である。図１には、媒体Ｐが搬送される方向Ｘ、方向Ｘと交差し移動体２が往復動する方向Ｙ、インクが吐出される方向Ｚを図示している。なお、第１実施形態では、方向Ｘ、方向Ｙ、方向Ｚは互いに直交する軸として説明する。 FIG. 1 is a perspective view showing a schematic configuration of the liquid ejection device 1. FIG. FIG. 1 shows a direction X in which the medium P is transported, a direction Y in which the moving body 2 reciprocates across the direction X, and a direction Z in which ink is ejected. In addition, in the first embodiment, the direction X, the direction Y, and the direction Z are described as axes orthogonal to each other.

図１に示すように、液体吐出装置１は、移動体２と、移動体２を方向Ｙに沿って往復動させる移動機構３とを備える。 As shown in FIG. 1, the liquid ejecting apparatus 1 includes a moving body 2 and a moving mechanism 3 that reciprocates the moving body 2 along the Y direction.

移動機構３は、移動体２の駆動源となるキャリッジモーター３１と、両端が固定されたキャリッジガイド軸３２と、キャリッジガイド軸３２とほぼ平行に延在しキャリッジモーター３１により駆動されるタイミングベルト３３と、を有する。 The moving mechanism 3 includes a carriage motor 31 serving as a driving source for the moving body 2, a carriage guide shaft 32 fixed at both ends, and a timing belt 33 extending substantially parallel to the carriage guide shaft 32 and driven by the carriage motor 31. and have

移動体２に含まれるキャリッジ２４は、キャリッジガイド軸３２に往復動自在に支持されるとともに、タイミングベルト３３の一部に固定されている。そのため、キャリッジモーター３１によりタイミングベルト３３を駆動させることで、移動体２がキャリッジガイド軸３２に案内されて方向Ｙに沿って往復動する。 A carriage 24 included in the moving body 2 is supported by a carriage guide shaft 32 so as to be able to reciprocate, and is fixed to a portion of a timing belt 33 . Therefore, by driving the timing belt 33 by the carriage motor 31 , the moving body 2 is guided by the carriage guide shaft 32 and reciprocates along the Y direction.

移動体２のうち、媒体Ｐと対向する部分にはヘッドユニット２０が設けられている。このヘッドユニット２０は多数のノズルを有し、当該ノズルのそれぞれから方向Ｚに沿ってインクが吐出される。また、ヘッドユニット２０には、フレキシブルケーブル１９０を介して制御信号等が供給される。 A head unit 20 is provided at a portion of the moving body 2 that faces the medium P. As shown in FIG. This head unit 20 has a large number of nozzles, and ink is ejected along the direction Z from each of the nozzles. Control signals and the like are also supplied to the head unit 20 via the flexible cable 190 .

液体吐出装置１は、媒体Ｐを、方向Ｘに沿ってプラテン４０上で搬送させる搬送機構４を備える。搬送機構４は、駆動源である搬送モーター４１と、搬送モーター４１により回転して媒体Ｐを方向Ｘに沿って搬送する搬送ローラー４２と、を備える。 The liquid ejection device 1 includes a transport mechanism 4 that transports the medium P along the direction X on the platen 40 . The transport mechanism 4 includes a transport motor 41 that is a drive source, and transport rollers 42 that are rotated by the transport motor 41 to transport the medium P along the direction X. As shown in FIG.

そして、媒体Ｐが搬送機構４により搬送されるタイミングにおいて、ヘッドユニット２０が媒体Ｐにインクを吐出することにより、媒体Ｐの表面に画像が形成される。 An image is formed on the surface of the medium P by the head unit 20 ejecting ink onto the medium P at the timing when the medium P is conveyed by the conveying mechanism 4 .

図２は、液体吐出装置１の電気構成を示すブロック図である。 FIG. 2 is a block diagram showing the electrical configuration of the liquid ejection device 1. As shown in FIG.

図２に示すように、液体吐出装置１は、制御ユニット１０及びヘッドユニット２０を有する。また、制御ユニット１０とヘッドユニット２０とは、フレキシブルケーブル１９０を介して接続されている。 As shown in FIG. 2, the liquid ejection device 1 has a control unit 10 and a head unit 20. As shown in FIG. Also, the control unit 10 and the head unit 20 are connected via a flexible cable 190 .

制御ユニット１０は、制御回路１００、キャリッジモータードライバー３５、搬送モータードライバー４５及び電圧生成回路９０を備える。 The control unit 10 includes a control circuit 100 , a carriage motor driver 35 , a transport motor driver 45 and a voltage generation circuit 90 .

制御回路１００は、ホストコンピューターから供給された画像データに基づいて、各種
構成を制御するための複数の制御信号等を供給する。 The control circuit 100 supplies a plurality of control signals and the like for controlling various configurations based on image data supplied from the host computer.

具体的には、制御回路１００は、キャリッジモータードライバー３５に対して制御信号ＣＴＲ１を供給する。キャリッジモータードライバー３５は、制御信号ＣＴＲ１に従ってキャリッジモーター３１を駆動する。これにより、図１に示すキャリッジ２４の方向Ｙにおける移動が制御される。 Specifically, the control circuit 100 supplies a control signal CTR 1 to the carriage motor driver 35 . The carriage motor driver 35 drives the carriage motor 31 according to the control signal CTR1. This controls the movement in the direction Y of the carriage 24 shown in FIG.

また、制御回路１００は、搬送モータードライバー４５に対して制御信号ＣＴＲ２を供給する。搬送モータードライバー４５は、制御信号ＣＴＲ２に従って搬送モーター４１を駆動する。これにより、図１に示す搬送機構４による媒体Ｐの方向Ｘにおける移動が制御される。 Also, the control circuit 100 supplies a control signal CTR2 to the transport motor driver 45 . The carry motor driver 45 drives the carry motor 41 according to the control signal CTR2. Thereby, the movement of the medium P in the direction X by the transport mechanism 4 shown in FIG. 1 is controlled.

また、制御回路１００は、ヘッドユニット２０に対して、クロック信号ＳＣＫ、印刷データ信号ＳＩ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ、動作モード信号ＭＣ、駆動データ信号ＤＲＶ及びセレクト信号ＥＮを供給する。 The control circuit 100 also supplies the head unit 20 with a clock signal SCK, a print data signal SI, a latch signal LAT, a change signal CH, an operation mode signal MC, a drive data signal DRV, and a select signal EN.

電圧生成回路９０は、例えばＤＣ４２Ｖの電圧ＶＨＶを生成しヘッドユニット２０に供給する。なお、電圧ＶＨＶは、制御ユニット１０に含まれる各種構成にも供給されてよい。 The voltage generation circuit 90 generates a voltage VHV of DC 42 V, for example, and supplies it to the head unit 20 . Note that the voltage VHV may also be supplied to various components included in the control unit 10 .

ヘッドユニット２０は、駆動信号生成回路５０、給電切替回路７０、駆動ＩＣ８０及び吐出モジュール２１を備える。 The head unit 20 includes a drive signal generation circuit 50 , a power supply switching circuit 70 , a drive IC 80 and an ejection module 21 .

駆動信号生成回路５０には、電圧ＶＨＶ、駆動データ信号ＤＲＶ及びセレクト信号ＥＮが供給される。 A voltage VHV, a drive data signal DRV, and a select signal EN are supplied to the drive signal generation circuit 50 .

駆動信号生成回路５０は、駆動データ信号ＤＲＶに基づく信号を電圧ＶＨＶに基づく電圧にＤ級増幅することで、駆動信号ＣＯＭを生成して駆動ＩＣ８０に供給する。また、駆動信号生成回路５０は、電圧ＶＨＶを降圧した例えばＤＣ５Ｖの基準電圧信号ＶＢＳを生成して吐出モジュール２１に供給する。また、駆動信号生成回路５０は、駆動データ信号ＤＲＶに基づいて給電制御信号ＣＴＶＨＶを生成して給電切替回路７０に供給する。ここで、セレクト信号ＥＮは、駆動信号生成回路５０に供給される駆動データ信号ＤＲＶが、駆動信号ＣＯＭを生成するためのデータ信号なのか又は給電制御信号ＣＴＶＨＶを生成するためのデータ信号なのかを指示するための信号である。 The drive signal generation circuit 50 class-D-amplifies a signal based on the drive data signal DRV to a voltage based on the voltage VHV, thereby generating the drive signal COM and supplying it to the drive IC 80 . Further, the drive signal generation circuit 50 generates a reference voltage signal VBS of, for example, DC 5V by stepping down the voltage VHV, and supplies the reference voltage signal VBS to the ejection module 21 . The drive signal generation circuit 50 also generates a power supply control signal CTVHV based on the drive data signal DRV and supplies the power supply switching circuit 70 with the power supply control signal CTVHV. Here, the select signal EN determines whether the drive data signal DRV supplied to the drive signal generation circuit 50 is a data signal for generating the drive signal COM or a data signal for generating the power supply control signal CTVHV. It is a signal for instructing.

また、駆動信号生成回路５０は、生成する駆動信号ＣＯＭが正常でない場合、エラー信号ＥＲＲを制御回路１００に供給する。 Further, the drive signal generation circuit 50 supplies an error signal ERR to the control circuit 100 when the drive signal COM to be generated is not normal.

給電切替回路７０には、電圧ＶＨＶ及び給電制御信号ＣＴＶＨＶが供給される。給電切替回路７０は、給電制御信号ＣＴＶＨＶに従い、駆動ＩＣ８０に供給する電圧ＶＨＶ－ＴＧの電位を電圧ＶＨＶに基づく電位とするのか又はグラウンド電位とするのかの切り替えを行う。 The power supply switching circuit 70 is supplied with the voltage VHV and the power supply control signal CTVHV. The power supply switching circuit 70 switches the potential of the voltage VHV-TG supplied to the driving IC 80 between the potential based on the voltage VHV and the ground potential in accordance with the power supply control signal CTVHV.

駆動ＩＣ８０には、クロック信号ＳＣＫ、印刷データ信号ＳＩ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ、動作モード信号ＭＣ、電圧ＶＨＶ－ＴＧ及び駆動信号ＣＯＭが供給される。 The drive IC 80 is supplied with a clock signal SCK, a print data signal SI, a latch signal LAT, a change signal CH, an operation mode signal MC, a voltage VHV-TG and a drive signal COM.

駆動ＩＣ８０は、クロック信号ＳＣＫ、印刷データ信号ＳＩ、動作モード信号ＭＣ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨに基づき、所定の期間において駆動信号ＣＯＭを選択するか又は非選択とするかを切り替える。そして、駆動ＩＣ８０により選択された駆動信号ＣＯＭが、駆動信号ＶＯＵＴとして吐出モジュール２１に供給される。なお、電圧ＶＨＶ－ＴＧは、例えば駆動信号ＣＯＭを選択するための高電圧論理の信号生成に用いられる。 The drive IC 80 selects or deselects the drive signal COM in a predetermined period based on the clock signal SCK, print data signal SI, operation mode signal MC, latch signal LAT, and change signal CH. Then, the drive signal COM selected by the drive IC 80 is supplied to the ejection module 21 as the drive signal VOUT. The voltage VHV-TG is used, for example, to generate a high-voltage logic signal for selecting the drive signal COM.

吐出モジュール２１は、圧電素子６０を含む複数の吐出部６００を有する。 The ejection module 21 has a plurality of ejection portions 600 including piezoelectric elements 60 .

吐出モジュール２１に供給される駆動信号ＶＯＵＴは、圧電素子６０の一端に供給される。また、圧電素子６０の他端には、基準電圧信号ＶＢＳが供給される。圧電素子６０は、駆動信号ＶＯＵＴと基準電圧信号ＶＢＳとの電位差に応じて変位する。そして、吐出部６００から当該変位に応じた量のインクが吐出される。 A drive signal VOUT supplied to the ejection module 21 is supplied to one end of the piezoelectric element 60 . A reference voltage signal VBS is supplied to the other end of the piezoelectric element 60 . The piezoelectric element 60 is displaced according to the potential difference between the drive signal VOUT and the reference voltage signal VBS. Then, an amount of ink corresponding to the displacement is ejected from the ejection section 600 .

なお、上述した駆動信号生成回路５０、給電切替回路７０、駆動ＩＣ８０及び吐出モジュール２１の詳細については後述する。また、図２では、液体吐出装置１に備えられるヘッドユニット２０が１つであるとして説明したが、複数のヘッドユニット２０が備えられてもよい。また、図２では、ヘッドユニット２０が有する吐出モジュール２１は、１つであるとして説明したが、複数の吐出モジュール２１が備えられてもよい。 Details of the drive signal generation circuit 50, the power supply switching circuit 70, the drive IC 80, and the ejection module 21 will be described later. Further, in FIG. 2, the liquid ejection apparatus 1 is provided with one head unit 20, but a plurality of head units 20 may be provided. In addition, in FIG. 2, the head unit 20 has one ejection module 21, but a plurality of ejection modules 21 may be provided.

以上に説明したような液体吐出装置１は、印刷モード、待機モード、移行モード及びスリープモードを含む複数の動作モードを有する。 The liquid ejecting apparatus 1 as described above has a plurality of operation modes including print mode, standby mode, transition mode and sleep mode.

印刷モードとは、供給された画像データに基づき媒体Ｐに対してインクを吐出することで印刷の実行が可能な動作モードである。待機モードは、印刷モードに対して消費電力を低減しながら画像データが供給された場合には短時間で印刷の実行が可能な動作モードである。移行モードは、待機モードからスリープモードに移行する間の動作モードである。スリープモードは、待機モードに対して消費電力をさらに低減することが可能な動作モードである。 The print mode is an operation mode in which printing can be executed by ejecting ink onto the medium P based on supplied image data. The standby mode is an operation mode in which printing can be executed in a short time when image data is supplied while power consumption is reduced compared to the print mode. Transition mode is an operation mode during transition from standby mode to sleep mode. Sleep mode is an operation mode that can further reduce power consumption compared to standby mode.

ここで、液体吐出装置１が有する各動作モードの関係について、図３を用いて説明する。図３は、液体吐出装置１の各動作モードにおけるモード遷移を説明するためのフローチャート図である。 Here, the relationship between the operation modes of the liquid ejecting apparatus 1 will be described with reference to FIG. 3. FIG. FIG. 3 is a flowchart for explaining mode transitions in each operation mode of the liquid ejecting apparatus 1. As shown in FIG.

図３に示すように、液体吐出装置１に電源が供給されると、制御回路１００は、動作モードを待機モードに制御する（Ｓ１１０）。そして、制御回路１００は、待機モードに遷移した後、所定の時間が経過したか否かの判断を行う（Ｓ１２０）。 As shown in FIG. 3, when power is supplied to the liquid ejection apparatus 1, the control circuit 100 controls the operation mode to the standby mode (S110). After transitioning to the standby mode, the control circuit 100 determines whether or not a predetermined time has elapsed (S120).

所定の時間が経過していない場合（Ｓ１２０のＮ）、制御回路１００は、液体吐出装置１に画像データが供給されているか否かの判断を行う（Ｓ１３０）。 If the predetermined time has not passed (N of S120), the control circuit 100 determines whether image data is supplied to the liquid ejection device 1 (S130).

画像データが供給されていない場合（Ｓ１３０のＮ）、待機モードを継続する。一方、画像データが供給されている場合（Ｓ１３０のＹ）、制御回路１００は、動作モードを印刷モードに制御する（Ｓ１４０）。 If the image data is not supplied (N of S130), the standby mode is continued. On the other hand, if image data is supplied (Y of S130), the control circuit 100 controls the operation mode to print mode (S140).

印刷モードでは、駆動信号生成回路５０が、駆動信号ＣＯＭが正常であるか否かの判断を行う（Ｓ１５０）。駆動信号ＣＯＭが正常である場合（Ｓ１５０のＹ）、供給された画像データに対応する印刷が終了したか否かの判断を行う（Ｓ１６０）。印刷が終了していない場合（Ｓ１６０のＮ）、駆動信号生成回路５０は、駆動信号ＣＯＭが正常か否かの判断を行う（Ｓ１５０）。 In the print mode, the drive signal generation circuit 50 determines whether the drive signal COM is normal (S150). If the drive signal COM is normal (Y of S150), it is determined whether or not printing corresponding to the supplied image data has been completed (S160). If printing has not ended (N of S160), the drive signal generation circuit 50 determines whether or not the drive signal COM is normal (S150).

印刷モードにおいて、供給された画像データに対応する印刷が終了した場合（Ｓ１６０のＹ）、制御回路１００は、動作モードを待機モードに制御する（Ｓ１１０）。 In the print mode, when printing corresponding to the supplied image data is completed (Y of S160), the control circuit 100 controls the operation mode to the standby mode (S110).

また、所定の時間が経過した場合（Ｓ１２０のＹ）、及び駆動信号ＣＯＭが正常でない場合（Ｓ１５０のＮ）、制御回路１００は、動作モードを移行モードに制御する（Ｓ１７０）。移行モード終了後、制御回路１００は、動作モードをスリープモードに制御する（Ｓ１８０）。 When the predetermined time has passed (Y of S120) and when the drive signal COM is not normal (N of S150), the control circuit 100 controls the operation mode to the transition mode (S170). After ending the transition mode, the control circuit 100 controls the operation mode to the sleep mode (S180).

スリープモードに遷移した後、制御回路１００は、液体吐出装置１に画像データが供給されているか否かの判断を行う（Ｓ１９０）。 After transitioning to the sleep mode, the control circuit 100 determines whether image data is supplied to the liquid ejection device 1 (S190).

画像データが供給されていない場合（Ｓ１９０のＮ）、スリープモードを継続する。一方、画像データが供給されている場合（Ｓ１９０のＹ）、制御回路１００は、動作モードを印刷モードに制御する（Ｓ１４０）。 If the image data is not supplied (N of S190), the sleep mode is continued. On the other hand, if image data is supplied (Y of S190), the control circuit 100 controls the operation mode to print mode (S140).

なお、液体吐出装置１は、複数の動作モードとして、上述した動作モード以外の動作モードを含んでもよい。例えば、液体吐出装置１は、媒体Ｐに対してテスト印刷を行うテスト印刷モードやインク切れや媒体Ｐの搬送不良などにより動作を停止する停止モード等の動作モードを含んでもよい。 The liquid ejecting apparatus 1 may include operation modes other than the operation modes described above as the plurality of operation modes. For example, the liquid ejecting apparatus 1 may include operation modes such as a test print mode in which test printing is performed on the medium P, and a stop mode in which the operation is stopped due to running out of ink, transportation failure of the medium P, or the like.

１．２ 駆動信号生成回路の構成及び動作
次に、図４を用いて、駆動信号生成回路５０について説明する。図４は、駆動信号生成回路５０の回路構成を示すブロック図である。図４に示すように、駆動信号生成回路５０は、集積回路５００、出力回路５５０、第１帰還回路５７０、第２帰還回路５８０及びその他複数の回路素子を有する。 1.2 Configuration and Operation of Drive Signal Generation Circuit Next, the drive signal generation circuit 50 will be described with reference to FIG. FIG. 4 is a block diagram showing the circuit configuration of the drive signal generation circuit 50. As shown in FIG. As shown in FIG. 4, the drive signal generation circuit 50 has an integrated circuit 500, an output circuit 550, a first feedback circuit 570, a second feedback circuit 580, and a plurality of other circuit elements.

また、駆動信号生成回路５０は、外部の各種構成と電気的に接続するための、端子Ｄｒｖ－Ｉｎ，Ｅｎ－Ｉｎ，Ｅｒｒ－Ｏｕｔ，Ｖｈｖ－Ｉｎ，Ｖｂｓ－Ｏｕｔ，Ｃｔｖｈ－Ｏｕｔ，Ｃｏｍ－Ｏｕｔ，Ｇｎｄ－Ｉｎを含む複数の端子を有する。このうち、端子Ｇｎｄ－Ｉｎには、液体吐出装置１のグラウンド電位（例えば０Ｖ）が供給される。 The drive signal generation circuit 50 also includes terminals Drv-In, En-In, Err-Out, Vhv-In, Vbs-Out, Ctvh-Out, and Com-Out for electrically connecting to various external components. , Gnd-In. Among them, the ground potential (for example, 0 V) of the liquid ejection device 1 is supplied to the terminal Gnd-In.

集積回路５００は、ＧＶＤＤ生成回路４１０、信号選択回路４２０、給電制御信号生成回路４３０、基準電圧信号生成回路４５０、ＤＡＣ（Digital to Analog Converter）回路３１０、検出回路３２０、判定回路３５０、変調回路５１０、ゲートドライブ回路５２０及びＬＣ放電回路５３０を含む。 The integrated circuit 500 includes a GVDD generation circuit 410, a signal selection circuit 420, a power supply control signal generation circuit 430, a reference voltage signal generation circuit 450, a DAC (Digital to Analog Converter) circuit 310, a detection circuit 320, a determination circuit 350, and a modulation circuit 510. , a gate drive circuit 520 and an LC discharge circuit 530 .

また、集積回路５００は、駆動信号生成回路５０の各種構成と電気的に接続するための端子Ｄｒｖ，Ｅｎ，Ｅｒｒ，Ｖｈｖ，Ｖｆｂ，Ｖｂｓ，Ｃｔｖｈ，Ｂｓｔ，Ｈｄｒ，Ｓｗ，Ｇｖｄ，Ｌｄｒ，Ｇｎｄを含む複数の端子を有する。 The integrated circuit 500 also includes terminals Drv, En, Err, Vhv, Vfb, Vbs, Ctvh, Bst, Hdr, Sw, Gvd, Ldr, and Gnd for electrically connecting to various components of the drive signal generation circuit 50. has a plurality of terminals including;

ＧＶＤＤ生成回路４１０には、端子Ｖｈｖ－Ｉｎ及び端子Ｖｈｖを介して電圧ＶＨＶが供給される。ＧＶＤＤ生成回路４１０は、電圧ＶＨＶを変圧し電圧ＧＶＤＤを生成し、基準電圧信号生成回路４５０及びゲートドライブ回路５２０に供給する。 A voltage VHV is supplied to the GVDD generating circuit 410 through a terminal Vhv-In and a terminal Vhv. The GVDD generation circuit 410 transforms the voltage VHV to generate the voltage GVDD and supplies it to the reference voltage signal generation circuit 450 and the gate drive circuit 520 .

ＧＶＤＤ生成回路４１０は、例えばリニアレギュレーター回路やスイッチングレギュレーター回路により構成される。なお、ＧＶＤＤ生成回路４１０は、集積回路５００の外部に設けられてもよい。 The GVDD generating circuit 410 is composed of, for example, a linear regulator circuit or a switching regulator circuit. Note that the GVDD generation circuit 410 may be provided outside the integrated circuit 500 .

信号選択回路４２０には、端子Ｄｒｖ－Ｉｎ及び端子Ｄｒｖ端子を介して駆動データ信号ＤＲＶが、また、端子Ｅｎ－Ｉｎ及び端子Ｅｎ端子を介してセレクト信号ＥＮが供給される。信号選択回路４２０は、駆動データ信号ＤＲＶが、ＤＡＣ回路３１０に供給すべき信号なのか、又は基準電圧信号生成回路４５０、給電制御信号生成回路４３０及びＬＣ放
電回路５３０のそれぞれに供給すべき信号なのかを、セレクト信号ＥＮに基づいて判断し、当該構成のそれぞれに供給する。 The signal selection circuit 420 is supplied with the drive data signal DRV through the terminal Drv-In and the terminal Drv, and the select signal EN through the terminal En-In and the terminal En. The signal selection circuit 420 determines whether the drive data signal DRV is a signal to be supplied to the DAC circuit 310 or a signal to be supplied to each of the reference voltage signal generation circuit 450, the power supply control signal generation circuit 430, and the LC discharge circuit 530. is determined based on the select signal EN, and supplied to each of the components.

具体的には、信号選択回路４２０は、不図示の複数のレジスターを備える。そして、駆動データ信号ＤＲＶがＤＡＣ回路３１０に供給すべき信号である場合、信号選択回路４２０は、セレクト信号ＥＮに従って駆動データ信号ＤＲＶをＤＡＣ回路３１０に対応する複数のレジスターに保持する。そして、信号選択回路４２０は保持した信号をデジタルの元駆動信号ｄＡとしてＤＡＣ回路３１０に供給する。 Specifically, the signal selection circuit 420 includes a plurality of registers (not shown). Then, when the drive data signal DRV is a signal to be supplied to the DAC circuit 310, the signal selection circuit 420 holds the drive data signal DRV in a plurality of registers corresponding to the DAC circuit 310 according to the select signal EN. Then, the signal selection circuit 420 supplies the held signal to the DAC circuit 310 as the digital original drive signal dA.

一方、駆動データ信号ＤＲＶが基準電圧信号生成回路４５０、給電制御信号生成回路４３０及びＬＣ放電回路５３０のそれぞれに供給する信号である場合、信号選択回路４２０は、セレクト信号ＥＮに従って駆動データ信号ＤＲＶの内、基準電圧信号生成回路４５０、給電制御信号生成回路４３０及びＬＣ放電回路５３０のそれぞれに対応するデータを、所定のレジスターに保持する。そして、信号選択回路４２０は、保持した信号を放電制御信号ＤＩＳ１，ＤＩＳ２，ＤＩＳ３として給電制御信号生成回路４３０、ＬＣ放電回路５３０及び基準電圧信号生成回路４５０のそれぞれに供給する。 On the other hand, when the drive data signal DRV is a signal to be supplied to each of the reference voltage signal generation circuit 450, the power supply control signal generation circuit 430, and the LC discharge circuit 530, the signal selection circuit 420 selects the drive data signal DRV according to the select signal EN. Data corresponding to each of the reference voltage signal generation circuit 450, the power supply control signal generation circuit 430, and the LC discharge circuit 530 are held in predetermined registers. Then, the signal selection circuit 420 supplies the held signals to the power supply control signal generation circuit 430, the LC discharge circuit 530, and the reference voltage signal generation circuit 450 as the discharge control signals DIS1, DIS2, and DIS3.

給電制御信号生成回路４３０には、放電制御信号ＤＩＳ１が供給される。給電制御信号生成回路４３０は、不図示のオープンドレイン回路を含む。そして、給電制御信号生成回路４３０は、供給される放電制御信号ＤＩＳ１がアクティブを示す信号である場合、当該オープンドレイン回路をオフに制御し、端子Ｃｔｖｈをハイインピーダンスとする。 A discharge control signal DIS<b>1 is supplied to the power supply control signal generation circuit 430 . The power supply control signal generation circuit 430 includes an open drain circuit (not shown). Then, when the supplied discharge control signal DIS1 is a signal indicating active, the power supply control signal generation circuit 430 turns off the open drain circuit and sets the terminal Ctvh to high impedance.

一方、給電制御信号生成回路４３０は、放電制御信号ＤＩＳ１が非アクティブを示す信号である場合、オープンドレイン回路をオンに制御し、端子Ｃｔｖｈをグラウンド電位とする。このとき、Ｌレベルの給電制御信号ＣＴＶＨＶが、端子Ｃｔｖｈ及び端子Ｃｔｖｈ－Ｏｕｔを介して図２に示す給電切替回路７０に供給される。 On the other hand, when the discharge control signal DIS1 is a signal indicating inactivity, the power supply control signal generation circuit 430 turns on the open drain circuit and sets the terminal Ctvh to the ground potential. At this time, the L-level power supply control signal CTVHV is supplied to the power supply switching circuit 70 shown in FIG. 2 via the terminal Ctvh and the terminal Ctvh-Out.

なお、後述する図２０等の説明において給電制御信号生成回路４３０に含まれるオープンドレイン回路は、ＮＭＯＳトランジスターで構成されているとして説明する。また、当該ＮＭＯＳトランジスターのゲート端子には、インバーター回路を介して放電制御信号ＤＩＳ１が供給されるとして説明する。したがって、第１実施形態において、放電制御信号ＤＩＳ１がアクティブを示す信号とはＨレベルの信号であり、放電制御信号ＤＩＳ１が非アクティブを示す信号はＬレベルの信号である。なお、給電制御信号生成回路４３０はオープンドレイン回路に限られるものではなく、例えばプッシュプル回路で構成されてもよい。 In the description of FIG. 20 and the like that will be described later, it is assumed that the open drain circuit included in the power supply control signal generation circuit 430 is composed of an NMOS transistor. Further, it is assumed that the discharge control signal DIS1 is supplied to the gate terminal of the NMOS transistor through an inverter circuit. Therefore, in the first embodiment, a signal indicating that the discharge control signal DIS1 is active is a signal of H level, and a signal indicating that the discharge control signal DIS1 is inactive is a signal of L level. Note that the power supply control signal generation circuit 430 is not limited to an open drain circuit, and may be configured by a push-pull circuit, for example.

基準電圧信号生成回路４５０には、電圧ＧＶＤＤが供給される。基準電圧信号生成回路４５０は、供給される電圧ＧＶＤＤを降圧し基準電圧信号ＶＢＳを生成する。 A voltage GVDD is supplied to the reference voltage signal generation circuit 450 . The reference voltage signal generation circuit 450 steps down the supplied voltage GVDD to generate a reference voltage signal VBS.

図５は、基準電圧信号生成回路４５０の回路構成を示す回路図である。基準電圧信号生成回路４５０は、コンパレーター４５１、トランジスター４５２，４５３及び抵抗４５４，４５５，４５６を含む。なお、以下の説明では、トランジスター４５２をＰＭＯＳトランジスターとして、また、トランジスター４５３をＮＭＯＳトランジスターとして説明する。 FIG. 5 is a circuit diagram showing the circuit configuration of the reference voltage signal generation circuit 450. As shown in FIG. The reference voltage signal generation circuit 450 includes a comparator 451 , transistors 452 and 453 and resistors 454 , 455 and 456 . In the following description, it is assumed that the transistor 452 is a PMOS transistor and the transistor 453 is an NMOS transistor.

コンパレーター４５１の入力端（－）には電圧Ｖｒｅｆ１が供給される。また、コンパレーター４５１の入力端（＋）は抵抗４５４の一端及び抵抗４５５の一端と共通に接続される。また、コンパレーター４５１の出力端はトランジスター４５２のゲート端子と接続される。 A voltage Vref1 is supplied to the input terminal (-) of the comparator 451 . Also, the input terminal (+) of the comparator 451 is commonly connected to one end of the resistor 454 and one end of the resistor 455 . Also, the output terminal of the comparator 451 is connected to the gate terminal of the transistor 452 .

トランジスター４５２のソース端子には電圧ＧＶＤＤが供給される。また、トランジスター４５２のドレイン端子は抵抗４５４の他端、抵抗４５６の一端及び基準電圧信号ＶＢＳが出力される端子Ｖｂｓと共通に接続される。 A voltage GVDD is supplied to the source terminal of transistor 452 . A drain terminal of the transistor 452 is commonly connected to the other end of the resistor 454, one end of the resistor 456, and the terminal Vbs outputting the reference voltage signal VBS.

抵抗４５６の他端はトランジスター４５３のドレイン端子と接続される。 The other end of resistor 456 is connected to the drain terminal of transistor 453 .

トランジスター４５３のゲート端子には放電制御信号ＤＩＳ３が供給される。トランジスター４５３のソース端子にはグラウンド電位が供給される。 A discharge control signal DIS3 is supplied to the gate terminal of the transistor 453 . A ground potential is supplied to the source terminal of the transistor 453 .

抵抗４５５の他端にはグラウンド電位が供給される。 A ground potential is supplied to the other end of the resistor 455 .

以上のように、基準電圧信号生成回路４５０は、シリーズレギュレーター回路を構成する。 As described above, the reference voltage signal generation circuit 450 constitutes a series regulator circuit.

コンパレーター４５１の入力端（＋）には、基準電圧信号ＶＢＳが抵抗４５４及び抵抗４５５で分圧された電圧が供給される。そして、コンパレーター４５１の入力端（＋）に供給される当該電圧が、コンパレーター４５１の入力端（－）に供給される電圧Ｖｒｅｆ１より大きい場合、コンパレーター４５１はＨレベルの信号を出力する。このとき、トランジスター４５２はオフに制御される。したがって、端子Ｖｂｓには、電圧ＧＶＤＤが供給されない。 The input terminal (+) of the comparator 451 is supplied with a voltage obtained by dividing the reference voltage signal VBS by the resistors 454 and 455 . When the voltage supplied to the input terminal (+) of the comparator 451 is higher than the voltage Vref1 supplied to the input terminal (-) of the comparator 451, the comparator 451 outputs an H level signal. At this time, the transistor 452 is controlled to be off. Therefore, the voltage GVDD is not supplied to the terminal Vbs.

一方、コンパレーター４５１の入力端（＋）に供給される電圧が、コンパレーター４５１の入力端（－）に供給される電圧Ｖｒｅｆ１より小さい場合、コンパレーター４５１はＬレベルの信号を出力する。このとき、トランジスター４５２はオンに制御される。したがって、端子Ｖｂｓには、電圧ＧＶＤＤが供給される。 On the other hand, when the voltage supplied to the input terminal (+) of the comparator 451 is lower than the voltage Vref1 supplied to the input terminal (-) of the comparator 451, the comparator 451 outputs an L level signal. At this time, the transistor 452 is turned on. Therefore, the voltage GVDD is supplied to the terminal Vbs.

以上のように、基準電圧信号生成回路４５０は、コンパレーター４５１において基準電圧信号ＶＢＳに基づく信号と、電圧Ｖｒｅｆ１とを比較し、トランジスター４５２を制御することで、電圧ＧＶＤＤを降圧し、目標となる電圧値の基準電圧信号ＶＢＳを生成する。 As described above, the reference voltage signal generation circuit 450 compares the signal based on the reference voltage signal VBS with the voltage Vref1 in the comparator 451, and controls the transistor 452 to step down the voltage GVDD to reach the target. A voltage value reference voltage signal VBS is generated.

また、トランジスター４５３のゲート端子に供給される放電制御信号ＤＩＳ３がＨレベルの信号の場合、トランジスター４５３はオンに制御される。このとき、端子Ｖｂｓにはグラウンド電位が抵抗４５６を介して供給される。換言すれば、トランジスター４５３は、端子Ｖｂｓ及び端子Ｖｂｓ－Ｏｕｔとグラウンド電位との電気的接続を切り替え可能に設けられる。 Further, when the discharge control signal DIS3 supplied to the gate terminal of the transistor 453 is an H level signal, the transistor 453 is turned on. At this time, the ground potential is supplied to the terminal Vbs through the resistor 456 . In other words, the transistor 453 is provided so as to switch electrical connection between the terminal Vbs and the terminal Vbs-Out and the ground potential.

図４に戻り、基準電圧信号生成回路４５０で生成された基準電圧信号ＶＢＳは、端子Ｖｂｓ及び端子Ｖｂｓ－Ｏｕｔを介して、図２に示す吐出モジュール２１に供給される。この基準電圧信号ＶＢＳが、圧電素子６０が変位する基準となる基準電圧として機能する。 Returning to FIG. 4, the reference voltage signal VBS generated by the reference voltage signal generation circuit 450 is supplied to the ejection module 21 shown in FIG. 2 via the terminal Vbs and the terminal Vbs-Out. This reference voltage signal VBS functions as a reference voltage with which the piezoelectric element 60 is displaced.

なお、基準電圧信号生成回路４５０は、集積回路５００の外部に設けられてもよく、さらには、駆動信号生成回路５０の外部に設けられてもよい。 Note that the reference voltage signal generation circuit 450 may be provided outside the integrated circuit 500 , and furthermore, may be provided outside the drive signal generation circuit 50 .

ＤＡＣ回路３１０は、元駆動信号ｄＡを、アナログの元駆動信号ａＡに変換し、変調回路５１０に供給する。また、ＤＡＣ回路３１０は、元駆動信号ｄＡに基づくデジタル信号を検出回路３２０に供給する。 The DAC circuit 310 converts the original drive signal dA into an analog original drive signal aA and supplies it to the modulation circuit 510 . The DAC circuit 310 also supplies the detection circuit 320 with a digital signal based on the original drive signal dA.

検出回路３２０は、ＤＡＣ回路３１０から供給された元駆動信号ｄＡに基づく信号が所定の範囲内であるか否かを検出する。 The detection circuit 320 detects whether the signal based on the original drive signal dA supplied from the DAC circuit 310 is within a predetermined range.

判定回路３５０は、検出回路３２０の検出結果に応じて元駆動信号ｄＡが正常であるか否かを判定する。そして、元駆動信号ｄＡが正常でないと判定した場合、判定回路３５０は、エラー信号ＥＲＲを生成し、端子Ｅｒｒ及び端子Ｅｒｒ－Ｏｕｔを介して、図２に示す制御回路１００に供給する。 The determination circuit 350 determines whether or not the original drive signal dA is normal according to the detection result of the detection circuit 320 . When determining that the original drive signal dA is not normal, the determination circuit 350 generates an error signal ERR and supplies it to the control circuit 100 shown in FIG. 2 via the terminal Err and the terminal Err-Out.

なお、以上に説明したＤＡＣ回路３１０、検出回路３２０及び判定回路３５０の動作及び構成の詳細については後述する。 Details of the operations and configurations of the DAC circuit 310, the detection circuit 320, and the determination circuit 350 described above will be described later.

変調回路５１０は、加算器５１２、加算器５１３、コンパレーター５１４、インバーター５１５、積分減衰器５１６及び減衰器５１７を含む。 Modulation circuit 510 includes adder 512 , adder 513 , comparator 514 , inverter 515 , integral attenuator 516 and attenuator 517 .

積分減衰器５１６は、端子Ｖｆｂを介して供給された駆動信号ＣＯＭの電圧信号を減衰するとともに積分し、当該電圧信号を加算器５１２の入力端（－）に供給する。 The integral attenuator 516 attenuates and integrates the voltage signal of the drive signal COM supplied via the terminal Vfb, and supplies the voltage signal to the input terminal (−) of the adder 512 .

加算器５１２の入力端（＋）には元駆動信号ａＡが供給される。加算器５１２は、入力端（＋）に供給される元駆動信号ａＡから、加算器５１２の入力端（－）に積分減衰器５１６から供給される電圧信号を差し引き、積分する。そして、当該差し引き、積分した電圧信号を、加算器５１３の入力端（＋）に供給する。 The input terminal (+) of the adder 512 is supplied with the original drive signal aA. The adder 512 subtracts the voltage signal supplied to the input terminal (-) of the adder 512 from the integration attenuator 516 from the original drive signal aA supplied to the input terminal (+), and integrates the result. Then, the subtracted and integrated voltage signal is supplied to the input terminal (+) of the adder 513 .

ここで、元駆動信号ａＡの最大電圧は例えば２Ｖ程度の低電圧であるのに対して、駆動信号ＣＯＭの最大電圧は例えば４０Ｖ程度の高電圧となる場合がある。このため、積分減衰器５１６は、偏差を求めるにあたり両電圧の振幅範囲を合わせるために、駆動信号ＣＯＭの電圧を減衰する。 Here, the maximum voltage of the original drive signal aA may be a low voltage of about 2V, for example, while the maximum voltage of the drive signal COM may be a high voltage of about 40V, for example. Therefore, the integral attenuator 516 attenuates the voltage of the drive signal COM in order to match the amplitude ranges of both voltages when obtaining the deviation.

減衰器５１７は、端子Ｉｆｂを介して入力される駆動信号ＣＯＭの電圧信号の高周波成分を減衰し、当該電圧を加算器５１３の入力端（－）に供給する。 The attenuator 517 attenuates the high frequency component of the voltage signal of the drive signal COM input via the terminal Ifb, and supplies the voltage to the input terminal (−) of the adder 513 .

加算器５１３は、加算器５１２から入力端（＋）に供給される電圧から、減衰器５１７から入力端（－）に供給される電圧を減算した電圧信号Ａｓを、コンパレーター５１４に出力する。 The adder 513 outputs to the comparator 514 a voltage signal As obtained by subtracting the voltage supplied to the input terminal (−) from the attenuator 517 from the voltage supplied to the input terminal (+) from the adder 512 .

この加算器５１３から出力される電圧信号Ａｓは、元駆動信号ａＡの電圧から端子Ｖｆｂに供給された電圧を差し引き、さらに端子Ｉｆｂに供給された電圧を差し引いた電圧である。すなわち、電圧信号Ａｓは、目標である元駆動信号ａＡの電圧から、出力される駆動信号ＣＯＭの減衰電圧を指し引いた偏差を、当該駆動信号ＣＯＭの高周波成分で補正した電圧信号である。 The voltage signal As output from the adder 513 is a voltage obtained by subtracting the voltage supplied to the terminal Vfb and further subtracting the voltage supplied to the terminal Ifb from the voltage of the original drive signal aA. That is, the voltage signal As is a voltage signal obtained by correcting the deviation obtained by subtracting the attenuation voltage of the output drive signal COM from the target voltage of the original drive signal aA with the high frequency component of the drive signal COM.

コンパレーター５１４は、加算器５１３から供給される電圧信号Ａｓに基づいて変調信号Ｍｓを生成する。具体的には、コンパレーター５１４は、加算器５１３から供給される電圧信号Ａｓの電圧が上昇している場合、且つ所定の閾値Ｖｔｈ１以上になった場合にＨレベルの変調信号Ｍｓを生成する。また、コンパレーター５１４は、電圧信号Ａｓの電圧が下降している場合、且つ所定の閾値Ｖｔｈ２を下回った場合にＬレベルの変調信号Ｍｓを生成する。なお、閾値Ｖｔｈ１及び閾値Ｖｔｈ２は、閾値Ｖｔｈ１＞閾値Ｖｔｈ２という関係に設定されている。 Comparator 514 generates modulation signal Ms based on voltage signal As supplied from adder 513 . Specifically, the comparator 514 generates the H-level modulation signal Ms when the voltage of the voltage signal As supplied from the adder 513 is increasing and when it reaches or exceeds a predetermined threshold value Vth1. Further, the comparator 514 generates the L-level modulation signal Ms when the voltage of the voltage signal As is decreasing and when it is below the predetermined threshold value Vth2. Note that the threshold Vth1 and the threshold Vth2 are set to have a relationship of threshold Vth1>threshold Vth2.

コンパレーター５１４は、生成した変調信号Ｍｓを、ゲートドライブ回路５２０に含まれる第１ゲートドライバー５２１に供給する。また、コンパレーター５１４は、生成した変調信号Ｍｓを、インバーター５１５を介して、ゲートドライブ回路５２０に含まれる第２ゲートドライバー５２２に供給する。したがって、コンパレーター５１４から第１ゲー
トドライバー５２１に供給される信号と第２ゲートドライバー５２２に供給される信号とは、互いの論理レベルが排他的な関係にある。 The comparator 514 supplies the generated modulated signal Ms to the first gate driver 521 included in the gate drive circuit 520 . The comparator 514 also supplies the generated modulated signal Ms to the second gate driver 522 included in the gate drive circuit 520 via the inverter 515 . Therefore, the signal supplied from the comparator 514 to the first gate driver 521 and the signal supplied to the second gate driver 522 have mutually exclusive logic levels.

ここで、第１ゲートドライバー５２１及び第２ゲートドライバー５２２に供給される信号の論理レベルが排他的な関係にあるとは、第１ゲートドライバー５２１及び第２ゲートドライバー５２２に供給される信号の論理レベルが同時にＨレベルとならないようにタイミングが制御される概念を含む。 Here, that the logic levels of the signals supplied to the first gate driver 521 and the second gate driver 522 are in an exclusive relationship means that the logic levels of the signals supplied to the first gate driver 521 and the second gate driver 522 It includes the concept that the timing is controlled so that the levels do not become H level at the same time.

ゲートドライブ回路５２０は、第１ゲートドライバー５２１及び第２ゲートドライバー５２２を含む。 Gate drive circuit 520 includes a first gate driver 521 and a second gate driver 522 .

第１ゲートドライバー５２１は、コンパレーター５１４から出力される変調信号Ｍｓの電圧値をレベルシフトして、端子Ｈｄｒから第１増幅制御信号Ｈｇｄとして出力する。 The first gate driver 521 level-shifts the voltage value of the modulation signal Ms output from the comparator 514, and outputs it from the terminal Hdr as the first amplification control signal Hgd.

具体的には、第１ゲートドライバー５２１の電源電圧のうち高電位側には端子Ｂｓｔを介して、低電位側には端子Ｓｗを介して電圧が供給される。端子Ｂｓｔは、集積回路５００の外部に設けられたコンデンサー５４１の一端及び逆流防止用のダイオード５４２のカソード端子と共通に接続される。また、コンデンサー５４１の他端は端子Ｓｗと接続される。また、ダイオード５４２のアノード端子は、電圧ＧＶＤＤが供給されている端子Ｇｖｄと接続される。したがって、端子Ｂｓｔと端子Ｓｗとの電位差は、コンデンサー５４１の両端の電位差、すなわち電圧ＧＶＤＤとおよそ等しくなる。そして、第１ゲートドライバー５２１は、入力される変調信号Ｍｓに従って、端子Ｓｗに対して電圧ＧＶＤＤだけ大きな電圧の第１増幅制御信号Ｈｇｄを生成し、端子Ｈｄｒから出力する。 Specifically, the power supply voltage of the first gate driver 521 is supplied to the high potential side via the terminal Bst and to the low potential side via the terminal Sw. A terminal Bst is commonly connected to one end of a capacitor 541 provided outside the integrated circuit 500 and the cathode terminal of a diode 542 for preventing backflow. Also, the other end of the capacitor 541 is connected to the terminal Sw. Also, the anode terminal of the diode 542 is connected to the terminal Gvd to which the voltage GVDD is supplied. Therefore, the potential difference between the terminal Bst and the terminal Sw is approximately equal to the potential difference across the capacitor 541, that is, the voltage GVDD. Then, the first gate driver 521 generates the first amplification control signal Hgd having a voltage higher than the terminal Sw by the voltage GVDD according to the input modulation signal Ms, and outputs the first amplification control signal Hgd from the terminal Hdr.

第２ゲートドライバー５２２は、第１ゲートドライバー５２１よりも低電位側で動作する。第２ゲートドライバー５２２は、コンパレーター５１４から出力された変調信号Ｍｓがインバーター５１５で反転された信号の電圧値をレベルシフトして、端子Ｌｄｒから第２増幅制御信号Ｌｇｄとして出力する。 The second gate driver 522 operates on the lower potential side than the first gate driver 521 does. The second gate driver 522 level-shifts the voltage value of the signal obtained by inverting the modulated signal Ms output from the comparator 514 by the inverter 515, and outputs it from the terminal Ldr as the second amplification control signal Lgd.

具体的には、第２ゲートドライバー５２２の電源電圧のうち高電位側には電圧ＧＶＤＤが供給され、低電位側はグラウンド電位が供給される。そして、第２ゲートドライバー５２２は、供給される変調信号Ｍｓの反転信号に従い、端子Ｇｎｄに対して電圧ＧＶＤＤだけ大きな電圧の第２増幅制御信号Ｌｇｄを生成し、端子Ｌｄｒから出力する。 Specifically, the voltage GVDD is supplied to the high potential side of the power supply voltage of the second gate driver 522, and the ground potential is supplied to the low potential side. Then, the second gate driver 522 generates the second amplification control signal Lgd having a voltage higher than the terminal Gnd by the voltage GVDD according to the inverted signal of the supplied modulation signal Ms, and outputs the second amplification control signal Lgd from the terminal Ldr.

ＬＣ放電回路５３０は、抵抗５３１及びトランジスター５３２を含む。なお、以下の説明では、トランジスター５３２をＮＭＯＳトランジスターとして説明する。 LC discharge circuit 530 includes resistor 531 and transistor 532 . Note that the transistor 532 is assumed to be an NMOS transistor in the following description.

抵抗５３１の一端は端子Ｖｆｂと接続される。また、抵抗５３１の他端はトランジスター５３２のドレイン端子と接続される。 One end of the resistor 531 is connected to the terminal Vfb. Also, the other end of the resistor 531 is connected to the drain terminal of the transistor 532 .

トランジスター５３２のゲート端子には放電制御信号ＤＩＳ２が供給される。また、トランジスター５３２のソース端子にはグラウンド電位が供給される。 A discharge control signal DIS2 is supplied to the gate terminal of the transistor 532 . A ground potential is supplied to the source terminal of the transistor 532 .

そして、トランジスター５３２のゲート端子にＨレベルの放電制御信号ＤＩＳ２が供給された場合、トランジスター５３２はオンに制御される。このとき、駆動信号ＣＯＭが出力される端子Ｃｏｍ－Ｏｕｔには抵抗５３１，５７１及びトランジスター５３２を介してグラウンド電位が供給される。換言すれば、トランジスター５３２は、端子Ｃｏｍ－Ｏｕｔとグラウンド電位との電気的接続を切り替え可能に設けられる。 When the discharge control signal DIS2 of H level is supplied to the gate terminal of the transistor 532, the transistor 532 is turned on. At this time, the ground potential is supplied via the resistors 531 and 571 and the transistor 532 to the terminal Com-Out to which the drive signal COM is output. In other words, the transistor 532 is provided so as to switch the electrical connection between the terminal Com-Out and the ground potential.

出力回路５５０は、トランジスター５５１，５５２、抵抗５５３，５５４及びローパス
フィルター５６０（Low Pass Filter）を有する。なお、以下の説明では、トランジスター５５１，５５２をＮＭＯＳトランジスターとして説明する。 The output circuit 550 has transistors 551 and 552, resistors 553 and 554, and a low pass filter 560 (Low Pass Filter). In the following description, the transistors 551 and 552 are assumed to be NMOS transistors.

トランジスター５５１のドレイン端子には、電圧ＶＨＶが供給される。また、トランジスター５５１のゲート端子は抵抗５５３の一端と接続される。また、トランジスター５５１のソース端子は端子Ｓｗと接続される。抵抗５５３の他端は端子Ｈｄｒと接続される。したがって、トランジスター５５１のゲート端子には、第１増幅制御信号Ｈｇｄが供給される。 A voltage VHV is supplied to the drain terminal of the transistor 551 . Also, the gate terminal of the transistor 551 is connected to one end of the resistor 553 . Also, the source terminal of the transistor 551 is connected to the terminal Sw. The other end of resistor 553 is connected to terminal Hdr. Therefore, the gate terminal of the transistor 551 is supplied with the first amplification control signal Hgd.

トランジスター５５２のドレイン端子は、トランジスター５５１のソース端子と接続される。また、トランジスター５５２のゲート端子は抵抗５５４の一端と接続される。また、トランジスター５５２のソース端子にはグラウンド電位が供給される。抵抗５５４の他端は端子Ｌｄｒと接続される。したがって、トランジスター５５２のゲート端子には、第２増幅制御信号Ｌｇｄが供給される。 The drain terminal of transistor 552 is connected to the source terminal of transistor 551 . Also, the gate terminal of the transistor 552 is connected to one end of the resistor 554 . A ground potential is supplied to the source terminal of the transistor 552 . The other end of resistor 554 is connected to terminal Ldr. Therefore, the gate terminal of the transistor 552 is supplied with the second amplification control signal Lgd.

以上のように接続されたトランジスター５５１，５５２において、トランジスター５５１がオフに制御され、トランジスター５５２がオンに制御されている場合、端子Ｓｗが接続される接続点はグラウンド電位となり、端子Ｂｓｔには電圧ＧＶＤＤが供給される。一方、トランジスター５５１がオンに制御され、トランジスター５５２がオフに制御されている場合、端子Ｓｗが接続される接続点には電圧ＶＨＶが供給される。よって、端子Ｂｓｔには電圧ＶＨＶ＋電圧ＧＶＤＤが供給される。すなわち、トランジスター５５１を駆動させる第１ゲートドライバー５２１は、コンデンサー５４１をフローティング電源として、トランジスター５５１，５５２の動作に応じて、端子Ｓｗの電圧がグラウンド電位又は電圧ＶＨＶに変化することで、トランジスター５５１のゲート端子に、Ｌレベルが電圧ＶＨＶ、Ｈレベルが電圧ＶＨＶ＋電圧ＧＶＤＤの第１増幅制御信号Ｈｇｄを供給する。そして、トランジスター５５１は、第１増幅制御信号Ｈｇｄに基づきスイッチング動作を行う。 In the transistors 551 and 552 connected as described above, when the transistor 551 is controlled to be turned off and the transistor 552 is controlled to be turned on, the connection point to which the terminal Sw is connected becomes the ground potential, and the terminal Bst has a voltage potential. GVDD is supplied. On the other hand, when the transistor 551 is controlled to be on and the transistor 552 is controlled to be off, the voltage VHV is supplied to the connection point to which the terminal Sw is connected. Therefore, the terminal Bst is supplied with the voltage VHV+the voltage GVDD. That is, the first gate driver 521 that drives the transistor 551 uses the capacitor 541 as a floating power supply, and according to the operation of the transistors 551 and 552, the voltage of the terminal Sw changes to the ground potential or the voltage VHV. The gate terminal is supplied with the first amplification control signal Hgd whose L level is the voltage VHV and whose H level is the voltage VHV+voltage GVDD. The transistor 551 performs a switching operation based on the first amplification control signal Hgd.

トランジスター５５２を駆動させる第２ゲートドライバー５２２は、トランジスター５５１，５５２の動作に関係なく、Ｌレベルがグラウンド電位、Ｈレベルが電圧ＧＶＤＤの第２増幅制御信号Ｌｇｄを出力する。そして、トランジスター５５２は、第２増幅制御信号Ｌｇｄに基づきスイッチング動作を行う。 The second gate driver 522 that drives the transistor 552 outputs the second amplification control signal Lgd whose L level is the ground potential and whose H level is the voltage GVDD regardless of the operation of the transistors 551 and 552 . The transistor 552 performs a switching operation based on the second amplification control signal Lgd.

以上により、トランジスター５５１のソース端子とトランジスター５５２のドレイン端子との接続点には、変調信号Ｍｓが電圧ＶＨＶに基づき増幅された増幅変調信号が生成される。すなわち、トランジスター５５１，５５２が、変調信号Ｍｓの電圧を増幅する増幅回路として機能する。なお、前述のとおりトランジスター５５１，５５２を駆動する第１増幅制御信号Ｈｇｄ及び第２増幅制御信号Ｌｇｄは、排他的な関係にある。すなわち、トランジスター５５１とトランジスター５５２とは、同時にオンしないように制御される。 As described above, an amplified modulated signal obtained by amplifying the modulated signal Ms based on the voltage VHV is generated at the connection point between the source terminal of the transistor 551 and the drain terminal of the transistor 552 . That is, the transistors 551 and 552 function as an amplifier circuit that amplifies the voltage of the modulation signal Ms. As described above, the first amplification control signal Hgd and the second amplification control signal Lgd that drive the transistors 551 and 552 are in an exclusive relationship. That is, the transistors 551 and 552 are controlled so as not to be turned on at the same time.

ローパスフィルター５６０は、インダクター５６１及びコンデンサー５６２を含む。 Low pass filter 560 includes inductor 561 and capacitor 562 .

インダクター５６１の一端はトランジスター５５１のソース端子及びトランジスター５５２のドレイン端子と共通に接続される。また、インダクター５６１の他端は駆動信号ＣＯＭが出力される端子Ｃｏｍ－Ｏｕｔ及びコンデンサー５６２の一端と共通に接続される。コンデンサー５６２の他端にはグラウンド電位が供給される。 One end of the inductor 561 is commonly connected to the source terminal of the transistor 551 and the drain terminal of the transistor 552 . In addition, the other end of the inductor 561 is commonly connected to a terminal Com-Out from which the drive signal COM is output and one end of the capacitor 562 . A ground potential is supplied to the other end of the capacitor 562 .

このように、インダクター５６１とコンデンサー５６２とが、トランジスター５５１とトランジスター５５２との接続点に供給される増幅変調信号を平滑する。これにより、増幅変調信号が復調されて駆動信号ＣＯＭが生成される。 Thus, inductor 561 and capacitor 562 smooth the amplified modulated signal provided to the junction of transistors 551 and 552 . Thereby, the amplified modulated signal is demodulated to generate the driving signal COM.

第１帰還回路５７０は、抵抗５７１及び抵抗５７２を含む。抵抗５７１の一端は端子Ｃｏｍ－Ｏｕｔと接続される。また、抵抗５７１の他端は端子Ｖｆｂ及び抵抗５７２の一端と共通に接続される。抵抗５７２の他端には電圧ＶＨＶが供給される。これにより、端子Ｖｆｂには、端子Ｃｏｍ－Ｏｕｔから第１帰還回路５７０を通過した駆動信号ＣＯＭがプルアップされて帰還される。 The first feedback circuit 570 includes resistors 571 and 572 . One end of the resistor 571 is connected to the terminal Com-Out. The other end of the resistor 571 is commonly connected to the terminal Vfb and one end of the resistor 572 . A voltage VHV is supplied to the other end of the resistor 572 . As a result, the drive signal COM that has passed through the first feedback circuit 570 from the terminal Com-Out is pulled up and fed back to the terminal Vfb.

第２帰還回路５８０は、抵抗５８１，５８２及びコンデンサー５８３，５８４，５８５を含む。 The second feedback circuit 580 includes resistors 581,582 and capacitors 583,584,585.

コンデンサー５８３の一端は端子Ｃｏｍ－Ｏｕｔと接続される。また、コンデンサー５８３の他端は抵抗５８１の一端及び抵抗５８２の一端と共通に接続される。抵抗５８１の他端にはグラウンド電位が供給される。これにより、コンデンサー５８３と抵抗５８１とはハイパスフィルター（High Pass Filter）として機能する。なお、コンデンサー５８３と抵抗５８１とで構成されるハイパスフィルターのカットオフ周波数は、例えば約９ＭＨｚに設定される。 One end of the capacitor 583 is connected to the terminal Com-Out. Also, the other end of the capacitor 583 is commonly connected to one end of the resistor 581 and one end of the resistor 582 . A ground potential is supplied to the other end of the resistor 581 . Thereby, the capacitor 583 and the resistor 581 function as a high pass filter. The cutoff frequency of the high-pass filter composed of the capacitor 583 and resistor 581 is set to approximately 9 MHz, for example.

また、抵抗５８２の他端はコンデンサー５８４の一端及びコンデンサー５８５の一端と共通に接続される。コンデンサー５８４の他端にはグラウンド電位が供給される。これにより、抵抗５８２とコンデンサー５８４とは、ローパスフィルター（Low Pass Filter）として機能する。なお、抵抗５８２とコンデンサー５８４とで構成されるローパスフィルターのカットオフ周波数は、例えば約１６０ＭＨｚに設定される。 Also, the other end of the resistor 582 is commonly connected to one end of the capacitor 584 and one end of the capacitor 585 . A ground potential is supplied to the other end of the capacitor 584 . Thereby, the resistor 582 and the capacitor 584 function as a low pass filter. The cutoff frequency of the low-pass filter composed of resistor 582 and capacitor 584 is set to, for example, approximately 160 MHz.

このように第２帰還回路５８０が、ハイパスフィルターとローパスフィルターとで構成されているため、第２帰還回路５８０は駆動信号ＣＯＭの所定の周波数域を通過させるバンドパスフィルター（Band Pass Filter）として機能する。 Since the second feedback circuit 580 is composed of a high-pass filter and a low-pass filter, the second feedback circuit 580 functions as a band-pass filter that passes a predetermined frequency range of the drive signal COM. do.

コンデンサー５８５の他端は端子Ｉｆｂに接続される。これにより、端子Ｉｆｂには、第２帰還回路５８０を通過した駆動信号ＣＯＭの高周波成分のうち、直流成分がカットされて帰還される。 The other end of capacitor 585 is connected to terminal Ifb. As a result, of the high-frequency components of the driving signal COM that has passed through the second feedback circuit 580, the DC component is cut and fed back to the terminal Ifb.

ところで、駆動信号ＣＯＭは、増幅変調信号をローパスフィルター５６０によって平滑した信号である。この駆動信号ＣＯＭは、端子Ｖｆｂを介して積分・減算された上で、加算器５１２に帰還される。よって、帰還の遅延と、帰還の伝達関数で定まる周波数で自励発振することになる。しかしながら、端子Ｖｆｂを介した帰還経路の遅延量が大きいため、当該端子Ｖｆｂを介した帰還のみでは自励発振の周波数を駆動信号ＣＯＭの精度を十分に確保できるほど高くすることができない場合がある。そこで、端子Ｖｆｂを介した経路とは別に、端子Ｉｆｂを介して、駆動信号ＣＯＭの高周波成分を帰還する経路を設けることで、回路全体でみたときの遅延を小さくすることができる。これにより、電圧信号Ａｓの周波数は、端子Ｉｆｂを介した経路が存在しない場合と比較して、駆動信号ＣＯＭの精度を十分に確保できるほど高くなる。 By the way, the drive signal COM is a signal obtained by smoothing the amplified modulated signal by the low-pass filter 560 . This drive signal COM is fed back to the adder 512 after being integrated and subtracted via the terminal Vfb. Therefore, self-oscillation occurs at a frequency determined by the feedback delay and the feedback transfer function. However, since the amount of delay in the feedback path via the terminal Vfb is large, it may not be possible to increase the frequency of self-oscillation to a level sufficient to ensure the accuracy of the drive signal COM only by feedback via the terminal Vfb. . Therefore, by providing a path for feeding back the high-frequency component of the drive signal COM via the terminal Ifb in addition to the path via the terminal Vfb, the delay in the entire circuit can be reduced. As a result, the frequency of the voltage signal As becomes high enough to ensure the accuracy of the drive signal COM compared to the case where there is no path via the terminal Ifb.

なお、以上に説明した駆動信号生成回路５０のうち、変調回路５１０、ゲートドライブ回路５２０、ＬＣ放電回路５３０、出力回路５５０、コンデンサー５４１及びダイオード５４２を備える構成が、前述した駆動信号ＣＯＭを生成する駆動回路５１の一例である。 Of the drive signal generation circuit 50 described above, the configuration including the modulation circuit 510, the gate drive circuit 520, the LC discharge circuit 530, the output circuit 550, the capacitor 541, and the diode 542 generates the drive signal COM described above. It is an example of the drive circuit 51 .

１．３ 給電切替回路の構成及び動作
次に図６を用いて、給電切替回路７０の構成及び動作について説明する。図６は、給電切替回路７０の電気構成を示す回路図である。 1.3 Configuration and Operation of Power Supply Switching Circuit Next, the configuration and operation of the power supply switching circuit 70 will be described with reference to FIG. FIG. 6 is a circuit diagram showing the electrical configuration of the power supply switching circuit 70. As shown in FIG.

給電切替回路７０は、トランジスター４７１，４７２，４７３及び抵抗４７４，４７５を含む。なお、以下の説明では、トランジスター４７１をＰＭＯＳトランジスターとして、トランジスター４７２，４７３をＮＭＯＳトランジスターとして説明する。 The power supply switching circuit 70 includes transistors 471 , 472 , 473 and resistors 474 , 475 . In the following description, the transistor 471 is assumed to be a PMOS transistor, and the transistors 472 and 473 are assumed to be NMOS transistors.

トランジスター４７１のソース端子は、抵抗４７４の一端と接続されると共に電圧ＶＨＶが供給される。また、トランジスター４７１のゲート端子は抵抗４７４の他端及びトランジスター４７２のドレイン端子と共通に接続される。また、トランジスター４７１のドレイン端子は抵抗４７５の一端と接続される。 A source terminal of the transistor 471 is connected to one end of the resistor 474 and supplied with the voltage VHV. Also, the gate terminal of the transistor 471 is commonly connected to the other end of the resistor 474 and the drain terminal of the transistor 472 . Also, the drain terminal of the transistor 471 is connected to one end of the resistor 475 .

トランジスター４７２のゲート端子には電圧Ｖｄｄ１が供給される。また、トランジスター４７２のソース端子はトランジスター４７３のゲート端子と接続されると共に給電制御信号ＣＴＶＨＶが供給される。ここで、電圧Ｖｄｄ１は、任意の電圧値の直流電圧信号である。 A voltage Vdd1 is supplied to the gate terminal of the transistor 472 . The source terminal of the transistor 472 is connected to the gate terminal of the transistor 473 and supplied with the power supply control signal CTVHV. Here, the voltage Vdd1 is a DC voltage signal with an arbitrary voltage value.

トランジスター４７３のドレイン端子は抵抗４７５の他端と接続される。また、トランジスター４７３のソース端子にはグラウンド電位が供給される。 The drain terminal of transistor 473 is connected to the other end of resistor 475 . A ground potential is supplied to the source terminal of the transistor 473 .

以上のように構成された給電切替回路７０は、駆動信号生成回路５０から供給される給電制御信号ＣＴＶＨＶに従い、電圧ＶＨＶを電圧ＶＨＶ―ＴＧとして駆動ＩＣ８０に供給するか否かを切り替える。 The power supply switching circuit 70 configured as described above switches whether or not to supply the voltage VHV as the voltage VHV-TG to the drive IC 80 in accordance with the power supply control signal CTVHV supplied from the drive signal generation circuit 50 .

具体的には、給電制御信号生成回路４３０に非アクティブを示す放電制御信号ＤＩＳ１が供給された場合、給電制御信号生成回路４３０は、端子Ｃｔｖｈ－Ｏｕｔをグラウンド電位とする。よって、給電制御信号ＣＴＶＨＶは、Ｌレベルの信号となる。これにより、トランジスター４７３はオフに制御され、トランジスター４７２はオンに制御される。よって、トランジスター４７１のゲート端子には、トランジスター４７２を介してグラウンド電位が供給される。したがって、トランジスター４７１はオンに制御される。 Specifically, when the discharge control signal DIS1 indicating inactivity is supplied to the power supply control signal generation circuit 430, the power supply control signal generation circuit 430 sets the terminal Ctvh-Out to the ground potential. Therefore, the power supply control signal CTVHV becomes an L level signal. As a result, the transistor 473 is turned off and the transistor 472 is turned on. Therefore, the ground potential is supplied to the gate terminal of the transistor 471 through the transistor 472 . Therefore, transistor 471 is controlled to be on.

以上のように、給電制御信号ＣＴＶＨＶがＬレベルの信号の場合、トランジスター４７１がオンに制御され、トランジスター４７３がオフに制御される。したがって、給電切替回路７０は、トランジスター４７１を介して供給される電圧ＶＨＶを、電圧ＶＨＶ－ＴＧとして駆動ＩＣ８０に供給する。 As described above, when the power supply control signal CTVHV is an L level signal, the transistor 471 is controlled to be on and the transistor 473 is controlled to be off. Therefore, the power supply switching circuit 70 supplies the voltage VHV supplied via the transistor 471 to the driving IC 80 as the voltage VHV-TG.

一方、給電制御信号生成回路４３０にアクティブを示す放電制御信号ＤＩＳ１が供給された場合、給電制御信号生成回路４３０は、端子Ｃｔｖｈ－Ｏｕｔをハイインピーダンスとする。このとき、端子Ｃｔｖｈ－Ｏｕｔの電圧はトランジスター４７２を介して供給される電圧Ｖｄｄ１となる。換言すれば、給電制御信号ＣＴＶＨＶは、Ｈレベルの信号となる。これにより、トランジスター４７３はオンに制御される。このとき、トランジスター４７２のドレイン端子及びトランジスター４７１のゲート端子には、抵抗４７４を介して電圧ＶＨＶが供給される。したがって、トランジスター４７１がオフに制御される。 On the other hand, when the discharge control signal DIS1 indicating active is supplied to the power supply control signal generation circuit 430, the power supply control signal generation circuit 430 sets the terminal Ctvh-Out to high impedance. At this time, the voltage of the terminal Ctvh-Out becomes the voltage Vdd1 supplied through the transistor 472. FIG. In other words, the power supply control signal CTVHV becomes an H level signal. This turns on the transistor 473 . At this time, the voltage VHV is supplied to the drain terminal of the transistor 472 and the gate terminal of the transistor 471 through the resistor 474 . Therefore, transistor 471 is controlled to be off.

以上のように、給電制御信号ＣＴＶＨＶがＨレベルの信号の場合、トランジスター４７１がオフに制御され、トランジスター４７３がオンに制御される。したがって、給電切替回路７０は、抵抗４７５及びトランジスター４７２を介して供給されるグラウンド電位を、電圧ＶＨＶ－ＴＧとして駆動ＩＣ８０に供給する。 As described above, when the power supply control signal CTVHV is an H level signal, the transistor 471 is controlled to be turned off and the transistor 473 is controlled to be turned on. Therefore, the power supply switching circuit 70 supplies the ground potential supplied via the resistor 475 and the transistor 472 to the driving IC 80 as the voltage VHV-TG.

１．４ 駆動ＩＣの構成及び動作
次に、駆動ＩＣ８０の構成及び動作について説明する。 1.4 Configuration and Operation of Driving IC Next, the configuration and operation of the driving IC 80 will be described.

まず、図７を用いて、駆動ＩＣ８０に供給される駆動信号ＣＯＭの一例について説明す
る。その後、図８から図１１を用いて、駆動ＩＣ８０の構成及び動作について説明する。 First, an example of the drive signal COM supplied to the drive IC 80 will be described with reference to FIG. After that, the configuration and operation of the driving IC 80 will be described with reference to FIGS. 8 to 11. FIG.

図７は、印刷モードにおける駆動信号ＣＯＭの一例を示す図である。図７には、ラッチ信号ＬＡＴが立ち上がってからチェンジ信号ＣＨが立ち上がるまでの期間Ｔ１と、期間Ｔ１の後、次にチェンジ信号ＣＨが立ち上がるまでの期間Ｔ２と、期間Ｔ２の後、ラッチ信号ＬＡＴが立ち上がるまでの期間Ｔ３とを示している。なお、この期間Ｔ１，Ｔ２，Ｔ３からなる周期が、媒体Ｐに新たなドットを形成する周期Ｔａとなる。 FIG. 7 is a diagram showing an example of the drive signal COM in the print mode. FIG. 7 shows a period T1 from the rise of the latch signal LAT to the rise of the change signal CH, a period T2 from the rise of the change signal CH after the period T1, and the latch signal LAT after the period T2. and a period T3 until it rises. A cycle consisting of these periods T1, T2, and T3 is a cycle Ta for forming new dots on the medium P. FIG.

図７に示すように、印刷モードにおいて、駆動信号生成回路５０は、期間Ｔ１において電圧波形Ａｄｐを生成する。電圧波形Ａｄｐ１が圧電素子６０に供給された場合、対応する吐出部６００から所定量、具体的には中程度の量のインクが吐出される。 As shown in FIG. 7, in the print mode, the drive signal generation circuit 50 generates the voltage waveform Adp during the period T1. When the voltage waveform Adp1 is supplied to the piezoelectric element 60, a predetermined amount, specifically, a medium amount of ink is ejected from the corresponding ejector 600. FIG.

また、駆動信号生成回路５０は、期間Ｔ２において電圧波形Ｂｄｐを生成する。電圧波形Ｂｄｐが圧電素子６０に供給された場合、対応する吐出部６００から上記所定量よりも少ない小程度の量のインクが吐出される。 Further, the drive signal generation circuit 50 generates the voltage waveform Bdp during the period T2. When the voltage waveform Bdp is supplied to the piezoelectric element 60 , a small amount of ink smaller than the predetermined amount is ejected from the corresponding ejector 600 .

また、駆動信号生成回路５０は、期間Ｔ３において電圧波形Ｃｄｐを生成する。電圧波形Ｃｄｐが圧電素子６０に供給された場合、圧電素子６０は、対応する吐出部６００からインクが吐出されない程度に変位する。したがって、媒体Ｐにはドットが形成されない。この電圧波形Ｃｄｐは、吐出部６００のノズル開孔部付近のインクを微振動させてインクの粘度が増大することを防止するための電圧波形である。以下の説明において、インクの粘度が増大することを防止するために、吐出部６００からインクが吐出されない程度に圧電素子６０を変位させることを「微振動」と称する。 Further, the drive signal generation circuit 50 generates the voltage waveform Cdp during the period T3. When the voltage waveform Cdp is supplied to the piezoelectric element 60 , the piezoelectric element 60 is displaced to such an extent that ink is not ejected from the corresponding ejection section 600 . Therefore, no dots are formed on the medium P. This voltage waveform Cdp is a voltage waveform for vibrating the ink in the vicinity of the nozzle aperture of the ejection section 600 to prevent the viscosity of the ink from increasing. In the following description, displacing the piezoelectric element 60 to such an extent that ink is not ejected from the ejection section 600 in order to prevent the viscosity of ink from increasing will be referred to as "micro-vibration".

ここで、電圧波形Ａｄｐ、電圧波形Ｂｄｐ及び電圧波形Ｃｄｐの開始タイミングでの電圧値及び終了タイミングでの電圧値は、いずれも電圧Ｖｃで共通である。すなわち、電圧波形Ａｄｐ，Ｂｄｐ，Ｃｄｐは、電圧値が電圧Ｖｃで開始し電圧Ｖｃで終了する電圧波形である。したがって、印刷モードにおいて、駆動信号生成回路５０は、電圧波形Ａｄｐ，Ｂｄｐ，Ｃｄｐが周期Ｔａにおいて連続した電圧波形の駆動信号ＣＯＭを出力する。 Here, the voltage value at the start timing and the voltage value at the end timing of the voltage waveform Adp, the voltage waveform Bdp, and the voltage waveform Cdp are all common to the voltage Vc. That is, the voltage waveforms Adp, Bdp, and Cdp are voltage waveforms whose voltage values start at the voltage Vc and end at the voltage Vc. Therefore, in the print mode, the drive signal generation circuit 50 outputs the drive signal COM having a voltage waveform in which the voltage waveforms Adp, Bdp, and Cdp are continuous in the period Ta.

そして、圧電素子６０に、期間Ｔ１において電圧波形Ａｄｐが供給され、期間Ｔ２において電圧波形Ｂｄｐが供給されることで、周期Ｔａにおいて吐出部６００から中程度の量のインクと小程度の量のインクとが吐出される。これにより、媒体Ｐに「大ドット」が形成される。また、圧電素子６０に、期間Ｔ１において電圧波形Ａｄｐが供給され、期間Ｔ２において電圧波形Ｂｄｐが供給されないことで、周期Ｔａにおいて、吐出部６００から中程度の量のインクが吐出される。これにより、媒体Ｐに「中ドット」が形成される。また、圧電素子６０に、期間Ｔ１において電圧波形Ａｄｐが供給されず、期間Ｔ２において電圧波形Ｂｄｐが供給されることで、周期Ｔａにおいて吐出部６００から小程度の量のインクが吐出される。これにより、媒体Ｐには「小ドット」が形成される。また、圧電素子６０に、期間Ｔ１，Ｔ２において電圧波形Ａｄｐ，Ｂｄｐが供給されず、期間Ｔ３において電圧波形Ｃｄｐが供給されることで、周期Ｔａにおいて吐出部６００からインクは吐出されずに微振動する。この場合、媒体Ｐにはドットが形成されない。 Then, the voltage waveform Adp is supplied to the piezoelectric element 60 during the period T1, and the voltage waveform Bdp is supplied during the period T2. is discharged. As a result, a “large dot” is formed on the medium P. In addition, the voltage waveform Adp is supplied to the piezoelectric element 60 during the period T1, and the voltage waveform Bdp is not supplied during the period T2, so that a moderate amount of ink is ejected from the ejection section 600 during the period Ta. As a result, a “medium dot” is formed on the medium P. Also, the voltage waveform Adp is not supplied to the piezoelectric element 60 during the period T1, and the voltage waveform Bdp is supplied during the period T2, so that a small amount of ink is ejected from the ejecting section 600 during the period Ta. As a result, a "small dot" is formed on the medium P. Further, the voltage waveforms Adp and Bdp are not supplied to the piezoelectric element 60 during the periods T1 and T2, and the voltage waveform Cdp is supplied during the period T3. do. In this case, no dots are formed on the medium P.

次に待機モード、移行モード及びスリープモードにおける駆動信号ＣＯＭの一例について説明する。なお、待機モード、移行モード及びスリープモードにおける駆動信号ＣＯＭの一例についての図示は省略する。 Next, an example of the drive signal COM in the standby mode, transition mode and sleep mode will be described. Illustration of an example of the drive signal COM in the standby mode, transition mode, and sleep mode is omitted.

待機モード、移行モード及びスリープモードの場合、媒体Ｐに対してインクを吐出しない。よって、期間Ｔ１，Ｔ２，Ｔ３は規定されない。したがって、待機モード、移行モード及びスリープモードにおいて、ラッチ信号ＬＡＴ及びチェンジ信号ＣＨは、Ｌレベルの
信号である。 No ink is ejected onto the medium P in the standby mode, transition mode, and sleep mode. Therefore, periods T1, T2 and T3 are not defined. Therefore, in standby mode, transition mode and sleep mode, latch signal LAT and change signal CH are L level signals.

待機モードにおいて駆動信号生成回路５０は、駆動信号ＣＯＭの電圧値が基準電圧信号ＶＢＳの電圧値に近づくように制御する。 In the standby mode, the drive signal generation circuit 50 controls the voltage value of the drive signal COM to approach the voltage value of the reference voltage signal VBS.

また、スリープモードにおいて駆動信号生成回路５０は、動作を停止する。ここで、駆動信号生成回路５０が動作を停止するとは、駆動信号生成回路５０に駆動信号ＣＯＭの生成を停止する為の駆動データ信号ＤＲＶが供給される場合であって、具体的には、駆動信号生成回路５０が、グラウンド電位を駆動信号ＣＯＭとして出力することを含む。 In sleep mode, the drive signal generation circuit 50 stops operating. Here, the drive signal generation circuit 50 stops operating when the drive data signal DRV for stopping the generation of the drive signal COM is supplied to the drive signal generation circuit 50 . The signal generation circuit 50 includes outputting the ground potential as the drive signal COM.

また、移行モードは、前述のとおり待機モードからスリープモードに移行する間の動作モードである。本実施形態では、駆動信号生成回路５０は、移行モードの遷移前において駆動信号ＣＯＭの電圧値が基準電圧信号ＶＢＳの電圧値に近づくように制御し、移行モードの遷移後において動作を停止する。 Also, the transition mode is an operation mode during transition from the standby mode to the sleep mode as described above. In the present embodiment, the drive signal generation circuit 50 controls the voltage value of the drive signal COM to approach the voltage value of the reference voltage signal VBS before the transition to the transition mode, and stops the operation after the transition to the transition mode.

図８は吐出モジュール２１及び駆動ＩＣ８０の電気構成を示すブロック図である。図８に示すように、駆動ＩＣ８０は、選択制御回路２１０及び複数の選択回路２３０を含む。 FIG. 8 is a block diagram showing the electrical configuration of the ejection module 21 and the drive IC 80. As shown in FIG. As shown in FIG. 8, the driving IC 80 includes a selection control circuit 210 and multiple selection circuits 230 .

選択制御回路２１０には、クロック信号ＳＣＫ、印刷データ信号ＳＩ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ、動作モード信号ＭＣ及び電圧ＶＨＶ－ＴＧが供給される。また、選択制御回路２１０には、シフトレジスター２１２（Ｓ／Ｒ）とラッチ回路２１４とデコーダー２１６との組が、吐出部６００のそれぞれに対応して設けられている。すなわち、ヘッドユニット２０には、吐出部６００の総数ｎと同数のシフトレジスター２１２とラッチ回路２１４とデコーダー２１６との組が設けられている。 The selection control circuit 210 is supplied with a clock signal SCK, a print data signal SI, a latch signal LAT, a change signal CH, an operation mode signal MC and a voltage VHV-TG. Also, in the selection control circuit 210, a set of a shift register 212 (S/R), a latch circuit 214, and a decoder 216 is provided corresponding to each discharge section 600. FIG. That is, the head unit 20 is provided with sets of shift registers 212 , latch circuits 214 , and decoders 216 as many as the total number n of ejection sections 600 .

シフトレジスター２１２は、対応する吐出部６００毎に、印刷データ信号ＳＩに含まれる２ビットの印刷データ［ＳＩＨ，ＳＩＬ］を一旦保持する。 The shift register 212 temporarily holds the 2-bit print data [SIH, SIL] included in the print data signal SI for each corresponding ejection unit 600 .

詳細には、吐出部６００に対応した段数のシフトレジスター２１２が互いに縦続接続されるとともに、シリアルで供給された印刷データ信号ＳＩが、クロック信号ＳＣＫに従って順次後段に転送される。なお、図８には、シフトレジスター２１２を区別するために、印刷データ信号ＳＩが供給される上流側から順番に１段、２段、…、ｎ段と表記している。 Specifically, the shift registers 212 of the number of stages corresponding to the discharge section 600 are cascade-connected to each other, and the serially supplied print data signal SI is sequentially transferred to subsequent stages according to the clock signal SCK. In FIG. 8, in order to distinguish the shift registers 212, they are indicated as 1st stage, 2nd stage, .

ｎ個のラッチ回路２１４のそれぞれは、対応するシフトレジスター２１２で保持された印刷データ［ＳＩＨ，ＳＩＬ］をラッチ信号ＬＡＴの立ち上がりでラッチする。 Each of the n latch circuits 214 latches the print data [SIH, SIL] held in the corresponding shift register 212 at the rise of the latch signal LAT.

ｎ個のデコーダー２１６の各々は、対応するラッチ回路２１４によってラッチされた２ビットの印刷データ［ＳＩＨ，ＳＩＬ］及び動作モード信号ＭＣに含まれる２ビットの動作モードデータ［ＭＣＨ，ＭＣＬ］をデコードして選択信号Ｓを生成し、選択回路２３０に供給する。 Each of the n decoders 216 decodes the 2-bit print data [SIH, SIL] latched by the corresponding latch circuit 214 and the 2-bit operation mode data [MCH, MCL] included in the operation mode signal MC. to generate a selection signal S and supply it to the selection circuit 230 .

選択回路２３０は、吐出部６００のそれぞれに対応して設けられている。すなわち、１つのヘッドユニット２０が有する選択回路２３０の数は、ヘッドユニット２０に含まれる吐出部６００の総数ｎと同じである。選択回路２３０は、デコーダー２１６から供給される選択信号Ｓに基づいて、駆動信号ＣＯＭの圧電素子６０への供給を制御する。 The selection circuit 230 is provided corresponding to each ejection section 600 . That is, the number of selection circuits 230 included in one head unit 20 is the same as the total number n of ejection sections 600 included in the head unit 20 . The selection circuit 230 controls supply of the drive signal COM to the piezoelectric element 60 based on the selection signal S supplied from the decoder 216 .

図９は、吐出部６００の１個分に対応する選択回路２３０の電気構成を示す回路図である。 FIG. 9 is a circuit diagram showing the electrical configuration of the selection circuit 230 corresponding to one ejection section 600. As shown in FIG.

図９に示すように、選択回路２３０は、インバーター２３２（ＮＯＴ回路）及びトランスファーゲート２３４を有する。また、トランスファーゲート２３４は、ＮＭＯＳトランジスターであるトランジスター２３５及びＰＭＯＳトランジスターであるトランジスター２３６を含む。 As shown in FIG. 9, the selection circuit 230 has an inverter 232 (NOT circuit) and a transfer gate 234 . Also, the transfer gate 234 includes a transistor 235 that is an NMOS transistor and a transistor 236 that is a PMOS transistor.

選択信号Ｓは、デコーダー２１６からトランジスター２３５のゲート端子に供給される。また選択信号Ｓは、インバーター２３２によって論理反転されて、トランジスター２３６のゲート端子にも供給される。 A select signal S is provided from decoder 216 to the gate terminal of transistor 235 . The selection signal S is logically inverted by the inverter 232 and supplied to the gate terminal of the transistor 236 as well.

また、トランジスター２３５のドレイン端子及びトランジスター２３６のソース端子には、端子ＴＧ－Ｉｎに接続される。端子ＴＧ－Ｉｎには、駆動信号ＣＯＭが供給される。そして、トランジスター２３５及びトランジスター２３６が、選択信号Ｓに従ってオン又はオフに制御されることで、トランジスター２３５のソース端子及びトランジスター２３６のドレイン端子が共通に接続される端子ＴＧ－Ｏｕｔから駆動信号ＶＯＵＴを出力し、吐出モジュール２１に供給する。なお、以下の説明においては、トランスファーゲート２３４のトランジスター２３５及びトランジスター２３６が導通状態に制御されている場合を、トランスファーゲート２３４をオンに制御すると称し、また、トランジスター２３５及びトランジスター２３６が非導通状態に制御されている場合を、トランスファーゲート２３４をオフに制御すると称する場合がある。 The drain terminal of the transistor 235 and the source terminal of the transistor 236 are connected to the terminal TG-In. A driving signal COM is supplied to the terminal TG-In. By controlling the transistors 235 and 236 to be turned on or off according to the selection signal S, the drive signal VOUT is output from the terminal TG-Out to which the source terminal of the transistor 235 and the drain terminal of the transistor 236 are commonly connected. and supplied to the ejection module 21 . In the following description, the case where the transistors 235 and 236 of the transfer gate 234 are controlled to be conductive is referred to as controlling the transfer gate 234 to be ON, and the transistors 235 and 236 are controlled to be non-conductive. The controlled case may be referred to as controlling the transfer gate 234 to be off.

次に、図１０を用いてデコーダー２１６のデコード内容について説明する。図１０は、デコーダー２１６におけるデコード内容を示す図である。 Next, the decoded contents of the decoder 216 will be described with reference to FIG. FIG. 10 is a diagram showing decoded contents in the decoder 216. As shown in FIG.

デコーダー２１６には、２ビットの印刷データ［ＳＩＨ，ＳＩＬ］、２ビットの動作モードデータ［ＭＣＨ，ＭＣＬ］、ラッチ信号ＬＡＴ及びチェンジ信号ＣＨが入力される。 The decoder 216 receives 2-bit print data [SIH, SIL], 2-bit operation mode data [MCH, MCL], latch signal LAT, and change signal CH.

デコーダー２１６は、動作モードデータ［ＭＣＨ，ＭＣＬ］が［１，１］の印刷モードの場合、ラッチ信号ＬＡＴ及びチェンジ信号ＣＨにより規定される期間Ｔ１，Ｔ２，Ｔ３のそれぞれにおいて、印刷データ［ＳＩＨ，ＳＩＬ］に基づく論理レベルの選択信号Ｓを出力する。 In the print mode where the operation mode data [MCH, MCL] are [1, 1], the decoder 216 outputs the print data [SIH, SIL] and outputs a logic level selection signal S.

具体的には、デコーダー２１６は、印刷モードにおいて印刷データ［ＳＩＨ，ＳＩＬ］が「大ドット」を規定する［１，１］である場合、期間Ｔ１でＨレベル、期間Ｔ２でＨレベル、期間Ｔ３でＬレベルとなる選択信号Ｓを出力する。 Specifically, when the print data [SIH, SIL] is [1, 1] that defines a "large dot" in the print mode, the decoder 216 sets the H level in the period T1, the H level in the period T2, and the H level in the period T3. select signal S that becomes L level at .

また、デコーダー２１６は、印刷モードにおいて印刷データ［ＳＩＨ，ＳＩＬ］が「中ドット」を規定する［１，０］である場合、期間Ｔ１でＨレベル、期間Ｔ２でＬレベル、期間Ｔ３でＬレベルとなる選択信号Ｓを出力する。 Further, when the print data [SIH, SIL] is [1, 0] that defines a "medium dot" in the print mode, the decoder 216 outputs H level in the period T1, L level in the period T2, and L level in the period T3. A selection signal S is output.

また、デコーダー２１６は、印刷モードにおいて印刷データ［ＳＩＨ，ＳＩＬ］が「小ドット」を規定する［０，１］である場合、期間Ｔ１でＬレベル、期間Ｔ２でＨレベル、期間Ｔ３でＬレベルとなる選択信号Ｓを出力する。 Further, when the print data [SIH, SIL] is [0, 1] that defines a "small dot" in the print mode, the decoder 216 outputs an L level during the period T1, an H level during the period T2, and an L level during the period T3. A selection signal S is output.

また、デコーダー２１６は、印刷モードにおいて印刷データ［ＳＩＨ，ＳＩＬ］が「微振動」を規定する［０，０］である場合、期間Ｔ１でＬレベル、期間Ｔ２でＬレベル、期間Ｔ３でＨレベルとなる選択信号Ｓを出力する。 Further, when the print data [SIH, SIL] is [0, 0] that defines "micro-vibration" in the print mode, the decoder 216 outputs an L level during the period T1, an L level during the period T2, and an H level during the period T3. A selection signal S is output.

また、デコーダー２１６は、待機モード、移行モード及びスリープモードにおいて印刷データ［ＳＩＨ，ＳＩＬ］及び期間Ｔ１，Ｔ２，Ｔ３によらず選択信号Ｓの論理レベルを決定する。 Also, the decoder 216 determines the logic level of the selection signal S regardless of the print data [SIH, SIL] and the periods T1, T2, T3 in the standby mode, transition mode, and sleep mode.

具体的には、デコーダー２１６は、動作モードデータ［ＭＣＨ，ＭＣＬ］が［１，０］の待機モードの場合、Ｈレベルの選択信号Ｓを出力する。 Specifically, the decoder 216 outputs the H-level selection signal S in the standby mode where the operation mode data [MCH, MCL] is [1, 0].

また、デコーダー２１６は、動作モードデータ［ＭＣＨ，ＭＣＬ］が［０，０］の移行モードの場合、Ｌレベルの選択信号Ｓを出力する。 Further, the decoder 216 outputs an L-level selection signal S in the transition mode in which the operation mode data [MCH, MCL] are [0, 0].

また、デコーダー２１６は、動作モードデータ［ＭＣＨ，ＭＣＬ］が［０，１］のスリープモードの場合、Ｌレベルの選択信号Ｓを出力する。 Further, the decoder 216 outputs an L-level selection signal S in the sleep mode in which the operation mode data [MCH, MCL] are [0, 1].

ここで、選択信号Ｓの論理レベルは、不図示のレベルシフターによって、電圧ＶＨＶ―ＴＧに基づく高振幅論理にレベルシフトされる。 Here, the logic level of the selection signal S is level-shifted to a high-amplitude logic based on the voltage VHV-TG by a level shifter (not shown).

以上に説明した駆動ＩＣ８０において、駆動信号ＣＯＭに基づく駆動信号ＶＯＵＴが生成され、吐出モジュール２１に含まれる吐出部６００に供給される動作について、図１１を用いて説明する。 The operation of generating the drive signal VOUT based on the drive signal COM in the drive IC 80 described above and supplying it to the ejection section 600 included in the ejection module 21 will be described with reference to FIG. 11 .

図１１は、印刷モードにおける駆動ＩＣ８０の動作を説明するための図である。 FIG. 11 is a diagram for explaining the operation of the drive IC 80 in print mode.

印刷モードでは、印刷データ信号ＳＩがクロック信号ＳＣＫに同期してシリアルで供給され、吐出部６００に対応するシフトレジスター２１２において順次転送される。そして、クロック信号ＳＣＫの供給が停止すると、シフトレジスター２１２のそれぞれには、吐出部６００に対応した印刷データ［ＳＩＨ，ＳＩＬ］が保持される。なお、印刷データ信号ＳＩは、シフトレジスター２１２における最終ｎ段、…、２段、１段の吐出部６００に対応した順番で供給される。 In the print mode, the print data signal SI is serially supplied in synchronization with the clock signal SCK and sequentially transferred in the shift register 212 corresponding to the ejection section 600 . Then, when the supply of the clock signal SCK is stopped, the print data [SIH, SIL] corresponding to the ejection unit 600 is held in each of the shift registers 212 . Note that the print data signals SI are supplied in the order corresponding to the last n stages, .

ここで、ラッチ信号ＬＡＴが立ち上がると、ラッチ回路２１４のそれぞれは、対応するシフトレジスター２１２に保持された印刷データ［ＳＩＨ，ＳＩＬ］を一斉にラッチする。図１１において、ＬＴ１、ＬＴ２、…、ＬＴｎは、１段、２段、…、ｎ段のシフトレジスター２１２に対応するラッチ回路２１４によってラッチされた印刷データ［ＳＩＨ，ＳＩＬ］を示す。 Here, when the latch signal LAT rises, each of the latch circuits 214 latches the print data [SIH, SIL] held in the corresponding shift register 212 all at once. 11, LT1, LT2, . . . , LTn indicate the print data [SIH, SIL] latched by the latch circuits 214 corresponding to the 1st, 2nd, .

デコーダー２１６は、ラッチされた印刷データ［ＳＩＨ，ＳＩＬ］で規定されるドットのサイズに応じて、期間Ｔ１，Ｔ２，Ｔ３のそれぞれにおいて、図１０に示される内容に従う論理レベルの選択信号Ｓを出力する。 The decoder 216 outputs the logic level selection signal S according to the content shown in FIG. 10 in each of the periods T1, T2, and T3 according to the dot size defined by the latched print data [SIH, SIL]. do.

そして、印刷データ［ＳＩＨ，ＳＩＬ］が［１，１］の場合、選択回路２３０は、選択信号Ｓに従い、期間Ｔ１において電圧波形Ａｄｐを選択し、期間Ｔ２において電圧波形Ｂｄｐを選択し、期間Ｔ３において電圧波形Ｃｄｐを選択しない。その結果、図１１に示す大ドットに対応する駆動信号ＶＯＵＴが吐出部６００に供給される。 When the print data [SIH, SIL] is [1, 1], the selection circuit 230 selects the voltage waveform Adp in the period T1, selects the voltage waveform Bdp in the period T2, and selects the voltage waveform Bdp in the period T3 according to the selection signal S. Do not select the voltage waveform Cdp in . As a result, the drive signal VOUT corresponding to the large dot shown in FIG. 11 is supplied to the ejection section 600 .

また、印刷データ［ＳＩＨ，ＳＩＬ］が［１，０］の場合、選択回路２３０は、選択信号Ｓに従い、期間Ｔ１において電圧波形Ａｄｐを選択し、期間Ｔ２において電圧波形Ｂｄｐを選択せず、期間Ｔ３において電圧波形Ｃｄｐを選択しない。その結果、図１１に示す中ドットに対応する駆動信号ＶＯＵＴが吐出部６００に供給される。 Further, when the print data [SIH, SIL] is [1, 0], the selection circuit 230 selects the voltage waveform Adp in the period T1 according to the selection signal S, does not select the voltage waveform Bdp in the period T2, and selects the voltage waveform Bdp in the period T2. Do not select the voltage waveform Cdp at T3. As a result, the drive signal VOUT corresponding to the medium dot shown in FIG. 11 is supplied to the ejection section 600 .

また、印刷データ［ＳＩＨ，ＳＩＬ］が［０，１］の場合、選択回路２３０は、選択信号Ｓに従い、期間Ｔ１において電圧波形Ａｄｐを選択せず、期間Ｔ２において電圧波形Ｂｄｐを選択し、期間Ｔ３において電圧波形Ｃｄｐを選択しない。その結果、図１１に示す小ドットに対応する駆動信号ＶＯＵＴが吐出部６００に供給される。 Further, when the print data [SIH, SIL] is [0, 1], the selection circuit 230 does not select the voltage waveform Adp in the period T1, selects the voltage waveform Bdp in the period T2, and selects the voltage waveform Bdp in the period T2 according to the selection signal S. Do not select the voltage waveform Cdp at T3. As a result, the drive signal VOUT corresponding to the small dot shown in FIG.

また、印刷データ［ＳＩＨ，ＳＩＬ］が［０，０］の場合、選択回路２３０は、選択信号Ｓに従い、期間Ｔ１において電圧波形Ａｄｐを選択せず、期間Ｔ２において電圧波形Ｂｄｐを選択し、期間Ｔ３において電圧波形Ｃｄｐを選択しない。その結果、図１１に示す微振動に対応する駆動信号ＶＯＵＴが吐出部６００に供給される。 When the print data [SIH, SIL] is [0, 0], the selection circuit 230 follows the selection signal S and does not select the voltage waveform Adp in the period T1, selects the voltage waveform Bdp in the period T2, and selects the voltage waveform Bdp in the period T2. Do not select the voltage waveform Cdp at T3. As a result, the drive signal VOUT corresponding to the minute vibration shown in FIG. 11 is supplied to the ejection section 600 .

待機モード、移行モード及びスリープモードでは印刷が行われない。そのため、第１実施形態における待機モード、移行モード及びスリープモードでは、前述したラッチ信号ＬＡＴ及びチェンジ信号ＣＨに加えて、クロック信号ＳＣＫ及び印刷データ信号ＳＩもＬレベルの信号である。したがって、シフトレジスター２１２及びラッチ回路２１４は動作しない。したがって、待機モード、移行モード及びスリープモードでは、前述のとおり、デコーダー２１６は、動作モード信号ＭＣに従って選択信号Ｓの論理レベルを決定する。 No printing occurs in standby mode, transition mode, and sleep mode. Therefore, in the standby mode, the transition mode, and the sleep mode in the first embodiment, the clock signal SCK and the print data signal SI are L level signals in addition to the latch signal LAT and change signal CH described above. Therefore, shift register 212 and latch circuit 214 do not operate. Therefore, in standby mode, transition mode, and sleep mode, decoder 216 determines the logic level of select signal S according to operation mode signal MC, as described above.

動作モードデータ［ＭＣＨ，ＭＣＬ］が［１，０］の待機モードの場合、選択回路２３０は、供給されるＨレベルの選択信号Ｓに従い、基準電圧信号ＶＢＳと同等の電圧値の駆動信号ＣＯＭを選択する。その結果、基準電圧信号ＶＢＳと同等の電圧値の駆動信号ＶＯＵＴが吐出部６００に供給される。 In the standby mode in which the operation mode data [MCH, MCL] are [1, 0], the selection circuit 230 selects the drive signal COM having a voltage value equivalent to the reference voltage signal VBS in accordance with the supplied H-level selection signal S. select. As a result, the drive signal VOUT having a voltage value equivalent to the reference voltage signal VBS is supplied to the ejection section 600 .

また、動作モードデータ［ＭＣＨ，ＭＣＬ］が［０，０］の移行モードの場合、選択回路２３０は、供給されるＬレベルの選択信号Ｓに従い、トランスファーゲート２３４を非導通とする。その結果、駆動信号ＣＯＭは駆動信号ＶＯＵＴとして吐出部６００に供給されない。 In the transition mode where the operation mode data [MCH, MCL] are [0, 0], the selection circuit 230 renders the transfer gate 234 non-conductive according to the L-level selection signal S supplied. As a result, the drive signal COM is not supplied to the ejection section 600 as the drive signal VOUT.

また、動作モードデータ［ＭＣＨ，ＭＣＬ］が［０，１］のスリープモードの場合、選択回路２３０は、供給されるＬレベルの選択信号Ｓに従い、駆動信号ＣＯＭを駆動信号ＶＯＵＴとして選択しない。その結果、圧電素子６０には直前に供給されていた電圧が保持される。 In addition, in the sleep mode in which the operation mode data [MCH, MCL] are [0, 1], the selection circuit 230 does not select the drive signal COM as the drive signal VOUT according to the L-level selection signal S supplied. As a result, the voltage supplied to the piezoelectric element 60 immediately before is held.

１．５ 吐出部の構成及び動作
次に、吐出モジュール２１及び吐出部６００の構成及び動作について説明する。図１２は、吐出モジュール２１の分解斜視図である。また、図１３は、図１２のIII-III線の断面図であって、吐出部６００の概略構成を示す断面図である。 1.5 Configuration and Operation of Ejection Portion Next, the configuration and operation of the ejection module 21 and the ejection portion 600 will be described. 12 is an exploded perspective view of the ejection module 21. FIG. 13 is a cross-sectional view taken along line III-III in FIG. 12, showing a schematic configuration of the ejection section 600. As shown in FIG.

図１２及び図１３に示すように、吐出モジュール２１は、方向Ｘに長尺な略矩形状の流路基板６７０を備える。流路基板６７０の方向Ｚにおける一方の面側には、圧力室基板６３０、振動板６２１、複数の圧電素子６０、筐体部６４０及び封止体６１０が設けられる。また、流路基板６７０の方向Ｚにおける他方の面側には、ノズルプレート６３２及び吸振体６３３が設けられる。このような吐出モジュール２１の各構成は、流路基板６７０と同様に方向Ｘに長尺な略矩形状の部材であり、接着剤等を利用して相互に接合される。 As shown in FIGS. 12 and 13, the discharge module 21 includes a substantially rectangular channel substrate 670 elongated in the X direction. A pressure chamber substrate 630 , a vibration plate 621 , a plurality of piezoelectric elements 60 , a housing portion 640 and a sealing body 610 are provided on one side of the flow path substrate 670 in the Z direction. A nozzle plate 632 and a vibration absorber 633 are provided on the other side of the channel substrate 670 in the Z direction. Each component of the ejection module 21 is a substantially rectangular member elongated in the direction X, like the channel substrate 670, and is joined to each other using an adhesive or the like.

図１２に示すように、ノズルプレート６３２は、方向Ｘに沿って並ぶ複数のノズル６５１が形成された板状部材である。このようなノズル６５１は、ノズルプレート６３２に設けられるとともに、後述するキャビティー６３１に連通する開孔部である。 As shown in FIG. 12, the nozzle plate 632 is a plate-like member formed with a plurality of nozzles 651 arranged along the X direction. Such a nozzle 651 is an opening provided in the nozzle plate 632 and communicating with a cavity 631 to be described later.

流路基板６７０は、インクの流路を形成するための板状部材である。図１２及び図１３に示すように、流路基板６７０には、開口部６７１、供給流路６７２、及び連通流路６７３が形成されている。開口部６７１は、方向Ｚにおいて貫通し、複数のノズル６５１において共通に形成された方向Ｘに沿った長尺状の貫通孔である。また、供給流路６７２及び連通流路６７３は、複数のノズル６５１のそれぞれに対応して形成された貫通孔である。さらに、図１３に示すように、流路基板６７０の方向Ｚにおける一方の面には、複数の供給流路６７２において共通に形成された中継流路６７４が設けられる。中継流路６７４は、開口部６７１と複数の供給流路６７２とを連通する。 The channel substrate 670 is a plate-like member for forming an ink channel. As shown in FIGS. 12 and 13, the channel substrate 670 is formed with openings 671 , supply channels 672 , and communication channels 673 . The opening 671 is an elongated through-hole along the direction X that penetrates in the direction Z and is commonly formed in the plurality of nozzles 651 . Also, the supply channel 672 and the communication channel 673 are through holes formed corresponding to the plurality of nozzles 651 respectively. Furthermore, as shown in FIG. 13, one surface of the channel substrate 670 in the direction Z is provided with a relay channel 674 formed in common with the plurality of supply channels 672 . The relay channel 674 communicates the opening 671 with the plurality of supply channels 672 .

筐体部６４０は、例えば樹脂材料の射出成形で製造される構造体であり、流路基板６７０の方向Ｚにおける他方の面に固定される。図１３に示すように、筐体部６４０には供給流路６４１と供給口６６１とが形成されている。供給流路６４１は、流路基板６７０の開口部６７１に対応する凹部であり、供給口６６１は、供給流路６４１に連通する貫通孔である。以上のような流路基板６７０の開口部６７１と、筐体部６４０の供給流路６４１とが相互に連通する空間が、供給口６６１から供給されるインクを貯留するリザーバーとして機能する。 The housing part 640 is a structure manufactured by, for example, injection molding of a resin material, and is fixed to the other surface of the channel substrate 670 in the Z direction. As shown in FIG. 13, the housing portion 640 is formed with a supply channel 641 and a supply port 661 . The supply channel 641 is a recess corresponding to the opening 671 of the channel substrate 670 , and the supply port 661 is a through hole communicating with the supply channel 641 . The space where the opening 671 of the channel substrate 670 and the supply channel 641 of the housing 640 communicate with each other functions as a reservoir for storing the ink supplied from the supply port 661 .

吸振体６３３は、リザーバーの内部で生じる圧力変動を吸収する為の構成である。具体的には、吸振体６３３は、流路基板６７０に形成された、開口部６７１、中継流路６７４及び複数の供給流路６７２を閉塞してリザーバーの底面を構成するように、流路基板６７０の方向Ｚにおける一方の面側に固定される。このような吸振体６３３は、例えば、弾性変形が可能な可撓性のシート部材であるコンプライアンス基板を含んで構成される。 The vibration absorber 633 is configured to absorb pressure fluctuations occurring inside the reservoir. Specifically, the vibration absorber 633 closes the opening 671, the relay channel 674, and the plurality of supply channels 672 formed in the channel substrate 670, and constitutes the bottom surface of the reservoir. It is fixed to one surface side in the direction Z of 670 . Such a vibration absorber 633 includes, for example, a compliance substrate that is a flexible sheet member that can be elastically deformed.

図１２及び図１３に示すように、圧力室基板６３０は、複数のノズル６５１に対応する複数のキャビティー６３１が形成される板状部材である。複数のキャビティー６３１は、方向Ｙに沿った長尺状であって、方向Ｘに沿って並んで設けられる。そして、キャビティー６３１の方向Ｙにおける一方の端部は供給流路６７２と連通し、キャビティー６３１の方向Ｙにおける他方の端部は連通流路６７３と連通する。 As shown in FIGS. 12 and 13, the pressure chamber substrate 630 is a plate-like member in which a plurality of cavities 631 corresponding to a plurality of nozzles 651 are formed. The plurality of cavities 631 are elongated along the direction Y and arranged side by side along the direction X. As shown in FIG. One end of the cavity 631 in the direction Y communicates with the supply channel 672 , and the other end of the cavity 631 in the direction Y communicates with the communication channel 673 .

図１２及び図１３に示すように、圧力室基板６３０のうち流路基板６７０が接続される面とは反対側の面には、振動板６２１が固定される。振動板６２１は、弾性的に変形可能な板状部材である。具体的には、図１３に示すように、流路基板６７０と振動板６２１とは、各キャビティー６３１の内側で相互に間隔をあけて対向する。すなわち、振動板６２１は、キャビティー６３１の壁面の一部である上面を構成する。 As shown in FIGS. 12 and 13, a vibration plate 621 is fixed to the surface of the pressure chamber substrate 630 opposite to the surface to which the channel substrate 670 is connected. The diaphragm 621 is an elastically deformable plate-like member. Specifically, as shown in FIG. 13 , the channel substrate 670 and the vibration plate 621 face each other with a space inside each cavity 631 . That is, the diaphragm 621 constitutes the upper surface that is part of the wall surface of the cavity 631 .

キャビティー６３１は、流路基板６７０と振動板６２１との間に位置し、当該キャビティー６３１の内部に充填されるインクに圧力を付与する圧力室として機能する。 The cavity 631 is positioned between the channel substrate 670 and the vibration plate 621 and functions as a pressure chamber that applies pressure to the ink filled inside the cavity 631 .

図１２及び図１３に示すように、振動板６２１のキャビティー６３１とは反対側の面には、複数の圧電素子６０が設けられる。換言すれば、振動板６２１は、キャビティー６３１と圧電素子６０との間に設けられる。複数の圧電素子６０は、複数のキャビティー６３１に対応するように方向Ｘに並んで設けられる。そして、圧電素子６０の変形に連動して振動板６２１が振動することで、キャビティー６３１の内部の圧力が変動し、インクがノズル６５１から吐出される。具体的には、圧電素子６０は、駆動信号ＶＯＵＴの供給により変形するアクチュエーターであり、図１３に示すように、圧電素子６０は、圧電体６０１を一対の電極６１１，６１２で挟んだ構造である。そして、電極６１１には駆動信号ＶＯＵＴが供給され、電極６１２には基準電圧信号ＶＢＳが供給される。この場合において圧電素子６０は、電極６１１と電極６１２との電位差に応じて振動板６２１とともに圧電体６０１の中央部分が両端部分に対して上下方向に変形する。そして、圧電素子６０の変形に伴いノズル６５１からインクが吐出される。ここで、振動板６２１は、圧電素子６０によって変位し、インクが充填されるキャビティー６３１の内部容積を拡大／縮小させるダイヤフラムとして機能する。なお、圧電素子６０に含まれる電極６１１が第１電極の一例であり、電極６１２が第２電極の一例である。 As shown in FIGS. 12 and 13, a plurality of piezoelectric elements 60 are provided on the surface of the vibration plate 621 opposite to the cavity 631 . In other words, diaphragm 621 is provided between cavity 631 and piezoelectric element 60 . A plurality of piezoelectric elements 60 are arranged in the direction X so as to correspond to a plurality of cavities 631 . When the vibration plate 621 vibrates in association with the deformation of the piezoelectric element 60 , the pressure inside the cavity 631 fluctuates, and ink is ejected from the nozzle 651 . Specifically, the piezoelectric element 60 is an actuator that deforms when a drive signal VOUT is supplied. As shown in FIG. . A driving signal VOUT is supplied to the electrode 611 and a reference voltage signal VBS is supplied to the electrode 612 . In this case, in the piezoelectric element 60 , the central portion of the piezoelectric body 601 along with the diaphragm 621 deforms vertically with respect to both end portions according to the potential difference between the electrodes 611 and 612 . As the piezoelectric element 60 deforms, ink is ejected from the nozzle 651 . Here, the vibration plate 621 functions as a diaphragm that is displaced by the piezoelectric element 60 and expands/contracts the internal volume of the cavity 631 filled with ink. The electrode 611 included in the piezoelectric element 60 is an example of a first electrode, and the electrode 612 is an example of a second electrode.

図１２及び図１３の封止体６１０は、複数の圧電素子６０を保護するとともに圧力室基板６３０及び振動板６２１の機械的な強度を補強する構造体であり、例えば接着剤で振動
板６２１に固定される。封止体６１０のうち振動板６２１との対向面に形成される凹部の内側に複数の圧電素子６０が収容される。 12 and 13 is a structure that protects the plurality of piezoelectric elements 60 and reinforces the mechanical strength of the pressure chamber substrate 630 and diaphragm 621. For example, the diaphragm 621 is attached with an adhesive. Fixed. A plurality of piezoelectric elements 60 are accommodated inside recesses formed in the surface of the sealing body 610 facing the vibration plate 621 .

以上のように構成された吐出モジュール２１において、圧電素子６０、キャビティー６３１、振動板６２１及びノズル６５１を含む構成が吐出部６００である。 In the ejection module 21 configured as described above, the configuration including the piezoelectric element 60 , the cavity 631 , the vibration plate 621 and the nozzle 651 is the ejection section 600 .

図１４は、液体吐出装置１を方向Ｚに沿って平面視した場合の、吐出モジュール２１及び吐出モジュール２１に設けられた複数のノズル６５１の配置の一例を示す図である。なお、図１４では、ヘッドユニット２０は、４つの吐出モジュール２１を備えるとして説明する。 FIG. 14 is a diagram showing an example of the arrangement of the ejection module 21 and the plurality of nozzles 651 provided in the ejection module 21 when the liquid ejection device 1 is viewed from above along the direction Z. FIG. Note that in FIG. 14 , the head unit 20 is described as having four ejection modules 21 .

図１４に示すように、各吐出モジュール２１には、所定方向に列状に設けられた複数のノズル６５１からなるノズル列Ｌが形成されている。各ノズル列Ｌは、方向Ｘに沿って列状に配置されたｎ個のノズル６５１によって形成されている。 As shown in FIG. 14, each ejection module 21 is formed with a nozzle row L composed of a plurality of nozzles 651 arranged in rows in a predetermined direction. Each nozzle row L is formed by n nozzles 651 arranged in a row along the X direction.

なお、図１４に示すノズル列Ｌは一例であって異なる構成であってもよい。例えば、各ノズル列Ｌにおいて、端から数えて偶数番目のノズル６５１と奇数番目のノズル６５１とで方向Ｙの位置が相違するように、ｎ個のノズル６５１が千鳥状に配置されてもよい。また、各ノズル列Ｌは方向Ｘとは異なる方向に形成されてもよい。また、第１実施形態では、各吐出モジュール２１に設けられるノズル列Ｌの列数を「１」として例示しているが、各吐出モジュール２１には、「２」以上のノズル列Ｌが形成されてもよい。 Note that the nozzle row L shown in FIG. 14 is an example and may have a different configuration. For example, in each nozzle row L, the n nozzles 651 may be arranged in a staggered manner so that the even-numbered nozzles 651 and the odd-numbered nozzles 651 counted from the end have different positions in the Y direction. Also, each nozzle row L may be formed in a direction different from the direction X. Further, in the first embodiment, the number of nozzle rows L provided in each ejection module 21 is exemplified as "1", but each ejection module 21 is formed with "2" or more nozzle rows L. may

ここで、第１実施形態においては、ノズル列Ｌを形成するｎ個のノズル６５１は、吐出モジュール２１において、１インチあたり３００個以上の高密度で設けられている。そのため、吐出モジュール２１において、圧電素子６０も、ｎ個のノズル６５１に対応して高密度にｎ個設けられている。 Here, in the first embodiment, the n nozzles 651 forming the nozzle row L are provided in the ejection module 21 at a high density of 300 or more per inch. Therefore, in the ejection module 21 , n piezoelectric elements 60 are also provided at high density corresponding to the n nozzles 651 .

また、第１実施形態においては、圧電素子６０に用いられる圧電体６０１は、厚さが例えば１μｍ以下の薄膜であることが好ましい。これにより、電極６１１と電極６１２との間の電位差に対する圧電素子６０の変位量を大きくすることができる。 Moreover, in the first embodiment, the piezoelectric body 601 used for the piezoelectric element 60 is preferably a thin film having a thickness of, for example, 1 μm or less. Thereby, the amount of displacement of the piezoelectric element 60 with respect to the potential difference between the electrodes 611 and 612 can be increased.

ここで、図１５を用いて、ノズル６５１から吐出されるインクの吐出動作について説明する。図１５は、圧電素子６０に駆動信号ＶＯＵＴが供給された場合における、圧電素子６０及び振動板６２１の変位と吐出との関係を説明するための図である。なお、図１５は、吐出モジュール２１に含まれる複数の圧電素子６０、キャビティー６３１及びノズル６５１の内の２つを方向Ｙから見た場合の断面図である。図１５の（１）には、駆動信号ＶＯＵＴとして電圧Ｖｃが供給されている場合における圧電素子６０及び振動板６２１の変位が模式的に示されている。また、図１５の（２）には、圧電素子６０に供給される駆動信号ＶＯＵＴの電圧値が、電圧Ｖｃから基準電圧信号ＶＢＳに近づくように制御されている場合における圧電素子６０及び振動板６２１の変位が模式的に示されている。また、図１５の（３）には、圧電素子６０に供給される駆動信号ＶＯＵＴの電圧値が、電圧Ｖｃよりも基準電圧信号ＶＢＳから離れるように制御されている場合における圧電素子６０及び振動板６２１の変位が模式的に示されている。 Here, the ejection operation of ink ejected from the nozzles 651 will be described with reference to FIG. 15 . 15A and 15B are diagrams for explaining the relationship between the displacement of the piezoelectric element 60 and the vibration plate 621 and ejection when the drive signal VOUT is supplied to the piezoelectric element 60. FIG. 15 is a cross-sectional view of two of the plurality of piezoelectric elements 60, the cavity 631 and the nozzle 651 included in the discharge module 21 as seen from the direction Y. FIG. (1) of FIG. 15 schematically shows the displacement of the piezoelectric element 60 and the diaphragm 621 when the voltage Vc is supplied as the driving signal VOUT. 15B shows the piezoelectric element 60 and diaphragm 621 when the voltage value of the drive signal VOUT supplied to the piezoelectric element 60 is controlled so as to approach the reference voltage signal VBS from the voltage Vc. is shown schematically. FIG. 15(3) shows the piezoelectric element 60 and diaphragm when the voltage value of the driving signal VOUT supplied to the piezoelectric element 60 is controlled to be more distant from the reference voltage signal VBS than the voltage Vc. 621 displacements are shown schematically.

図１５の（１）に示す状態において、圧電素子６０及び振動板６２１は、電極６１１に供給される駆動信号ＶＯＵＴと、電極６１２に供給される基準電圧信号ＶＢＳとの電位差に応じて方向Ｚに撓んでいる。このとき、電極６１１には駆動信号ＶＯＵＴとして電圧Ｖｃが供給されている。電圧Ｖｃは、前述のとおり、電圧波形Ａｄｐ，Ｂｄｐ，Ｃｄｐの開始タイミング及び終了タイミングでの電圧値である。すなわち、図１５の（１）に示す圧電素子６０及び振動板６２１の状態が、印刷モードにおける圧電素子６０の基準状態とな
る。 In the state shown in (1) of FIG. 15, the piezoelectric element 60 and the diaphragm 621 move in the direction Z according to the potential difference between the drive signal VOUT supplied to the electrode 611 and the reference voltage signal VBS supplied to the electrode 612. bent. At this time, the voltage Vc is supplied to the electrode 611 as the driving signal VOUT. The voltage Vc is the voltage value at the start timing and end timing of the voltage waveforms Adp, Bdp, and Cdp, as described above. That is, the state of the piezoelectric element 60 and the vibration plate 621 shown in (1) of FIG. 15 is the reference state of the piezoelectric element 60 in the print mode.

そして、駆動信号ＶＯＵＴの電圧値が、基準電圧信号ＶＢＳの電圧値に近づくように制御された場合、図１５の（２）に示すように、圧電素子６０及び振動板６２１の方向Ｚに沿って生じる変位が低減される。このとき、キャビティー６３１の内部容積が拡大し、キャビティー６３１にリザーバーからインクが供給される。 Then, when the voltage value of the drive signal VOUT is controlled to approach the voltage value of the reference voltage signal VBS, as shown in FIG. The resulting displacement is reduced. At this time, the internal volume of the cavity 631 expands, and ink is supplied to the cavity 631 from the reservoir.

その後、駆動信号ＶＯＵＴの電圧値が、基準電圧信号ＶＢＳの電圧値から離れるように制御される。このとき、図１５の（３）に示すように、圧電素子６０及び振動板６２１の方向Ｚに沿った変位が増加する。このとき、キャビティー６３１の内部容積が縮小し、キャビティー６３１に充填されたインクが、ノズル６５１から吐出される。 After that, the voltage value of the drive signal VOUT is controlled so as to depart from the voltage value of the reference voltage signal VBS. At this time, as shown in (3) of FIG. 15, the displacement along the direction Z of the piezoelectric element 60 and the vibration plate 621 increases. At this time, the internal volume of the cavity 631 is reduced, and the ink filled in the cavity 631 is ejected from the nozzle 651 .

第１実施形態では、圧電素子６０に駆動信号ＶＯＵＴが供給されることで、図１５の（１）～（３）の状態が繰り返えされる。これにより、ノズル６５１からインクが吐出され、媒体Ｐにドットが形成される。なお、図１５の（１）～（３）に示す圧電素子６０及び振動板６２１の変位は、電極６１１に供給される駆動信号ＶＯＵＴと、電極６１２に供給される基準電圧信号ＶＢＳとの電位差が大きくなるに従い、方向Ｚに沿って大きくなる。換言すれば、駆動信号ＶＯＵＴと基準電圧信号ＶＢＳとの電位差に応じてノズル６５１から吐出されるインクの吐出量が制御される。 In the first embodiment, by supplying the driving signal VOUT to the piezoelectric element 60, the states (1) to (3) of FIG. 15 are repeated. As a result, ink is ejected from the nozzles 651 and dots are formed on the medium P. FIG. Note that the displacement of the piezoelectric element 60 and the diaphragm 621 shown in (1) to (3) of FIG. As it grows, it grows along the direction Z. In other words, the amount of ink ejected from the nozzles 651 is controlled according to the potential difference between the drive signal VOUT and the reference voltage signal VBS.

なお、図１５に示す駆動信号ＶＯＵＴに対する圧電素子６０及び振動板６２１の変位は、あくまで一例であって、例えば、駆動信号ＶＯＵＴと基準電圧信号ＶＢＳとの電位差が大きい場合に、キャビティー６３１にインクが引き込まれ、駆動信号ＶＯＵＴと基準電圧信号ＶＢＳとの電位差が小さくなる場合に、キャビティー６３１に充填されたインクが、ノズル６５１から吐出されてもよい。 It should be noted that the displacement of the piezoelectric element 60 and the vibration plate 621 with respect to the drive signal VOUT shown in FIG. 15 is merely an example. is pulled in, and the potential difference between the drive signal VOUT and the reference voltage signal VBS becomes small, the ink filled in the cavity 631 may be ejected from the nozzle 651 .

１．６ 移行モードの詳細と圧電素子の放電
以上に説明したように、スリープモードでは、選択回路２３０が有するトランスファーゲート２３４はオフに制御される。理想的には、スリープモードにおいて電極６１１に供給される電圧及び電流は、トランスファーゲート２３４によって遮断される。したがって、電極６１１には、当該トランスファーゲート２３４がオフに制御される直前の電圧が保持される。よって、トランスファーゲート２３４がオフに制御される直前において電極６１１に供給される電圧を、電極６１２に供給される基準電圧信号ＶＢＳの電圧に近づけることで、スリープモードにおいて圧電素子６０に変位が生じることを低減することができる。 1.6 Details of Transition Mode and Discharge of Piezoelectric Element As described above, in the sleep mode, the transfer gate 234 of the selection circuit 230 is controlled to be off. Ideally, the voltage and current supplied to electrode 611 in sleep mode is blocked by transfer gate 234 . Therefore, the electrode 611 holds the voltage immediately before the transfer gate 234 is turned off. Therefore, by bringing the voltage supplied to the electrode 611 closer to the voltage of the reference voltage signal VBS supplied to the electrode 612 immediately before the transfer gate 234 is turned off, the piezoelectric element 60 can be displaced in the sleep mode. can be reduced.

しかしながら、トランスファーゲート２３４及び圧電素子６０は抵抗成分を有する。そのため、トランスファーゲート２３４がオフに制御されている場合であっても、電極６１１には、トランスファーゲート２３４及び圧電素子６０の抵抗成分を介したリーク電流が供給される。そのため、電極６１１には当該リーク電流に起因する電荷が蓄積される。したがって、電極６１１の電圧値が上昇し、圧電素子６０に意図しない変位が生じるおそれがある。 However, the transfer gate 234 and the piezoelectric element 60 have resistance components. Therefore, even when the transfer gate 234 is controlled to be turned off, a leak current is supplied to the electrode 611 through the transfer gate 234 and the resistance component of the piezoelectric element 60 . Therefore, electric charges resulting from the leakage current are accumulated in the electrode 611 . Therefore, the voltage value of the electrode 611 increases, and the piezoelectric element 60 may be displaced unintentionally.

図１６は、リーク電流により電極６１１の電圧値が上昇した場合における圧電素子６０及び振動板６２１の変位を模式的に示す図である。なお、図１６は、吐出モジュール２１に含まれる複数の圧電素子６０、キャビティー６３１及びノズル６５１の内の２つを方向Ｙから見た場合の断面図である。図１６の（１）には、スリープモードに遷移した直後の圧電素子６０及び振動板６２１の変位が示されている。また、図１６の（２）には、トランスファーゲート２３４及び圧電素子６０に生じるリーク電流に起因して、電極６１１に電荷が蓄積された場合における圧電素子６０及び振動板６２１の変位が示されている。 FIG. 16 is a diagram schematically showing the displacement of the piezoelectric element 60 and diaphragm 621 when the voltage value of the electrode 611 rises due to leak current. 16 is a cross-sectional view of two of the plurality of piezoelectric elements 60, the cavity 631, and the nozzle 651 included in the discharge module 21 as seen from the direction Y. FIG. (1) of FIG. 16 shows the displacement of the piezoelectric element 60 and the vibration plate 621 immediately after transitioning to the sleep mode. 16B shows the displacement of the piezoelectric element 60 and diaphragm 621 when charges are accumulated in the electrode 611 due to leakage current generated in the transfer gate 234 and piezoelectric element 60. In FIG. there is

図１６の（１）に示すように、スリープモードに遷移した直後の圧電素子６０は、電極６１１の電圧と電極６１２の電圧との電位差に基づいて変位している。このとき、電極６１１には、スリープモードに遷移する直前の電圧が保持されている。すなわち、スリープモードに遷移した直後の電極６１１の電圧は、電極６１１に保持されることが想定された電圧である。したがって、圧電素子６０は想定の範囲内で変位し、同様に振動板６２１は想定の範囲内で変位する。このとき、振動板６２１とキャビティー６３１との接点αには、想定の範囲内の応力Ｆ１が生じる。 As shown in (1) of FIG. 16 , the piezoelectric element 60 immediately after transitioning to the sleep mode is displaced based on the potential difference between the voltage of the electrode 611 and the voltage of the electrode 612 . At this time, the electrode 611 retains the voltage immediately before transitioning to the sleep mode. That is, the voltage of the electrode 611 immediately after transitioning to the sleep mode is the voltage assumed to be held in the electrode 611 . Therefore, the piezoelectric element 60 is displaced within the assumed range, and similarly the diaphragm 621 is displaced within the assumed range. At this time, a stress F1 within an assumed range is generated at the contact α between the diaphragm 621 and the cavity 631 .

なお、図１６の（１）には、スリープモードに遷移する直前における電極６１１の電圧と電極６１２の電圧とが異なる場合が例示されているが、電極６１１の電圧と電極６１２の電圧とは同等の電圧値であることが好ましい。この場合、圧電素子６０及び振動板６２１に変位は生じない。 FIG. 16(1) illustrates a case where the voltage of the electrode 611 and the voltage of the electrode 612 are different immediately before transitioning to the sleep mode, but the voltage of the electrode 611 and the voltage of the electrode 612 are the same. is preferably a voltage value of In this case, the piezoelectric element 60 and diaphragm 621 are not displaced.

そして、電極６１１に、リーク電流等に起因した電荷が蓄積された場合、電極６１１の電圧と電極６１２の電圧との電位差が大きくなり、図１６の（２）に示すように、圧電素子６０の変位が大きくなる。よって、振動板６２１の変位も大きくなる。このとき、振動板６２１とキャビティー６３１との接点αには、想定よりも大きな応力Ｆ２が生じる場合がある。 When electric charge due to leakage current or the like is accumulated in the electrode 611, the potential difference between the voltage of the electrode 611 and the voltage of the electrode 612 increases, and as shown in (2) of FIG. Displacement increases. Therefore, the displacement of diaphragm 621 also increases. At this time, a larger than expected stress F2 may occur at the contact point α between the diaphragm 621 and the cavity 631 .

また、振動板６２１とキャビティー６３１との接点に生じる応力は、方向Ｙにおける振動板６２１とキャビティー６３１との接点の位置により異なる場合がある。具体的には、振動板６２１とキャビティー６３１との接点に生じる応力は、振動板６２１とキャビティー６３１との接点であって、振動板６２１の方向Ｚにおける変位が最大となる点においてより大きな応力が生じる。 Also, the stress generated at the contact point between the diaphragm 621 and the cavity 631 may vary depending on the position of the contact point between the diaphragm 621 and the cavity 631 in the Y direction. Specifically, the stress generated at the contact point between the diaphragm 621 and the cavity 631 is greater at the contact point between the diaphragm 621 and the cavity 631 where the displacement of the diaphragm 621 in the direction Z is maximum. stress occurs.

このような振動板６２１に生じる変位の要因としては、例えば、振動板６２１に生じる固有振動が挙げられる。図１７は、振動板６２１を方向Ｚから見た場合の平面図である。図１７に示すように、本実施形態におけるキャビティー６３１は、方向Ｙに沿った長尺状であり、振動板６２１には、方向Ｙに沿った固有振動が生じる場合がある。このような固有振動は、振動板６２１とキャビティー６３１とが接する第１接点ＤＬと、第２接点ＤＲとの間の振動領域Ｄで生じる。 A factor of such a displacement that occurs in the diaphragm 621 is, for example, natural vibration that occurs in the diaphragm 621 . FIG. 17 is a plan view of the diaphragm 621 viewed from the direction Z. FIG. As shown in FIG. 17, the cavity 631 in this embodiment is elongated along the Y direction, and the vibration plate 621 may have natural vibration along the Y direction. Such natural vibration occurs in the vibration region D between the first contact DL and the second contact DR where the diaphragm 621 and the cavity 631 are in contact.

図１８は、振動板６２１に一次の固有振動が生じた場合を例示した図である。図１８に示すように、振動板６２１に一次の固有振動が生じた場合、当該固有振動に起因する振動板６２１の変位ΔＤは、振動領域Ｄの中央部で最大となる。具体的には、振動領域Ｄにおいて、第１接点ＤＬから第２接点ＤＲまでの距離をｄとした場合、第１接点ＤＬからの距離がｄ／２であって第２接点ＤＲからの距離がｄ／２となる点で振動板６２１の変位ΔＤが最大となる。 FIG. 18 is a diagram exemplifying a case where the diaphragm 621 has a primary natural vibration. As shown in FIG. 18, when the first-order natural vibration occurs in the diaphragm 621, the displacement ΔD of the diaphragm 621 caused by the natural vibration becomes maximum at the central portion of the vibration region D. As shown in FIG. Specifically, when the distance from the first contact DL to the second contact DR is d in the vibration region D, the distance from the first contact DL is d/2 and the distance from the second contact DR is The displacement ΔD of the diaphragm 621 becomes maximum at the point of d/2.

また、図１９は、振動板６２１に三次の固有振動が生じた場合を例示した図である。図１９に示すように、振動板６２１に三次の固有振動が生じた場合、当該固有振動に起因する振動板６２１の変位ΔＤは、第１接点ＤＬからの距離がｄ／２であって第２接点ＤＲからｄ／２となる点と、第１接点ＤＬからの距離がｄ／６となる点と、第２接点ＤＲからの距離がｄ／６となる点で最大となる。 19A and 19B are diagrams illustrating a case where a third-order natural vibration is generated in the diaphragm 621. FIG. As shown in FIG. 19, when the tertiary natural vibration occurs in the diaphragm 621, the displacement ΔD of the diaphragm 621 caused by the natural vibration is the second The maximum distance is d/2 from the contact DR, d/6 from the first contact DL, and d/6 from the second contact DR.

以上のように、方向Ｙにおいて、振動板６２１の変位ΔＤが最大となる点における振動板６２１とキャビティー６３１との接点αには、よりも大きな応力Ｆ２が加わるおそれがある。 As described above, in the direction Y, a larger stress F2 may be applied to the contact α between the diaphragm 621 and the cavity 631 at the point where the displacement ΔD of the diaphragm 621 is maximum.

さらに、スリープモード等の長時間継続する動作モードにおいては、応力Ｆ２が振動板６２１の接点αに長時間継続して加わるおそれがあり、その結果、振動板６２１にクラックが生じるおそれがある。また、振動板６２１に想定よりも大きな変位が生じた状態で、印刷モードに遷移した場合、インクの吐出時における圧電素子６０の変位に伴い振動板６２１に必要以上の負荷が加わるおそれがあり、その結果、振動板６２１にクラックが生じるおそれがある。 Furthermore, in an operation mode that continues for a long time, such as a sleep mode, the stress F2 may continue to be applied to the contact α of the diaphragm 621 for a long time, and as a result, cracks may occur in the diaphragm 621 . In addition, if the print mode is switched to when the vibration plate 621 is displaced more than expected, the vibration plate 621 may be subjected to an excessive load due to the displacement of the piezoelectric element 60 during ink ejection. As a result, cracks may occur in diaphragm 621 .

仮に振動板６２１にクラックが生じた場合、当該クラックからキャビティー６３１に充填されたインクが漏れ出す。そのため、キャビティー６３１の内部容積の変化に対して吐出されるインク量にばらつきが生じるおそれがある。その結果、インクの吐出精度が悪化する。 If a crack occurs in the vibration plate 621, the ink filled in the cavity 631 leaks from the crack. Therefore, there is a possibility that the amount of ejected ink may vary with changes in the internal volume of the cavity 631 . As a result, ink ejection accuracy deteriorates.

また、当該クラックから漏れ出したインクが、電極６１１，６１２の双方に付着した場合、電極６１１と電極６１２との間に、当該インクを介した電流経路が形成される。これにより、電極６１２に供給される基準電圧信号ＶＢＳの電圧値が変動するおそれがある。第１実施形態に示す液体吐出装置１では、基準電圧信号ＶＢＳが複数の電極６１２に共通に供給されている。そのため、基準電圧信号ＶＢＳの電圧値が変動した場合、複数の圧電素子６０の変位に影響を及ぼす。その結果、液体吐出装置１全体の吐出精度に影響を及ぼすおそれもある。 Also, when the ink leaking from the crack adheres to both the electrodes 611 and 612, a current path is formed between the electrodes 611 and 612 via the ink. As a result, the voltage value of the reference voltage signal VBS supplied to the electrode 612 may fluctuate. In the liquid ejecting apparatus 1 shown in the first embodiment, the reference voltage signal VBS is commonly supplied to the multiple electrodes 612 . Therefore, when the voltage value of the reference voltage signal VBS fluctuates, it affects the displacement of the plurality of piezoelectric elements 60 . As a result, the ejection accuracy of the liquid ejecting apparatus 1 as a whole may be affected.

そこで、第１実施形態では、圧電素子６０の電極６１１，６１２に意図しない電位差が生じることで、圧電素子６０及び振動板６２１に意図しない変位が長時間継続して生じることを低減するために、電極６１１，６１２の電荷を放出するための３つの放電手段を備える。 Therefore, in the first embodiment, in order to reduce unintended continuous displacement of the piezoelectric element 60 and the vibration plate 621 for a long period of time due to an unintended potential difference occurring between the electrodes 611 and 612 of the piezoelectric element 60, It comprises three discharge means for discharging the charges of the electrodes 611,612.

図２０は、圧電素子６０の電荷を放出するための放電手段を説明するための図である。 FIG. 20 is a diagram for explaining discharge means for discharging the charge of the piezoelectric element 60. FIG.

なお、図２０には、トランスファーゲート２３４に形成される寄生ダイオード２４１，２４２，２４３，２４４を破線で示している。 In FIG. 20, the parasitic diodes 241, 242, 243 and 244 formed in the transfer gate 234 are indicated by dashed lines.

第１の放電手段は、図２０に示す第１放電経路Ａを介して電荷を放出する。具体的には、第１の放電手段では、トランスファーゲート２３４に形成される複数の寄生ダイオードを介して端子ＴＧ－Ｏｕｔと電極６１１との間に蓄えられた電荷、及び端子Ｃｏｍ－Ｏｕｔと端子ＴＧ－Ｉｎとの間に蓄えられた電荷を放出する。 The first discharge means discharges electric charges through a first discharge path A shown in FIG. Specifically, in the first discharging means, the electric charge accumulated between the terminal TG-Out and the electrode 611 through the plurality of parasitic diodes formed in the transfer gate 234 and the terminal Com-Out and the terminal TG −In is discharged.

ここで、トランスファーゲート２３４に形成される寄生ダイオード２４１，２４２，２４３，２４４の詳細について、図２１を用いて具体的に説明する。 Details of the parasitic diodes 241, 242, 243, and 244 formed in the transfer gate 234 will now be specifically described with reference to FIG.

図２１は、トランスファーゲート２３４を構成するトランジスター２３５，２３６を模式的に示す断面図である。 FIG. 21 is a cross-sectional view schematically showing transistors 235 and 236 forming transfer gate 234. As shown in FIG.

図２１に示すように、トランジスター２３５は、ポリシリコン２５２、Ｎ型拡散層２５３，２５４及び複数の電極を含む。 As shown in FIG. 21, transistor 235 includes polysilicon 252, N-type diffusion layers 253 and 254, and a plurality of electrodes.

Ｎ型拡散層２５３，２５４は、Ｐ基板２５１上に互いに離間して形成されている。また、ポリシリコン２５２は、不図示の絶縁層を介してＮ型拡散層２５３とＮ型拡散層２５４との間に形成されている。 The N-type diffusion layers 253 and 254 are formed on the P-substrate 251 so as to be spaced apart from each other. Also, the polysilicon 252 is formed between the N-type diffusion layers 253 and 254 via an insulating layer (not shown).

ポリシリコン２５２には電極２５５が形成されている。また、Ｎ型拡散層２５３には電極２５６が形成されている。また、Ｎ型拡散層２５４には電極２５７が形成されている。 An electrode 255 is formed on the polysilicon 252 . An electrode 256 is formed on the N-type diffusion layer 253 . An electrode 257 is formed on the N-type diffusion layer 254 .

そして、電極２５５がゲート端子として機能し、電極２５６，２５７のいずれか一方がドレイン端子、他方がソース端子として機能する。なお、第１実施形態では、電極２５６をドレイン端子、電極２５７をソース端子として説明する。 The electrode 255 functions as a gate terminal, one of the electrodes 256 and 257 functions as a drain terminal, and the other functions as a source terminal. In the first embodiment, the electrode 256 will be described as a drain terminal and the electrode 257 will be described as a source terminal.

以上のように構成されたトランジスター２３５には、Ｐ基板２５１とＮ型拡散層２５３との接触面及びＰ基板２５１とＮ型拡散層２５４との接触面のそれぞれにＰＮ接合が形成される。したがって、トランジスター２３５には、Ｐ基板２５１をアノード、Ｎ型拡散層２５３をカソードとする寄生ダイオード２４３と、Ｐ基板２５１をアノード、Ｎ型拡散層２５４をカソードとする寄生ダイオード２４４とが形成される。 In the transistor 235 constructed as described above, a PN junction is formed at each of the contact surface between the P substrate 251 and the N-type diffusion layer 253 and the contact surface between the P-substrate 251 and the N-type diffusion layer 254 . Therefore, the transistor 235 has a parasitic diode 243 with the P substrate 251 as the anode and the N-type diffusion layer 253 as the cathode, and a parasitic diode 244 with the P substrate 251 as the anode and the N-type diffusion layer 254 as the cathode. .

また、Ｐ基板２５１には、電極２５８が形成されている。トランジスター２３５は、Ｐ基板２５１に形成されるので、電極２５８は、トランジスター２３５のバックゲート端子として機能する。なお、電極２５８にはグラウンド電位が供給される。 An electrode 258 is formed on the P substrate 251 . Since the transistor 235 is formed on the P-substrate 251 , the electrode 258 functions as the back gate terminal of the transistor 235 . A ground potential is supplied to the electrode 258 .

トランジスター２３６は、Ｎウェル２６１、ポリシリコン２６２、Ｐ型拡散層２６３，２６４及び複数の電極を含む。 Transistor 236 includes an N-well 261, polysilicon 262, P-type diffusion layers 263, 264 and a plurality of electrodes.

Ｐ型拡散層２６３，２６４は、Ｐ基板２５１に形成されたＮウェル２６１上に互いに離間して形成されている。また、ポリシリコン２６２は、不図示の絶縁層を介してＰ型拡散層２６３とＰ型拡散層２６４との間に形成されている。 P-type diffusion layers 263 and 264 are formed separately from each other on an N-well 261 formed in P-substrate 251 . Polysilicon 262 is formed between P-type diffusion layers 263 and 264 via an insulating layer (not shown).

ポリシリコン２６２には電極２６５が形成されている。また、Ｐ型拡散層２６３には電極２６６が形成されている。また、Ｐ型拡散層２６４には電極２６７が形成されている。 An electrode 265 is formed on the polysilicon 262 . An electrode 266 is formed on the P-type diffusion layer 263 . An electrode 267 is formed on the P-type diffusion layer 264 .

そして、電極２６５がゲート端子として機能し、電極２６６，２６７のいずれか一方がドレイン端子、他方がソース端子として機能する。なお、第１実施形態では、電極２６６をドレイン端子、電極２６７をソース端子として説明する。 The electrode 265 functions as a gate terminal, one of the electrodes 266 and 267 functions as a drain terminal, and the other functions as a source terminal. In the first embodiment, the electrode 266 will be described as a drain terminal and the electrode 267 will be described as a source terminal.

以上のように構成されたトランジスター２３６には、Ｎウェル２６１とＰ型拡散層２６３との接触面及びＮウェル２６１とＰ型拡散層２６４との接触面のそれぞれにＰＮ接合が形成される。したがって、トランジスター２３６には、Ｐ型拡散層２６３をアノード、Ｎウェル２６１をカソードとする寄生ダイオード２４２と、Ｐ型拡散層２６４をアノード、Ｎウェル２６１をカソードとする寄生ダイオード２４１とが形成される。 In the transistor 236 configured as described above, a PN junction is formed at each of the contact surface between the N well 261 and the P type diffusion layer 263 and the contact surface between the N well 261 and the P type diffusion layer 264 . Therefore, the transistor 236 has a parasitic diode 242 with the P-type diffusion layer 263 as the anode and the N-well 261 as the cathode, and a parasitic diode 241 with the P-type diffusion layer 264 as the anode and the N-well 261 as the cathode. .

また、Ｎウェル２６１には、電極２６８が形成されている。トランジスター２３６は、Ｎウェル２６１に形成されるので、電極２６８は、トランジスター２３６のバックゲート端子として機能する。なお、電極２６８には電圧ＶＨＶ－ＴＧが供給される。 An electrode 268 is formed in the N well 261 . Since transistor 236 is formed in N-well 261 , electrode 268 functions as the backgate terminal of transistor 236 . A voltage VHV-TG is supplied to the electrode 268 .

図２０に戻り、以上に説明した寄生ダイオード２４１，２４２，２４３，２４４を含む第１放電経路Ａを介する第１の放電手段について説明する。 Returning to FIG. 20, the first discharge means via the first discharge path A including the parasitic diodes 241, 242, 243 and 244 described above will be described.

第１の放電手段では、まず、Ｈレベルの放電制御信号ＤＩＳ１が給電制御信号生成回路４３０に供給される。 In the first discharging means, first, an H-level discharge control signal DIS1 is supplied to the power supply control signal generation circuit 430 .

給電制御信号生成回路４３０に供給された放電制御信号ＤＩＳ１は、インバーター４３１を介してトランジスター４３２に供給される。これにより、トランジスター４３２はオフに制御される。 The discharge control signal DIS<b>1 supplied to the power supply control signal generation circuit 430 is supplied to the transistor 432 via the inverter 431 . Thereby, the transistor 432 is controlled to be off.

前述のとおり、トランジスター４３２がオフに制御された場合、給電切替回路７０のト
ランジスター４７３はオンに制御される。トランジスター４７３がオンに制御されると、電圧ＶＨＶ－ＴＧは抵抗４７５を介して供給されるグラウンド電位となる。これにより、トランスファーゲート２３４を構成するトランジスター２３６の電極２６８がグラウンド電位となる。したがって、端子ＣＯＭ－Ｏｕｔと端子ＴＧ－Ｉｎとが接続されるノードａの電位は、寄生ダイオード２４１を介してグラウンド電位となる。同様に、端子ＴＧ－Ｏｕｔと電極６１１が接続されるノードｂの電位は、寄生ダイオード２４２を介してグラウンド電位となる。 As described above, when the transistor 432 is turned off, the transistor 473 of the power supply switching circuit 70 is turned on. When transistor 473 is controlled on, voltage VHV-TG becomes the ground potential supplied through resistor 475 . As a result, the electrode 268 of the transistor 236 forming the transfer gate 234 becomes the ground potential. Therefore, the potential of the node a to which the terminal COM-Out and the terminal TG-In are connected becomes the ground potential via the parasitic diode 241 . Similarly, the potential of the node b to which the terminal TG-Out and the electrode 611 are connected becomes the ground potential via the parasitic diode 242 .

換言すれば、ノードａに蓄えられた電荷は、寄生ダイオード２４１、抵抗４７５及びトランジスター４７３を介して放出され、同様に、ノードｂに蓄えられた電荷は、寄生ダイオード２４２、抵抗４７５及びトランジスター４７３を介して放出される。 In other words, the charge stored at node a is released through parasitic diode 241, resistor 475 and transistor 473, and similarly the charge stored at node b is released through parasitic diode 242, resistor 475 and transistor 473. emitted through

以上のように第１の放電手段では、放電制御信号ＤＩＳ１に基づき、給電切替回路７０が電圧ＶＨＶ－ＴＧの電位をグラウンド電位とする。これにより、ノードａ及びノードｂに蓄えられた電荷は、寄生ダイオード２４１，２４２を介して放出される。したがって、電極６１１に意図しない電荷が蓄積されることが低減される。 As described above, in the first discharging means, the power supply switching circuit 70 sets the potential of the voltage VHV-TG to the ground potential based on the discharge control signal DIS1. As a result, the charges stored in the nodes a and b are released via the parasitic diodes 241 and 242 . Therefore, unintentional accumulation of charge in the electrode 611 is reduced.

また、第１の放電手段により放出されるノードａ及びノードｂの電荷は、トランスファーゲート２３４の端子ＴＧ－Ｉｎ，ＴＧ－Ｏｕｔの電荷である。したがって、第１の放電手段による電荷の放出は、トランスファーゲート２３４がオンに制御されているのか、オフに制御されているかに関わらず可能となる。このため、電極６１１に意図しない電荷が蓄えられる可能性をさらに低減することができる。 Also, the charges at the nodes a and b discharged by the first discharging means are the charges at the terminals TG-In and TG-Out of the transfer gate 234 . Therefore, the discharge of electric charge by the first discharging means is possible regardless of whether the transfer gate 234 is controlled to be ON or OFF. Therefore, it is possible to further reduce the possibility that an unintended charge is accumulated in the electrode 611 .

なお、給電切替回路７０の構成は、上述した構成に限られるものではなく、トランジスター２３６の電極２６８の電位をグラウンド電位に切り替えることが可能な構成であればよい。 The configuration of the power supply switching circuit 70 is not limited to the configuration described above, and may be any configuration as long as the potential of the electrode 268 of the transistor 236 can be switched to the ground potential.

次に第２の放電手段について説明する。第２の放電手段では、ＬＣ放電回路５３０を含む第２放電経路Ｂを介してノードａに蓄えられた電荷を放出する。 Next, the second discharging means will be explained. The second discharging means discharges the charge stored in the node a through the second discharging path B including the LC discharging circuit 530 .

第２の放電手段によって電荷を放出する場合、まず、Ｈレベルの放電制御信号ＤＩＳ２がＬＣ放電回路５３０のトランジスター５３２に供給される。これにより、トランジスター５３２はオンに制御される。よって、ノードａの電位は、抵抗５７１，５３１及びトランジスター５３２を介して供給されるグラウンド電位となる。換言すれば、ノードａに蓄えられた電荷は、抵抗５７１，５３１及びトランジスター５３２を介して放出される。 When discharging the charge by the second discharge means, first, the H-level discharge control signal DIS2 is supplied to the transistor 532 of the LC discharge circuit 530 . This turns on the transistor 532 . Therefore, the potential of node a becomes the ground potential supplied via resistors 571 and 531 and transistor 532 . In other words, the charge stored at node a is released through resistors 571 and 531 and transistor 532 .

駆動信号生成回路５０の動作が停止している場合、ノードａには、抵抗５７２，５７１を介して電圧ＶＨＶが供給される場合がある。第２の放電手段では、ノードａの電荷の放出が可能となるため、ノードａに電圧ＶＨＶに起因する電荷が蓄積されることを低減することができる。 When the drive signal generation circuit 50 stops operating, the node a may be supplied with the voltage VHV through the resistors 572 and 571 . Since the second discharging means can discharge the charge of the node a, it is possible to reduce the accumulation of the charge caused by the voltage VHV in the node a.

以上のように第２の放電手段では、ノードａの電荷を放出することが可能なため、ノードａの電位を下げることができる。したがって、トランスファーゲート２３４の端子ＴＧ－Ｉｎから端子ＴＧ－Ｏｕｔに生じるリーク電流が低減される。すなわち、リーク電流に起因してノードｂの電圧が上昇することを低減することができる。よって、電極６１１に意図しない電荷が蓄えられる可能性をさらに低減することができる。 As described above, the second discharging means can discharge the charge of the node a, so that the potential of the node a can be lowered. Therefore, leakage current generated from terminal TG-In of transfer gate 234 to terminal TG-Out is reduced. That is, it is possible to reduce the increase in the voltage of the node b due to the leakage current. Therefore, it is possible to further reduce the possibility that an unintended charge is accumulated in the electrode 611 .

なお、ＬＣ放電回路５３０は、ノードａの電荷を放出することが可能な構成であればよく、例えば、トランジスター５５１のソース端子及びトランジスター５５２のドレイン端子が共通に接続される接続点に設けられてもよい。 Note that the LC discharge circuit 530 may have any configuration as long as it can discharge the charge of the node a. good too.

次に、第３の放電手段について説明する。第３の放電手段では、基準電圧信号生成回路４５０のトランジスター４５３を含む第３放電経路Ｃを介して、電極６１２と端子Ｖｂｓ－Ｏｕｔとが接続されるノードｃに蓄えられる電荷を放出する。 Next, the third discharging means will be explained. The third discharging means discharges the electric charge accumulated in the node c where the electrode 612 and the terminal Vbs-Out are connected via the third discharging path C including the transistor 453 of the reference voltage signal generating circuit 450 .

第３の放電手段によって電荷を放出する場合、まず、Ｈレベルの放電制御信号ＤＩＳ３が基準電圧信号生成回路４５０のトランジスター４５３に供給される。これによりトランジスター４５３はオンに制御される。よって、ノードｃの電位は、抵抗４５６及びトランジスター４５３を介して供給されるグラウンド電位となる。換言すれば、ノードｃに蓄えられた電荷は、抵抗４５６及びトランジスター４５３を介して放出される。 When discharging the electric charge by the third discharging means, first, the H-level discharge control signal DIS3 is supplied to the transistor 453 of the reference voltage signal generation circuit 450 . The transistor 453 is thereby turned on. Therefore, the potential of node c becomes the ground potential supplied via resistor 456 and transistor 453 . In other words, the charge stored at node c is released through resistor 456 and transistor 453 .

前述のとおり、圧電素子６０は電極６１１の電圧と電極６１２の電圧との電位差により変位する。第３の放電手段により、ノードｃに蓄えられる電荷を放出することで、電極６１２に意図しない電圧が供給されることを低減することができる。したがって、圧電素子６０に意図しない変位が生じることをさらに低減することが可能となる。 As described above, the piezoelectric element 60 is displaced by the potential difference between the voltages of the electrodes 611 and 612 . By discharging the charge stored in the node c by the third discharging means, supply of an unintended voltage to the electrode 612 can be reduced. Therefore, it is possible to further reduce the occurrence of unintended displacement of the piezoelectric element 60 .

第１実施形態では、上述した第１の放電手段、第２の放電手段及び第３の放電手段による電荷の放出は、移行モードで実行される。そこで、図２２を用いて、第１実施形態における第１の放電手段、第２の放電手段及び第３の放電手段による電荷の放出方法について説明する。 In the first embodiment, the discharge of charges by the first discharging means, the second discharging means and the third discharging means described above is performed in transition mode. Therefore, with reference to FIG. 22, a method of discharging charges by the first discharging means, the second discharging means and the third discharging means in the first embodiment will be described.

図２２は、移行モードの動作を説明するためのフローチャート図である。 FIG. 22 is a flow chart diagram for explaining the operation of the transition mode.

まず、制御回路１００は、動作モードが移行モードに遷移する前に、駆動信号ＣＯＭの電圧値が基準電圧信号ＶＢＳの電圧値に近づくように制御する（Ｓ１７１）。具体的には、制御回路１００は、駆動信号生成回路５０に対して駆動信号ＣＯＭの電圧値が基準電圧信号ＶＢＳの電圧値となる駆動データ信号ＤＲＶを供給する。そして、駆動信号生成回路５０は、供給された駆動データ信号ＤＲＶに基づいて駆動信号ＣＯＭの電圧値を基準電圧信号ＶＢＳの電圧値に近づくように制御する。 First, the control circuit 100 controls the voltage value of the drive signal COM to approach the voltage value of the reference voltage signal VBS before the operation mode transitions to the transition mode (S171). Specifically, the control circuit 100 supplies to the drive signal generation circuit 50 the drive data signal DRV in which the voltage value of the drive signal COM becomes the voltage value of the reference voltage signal VBS. Based on the supplied drive data signal DRV, the drive signal generation circuit 50 controls the voltage value of the drive signal COM so as to approach the voltage value of the reference voltage signal VBS.

移行モードでは、動作モードがスリープモードに遷移する過程において駆動信号ＣＯＭ及び基準電圧信号ＶＢＳの双方の電圧値が変動する場合がある。そのため、移行モードに遷移する前に、駆動信号ＣＯＭの電圧値を基準電圧信号ＶＢＳの電圧値に近づくように制御することで、移行モードにおいて圧電素子６０に意図しない電位差が生じる可能性を低減することができる。 In the transition mode, the voltage values of both the drive signal COM and the reference voltage signal VBS may fluctuate in the process of transitioning the operation mode to the sleep mode. Therefore, by controlling the voltage value of the drive signal COM to approach the voltage value of the reference voltage signal VBS before transitioning to the transition mode, the possibility of an unintended potential difference occurring in the piezoelectric element 60 in the transition mode is reduced. be able to.

なお、駆動信号ＣＯＭの電圧値を基準電圧信号ＶＢＳの電圧値に近づくように制御されるとは、好ましくは、駆動信号ＣＯＭの電圧値と基準電圧信号ＶＢＳの電圧値とが同じであることを意味するが、広義には、駆動信号ＣＯＭと基準電圧信号ＶＢＳとの電位差によって圧電素子６０に意図しない変位が生じない程度に電圧値が近づくように制御されればよい。具体的には、駆動信号ＣＯＭと基準電圧信号ＶＢＳとの電位差が２Ｖ以下となるように制御されることが好ましい。 Note that controlling the voltage value of the drive signal COM to approach the voltage value of the reference voltage signal VBS preferably means that the voltage value of the drive signal COM and the voltage value of the reference voltage signal VBS are the same. However, in a broad sense, the voltage value should be controlled so as to approach the piezoelectric element 60 to such an extent that unintended displacement does not occur due to the potential difference between the drive signal COM and the reference voltage signal VBS. Specifically, it is preferable that the potential difference between the drive signal COM and the reference voltage signal VBS is controlled to be 2 V or less.

そして、駆動信号ＣＯＭの電圧値と基準電圧信号ＶＢＳの電圧値とが十分に近づいた場合、制御回路１００は、動作モードを移行モードに制御する（Ｓ１７２）。 Then, when the voltage value of the drive signal COM and the voltage value of the reference voltage signal VBS are sufficiently close to each other, the control circuit 100 controls the operation mode to the transition mode (S172).

動作モードが移行モードに遷移した後、制御回路１００は、トランスファーゲート２３４をオフするように制御する（Ｓ１７３）。これにより、電極６１１に供給される電圧は、移行モードに遷移する直前の電圧、すなわち、基準電圧信号ＶＢＳの電圧に十分に近づいた電圧で保持される。 After the operation mode transitions to the transition mode, the control circuit 100 controls the transfer gate 234 to turn off (S173). As a result, the voltage supplied to the electrode 611 is held at the voltage immediately before transitioning to the transition mode, that is, the voltage sufficiently close to the voltage of the reference voltage signal VBS.

トランスファーゲート２３４がオフに制御された後、所定の時間経過した場合、制御回路１００は、第２の放電手段による電荷の放出を制御する（Ｓ１７４）。具体的には、制御回路１００は、Ｈレベルの放電制御信号ＤＩＳ２を生成するための駆動データ信号ＤＲＶを駆動信号生成回路５０に供給する。 When a predetermined time has passed after transfer gate 234 is turned off, control circuit 100 controls the discharge of charges by the second discharging means (S174). Specifically, the control circuit 100 supplies the drive data signal DRV for generating the H-level discharge control signal DIS2 to the drive signal generation circuit 50 .

トランスファーゲート２３４がオフに制御された後、第２の放電手段によってノードａに蓄えられた電荷が放出されることで、ノードａの電圧が低下する。したがって、トランスファーゲート２３４に生じるリーク電流が低減され、当該リーク電流に起因する電極６１１の電圧上昇が低減される。なお、第２の放電手段による電荷の放出は、印刷モード又は待機モードに遷移するまで継続して実施されてもよい。 After the transfer gate 234 is turned off, the charge accumulated in the node a is discharged by the second discharging means, thereby lowering the voltage of the node a. Therefore, the leak current generated in the transfer gate 234 is reduced, and the voltage rise of the electrode 611 caused by the leak current is reduced. It should be noted that the discharge of electric charges by the second discharging means may be continued until the mode is changed to the print mode or the standby mode.

第２の放電手段による電荷の放出が開始した後、所定の時間経過した場合、制御回路１００は、第３の放電手段による電荷の放出を制御する（Ｓ１７５）。具体的には、制御回路１００は、Ｈレベルの放電制御信号ＤＩＳ３を生成するための駆動データ信号ＤＲＶを駆動信号生成回路５０に供給する。第１の放電手段によりノードｂに蓄えられた電荷を放出する前に、第３の放電手段によりノードｃに蓄えられた電荷を放出することで、電極６１２に供給される電圧が、電極６１１に供給される電圧に対して大きくなることが低減される。すなわち、印刷動作時に圧電素子６０に生じる変位とは逆向きの変位が圧電素子６０に生じることを低減することが可能となる。これにより、圧電素子６０及び振動板６２１に生じるストレスを低減することが可能となる。 When a predetermined period of time has elapsed after the discharge of charges by the second discharge means started, the control circuit 100 controls the discharge of charges by the third discharge means (S175). Specifically, the control circuit 100 supplies the drive data signal DRV for generating the H-level discharge control signal DIS3 to the drive signal generation circuit 50 . By discharging the charge stored in the node c by the third discharging means before discharging the charge stored in the node b by the first discharging means, the voltage supplied to the electrode 612 is applied to the electrode 611. The increase with respect to the supplied voltage is reduced. That is, it is possible to reduce the occurrence of displacement in the piezoelectric element 60 in the direction opposite to the displacement that occurs in the piezoelectric element 60 during the printing operation. As a result, it becomes possible to reduce the stress generated in the piezoelectric element 60 and the vibration plate 621 .

なお、第２の放電手段による電荷の放出と第３の放電手段による電荷の放出とは、例えば、制御回路１００により同時に実行されてもよく、また、第３の放電手段による電荷の放出が先に実行された後、第２の放電手段による電荷の放出が実行されてもよい。また、第３の放電手段による電荷の放出は、印刷モード又は待機モードに遷移するまで継続して実施されてもよい。 Note that the discharge of charges by the second discharge means and the discharge of charges by the third discharge means may be executed simultaneously by the control circuit 100, for example, and the discharge of charges by the third discharge means may be performed first. , discharge of the charge by the second discharging means may be performed. Also, the discharge of electric charges by the third discharging means may be continued until the mode is changed to the print mode or the standby mode.

そして、第２の放電手段及び第３の放電手段による電荷の放出が開始した後、所定の時間経過した場合、制御回路１００は、第１の放電手段による電荷の放出を制御する（Ｓ１７６）。具体的には、制御回路１００は、Ｈレベルの放電制御信号ＤＩＳ１を生成するための駆動データ信号ＤＲＶを駆動信号生成回路５０に供給する。これにより、電極６１１に蓄えられる電荷が放出される。よって、圧電素子６０に意図しない電圧が生じる可能性が低減され、圧電素子６０及び振動板６２１に意図しない変位が生じることが低減される。なお、第１の放電手段による電荷の放出は、印刷モード又は待機モードに遷移するまで継続して実施されてもよい。 Then, when a predetermined time has elapsed after the discharge of charges by the second discharge means and the third discharge means has started, the control circuit 100 controls the discharge of charges by the first discharge means (S176). Specifically, the control circuit 100 supplies the drive signal generation circuit 50 with the drive data signal DRV for generating the H-level discharge control signal DIS1. As a result, the charges stored in the electrode 611 are released. Therefore, the possibility that an unintended voltage is generated in the piezoelectric element 60 is reduced, and the occurrence of unintended displacement in the piezoelectric element 60 and the vibration plate 621 is reduced. It should be noted that the discharge of electric charges by the first discharging means may be continued until the mode is changed to the print mode or the standby mode.

上述した第１の放電手段、第２の放電手段及び第３の放電手段による電荷の放出が開始した後、所定の時間が経過した場合、制御回路１００は、図３に示すように動作モードをスリープモードに遷移させる。なお、第１の放電手段、第２の放電手段及び第３の放電手段による電荷の放出は、スリープモードにおいて継続して実施されてもよい。 When a predetermined time elapses after the first discharge means, the second discharge means, and the third discharge means start discharging electric charges, the control circuit 100 changes the operation mode as shown in FIG. Transition to sleep mode. The discharge of electric charges by the first discharging means, the second discharging means, and the third discharging means may be continued in the sleep mode.

１．７ 駆動信号の異常検出
圧電素子６０に意図しない電荷が蓄積されることで生じる電位差により、圧電素子６０に意図しない変位が長時間継続して生じる要因としては、上述したようにスリープモードにおいて圧電素子６０に意図しない電荷が蓄積されることが挙げられる。その他の要因として、印刷モードにおいて駆動信号ＣＯＭが正常に出力されず、一定の電圧値を継続して出力する要因が挙げられる。 1.7 Drive Signal Abnormality Detection As described above, the potential difference caused by the accumulation of unintended charges in the piezoelectric element 60 causes unintended displacement of the piezoelectric element 60 to continue for a long period of time. Accumulation of unintended charges in the piezoelectric element 60 can be mentioned. Another factor is that the drive signal COM is not normally output in the print mode and a constant voltage value is continuously output.

そこで、液体吐出装置１は、駆動信号ＣＯＭの出力が所定の範囲内であるか否かを検出し、駆動信号ＣＯＭが一定の電圧を出力しているか否かを検出する検出回路３２０を備え
る。また、液体吐出装置１は、検出回路３２０の検出結果に基づいて駆動信号ＣＯＭが正常であるか否か、具体的には、駆動信号ＣＯＭが一定の電圧を所定の期間継続して出力しているかの判定を行う判定回路３５０を備える。 Therefore, the liquid ejecting apparatus 1 includes a detection circuit 320 that detects whether or not the output of the drive signal COM is within a predetermined range, and detects whether or not the drive signal COM outputs a constant voltage. Further, the liquid ejection apparatus 1 determines whether or not the drive signal COM is normal based on the detection result of the detection circuit 320. Specifically, the drive signal COM continuously outputs a constant voltage for a predetermined period. A determination circuit 350 is provided for determining whether or not there is.

駆動信号ＣＯＭが一定の電圧を継続して出力する要因としては、駆動信号生成回路５０に供給される元駆動信号ｄＡが更新されていないこと、及び元駆動信号ｄＡを更新するためのクロック信号が供給されていないことが挙げられる。そこで、第１実施形態における液体吐出装置１では、検出回路３２０が、元駆動信号ｄＡが更新されているか否か及び元駆動信号ｄＡを更新するためのクロック信号が供給されているか否か検出し、判定回路３５０が、検出回路３２０の検出結果に基づいて、駆動信号ＣＯＭが一定の電圧を継続して出力しているか否かの判定を行う。 The reasons why the drive signal COM continues to output a constant voltage are that the original drive signal dA supplied to the drive signal generation circuit 50 has not been updated, and that the clock signal for updating the original drive signal dA has not been updated. It is mentioned that it is not supplied. Therefore, in the liquid ejection apparatus 1 according to the first embodiment, the detection circuit 320 detects whether or not the original drive signal dA is updated and whether or not the clock signal for updating the original drive signal dA is supplied. , the determination circuit 350 determines whether or not the drive signal COM continues to output a constant voltage based on the detection result of the detection circuit 320 .

第１実施形態における検出回路３２０及び判定回路３５０の構成及び動作の詳細について図２３から図２９を用いて説明する。図２３は、ＤＡＣ回路３１０、検出回路３２０及び判定回路３５０の電気構成を示すブロック図である。 Details of the configuration and operation of the detection circuit 320 and the determination circuit 350 in the first embodiment will be described with reference to FIGS. 23 to 29. FIG. FIG. 23 is a block diagram showing the electrical configuration of the DAC circuit 310, detection circuit 320 and determination circuit 350. As shown in FIG.

ＤＡＣ回路３１０は、ＤＡＣインターフェース（Ｉ／Ｆ：Interface）３１１、比較器３１２、ラッチ回路３１３及びＤＡＣ３１４を含む。 The DAC circuit 310 includes a DAC interface (I/F) 311 , a comparator 312 , a latch circuit 313 and a DAC 314 .

ＤＡＣインターフェース３１１には、クロック信号φ１及び元駆動信号ｄＡが供給される。そして、ＤＡＣインターフェース３１１は、クロック信号φ１に従い元駆動信号ｄＡを取り込み、元駆動信号ｄＡに基づく信号Ｓ１を比較器３１２に出力する。 The DAC interface 311 is supplied with the clock signal φ1 and the original drive signal dA. The DAC interface 311 takes in the original drive signal dA in accordance with the clock signal φ1 and outputs a signal S1 based on the original drive signal dA to the comparator 312 .

比較器３１２は、信号Ｓ１を今回供給されたデータ信号として、また、後述するラッチ回路３１３から供給される信号Ｓ２を前回供給されたデータ信号として比較する。具体的には、比較器３１２は、信号Ｓ１と信号Ｓ２との比較結果が所定の範囲内の場合、信号Ｓ１をラッチ回路３１３に出力する。一方、比較器３１２は、信号Ｓ１と信号Ｓ２との比較結果が所定の範囲外の場合、所定のデータ信号をラッチ回路３１３に出力する。 The comparator 312 compares the signal S1 as the data signal supplied this time and the signal S2 supplied from the latch circuit 313 described later as the data signal supplied last time. Specifically, the comparator 312 outputs the signal S1 to the latch circuit 313 when the comparison result between the signal S1 and the signal S2 is within a predetermined range. On the other hand, the comparator 312 outputs a predetermined data signal to the latch circuit 313 when the comparison result between the signal S1 and the signal S2 is out of the predetermined range.

ラッチ回路３１３は、クロック信号φ２の立ち下りで比較器３１２から入力されるデータ信号をラッチする。ラッチ回路３１３は、ラッチしたデータ信号を信号Ｓ２としてＤＡＣ３１４、比較器３１２及び検出回路３２０に出力する。 Latch circuit 313 latches the data signal input from comparator 312 at the fall of clock signal φ2. The latch circuit 313 outputs the latched data signal to the DAC 314, the comparator 312 and the detection circuit 320 as the signal S2.

ＤＡＣ３１４は、信号Ｓ２をデジタル－アナログ変換しアナログの元駆動信号ａＡとして図４に示す駆動回路５１に出力する。 The DAC 314 digital-analog converts the signal S2 and outputs it as an analog original drive signal aA to the drive circuit 51 shown in FIG.

検出回路３２０は、更新検出回路３２１、クロック検出回路３２２、ＮＡＮＤ回路３２３及び発振回路３３０を含む。 The detection circuit 320 includes an update detection circuit 321 , a clock detection circuit 322 , a NAND circuit 323 and an oscillation circuit 330 .

更新検出回路３２１は、ラッチ回路３２４，３２６及び比較器３２５を含む。 Update detection circuit 321 includes latch circuits 324 and 326 and comparator 325 .

ラッチ回路３２４は、クロック信号φ２の立ち上がりで信号Ｓ２をラッチし信号Ｓ３として比較器３２５に出力する。 The latch circuit 324 latches the signal S2 at the rise of the clock signal φ2 and outputs it to the comparator 325 as the signal S3.

比較器３２５には、信号Ｓ２及び信号Ｓ３が入力される。そして、比較器３２５は、信号Ｓ２と信号Ｓ３とを比較する。具体的には、比較器３２５は、信号Ｓ２と信号Ｓ３とが同じ場合に信号Ｓ４としてＬレベルの信号を出力し、異なる場合に信号Ｓ４としてＨレベルの信号を出力する。 The signal S2 and the signal S3 are input to the comparator 325 . Comparator 325 then compares signal S2 and signal S3. Specifically, the comparator 325 outputs an L level signal as the signal S4 when the signal S2 and the signal S3 are the same, and outputs an H level signal as the signal S4 when they are different.

ラッチ回路３２６は、クロック信号φ２の立ち上がりで信号Ｓ４をラッチする。そして
、ラッチ回路３２６はラッチした信号Ｓ４を更新検出回路３２１の出力信号である信号Ｓ５としてＮＡＮＤ回路３２３に出力する。 Latch circuit 326 latches signal S4 at the rise of clock signal φ2. Then, the latch circuit 326 outputs the latched signal S4 to the NAND circuit 323 as the signal S5, which is the output signal of the update detection circuit 321. FIG.

なお、比較器３２５は、入力されるデータ信号のすべてのデータビットを比較し、入力されるデータ信号が同じであるか異なるかの比較をしてもよく、また、例えば特定のデータビットのみを比較し、入力されるデータ信号が同じであるか異なるかの比較をしてもよい。具体的には、入力されるデータ信号の上位数ビット、又は下位数ビットのデータビットのみを比較してもよい。 Note that the comparator 325 may compare all the data bits of the input data signals to determine whether the input data signals are the same or different. A comparison may be made to determine whether the input data signals are the same or different. Specifically, only the upper few bits or the lower several bits of the input data signal may be compared.

クロック検出回路３２２は、分周回路３２７、ラッチ回路３２８及び微分回路３２９を含む。 The clock detection circuit 322 includes a frequency dividing circuit 327, a latch circuit 328 and a differentiating circuit 329.

分周回路３２７は、クロック信号φ２を分周した信号Ｓ６を出力する。 A frequency dividing circuit 327 outputs a signal S6 obtained by frequency-dividing the clock signal φ2.

ラッチ回路３２８は、発振回路３３０から供給されるクロック信号ＣＬＫの立ち上がりで信号Ｓ６をラッチし信号Ｓ７として出力する。 The latch circuit 328 latches the signal S6 at the rise of the clock signal CLK supplied from the oscillation circuit 330 and outputs it as the signal S7.

微分回路３２９には、分周回路３２７から出力された信号Ｓ６及びラッチ回路３２８から出力された信号Ｓ７が入力される。微分回路３２９は、入力されるデータ信号の排他的論理和を演算し出力する。すなわち、微分回路３２９は、信号Ｓ６の論理レベルと信号Ｓ７の論理レベルとが異なる場合に信号Ｓ８としてＨレベルの信号を出力し、同じ場合に信号Ｓ８としてＬレベルの信号を出力する。そして、微分回路３２９は、信号Ｓ８をクロック検出回路３２２の出力信号としてＮＡＮＤ回路３２３に出力する。 The signal S6 output from the frequency dividing circuit 327 and the signal S7 output from the latch circuit 328 are input to the differentiating circuit 329 . The differentiating circuit 329 calculates and outputs the exclusive OR of the input data signals. That is, the differentiating circuit 329 outputs an H level signal as the signal S8 when the logic level of the signal S6 and the logic level of the signal S7 are different, and outputs an L level signal as the signal S8 when they are the same. Then, the differentiation circuit 329 outputs the signal S8 to the NAND circuit 323 as the output signal of the clock detection circuit 322 .

ＮＡＮＤ回路３２３は、更新検出回路３２１から出力される信号Ｓ５及びクロック検出回路３２２から出力される信号Ｓ８の論理レベルが共にＨレベルの場合、Ｌレベルのリセット信号ＲＳＴを出力する。また、ＮＡＮＤ回路３２３は、信号Ｓ５及び信号Ｓ８の少なくともいずれか一方の論理レベルがＬレベルの場合、Ｈレベルのリセット信号ＲＳＴを出力する。このリセット信号ＲＳＴが、検出回路３２０の出力信号として判定回路３５０に供給される。 The NAND circuit 323 outputs an L level reset signal RST when the logic levels of the signal S5 output from the update detection circuit 321 and the signal S8 output from the clock detection circuit 322 are both H level. Further, the NAND circuit 323 outputs the reset signal RST of H level when at least one of the signal S5 and the signal S8 is at the L level. This reset signal RST is supplied to the determination circuit 350 as an output signal of the detection circuit 320 .

判定回路３５０は、カウンター３５１及びデコーダー３５２を含む。 The decision circuit 350 includes a counter 351 and a decoder 352 .

カウンター３５１は、Ｈレベルのリセット信号ＲＳＴが入力されている場合、クロック信号ＣＬＫの立ち下がりでカウント値をインクリメントして当該カウント値をデコーダー３５２に出力する。また、カウンター３５１は、Ｌレベルのリセット信号ＲＳＴが入力された場合、カウント値を０にリセットして当該カウント値をデコーダー３５２に出力する。 When the H-level reset signal RST is input, the counter 351 increments the count value at the fall of the clock signal CLK and outputs the count value to the decoder 352 . Further, the counter 351 resets the count value to 0 and outputs the count value to the decoder 352 when the L level reset signal RST is input.

デコーダー３５２は、カウンター３５１から入力されるカウント値が所定の値を超えた場合、すなわち、判定回路３５０に所定の期間継続してＨレベルの信号が入力された場合、駆動信号ＣＯＭが一定の電圧を継続して出力していると判定してエラー信号ＥＲＲを出力する。 When the count value input from the counter 351 exceeds a predetermined value, that is, when an H level signal is continuously input to the determination circuit 350 for a predetermined period, the decoder 352 changes the driving signal COM to a constant voltage. is continuously output, and an error signal ERR is output.

ここで、図２４から図２７を用いて検出回路３２０における元駆動信号ｄＡが更新されているか否かの検出方法及びクロック信号φ２が供給されているか否かの検出方法について具体的に説明する。 Here, a method of detecting whether or not the original drive signal dA has been updated in the detection circuit 320 and a method of detecting whether or not the clock signal φ2 is supplied will be specifically described with reference to FIGS. 24 to 27. FIG.

図２４は、元駆動信号ｄＡが更新されている場合における検出回路３２０の動作を説明するためのタイミングチャート図である。 FIG. 24 is a timing chart for explaining the operation of the detection circuit 320 when the original drive signal dA has been updated.

ＤＡＣインターフェース３１１は、供給される元駆動信号ｄＡをクロック信号φ１に基づき取り込むことで信号Ｓ１を生成する。そして、信号Ｓ１を比較器３１２に供給する。具体的には、ＤＡＣインターフェース３１１は、元駆動信号ｄＡとして供給された、５ビットのデータ信号Ｄａ［９－５］と５ビットのデータ信号Ｄａ［４－０］とをクロック信号φ１に基づき順次取り込み、結合することで信号Ｓ１を生成する。 The DAC interface 311 generates the signal S1 by taking in the supplied original drive signal dA based on the clock signal φ1. Then, the signal S 1 is supplied to the comparator 312 . Specifically, the DAC interface 311 sequentially converts the 5-bit data signal Da[9-5] and the 5-bit data signal Da[4-0] supplied as the original drive signal dA based on the clock signal φ1. The signal S1 is generated by capturing and combining.

比較器３１２は、信号Ｓ１とラッチ回路３１３から入力される信号Ｓ２とを比較する。そして、比較器３１２は、当該比較結果に基づいてデータ信号Ｄａを出力する。 Comparator 312 compares signal S1 with signal S2 input from latch circuit 313 . Then, the comparator 312 outputs the data signal Da based on the comparison result.

ラッチ回路３１３は、クロック信号φ２の立ち下りにおいて比較器３１２が出力するデータ信号Ｄａを信号Ｓ２としてラッチする。 Latch circuit 313 latches data signal Da output from comparator 312 at the fall of clock signal φ2 as signal S2.

ラッチ回路３２４は、クロック信号φ２の立ち上がりにおいてラッチ回路３１３でラッチされたデータ信号Ｄａを信号Ｓ３としてラッチする。 Latch circuit 324 latches data signal Da latched by latch circuit 313 at the rise of clock signal φ2 as signal S3.

比較器３２５には、信号Ｓ２及び信号Ｓ３が入力され、入力される信号が同じである場合にＬレベルの信号を出力し、異なる場合にＨレベル信号を出力する。 The comparator 325 receives the signal S2 and the signal S3, outputs an L level signal when the input signals are the same, and outputs an H level signal when they are different.

具体的には、ラッチ回路３２４は、クロック信号φ２の立ち上がりにおいてデータ信号Ｄａを信号Ｓ３としてラッチする。このとき、ラッチ回路３１３は、信号Ｓ２としてデータ信号Ｄａを保持する。したがって、比較器３２５には同じデータ信号Ｄａが供給される。その結果、比較器３２５は信号Ｓ４としてＬレベルの信号を出力する。 Specifically, the latch circuit 324 latches the data signal Da as the signal S3 at the rise of the clock signal φ2. At this time, the latch circuit 313 holds the data signal Da as the signal S2. Therefore, the comparator 325 is supplied with the same data signal Da. As a result, comparator 325 outputs an L level signal as signal S4.

ラッチ回路３１３は、次のクロック信号φ２の立ち下がりにおいてデータ信号Ｄｂを信号Ｓ２としてラッチする。このとき、ラッチ回路３２４は、信号Ｓ３としてデータ信号Ｄａを保持する。したがって、比較器３２５には、異なるデータ信号であるデータ信号Ｄａとデータ信号Ｄｂとが入力される。その結果、比較器３２５はＨレベルの信号を出力する。 Latch circuit 313 latches data signal Db as signal S2 at the next fall of clock signal φ2. At this time, the latch circuit 324 holds the data signal Da as the signal S3. Therefore, data signal Da and data signal Db, which are different data signals, are input to comparator 325 . As a result, the comparator 325 outputs an H level signal.

ラッチ回路３２６は、クロック信号φ２の立ち上がりであって、且つラッチ回路３２４が信号Ｓ２をラッチする前に信号Ｓ４をラッチする。したがって、ラッチ回路３２６は信号Ｓ５としてＨレベルの信号をラッチし更新検出回路３２１の出力信号としてＮＡＮＤ回路３２３に出力する。 Latch circuit 326 latches signal S4 at the rise of clock signal φ2 and before latch circuit 324 latches signal S2. Therefore, the latch circuit 326 latches the H level signal as the signal S5 and outputs it to the NAND circuit 323 as the output signal of the update detection circuit 321. FIG.

次に、図２５を用いて元駆動信号ｄＡが更新されていない場合における検出回路３２０の動作について説明する。図２５は、元駆動信号ｄＡが更新されていない場合における検出回路３２０の動作を説明するためのタイミングチャート図である。 Next, the operation of the detection circuit 320 when the original drive signal dA is not updated will be described with reference to FIG. FIG. 25 is a timing chart for explaining the operation of the detection circuit 320 when the original drive signal dA is not updated.

ＤＡＣインターフェース３１１は、元駆動信号ｄＡが更新されている場合と同様に、供給される元駆動信号ｄＡをクロック信号φ１に基づき順次取り込み、結合することで信号Ｓ１を生成する。 The DAC interface 311 sequentially takes in the supplied original drive signal dA based on the clock signal φ1 and combines them to generate the signal S1, as in the case where the original drive signal dA is updated.

比較器３１２は、信号Ｓ１とラッチ回路３１３から入力される信号Ｓ２とを比較する。そして、比較器３１２は、当該比較結果に基づいてデータ信号Ｄａを出力する。 Comparator 312 compares signal S1 with signal S2 input from latch circuit 313 . Then, the comparator 312 outputs the data signal Da based on the comparison result.

ラッチ回路３１３は、クロック信号φ２の立ち下りにおいて比較器３１２が出力するデータ信号Ｄａを信号Ｓ２としてラッチする。 Latch circuit 313 latches data signal Da output from comparator 312 at the fall of clock signal φ2 as signal S2.

ラッチ回路３２４は、クロック信号φ２の立ち上がりにおいてデータ信号Ｄａを信号Ｓ
３としてラッチする。このとき、ラッチ回路３１３は、信号Ｓ２としてデータ信号Ｄａを保持する。したがって、比較器３２５には同じデータ信号Ｄａが供給される。その結果、比較器３２５は信号Ｓ４としてＬレベルの信号を出力する。 Latch circuit 324 converts data signal Da to signal S at the rising edge of clock signal φ2.
Latch as 3. At this time, the latch circuit 313 holds the data signal Da as the signal S2. Therefore, the comparator 325 is supplied with the same data signal Da. As a result, comparator 325 outputs an L level signal as signal S4.

元駆動信号ｄＡが更新されない場合、ラッチ回路３１３は、次のクロック信号φ２の立ち下がりにおいてデータ信号Ｄａを信号Ｓ２として再度ラッチする。このとき、ラッチ回路３２４は、信号Ｓ３としてデータ信号Ｄａを保持する。したがって、比較器３２５には、同じデータ信号Ｄａが入力される。その結果、比較器３２５はＬレベルの信号を出力する。 If the original drive signal dA is not updated, the latch circuit 313 again latches the data signal Da as the signal S2 at the next fall of the clock signal φ2. At this time, the latch circuit 324 holds the data signal Da as the signal S3. Therefore, the same data signal Da is input to the comparator 325 . As a result, comparator 325 outputs an L level signal.

ラッチ回路３２６は、クロック信号φ２の立ち上がりであって、且つラッチ回路３２４が信号Ｓ２をラッチする前に信号Ｓ４をラッチする。したがって、ラッチ回路３２６は信号Ｓ５としてＬレベルの信号をラッチし更新検出回路３２１の出力信号として、ＮＡＮＤ回路３２３に供給する。 Latch circuit 326 latches signal S4 at the rise of clock signal φ2 and before latch circuit 324 latches signal S2. Therefore, the latch circuit 326 latches the L level signal as the signal S5 and supplies it to the NAND circuit 323 as the output signal of the update detection circuit 321 .

以上のように、更新検出回路３２１は、元駆動信号ｄＡが更新された場合に信号Ｓ５としてＨレベルの信号をＮＡＮＤ回路３２３に出力し、元駆動信号ｄＡが更新されていない場合に信号Ｓ５としてＬレベルの信号をＮＡＮＤ回路３２３に出力する。 As described above, the update detection circuit 321 outputs an H level signal as the signal S5 to the NAND circuit 323 when the original drive signal dA is updated, and outputs an H level signal as the signal S5 when the original drive signal dA is not updated. A signal of L level is output to the NAND circuit 323 .

次に、図２６、図２７を用いてクロック信号φ２が供給されているか否かの検出方法の詳細について説明する。図２６は、クロック信号φ２が供給されている場合における検出回路３２０の動作を説明するためのタイミングチャート図である。 Next, details of a method for detecting whether or not the clock signal φ2 is supplied will be described with reference to FIGS. 26 and 27. FIG. FIG. 26 is a timing chart for describing the operation of detection circuit 320 when clock signal φ2 is supplied.

分周回路３２７は、クロック信号φ２を分周した信号Ｓ６を出力する。 A frequency dividing circuit 327 outputs a signal S6 obtained by frequency-dividing the clock signal φ2.

ラッチ回路３２８は、クロック信号ＣＬＫの立ち上がりで信号Ｓ６を信号Ｓ７としてラッチする。 The latch circuit 328 latches the signal S6 as the signal S7 at the rise of the clock signal CLK.

第１実施形態では、クロック信号ＣＬＫは、クロック信号φ２との周期が異なる。すなわち、クロック信号φ２が正常に入力されている場合、信号Ｓ６と信号Ｓ７との論理レベルが異なるタイミングが発生する。 In the first embodiment, the clock signal CLK has a different period from the clock signal φ2. In other words, when the clock signal φ2 is normally input, there occurs a timing when the signal S6 and the signal S7 have different logic levels.

したがって、クロック信号ＣＬＫの立ち上がりでラッチ回路３２８が信号Ｓ６をラッチした後、次にクロック信号ＣＬＫが立ち上がるまでの期間において、信号Ｓ６の論理レベルがクロック信号φ２に基づき変化した場合、微分回路３２９に入力される信号Ｓ６と信号Ｓ７との論理レベルが異なる。 Therefore, when the logic level of the signal S6 changes based on the clock signal φ2 during the period from when the latch circuit 328 latches the signal S6 at the rise of the clock signal CLK until the next rise of the clock signal CLK, the differentiating circuit 329 The logic levels of the input signals S6 and S7 are different.

微分回路３２９は、信号Ｓ６と信号Ｓ７との論理レベルが同じ場合、Ｌレベルの信号Ｓ８をクロック検出回路３２２の出力信号としてＮＡＮＤ回路３２３に出力する。また、微分回路３２９は、信号Ｓ６と信号Ｓ７との論理レベルが異なる場合、Ｈレベルの信号Ｓ８をクロック検出回路３２２の出力信号としてＮＡＮＤ回路３２３に出力する。すなわち、クロック信号φ２が供給されている場合、クロック検出回路３２２は、信号Ｓ８としてＨレベルの信号とＬレベルの信号とを交互に出力する。 Differentiating circuit 329 outputs L-level signal S8 to NAND circuit 323 as the output signal of clock detecting circuit 322 when signal S6 and signal S7 have the same logic level. Further, the differentiating circuit 329 outputs the H-level signal S8 to the NAND circuit 323 as the output signal of the clock detecting circuit 322 when the logic levels of the signal S6 and the signal S7 are different. That is, when the clock signal φ2 is supplied, the clock detection circuit 322 alternately outputs an H level signal and an L level signal as the signal S8.

次に、図２７を用いてクロック信号φ２が供給されていない場合における検出回路３２０の動作について説明する。図２７は、クロック信号φ２が供給されていない場合における検出回路３２０の動作を説明するためのタイミグチャート図である。 Next, the operation of detection circuit 320 when clock signal .phi.2 is not supplied will be described with reference to FIG. FIG. 27 is a timing chart for describing the operation of detection circuit 320 when clock signal φ2 is not supplied.

分周回路３２７は、クロック信号φ２が供給されていない場合、Ｈレベル又はＬレベルの信号Ｓ６を継続して出力する。なお、図２７の説明では、信号Ｓ６としてＨレベル信号
を出力しているとして説明を行うが、Ｌレベル信号であってもよい。 The frequency dividing circuit 327 continuously outputs the signal S6 at H level or L level when the clock signal φ2 is not supplied. In addition, in the description of FIG. 27, it is assumed that an H level signal is output as the signal S6, but it may be an L level signal.

ラッチ回路３２８は、クロック信号ＣＬＫの立ち上がりで信号Ｓ６を信号Ｓ７としてラッチする。 The latch circuit 328 latches the signal S6 as the signal S7 at the rise of the clock signal CLK.

微分回路３２９には、Ｈレベルの信号Ｓ６とＨレベルの信号Ｓ７とが入力される。したがって、Ｌレベルの信号Ｓ８をクロック検出回路３２２の出力信号として、ＮＡＮＤ回路３２３に供給する。 The H level signal S6 and the H level signal S7 are input to the differentiating circuit 329 . Therefore, the L level signal S8 is supplied to the NAND circuit 323 as the output signal of the clock detection circuit 322. FIG.

以上のように、クロック検出回路３２２は、クロック信号φ２が供給されている場合、信号Ｓ８としてＨレベルとＬレベルとが交互に生じる出力信号をＮＡＮＤ回路３２３に出力する。また、クロック検出回路３２２は、クロック信号φ２が供給されていない場合、信号Ｓ８としてＬレベルの出力信号を継続してＮＡＮＤ回路３２３に出力する。 As described above, when the clock signal φ2 is supplied, the clock detection circuit 322 outputs to the NAND circuit 323, as the signal S8, an output signal in which the H level and the L level are alternately generated. Further, the clock detection circuit 322 continuously outputs an L level output signal to the NAND circuit 323 as the signal S8 when the clock signal φ2 is not supplied.

ＮＡＮＤ回路３２３には、更新検出回路３２１が出力する信号Ｓ５及びクロック検出回路３２２の出力する信号Ｓ８が入力される。そして、ＮＡＮＤ回路３２３は更新検出回路３２１の出力及びクロック検出回路３２２の出力の双方がＨレベルの信号である場合、Ｌレベルのリセット信号ＲＳＴを出力する。 The signal S5 output from the update detection circuit 321 and the signal S8 output from the clock detection circuit 322 are input to the NAND circuit 323 . The NAND circuit 323 outputs an L level reset signal RST when both the output of the update detection circuit 321 and the output of the clock detection circuit 322 are H level signals.

前述のとおり、更新検出回路３２１は、元駆動信号ｄＡが更新された場合に信号Ｓ５としてＨレベルの出力信号をＮＡＮＤ回路３２３に出力し、元駆動信号ｄＡが更新されていない場合に信号Ｓ５としてＬレベルの出力信号をＮＡＮＤ回路３２３に出力する。また、クロック検出回路３２２は、クロック信号φ２が供給されている場合、信号Ｓ８としてＨレベルの出力信号とＬレベルの出力信号とを交互にＮＡＮＤ回路３２３に出力し、クロック信号φ２が供給されていない場合、信号Ｓ８としてＬレベルの出力信号を継続してＮＡＮＤ回路３２３に出力する。 As described above, the update detection circuit 321 outputs an H level output signal as the signal S5 to the NAND circuit 323 when the original drive signal dA is updated, and outputs an H level output signal as the signal S5 when the original drive signal dA is not updated. An L level output signal is output to NAND circuit 323 . When the clock signal φ2 is supplied, the clock detection circuit 322 alternately outputs the H level output signal and the L level output signal as the signal S8 to the NAND circuit 323, and the clock signal φ2 is supplied. If not, the L level output signal is continuously output to the NAND circuit 323 as the signal S8.

したがって、ＮＡＮＤ回路３２３は、元駆動信号ｄＡが更新された場合、且つクロック信号φ２が供給されている場合であってＨレベルの信号を出力した場合に、Ｌレベルのリセット信号ＲＳＴを出力し、その他の状態では、Ｈレベルのリセット信号ＲＳＴを出力する。 Therefore, when the original drive signal dA is updated, the clock signal φ2 is supplied, and the NAND circuit 323 outputs an H level signal, it outputs an L level reset signal RST. In other states, it outputs an H level reset signal RST.

次に図２８及び図２９を用いて判定回路３５０の動作について説明する。図２８は、更新検出回路３２１における元駆動信号ｄＡの検出動作に対応付けた判定回路３５０の動作を示すタイミングチャート図である。 Next, the operation of the determination circuit 350 will be described with reference to FIGS. 28 and 29. FIG. FIG. 28 is a timing chart showing the operation of the determination circuit 350 associated with the detection operation of the original drive signal dA in the update detection circuit 321. As shown in FIG.

前述のとおり、更新検出回路３２１は、元駆動信号ｄＡが更新されている場合、信号Ｓ５としてＨレベルの信号を出力する。 As described above, the update detection circuit 321 outputs an H level signal as the signal S5 when the original drive signal dA is updated.

ＮＡＮＤ回路３２３は、入力される信号Ｓ５がＨレベルの場合、且つ信号Ｓ８がＨレベルの場合にＬレベルの信号を出力する。このとき、カウンター３５１が出力するカウント値は、０にリセットされる。 The NAND circuit 323 outputs an L level signal when the input signal S5 is at H level and the signal S8 is at H level. At this time, the count value output by the counter 351 is reset to zero.

また、更新検出回路３２１は、元駆動信号ｄＡが更新されていない場合、信号Ｓ５としてＬレベルの信号を出力する。 Further, the update detection circuit 321 outputs an L level signal as the signal S5 when the original drive signal dA is not updated.

ＮＡＮＤ回路３２３は、入力される信号Ｓ５がＬレベルの場合、信号Ｓ８の論理レベルに関わらずＨレベルの信号を出力する。このとき、カウンター３５１が出力するカウント値は、クロック信号ＣＬＫの立ち下がりでインクリメントされる。 The NAND circuit 323 outputs an H level signal regardless of the logic level of the signal S8 when the input signal S5 is at L level. At this time, the count value output by the counter 351 is incremented at the fall of the clock signal CLK.

カウンター３５１が出力するカウント値は、デコーダー３５２に出力される。そして、デコーダー３５２は、当該カウント値が所定の値を超えた場合、エラー信号ＥＲＲを出力する。 A count value output by the counter 351 is output to the decoder 352 . Then, the decoder 352 outputs an error signal ERR when the count value exceeds a predetermined value.

次に、クロック検出回路３２２におけるクロック信号φ２の検出動作に対応する判定回路３５０の動作について図２９を用いて説明する。図２９は、クロック検出回路３２２におけるクロック信号φ２の検出動作に対応付けた判定回路３５０の動作を示すタイミングチャート図である。 Next, the operation of determination circuit 350 corresponding to the operation of detecting clock signal φ2 in clock detection circuit 322 will be described with reference to FIG. FIG. 29 is a timing chart showing the operation of determination circuit 350 associated with the operation of detecting clock signal φ2 in clock detection circuit 322. Referring to FIG.

前述のとおり、クロック検出回路３２２は、クロック信号φ２が供給されている場合、上述したタイミングにおいて論理レベルがＨレベル又はＬレベルの信号Ｓ８を交互に出力する。そして、ＮＡＮＤ回路３２３は、信号Ｓ８の論理レベルがＨレベルの場合、且つ信号Ｓ５がＨレベルの信号を出力している場合にＬレベルの信号を出力する。これにより、カウンター３５１が出力するカウント値は０にリセットされる。 As described above, when the clock signal φ2 is supplied, the clock detection circuit 322 alternately outputs the signal S8 whose logic level is H level or L level at the timing described above. Then, the NAND circuit 323 outputs an L level signal when the logic level of the signal S8 is H level and when the signal S5 is outputting an H level signal. As a result, the count value output by the counter 351 is reset to zero.

また、クロック検出回路３２２は、クロック信号φ２が供給されていない場合、信号Ｓ８としてＬレベルの信号を連続して出力する。 Further, when the clock signal φ2 is not supplied, the clock detection circuit 322 continuously outputs an L level signal as the signal S8.

ＮＡＮＤ回路３２３は、信号Ｓ８の論理レベルがＬレベルの場合、信号Ｓ５の論理レベルに関わらずＨレベルの信号を出力する。このとき、カウンター３５１が出力するカウント値は、クロック信号ＣＬＫの立ち下がりにおいて、インクリメントされる。 The NAND circuit 323 outputs an H level signal regardless of the logic level of the signal S5 when the logic level of the signal S8 is L level. At this time, the count value output by the counter 351 is incremented at the fall of the clock signal CLK.

カウンター３５１が出力するカウント値は、デコーダー３５２に入力される。デコーダー３５２は、当該カウント値が所定の値を超えた場合、エラー信号ＥＲＲを出力する。 A count value output by the counter 351 is input to the decoder 352 . The decoder 352 outputs an error signal ERR when the count value exceeds a predetermined value.

以上のように、判定回路３５０は、元駆動信号ｄＡの更新及びクロック信号φ２の供給の少なくともいずれか一方が行われない場合、エラー信号ＥＲＲを出力する。これにより、判定回路３５０は、印刷モードにおいて駆動信号ＣＯＭが一定の電圧信号を継続して出力しているか否かの判定を行う。これにより、印刷モードにおいて駆動信号ＣＯＭが一定の電圧信号を継続して出力されることを検出・判定することが可能となり、よって、当該検出・判定結果に基づいて低減することができる。したがって、圧電素子６０に意図しない直流電圧が継続して供給されることで、圧電素子６０及び振動板６２１に意図しない変位が継続して加わることを低減することが可能となる。 As described above, the determination circuit 350 outputs the error signal ERR when at least one of the update of the original drive signal dA and the supply of the clock signal φ2 is not performed. Accordingly, the determination circuit 350 determines whether or not the drive signal COM continues to output a constant voltage signal in the print mode. As a result, it is possible to detect/determine that the drive signal COM is continuously output as a constant voltage signal in the print mode. Therefore, continuous supply of an unintended DC voltage to the piezoelectric element 60 can reduce continuous application of unintended displacement to the piezoelectric element 60 and the vibration plate 621 .

また、図２に示すようにエラー信号ＥＲＲは、制御回路１００に供給される。制御回路１００は、エラー信号ＥＲＲに基づいて、例えば、動作モードを移行モードに遷移する。このとき、図２２に示すように、駆動信号ＣＯＭの電圧値は、基準電圧信号ＶＢＳの電圧値に近づくように制御される。そして、圧電素子６０の電極６１１及び電極６１２の少なくともいずれか一方の電荷を放出させる。これにより、圧電素子６０に意図しない電圧が継続して供給されること、また、圧電素子６０及び振動板６２１に意図しない変位が継続して加わることをさらに低減できる。 Also, as shown in FIG. 2, the error signal ERR is supplied to the control circuit 100 . The control circuit 100 transitions the operation mode to the transition mode, for example, based on the error signal ERR. At this time, as shown in FIG. 22, the voltage value of the drive signal COM is controlled so as to approach the voltage value of the reference voltage signal VBS. At least one of the electrodes 611 and 612 of the piezoelectric element 60 is discharged. As a result, continuous supply of unintended voltage to the piezoelectric element 60 and continuous unintended displacement to the piezoelectric element 60 and diaphragm 621 can be further reduced.

ここで、駆動信号ＣＯＭの電圧波形Ａｄｐ，Ｂｄｐ，Ｃｄｐには、図７に示すように一定の電圧値が生成される期間がある。したがって、カウント値が０にリセットされてから、所定のカウント値に到達しデコーダー３５２がエラー信号ＥＲＲを出力するまでの時間は、駆動信号ＣＯＭの電圧波形Ａｄｐ，Ｂｄｐ，Ｃｄｐが一定の電圧を出力する時間に対して十分長くなる。 Here, the voltage waveforms Adp, Bdp, and Cdp of the drive signal COM have periods during which a constant voltage value is generated, as shown in FIG. Therefore, the voltage waveforms Adp, Bdp, and Cdp of the drive signal COM output constant voltages during the time from when the count value is reset to 0 to when it reaches a predetermined count value and the decoder 352 outputs the error signal ERR. long enough for the time to

１．８ 作用効果
以上に説明したように、第１実施形態の液体吐出装置１では、検出回路３２０が、供給
された元駆動信号ｄＡと、前回の元駆動信号ｄＡとの比較を行い元駆動信号ｄＡが更新されているか否かを検出するとともに、クロック信号φ２が供給されているか否かの検出も行う。これにより、検出回路３２０は、駆動信号ＣＯＭが一定の電圧を出力しているか否かを検出することが可能となる。 1.8 Functions and Effects As described above, in the liquid ejection device 1 of the first embodiment, the detection circuit 320 compares the supplied original drive signal dA with the previous original drive signal dA, and performs the original drive signal. It detects whether or not the signal dA is updated, and also detects whether or not the clock signal φ2 is being supplied. This allows the detection circuit 320 to detect whether the drive signal COM is outputting a constant voltage.

そして、判定回路３５０は、検出回路３２０の検出結果に基づいて、駆動信号ＣＯＭが一定の電圧を出力する期間をクロック信号ＣＬＫに基づいて計測する。よって、駆動信号ＣＯＭが長時間継続して一定の電圧を出力することを低減することが可能となる。 Based on the detection result of the detection circuit 320, the determination circuit 350 measures the period during which the drive signal COM outputs a constant voltage based on the clock signal CLK. Therefore, it is possible to prevent the drive signal COM from outputting a constant voltage continuously for a long time.

したがって、圧電素子６０に意図しない直流電圧として、一定の電圧の駆動信号ＣＯＭが長時間継続して加わることが低減される。よって、圧電素子６０及び振動板６２１に意図しない変位が生じることが低減される。 Therefore, it is possible to reduce the continuous application of the driving signal COM of a constant voltage to the piezoelectric element 60 as an unintended DC voltage for a long period of time. Therefore, the occurrence of unintended displacement of the piezoelectric element 60 and diaphragm 621 is reduced.

また、第１実施形態では、検出回路３２０はデジタルの元駆動信号ｄＡに基づいて、駆動信号ＣＯＭの電圧が一定の電圧を出力しているか否かを検出している。これにより、駆動信号生成回路５０で生じるノイズ等の影響が低減され、当該検出の精度を高めることが可能となる。 In the first embodiment, the detection circuit 320 detects whether or not the drive signal COM outputs a constant voltage based on the original digital drive signal dA. As a result, the influence of noise or the like generated in the drive signal generation circuit 50 can be reduced, and the accuracy of the detection can be improved.

また、第１実施形態の液体吐出装置１では、圧電素子６０に供給される駆動信号ＣＯＭが長時間継続して一定の電圧を出力した場合、電極６１１に供給される駆動信号ＣＯＭの電圧値は、電極６１２に供給される基準電圧信号ＶＢＳの電圧値に近づくように制御される。したがって、圧電素子６０の電極６１１，６１２間に意図しない電位差が生じることがさらに低減され、圧電素子６０及び振動板６２１に意図しない変位が生じる可能性がさらに低減される。 Further, in the liquid ejecting apparatus 1 of the first embodiment, when the drive signal COM supplied to the piezoelectric element 60 continuously outputs a constant voltage for a long time, the voltage value of the drive signal COM supplied to the electrode 611 is , is controlled to approach the voltage value of the reference voltage signal VBS supplied to electrode 612 . Therefore, the occurrence of unintended potential difference between the electrodes 611 and 612 of the piezoelectric element 60 is further reduced, and the possibility of unintended displacement of the piezoelectric element 60 and diaphragm 621 is further reduced.

さらに、第１実施形態の液体吐出装置１では、圧電素子６０に供給される駆動信号ＣＯＭが長時間継続して一定の電圧を出力する場合、エラー信号ＥＲＲに基づいて移行モードに遷移する。よって、電極６１１及び電極６１２の電荷が放出される。したがって、圧電素子６０の電極６１１，６１２間に意図しない電位差が生じることが低減され、圧電素子６０及び振動板６２１に意図しない変位が生じる可能性をさらに低減することが可能となる。 Furthermore, in the liquid ejection apparatus 1 of the first embodiment, when the drive signal COM supplied to the piezoelectric element 60 continues to output a constant voltage for a long time, the transition mode is made based on the error signal ERR. Therefore, the charges of the electrodes 611 and 612 are discharged. Therefore, the occurrence of an unintended potential difference between the electrodes 611 and 612 of the piezoelectric element 60 is reduced, and the possibility of unintended displacement of the piezoelectric element 60 and diaphragm 621 can be further reduced.

また、第１実施形態では、駆動信号ＣＯＭを生成する駆動回路５１と、駆動信号ＣＯＭが一定の電圧を出力しているか否かを検出する検出回路３２０と、検出回路３２０の検出結果に基づいて駆動信号ＣＯＭが一定の電圧を継続して出力しているか否かを判定する判定回路とが、駆動信号生成回路５０に設けられている。そのため、駆動信号ＣＯＭの生成、検出及び判定を制御ユニットに依らず検出することが可能となる。したがって、生成、検出及び判定に遅延が生じる可能性を低減することが可能となる。 Further, in the first embodiment, the drive circuit 51 that generates the drive signal COM, the detection circuit 320 that detects whether or not the drive signal COM outputs a constant voltage, and based on the detection result of the detection circuit 320, A determination circuit for determining whether or not the drive signal COM continues to output a constant voltage is provided in the drive signal generation circuit 50 . Therefore, generation, detection and determination of the drive signal COM can be detected without depending on the control unit. Therefore, it is possible to reduce the possibility of delays in generation, detection and determination.

２ 第２実施形態
次に、図３０から図３２を用いて、第２実施形態における液体吐出装置１について説明する。 2. Second Embodiment Next, a liquid ejecting apparatus 1 according to a second embodiment will be described with reference to FIGS. 30 to 32. FIG.

第２実施形態の液体吐出装置１は、検出回路３２０の構成が第１実施形態の液体吐出装置１と異なる。以下の説明では、第１実施形態と重複する説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。 The liquid ejection device 1 of the second embodiment differs from the liquid ejection device 1 of the first embodiment in the configuration of the detection circuit 320 . In the following description, descriptions that overlap with the first embodiment are omitted or simplified, and differences from the first embodiment are mainly described.

図３０は、第２実施形態におけるＤＡＣ回路３１０、検出回路３２０及び判定回路３５０の電気構成を示すブロック図である。 FIG. 30 is a block diagram showing the electrical configuration of the DAC circuit 310, detection circuit 320 and determination circuit 350 in the second embodiment.

ＤＡＣ回路３１０は、第１実施形態と同様に、ＤＡＣインターフェース（Ｉ／Ｆ：Interface）３１１，比較器３１２、ラッチ回路３１３及びＤＡＣ３１４を含む。そしてＤＡＣ回路３１０は、供給される元駆動信号ｄＡに基づきアナログの元駆動信号ａＡを生成するとともに、ラッチ回路３１３でラッチされた信号Ｓ２を検出回路３２０に出力する。 The DAC circuit 310 includes a DAC interface (I/F) 311, a comparator 312, a latch circuit 313 and a DAC 314, as in the first embodiment. The DAC circuit 310 generates an analog original drive signal aA based on the supplied original drive signal dA, and outputs the signal S2 latched by the latch circuit 313 to the detection circuit 320 .

検出回路３２０は、ＤＡＴＡ更新検出回路３３１、インバーター３３５及び発振回路３３０を含む。 The detection circuit 320 includes a DATA update detection circuit 331 , an inverter 335 and an oscillator circuit 330 .

ＤＡＴＡ更新検出回路３３１は、ラッチ回路３３２，３３４及び比較器３３３を含む。 The DATA update detection circuit 331 includes latch circuits 332 and 334 and a comparator 333 .

ラッチ回路３３２は、発振回路３３０から出力されるクロック信号ＣＬＫの立ち下がりで、信号Ｓ２を信号Ｓ１１としてラッチする。なお、第２実施形態では、クロック信号ＣＬＫは、クロック信号φ２と周期が異なる。 The latch circuit 332 latches the signal S2 as the signal S11 at the falling edge of the clock signal CLK output from the oscillation circuit 330 . Note that in the second embodiment, the clock signal CLK has a period different from that of the clock signal φ2.

比較器３３３には、信号Ｓ２及び信号Ｓ１１が入力される。そして、比較器３３３は、信号Ｓ２と信号Ｓ１１とが同じであるか否かの比較を行い、当該比較結果に基づいて信号Ｓ１２を出力する。具体的には、比較器３３３は、信号Ｓ２と信号Ｓ１１とが同じである場合に信号Ｓ１２としてＬレベルの信号を出力し、異なる場合に信号Ｓ１２としてＨレベルの信号を出力する。 The signal S2 and the signal S11 are input to the comparator 333 . Then, the comparator 333 compares whether the signal S2 and the signal S11 are the same, and outputs the signal S12 based on the comparison result. Specifically, the comparator 333 outputs an L level signal as the signal S12 when the signal S2 and the signal S11 are the same, and outputs an H level signal as the signal S12 when they are different.

ラッチ回路３３４は、クロック信号ＣＬＫの立ち上がりで信号Ｓ１２をラッチする。そして、ラッチ回路３３４は信号Ｓ１３をＤＡＴＡ更新検出回路３３１の出力信号としてインバーター３３５に出力する。 The latch circuit 334 latches the signal S12 at the rise of the clock signal CLK. Then, the latch circuit 334 outputs the signal S13 to the inverter 335 as the output signal of the DATA update detection circuit 331. FIG.

インバーター３３５は、信号Ｓ１３の論理レベルを反転し、リセット信号ＲＳＴとして判定回路３５０に出力する。 Inverter 335 inverts the logic level of signal S13 and outputs it to determination circuit 350 as reset signal RST.

判定回路３５０は、第１実施形態と同様に、カウンター３５１及びデコーダー３５２を含む。 The determination circuit 350 includes a counter 351 and a decoder 352 as in the first embodiment.

カウンター３５１は、リセット信号ＲＳＴがＨレベルの場合、カウント値をインクリメントし、当該カウント値をデコーダー３５２に出力する。また、リセット信号ＲＳＴがＬレベルの場合、カウント値を０にリセットしてデコーダー３５２に出力する。 The counter 351 increments the count value and outputs the count value to the decoder 352 when the reset signal RST is at H level. When the reset signal RST is at L level, the count value is reset to 0 and output to the decoder 352 .

デコーダー３５２は、カウンター３５１から入力されるカウント値が所定の値を超えた場合、エラー信号ＥＲＲを生成し、判定回路３５０から出力する。 The decoder 352 generates an error signal ERR and outputs it from the determination circuit 350 when the count value input from the counter 351 exceeds a predetermined value.

ここで、図３１及び図３２を用いて、元駆動信号ｄＡが更新されているか否かの検出方法の詳細について説明する。図３１は、元駆動信号ｄＡが更新されている場合における検出回路３２０の動作を説明するためのタイミングチャート図である。 Details of a method for detecting whether or not the original drive signal dA has been updated will now be described with reference to FIGS. 31 and 32. FIG. FIG. 31 is a timing chart for explaining the operation of the detection circuit 320 when the original drive signal dA has been updated.

ＤＡＣ回路３１０に含まれる各構成の動作は、第１実施形態と同様であり、その動作の説明を省略する。 The operation of each component included in the DAC circuit 310 is the same as in the first embodiment, and the description of the operation is omitted.

ラッチ回路３３２は、発振回路３３０が生成するクロック信号ＣＬＫの立ち下がりでラッチ回路３１３が信号Ｓ２として保持するデータ信号Ｄａをラッチし、信号Ｓ１１として出力する。このとき、ラッチ回路３１３は、信号Ｓ２としてデータ信号Ｄａを保持する。したがって、比較器３３３には同じデータ信号Ｄａが供給される。その結果、比較器３３３は信号Ｓ１２としてＬレベルの信号を出力する。 The latch circuit 332 latches the data signal Da held as the signal S2 by the latch circuit 313 at the fall of the clock signal CLK generated by the oscillation circuit 330, and outputs the data signal Da as the signal S11. At this time, the latch circuit 313 holds the data signal Da as the signal S2. Therefore, the comparator 333 is supplied with the same data signal Da. As a result, the comparator 333 outputs an L level signal as the signal S12.

元駆動信号ｄＡが更新されている場合、ラッチ回路３１３は、クロック信号φ２の立ち下がりにおいてデータ信号Ｄｂを信号Ｓ２としてラッチする。このとき、ラッチ回路３３２は、信号Ｓ１１としてデータ信号Ｄａを保持する。したがって、比較器３３３には信号Ｓ２としてのデータ信号Ｄｂと信号Ｓ１１としてのデータ信号Ｄａとが供給される。その結果、比較器３３３は信号Ｓ１２としてＨレベルの信号を出力する。 When the original drive signal dA has been updated, the latch circuit 313 latches the data signal Db as the signal S2 at the fall of the clock signal φ2. At this time, the latch circuit 332 holds the data signal Da as the signal S11. Therefore, the comparator 333 is supplied with the data signal Db as the signal S2 and the data signal Da as the signal S11. As a result, the comparator 333 outputs an H level signal as the signal S12.

そして、ラッチ回路３３４は、クロック信号ＣＬＫの立ち下がりにおいて、且つラッチ回路３３２が信号Ｓ２をラッチする前に、信号Ｓ１２をラッチする。この結果、ラッチ回路３３４は、信号Ｓ１３としてのＨレベルの信号をＤＡＴＡ更新検出回路３３１の出力信号としてインバーター３３５に出力する。 Then, the latch circuit 334 latches the signal S12 at the falling edge of the clock signal CLK and before the latch circuit 332 latches the signal S2. As a result, the latch circuit 334 outputs the H level signal as the signal S13 to the inverter 335 as the output signal of the DATA update detection circuit 331. FIG.

インバーター３３５は、ＤＡＴＡ更新検出回路３３１が出力するＨレベルの信号の論理レベルを反転し、Ｌレベルのリセット信号ＲＳＴを判定回路３５０に出力する。 The inverter 335 inverts the logic level of the H level signal output from the DATA update detection circuit 331 and outputs the L level reset signal RST to the determination circuit 350 .

次に、図３２を用いて元駆動信号ｄＡが更新されていない場合の検出方法の詳細について説明する。図３２は、元駆動信号ｄＡが更新されていない場合における検出回路３２０の動作を説明するためのタイミングチャート図である。 Next, the details of the detection method when the original drive signal dA is not updated will be described with reference to FIG. FIG. 32 is a timing chart for explaining the operation of the detection circuit 320 when the original drive signal dA is not updated.

ＤＡＣ回路３１０に含まれる各構成の動作は、第１実施形態と同様であり、その動作の説明を省略する。 The operation of each component included in the DAC circuit 310 is the same as in the first embodiment, and the description of the operation is omitted.

ラッチ回路３３２は、クロック信号ＣＬＫの立ち下がりでラッチ回路３１３が信号Ｓ２として保持するデータ信号Ｄａをラッチし、信号Ｓ１１として出力する。 The latch circuit 332 latches the data signal Da held as the signal S2 by the latch circuit 313 at the fall of the clock signal CLK, and outputs it as the signal S11.

このとき、ラッチ回路３１３は、信号Ｓ２としてデータ信号Ｄａを保持する。したがって、比較器３３３には同じデータ信号Ｄａが供給される。その結果、比較器３３３は信号Ｓ１２としてＬレベルの信号を出力する。 At this time, the latch circuit 313 holds the data signal Da as the signal S2. Therefore, the comparator 333 is supplied with the same data signal Da. As a result, the comparator 333 outputs an L level signal as the signal S12.

元駆動信号ｄＡが更新されていない場合、ラッチ回路３１３は、クロック信号φ２の立ち下がりにおいて同じ元駆動信号ｄＡに基づくデータ信号Ｄａをラッチする。このとき、ラッチ回路３３２は、信号Ｓ１１としてデータ信号Ｄａを保持する。したがって、比較器３３３には、同じデータ信号が継続し入力される。その結果、比較器３３３は、信号Ｓ１２としてＬレベルの信号を出力する。 If the original drive signal dA has not been updated, the latch circuit 313 latches the data signal Da based on the same original drive signal dA at the fall of the clock signal φ2. At this time, the latch circuit 332 holds the data signal Da as the signal S11. Therefore, the same data signal is continuously input to the comparator 333 . As a result, the comparator 333 outputs an L level signal as the signal S12.

ラッチ回路３３４は、クロック信号ＣＬＫの立ち下がりにおいて、且つラッチ回路３３２が信号Ｓ２をラッチする前に、信号Ｓ１２をラッチする。この結果、ラッチ回路３３４は、信号Ｓ１３としてのＬレベルの信号をＤＡＴＡ更新検出回路３３１の出力信号としてインバーター３３５に出力する。 Latch circuit 334 latches signal S12 on the falling edge of clock signal CLK and before latch circuit 332 latches signal S2. As a result, the latch circuit 334 outputs the L level signal as the signal S13 to the inverter 335 as the output signal of the DATA update detection circuit 331. FIG.

インバーター３３５は、ＤＡＴＡ更新検出回路３３１が出力するＬレベルの信号の論理レベルを反転し、Ｈレベルのリセット信号ＲＳＴを判定回路３５０に出力する。 The inverter 335 inverts the logic level of the L level signal output from the DATA update detection circuit 331 and outputs the H level reset signal RST to the determination circuit 350 .

判定回路３５０は、Ｌレベルのリセット信号ＲＳＴが入力された場合、元駆動信号ｄＡは更新されているとして、カウンター３５１がデコーダー３５２に出力するカウント値をリセットする。一方、判定回路３５０は、Ｈレベルのリセット信号ＲＳＴが入力された場合、カウンター３５１がデコーダー３５２に出力するカウント値を、クロック信号ＣＬＫの立ち下がりにおいて、インクリメントする。そして、判定回路３５０は、デコーダー３５２において当該カウント値が所定の値を超えたと判断された場合、エラー信号ＥＲＲを出力する。 When the L-level reset signal RST is input, the determination circuit 350 determines that the original drive signal dA has been updated, and resets the count value output from the counter 351 to the decoder 352 . On the other hand, when the H level reset signal RST is input, the determination circuit 350 increments the count value output from the counter 351 to the decoder 352 at the fall of the clock signal CLK. When the decoder 352 determines that the count value exceeds a predetermined value, the determination circuit 350 outputs an error signal ERR.

以上のように、第２実施形態における判定回路３５０は、元駆動信号ｄＡの更新が行われない場合にエラー信号ＥＲＲを出力する。したがって、第１実施形態と同様に、印刷モードにおいて駆動信号ＣＯＭが一定の電圧を継続して出力することを低減することができる。 As described above, the determination circuit 350 in the second embodiment outputs the error signal ERR when the original drive signal dA is not updated. Therefore, as in the first embodiment, it is possible to reduce the continuous output of the drive signal COM at a constant voltage in the print mode.

また、第２実施形態において、ラッチ回路３１３はクロック信号φ２の立ち下がりでラッチする。したがって、クロック信号φ２が供給されていない場合、信号Ｓ２は更新されない。 Also, in the second embodiment, the latch circuit 313 latches at the fall of the clock signal φ2. Therefore, when clock signal φ2 is not supplied, signal S2 is not updated.

すなわち、第２実施形態における検出回路３２０では、比較器３３３に供給される信号Ｓ２と信号Ｓ１１との比較に基づいて、クロック信号φ２が供給されているか否かの検出も行う。したがって、第１実施形態の検出回路３２０の構成に対して、より簡易な構成で元駆動信号ｄＡの更新が行われているか否かの検出、及びクロック信号φ２が供給されているかの検出を行うことができる。したがって、第２実施形態における液体吐出装置１では、第１実施形態と同様の作用効果を、より小さな構成で実現することが可能となる。 That is, the detection circuit 320 in the second embodiment also detects whether or not the clock signal φ2 is supplied based on the comparison between the signal S2 and the signal S11 supplied to the comparator 333 . Therefore, it is possible to detect whether or not the original drive signal dA is being updated and whether or not the clock signal φ2 is being supplied with a simpler configuration than the configuration of the detection circuit 320 of the first embodiment. be able to. Therefore, in the liquid ejection device 1 according to the second embodiment, it is possible to achieve the same effects as those of the first embodiment with a smaller configuration.

３ 第３実施形態
次に、図３３及び図３４を用いて、第３実施形態の液体吐出装置１について説明する。 3. Third Embodiment Next, a liquid ejecting apparatus 1 according to a third embodiment will be described with reference to FIGS. 33 and 34. FIG.

第３実施形態の液体吐出装置１は、検出回路３２０が、駆動信号生成回路５０から出力される駆動信号ＣＯＭに基づいて、当該駆動信号ＣＯＭが一定であるかの検出を行う点で、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態及び第２実施形態と重複する説明は省略又は簡略し、主として第１実施形態及び第２実施形態と異なる内容について説明する。 In the liquid ejection apparatus 1 of the third embodiment, the detection circuit 320 detects whether or not the drive signal COM output from the drive signal generation circuit 50 is constant based on the drive signal COM. It differs from the embodiment and the second embodiment. In the following, explanations that overlap with those of the first and second embodiments will be omitted or simplified, and differences from those of the first and second embodiments will be mainly explained.

図３３は、第３実施形態における駆動信号生成回路５０の回路構成を示すブロック図である。図３３に示すように第３実施形態における検出回路３２０は、端子Ｖｆｂを介して帰還される駆動信号ＣＯＭに基づく信号を検出することで、駆動信号ＣＯＭが一定であるか否かの検出を行う。 FIG. 33 is a block diagram showing the circuit configuration of the drive signal generation circuit 50 according to the third embodiment. As shown in FIG. 33, the detection circuit 320 in the third embodiment detects whether or not the drive signal COM is constant by detecting a signal based on the drive signal COM fed back via the terminal Vfb. .

図３４は、第３実施形態における検出回路３２０の電気構成を示す回路図である。 FIG. 34 is a circuit diagram showing the electrical configuration of the detection circuit 320 in the third embodiment.

第３実施形態における検出回路３２０は、微分回路３６０、ウィンドウコンパレーター回路３７０、保持回路３８０及びインバーター３９０を含む。 The detection circuit 320 in the third embodiment includes a differentiating circuit 360, a window comparator circuit 370, a holding circuit 380 and an inverter 390. FIG.

微分回路３６０は、コンパレーター３６１、コンデンサー３６２、抵抗３６３を含む。 Differentiation circuit 360 includes comparator 361 , capacitor 362 and resistor 363 .

コンパレーター３６１の入力端（＋）には、電圧Ｖｒｅｆ２が供給される。また、コンパレーター３６１の入力端（－）は、コンデンサー３６２の一端及び抵抗３６３の一端と接続される。また、コンパレーター３６１の出力端は、抵抗３６３の他端と接続される。 A voltage Vref2 is supplied to the input terminal (+) of the comparator 361 . Also, the input terminal (−) of the comparator 361 is connected to one end of the capacitor 362 and one end of the resistor 363 . Also, the output end of the comparator 361 is connected to the other end of the resistor 363 .

また、コンデンサー３６２の他端には、図３３に示す集積回路５００の端子Ｖｆｂが接続される。そして、コンデンサー３６２の他端には、当該端子Ｖｆｂを介して駆動信号ＣＯＭに基づく電圧Ｖｃｏｍが供給される。 The other end of the capacitor 362 is connected to the terminal Vfb of the integrated circuit 500 shown in FIG. A voltage Vcom based on the drive signal COM is supplied to the other end of the capacitor 362 via the terminal Vfb.

以上のように構成された微分回路３６０は、電圧Ｖｃｏｍの電圧値が変動しない場合、コンパレーター３６１の出力端子には、電圧Ｖｒｅｆ２に基づく一定の電圧信号が出力される。一方、電圧Ｖｃｏｍの電圧値が変動した場合、コンパレーター３６１の出力端子には、当該変動に応じた略パルス形状の電圧信号が出力される。 The differentiating circuit 360 configured as described above outputs a constant voltage signal based on the voltage Vref2 to the output terminal of the comparator 361 when the voltage value of the voltage Vcom does not fluctuate. On the other hand, when the voltage value of the voltage Vcom fluctuates, the output terminal of the comparator 361 outputs a substantially pulse-shaped voltage signal corresponding to the fluctuation.

ウィンドウコンパレーター回路３７０は、コンパレーター３７１，３７２、インバーター３７７及びオア回路３７８を含む。 Window comparator circuit 370 includes comparators 371 and 372 , inverter 377 and OR circuit 378 .

オア回路３７８は、２つの入力端に供給される信号のそれぞれを反転し、当該反転した信号の論理和を演算し出力する。 The OR circuit 378 inverts each of the signals supplied to the two input terminals, calculates the logical sum of the inverted signals, and outputs the result.

コンパレーター３７１の入力端（－）には微分回路３６０の出力信号が供給される。また、コンパレーター３７１の入力端（＋）には電圧Ｖｒｅｆ３が供給される。また、コンパレーター３７１の出力端にはオア回路３７８の入力端の一方が接続される。 The output signal of the differentiating circuit 360 is supplied to the input terminal (-) of the comparator 371 . Also, the voltage Vref3 is supplied to the input terminal (+) of the comparator 371 . One of the input terminals of an OR circuit 378 is connected to the output terminal of the comparator 371 .

コンパレーター３７２の入力端（－）には微分回路３６０の出力信号が供給される。また、コンパレーター３７２の入力端（＋）には電圧Ｖｒｅｆ３より小さな電圧Ｖｒｅｆ４が接続される。また、コンパレーター３７２の出力端にはインバーター３７７の入力端が接続される。そして、インバーター３７７の出力端は、オア回路３７８の入力端の他方と接続される。 The output signal of the differentiating circuit 360 is supplied to the input terminal (-) of the comparator 372 . Also, the input terminal (+) of the comparator 372 is connected to a voltage Vref4 that is smaller than the voltage Vref3. Also, the input end of an inverter 377 is connected to the output end of the comparator 372 . The output terminal of the inverter 377 is connected to the other input terminal of the OR circuit 378 .

以上のように構成されたウィンドウコンパレーター回路３７０において、微分回路３６０から入力される電圧信号の電圧値が、電圧Ｖｒｅｆ３，Ｖｒｅｆ４のいずれよりも大きい場合、コンパレーター３７１及びコンパレーター３７２は共にＬレベルの信号を出力する。 In the window comparator circuit 370 configured as described above, when the voltage value of the voltage signal input from the differentiating circuit 360 is higher than both the voltages Vref3 and Vref4, both the comparators 371 and 372 are at L level. signal.

この場合、オア回路３７８には、コンパレーター３７１が出力したＬレベルの信号と、コンパレーター３７２が出力したＬレベルの信号がインバーター３７７により反転されたＨレベルの信号とが供給される。したがって、オア回路３７８は、Ｈレベルの信号を出力する。 In this case, the OR circuit 378 is supplied with the L level signal output from the comparator 371 and the H level signal obtained by inverting the L level signal output from the comparator 372 by the inverter 377 . Therefore, OR circuit 378 outputs an H level signal.

また、微分回路３６０から入力される電圧信号の電圧値が、電圧Ｖｒｅｆ３，Ｖｒｅｆ４のいずれよりも小さい場合、コンパレーター３７１及びコンパレーター３７２は共にＨレベルの信号を出力する。 Also, when the voltage value of the voltage signal input from the differentiating circuit 360 is smaller than both of the voltages Vref3 and Vref4, both the comparators 371 and 372 output H-level signals.

この場合、オア回路３７８には、コンパレーター３７１が出力したＨレベルの信号と、コンパレーター３７２が出力したＨレベルの信号がインバーター３７７により反転されたＬレベルの信号とが供給される。したがって、オア回路３７８は、Ｈレベルの信号を出力する。 In this case, the OR circuit 378 is supplied with the H level signal output from the comparator 371 and the L level signal obtained by inverting the H level signal output from the comparator 372 by the inverter 377 . Therefore, OR circuit 378 outputs an H level signal.

また、微分回路３６０から入力される電圧信号の電圧値が、電圧Ｖｒｅｆ３より小さく、電圧Ｖｒｅｆ４よりも大きい場合、コンパレーター３７１はＨレベルの信号を出力し、コンパレーター３７２はＬレベルの信号を出力する。 Further, when the voltage value of the voltage signal input from the differentiating circuit 360 is smaller than the voltage Vref3 and larger than the voltage Vref4, the comparator 371 outputs an H level signal and the comparator 372 outputs an L level signal. do.

この場合、オア回路３７８には、コンパレーター３７１が出力したＨレベルの信号と、コンパレーター３７２が出力したＬレベルの信号がインバーター３７７により反転されたＨレベルの信号とが供給される。したがって、オア回路３７８は、Ｌレベルの信号を出力する。 In this case, the OR circuit 378 is supplied with the H level signal output from the comparator 371 and the H level signal obtained by inverting the L level signal output from the comparator 372 by the inverter 377 . Therefore, OR circuit 378 outputs an L level signal.

以上のように、ウィンドウコンパレーター回路３７０は、微分回路３６０から入力される電圧信号の電圧値が、電圧Ｖｒｅｆ３と電圧Ｖｒｅｆ４との間である場合、Ｌレベルの信号を出力し、電圧Ｖｒｅｆ３と電圧Ｖｒｅｆ４との間でない場合、Ｈレベルの信号を出力する。この電圧Ｖｒｅｆ３と電圧Ｖｒｅｆ４と間の電圧値が、駆動信号ＣＯＭが所定の範囲であるか否かの検出閾値として機能する。なお、微分回路３６０に入力される電圧Ｖｒｅ２は、電圧Ｖｒｅｆ４より大きく、且つ電圧Ｖｒｅｆ３より小さい電圧値に設定され
る。 As described above, when the voltage value of the voltage signal input from the differentiating circuit 360 is between the voltage Vref3 and the voltage Vref4, the window comparator circuit 370 outputs an L level signal, If it is not between Vref4, it outputs an H level signal. A voltage value between the voltage Vref3 and the voltage Vref4 functions as a detection threshold for determining whether the drive signal COM is within a predetermined range. The voltage Vre2 input to the differentiating circuit 360 is set to a voltage value greater than the voltage Vref4 and less than the voltage Vref3.

保持回路３８０は、ＮＡＮＤ回路３８１，３８２，３８３，３８４及びインバーター３８５を含む。 The holding circuit 380 includes NAND circuits 381 , 382 , 383 and 384 and an inverter 385 .

ＮＡＮＤ回路３８１の入力端の一方にはウィンドウコンパレーター回路３７０の出力が供給され、入力端の他方には制御信号ＭＡＳＫが供給される。また、ＮＡＮＤ回路３８１の出力端はＮＡＮＤ回路３８３の入力端の一方と接続される。 The output of the window comparator circuit 370 is supplied to one of the input terminals of the NAND circuit 381, and the control signal MASK is supplied to the other input terminal. Also, the output end of the NAND circuit 381 is connected to one of the input ends of the NAND circuit 383 .

ＮＡＮＤ回路３８２の入力端の一方にはウィンドウコンパレーター回路３７０の出力がインバーター３８５を介して供給され、入力端の他方には制御信号ＭＡＳＫが供給される。また、ＮＡＮＤ回路３８２の出力端はＮＡＮＤ回路３８４の入力端の一方と接続される。 The output of the window comparator circuit 370 is supplied to one of the input terminals of the NAND circuit 382 via an inverter 385, and the control signal MASK is supplied to the other input terminal. The output end of NAND circuit 382 is connected to one of the input ends of NAND circuit 384 .

ここで制御信号ＭＡＳＫとは、ウィンドウコンパレーター回路３７０の出力に依らず保持回路３８０の状態を制御するための信号である。本実施形態では、制御信号ＭＡＳＫはＨレベルの信号として説明する。 The control signal MASK is a signal for controlling the state of the holding circuit 380 regardless of the output of the window comparator circuit 370 . In this embodiment, the control signal MASK will be described as an H level signal.

ＮＡＮＤ回路３８３の入力端の他方はＮＡＮＤ回路３８４の出力端と接続される。また、ＮＡＮＤ回路３８３の出力端はＮＡＮＤ回路３８４の入力端の他方及びインバーター３９０の入力端と接続される。 The other input end of NAND circuit 383 is connected to the output end of NAND circuit 384 . Also, the output end of the NAND circuit 383 is connected to the other input end of the NAND circuit 384 and the input end of the inverter 390 .

以上のように構成された保持回路３８０に、ウィンドウコンパレーター回路３７０からＨレベルの信号が入力された場合、ＮＡＮＤ回路３８１はＬレベルの信号を出力し、ＮＡＮＤ回路３８２はＨレベルの信号を出力し、ＮＡＮＤ回路３８３はＨレベルの信号を出力し、ＮＡＮＤ回路３８４はＬレベルの信号を出力する。この結果、保持回路３８０の出力としてＮＡＮＤ回路３８３，３８４によりＨレベルの信号が保持される。 When an H level signal is input from the window comparator circuit 370 to the holding circuit 380 configured as described above, the NAND circuit 381 outputs an L level signal and the NAND circuit 382 outputs an H level signal. NAND circuit 383 outputs an H level signal, and NAND circuit 384 outputs an L level signal. As a result, the H level signal is held by the NAND circuits 383 and 384 as the output of the holding circuit 380 .

また、ウィンドウコンパレーター回路３７０からＬレベルの信号が入力された場合、ＮＡＮＤ回路３８１はＨレベルの信号を出力し、ＮＡＮＤ回路３８２はＬレベルの信号を出力し、ＮＡＮＤ回路３８３はＬレベルの信号を出力し、ＮＡＮＤ回路３８４はＨレベルの信号を出力する。この結果、保持回路３８０の出力としてＮＡＮＤ回路３８３，３８４によりＬレベルの信号が保持される。 When an L level signal is input from the window comparator circuit 370, the NAND circuit 381 outputs an H level signal, the NAND circuit 382 outputs an L level signal, and the NAND circuit 383 outputs an L level signal. and the NAND circuit 384 outputs an H level signal. As a result, an L level signal is held by NAND circuits 383 and 384 as an output of holding circuit 380 .

そして、保持回路３８０の出力として保持された信号は、インバーター３９０を介して判定回路３５０に出力される。 The signal held as the output of holding circuit 380 is output to decision circuit 350 via inverter 390 .

判定回路３５０は、第１実施形態と同様に、Ｈレベルの信号が供給された場合、カウンター３５１が出力するカウント値をクロック信号ＣＬＫの立ち下がりにおいて、インクリメントし、Ｌレベルの信号が供給された場合、カウンター３５１が出力するカウント値をリセットする。そして、デコーダー３５２は、当該カウント値が所定の値を超えた場合、エラー信号ＥＲＲを出力する。 As in the first embodiment, the determination circuit 350 increments the count value output by the counter 351 at the fall of the clock signal CLK when supplied with an H level signal, and determines when an L level signal is supplied. In this case, the count value output by the counter 351 is reset. Then, the decoder 352 outputs an error signal ERR when the count value exceeds a predetermined value.

以上のように構成された検出回路３２０では、駆動信号ＣＯＭの電圧が変動した場合、微分回路３６０は、当該電圧変動に応じた略パルス形状の電圧信号を出力する。そして、当該パルス形状の電圧信号の電圧値が、電圧Ｖｒｅｆ３より大きい、又は電圧Ｖｒｅｆ４より小さい場合、ウィンドウコンパレーター回路３７０は、Ｈレベルの信号を出力する。よって、保持回路３８０はＨレベルの信号を出力し、判定回路３５０には、Ｌレベルの信号が供給される。したがって、駆動信号ＣＯＭの電圧値が所定の範囲より大きな変動をした場合、判定回路３５０は、カウンター３５１のカウント値をリセットする。 In the detection circuit 320 configured as described above, when the voltage of the drive signal COM fluctuates, the differentiating circuit 360 outputs a substantially pulse-shaped voltage signal corresponding to the voltage fluctuation. When the voltage value of the pulse-shaped voltage signal is higher than the voltage Vref3 or lower than the voltage Vref4, the window comparator circuit 370 outputs an H level signal. Therefore, the holding circuit 380 outputs an H level signal, and the determination circuit 350 is supplied with an L level signal. Therefore, when the voltage value of the drive signal COM fluctuates more than the predetermined range, the determination circuit 350 resets the count value of the counter 351 .

また、駆動信号ＣＯＭが一定の電圧を継続している場合、微分回路３６０は、電圧Ｖｒｅｆ２に基づく一定電位の電圧信号を出力する。この電圧Ｖｒｅｆ２に基づく一定電位の電圧信号の電圧値は、電圧Ｖｒｅｆ３より小さく、且つ電圧Ｖｒｅｆ４より大きい。したがって、ウィンドウコンパレーター回路３７０は、Ｌレベルの信号を出力する。よって、保持回路３８０はＬレベルの信号を出力し、判定回路３５０には、Ｈレベルの信号が供給される。したがって、駆動信号ＣＯＭが一定の電圧を継続している場合、判定回路３５０は、制御回路１００にエラー信号ＥＲＲを出力する。 Further, when the drive signal COM continues at a constant voltage, the differentiating circuit 360 outputs a voltage signal with a constant potential based on the voltage Vref2. The voltage value of the constant potential voltage signal based on the voltage Vref2 is smaller than the voltage Vref3 and larger than the voltage Vref4. Therefore, window comparator circuit 370 outputs an L level signal. Therefore, the holding circuit 380 outputs an L level signal, and the determination circuit 350 is supplied with an H level signal. Therefore, when the drive signal COM continues to have a constant voltage, the determination circuit 350 outputs the error signal ERR to the control circuit 100 .

第３実施形態に示す液体吐出装置１では、印刷モードにおいて駆動回路５１で生成される駆動信号ＣＯＭの電圧波形を直接検出することが可能となる。したがって、第１実施形態及び第２実施形態に対して、駆動信号ＣＯＭが一定であるか否かの検出精度を高めることが可能となる。 In the liquid ejection apparatus 1 according to the third embodiment, it is possible to directly detect the voltage waveform of the drive signal COM generated by the drive circuit 51 in the print mode. Therefore, compared to the first and second embodiments, it is possible to improve the detection accuracy of whether or not the drive signal COM is constant.

本発明は、第１実施形態から第３実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。 The present invention includes configurations that are substantially the same as the configurations described in the first to third embodiments (for example, configurations that have the same function, method, and result, or configurations that have the same purpose and effect). Moreover, the present invention includes configurations in which non-essential portions of the configurations described in the embodiments are replaced. In addition, the present invention includes a configuration that achieves the same effects or achieves the same purpose as the configurations described in the embodiments. In addition, the present invention includes configurations obtained by adding known techniques to the configurations described in the embodiments.

１…液体吐出装置、２…移動体、３…移動機構、４…搬送機構、１０…制御ユニット、２０…ヘッドユニット、２１…吐出モジュール、２４…キャリッジ、３１…キャリッジモーター、３２…キャリッジガイド軸、３３…タイミングベルト、３５…キャリッジモータードライバー、４０…プラテン、４１…搬送モーター、４２…搬送ローラー、４５…搬送モータードライバー、５０…駆動信号生成回路、５１…駆動回路、６０…圧電素子、７０…給電切替回路、８０…駆動ＩＣ、９０…電圧生成回路、１００…制御回路、１９０…フレキシブルケーブル、２１０…選択制御回路、２１２…シフトレジスター、２１４…ラッチ回路、２１６…デコーダー、２３０…選択回路、２３２…インバーター、２３４…トランスファーゲート、２３５，２３６…トランジスター、２４１，２４２，２４３，２４４…寄生ダイオード、２５１…Ｐ基板、２５２…ポリシリコン、２５３，２５４…Ｎ型拡散層、２５５，２５６，２５７，２５８…電極、２６１…Ｎウェル、２６２…ポリシリコン、２６３，２６４…Ｐ型拡散層、２６５，２６６，２６７，２６８…電極、３１０…ＤＡＣ回路、３１１…ＤＡＣインターフェース、３１２…比較器、３１３…ラッチ回路、３２０…検出回路、３２１…更新検出回路、３２２…クロック検出回路、３２３…ＮＡＮＤ回路、３２４…ラッチ回路、３２５…比較器、３２６…ラッチ回路、３２７…分周回路、３２８…ラッチ回路、３２９…微分回路、３３０…発振回路、３３１…ＤＡＴＡ更新検出回路、３３２…ラッチ回路、３３３…比較器、３３４…ラッチ回路、３３５…インバーター、３５０…判定回路、３５１…カウンター、３５２…デコーダー、３６０…微分回路、３６１…コンパレーター、３６２…コンデンサー、３６３…抵抗、３７０…ウィンドウコンパレーター回路、３７１，３７２…コンパレーター、３７７…インバーター、３７８…オア回路、３８０…保持回路、３８１，３８２，３８３，３８４…ＮＡＮＤ回路、３８５，３９０…インバーター、４１０…ＧＶＤＤ生成回路、４２０…信号選択回路、４３０…給電制御信号生成回路、４３１…インバーター、４３２…トランジスター、４５０…基準電圧信号生成回路、４５１…コンパレーター、４５２，４５３…トランジスター、４５４，４５５，４５６…抵抗、４７１，４７２，４７３…トランジスター、４７４，４７５…抵抗、５００…集積回路、５１０…変調回路、５１２，５１３…加算器、５１４…コンパレーター、５１５…インバーター、５１６…積分減衰器、５１７…減衰器、５２０…ゲートドライブ回路、５２１…第１ゲートドライバー、５２２…第２ゲートドライバー、５３０…
ＬＣ放電回路、５３１…抵抗、５３２…トランジスター、５４１…コンデンサー、５４２…ダイオード、５５０…出力回路、５５１，５５２…トランジスター、５５３，５５４…抵抗、５６０…ローパスフィルター、５６１…インダクター、５６２…コンデンサー、５７０…第１帰還回路、５７１，５７２…抵抗、５８０…第２帰還回路、５８１，５８２…抵抗、５８３，５８４，５８５…コンデンサー、６００…吐出部、６０１…圧電体、６１０…封止体、６１１，６１２…電極、６２１…振動板、６３０…圧力室基板、６３１…キャビティー、６３２…ノズルプレート、６３３…吸振体、６４０…筐体部、６４１…供給流路、６５１…ノズル、６６１…供給口、６７０…流路基板、６７１…開口部、６７２…供給流路、６７３…連通流路、６７４…中継流路、Ｂｓｔ，ＣＯＭ－Ｏｕｔ，Ｃｏｍ－Ｏｕｔ，Ｃｔｖｈ，Ｃｔｖｈ－Ｏｕｔ，Ｄｒｖ，Ｄｒｖ－Ｉｎ，Ｅｎ，Ｅｎ－Ｉｎ，Ｅｒｒ，Ｅｒｒ－Ｏｕｔ，Ｇｎｄ，Ｇｎｄ－Ｉｎ，Ｇｖｄ，Ｈｄｒ，Ｉｆｂ，Ｌｄｒ，Ｓｗ，ＴＧ－Ｉｎ，ＴＧ－Ｏｕｔ，Ｖｂｓ，Ｖｂｓ－Ｏｕｔ，Ｖｆｂ，Ｖｈｖ，Ｖｈｖ－Ｉｎ…端子、Ｐ…媒体 DESCRIPTION OF SYMBOLS 1... Liquid ejection apparatus 2... Moving body 3... Moving mechanism 4... Transport mechanism 10... Control unit 20... Head unit 21... Ejection module 24... Carriage 31... Carriage motor 32... Carriage guide shaft , 33 timing belt 35 carriage motor driver 40 platen 41 transport motor 42 transport roller 45 transport motor driver 50 drive signal generation circuit 51 drive circuit 60 piezoelectric element 70 Power supply switching circuit 80 Drive IC 90 Voltage generation circuit 100 Control circuit 190 Flexible cable 210 Selection control circuit 212 Shift register 214 Latch circuit 216 Decoder 230 Selection circuit , 232... inverter, 234... transfer gate, 235, 236... transistor, 241, 242, 243, 244... parasitic diode, 251... P substrate, 252... polysilicon, 253, 254... N-type diffusion layer, 255, 256, 257,258...Electrode 261...N well 262...Polysilicon 263,264...P-type diffusion layer 265,266,267,268...Electrode 310...DAC circuit 311...DAC interface 312...Comparator, 313... Latch circuit 320... Detection circuit 321... Update detection circuit 322... Clock detection circuit 323... NAND circuit 324... Latch circuit 325... Comparator 326... Latch circuit 327... Frequency dividing circuit 328... Latch circuit 329 Differential circuit 330 Oscillator circuit 331 DATA update detection circuit 332 Latch circuit 333 Comparator 334 Latch circuit 335 Inverter 350 Judgment circuit 351 Counter 352 Decoder 360 Differential circuit 361 Comparator 362 Capacitor 363 Resistor 370 Window comparator circuit 371, 372 Comparator 377 Inverter 378 OR circuit 380 Holding circuit 381, 382, 383, 384 NAND circuit 385, 390 inverter 410 GVDD generation circuit 420 signal selection circuit 430 power supply control signal generation circuit 431 inverter 432 transistor 450 reference voltage signal generation circuit , 451... Comparator, 452, 453... Transistor, 454, 455, 456... Resistor, 471, 472, 473... Transistor, 474, 475... Resistor , 500... Integrated circuit, 510... Modulation circuit, 512, 513... Adder, 514... Comparator, 515... Inverter, 516... Integral attenuator, 517... Attenuator, 520... Gate drive circuit, 521... First gate driver , 522 . . . second gate drivers, 530 .
LC discharge circuit, 531... resistor, 532... transistor, 541... capacitor, 542... diode, 550... output circuit, 551, 552... transistor, 553, 554... resistor, 560... low pass filter, 561... inductor, 562... capacitor, 570... First feedback circuit 571, 572... Resistor 580... Second feedback circuit 581, 582... Resistor 583, 584, 585... Capacitor 600... Discharge part 601... Piezoelectric body 610... Sealing body, DESCRIPTION OF SYMBOLS 611, 612... Electrode 621... Diaphragm 630... Pressure chamber substrate 631... Cavity 632... Nozzle plate 633... Vibration absorber 640... Housing part 641... Supply channel 651... Nozzle 661... Supply port 670 Flow path substrate 671 Opening 672 Supply flow path 673 Communication flow path 674 Relay flow path Bst, COM-Out, Com-Out, Ctvh, Ctvh-Out, Drv, Drv-In, En, En-In, Err, Err-Out, Gnd, Gnd-In, Gvd, Hdr, Ifb, Ldr, Sw, TG-In, TG-Out, Vbs, Vbs-Out, Vfb, Vhv, Vhv-In... terminal, P... medium

Claims (9)

駆動信号を出力する駆動回路と、
前記駆動信号が供給される第１電極と基準電圧信号が供給される第２電極とを有し、前記第１電極と前記第２電極との電位差によって変位する圧電素子と、
前記圧電素子の変位に伴いノズルから吐出される液体が充填されるキャビティーと、
前記キャビティーと前記圧電素子との間に設けられている振動板と、
前記駆動信号の元となる元駆動信号の更新が行われているか否かを検出する検出回路と、
前記検出回路の検出結果に基づいて前記駆動信号が正常であるか否かを判定する判定回路と、
を備え、
前記判定回路において前記駆動信号が正常でないと判定された場合、前記駆動回路は、前記駆動信号の電圧値を前記基準電圧信号の電圧値に近づくように制御する、
ことを特徴とする液体吐出装置。 a drive circuit that outputs a drive signal;
a piezoelectric element having a first electrode supplied with the drive signal and a second electrode supplied with the reference voltage signal, the piezoelectric element being displaced by a potential difference between the first electrode and the second electrode;
a cavity filled with liquid ejected from a nozzle as the piezoelectric element is displaced;
a diaphragm provided between the cavity and the piezoelectric element;
a detection circuit that detects whether or not the original drive signal, which is the source of the drive signal, is being updated;
a determination circuit that determines whether the drive signal is normal based on the detection result of the detection circuit;
with
When the determination circuit determines that the drive signal is not normal, the drive circuit controls the voltage value of the drive signal to approach the voltage value of the reference voltage signal.
A liquid ejection device characterized by: 駆動信号を出力する駆動回路と、 a drive circuit that outputs a drive signal;
前記駆動信号が供給される第１電極と基準電圧信号が供給される第２電極とを有し、前記第１電極と前記第２電極との電位差によって変位する圧電素子と、 a piezoelectric element having a first electrode supplied with the drive signal and a second electrode supplied with the reference voltage signal, the piezoelectric element being displaced by a potential difference between the first electrode and the second electrode;
前記圧電素子の変位に伴いノズルから吐出される液体が充填されるキャビティーと、 a cavity filled with liquid ejected from a nozzle as the piezoelectric element is displaced;
前記キャビティーと前記圧電素子との間に設けられている振動板と、 a diaphragm provided between the cavity and the piezoelectric element;
前記駆動信号の元となる元駆動信号の更新が行われているか否かを検出する検出回路と、 a detection circuit that detects whether or not the original drive signal, which is the source of the drive signal, is being updated;
前記検出回路の検出結果に基づいて前記駆動信号が正常であるか否かを判定する判定回路と、 a determination circuit that determines whether the drive signal is normal based on the detection result of the detection circuit;
を備え、 with
前記判定回路において前記駆動信号が正常でないと判定された場合、前記判定回路は、前記第１電極及び前記第２電極の少なくともいずれか一方の電荷を放出させるための信号を出力する、 When the determination circuit determines that the drive signal is not normal, the determination circuit outputs a signal for discharging the charge of at least one of the first electrode and the second electrode.
ことを特徴とする液体吐出装置。 A liquid ejection device characterized by: 前記検出回路において前記元駆動信号の更新が所定の期間継続して行われていないと検出された場合、前記判定回路は、前記駆動信号が正常でないと判定する、
ことを特徴とする請求項１又は２に記載の液体吐出装置。 When the detection circuit detects that the original drive signal has not been continuously updated for a predetermined period of time, the determination circuit determines that the drive signal is not normal.
3. The liquid ejecting apparatus according to claim 1, wherein: 駆動信号を出力する駆動回路と、
前記駆動信号が供給される第１電極と基準電圧信号が供給される第２電極とを有し、前記第１電極と前記第２電極との電位差によって変位する圧電素子と、
前記圧電素子の変位に伴いノズルから吐出される液体が充填されるキャビティーと、
前記キャビティーと前記圧電素子との間に設けられている振動板と、
前記駆動信号の電圧変動が所定の範囲内であるか否かを検出する検出回路と、
前記検出回路の検出結果に基づいて前記駆動信号が正常であるか否かを判定する判定回路と、
を備え、
前記検出回路において前記駆動信号の前記電圧変動が所定の期間継続して、前記所定の範囲内であると検出された場合、前記判定回路は、前記駆動信号が正常でないと判定する、
ことを特徴とする液体吐出装置。 a drive circuit that outputs a drive signal;
a piezoelectric element having a first electrode supplied with the drive signal and a second electrode supplied with the reference voltage signal, the piezoelectric element being displaced by a potential difference between the first electrode and the second electrode;
a cavity filled with liquid ejected from a nozzle as the piezoelectric element is displaced;
a diaphragm provided between the cavity and the piezoelectric element;
a detection circuit for detecting whether the voltage fluctuation of the drive signal is within a predetermined range;
a determination circuit that determines whether the drive signal is normal based on the detection result of the detection circuit;
with
When the detection circuit detects that the voltage fluctuation of the drive signal continues for a predetermined period and is within the predetermined range, the determination circuit determines that the drive signal is not normal.
A liquid ejection device characterized by: 前記検出回路は、前記駆動信号に基づいて前記駆動信号の前記電圧変動が前記所定の範囲内であるか否かを検出する、
ことを特徴とする請求項４に記載の液体吐出装置。 The detection circuit detects whether the voltage fluctuation of the drive signal is within the predetermined range based on the drive signal.
5. The liquid ejecting apparatus according to claim 4 , characterized in that: 前記判定回路において前記駆動信号が正常でないと判定された場合、前記駆動回路は、前記駆動信号の電圧値を前記基準電圧信号の電圧値に近づくように制御する、
ことを特徴とする請求項４又は５に記載の液体吐出装置。 When the determination circuit determines that the drive signal is not normal, the drive circuit controls the voltage value of the drive signal to approach the voltage value of the reference voltage signal.
6. The liquid ejecting apparatus according to claim 4 , wherein: 前記判定回路において前記駆動信号が正常でないと判定された場合、前記判定回路は、前記第１電極及び前記第２電極の少なくともいずれか一方の電荷を放出させるための信号を出力する、
ことを特徴とする請求項４乃至６のいずれか１項に記載の液体吐出装置。 When the determination circuit determines that the drive signal is not normal, the determination circuit outputs a signal for discharging the charge of at least one of the first electrode and the second electrode.
7. The liquid ejecting apparatus according to any one of claims 4 to 6 , characterized in that: 第１電極と第２電極との間に生じる電位差によって変位する圧電素子と、前記圧電素子の変位に伴いノズルから吐出される液体が充填されるキャビティーと、前記キャビティーと前記圧電素子との間に設けられている振動板と、を有する液体吐出装置に用いられる駆動信号生成回路であって、
前記圧電素子の前記第１電極に供給される駆動信号を出力する駆動回路と、
前記駆動信号の元となる元駆動信号の更新が行われているか否かを検出する検出回路と、
前記検出回路の検出結果に基づいて前記駆動信号が正常か否かを判定する判定回路と、
を備え、
前記判定回路において前記駆動信号が正常でないと判定された場合、前記判定回路は、前記第１電極及び前記第２電極の少なくともいずれか一方の電荷を放出させるための信号を出力する、
駆動信号生成回路。 a piezoelectric element that is displaced by a potential difference between a first electrode and a second electrode; a cavity filled with liquid ejected from a nozzle as the piezoelectric element is displaced; and the cavity and the piezoelectric element. A drive signal generation circuit for use in a liquid ejection device comprising: a vibration plate provided between
a drive circuit that outputs a drive signal to be supplied to the first electrode of the piezoelectric element;
a detection circuit that detects whether or not the original drive signal, which is the source of the drive signal, is being updated;
a determination circuit that determines whether the drive signal is normal based on the detection result of the detection circuit;
with
When the determination circuit determines that the drive signal is not normal, the determination circuit outputs a signal for discharging the charge of at least one of the first electrode and the second electrode.
Drive signal generation circuit. 第１電極と第２電極との間に生じる電位差によって変位する圧電素子と、前記圧電素子の変位に伴いノズルから吐出される液体が充填されるキャビティーと、前記キャビティーと前記圧電素子との間に設けられている振動板と、を有する液体吐出装置に用いられる駆
動信号生成回路であって、
前記圧電素子の前記第１電極に供給される駆動信号を出力する駆動回路と、
前記駆動信号の電圧変動が所定の範囲内であるか否かを検出する検出回路と、
前記検出回路の検出結果に基づいて前記駆動信号が正常か否かを判定する判定回路と、
を備え、
前記検出回路において前記駆動信号の前記電圧変動が所定の期間継続して、前記所定の範囲内であると検出された場合、前記判定回路は、前記駆動信号が正常でないと判定する、
駆動信号生成回路。 a piezoelectric element that is displaced by a potential difference between a first electrode and a second electrode; a cavity filled with liquid ejected from a nozzle as the piezoelectric element is displaced; and the cavity and the piezoelectric element. A drive signal generation circuit for use in a liquid ejection device comprising: a vibration plate provided between
a drive circuit that outputs a drive signal to be supplied to the first electrode of the piezoelectric element;
a detection circuit for detecting whether the voltage fluctuation of the drive signal is within a predetermined range;
a determination circuit that determines whether the drive signal is normal based on the detection result of the detection circuit;
with
When the detection circuit detects that the voltage fluctuation of the drive signal continues for a predetermined period and is within the predetermined range, the determination circuit determines that the drive signal is not normal.
Drive signal generation circuit.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7151416B2 (en) * 2018-11-22 2022-10-12 セイコーエプソン株式会社 DRIVE CIRCUIT, LIQUID EJECTING APPARATUS, AND DRIVING METHOD
JP6747568B1 (en) * 2019-11-18 2020-08-26 セイコーエプソン株式会社 Liquid ejection device and liquid ejection head unit
JP7392465B2 (en) * 2019-12-26 2023-12-06 セイコーエプソン株式会社 Liquid ejection device, drive circuit, and integrated circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005297279A (en) 2004-04-08 2005-10-27 Canon Finetech Inc Protection method of printing head, printing head and printer
JP2010228359A (en) 2009-03-27 2010-10-14 Fujifilm Corp Recording head driving device and liquid droplet delivering device
JP2012250472A (en) 2011-06-03 2012-12-20 Fujifilm Corp State monitoring device of inkjet recording head and inkjet recording apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5849775B2 (en) * 2012-03-01 2016-02-03 コニカミノルタ株式会社 Operation panel and information processing apparatus
US11504422B2 (en) * 2013-01-09 2022-11-22 National Cheng Kung University Biodegradable nanocomplex
JP6520574B2 (en) * 2015-08-27 2019-05-29 セイコーエプソン株式会社 Liquid discharge apparatus and head unit
JP6604191B2 (en) * 2015-12-22 2019-11-13 セイコーエプソン株式会社 Liquid discharge device and flexible flat cable group
JP6808934B2 (en) * 2015-12-25 2021-01-06 セイコーエプソン株式会社 Head unit
JP6327373B2 (en) * 2017-02-16 2018-05-23 セイコーエプソン株式会社 Liquid ejection device and drive signal generation circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005297279A (en) 2004-04-08 2005-10-27 Canon Finetech Inc Protection method of printing head, printing head and printer
JP2010228359A (en) 2009-03-27 2010-10-14 Fujifilm Corp Recording head driving device and liquid droplet delivering device
JP2012250472A (en) 2011-06-03 2012-12-20 Fujifilm Corp State monitoring device of inkjet recording head and inkjet recording apparatus

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