JP7161435B2 - 表示ドライバ及び半導体装置 - Google Patents

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び半導体装置に関する。

液晶又は有機ＥＬ表示装置として、複数の走査線と複数の信号線（以下、データ線と称する）との各交叉部に表示セルが形成されている表示パネルと、この表示パネルの複数のデータ線を駆動する表示ドライバと、を有するものが一般的に知られている（例えば、特許文献１参照）。この表示ドライバは、ラッチ回路、階調電圧生成回路、及び表示パネルの各データ線に対応して設けられた複数のデコーダ回路を有する。

ラッチ回路は、各表示セルに対応した輝度レベルを例えば６ビットの画素データ片の系列として表す映像信号を取り込み、１表示ライン分の複数の画素データ片を取り込む度に、当該複数の画素データ片を夫々に対応したデコーダ回路に供給する。

階調電圧生成回路は、第１及び第２のラダー抵抗と、アンプ回路とを含む。第１のラダー抵抗は、表示パネルのガンマ特性に対する逆ガンマ特性に沿った複数の電圧を生成する。アンプ回路は、第１のラダー抵抗で生成された複数の電圧を夫々個別に利得１で増幅した電圧を出力する。第２のラダー抵抗は、当該アンプ回路から出力された出力電圧に基づき例えば６４階調分の夫々電圧値が異なる６４個の階調電圧を生成する。これら６４個の階調電圧は、６４本の配線を介して複数のデコーダ回路に供給される。各デコーダ回路は、これら６４個の階調電圧のうちから自身に対応した画素データ片に対応した階調電圧を選択し、これを自身に対応した表示パネルのデータ線に供給する。

特開２０１２－１３７７８３号公報

このような表示ドライバは半導体ＩＣチップに形成されているが、近年の表示デバイスの高精細化及び大画面化の要求により、当該半導体ＩＣチップの高密度化が望まれている。

よって、この半導体ＩＣチップ内では、階調電圧生成回路と各デコーダ回路とを接続する例えば６４個の階調電圧を伝送する６４本の配線各々の配線幅及び配線間隔が狭くなり、一部の配線同士が短絡した状態で当該半導体ＩＣチップが製造される可能性がある。

そこで、当該半導体ＩＣチップの製品出荷前に、当該半導体ＩＣに対して、このような短絡故障が生じているか否かをテストする、いわゆる故障テストが行われる。

具体的には、テスタに半導体ＩＣチップを装着し、当該テスタにより、階調電圧生成回路から出力された複数の階調電圧に対して、夫々の電圧値が適切な値であるか否かを判定する。この際、テスタは、全ての階調電圧が適切な電圧値である場合には、短絡故障無しの「良品」と認定し、１つでも適切な電圧値ではない場合には短絡故障の虞がある「不良品」と認定する。

しかしながら、このような故障テストで「良品」と認定された半導体ＩＣチップを表示デバイスの複数のデータラインと接続する組み立て工程中に、階調電圧伝送用の配線同士が短絡してしまう場合があった。

この際、表示デバイスに組み込まれた半導体ＩＣチップをテスタに装着することができない為、組み立て後に、上記したような短絡故障が生じているか否かの故障テストを行うのは困難であった。

そこで、本発明は、表示ドライバを表示デバイスと接続した状態で、表示ドライバ内に形成されている配線に短絡が生じているか否かを容易にテストすることが可能な表示ドライバ及び半導体装置を提供することを目的とする。

本発明に係る表示ドライバは、第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、前記階調電圧生成部は、一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、前記第１抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから１の電圧を選択し、これをテスト基準電圧として出力する第１のセレクタと、前記第２抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから前記第１のセレクタが選択した前記１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧として出力する第２のセレクタと、を含む。

また、本発明に係る表示ドライバは、第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、前記階調電圧生成部は、一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第１の接続点群と接続されており、前記第１の接続点群に含まれる前記複数の接続点各々の電圧のうちから１の電圧を低側リミット電圧として選択する第１のセレクタと、前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第２の接続点群と接続されており、前記第２の接続点群に含まれる前記複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高い１の電圧を高側リミット電圧として選択する第２のセレクタと、前記第２抵抗群に含まれる抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高く且つ前記高側リミット電圧より低い１つの電圧をテスト開階調電圧として選択する第３のセレクタと、前記テスト開階調電圧が前記低側リミット電圧及び前記高側リミット電圧間の範囲に含まれるか否かを判定し、含まれている場合には短絡故障無し、含まれていなければ短絡故障有りを示す故障判定信号を出力する短絡故障判定回路と、を含む。

本発明に係る半導体装置は、第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、前記階調電圧生成部は、一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、前記第１抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから１の電圧を選択し、これをテスト基準電圧として出力する第１のセレクタと、前記第２抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから前記第１のセレクタが選択した前記１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧として出力する第２のセレクタと、を含む。

また、本発明に係る半導体装置は、第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、前記階調電圧生成部は、一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第１の接続点群と接続されており、前記第１の接続点群に含まれる前記複数の接続点各々の電圧のうちから１の電圧を低側リミット電圧として選択する第１のセレクタと、前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第２の接続点群と接続されており、前記第２の接続点群に含まれる前記複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高い１の電圧を高側リミット電圧として選択する第２のセレクタと、前記第２抵抗群に含まれる抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高く且つ前記高側リミット電圧より低い１つの電圧をテスト開階調電圧として選択する第３のセレクタと、前記テスト開階調電圧が前記低側リミット電圧及び前記高側リミット電圧間の範囲に含まれるか否かを判定し、含まれている場合には短絡故障無し、含まれていなければ短絡故障有りを示す故障判定信号を出力する短絡故障判定回路と、を含む。

本発明では、階調電圧生成部において、基準電圧を生成する第１のラダー抵抗に含まれる複数の抵抗接続点各々の電圧のうちから１つの電圧を選択しこれをテスト基準電圧として出力する。更に、この第１のラダー抵抗で生成された基準電圧に基づいて階調電圧を生成する第２のラダー抵抗に含まれる複数の抵抗接続点各々の電圧のうちから、上記したテスト基準電圧と同一の電圧値を有する電圧を選択し、これをテスト階調電圧として出力する。

ここで、第２のラダー抵抗で生成された複数の階調電圧を伝送する複数の配線の中に短絡した配線が存在する場合、この第２のラダー抵抗で生成されたテスト階調電圧は、その配線の短絡の影響を受ける。つまり、本来、配線に短絡故障が生じていなければ、テスト基準電圧と同一の電圧値となるテスト階調電圧の電圧値が、配線の短絡により、テスト基準電圧の電圧値と一致しなくなる。

本発明では、上述したように出力されたテスト基準電圧と、テスト階調電圧とが一致しているか否かを判定することで、階調電圧を伝送する配線に短絡故障が生じているか否かを確認することができる。よって、本発明によれば、階調電圧生成部を含むソースドライバが形成されている半導体ＩＣチップが表示デバイスと接続された状態で、当該半導体ＩＣチップ内に形成されている階調電圧伝送用の複数の配線に短絡故障が生じているか否かを確認することが可能となる。

本発明に係る表示ドライバを含む表示装置の構成を示すブロック図である。 ソースドライバの内部構成を示すブロック図である。 階調電圧生成部の内部構成の一例を示す回路図である。 セレクタの内部構成の一例を示す回路図である。 テスト制御回路が生成する選択信号ＳＣ１～ＳＣ８と、テスト基準電圧ＶＲＥＦ及びテスト階調電圧ＧＭＡ０の状態と、を表すタイムチャートである。 階調電圧生成部の内部構成の他の一例を示す回路図である。 階調電圧生成部の内部構成の他の一例を示す回路図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。

表示装置１００は、駆動制御部１１、走査ドライバ１２、ソースドライバ１３、及び表示デバイス２０を有する。

表示デバイス２０は、例えば液晶表示パネル又は有機ＥＬ（エレクトロルミネセンス）パネル等からなる。

表示デバイス２０は、夫々が２次元画面の水平方向に伸張する走査ラインＧ１～Ｇｍ（ｍは２以上の整数）と、夫々が２次元画面の垂直方向に伸張するソースラインＳ１～Ｓｎ（ｎは２以上の整数）と、を含む。表示デバイス２０において、走査ラインＧ１～ＧｍとソースラインＳ１～Ｓｎとの各交叉部（破線にて囲む領域）に、画素に対応した表示セルＰＣが形成されている。

駆動制御部１１は、映像信号ＶＳを受け、当該映像信号ＶＳから水平同期信号を検出する度にこれを走査ドライバ１２に供給する。更に、駆動制御部１１は、当該映像信号ＶＳに基づき各表示セルＰＣ毎の輝度レベルを例えば８ビットの階調で表す画素データ片の列を含む画像データ信号ＶＰＤを生成し、これをソースドライバ１３に供給する。

走査ドライバ１２は、水平同期信号に応じて、走査パルスを生成しこれを走査ラインＧ１～Ｇｍの各々に順次択一的に印加する。

ソースドライバ１３は、画像データ信号ＶＰＤに含まれる画素データ片の系列における１水平走査分のｎ個の画素データ片毎に、各画素データ片をその画素データ片が表す輝度レベルに対応した階調電圧に変換する。そして、ソースドライバ１３は、ｎ個の画素データ片の夫々に対応した階調電圧を有するｎ個の階調電圧を、表示デバイス２０のソースラインＳ１～Ｓｎに夫々供給する。尚、ソースドライバ１３は、単一の半導体ＩＣチップ、或いは複数の半導体ＩＣチップに分割して形成されている。

図２は、表示ドライバとしてのソースドライバ１３の内部構成の一例を示すブロック図である。

図２に示すように、ソースドライバ１３は、データラッチ部１３１、ＤＡ（digital to analog）変換部１３２、及び階調電圧生成部１３３を含む。

データラッチ部１３１は、半導体ＩＣチップの外部端子ＴＰ１で上記した画像データ信号ＶＰＤを受ける。データラッチ部１３１は、当該画像データ信号ＶＰＤに含まれる、核画素の輝度レベルを例えば８ビットで表す画素データ片を１水平走査分のｎ個毎に、画素データＰ１～ＰｎとしてＤＡ変換部１３２に供給する。

階調電圧生成部１３３は、表示デバイス２０のガンマ特性に対する逆ガンマ特性に沿った階調電圧Ｖ０～Ｖ２５５を生成し、夫々を配線Ｌ０～Ｌ２５５を介してＤＡ変換部１３２に供給する。

更に、階調電圧生成部１３３は、配線Ｌ０～Ｌ２５５各々に短絡故障が生じているか否かを判定させるためのテスト基準電圧ＶＲＥＦ及びテスト階調電圧ＧＭＡ０を生成する。階調電圧生成部１３３は、テスト基準電圧ＶＲＥを半導体ＩＣチップの外部端子ＴＰ３を介して外部出力すると共に、テスト階調電圧ＧＭＡ０を半導体ＩＣチップの外部端子ＴＰ４を介して外部出力する。

ＤＡ変換部１３２は、ｎ個のデコーダ（ＤＥＣ）を含む。各デコーダ（ＤＥＣ）は、画素データＰ１～Ｐｎの各々に対応して設けられており、配線Ｌ０～Ｌ２５５を介して階調電圧Ｖ０～Ｖ２５５を受ける。各デコーダは、階調電圧Ｖ０～Ｖ２５５のうちから、自身が受けた画素データＰが示す輝度レベルに対応した１つの階調電圧を選択し、これを利得１で増幅したものを表示デバイス２０の対応するソースラインＤに印加する。

すなわち、ＤＡ変換部１３２は、画素データＰ１～Ｐｎ毎に、階調電圧Ｖ０～Ｖ２５５のうちから画素データＰの輝度レベルに対応した１つの階調電圧を選択する。そして、ＤＡ変換部１３２は、画素データＰ１～Ｐｎ毎に選択して得たｎ個の階調電圧を夫々利得１で増幅したものを階調電圧Ｄ１～Ｄｎとして表示デバイス２０のソースラインＳ１～Ｓｎに印加する。

次に、上記した階調電圧生成部１３３の構成について詳細に説明する。

図３は、階調電圧生成部１３３の内部構成を示す回路図である。

図３に示すように、階調電圧生成部１３３は、アンプＡＭ１及びＡＭ２、アンプＧＡ１～ＧＡ９、ラダー抵抗ＬＤ１及びＬＤ２、セレクタＳＥＬ１及びＳＥＬ２、及び、テストレジスタＴＲＧを有する。

アンプＡＭ１は、最低の階調に対応した電圧値を有する電圧ＶＧ１を受け、当該電圧ＶＧ１を利得１で増幅して得た電圧を第１の電圧としてラダー抵抗ＬＤ１の一端に印加する。

アンプＡＭ２は、最高の階調に対応した電圧値を有する電圧ＶＧ９を受け、当該電圧ＶＧ９を利得１で増幅して得た電圧を第２の電圧としてラダー抵抗ＬＤ１の他端に印加する。

ラダー抵抗ＬＤ１は、直列接続された複数の抵抗からなる抵抗群を含み、その抵抗群の一端の抵抗で上記した第１の電圧を受け、他端の抵抗で第２の電圧を受ける。これにより、ラダー抵抗ＬＤ１は、当該第１の電圧及び第２の電圧間を分圧し、自身の抵抗同士の接続点各々のうちで７カ所で生じた、表示デバイス２０の逆ガンマ特性に沿った各電圧を第２～第８の基準電圧ＶＧ２～ＶＧ８として、アンプＧＡ２～ＧＡ８に夫々供給する。

更に、ラダー抵抗ＬＤ１は、自身の抵抗同士の接続点各々のうちで上記した７箇所とは異なる８箇所の接続点の電圧をテスト基準電圧ｅ１～ｅ８としてセレクタＳＥＬ１に供給する。

アンプＧＡ１は、上記した電圧ＶＧ１を第１の基準電圧として受け、当該第１の基準利得１で増幅した電圧を出力電圧として、ラダー抵抗ＬＤ２に含まれる抵抗群のうちの一端の抵抗に印加する。尚、アンプＧＡ１の出力電圧は、最低の階調に対応した階調電圧Ｖ０となる。

アンプＧＡ９は、上記した電圧ＶＧ９を第９の基準電圧として受け、当該第９の基準電圧を利得１で増幅した電圧を出力電圧として、ラダー抵抗ＬＤ２に含まれる抵抗群のうちの他端の抵抗に印加する。尚、アンプＧＡ９の出力電圧は、最高の階調に対応した階調電圧Ｖ２５５となる。

アンプＧＡ２～ＧＡ８は、夫々が受けた第２～第８の基準電圧ＶＧ２～ＶＧ８を、夫々個別に利得１で増幅して得られた７つの出力電圧をラダー抵抗ＬＤ２に供給する。

ラダー抵抗ＬＤ２は、直列接続された複数の抵抗からなる抵抗群を含み、複数の抵抗同士の接続点のうちの９カ所の接続点で、上記したアンプＧＡ１～ＧＡ９から出力された９個の出力電圧、つまり第１～第９の基準電圧を夫々受ける。

これにより、ラダー抵抗ＬＤ２は、自身の複数の抵抗のうちの２５５個の抵抗の各接続点で生じた電圧を階調電圧Ｖ０～Ｖ２５５として出力する。

更に、ラダー抵抗ＬＤ２は、自身の複数の抵抗接続点のうちの８カ所の抵抗接続点で生じた各電圧を、テスト階調電圧ｆ１～ｆ８としてセレクタＳＥＬ２に供給する。

具体的には、ラダー抵抗ＬＤ２は、アンプＧＡ１～ＧＡ９各々の出力電圧において互いに隣接する一対の出力電圧各々の出力電圧同士の中間又は中間に最近傍の電圧値を夫々が有する合計８カ所の抵抗接続点各々の電圧を、テスト階調電圧ｆ１～ｆ８とする。

例えば、ラダー抵抗ＬＤ２は、互いに隣接するアンプＧＡ１及びＧＡ２各々の出力電圧同士の中間又は中間の電圧に最も近い電圧が生じる１つの抵抗接続点の電圧を、テスト階調電圧ｆ１とする。また、ラダー抵抗ＬＤ２は、互いに隣接するアンプＧＡ２及びＧＡ３各々の出力電圧同士の中間又は中間の電圧に最も近い電圧が生じる１つの抵抗接続点の電圧を、テスト階調電圧ｆ２とする。更に、ラダー抵抗ＬＤ２は、互いに隣接するアンプＧＡ３及びＧＡ４各々の出力電圧同士の中間又は中間の電圧に最も近い電圧が生じる１つの抵抗接続点の電圧を、テスト階調電圧ｆ３とする。

ところで、ラダー抵抗ＬＤ１は、自身の複数の抵抗接続点のうちで、テスト階調電圧ｆ１～ｆ８の各々と同一の電圧が生じる８カ所の抵抗接続点での各電圧を、上記したテスト基準電圧ｅ１～ｅ８としてセレクタＳＥＬ１に供給する。

つまり、ラダー抵抗ＬＤ１でもラダー抵抗ＬＤ２と同様に、アンプＧＡ１～ＧＡ９各々の出力電圧において互いに隣接する一対の出力電圧各々の出力電圧同士の中間又は中間に最近傍の電圧値を夫々が有する合計８カ所の抵抗接続点各々の電圧を、テスト基準電圧ｅ１～ｅ８とする。

セレクタＳＥＬ１は、前述したようにラダー抵抗ＬＤ１の８カ所の抵抗接続点で生じたテスト基準電圧ｅ１～ｅ８のうちから、選択信号ＳＣ１～ＳＣ８に応じた１つを選択し、これをテスト基準電圧ＶＲＥＦとし、これを外部端子ＴＰ３を介して出力する。

セレクタＳＥＬ２は、前述したようにラダー抵抗ＬＤ２の８カ所の抵抗接続点で生じたテスト階調電圧ｆ１～ｆ８のうちから、選択信号ＳＣ１～ＳＣ８に応じた１つを選択し、これをテスト階調電圧ＶＭＡ０とし、これを外部端子ＴＰ４を介して出力する。

セレクタＳＥＬ１及びＳＥＬ２は同一の内部構成を有する。

図４は、セレクタＳＥＬ１及びＳＥＬ２各々に共通の内部構成の一例を示す回路図である。図４に示すように、セレクタＳＥＬ１（ＳＥＬ２）は、夫々がトランスミッションゲートＴＧ及びインバータＩＶを含むスイッチ回路ＳＷ１～ＳＷ８を有する。スイッチ回路ＳＷ１～ＳＷ８は、図４に示すように、テスト基準電圧ｅ１～ｅ８（テスト階調電圧ｆ１～ｆ８）及び選択信号ＳＣ１～ＳＣ８を夫々個別に受ける。

スイッチ回路ＳＷ１～ＳＷ８各々のトランスミッションゲートＴＧは、自身が受けた選択信号ＳＣが論理レベル０の場合はオフ状態、論理レベル１の場合はオン状態となる。スイッチ回路ＳＷ１～ＳＷ８各々のトランスミッションゲートＴＧは、オン状態となった場合に、自身が受けたテスト基準電圧ｅ（テスト階調電圧ｆ）をラインＬＰを介して、テスト基準電圧ＶＲＥＦ（テスト階調電圧ＧＭＡ０）として出力する。

図３に示すテストレジスタＴＲＧには、テスト基準電圧ｅ１～ｅ８のうちの１つと、テスト階調電圧ｆ１～ｆ８のうちの１つと、を夫々セレクタＳＥＬ１及びＳＥＬ２で選択させるように指定する選択信号ＳＣ１～ＳＣ８が予め記憶されている。テストレジスタＴＲＧは、かかる選択信号ＳＣ１～ＳＣ８をセレクタＳＥＬ１及びＳＥＬ２に供給する。例えば、セレクタＳＥＬ１でテスト基準電圧ｅ１を選択させ、セレクタＳＥＬ２でテスト階調電圧ｆ１を選択させる場合、論理レベル１の選択信号ＳＣ１、論理レベル０の選択信号ＳＣ２～ＳＣ８をテストレジスタＴＲＧに記憶させておく。

これにより、テスト基準電圧ｅ１がテスト基準電圧ＶＲＥＦとして外部端子ＴＰ３から出力されると共に、テスト階調電圧ｆ１がテスト階調電圧ＧＭＡ０として外部端子ＴＰ４から出力される。

尚、テスト基準電圧ｅ１～ｅ８を１つずつ順にテスト基準電圧ＶＲＥＦとして出力させると共に、テスト階調電圧ｆ１～ｆ８を１つずつ順にテスト基準電圧ＶＲＥＦとして出力させるような選択信号ＳＣ１～ＳＣ８の系列をテストレジスタＴＲＧに記憶させても良い。

図５は、このような選択信号ＳＣ１～ＳＣ８の系列がテストレジスタＴＲＧに記憶されている場合に、テストレジスタＴＲＧが出力する選択信号ＳＣ１～ＳＣ８と、テスト基準電圧ＶＲＥＦ及びテスト階調電圧ＧＭＡ０の状態と、を表すタイムチャートである。

ここで、ラダー抵抗ＬＤ２で生成された階調電圧Ｖ０～Ｖ２５５を各デコーダ回路に伝送する配線Ｌ０～Ｌ２５５の中に短絡した配線が存在しなければ、図５に示すテスト基準電圧ｅ１～ｅ８は、夫々に対応するテスト階調電圧ｆ１～ｆ８と等しくなる。

つまり、テスト基準電圧ｅ１の電圧値はテスト階調電圧ｆ１の電圧値と一致し、テスト基準電圧ｅ２の電圧値はテスト階調電圧ｆ２の電圧値と一致する。また、テスト基準電圧ｅ３の電圧値はテスト階調電圧ｆ３の電圧値と一致し、テスト基準電圧ｅ４の電圧値はテスト階調電圧ｆ４の電圧値と一致する。また、テスト基準電圧ｅ５の電圧値はテスト階調電圧ｆ５の電圧値と一致し、テスト基準電圧ｅ６の電圧値はテスト階調電圧ｆ６の電圧値と一致する。更に、テスト基準電圧ｅ７の電圧値はテスト階調電圧ｆ７の電圧値と一致し、テスト基準電圧ｅ８の電圧値はテスト階調電圧ｆ８の電圧値と一致する。

しかしながら、階調電圧Ｖ０～Ｖ２５５を伝送する配線Ｌ０～Ｌ２５５の中に短絡した配線が存在する場合、テスト階調電圧ｆ（ｔ）（ｔは１～８の整数）はその短絡の影響を受ける。つまり、本来、テスト基準電圧ｅ（ｔ）と同一の電圧値であるべきテスト階調電圧ｆ（ｔ）の電圧値が、テスト基準電圧ｅ（ｔ）の電圧値と一致しなくなる。

そこで、半導体ＩＣチップの外部端子ＴＰ３から出力されたテスト基準電圧ＶＲＥＦと、外部端子ＴＰ４から出力されたテスト階調電圧ＧＭＡ０とが一致しているか否かを判定することで、階調電圧を伝送する配線に短絡故障が生じているか否かを確認することが可能となる。つまり、ソースドライバ１３が形成されている半導体ＩＣチップが表示デバイス２０と接続された状態で、当該半導体ＩＣチップ内に形成されている階調電圧伝送用の複数の配線に短絡故障が生じているか否かをテストすることが可能となる。

尚、上記実施例では、第１～第９の基準電圧を夫々９個のアンプＧＡ１～ＧＡ９で増幅し、夫々の出力電圧がラダー抵抗ＬＤ２の複数の抵抗の接続点各々のうちの９カ所の接続点に印加することで２５６階調分の階調電圧Ｖ０～Ｖ２５６を生成している。また、上記実施例では、第１のセレクタＳＥＬ１は、ラダー抵抗ＬＤ１に含まれる抵抗同士による８カ所の接続点の各々で生じた電圧をテスト基準電圧ｅ１～ｅ８として受け、そのうちから１つを選択してテスト基準電圧ＶＲＥＦとして出力している。更に、第２のセレクタＳＥＬ２は、ラダー抵抗に含まれる抵抗同士による８カ所の接続点各々の電圧のうちから、セレクタＳＥＬ１が選択した１つの電圧と同一の電圧値を有する１つの電圧を選択し、これをテスト開階調電圧ＧＭＡ０として出力している。

しかしながら、基準電圧の数、当該基準電圧を夫々個別に増幅するアンプの数、階調電圧の数、セレクタＳＥＬ１及びＳＥＬ２が夫々受ける電圧の数は、上記した数に限定されない。

要するに、階調電圧生成部１３３としては、以下の第１及び第２のラダー抵抗、複数のアンプ、第１及び第２のセレクタを含むものであれば良い。

すなわち、第１のラダー抵抗（ＬＤ１）は、一端の抵抗が第１の電圧（ＶＧ１）を受け他端の抵抗が第２の電圧（ＶＧ９）を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む。

複数のアンプ（ＧＡ２～ＧＡ８）は、各々が、第１抵抗群（ＬＤ１）の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、この一群の接続点各々の電圧（ＶＧ２～ＶＧ８）を個別に増幅する。第２のラダー抵抗（ＬＤ２）は、一端の抵抗が第１の電圧（ＶＧ１）を受け他端の抵抗が第２の電圧（ＶＧ９）を受ける直列に接続された複数の抵抗からなる第２抵抗群を含む。この第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に複数のアンプ（ＧＡ２～ＧＡ８）各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を第１～第ｋの階調電圧（Ｖ０～Ｖ２５５）として出力する。

第１のセレクタ（ＳＥＬ１）は、第１抵抗群（ＬＤ１）の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧（ｅ１～ｅ８）のうちから１の電圧を選択し、これをテスト基準電圧（ＶＲＥＦ）として出力する。第２のセレクタ（ＳＥＬ２）は、第２抵抗群（ＬＤ２）の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧（ｆ１～ｆ８）のうちから第１のセレクタ（ＳＥＬ１）が選択した１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧（ＧＭＡ０）として出力する。

また、上記実施例では、半導体ＩＣチップの外部で、テスト基準電圧ＶＲＥＦと、テスト階調電圧ＧＭＡ０とに基づき短絡故障の判定を行っているが、このような短絡故障判定を行う回路を半導体ＩＣチップ内に設けても良い。

図６は、かかる点に鑑みて為された階調電圧生成部１３３の他の一例を示す回路図である。尚、図６に示す構成では、外部端子ＴＰ３及びＴＰ４を省き、短絡故障判定回路としてコンパレータＣＭ０及び外部端子ＴＰ５を新たに設けた点を除く他の構成は、図３に示すものと同一である。

コンパレータＣＭ０は、テスト基準電圧ＶＲＥＦと、テスト階調電圧ＧＭＡ０とが同一であれば短絡故障無しを表す論理レベル０の故障判定信号ＶＤＴを、半導体ＩＣチップの外部端子ＴＰ５を介して外部出力する。一方、テスト基準電圧ＶＲＥＦと、テスト階調電圧ＧＭＡ０とが不一致である場合には、コンパレータＣＭ０は、短絡故障有りを表す論理レベル１の故障判定信号ＶＤＴを外部端子ＴＰ５を介して外部出力する。

また、図６に示す一例では、テスト基準電圧ＶＲＥＦと、テスト階調電圧ＧＭＡ０との差が僅かな場合でも、両者が一致していなければ短絡故障であると判定される。しかしながら、電圧に生じる誤差分を考慮した場合、コンパレータＣＭ０は、テスト階調電圧ｆ（ｔ）とテスト基準電圧ｅ（ｔ）との差が予め設定した許容範囲内であれば短絡故障無し、この許容範囲外である場合に短絡故障有りと判定するようにしても良い。

図７は、階調電圧生成部１３３の他の一例を示す回路図である。尚、図７に示す構成では、セレクタＳＥＬ１に代えてセレクタＳＥＬａ及びＳＥＬｂを採用し、新たにオアゲートＯＲ、コンパレータＣＭ１及びＣＭ２を追加した点を除く他の構成は、図３に示すものと同一である。

セレクタＳＥＬａは、ラダー抵抗ＬＤ１における複数の抵抗接続点のうちの８カ所での各電圧を、テスト基準電圧ａ１～ａ８として受ける。尚、テスト基準電圧ａ１～ａ８の各々は、上記したテスト基準電圧ｅ１～ｅ８各々の１階調分だけ低い電圧値を有する。すなわち、テスト基準電圧ａ（ｔ）（ｔは１～８の整数）の電圧値は、テスト基準電圧ｅ（ｔ）よりも夫々１階調分だけ低い電圧値を有する。

セレクタＳＥＬａは、テスト基準電圧ａ１～ａ８のうちから、選択信号ＳＣ１～ＳＣ８に応じた１つを選択し、これを低側リミット電圧ＬＤＥとしてコンパレータＣＭ１に供給する。端子に供給する。

セレクタＳＥＬｂは、ラダー抵抗ＬＤ１における複数の抵抗接続点のうちの８カ所で生じた各電圧を、テスト基準電圧ｂ１～ｂ８として受ける。尚、テスト基準電圧ｂ１～ｂ８の各々は、上記したテスト基準電圧ｅ１～ｅ８各々の１階調分だけ高い電圧値を有する。すなわち、テスト基準電圧ｂ（ｔ）の電圧値は、テスト基準電圧ｅ（ｔ）よりも夫々が１階調分だけ高い電圧値を有する。

セレクタＳＥＬｂは、テスト基準電圧ｂ１～ｂ８のうちから、選択信号ＳＣ１～ＳＣ８に応じた１つを選択し、これを高側リミット電圧ＨＤＥとしてコンパレータＣＭ２に供給する。

コンパレータＣＭ１は、セレクタＳＥＬ２から出力されたテスト階調電圧ＧＭＡ０と、低側リミット電圧ＬＤＥとの大小比較を行う。ここで、テスト階調電圧ＧＭＡ０が低側リミット電圧ＬＤＥより大きい場合には、コンパレータＣＭ１は、当該テスト階調電圧ＧＭＡ０が低電圧側の許容範囲内にあることを示す論理レベル０の信号をオアゲートＯＲに供給する。一方、テスト階調電圧ＧＭＡ０が低側リミット電圧ＬＤＥ以下である場合には、コンパレータＣＭ１は、当該テスト階調電圧ＧＭＡ０が低電圧側の許容範囲外にあることを示す論理レベル１の信号をオアゲートＯＲに供給する。

コンパレータＣＭ２は、テスト階調電圧ＧＭＡ０と、高側リミット電圧ＨＤＥとの大小比較を行う。ここで、テスト階調電圧ＧＭＡ０が高側リミット電圧ＬＤＥより小さい場合には、コンパレータＣＭ２は、当該テスト階調電圧ＧＭＡ０が高電圧側の許容範囲内にあることを示す論理レベル０の信号をオアゲートＯＲに供給する。一方、テスト階調電圧ＧＭＡ０が高側リミット電圧ＨＤＥ以上である場合には、コンパレータＣＭ２は、当該テスト階調電圧ＧＭＡ０が高電圧側の許容範囲外にあることを示す論理レベル１の信号をオアゲートＯＲに供給する。

オアゲートＯＲは、コンパレータＣＭ１及びＣＭ２から共に論理レベル０の信号を受けた場合にだけ、短絡故障無しを表す論理レベル０の故障判定信号ＶＤＴを、半導体ＩＣチップの外部端子ＴＰ５を介して外部出力する。一方、コンパレータＣＭ１及びＣＭ２のうちの少なくとも一方から論理レベル１の信号を受けた場合には、オアゲートＯＲは、短絡故障有りを表す論理レベル１の故障判定信号ＶＤＴを、半導体ＩＣチップの外部端子ＴＰ５を介して外部出力する。

よって、図７に示す構成によれば、テスト階調電圧ＧＭＡ０が許容範囲内、つまり低側リミット電圧ＬＤＥから高側リミット電圧ＨＤＥの範囲内に含まれていれば短絡故障無しと判定され、この範囲内に含まれていない場合にだけ短絡故障有りと判定される。

よって、図７に示す構成によれば、このような短絡故障判定回路を半導体ＩＣチップの外部に設ける必要がなくなるので、短絡故障を検出するためのテストが容易化される。

１３ ソースドライバ
２０ 表示デバイス
１３２ ＤＡ変換部
１３３ 階調電圧生成部
１３４ 出力部
ＣＭ０～ＣＭ２ コンパレータ
ＬＤ１、ＬＤ２ ラダー抵抗
ＯＲ オアゲート
ＳＥＬ１、ＳＥＬ２ セレクタ
ＴＲＧ テストレジスタ
ＧＡ１～ＧＡ９ アンプ

Claims (9)

1. 第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、
   画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、
   前記階調電圧生成部は、
   一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、
   各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、
   一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、
   前記第１抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから１の電圧を選択し、これをテスト基準電圧として出力する第１のセレクタと、
   前記第２抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから前記第１のセレクタが選択した前記１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧として出力する第２のセレクタと、を含むことを特徴とする表示ドライバ。
2. 前記第１のセレクタは、前記第１抵抗群の抵抗同士の前記複数の接続点の各電圧として、前記複数のアンプ各々の出力電圧における互いに隣接する一対の出力電圧各々の出力電圧同士の中間又は中間に最近傍の電圧値を有する電圧を受け、
   前記第２のセレクタは、前記第２抵抗群の抵抗同士の前記複数の接続点の各電圧として、前記複数のアンプ各々の出力電圧における互いに隣接する一対の出力電圧各々の出力電圧同士の中間又は中間に最近傍の電圧値を有する電圧を受けることを特徴とする請求項１に記載の表示ドライバ。
3. 前記第１及び第２のセレクタが夫々選択する前記１の電圧を指定する選択信号が記憶されるレジスタを有することを特徴とする請求項１又は２に記載の表示ドライバ。
4. 前記レジスタには、前記第１抵抗群の抵抗同士の前記複数の接続点の各電圧を１つずつ順に指定すると共に、前記第２抵抗群の抵抗同士の前記複数の接続点の各電圧を１つずつ順に指定する前記選択信号の系列が記憶されていることを特徴とする請求項３に記載の表示ドライバ。
5. 前記テスト基準電圧の電圧値と前記テスト階調電圧の電圧値とが一致しているか否かを判定し、一致している場合には短絡故障無し、不一致であれば短絡故障有りを示す故障判定信号を出力する短絡故障判定回路を含むことを特徴とする請求項１～４のいずれか１に記載の表示ドライバ。
6. 前記テスト基準電圧の電圧値と前記テスト階調電圧の電圧値との差が所定の許容範囲内であれば短絡故障無し、前記差が前記許容範囲外であれば短絡故障有りを示す故障判定信号を出力する短絡故障判定回路を含むことを特徴とする請求項１～４のいずれか１に記載の表示ドライバ。
7. 第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、
   画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、
   前記階調電圧生成部は、
   一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、
   各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、
   一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、
   前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第１の接続点群と接続されており、前記第１の接続点群に含まれる前記複数の接続点各々の電圧のうちから１の電圧を低側リミット電圧として選択する第１のセレクタと、
   前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第２の接続点群と接続されており、前記第２の接続点群に含まれる前記複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高い１の電圧を高側リミット電圧として選択する第２のセレクタと、
   前記第２抵抗群に含まれる抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高く且つ前記高側リミット電圧より低い１つの電圧をテスト開階調電圧として選択する第３のセレクタと、
   前記テスト開階調電圧が前記低側リミット電圧及び前記高側リミット電圧間の範囲に含まれるか否かを判定し、含まれている場合には短絡故障無し、含まれていなければ短絡故障有りを示す故障判定信号を出力する短絡故障判定回路と、を含むことを特徴とする表示ドライバ。
8. 第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、
   画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、
   前記階調電圧生成部は、
   一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、
   各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、
   一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、
   前記第１抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから１の電圧を選択し、これをテスト基準電圧として出力する第１のセレクタと、
   前記第２抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから前記第１のセレクタが選択した前記１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧として出力する第２のセレクタと、を含むことを特徴とする半導体装置。
9. 第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、
   画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、
   前記階調電圧生成部は、
   一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、
   各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、
   一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、
   前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第１の接続点群と接続されており、前記第１の接続点群に含まれる前記複数の接続点各々の電圧のうちから１の電圧を低側リミット電圧として選択する第１のセレクタと、
   前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第２の接続点群と接続されており、前記第２の接続点群に含まれる前記複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高い１の電圧を高側リミット電圧として選択する第２のセレクタと、
   前記第２抵抗群に含まれる抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高く且つ前記高側リミット電圧より低い１つの電圧をテスト開階調電圧として選択する第３のセレクタと、
   前記テスト開階調電圧が前記低側リミット電圧及び前記高側リミット電圧間の範囲に含まれるか否かを判定し、含まれている場合には短絡故障無し、含まれていなければ短絡故障有りを示す故障判定信号を出力する短絡故障判定回路と、を含むことを特徴とする半導体装置。

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