JP7161435B2

JP7161435B2 - Display driver and semiconductor device

Info

Publication number: JP7161435B2
Application number: JP2019063042A
Authority: JP
Inventors: 祥治仁田脇
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2019-03-28
Filing date: 2019-03-28
Publication date: 2022-10-26
Anticipated expiration: 2039-03-28
Also published as: JP2020160410A

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び半導体装置に関する。 The present invention relates to a display driver and a semiconductor device that drive a display device according to a video signal.

液晶又は有機ＥＬ表示装置として、複数の走査線と複数の信号線（以下、データ線と称する）との各交叉部に表示セルが形成されている表示パネルと、この表示パネルの複数のデータ線を駆動する表示ドライバと、を有するものが一般的に知られている（例えば、特許文献１参照）。この表示ドライバは、ラッチ回路、階調電圧生成回路、及び表示パネルの各データ線に対応して設けられた複数のデコーダ回路を有する。 As a liquid crystal or organic EL display device, a display panel in which a display cell is formed at each intersection of a plurality of scanning lines and a plurality of signal lines (hereinafter referred to as data lines), and a plurality of data lines of the display panel and a display driver for driving (see, for example, Patent Document 1). This display driver has a latch circuit, a gradation voltage generation circuit, and a plurality of decoder circuits provided corresponding to each data line of the display panel.

ラッチ回路は、各表示セルに対応した輝度レベルを例えば６ビットの画素データ片の系列として表す映像信号を取り込み、１表示ライン分の複数の画素データ片を取り込む度に、当該複数の画素データ片を夫々に対応したデコーダ回路に供給する。 The latch circuit fetches a video signal representing a luminance level corresponding to each display cell, for example, as a series of 6-bit pixel data pieces. are supplied to corresponding decoder circuits.

階調電圧生成回路は、第１及び第２のラダー抵抗と、アンプ回路とを含む。第１のラダー抵抗は、表示パネルのガンマ特性に対する逆ガンマ特性に沿った複数の電圧を生成する。アンプ回路は、第１のラダー抵抗で生成された複数の電圧を夫々個別に利得１で増幅した電圧を出力する。第２のラダー抵抗は、当該アンプ回路から出力された出力電圧に基づき例えば６４階調分の夫々電圧値が異なる６４個の階調電圧を生成する。これら６４個の階調電圧は、６４本の配線を介して複数のデコーダ回路に供給される。各デコーダ回路は、これら６４個の階調電圧のうちから自身に対応した画素データ片に対応した階調電圧を選択し、これを自身に対応した表示パネルのデータ線に供給する。 The grayscale voltage generation circuit includes first and second ladder resistors and an amplifier circuit. A first ladder resistor generates a plurality of voltages along an inverse gamma characteristic with respect to the gamma characteristic of the display panel. The amplifier circuit amplifies each of the plurality of voltages generated by the first ladder resistor with a gain of 1 and outputs the voltage. The second ladder resistor generates, for example, 64 gradation voltages with different voltage values for 64 gradations based on the output voltage output from the amplifier circuit. These 64 gradation voltages are supplied to a plurality of decoder circuits via 64 wirings. Each decoder circuit selects, from among these 64 grayscale voltages, the grayscale voltage corresponding to the pixel data piece corresponding to itself, and supplies it to the data line of the display panel corresponding to itself.

特開２０１２－１３７７８３号公報JP 2012-137783 A

このような表示ドライバは半導体ＩＣチップに形成されているが、近年の表示デバイスの高精細化及び大画面化の要求により、当該半導体ＩＣチップの高密度化が望まれている。 Such a display driver is formed on a semiconductor IC chip, but due to the recent demand for higher definition and larger screens of display devices, it is desired to increase the density of the semiconductor IC chip.

よって、この半導体ＩＣチップ内では、階調電圧生成回路と各デコーダ回路とを接続する例えば６４個の階調電圧を伝送する６４本の配線各々の配線幅及び配線間隔が狭くなり、一部の配線同士が短絡した状態で当該半導体ＩＣチップが製造される可能性がある。 Therefore, in this semiconductor IC chip, the wiring width and the wiring spacing of each of 64 wirings for transmitting 64 gradation voltages, which connect the gradation voltage generation circuit and each decoder circuit, are narrowed. There is a possibility that the semiconductor IC chip is manufactured with the wires short-circuited.

そこで、当該半導体ＩＣチップの製品出荷前に、当該半導体ＩＣに対して、このような短絡故障が生じているか否かをテストする、いわゆる故障テストが行われる。 Therefore, a so-called failure test for testing whether or not such a short-circuit failure has occurred is performed on the semiconductor IC before product shipment of the semiconductor IC chip.

具体的には、テスタに半導体ＩＣチップを装着し、当該テスタにより、階調電圧生成回路から出力された複数の階調電圧に対して、夫々の電圧値が適切な値であるか否かを判定する。この際、テスタは、全ての階調電圧が適切な電圧値である場合には、短絡故障無しの「良品」と認定し、１つでも適切な電圧値ではない場合には短絡故障の虞がある「不良品」と認定する。 Specifically, a semiconductor IC chip is attached to a tester, and whether or not each voltage value is appropriate for a plurality of grayscale voltages output from a grayscale voltage generation circuit is checked by the tester. judge. At this time, if all the grayscale voltages have appropriate voltage values, the tester recognizes the product as a "non-defective product" with no short-circuit failure. It is recognized as a "defective product".

しかしながら、このような故障テストで「良品」と認定された半導体ＩＣチップを表示デバイスの複数のデータラインと接続する組み立て工程中に、階調電圧伝送用の配線同士が短絡してしまう場合があった。 However, during the assembly process of connecting a semiconductor IC chip certified as a "non-defective product" by such a failure test to a plurality of data lines of a display device, there are cases where the wires for gradation voltage transmission are short-circuited. rice field.

この際、表示デバイスに組み込まれた半導体ＩＣチップをテスタに装着することができない為、組み立て後に、上記したような短絡故障が生じているか否かの故障テストを行うのは困難であった。 In this case, since the semiconductor IC chip incorporated in the display device cannot be attached to the tester, it has been difficult to perform a failure test to determine whether or not the above-described short-circuit failure has occurred after assembly.

そこで、本発明は、表示ドライバを表示デバイスと接続した状態で、表示ドライバ内に形成されている配線に短絡が生じているか否かを容易にテストすることが可能な表示ドライバ及び半導体装置を提供することを目的とする。 Accordingly, the present invention provides a display driver and a semiconductor device that can easily test whether or not a short circuit has occurred in wiring formed in the display driver while the display driver is connected to a display device. intended to

本発明に係る表示ドライバは、第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、前記階調電圧生成部は、一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、前記第１抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから１の電圧を選択し、これをテスト基準電圧として出力する第１のセレクタと、前記第２抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから前記第１のセレクタが選択した前記１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧として出力する第２のセレクタと、を含む。 A display driver according to the present invention includes a gradation voltage generation unit that generates first to k-th (k is an integer equal to or greater than 2) gradation voltages, and a plurality of pixel data pieces representing luminance levels for each pixel. a grayscale voltage corresponding to the luminance level of the pixel data piece is selected from the first to kth grayscale voltages, and each of the grayscale voltages selected for each of the pixel data pieces is applied to a display device; a DA converter for applying voltage, wherein the gradation voltage generator comprises a plurality of resistors connected in series, one end of which receives a first voltage and the other end of which receives a second voltage. a first ladder resistor including a first resistor group, each connected to each of a group of connection points of a plurality of connection points between resistors of the first resistor group, each of the group of connection points; and a second resistor group consisting of a plurality of resistors connected in series, one end of which receives the first voltage and the other end of which receives the second voltage. wherein the output of each of the plurality of amplifiers is connected to each of a group of connection points among connection points between resistors of the second resistor group, and the voltage at the connection point of each resistor of the second resistor group is A second ladder resistor that outputs first to k-th gradation voltages is connected to a plurality of connection points between the resistors of the first resistor group, and one of the voltages at each of the plurality of connection points is connected. is connected to a first selector for selecting the voltage of and outputting it as a test reference voltage, and a plurality of connection points between the resistors of the second resistor group. a second selector that selects one voltage having the same voltage value as the one voltage selected by the first selector and outputs it as a test grayscale voltage.

また、本発明に係る表示ドライバは、第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、前記階調電圧生成部は、一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第１の接続点群と接続されており、前記第１の接続点群に含まれる前記複数の接続点各々の電圧のうちから１の電圧を低側リミット電圧として選択する第１のセレクタと、前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第２の接続点群と接続されており、前記第２の接続点群に含まれる前記複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高い１の電圧を高側リミット電圧として選択する第２のセレクタと、前記第２抵抗群に含まれる抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高く且つ前記高側リミット電圧より低い１つの電圧をテスト開階調電圧として選択する第３のセレクタと、前記テスト開階調電圧が前記低側リミット電圧及び前記高側リミット電圧間の範囲に含まれるか否かを判定し、含まれている場合には短絡故障無し、含まれていなければ短絡故障有りを示す故障判定信号を出力する短絡故障判定回路と、を含む。 In addition, the display driver according to the present invention includes a gradation voltage generation unit that generates first to k-th (k is an integer equal to or greater than 2) gradation voltages, and a plurality of pieces of pixel data representing a luminance level for each pixel. One grayscale voltage corresponding to the luminance level of the pixel data piece is selected from the first to kth grayscale voltages for each of the pixel data pieces, and each of the grayscale voltages selected for each of the pixel data pieces is displayed. a DA converter for applying to a device, wherein the gradation voltage generator includes a plurality of series-connected resistors whose one end receives a first voltage and whose other end receives a second voltage. and each connected to each of a group of connection points among a plurality of connection points between resistors of the first resistor group, and the group of connections A second resistor comprising a plurality of amplifiers for individually amplifying the voltage at each point, and a plurality of series-connected resistors having one end receiving the first voltage and the other end receiving the second voltage. the output of each of the plurality of amplifiers is connected to each of the group of connection points among the connection points of the resistors of the second resistor group, and the voltage at the connection point of each resistor of the second resistor group as the first to k-th gradation voltages, and a first connection point group consisting of a plurality of connection points between resistors included in the first resistance group, a first selector that selects one voltage as a low-side limit voltage from voltages of each of the plurality of connection points included in the first connection point group; and a plurality of resistors included in the first resistor group. one voltage higher than the low-side limit voltage from among the voltages of each of the plurality of connection points included in the second connection point group as a high-side limit voltage, and a plurality of connection points between resistors included in the second resistor group. a third selector that selects one voltage higher than the limit voltage and lower than the high side limit voltage as a test open gradation voltage, and the test open gradation voltage is between the low side limit voltage and the high side limit voltage and a short-circuit failure judgment circuit for outputting a failure judgment signal indicating that there is no short-circuit failure if it is included and that there is a short-circuit failure if it is not included.

本発明に係る半導体装置は、第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、前記階調電圧生成部は、一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、前記第１抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから１の電圧を選択し、これをテスト基準電圧として出力する第１のセレクタと、前記第２抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから前記第１のセレクタが選択した前記１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧として出力する第２のセレクタと、を含む。 A semiconductor device according to the present invention includes a gradation voltage generation unit that generates first to k-th (k is an integer of 2 or more) gradation voltages, and a plurality of pieces of pixel data representing a luminance level for each pixel. a grayscale voltage corresponding to the luminance level of the pixel data piece is selected from the first to kth grayscale voltages, and each of the grayscale voltages selected for each of the pixel data pieces is applied to a display device; a DA converter for applying voltage, wherein the gradation voltage generator comprises a plurality of resistors connected in series, one end of which receives a first voltage and the other end of which receives a second voltage. a first ladder resistor including a first resistor group, each connected to each of a group of connection points of a plurality of connection points between resistors of the first resistor group, each of the group of connection points; and a second resistor group consisting of a plurality of resistors connected in series, one end of which receives the first voltage and the other end of which receives the second voltage. wherein the output of each of the plurality of amplifiers is connected to each of a group of connection points among connection points between resistors of the second resistor group, and the voltage at the connection point of each resistor of the second resistor group is A second ladder resistor that outputs first to k-th gradation voltages is connected to a plurality of connection points between the resistors of the first resistor group, and one of the voltages at each of the plurality of connection points is connected. is connected to a first selector for selecting the voltage of and outputting it as a test reference voltage, and a plurality of connection points between the resistors of the second resistor group. a second selector that selects one voltage having the same voltage value as the one voltage selected by the first selector and outputs it as a test grayscale voltage.

また、本発明に係る半導体装置は、第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、前記階調電圧生成部は、一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第１の接続点群と接続されており、前記第１の接続点群に含まれる前記複数の接続点各々の電圧のうちから１の電圧を低側リミット電圧として選択する第１のセレクタと、前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第２の接続点群と接続されており、前記第２の接続点群に含まれる前記複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高い１の電圧を高側リミット電圧として選択する第２のセレクタと、前記第２抵抗群に含まれる抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高く且つ前記高側リミット電圧より低い１つの電圧をテスト開階調電圧として選択する第３のセレクタと、前記テスト開階調電圧が前記低側リミット電圧及び前記高側リミット電圧間の範囲に含まれるか否かを判定し、含まれている場合には短絡故障無し、含まれていなければ短絡故障有りを示す故障判定信号を出力する短絡故障判定回路と、を含む。 In addition, the semiconductor device according to the present invention includes a gradation voltage generation unit that generates first to k-th (k is an integer equal to or greater than 2) gradation voltages, and a plurality of pieces of pixel data representing a luminance level for each pixel. One grayscale voltage corresponding to the luminance level of the pixel data piece is selected from the first to kth grayscale voltages for each of the pixel data pieces, and each of the grayscale voltages selected for each of the pixel data pieces is displayed. a DA converter for applying to a device, wherein the gradation voltage generator includes a plurality of series-connected resistors whose one end receives a first voltage and whose other end receives a second voltage. and each connected to each of a group of connection points among a plurality of connection points between resistors of the first resistor group, and the group of connections A second resistor comprising a plurality of amplifiers for individually amplifying the voltage at each point, and a plurality of series-connected resistors having one end receiving the first voltage and the other end receiving the second voltage. the output of each of the plurality of amplifiers is connected to each of the group of connection points among the connection points of the resistors of the second resistor group, and the voltage at the connection point of each resistor of the second resistor group as the first to k-th gradation voltages, and a first connection point group consisting of a plurality of connection points between resistors included in the first resistance group, a first selector that selects one voltage as a low-side limit voltage from voltages of each of the plurality of connection points included in the first connection point group; and a plurality of resistors included in the first resistor group. one voltage higher than the low-side limit voltage from among the voltages of each of the plurality of connection points included in the second connection point group as a high-side limit voltage, and a plurality of connection points between resistors included in the second resistor group. a third selector that selects one voltage higher than the limit voltage and lower than the high side limit voltage as a test open gradation voltage, and the test open gradation voltage is between the low side limit voltage and the high side limit voltage and a short-circuit failure judgment circuit for outputting a failure judgment signal indicating that there is no short-circuit failure if it is included and that there is a short-circuit failure if it is not included.

本発明では、階調電圧生成部において、基準電圧を生成する第１のラダー抵抗に含まれる複数の抵抗接続点各々の電圧のうちから１つの電圧を選択しこれをテスト基準電圧として出力する。更に、この第１のラダー抵抗で生成された基準電圧に基づいて階調電圧を生成する第２のラダー抵抗に含まれる複数の抵抗接続点各々の電圧のうちから、上記したテスト基準電圧と同一の電圧値を有する電圧を選択し、これをテスト階調電圧として出力する。 In the present invention, in the gradation voltage generation section, one voltage is selected from the voltages at each of the plurality of resistor connection points included in the first ladder resistor that generates the reference voltage, and is output as the test reference voltage. Further, from among the voltages at each of the plurality of resistor connection points included in the second ladder resistor that generates the gradation voltage based on the reference voltage generated by the first ladder resistor, is selected and output as a test grayscale voltage.

ここで、第２のラダー抵抗で生成された複数の階調電圧を伝送する複数の配線の中に短絡した配線が存在する場合、この第２のラダー抵抗で生成されたテスト階調電圧は、その配線の短絡の影響を受ける。つまり、本来、配線に短絡故障が生じていなければ、テスト基準電圧と同一の電圧値となるテスト階調電圧の電圧値が、配線の短絡により、テスト基準電圧の電圧値と一致しなくなる。 Here, if there is a short-circuited wire among the plurality of wires that transmit the plurality of gradation voltages generated by the second ladder resistance, the test gradation voltage generated by this second ladder resistance is Affected by a short circuit in that wiring. In other words, the voltage value of the test gradation voltage, which is essentially the same voltage value as the test reference voltage, does not match the voltage value of the test reference voltage due to the short circuit in the wiring unless a short-circuit fault occurs in the wiring.

本発明では、上述したように出力されたテスト基準電圧と、テスト階調電圧とが一致しているか否かを判定することで、階調電圧を伝送する配線に短絡故障が生じているか否かを確認することができる。よって、本発明によれば、階調電圧生成部を含むソースドライバが形成されている半導体ＩＣチップが表示デバイスと接続された状態で、当該半導体ＩＣチップ内に形成されている階調電圧伝送用の複数の配線に短絡故障が生じているか否かを確認することが可能となる。 In the present invention, by determining whether or not the test reference voltage output as described above matches the test grayscale voltage, it is possible to determine whether or not a short-circuit fault has occurred in the wiring that transmits the grayscale voltage. can be confirmed. Therefore, according to the present invention, in a state in which the semiconductor IC chip in which the source driver including the grayscale voltage generating section is formed is connected to the display device, the grayscale voltage transmitting signal formed in the semiconductor IC chip is connected to the display device. It becomes possible to confirm whether or not a short-circuit fault has occurred in a plurality of wirings.

本発明に係る表示ドライバを含む表示装置の構成を示すブロック図である。1 is a block diagram showing the configuration of a display device including a display driver according to the present invention; FIG. ソースドライバの内部構成を示すブロック図である。3 is a block diagram showing the internal configuration of a source driver; FIG. 階調電圧生成部の内部構成の一例を示す回路図である。2 is a circuit diagram showing an example of the internal configuration of a gradation voltage generator; FIG. セレクタの内部構成の一例を示す回路図である。4 is a circuit diagram showing an example of the internal configuration of a selector; FIG. テスト制御回路が生成する選択信号ＳＣ１～ＳＣ８と、テスト基準電圧ＶＲＥＦ及びテスト階調電圧ＧＭＡ０の状態と、を表すタイムチャートである。5 is a time chart showing selection signals SC1 to SC8 generated by the test control circuit and states of the test reference voltage VREF and the test gradation voltage GMA0; 階調電圧生成部の内部構成の他の一例を示す回路図である。FIG. 10 is a circuit diagram showing another example of the internal configuration of the gradation voltage generator; 階調電圧生成部の内部構成の他の一例を示す回路図である。FIG. 10 is a circuit diagram showing another example of the internal configuration of the gradation voltage generator;

以下、本発明の実施例を図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。 FIG. 1 is a block diagram showing the configuration of a display device 100 including a display driver according to the invention.

表示装置１００は、駆動制御部１１、走査ドライバ１２、ソースドライバ１３、及び表示デバイス２０を有する。 The display device 100 has a drive control section 11 , a scanning driver 12 , a source driver 13 and a display device 20 .

表示デバイス２０は、例えば液晶表示パネル又は有機ＥＬ（エレクトロルミネセンス）パネル等からなる。 The display device 20 is composed of, for example, a liquid crystal display panel or an organic EL (electroluminescence) panel.

表示デバイス２０は、夫々が２次元画面の水平方向に伸張する走査ラインＧ１～Ｇｍ（ｍは２以上の整数）と、夫々が２次元画面の垂直方向に伸張するソースラインＳ１～Ｓｎ（ｎは２以上の整数）と、を含む。表示デバイス２０において、走査ラインＧ１～ＧｍとソースラインＳ１～Ｓｎとの各交叉部（破線にて囲む領域）に、画素に対応した表示セルＰＣが形成されている。 The display device 20 includes scanning lines G1 to Gm (m is an integer equal to or greater than 2) extending in the horizontal direction of the two-dimensional screen, and source lines S1 to Sn (n is an integer of 2 or more) extending in the vertical direction of the two-dimensional screen. an integer of 2 or more), and In the display device 20, display cells PC corresponding to pixels are formed at the intersections (areas surrounded by broken lines) of the scanning lines G1 to Gm and the source lines S1 to Sn.

駆動制御部１１は、映像信号ＶＳを受け、当該映像信号ＶＳから水平同期信号を検出する度にこれを走査ドライバ１２に供給する。更に、駆動制御部１１は、当該映像信号ＶＳに基づき各表示セルＰＣ毎の輝度レベルを例えば８ビットの階調で表す画素データ片の列を含む画像データ信号ＶＰＤを生成し、これをソースドライバ１３に供給する。 The drive control unit 11 receives the video signal VS, and supplies it to the scanning driver 12 each time it detects a horizontal synchronizing signal from the video signal VS. Further, based on the video signal VS, the drive control unit 11 generates an image data signal VPD including a row of pixel data pieces representing the luminance level of each display cell PC in, for example, 8-bit gradation, and sends it to the source driver. 13.

走査ドライバ１２は、水平同期信号に応じて、走査パルスを生成しこれを走査ラインＧ１～Ｇｍの各々に順次択一的に印加する。 The scanning driver 12 generates a scanning pulse according to the horizontal synchronizing signal and sequentially and alternatively applies it to each of the scanning lines G1 to Gm.

ソースドライバ１３は、画像データ信号ＶＰＤに含まれる画素データ片の系列における１水平走査分のｎ個の画素データ片毎に、各画素データ片をその画素データ片が表す輝度レベルに対応した階調電圧に変換する。そして、ソースドライバ１３は、ｎ個の画素データ片の夫々に対応した階調電圧を有するｎ個の階調電圧を、表示デバイス２０のソースラインＳ１～Ｓｎに夫々供給する。尚、ソースドライバ１３は、単一の半導体ＩＣチップ、或いは複数の半導体ＩＣチップに分割して形成されている。 The source driver 13 converts n pixel data pieces corresponding to one horizontal scan in the series of pixel data pieces included in the image data signal VPD into gradations corresponding to the luminance levels represented by the pixel data pieces. Convert to voltage. Then, the source driver 13 supplies n grayscale voltages corresponding to the n pieces of pixel data to the source lines S1 to Sn of the display device 20, respectively. The source driver 13 is divided into a single semiconductor IC chip or a plurality of semiconductor IC chips.

図２は、表示ドライバとしてのソースドライバ１３の内部構成の一例を示すブロック図である。 FIG. 2 is a block diagram showing an example of the internal configuration of the source driver 13 as a display driver.

図２に示すように、ソースドライバ１３は、データラッチ部１３１、ＤＡ（digital to analog）変換部１３２、及び階調電圧生成部１３３を含む。 As shown in FIG. 2 , the source driver 13 includes a data latch section 131 , a DA (digital to analog) conversion section 132 and a grayscale voltage generation section 133 .

データラッチ部１３１は、半導体ＩＣチップの外部端子ＴＰ１で上記した画像データ信号ＶＰＤを受ける。データラッチ部１３１は、当該画像データ信号ＶＰＤに含まれる、核画素の輝度レベルを例えば８ビットで表す画素データ片を１水平走査分のｎ個毎に、画素データＰ１～ＰｎとしてＤＡ変換部１３２に供給する。 The data latch section 131 receives the image data signal VPD at the external terminal TP1 of the semiconductor IC chip. The data latch unit 131 converts the pixel data pieces, for example, 8-bit pixel data pieces included in the image data signal VPD into pixel data P1 to Pn for one horizontal scan, to the DA conversion unit 132. supply to

階調電圧生成部１３３は、表示デバイス２０のガンマ特性に対する逆ガンマ特性に沿った階調電圧Ｖ０～Ｖ２５５を生成し、夫々を配線Ｌ０～Ｌ２５５を介してＤＡ変換部１３２に供給する。 The gradation voltage generation section 133 generates gradation voltages V0 to V255 along the reverse gamma characteristic with respect to the gamma characteristic of the display device 20, and supplies the gradation voltages V0 to V255 to the DA conversion section 132 via the wirings L0 to L255, respectively.

更に、階調電圧生成部１３３は、配線Ｌ０～Ｌ２５５各々に短絡故障が生じているか否かを判定させるためのテスト基準電圧ＶＲＥＦ及びテスト階調電圧ＧＭＡ０を生成する。階調電圧生成部１３３は、テスト基準電圧ＶＲＥを半導体ＩＣチップの外部端子ＴＰ３を介して外部出力すると共に、テスト階調電圧ＧＭＡ０を半導体ＩＣチップの外部端子ＴＰ４を介して外部出力する。 Further, the gradation voltage generator 133 generates a test reference voltage VREF and a test gradation voltage GMA0 for determining whether or not a short circuit fault has occurred in each of the wirings L0 to L255. The gradation voltage generator 133 outputs the test reference voltage VRE through the external terminal TP3 of the semiconductor IC chip, and outputs the test gradation voltage GMA0 through the external terminal TP4 of the semiconductor IC chip.

ＤＡ変換部１３２は、ｎ個のデコーダ（ＤＥＣ）を含む。各デコーダ（ＤＥＣ）は、画素データＰ１～Ｐｎの各々に対応して設けられており、配線Ｌ０～Ｌ２５５を介して階調電圧Ｖ０～Ｖ２５５を受ける。各デコーダは、階調電圧Ｖ０～Ｖ２５５のうちから、自身が受けた画素データＰが示す輝度レベルに対応した１つの階調電圧を選択し、これを利得１で増幅したものを表示デバイス２０の対応するソースラインＤに印加する。 The DA converter 132 includes n decoders (DEC). Each decoder (DEC) is provided corresponding to each of the pixel data P1-Pn, and receives gradation voltages V0-V255 via lines L0-L255. Each decoder selects one of the grayscale voltages V0 to V255 corresponding to the brightness level indicated by the pixel data P received by itself, and amplifies it with a gain of 1. applied to the corresponding source line D;

すなわち、ＤＡ変換部１３２は、画素データＰ１～Ｐｎ毎に、階調電圧Ｖ０～Ｖ２５５のうちから画素データＰの輝度レベルに対応した１つの階調電圧を選択する。そして、ＤＡ変換部１３２は、画素データＰ１～Ｐｎ毎に選択して得たｎ個の階調電圧を夫々利得１で増幅したものを階調電圧Ｄ１～Ｄｎとして表示デバイス２０のソースラインＳ１～Ｓｎに印加する。 That is, the DA converter 132 selects one grayscale voltage corresponding to the luminance level of the pixel data P from among the grayscale voltages V0 to V255 for each of the pixel data P1 to Pn. Then, the DA converter 132 amplifies the n gradation voltages obtained by selecting each of the pixel data P1 to Pn with a gain of 1, respectively, and converts them into the gradation voltages D1 to Dn, which are applied to the source lines S1 to S1 of the display device 20. Sn.

次に、上記した階調電圧生成部１３３の構成について詳細に説明する。 Next, the configuration of the gradation voltage generator 133 described above will be described in detail.

図３は、階調電圧生成部１３３の内部構成を示す回路図である。 FIG. 3 is a circuit diagram showing the internal configuration of the gradation voltage generator 133. As shown in FIG.

図３に示すように、階調電圧生成部１３３は、アンプＡＭ１及びＡＭ２、アンプＧＡ１～ＧＡ９、ラダー抵抗ＬＤ１及びＬＤ２、セレクタＳＥＬ１及びＳＥＬ２、及び、テストレジスタＴＲＧを有する。 As shown in FIG. 3, the gradation voltage generator 133 has amplifiers AM1 and AM2, amplifiers GA1 to GA9, ladder resistors LD1 and LD2, selectors SEL1 and SEL2, and a test register TRG.

アンプＡＭ１は、最低の階調に対応した電圧値を有する電圧ＶＧ１を受け、当該電圧ＶＧ１を利得１で増幅して得た電圧を第１の電圧としてラダー抵抗ＬＤ１の一端に印加する。 The amplifier AM1 receives a voltage VG1 having a voltage value corresponding to the lowest gradation, and applies the voltage obtained by amplifying the voltage VG1 with a gain of 1 as a first voltage to one end of the ladder resistor LD1.

アンプＡＭ２は、最高の階調に対応した電圧値を有する電圧ＶＧ９を受け、当該電圧ＶＧ９を利得１で増幅して得た電圧を第２の電圧としてラダー抵抗ＬＤ１の他端に印加する。 The amplifier AM2 receives a voltage VG9 having a voltage value corresponding to the highest gradation, and applies the voltage obtained by amplifying the voltage VG9 with a gain of 1 as a second voltage to the other end of the ladder resistor LD1.

ラダー抵抗ＬＤ１は、直列接続された複数の抵抗からなる抵抗群を含み、その抵抗群の一端の抵抗で上記した第１の電圧を受け、他端の抵抗で第２の電圧を受ける。これにより、ラダー抵抗ＬＤ１は、当該第１の電圧及び第２の電圧間を分圧し、自身の抵抗同士の接続点各々のうちで７カ所で生じた、表示デバイス２０の逆ガンマ特性に沿った各電圧を第２～第８の基準電圧ＶＧ２～ＶＧ８として、アンプＧＡ２～ＧＡ８に夫々供給する。 The ladder resistor LD1 includes a resistor group consisting of a plurality of resistors connected in series, the resistor at one end of the resistor group receives the above-described first voltage, and the resistor at the other end receives the second voltage. As a result, the ladder resistor LD1 divides the voltage between the first voltage and the second voltage, and follows the inverse gamma characteristic of the display device 20 occurring at each of seven connection points between the resistors. Each voltage is supplied as second to eighth reference voltages VG2 to VG8 to amplifiers GA2 to GA8, respectively.

更に、ラダー抵抗ＬＤ１は、自身の抵抗同士の接続点各々のうちで上記した７箇所とは異なる８箇所の接続点の電圧をテスト基準電圧ｅ１～ｅ８としてセレクタＳＥＬ１に供給する。 Furthermore, the ladder resistor LD1 supplies the selector SEL1 with the voltages at the eight connection points, which are different from the seven connection points described above, as the test reference voltages e1 to e8 among the connection points between its own resistors.

アンプＧＡ１は、上記した電圧ＶＧ１を第１の基準電圧として受け、当該第１の基準利得１で増幅した電圧を出力電圧として、ラダー抵抗ＬＤ２に含まれる抵抗群のうちの一端の抵抗に印加する。尚、アンプＧＡ１の出力電圧は、最低の階調に対応した階調電圧Ｖ０となる。 The amplifier GA1 receives the voltage VG1 described above as a first reference voltage, and applies a voltage amplified by the first reference gain of 1 as an output voltage to a resistor at one end of a resistor group included in the ladder resistor LD2. . Note that the output voltage of the amplifier GA1 becomes the gradation voltage V0 corresponding to the lowest gradation.

アンプＧＡ９は、上記した電圧ＶＧ９を第９の基準電圧として受け、当該第９の基準電圧を利得１で増幅した電圧を出力電圧として、ラダー抵抗ＬＤ２に含まれる抵抗群のうちの他端の抵抗に印加する。尚、アンプＧＡ９の出力電圧は、最高の階調に対応した階調電圧Ｖ２５５となる。 The amplifier GA9 receives the voltage VG9 as a ninth reference voltage, and outputs a voltage obtained by amplifying the ninth reference voltage with a gain of 1. applied to Note that the output voltage of the amplifier GA9 is the gradation voltage V255 corresponding to the highest gradation.

アンプＧＡ２～ＧＡ８は、夫々が受けた第２～第８の基準電圧ＶＧ２～ＶＧ８を、夫々個別に利得１で増幅して得られた７つの出力電圧をラダー抵抗ＬＤ２に供給する。 The amplifiers GA2 to GA8 individually amplify the received second to eighth reference voltages VG2 to VG8 with a gain of 1 and supply seven output voltages to the ladder resistor LD2.

ラダー抵抗ＬＤ２は、直列接続された複数の抵抗からなる抵抗群を含み、複数の抵抗同士の接続点のうちの９カ所の接続点で、上記したアンプＧＡ１～ＧＡ９から出力された９個の出力電圧、つまり第１～第９の基準電圧を夫々受ける。 The ladder resistor LD2 includes a resistor group consisting of a plurality of resistors connected in series, and the nine outputs output from the amplifiers GA1 to GA9 at nine connection points among the connection points between the plurality of resistors. Voltages, that is, first to ninth reference voltages are received respectively.

これにより、ラダー抵抗ＬＤ２は、自身の複数の抵抗のうちの２５５個の抵抗の各接続点で生じた電圧を階調電圧Ｖ０～Ｖ２５５として出力する。 As a result, the ladder resistor LD2 outputs the voltages generated at the connection points of the 255 resistors out of the plurality of resistors thereof as the gradation voltages V0 to V255.

更に、ラダー抵抗ＬＤ２は、自身の複数の抵抗接続点のうちの８カ所の抵抗接続点で生じた各電圧を、テスト階調電圧ｆ１～ｆ８としてセレクタＳＥＬ２に供給する。 Furthermore, the ladder resistor LD2 supplies the voltages generated at the eight resistor connection points among the plurality of resistor connection points thereof as the test gradation voltages f1 to f8 to the selector SEL2.

具体的には、ラダー抵抗ＬＤ２は、アンプＧＡ１～ＧＡ９各々の出力電圧において互いに隣接する一対の出力電圧各々の出力電圧同士の中間又は中間に最近傍の電圧値を夫々が有する合計８カ所の抵抗接続点各々の電圧を、テスト階調電圧ｆ１～ｆ８とする。 Specifically, the ladder resistor LD2 is a total of eight resistors each having a voltage value intermediate or closest to the intermediate between the output voltages of a pair of mutually adjacent output voltages in each of the output voltages of the amplifiers GA1 to GA9. The voltages at the connection points are assumed to be test gradation voltages f1 to f8.

例えば、ラダー抵抗ＬＤ２は、互いに隣接するアンプＧＡ１及びＧＡ２各々の出力電圧同士の中間又は中間の電圧に最も近い電圧が生じる１つの抵抗接続点の電圧を、テスト階調電圧ｆ１とする。また、ラダー抵抗ＬＤ２は、互いに隣接するアンプＧＡ２及びＧＡ３各々の出力電圧同士の中間又は中間の電圧に最も近い電圧が生じる１つの抵抗接続点の電圧を、テスト階調電圧ｆ２とする。更に、ラダー抵抗ＬＤ２は、互いに隣接するアンプＧＡ３及びＧＡ４各々の出力電圧同士の中間又は中間の電圧に最も近い電圧が生じる１つの抵抗接続点の電圧を、テスト階調電圧ｆ３とする。 For example, for the ladder resistor LD2, the test grayscale voltage f1 is the voltage at one resistor connection point that produces a voltage intermediate or closest to the intermediate voltage between the output voltages of the amplifiers GA1 and GA2 adjacent to each other. In addition, the ladder resistor LD2 uses the test gradation voltage f2 as the voltage at one resistor connection point that produces a voltage intermediate or closest to the intermediate voltage between the output voltages of the amplifiers GA2 and GA3 adjacent to each other. Furthermore, the ladder resistor LD2 uses the test gradation voltage f3 as the voltage at one resistor connection point that produces a voltage intermediate or closest to the intermediate voltage between the output voltages of the amplifiers GA3 and GA4 adjacent to each other.

ところで、ラダー抵抗ＬＤ１は、自身の複数の抵抗接続点のうちで、テスト階調電圧ｆ１～ｆ８の各々と同一の電圧が生じる８カ所の抵抗接続点での各電圧を、上記したテスト基準電圧ｅ１～ｅ８としてセレクタＳＥＬ１に供給する。 By the way, the ladder resistor LD1 applies the voltages at the eight resistance connection points that generate the same voltages as the test gradation voltages f1 to f8 out of the plurality of resistance connection points of the ladder resistor LD1 to the test reference voltages described above. They are supplied to the selector SEL1 as e1 to e8.

つまり、ラダー抵抗ＬＤ１でもラダー抵抗ＬＤ２と同様に、アンプＧＡ１～ＧＡ９各々の出力電圧において互いに隣接する一対の出力電圧各々の出力電圧同士の中間又は中間に最近傍の電圧値を夫々が有する合計８カ所の抵抗接続点各々の電圧を、テスト基準電圧ｅ１～ｅ８とする。 That is, in the ladder resistor LD1, similarly to the ladder resistor LD2, each of the output voltages of the amplifiers GA1 to GA9 has a voltage value in the middle or closest to the middle of each pair of output voltages adjacent to each other. The voltages at each of the resistor connection points are defined as test reference voltages e1 to e8.

セレクタＳＥＬ１は、前述したようにラダー抵抗ＬＤ１の８カ所の抵抗接続点で生じたテスト基準電圧ｅ１～ｅ８のうちから、選択信号ＳＣ１～ＳＣ８に応じた１つを選択し、これをテスト基準電圧ＶＲＥＦとし、これを外部端子ＴＰ３を介して出力する。 The selector SEL1 selects one of the test reference voltages e1 to e8 generated at the eight resistor connection points of the ladder resistor LD1 according to the selection signals SC1 to SC8 as described above, and selects it as the test reference voltage. VREF is output through the external terminal TP3.

セレクタＳＥＬ２は、前述したようにラダー抵抗ＬＤ２の８カ所の抵抗接続点で生じたテスト階調電圧ｆ１～ｆ８のうちから、選択信号ＳＣ１～ＳＣ８に応じた１つを選択し、これをテスト階調電圧ＶＭＡ０とし、これを外部端子ＴＰ４を介して出力する。 The selector SEL2 selects one of the test gradation voltages f1 to f8 generated at the eight resistor connection points of the ladder resistor LD2 according to the selection signals SC1 to SC8 as described above, and applies it to the test gradation. The adjustment voltage is set to VMA0, which is output via the external terminal TP4.

セレクタＳＥＬ１及びＳＥＬ２は同一の内部構成を有する。 Selectors SEL1 and SEL2 have the same internal configuration.

図４は、セレクタＳＥＬ１及びＳＥＬ２各々に共通の内部構成の一例を示す回路図である。図４に示すように、セレクタＳＥＬ１（ＳＥＬ２）は、夫々がトランスミッションゲートＴＧ及びインバータＩＶを含むスイッチ回路ＳＷ１～ＳＷ８を有する。スイッチ回路ＳＷ１～ＳＷ８は、図４に示すように、テスト基準電圧ｅ１～ｅ８（テスト階調電圧ｆ１～ｆ８）及び選択信号ＳＣ１～ＳＣ８を夫々個別に受ける。 FIG. 4 is a circuit diagram showing an example of an internal configuration common to each of the selectors SEL1 and SEL2. As shown in FIG. 4, the selector SEL1 (SEL2) has switch circuits SW1 to SW8 each including a transmission gate TG and an inverter IV. As shown in FIG. 4, the switch circuits SW1 to SW8 individually receive the test reference voltages e1 to e8 (test gradation voltages f1 to f8) and the selection signals SC1 to SC8.

スイッチ回路ＳＷ１～ＳＷ８各々のトランスミッションゲートＴＧは、自身が受けた選択信号ＳＣが論理レベル０の場合はオフ状態、論理レベル１の場合はオン状態となる。スイッチ回路ＳＷ１～ＳＷ８各々のトランスミッションゲートＴＧは、オン状態となった場合に、自身が受けたテスト基準電圧ｅ（テスト階調電圧ｆ）をラインＬＰを介して、テスト基準電圧ＶＲＥＦ（テスト階調電圧ＧＭＡ０）として出力する。 The transmission gate TG of each of the switch circuits SW1 to SW8 is turned off when the selection signal SC received by itself is at logic level 0, and turned on when it is at logic level 1. FIG. When the transmission gate TG of each of the switch circuits SW1 to SW8 is turned on, the test reference voltage e (test gradation voltage f) received by itself is applied to the test reference voltage VREF (test gradation voltage f) via the line LP. output as voltage GMA0).

図３に示すテストレジスタＴＲＧには、テスト基準電圧ｅ１～ｅ８のうちの１つと、テスト階調電圧ｆ１～ｆ８のうちの１つと、を夫々セレクタＳＥＬ１及びＳＥＬ２で選択させるように指定する選択信号ＳＣ１～ＳＣ８が予め記憶されている。テストレジスタＴＲＧは、かかる選択信号ＳＣ１～ＳＣ８をセレクタＳＥＬ１及びＳＥＬ２に供給する。例えば、セレクタＳＥＬ１でテスト基準電圧ｅ１を選択させ、セレクタＳＥＬ２でテスト階調電圧ｆ１を選択させる場合、論理レベル１の選択信号ＳＣ１、論理レベル０の選択信号ＳＣ２～ＳＣ８をテストレジスタＴＲＧに記憶させておく。 A selection signal designating one of the test reference voltages e1 to e8 and one of the test gradation voltages f1 to f8 to be selected by the selectors SEL1 and SEL2 is provided in the test register TRG shown in FIG. SC1 to SC8 are stored in advance. The test register TRG supplies these selection signals SC1 to SC8 to the selectors SEL1 and SEL2. For example, when the test reference voltage e1 is selected by the selector SEL1 and the test gradation voltage f1 is selected by the selector SEL2, the selection signal SC1 of logic level 1 and the selection signals SC2 to SC8 of logic level 0 are stored in the test register TRG. Keep

これにより、テスト基準電圧ｅ１がテスト基準電圧ＶＲＥＦとして外部端子ＴＰ３から出力されると共に、テスト階調電圧ｆ１がテスト階調電圧ＧＭＡ０として外部端子ＴＰ４から出力される。 As a result, the test reference voltage e1 is output from the external terminal TP3 as the test reference voltage VREF, and the test grayscale voltage f1 is output from the external terminal TP4 as the test grayscale voltage GMA0.

尚、テスト基準電圧ｅ１～ｅ８を１つずつ順にテスト基準電圧ＶＲＥＦとして出力させると共に、テスト階調電圧ｆ１～ｆ８を１つずつ順にテスト基準電圧ＶＲＥＦとして出力させるような選択信号ＳＣ１～ＳＣ８の系列をテストレジスタＴＲＧに記憶させても良い。 A series of selection signals SC1 to SC8 for sequentially outputting the test reference voltages e1 to e8 one by one as the test reference voltage VREF and sequentially outputting the test gradation voltages f1 to f8 as the test reference voltage VREF one by one. may be stored in the test register TRG.

図５は、このような選択信号ＳＣ１～ＳＣ８の系列がテストレジスタＴＲＧに記憶されている場合に、テストレジスタＴＲＧが出力する選択信号ＳＣ１～ＳＣ８と、テスト基準電圧ＶＲＥＦ及びテスト階調電圧ＧＭＡ０の状態と、を表すタイムチャートである。 FIG. 5 shows the selection signals SC1 to SC8 output by the test register TRG, the test reference voltage VREF, and the test gradation voltage GMA0 when such a series of selection signals SC1 to SC8 is stored in the test register TRG. It is a time chart showing a state.

ここで、ラダー抵抗ＬＤ２で生成された階調電圧Ｖ０～Ｖ２５５を各デコーダ回路に伝送する配線Ｌ０～Ｌ２５５の中に短絡した配線が存在しなければ、図５に示すテスト基準電圧ｅ１～ｅ８は、夫々に対応するテスト階調電圧ｆ１～ｆ８と等しくなる。 Here, if there is no short-circuited wiring among the wirings L0-L255 that transmit the gradation voltages V0-V255 generated by the ladder resistor LD2 to each decoder circuit, the test reference voltages e1-e8 shown in FIG. , are equal to the corresponding test gradation voltages f1 to f8.

つまり、テスト基準電圧ｅ１の電圧値はテスト階調電圧ｆ１の電圧値と一致し、テスト基準電圧ｅ２の電圧値はテスト階調電圧ｆ２の電圧値と一致する。また、テスト基準電圧ｅ３の電圧値はテスト階調電圧ｆ３の電圧値と一致し、テスト基準電圧ｅ４の電圧値はテスト階調電圧ｆ４の電圧値と一致する。また、テスト基準電圧ｅ５の電圧値はテスト階調電圧ｆ５の電圧値と一致し、テスト基準電圧ｅ６の電圧値はテスト階調電圧ｆ６の電圧値と一致する。更に、テスト基準電圧ｅ７の電圧値はテスト階調電圧ｆ７の電圧値と一致し、テスト基準電圧ｅ８の電圧値はテスト階調電圧ｆ８の電圧値と一致する。 That is, the voltage value of the test reference voltage e1 matches the voltage value of the test grayscale voltage f1, and the voltage value of the test reference voltage e2 matches the voltage value of the test grayscale voltage f2. Also, the voltage value of the test reference voltage e3 matches the voltage value of the test grayscale voltage f3, and the voltage value of the test reference voltage e4 matches the voltage value of the test grayscale voltage f4. Also, the voltage value of the test reference voltage e5 matches the voltage value of the test grayscale voltage f5, and the voltage value of the test reference voltage e6 matches the voltage value of the test grayscale voltage f6. Furthermore, the voltage value of the test reference voltage e7 matches the voltage value of the test grayscale voltage f7, and the voltage value of the test reference voltage e8 matches the voltage value of the test grayscale voltage f8.

しかしながら、階調電圧Ｖ０～Ｖ２５５を伝送する配線Ｌ０～Ｌ２５５の中に短絡した配線が存在する場合、テスト階調電圧ｆ（ｔ）（ｔは１～８の整数）はその短絡の影響を受ける。つまり、本来、テスト基準電圧ｅ（ｔ）と同一の電圧値であるべきテスト階調電圧ｆ（ｔ）の電圧値が、テスト基準電圧ｅ（ｔ）の電圧値と一致しなくなる。 However, if there is a shorted wire among the wires L0 to L255 that transmit the grayscale voltages V0 to V255, the test grayscale voltage f(t) (t is an integer of 1 to 8) is affected by the short circuit. . In other words, the voltage value of the test grayscale voltage f(t), which should be the same voltage value as the test reference voltage e(t), does not match the voltage value of the test reference voltage e(t).

そこで、半導体ＩＣチップの外部端子ＴＰ３から出力されたテスト基準電圧ＶＲＥＦと、外部端子ＴＰ４から出力されたテスト階調電圧ＧＭＡ０とが一致しているか否かを判定することで、階調電圧を伝送する配線に短絡故障が生じているか否かを確認することが可能となる。つまり、ソースドライバ１３が形成されている半導体ＩＣチップが表示デバイス２０と接続された状態で、当該半導体ＩＣチップ内に形成されている階調電圧伝送用の複数の配線に短絡故障が生じているか否かをテストすることが可能となる。 Therefore, by determining whether or not the test reference voltage VREF output from the external terminal TP3 of the semiconductor IC chip matches the test gradation voltage GMA0 output from the external terminal TP4, the gradation voltage is transmitted. It is possible to check whether or not a short-circuit fault has occurred in the wiring to be connected. In other words, in a state where the semiconductor IC chip on which the source driver 13 is formed is connected to the display device 20, is there a short-circuit failure in a plurality of wirings for gradation voltage transmission formed in the semiconductor IC chip? It is possible to test whether

尚、上記実施例では、第１～第９の基準電圧を夫々９個のアンプＧＡ１～ＧＡ９で増幅し、夫々の出力電圧がラダー抵抗ＬＤ２の複数の抵抗の接続点各々のうちの９カ所の接続点に印加することで２５６階調分の階調電圧Ｖ０～Ｖ２５６を生成している。また、上記実施例では、第１のセレクタＳＥＬ１は、ラダー抵抗ＬＤ１に含まれる抵抗同士による８カ所の接続点の各々で生じた電圧をテスト基準電圧ｅ１～ｅ８として受け、そのうちから１つを選択してテスト基準電圧ＶＲＥＦとして出力している。更に、第２のセレクタＳＥＬ２は、ラダー抵抗に含まれる抵抗同士による８カ所の接続点各々の電圧のうちから、セレクタＳＥＬ１が選択した１つの電圧と同一の電圧値を有する１つの電圧を選択し、これをテスト開階調電圧ＧＭＡ０として出力している。 In the above embodiment, the first to ninth reference voltages are amplified by nine amplifiers GA1 to GA9, respectively, and the respective output voltages are output from nine of the connection points of the plurality of resistors of the ladder resistor LD2. Gradation voltages V0 to V256 for 256 gradations are generated by applying voltages to the connection points. In the above embodiment, the first selector SEL1 receives the voltages generated at each of the eight connection points between the resistors included in the ladder resistor LD1 as the test reference voltages e1 to e8, and selects one of them. and output as the test reference voltage VREF. Further, the second selector SEL2 selects one voltage having the same voltage value as the one voltage selected by the selector SEL1 from among the voltages at each of the eight connection points between resistors included in the ladder resistor. , is output as the test open gradation voltage GMA0.

しかしながら、基準電圧の数、当該基準電圧を夫々個別に増幅するアンプの数、階調電圧の数、セレクタＳＥＬ１及びＳＥＬ２が夫々受ける電圧の数は、上記した数に限定されない。 However, the number of reference voltages, the number of amplifiers that individually amplify the reference voltages, the number of gradation voltages, and the number of voltages received by the selectors SEL1 and SEL2 are not limited to the numbers described above.

要するに、階調電圧生成部１３３としては、以下の第１及び第２のラダー抵抗、複数のアンプ、第１及び第２のセレクタを含むものであれば良い。 In short, the gradation voltage generator 133 may include the following first and second ladder resistors, a plurality of amplifiers, and first and second selectors.

すなわち、第１のラダー抵抗（ＬＤ１）は、一端の抵抗が第１の電圧（ＶＧ１）を受け他端の抵抗が第２の電圧（ＶＧ９）を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む。 That is, the first ladder resistor (LD1) is composed of a plurality of resistors connected in series, one end of which receives the first voltage (VG1) and the other end of which receives the second voltage (VG9). 1 resistance group included.

複数のアンプ（ＧＡ２～ＧＡ８）は、各々が、第１抵抗群（ＬＤ１）の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、この一群の接続点各々の電圧（ＶＧ２～ＶＧ８）を個別に増幅する。第２のラダー抵抗（ＬＤ２）は、一端の抵抗が第１の電圧（ＶＧ１）を受け他端の抵抗が第２の電圧（ＶＧ９）を受ける直列に接続された複数の抵抗からなる第２抵抗群を含む。この第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に複数のアンプ（ＧＡ２～ＧＡ８）各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を第１～第ｋの階調電圧（Ｖ０～Ｖ２５５）として出力する。 Each of the plurality of amplifiers (GA2 to GA8) is connected to each of the group of connection points among the plurality of connection points between the resistors of the first resistor group (LD1). The voltages (VG2-VG8) are individually amplified. The second ladder resistor (LD2) is a second resistor composed of a plurality of resistors connected in series, one end of which receives the first voltage (VG1) and the other end of which receives the second voltage (VG9). Including groups. The output of each of the plurality of amplifiers (GA2 to GA8) is connected to each of the group of connection points among the connection points of the resistors of the second resistor group, and the voltage at the connection point of each resistor of the second resistor group is are output as first to k-th gradation voltages (V0 to V255).

第１のセレクタ（ＳＥＬ１）は、第１抵抗群（ＬＤ１）の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧（ｅ１～ｅ８）のうちから１の電圧を選択し、これをテスト基準電圧（ＶＲＥＦ）として出力する。第２のセレクタ（ＳＥＬ２）は、第２抵抗群（ＬＤ２）の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧（ｆ１～ｆ８）のうちから第１のセレクタ（ＳＥＬ１）が選択した１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧（ＧＭＡ０）として出力する。 The first selector (SEL1) is connected to a plurality of connection points between the resistors of the first resistor group (LD1), and selects one of the voltages (e1 to e8) of each of the plurality of connection points. Select and output this as the test reference voltage (VREF). The second selector (SEL2) is connected to a plurality of connection points between the resistors of the second resistor group (LD2), and selects the first selector from among the voltages (f1 to f8) of each of the plurality of connection points. 1 voltage having the same voltage value as the 1 voltage selected by (SEL1) is selected, and this is output as the test gradation voltage (GMA0).

また、上記実施例では、半導体ＩＣチップの外部で、テスト基準電圧ＶＲＥＦと、テスト階調電圧ＧＭＡ０とに基づき短絡故障の判定を行っているが、このような短絡故障判定を行う回路を半導体ＩＣチップ内に設けても良い。 In the above-described embodiment, a short-circuit failure is determined outside the semiconductor IC chip based on the test reference voltage VREF and the test gradation voltage GMA0. It may be provided inside the chip.

図６は、かかる点に鑑みて為された階調電圧生成部１３３の他の一例を示す回路図である。尚、図６に示す構成では、外部端子ＴＰ３及びＴＰ４を省き、短絡故障判定回路としてコンパレータＣＭ０及び外部端子ＴＰ５を新たに設けた点を除く他の構成は、図３に示すものと同一である。 FIG. 6 is a circuit diagram showing another example of the gradation voltage generator 133, which is designed in view of this point. The configuration shown in FIG. 6 is the same as that shown in FIG. 3 except that the external terminals TP3 and TP4 are omitted and the comparator CM0 and the external terminal TP5 are newly provided as a short-circuit failure determination circuit. .

コンパレータＣＭ０は、テスト基準電圧ＶＲＥＦと、テスト階調電圧ＧＭＡ０とが同一であれば短絡故障無しを表す論理レベル０の故障判定信号ＶＤＴを、半導体ＩＣチップの外部端子ＴＰ５を介して外部出力する。一方、テスト基準電圧ＶＲＥＦと、テスト階調電圧ＧＭＡ０とが不一致である場合には、コンパレータＣＭ０は、短絡故障有りを表す論理レベル１の故障判定信号ＶＤＴを外部端子ＴＰ５を介して外部出力する。 If the test reference voltage VREF and the test gradation voltage GMA0 are the same, the comparator CM0 externally outputs a failure determination signal VDT of logic level 0 indicating that there is no short circuit failure via the external terminal TP5 of the semiconductor IC chip. On the other hand, when the test reference voltage VREF and the test gradation voltage GMA0 do not match, the comparator CM0 externally outputs a failure determination signal VDT of logic level 1 representing the presence of a short circuit failure via the external terminal TP5.

また、図６に示す一例では、テスト基準電圧ＶＲＥＦと、テスト階調電圧ＧＭＡ０との差が僅かな場合でも、両者が一致していなければ短絡故障であると判定される。しかしながら、電圧に生じる誤差分を考慮した場合、コンパレータＣＭ０は、テスト階調電圧ｆ（ｔ）とテスト基準電圧ｅ（ｔ）との差が予め設定した許容範囲内であれば短絡故障無し、この許容範囲外である場合に短絡故障有りと判定するようにしても良い。 Further, in the example shown in FIG. 6, even if the difference between the test reference voltage VREF and the test gradation voltage GMA0 is slight, it is determined that there is a short-circuit failure if the two do not match. However, if the difference between the test gradation voltage f(t) and the test reference voltage e(t) is within a preset allowable range, the comparator CM0 will not cause a short-circuit failure when considering the error generated in the voltage. It may be determined that there is a short-circuit failure when it is out of the allowable range.

図７は、階調電圧生成部１３３の他の一例を示す回路図である。尚、図７に示す構成では、セレクタＳＥＬ１に代えてセレクタＳＥＬａ及びＳＥＬｂを採用し、新たにオアゲートＯＲ、コンパレータＣＭ１及びＣＭ２を追加した点を除く他の構成は、図３に示すものと同一である。 FIG. 7 is a circuit diagram showing another example of the gradation voltage generator 133. As shown in FIG. The configuration shown in FIG. 7 is the same as that shown in FIG. 3 except that selectors SELa and SELb are used in place of selector SEL1, and an OR gate OR and comparators CM1 and CM2 are newly added. be.

セレクタＳＥＬａは、ラダー抵抗ＬＤ１における複数の抵抗接続点のうちの８カ所での各電圧を、テスト基準電圧ａ１～ａ８として受ける。尚、テスト基準電圧ａ１～ａ８の各々は、上記したテスト基準電圧ｅ１～ｅ８各々の１階調分だけ低い電圧値を有する。すなわち、テスト基準電圧ａ（ｔ）（ｔは１～８の整数）の電圧値は、テスト基準電圧ｅ（ｔ）よりも夫々１階調分だけ低い電圧値を有する。 Selector SELa receives, as test reference voltages a1 to a8, voltages at eight of the plurality of resistor connection points in ladder resistor LD1. Each of the test reference voltages a1 to a8 has a voltage value that is lower than each of the test reference voltages e1 to e8 by one gradation. That is, the test reference voltage a(t) (t is an integer of 1 to 8) has a voltage value lower than the test reference voltage e(t) by one gradation.

セレクタＳＥＬａは、テスト基準電圧ａ１～ａ８のうちから、選択信号ＳＣ１～ＳＣ８に応じた１つを選択し、これを低側リミット電圧ＬＤＥとしてコンパレータＣＭ１に供給する。端子に供給する。 The selector SELa selects one of the test reference voltages a1 to a8 according to the selection signals SC1 to SC8, and supplies it to the comparator CM1 as the low-side limit voltage LDE. supply to the terminal.

セレクタＳＥＬｂは、ラダー抵抗ＬＤ１における複数の抵抗接続点のうちの８カ所で生じた各電圧を、テスト基準電圧ｂ１～ｂ８として受ける。尚、テスト基準電圧ｂ１～ｂ８の各々は、上記したテスト基準電圧ｅ１～ｅ８各々の１階調分だけ高い電圧値を有する。すなわち、テスト基準電圧ｂ（ｔ）の電圧値は、テスト基準電圧ｅ（ｔ）よりも夫々が１階調分だけ高い電圧値を有する。 Selector SELb receives voltages generated at eight of the plurality of resistor connection points in ladder resistor LD1 as test reference voltages b1 to b8. Each of the test reference voltages b1 to b8 has a voltage value higher by one gradation than each of the test reference voltages e1 to e8. That is, the test reference voltage b(t) has a voltage value higher than the test reference voltage e(t) by one gradation.

セレクタＳＥＬｂは、テスト基準電圧ｂ１～ｂ８のうちから、選択信号ＳＣ１～ＳＣ８に応じた１つを選択し、これを高側リミット電圧ＨＤＥとしてコンパレータＣＭ２に供給する。 The selector SELb selects one of the test reference voltages b1 to b8 according to the selection signals SC1 to SC8, and supplies this as the high side limit voltage HDE to the comparator CM2.

コンパレータＣＭ１は、セレクタＳＥＬ２から出力されたテスト階調電圧ＧＭＡ０と、低側リミット電圧ＬＤＥとの大小比較を行う。ここで、テスト階調電圧ＧＭＡ０が低側リミット電圧ＬＤＥより大きい場合には、コンパレータＣＭ１は、当該テスト階調電圧ＧＭＡ０が低電圧側の許容範囲内にあることを示す論理レベル０の信号をオアゲートＯＲに供給する。一方、テスト階調電圧ＧＭＡ０が低側リミット電圧ＬＤＥ以下である場合には、コンパレータＣＭ１は、当該テスト階調電圧ＧＭＡ０が低電圧側の許容範囲外にあることを示す論理レベル１の信号をオアゲートＯＲに供給する。 The comparator CM1 compares the test gradation voltage GMA0 output from the selector SEL2 with the low-side limit voltage LDE. Here, when the test grayscale voltage GMA0 is higher than the low-side limit voltage LDE, the comparator CM1 OR-gates a logic level 0 signal indicating that the test grayscale voltage GMA0 is within the low voltage side allowable range. Feed OR. On the other hand, when the test gradation voltage GMA0 is equal to or lower than the low-side limit voltage LDE, the comparator CM1 OR-gates a logic level 1 signal indicating that the test gradation voltage GMA0 is out of the low-voltage side allowable range. Feed OR.

コンパレータＣＭ２は、テスト階調電圧ＧＭＡ０と、高側リミット電圧ＨＤＥとの大小比較を行う。ここで、テスト階調電圧ＧＭＡ０が高側リミット電圧ＬＤＥより小さい場合には、コンパレータＣＭ２は、当該テスト階調電圧ＧＭＡ０が高電圧側の許容範囲内にあることを示す論理レベル０の信号をオアゲートＯＲに供給する。一方、テスト階調電圧ＧＭＡ０が高側リミット電圧ＨＤＥ以上である場合には、コンパレータＣＭ２は、当該テスト階調電圧ＧＭＡ０が高電圧側の許容範囲外にあることを示す論理レベル１の信号をオアゲートＯＲに供給する。 The comparator CM2 compares the test gradation voltage GMA0 and the high-side limit voltage HDE. Here, when the test grayscale voltage GMA0 is smaller than the high-side limit voltage LDE, the comparator CM2 OR-gates a logic level 0 signal indicating that the test grayscale voltage GMA0 is within the allowable range on the high voltage side. Feed OR. On the other hand, when the test gradation voltage GMA0 is equal to or higher than the high-side limit voltage HDE, the comparator CM2 OR-gates a logic level 1 signal indicating that the test gradation voltage GMA0 is out of the allowable range on the high voltage side. Feed OR.

オアゲートＯＲは、コンパレータＣＭ１及びＣＭ２から共に論理レベル０の信号を受けた場合にだけ、短絡故障無しを表す論理レベル０の故障判定信号ＶＤＴを、半導体ＩＣチップの外部端子ＴＰ５を介して外部出力する。一方、コンパレータＣＭ１及びＣＭ２のうちの少なくとも一方から論理レベル１の信号を受けた場合には、オアゲートＯＲは、短絡故障有りを表す論理レベル１の故障判定信号ＶＤＴを、半導体ＩＣチップの外部端子ＴＰ５を介して外部出力する。 Only when the OR gate OR receives signals of logic level 0 from both comparators CM1 and CM2, it outputs a failure determination signal VDT of logic level 0 representing no short circuit failure via an external terminal TP5 of the semiconductor IC chip. . On the other hand, when receiving a logic level 1 signal from at least one of the comparators CM1 and CM2, the OR gate OR outputs a logic level 1 failure determination signal VDT representing the presence of a short circuit failure to the external terminal TP5 of the semiconductor IC chip. external output via

よって、図７に示す構成によれば、テスト階調電圧ＧＭＡ０が許容範囲内、つまり低側リミット電圧ＬＤＥから高側リミット電圧ＨＤＥの範囲内に含まれていれば短絡故障無しと判定され、この範囲内に含まれていない場合にだけ短絡故障有りと判定される。 Therefore, according to the configuration shown in FIG. 7, if the test gradation voltage GMA0 is within the allowable range, that is, within the range from the low side limit voltage LDE to the high side limit voltage HDE, it is determined that there is no short-circuit failure. It is judged that there is a short circuit fault only when it is not included in the range.

よって、図７に示す構成によれば、このような短絡故障判定回路を半導体ＩＣチップの外部に設ける必要がなくなるので、短絡故障を検出するためのテストが容易化される。 Therefore, according to the configuration shown in FIG. 7, there is no need to provide such a short-circuit failure determination circuit outside the semiconductor IC chip, so the test for detecting short-circuit failures is facilitated.

１３ソースドライバ
２０表示デバイス
１３２ＤＡ変換部
１３３階調電圧生成部
１３４出力部
ＣＭ０～ＣＭ２コンパレータ
ＬＤ１、ＬＤ２ラダー抵抗
ＯＲオアゲート
ＳＥＬ１、ＳＥＬ２セレクタ
ＴＲＧテストレジスタ
ＧＡ１～ＧＡ９アンプ 13 Source driver 20 Display device 132 DA conversion unit 133 Gradation voltage generation unit 134 Output unit CM0 to CM2 Comparators LD1, LD2 Ladder resistance OR OR gates SEL1, SEL2 Selector TRG Test registers GA1 to GA9 Amplifier

Claims

第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、
画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、
前記階調電圧生成部は、
一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、
各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、
一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、
前記第１抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから１の電圧を選択し、これをテスト基準電圧として出力する第１のセレクタと、
前記第２抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから前記第１のセレクタが選択した前記１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧として出力する第２のセレクタと、を含むことを特徴とする表示ドライバ。 a gradation voltage generator that generates first to k-th (k is an integer equal to or greater than 2) gradation voltages;
selecting one gradation voltage corresponding to the luminance level of the pixel data piece from the first to k-th gradation voltages for each of a plurality of pieces of pixel data representing the luminance level of each pixel; a DA converter that applies each of the gradation voltages selected for each piece to a display device;
The gradation voltage generation unit
a first ladder resistor including a first resistor group consisting of a plurality of resistors connected in series, the resistor at one end receiving a first voltage and the resistor at the other end receiving a second voltage;
a plurality of amplifiers each connected to each of a group of connection points among a plurality of connection points between the resistors of the first resistor group and individually amplifying the voltage of each of the group of connection points;
a second resistor group comprising a plurality of resistors connected in series, one end of which receives the first voltage and the other end of which receives the second voltage, wherein the resistors of the second resistor group are connected to each other; An output of each of the plurality of amplifiers is connected to each of the connection points of the group of points, and the voltages of the connection points of the resistors of the second resistor group are output as the first to k-th gradation voltages. a second ladder resistor;
a first selector that is connected to a plurality of connection points between resistors of the first resistor group, selects one voltage from voltages at each of the plurality of connection points, and outputs the selected voltage as a test reference voltage; ,
1 which is connected to a plurality of connection points between resistors of the second resistor group and has the same voltage value as the 1 voltage selected by the first selector from among the voltages of each of the plurality of connection points; and a second selector that selects the voltage of and outputs it as a test grayscale voltage.

前記第１のセレクタは、前記第１抵抗群の抵抗同士の前記複数の接続点の各電圧として、前記複数のアンプ各々の出力電圧における互いに隣接する一対の出力電圧各々の出力電圧同士の中間又は中間に最近傍の電圧値を有する電圧を受け、
前記第２のセレクタは、前記第２抵抗群の抵抗同士の前記複数の接続点の各電圧として、前記複数のアンプ各々の出力電圧における互いに隣接する一対の出力電圧各々の出力電圧同士の中間又は中間に最近傍の電圧値を有する電圧を受けることを特徴とする請求項１に記載の表示ドライバ。 The first selector selects an intermediate voltage between a pair of output voltages adjacent to each other among the output voltages of each of the plurality of amplifiers, or receiving a voltage having a nearest voltage value in between,
The second selector selects an intermediate value between output voltages of a pair of mutually adjacent output voltages among the output voltages of each of the plurality of amplifiers, or 2. The display driver of claim 1, receiving a voltage having a nearest voltage value in between.

前記第１及び第２のセレクタが夫々選択する前記１の電圧を指定する選択信号が記憶されるレジスタを有することを特徴とする請求項１又は２に記載の表示ドライバ。 3. The display driver according to claim 1, further comprising a register storing a selection signal designating said one voltage selected by each of said first and second selectors.

前記レジスタには、前記第１抵抗群の抵抗同士の前記複数の接続点の各電圧を１つずつ順に指定すると共に、前記第２抵抗群の抵抗同士の前記複数の接続点の各電圧を１つずつ順に指定する前記選択信号の系列が記憶されていることを特徴とする請求項３に記載の表示ドライバ。 In the register, the voltages at the plurality of connection points between the resistors of the first resistor group are sequentially specified one by one, and the voltages at the plurality of connection points between the resistors of the second resistor group are specified by 1. 4. The display driver according to claim 3, wherein the series of said selection signals that are sequentially specified are stored.

前記テスト基準電圧の電圧値と前記テスト階調電圧の電圧値とが一致しているか否かを判定し、一致している場合には短絡故障無し、不一致であれば短絡故障有りを示す故障判定信号を出力する短絡故障判定回路を含むことを特徴とする請求項１～４のいずれか１に記載の表示ドライバ。 It is determined whether or not the voltage value of the test reference voltage and the voltage value of the test gradation voltage match, and if they match, there is no short-circuit failure, and if they do not match, there is a short-circuit failure. 5. The display driver according to any one of claims 1 to 4, further comprising a short-circuit failure determination circuit that outputs a signal.

前記テスト基準電圧の電圧値と前記テスト階調電圧の電圧値との差が所定の許容範囲内であれば短絡故障無し、前記差が前記許容範囲外であれば短絡故障有りを示す故障判定信号を出力する短絡故障判定回路を含むことを特徴とする請求項１～４のいずれか１に記載の表示ドライバ。 A failure determination signal indicating that there is no short-circuit failure if the difference between the voltage value of the test reference voltage and the voltage value of the test gradation voltage is within a predetermined allowable range, and that there is a short-circuit failure if the difference is outside the allowable range. 5. The display driver according to any one of claims 1 to 4, further comprising a short-circuit fault determination circuit that outputs .

第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、
画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、
前記階調電圧生成部は、
一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、
各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、
一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、
前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第１の接続点群と接続されており、前記第１の接続点群に含まれる前記複数の接続点各々の電圧のうちから１の電圧を低側リミット電圧として選択する第１のセレクタと、
前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第２の接続点群と接続されており、前記第２の接続点群に含まれる前記複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高い１の電圧を高側リミット電圧として選択する第２のセレクタと、
前記第２抵抗群に含まれる抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高く且つ前記高側リミット電圧より低い１つの電圧をテスト開階調電圧として選択する第３のセレクタと、
前記テスト開階調電圧が前記低側リミット電圧及び前記高側リミット電圧間の範囲に含まれるか否かを判定し、含まれている場合には短絡故障無し、含まれていなければ短絡故障有りを示す故障判定信号を出力する短絡故障判定回路と、を含むことを特徴とする表示ドライバ。 a gradation voltage generator that generates first to k-th (k is an integer equal to or greater than 2) gradation voltages;
selecting one gradation voltage corresponding to the luminance level of the pixel data piece from the first to k-th gradation voltages for each of a plurality of pieces of pixel data representing the luminance level of each pixel; a DA converter that applies each of the gradation voltages selected for each piece to a display device;
The gradation voltage generation unit
a first ladder resistor including a first resistor group consisting of a plurality of resistors connected in series, the resistor at one end receiving a first voltage and the resistor at the other end receiving a second voltage;
a plurality of amplifiers each connected to each of a group of connection points among a plurality of connection points between the resistors of the first resistor group and individually amplifying the voltage of each of the group of connection points;
a second resistor group comprising a plurality of resistors connected in series, one end of which receives the first voltage and the other end of which receives the second voltage, wherein the resistors of the second resistor group are connected to each other; An output of each of the plurality of amplifiers is connected to each of the connection points of the group of points, and the voltages of the connection points of the resistors of the second resistor group are output as the first to k-th gradation voltages. a second ladder resistor;
connected to a first connection point group consisting of a plurality of connection points between resistors included in the first resistor group, and selected from voltages at each of the plurality of connection points included in the first connection point group a first selector that selects a voltage of 1 as a low side limit voltage;
connected to a second connection point group consisting of a plurality of connection points between resistors included in the first resistor group, and selected from voltages of each of the plurality of connection points included in the second connection point group , a second selector that selects one voltage higher than the low-side limit voltage as the high-side limit voltage;
It is connected to a plurality of connection points between resistors included in the second resistor group, and one voltage higher than the low side limit voltage and lower than the high side limit voltage is selected from the voltages of each of the plurality of connection points. a third selector that selects one voltage as the test open grayscale voltage;
determining whether the test open gradation voltage is within the range between the low side limit voltage and the high side limit voltage; and a short-circuit failure determination circuit that outputs a failure determination signal indicating the display driver.

第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、
画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、
前記階調電圧生成部は、
一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、
各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、
一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、
前記第１抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから１の電圧を選択し、これをテスト基準電圧として出力する第１のセレクタと、
前記第２抵抗群の抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから前記第１のセレクタが選択した前記１の電圧と同一の電圧値を有する１の電圧を選択し、これをテスト階調電圧として出力する第２のセレクタと、を含むことを特徴とする半導体装置。 a gradation voltage generator that generates first to k-th (k is an integer equal to or greater than 2) gradation voltages;
selecting one gradation voltage corresponding to the luminance level of the pixel data piece from the first to k-th gradation voltages for each of a plurality of pieces of pixel data representing the luminance level of each pixel; a DA converter that applies each of the gradation voltages selected for each piece to a display device;
The gradation voltage generation unit
a first ladder resistor including a first resistor group consisting of a plurality of resistors connected in series, the resistor at one end receiving a first voltage and the resistor at the other end receiving a second voltage;
a plurality of amplifiers each connected to each of a group of connection points among a plurality of connection points between the resistors of the first resistor group and individually amplifying the voltage of each of the group of connection points;
a second resistor group comprising a plurality of resistors connected in series, one end of which receives the first voltage and the other end of which receives the second voltage, wherein the resistors of the second resistor group are connected to each other; An output of each of the plurality of amplifiers is connected to each of the connection points of the group of points, and the voltages of the connection points of the resistors of the second resistor group are output as the first to k-th gradation voltages. a second ladder resistor;
a first selector that is connected to a plurality of connection points between resistors of the first resistor group, selects one voltage from voltages at each of the plurality of connection points, and outputs the selected voltage as a test reference voltage; ,
1 which is connected to a plurality of connection points between resistors of the second resistor group and has the same voltage value as the 1 voltage selected by the first selector from among the voltages of each of the plurality of connection points; and a second selector for selecting the voltage of and outputting it as a test gradation voltage.

第１～第ｋ（ｋは２以上の整数）の階調電圧を生成する階調電圧生成部と、
画素毎に輝度レベルを表す複数の画素データ片の各々毎に、前記第１～第ｋの階調電圧から前記画素データ片の輝度レベルに対応した１つの階調電圧を選択し、前記画素データ片毎に選択した前記階調電圧の各々を表示デバイスに印加するＤＡ変換部と、を有し、
前記階調電圧生成部は、
一端の抵抗が第１の電圧を受け他端の抵抗が第２の電圧を受ける直列に接続された複数の抵抗からなる第１抵抗群を含む第１のラダー抵抗と、
各々が、前記第１抵抗群の抵抗同士の複数の接続点のうちの一群の接続点の各々に接続されており、前記一群の接続点各々の電圧を個別に増幅する複数のアンプと、
一端の抵抗が前記第１の電圧を受け他端の抵抗が前記第２の電圧を受ける直列に接続された複数の抵抗からなる第２抵抗群を含み、前記第２抵抗群の抵抗同士の接続点のうちの一群の接続点の各々に前記複数のアンプ各々の出力が接続されており、第２抵抗群の各抵抗の接続点の電圧を前記第１～第ｋの階調電圧として出力する第２のラダー抵抗と、
前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第１の接続点群と接続されており、前記第１の接続点群に含まれる前記複数の接続点各々の電圧のうちから１の電圧を低側リミット電圧として選択する第１のセレクタと、
前記第１抵抗群に含まれる抵抗同士の複数の接続点からなる第２の接続点群と接続されており、前記第２の接続点群に含まれる前記複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高い１の電圧を高側リミット電圧として選択する第２のセレクタと、
前記第２抵抗群に含まれる抵抗同士の複数の接続点と接続されており、当該複数の接続点各々の電圧のうちから、前記低側リミット電圧よりも高く且つ前記高側リミット電圧より低い１つの電圧をテスト開階調電圧として選択する第３のセレクタと、
前記テスト開階調電圧が前記低側リミット電圧及び前記高側リミット電圧間の範囲に含まれるか否かを判定し、含まれている場合には短絡故障無し、含まれていなければ短絡故障有りを示す故障判定信号を出力する短絡故障判定回路と、を含むことを特徴とする半導体装置。 a gradation voltage generator that generates first to k-th (k is an integer equal to or greater than 2) gradation voltages;
selecting one gradation voltage corresponding to the luminance level of the pixel data piece from the first to k-th gradation voltages for each of a plurality of pieces of pixel data representing the luminance level of each pixel; a DA converter that applies each of the gradation voltages selected for each piece to a display device;
The gradation voltage generation unit
a first ladder resistor including a first resistor group consisting of a plurality of resistors connected in series, the resistor at one end receiving a first voltage and the resistor at the other end receiving a second voltage;
a plurality of amplifiers each connected to each of a group of connection points among a plurality of connection points between the resistors of the first resistor group and individually amplifying the voltage of each of the group of connection points;
a second resistor group comprising a plurality of resistors connected in series, one end of which receives the first voltage and the other end of which receives the second voltage, wherein the resistors of the second resistor group are connected to each other; An output of each of the plurality of amplifiers is connected to each of the connection points of the group of points, and the voltages of the connection points of the resistors of the second resistor group are output as the first to k-th gradation voltages. a second ladder resistor;
connected to a first connection point group consisting of a plurality of connection points between resistors included in the first resistor group, and among the voltages of each of the plurality of connection points included in the first connection point group a first selector that selects a voltage of 1 as a low side limit voltage;
connected to a second connection point group consisting of a plurality of connection points between resistors included in the first resistor group, and selected from among the voltages of each of the plurality of connection points included in the second connection point group , a second selector that selects one voltage higher than the low-side limit voltage as the high-side limit voltage;
It is connected to a plurality of connection points between resistors included in the second resistor group, and one voltage higher than the low side limit voltage and lower than the high side limit voltage is selected from the voltages of each of the plurality of connection points. a third selector that selects one voltage as the test open grayscale voltage;
determining whether the test open gradation voltage is within the range between the low side limit voltage and the high side limit voltage; and a short-circuit failure determination circuit that outputs a failure determination signal indicating the above.